KR20140109653A - 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택; 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인; 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명이 해결하려는 과제는, 요구되는 집적도를 만족시킬 수 있으면서도 공정이 용이하고 장치의 신뢰성을 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택; 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인; 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 방향으로 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판을 제공하는 단계; 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택을 형성하는 단계; 상기 소스라인 콘택 상에 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인을 형성하는 단계; 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 콘택을 형성하는 단계; 상기 콘택 각각의 상부에 가변 저항 소자를 형성하는 단계; 상기 가변 저항 소자 각각의 상부에 비트라인 콘택을 형성하는 단계; 및 상기 비트라인 콘택 상에 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택; 상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인; 서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판을 제공하는 단계; 한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 소스라인 콘택을 형성하는 단계; 상기 소스라인 콘택 상에 상기 제2 방향으로 연장하는 소스라인을 형성하는 단계; 서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 콘택을 형성하는 단계; 상기 콘택 각각의 상부에 가변 저항 소자를 형성하는 단계; 상기 가변 저항 소자 각각의 상부에 비트라인 콘택을 형성하는 단계; 및 상기 비트라인 콘택 상에 상기 제1 방향으로 연장하는 비트라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제4 방향으로 배열되는 활성영역 각각의 상에 배치되는 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택과 연결되면서 상기 제4 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택; 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인; 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택; 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인; 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택; 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인; 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택; 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인; 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택; 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인; 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택; 상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인; 서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택; 상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인; 서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택; 상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인; 서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택; 상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인; 서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판; 한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택; 상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인; 서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택; 상기 콘택 각각의 상부에 배치되는 가변 저항 소자; 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및 상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함한다.
상술한 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 요구되는 집적도를 만족시킬 수 있으면서도 공정이 용이하고 장치의 신뢰성을 확보할 수 있다.
도 1a 내지 도 6b은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 12b는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 13a 및 도 13b는 본 발명의 또다른 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 14는 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 15는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 16은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 17은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 7a 내지 도 12b는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 13a 및 도 13b는 본 발명의 또다른 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 14는 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 15는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 16은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 17은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 6b은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면으로서, 각 a도는 평면도를 나타내고, 각 b도는 a도의 소정 방향에 따른 단면도를 나타낸다. b도는 a도의 필요한 방향에 따른 단면들을 도시하였다. 또한, 도 6a 및 도 6b는 장치를 나타내고, 도 1a 내지 도 5b는 도 6a 및 도 6b의 장치를 제조하기 위한 중간 공정 단계의 일례를 나타낸다.
먼저, 제조 방법을 설명한다.
도 1a 및 도 1b를 참조하면, 기판(10) 내에 소자분리막(11)을 형성한다. 소자분리막(11)은 제1 방향(B-B' 선 참조)으로 연장하는 라인 형상을 가질 수 있다. 소자분리막(11)은 기판(10)을 선택적으로 식각하여 기판(10) 내에 소자분리용 트렌치를 형성한 후, 이 소자분리용 트렌치를 절연 물질로 매립함으로써 형성될 수 있다.
이어서, 소자분리막(11)이 형성된 기판(10) 내에 워드라인(12)을 형성한다. 워드라인(12)은 소자분리막(11)을 가로지르는 제2 방향(C-C' 선 참조)으로 연장하는 라인 형상을 가질 수 있다. 워드라인(12)은 소자분리막(11)이 형성된 기판(10)을 선택적으로 식각하여 워드라인(12) 형성을 위한 트렌치를 형성한 후, 트렌치의 일부에 도전 물질을 매립함으로써 형성될 수 있다. 워드라인(12) 형성을 위한 트렌치의 깊이는 소자분리용 트렌치의 깊이보다 작을 수 있다. 도전 물질을 매립한 후에는, 트렌치의 나머지 공간을 절연 물질로 매립하여 워드라인(12)을 보호하는 캡핑막(13)을 형성할 수 있다. 또한, 도시하지는 않았지만, 워드라인(12)과 기판(10) 사이에는 게이트 절연막이 개재될 수 있다. 본 실시예에서, 워드라인(12)은 기판(10) 내에 매립되는 경우를 나타내었으나, 본 발명이 이에 한정되는 것은 아니며, 제2 방향으로 연장하는 라인 형상을 가지면서 기판(10) 상에 형성될 수도 있다.
소자분리막(11)과 워드라인(12)이 서로 교차하기 때문에, 이들이 교차하는 부분에서 소자분리막(11)과 워드라인(12)은 서로 중첩할 수 있다(A-A' 단면도 참조). 소자분리막(11)과 워드라인(12)에 의해 기판(10) 내에 바둑판 형상으로 배열되는 활성영역(10A)이 정의된다.
도 2a 및 도 2b를 참조하면, 도 1a 및 도 1b의 공정 결과물 상에 제1 층간 절연막(14) 및 제1 층간 절연막(14)을 관통하여 활성영역(10A)의 일부와 연결되는 제1 콘택(15)을 형성한다.
여기서, 제1 콘택(15)은 활성영역(10A) 상에 배치되되, 제1 방향 및 제2 방향에서는 교대로 배치된다. 다시 말하면, 제1 콘택(15)은 제1 방향 및 제2 방향으로 배열되는 활성영역(10A) 중 짝수번째의 활성영역(10A) 상에 배치되거나 또는 홀수번째의 활성영역(10A) 상에 배치될 수 있다. 반면, 제1 및 제2 방향과 교차하는 제3 방향(A-A' 선 참조) 및 제4 방향(D-D' 선 참조)에서는 각 활성영역(10A)마다 제1 콘택(15)이 배치될 수 있다. 후술하겠지만, 제3 방향은 소스라인의 연장 방향과 평행하고, 제4 방향은 비트라인의 연장 방향과 평행할 수 있다.
제1 층간 절연막(14)은, 도 1a 및 도 1b의 공정 결과물 상에 산화물 등의 절연 물질을 증착하여 형성될 수 있다. 또한, 제1 콘택(15)은, 제1 층간 절연막(14)을 선택적으로 식각하여 활성영역(10A)의 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀을 도전 물질로 매립함으로써 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 도 2a 및 도 2b의 공정 결과물 상에 제3 방향으로 배열되는 제1 콘택(15)의 열과 접하면서 제3 방향으로 연장하는 소스라인(17)을 형성한다. 소스라인(17) 사이의 공간은 제2 층간 절연막(16)으로 매립될 수 있다. 이러한 경우, 제1 콘택(15)은 활성영역(10A)과 소스라인(17)을 연결시키는 소스라인 콘택의 역할을 수행할 수 있다.
제2 층간 절연막(16) 및 소스라인(17)의 형성은 다음과 같은 공정으로 수행될 수 있다. 예컨대, 도 2a 및 도 2b의 공정 결과물 상에 제2 층간 절연막(16) 형성을 위한 절연 물질을 증착하고 이 절연 물질을 선택적으로 식각하여 소스라인(17)이 형성될 공간을 형성한 후, 이 공간을 소스라인(17) 형성을 위한 도전 물질 예컨대 Cu, W, Ta 등과 같은 금속 또는 TiN 등과 같은 금속 질화물로 매립할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 소스라인(17)은 도전 물질을 증착한 후 직접 식각하는 방식으로 형성될 수도 있다. 또한, 소스라인(17)은 도시되지 않은 주변회로 영역의 게이트 전극과 함께 형성되어 주변회로 영역의 게이트 전극과 동일한 구조 예컨대, 폴리실리콘막 및 금속 또는 금속 실리사이드막의 적층막을 포함할 수도 있다.
도 4a 및 도 4b를 참조하면, 도 3a 및 도 3b의 공정 결과물 상에 제3 층간 절연막(18)을 형성한 후, 제3 층간 절연막(18), 제2 층간 절연막(16) 및 제1 층간 절연막(14)을 관통하여 활성영역(10A)의 일부와 연결되는 제2 콘택(19)을 형성한다.
여기서, 제1 방향으로 배열되는 복수의 활성영역(10A)을 제1 활성영역 열이라 하고 제2 방향으로 배열되는 복수의 활성영역(10A)을 제2 활성영역 열이라 할 때, 제2 콘택(19)은 제1 콘택(15)이 배치되지 않은 활성영역(10A) 상에 배치되되, 제1 활성영역 열 및 제2 활성영역 열 상에 교대로 배치된다. 다시 말하면, 제2 콘택(19)은 제1 활성영역 열 중 짝수번째의 제1 활성영역 열 또는 홀수번째의 제1 활성영역 열 상에 배치되고, 제2 활성영역 열 중 짝수번째의 제2 활성영역 열 또는 홀수번째의 제2 활성영역 열 상에 배치된다. 제2 콘택(19)은 제3 및 제4 방향으로 배열되는 활성영역(10A) 상에서는 교대로 배치된다.
제3 층간 절연막(18)은, 도 3a 및 도 3b의 공정 결과물 상에 산화물 등의 절연 물질을 증착하여 형성될 수 있다. 또한, 제2 콘택(19)은, 제3 층간 절연막(18), 제2 층간 절연막(16) 및 제1 층간 절연막(14)을 선택적으로 식각하여 활성영역(10A)의 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀을 도전 물질로 매립함으로써 형성될 수 있다.
이어서, 제3 층간 절연막(18) 상에 제2 콘택(19) 각각과 중첩하여 연결되는 제1 가변 저항 소자(20)를 형성한다. 제1 가변 저항 소자(20)는 제3 층간 절연막(18) 상에 제1 가변 저항 소자(20) 형성을 위한 물질막을 형성한 후, 이 물질막을 선택적으로 식각함으로써 형성될 수 있다.
여기서, 제1 가변 저항 소자(20)는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가진 소자로서, 이러한 특성을 이용하여 데이터를 저장할 수 있다. 예컨대, 제1 가변 저항 소자(20)가 저저항 상태에 있는 경우 데이터 '0'을 저장할 수 있고, 반대로 고저항 상태에 있는 경우 데이터 '1'을 저장할 수 있다. 이러한 제1 가변 저항 소자(20)는 ReRAM, PCRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 전이금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 서로 다른 저항 상태 사이에서 스위칭하는 모든 물질 또는 구조물이 제1 가변 저항 소자(20)로 이용될 수 있다.
특히, 본 실시예의 반도체 장치가 MRAM인 경우, 제1 가변 저항 소자(20)는 하부 자성층, 터널 베리어층 및 상부 자성층이 적층된 구조물을 포함하는 자기 저항 소자일 수 있다. 이러한 경우, 하부 자성층 및 상부 자성층의 자화 방향에 따라 제1 가변 저항 소자(20)의 저항값이 달라지므로 데이터 저장이 가능하다. 예컨대, 하부 자성층 및 상부 자성층의 자화 방향이 평행한 경우 제1 가변 저항 소자(20)의 저항값은 상대적으로 작을 수 있고, 자화 방향이 반평행한 경우 제1 가변 저항 소자(20)의 저항값은 상대적으로 높을 수 있다.
도 5a 및 도 5b를 참조하면, 도 4a 및 도 4b의 공정 결과물 상에 제4 층간 절연막(21)을 형성한 후, 제4 층간 절연막(21), 제3 층간 절연막(18), 제2 층간 절연막(16) 및 제1 층간 절연막(14)을 관통하여 활성영역(10A)의 일부와 연결되는 제3 콘택(22)을 형성한다. 제3 콘택(22)은 제1 콘택(15) 및 제2 콘택(19)이 배치되지 않은 활성영역(10A) 상에 형성된다.
제4 층간 절연막(21)은, 도 4a 및 도 4b의 공정 결과물 상에 산화물 등의 절연 물질을 증착하여 형성될 수 있다. 또한, 제3 콘택(22)은, 제4 층간 절연막(21), 제3 층간 절연막(18), 제2 층간 절연막(16) 및 제1 층간 절연막(14)을 선택적으로 식각하여 활성영역(10A)의 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀을 도전 물질로 매립함으로써 형성될 수 있다.
이어서, 제4 층간 절연막(21) 상에 제3 콘택(22) 각각과 중첩하여 연결되는 제2 가변 저항 소자(23)를 형성한다. 제2 가변 저항 소자(23)는 제1 가변 저항 소자(20)와 실질적으로 동일한 소자로서, 동일한 방법으로 형성될 수 있다.
본 공정 결과, 제3 방향 및 제4 방향에서, 제2 콘택(19) 및 제1 가변 저항 소자(20)와 제3 콘택(22) 및 제2 가변 저항 소자(23)는 교대로 활성영역(10A) 상에 배치된다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 공정 결과물 상에 제5 층간 절연막(24)을 형성한 후, 제4 및 제5 층간 절연막(21, 24)을 관통하여 제1 가변 저항 소자(20)와 연결되는 제4 콘택(25) 및 제5 층간 절연막(24)을 관통하여 제2 가변 저항 소자(23)와 연결되는 제5 콘택(26)을 형성한다. 제4 콘택(25)은 제1 가변 저항 소자(20)와 중첩하고, 제5 콘택(26)은 제2 가변 저항 소자(23)와 중첩하므로, 도 6a의 평면도에는 별도로 표기하지 않았다. 제4 및 제5 콘택(25, 26)의 하면 높이는 서로 다르나, 상면 높이는 동일할 수 있다.
제4 및 제5 콘택(25, 26)의 형성은, 제1 가변 저항 소자(20) 및 제2 가변 저항 소자(23)의 상면이 노출될 때까지 제5 층간 절연막(24) 및/또는 제4 층간 절연막(21)을 선택적으로 식각하여 콘택홀을 형성한 후, 콘택홀을 도전 물질로 매립함으로써 형성될 수 있다.
이어서, 제5 층간 절연막(24) 상에 제4 방향으로 교대 배열되는 제4 콘택(25) 및 제5 콘택(26)과 접하면서 제4 방향으로 연장하는 비트라인(27)을 형성한다. 비트라인(27) 사이의 공간은 도시되지 않은 층간 절연막으로 매립될 수 있다. 이러한 경우, 제4 및 제5 콘택(25, 26)은 제1 및 제2 가변 저항 소자(20, 23)와 비트라인(27)을 연결시키는 비트라인 콘택의 역할을 수행할 수 있다.
비트라인(27)의 형성은 다음과 같은 공정으로 수행될 수 있다. 예컨대, 제5 층간 절연막(24) 상에 절연 물질을 증착하고 이 절연 물질을 선택적으로 식각하여 비트라인(27)이 형성될 공간을 형성한 후, 이 공간을 비트라인(27) 형성을 위한 도전 물질로 매립할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 비트라인(27)은 도전 물질을 직접 식각하는 방식으로 형성될 수도 있다.
이상으로 설명한 공정에 의하여 도 6a 및 도 6b의 반도체 장치가 제조될 수 있다.
도 6a 및 도 6b를 다시 참조하면, 기판(10)에는 제1 방향으로 연장하는 라인 형상의 소자분리막(11) 및 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인(12)에 의해 바둑판 형상으로 배열되는 활성영역(10A)이 정의된다.
하나의 워드라인(12) 및 그 양측의 활성영역(10A)이 하나의 트랜지스터를 형성한다. 하나의 워드라인(12)을 중심으로 일측의 활성영역(10A)은 콘택을 통하여 소스라인(17)에 연결되고, 타측의 활성영역(10A)은 콘택을 통하여 가변 저항 소자(20, 23) 및 비트라인(27)에 연결될 수 있다. 여기서, 소스라인(17)은 제1 방향 및 제2 방향과 교차하는 제3 방향으로 연장할 수 있고, 비트라인(27)은 제1 방향, 제2 방향 및 제3 방향과 교차하는 제4 방향으로 연장할 수 있다. 본 실시예에서, 제1 및 제2 방향은 서로 수직일 수 있고, 제3 및 제4 방향은 서로 수직일 수 있고, 제1 및 제2 방향과 제3 및 제4 방향이 이루는 각도는 약 45도일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 내지 제4 방향 각각은 서로 교차할 수 있으면 족하다.
소스라인(17)이 연결될 활성영역(10A) 상에는 소스라인(17)과 활성영역(10A)을 연결시키는 제1 콘택(15)이 배치된다. 여기서, 제1 콘택(15)은 제1 및 제2 방향을 따라서는 교대로 활성영역(10A) 상에 배치되고, 제3 방향 및 제4 방향을 따라서는 활성영역(10A)마다 배치된다. 소스라인(17)은 제3 방향으로 배열되는 제1 콘택(15)과 접하면서 제3 방향으로 연장한다.
소스라인(17)이 연결될 활성영역(10A)을 제외한 나머지는 비트라인(27)이 연결될 활성영역(10A)이다. 비트라인(27)이 연결될 활성영역(10A)은 다시 제1 가변 저항 소자(20)와 연결될 활성영역(10A)과 제2 가변 저항 소자(23)와 연결될 활성영역(10A)의 둘로 구분될 수 있다. 제1 가변 저항 소자(20)와 연결될 활성영역(10A) 상에는 제1 가변 저항 소자(20)와 활성영역(10A)을 연결시키는 제2 콘택(19)이 배치되고, 제2 가변 저항 소자(23)와 연결될 활성영역(10A) 상에는 제2 가변 저항 소자(23)와 활성영역(10A)을 연결시키는 제3 콘택(22)이 배치된다. 여기서, 제2 콘택(19)과 제3 콘택(22)은 제3 방향 및 제4 방향을 따라서 교대로 활성영역(10A) 상에 배치된다. 또한, 제2 콘택(19) 및 제3 콘택(22)은 소스라인(17)보다 큰 높이를 갖고, 제3 콘택(22)은 제2 콘택(19)보다 큰 높이를 갖는다. 제2 콘택(19) 상에는 제1 가변 저항 소자(20)가 배치되고, 제3 콘택(22) 상에는 제2 가변 저항 소자(23)가 배치된다.
제1 가변 저항 소자(20) 상에는 제1 가변 저항 소자(20)와 비트라인(27)을 연결시키는 제4 콘택(25)이 배치되고, 제2 가변 저항 소자(23) 상에는 제2 가변 저항 소자(23)와 비트라인(27)을 연결시키는 제5 콘택(26)이 배치된다. 제2 콘택(19) 및 제1 가변 저항 소자(20)와 제3 콘택(22) 및 제2 가변 저항 소자(23)가 제4 방향에서 교대로 배열되므로, 제4 콘택(25) 및 제5 콘택(26)도 제4 방향에서 교대로 배열되고, 비트라인(27)은 이와 같이 제4 방향으로 교대 배열되는 제4 콘택(25) 및 제5 콘택(26)과 접하면서 제4 방향으로 연장한다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 아래와 같은 장점이 있다.
우선, 소자분리막(11) 및 워드라인(12)의 방향이 소스라인(17) 및 비트라인(27)의 방향과 소정 각도를 갖게 함으로써, 종래에 비하여 평면 면적은 증가시키지 않으면서도, 패턴간 거리를 증가시킬 수 있다. 예를 들어, 제1 콘택(15)은, 제1 및 제2 방향에서는 활성영역(10A)마다 번갈아 형성되어 인접하는 제1 콘택(15) 사이의 거리가 증가함은 물론, 제3 및 제4 방향에서는 활성영역(10A)의 대각선 방향 상에 형성되어 있기 때문에 인접하는 제1 콘택(15) 사이의 거리가 증가할 수 있다. 유사하게, 제2 콘택(19) 사이의 거리, 제3 콘택(22) 사이의 거리, 제4 콘택(25) 사이의 거리, 제5 콘택(26) 사이의 거리, 소스라인(17) 사이의 거리, 비트라인(27) 사이의 거리 등이 증가할 수 있다. 이와 같이 패턴간 거리가 증가할 수 있다는 것은 곧 패턴 자체의 크기를 증가시킬 수 있다는 것을 의미하므로 패터닝 공정이 보다 용이해질 수 있다. 나아가, 패턴간 거리가 증가할 수 있다는 것은 오버레이 마진(overlay margin)의 증가를 의미하므로, 원치않는 패턴 사이의 단락 문제도 감소시킬 수 있다.
또한, 워드라인(12), 소스라인(17), 제1 가변 저항 소자(20), 제2 가변 저항 소자(23) 및 비트라인(27)이 모두 서로 다른 층에 형성되므로, 위에서 설명한 것과 유사하게 이들이 서로 단락될 가능성이 감소하고, 각각의 크기를 증가시킬 수 있으므로 패터닝 공정이 보다 용이해진다. 특히, 제1 및 제2 가변 저항 소자(20, 23)가 MRAM에 이용되는 자기 저항 소자인 경우 본 구조가 더욱 유리하다. 자기 저항 소자의 경우 하부 자성층, 터널 베리어층 및 상부 자성층의 적층 구조물을 포함할 뿐만 아니라 적층 구조물 상하부에 특성 향상을 위한 하나 이상의 층들을 더 포함하는 다중막 구조를 갖기 때문에, 식각이 매우 어렵다. 따라서, 자기 저항 소자 간 간격이 작으면 실질적으로 이들을 패터닝하는 것이 거의 불가능하다. 그러나, 본 실시예와 같이 서로 다른 층의 제1 및 제2 가변 저항 소자(20, 23)로 분리하여 형성하는 경우, 인접하는 가변 저항 소자 간 간격이 2배 이상 커질 수 있으므로, 패터닝이 용이해질 수 있다.
결과적으로, 최근 반도체 장치의 집적도 증가 경향에 따라 디자인 룰이 감소하더라도, 공정이 용이하고 장치의 신뢰성을 확보할 수 있다.
도 7a 내지 도 12b은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면으로서, 각 a도는 평면도를 나타내고, 각 b도는 a도의 소정 방향에 따른 단면도를 나타낸다. 또한, 도 12a 및 도 12b는 장치를 나타내고, 도 7a 내지 도 11b는 도 12a 및 도 12b의 장치를 제조하기 위한 중간 공정 단계의 일례를 나타낸다. 본 실시예를 설명함에 있어서는, 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
먼저, 제조 방법을 설명한다.
도 7a 및 도 7b를 참조하면, 기판(100) 내에 소자분리막(110)을 형성한다. 소자분리막(110)은 제1 방향(B-B' 선 또는 C-C' 선 참조)으로 연장하는 라인 형상을 가질 수 있다.
이어서, 소자분리막(110)이 형성된 기판(100) 내에 워드라인(120)을 형성한다. 워드라인(120)은 소자분리막(110)을 가로지르는 제2 방향(A-A' 선 참조)으로 연장하는 라인 형상을 가질 수 있다. 워드라인(120) 상부는 캡핑막(130)으로 덮일 수 있다.
소자분리막(110)과 워드라인(120)에 의해 기판(100) 내에 바둑판 형상으로 배열되는 활성영역(100A)이 정의된다.
도 8a 및 도 8b를 참조하면, 도 7a 및 도 7b의 공정 결과물 상에 제1 층간 절연막(140) 및 제1 층간 절연막(140)을 관통하여 활성영역(100A)의 일부와 연결되는 제1 콘택(150)을 형성한다.
여기서, 제1 콘택(150)은 활성영역(100A) 상에 배치되되, 제1 방향에서는 교대로 배치된다. 다시 말하면, 제1 콘택(150)은 제1 방향으로 배열되는 활성영역(100A) 중 짝수번째의 활성영역(100A) 상에 배치되거나 또는 홀수번째의 활성영역(100A) 상에 배치될 수 있다. 반면, 제2 방향에서는 각 활성영역(100A)마다 제1 콘택(150)이 배치될 수 있다.
도 9a 및 도 9b를 참조하면, 도 8a 및 도 8b의 공정 결과물 상에 제2 방향으로 배열되는 제1 콘택(150)의 열과 접하면서 제2 방향으로 연장하는 소스라인(170)을 형성한다. 소스라인(170) 사이의 공간은 제2 층간 절연막(160)으로 매립될 수 있다.
도 10a 및 도 10b를 참조하면, 도 9a 및 도 9b의 공정 결과물 상에 제3 층간 절연막(180)을 형성한 후, 제3 층간 절연막(180), 제2 층간 절연막(160) 및 제1 층간 절연막(140)을 관통하여 활성영역(100A)의 일부와 연결되는 제2 콘택(190)을 형성한다.
여기서, 제1 방향으로 배열되는 복수의 활성영역(100A)을 제1 활성영역 열이라 하고 제2 방향으로 배열되는 복수의 활성영역(100A)을 제2 활성영역 열이라 할 때, 제2 콘택(190)은 제1 콘택(150)이 배치되지 않은 활성영역(100A) 상에 배치되되, 제1 활성영역 열의 활성영역(100A) 상에 교대로 배치되고 제2 활성영역 열의 활성영역(100A) 상에 교대로 배치된다. 다시 말하면, 제2 콘택(190)은 제1 콘택(150)이 배치되지 않은 활성영역(100A) 상에 지그재그로 배치된다.
이어서, 제3 층간 절연막(180) 상에 제2 콘택(190) 각각과 중첩하여 연결되는 제1 가변 저항 소자(200)를 형성한다.
도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b의 공정 결과물 상에 제4 층간 절연막(210)을 형성한 후, 제4 층간 절연막(210), 제3 층간 절연막(180), 제2 층간 절연막(160) 및 제1 층간 절연막(140)을 관통하여 활성영역(100A)의 일부와 연결되는 제3 콘택(220)을 형성한다. 제3 콘택(220)은 제1 콘택(150) 및 제2 콘택(190)이 배치되지 않은 활성영역(100A) 상에 형성된다.
이어서, 제4 층간 절연막(210) 상에 제3 콘택(220) 각각과 중첩하여 연결되는 제2 가변 저항 소자(230)를 형성한다. 본 공정 결과, 제1 콘택(150)이 형성된 활성영역(100A)을 제외한 제2 활성영역 열 상에서, 제2 콘택(190) 및 제1 가변 저항 소자(200)와 제3 콘택(220) 및 제2 가변 저항 소자(230)는 교대로 활성영역(100A) 상에 배치된다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 공정 결과물 상에 제5 층간 절연막(240)을 형성한 후, 제4 및 제5 층간 절연막(210, 240)을 관통하여 제1 가변 저항 소자(200)와 연결되는 제4 콘택(250) 및 제5 층간 절연막(240)을 관통하여 제2 가변 저항 소자(230)와 연결되는 제5 콘택(260)을 형성한다. 제4 콘택(250)은 제1 가변 저항 소자(200)와 중첩하고, 제5 콘택(260)은 제2 가변 저항 소자(230)와 중첩하므로, 도 12a의 평면도에는 별도로 표기하지 않았다.
이어서, 제5 층간 절연막(240) 상에 제1 콘택(150)이 형성된 활성영역(100A)을 제외한 제1 활성영역 열 상에서 교대 배열되는 제4 콘택(250) 및 제5 콘택(260)과 접하면서 제1 방향으로 연장하는 비트라인(270)을 형성한다. 비트라인(270) 사이의 공간은 제6 층간 절연막(280)으로 매립될 수 있다.
이상으로 설명한 공정에 의하여 도 12a 및 도 12b의 반도체 장치가 제조될 수 있다.
도 12a 및 도 12b를 다시 참조하면, 기판(100)에는 제1 방향으로 연장하는 라인 형상의 소자분리막(110) 및 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인(120)에 의해 바둑판 형상으로 배열되는 활성영역(100A)이 정의된다.
하나의 워드라인(120) 및 그 양측의 활성영역(100A)이 하나의 트랜지스터를 형성한다. 하나의 워드라인(120)을 중심으로 일측의 활성영역(100A)은 콘택을 통하여 소스라인(170)에 연결되고, 타측의 활성영역(100A)은 콘택을 통하여 가변 저항 소자(200, 230) 및 비트라인(270)에 연결될 수 있다. 여기서, 소스라인(170)은 제2 방향으로 연장할 수 있고, 비트라인(270)은 제1 방향으로 연장할 수 있다.
소스라인(170)이 연결될 활성영역(100A) 상에는 제1 콘택(150)이 배치된다. 여기서, 제1 콘택(150)은 제1 방향을 따라서는 교대로 활성영역(100A) 상에 배치되고, 제2 방향을 따라서는 활성영역(100A)마다 배치된다. 소스라인(170)은 제2 방향으로 배열되는 제1 콘택(150)과 접하면서 제2 방향으로 연장한다. 하나의 소스라인(170) 양측의 워드라인(120)을 한 쌍의 워드라인(120)이라 하면, 제1 콘택(150)은 한 쌍의 워드라인(120) 사이의 활성영역(100A) 각각의 상부에 배치된다.
소스라인(170)이 연결될 활성영역(100A)을 제외한 나머지 활성영역(100A) 즉, 서로 다른 쌍에 속하면서 인접한 워드라인(120) 사이의 활성영역(100A)은 비트라인(270)이 연결될 활성영역(100A)이다. 비트라인(270)이 연결될 활성영역(100A)은 다시 제1 가변 저항 소자(200)와 연결될 활성영역(100A)과 제2 가변 저항 소자(230)와 연결될 활성영역(100A)의 둘로 구분될 수 있다. 제1 가변 저항 소자(200)와 연결될 활성영역(100A) 상에는 제2 콘택(190)이 배치되고, 제2 가변 저항 소자(230)와 연결될 활성영역(100A) 상에는 제3 콘택(220)이 배치된다. 여기서, 제2 콘택(190)과 제3 콘택(220)은 제2 방향을 따라서 교대로 활성영역(100A) 상에 배치된다. 또한, 제2 콘택(190) 및 제3 콘택(220)은 소스라인(170)보다 큰 높이를 갖고, 제3 콘택(220)은 제2 콘택(190)보다 큰 높이를 갖는다. 제2 콘택(190) 상에는 제1 가변 저항 소자(200)가 배치되고, 제3 콘택(220) 상에는 제2 가변 저항 소자(230)가 배치된다.
제1 가변 저항 소자(200) 상에는 제1 가변 저항 소자(200)와 비트라인(270)을 연결시키는 제4 콘택(250)이 배치되고, 제2 가변 저항 소자(230) 상에는 제2 가변 저항 소자(230)와 비트라인(270)을 연결시키는 제5 콘택(260)이 배치된다. 비트라인(270)은 제1 방향으로 교대 배열되는 제4 콘택(250) 및 제5 콘택(260)과 접하면서 제1 방향으로 연장한다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면, 전술한 실시예와 유사하게 패턴간 단락 가능성이 감소하고, 패턴의 크기를 증가시킬 수 있어 패터닝 공정이 용이해지는 장점이 있다.
한편, 전술한 실시예들에서는 가변 저항 소자가 제1 가변 저항 소자와 제2 가변 저항 소자의 이중층으로 배치되는 경우에 대해 설명하였으나, 가변 저항 소자는 동일층에 배치될 수 있다. 또는, 가변 저항 소자는 3 이상의 층으로 배치될 수도 있으며, 이에 대해서는 도 13a 및 도 13b를 참조하여 예시적으로 설명한다.
도 13a 및 도 13b는 본 발명의 또다른 실시예에 따른 반도체 장치를 나타내는 도면이다. 가변 저항 소자의 배치를 제외하고는 도 6a 및 도 6b의 반도체 장치와 실질적으로 동일하므로, 이하에서는 도 6a 및 도 6b와의 차이점을 중심으로 설명하기로 한다.
도 13a 및 도 13b을 참조하면, 소스라인(37)이 연결될 활성영역(30A)을 제외한 나머지는 비트라인(51)이 연결될 활성영역(30A)이다. 여기서, 비트라인(51)이 연결될 활성영역(30A)은 다시 제1 가변 저항 소자(40)와 연결될 활성영역(30A), 제2 가변 저항 소자(43)와 연결될 활성영역(30A), 및 제3 가변 저항 소자(46)와 연결될 활성영역(30A)의 셋으로 구분될 수 있고, 이들 각각의 상부에는 서로 다른 높이를 갖는 제1 내지 제3 콘택(39, 42, 45)이 배치된다. 제1 내지 제3 콘택(39, 42, 45)은 비트라인(51)이 연장하는 제4 방향에서 순차적으로 반복하여 배치될 수 있다. 그에 따라 제1 가변 저항 소자(40), 제2 가변 저항 소자(43) 및 제3 가변 저항 소자(46)는 서로 다른 높이에 배치될 수 있다.
본 실시예에 의하는 경우, 가변 저항 소자 사이의 간격을 더욱 증가시킬 수 있어 가변 저항 소자 간 단락 방지가 가능하고, 각 가변 저항 소자의 크기를 증가시킬 수 있어 패터닝에 더욱 유리하다.
도시하지는 않았지만 도 12a 및 도 12b의 가변 저항 소자도 이와 같은 방식으로 서로 다른 층에 배치할 수 있다. 나아가, 4 이상의 층으로 배치할 수도 있다.
도 14는 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 14에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판, 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택, 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인, 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택, 상기 콘택 각각의 상부에 배치되는 가변 저항 소자, 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택, 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해, 기억부(1010)의 요구되는 집적도를 만족시킬 수 있으면서도 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 마이크로프로세서(1000)의 집적도 증가, 공정 용이화, 신뢰성 향상이 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 15는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 15에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1430)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판, 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택, 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인, 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택, 상기 콘택 각각의 상부에 배치되는 가변 저항 소자, 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택, 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해, 캐시 메모리부(1120)의 요구되는 집적도를 만족시킬 수 있으면서도 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 프로세서(1100)의 집적도 증가, 공정 용이화, 신뢰성 향상이 가능하다. 도 15에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 16에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판, 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택, 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인, 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택, 상기 콘택 각각의 상부에 배치되는 가변 저항 소자, 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택, 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 요구되는 집적도를 만족시킬 수 있으면서도 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 시스템(1200)의 집적도 증가, 공정 용이화, 신뢰성 향상이 가능하다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판, 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택, 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인, 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택, 상기 콘택 각각의 상부에 배치되는 가변 저항 소자, 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택, 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 요구되는 집적도를 만족시킬 수 있으면서도 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 시스템(1200)의 집적도 증가, 공정 용이화, 신뢰성 향상이 가능하다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 17에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판, 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택, 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인, 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택, 상기 콘택 각각의 상부에 배치되는 가변 저항 소자, 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택, 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해, 저장 장치(1310) 또는 임시 저장 장치(1340)의 요구되는 집적도를 만족시킬 수 있으면서도 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 데이터 저장 시스템(1300)의 집적도 증가, 공정 용이화, 신뢰성 향상이 가능하다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 18에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판, 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택, 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인, 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택, 상기 콘택 각각의 상부에 배치되는 가변 저항 소자, 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택, 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해, 메모리(1410)의 요구되는 집적도를 만족시킬 수 있으면서도 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 메모리 시스템(1400)의 집적도 증가, 공정 용이화, 신뢰성 향상이 가능하다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판, 상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택, 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인, 상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택, 상기 콘택 각각의 상부에 배치되는 가변 저항 소자, 상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택, 및 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 요구되는 집적도를 만족시킬 수 있으면서도 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 메모리 시스템(1400)의 집적도 증가, 공정 용이화, 신뢰성 향상이 가능하다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 소자분리막
12: 워드라인 15: 제1 콘택
17: 소스라인 19: 제2 콘택
20: 제1 가변 저항 소자 22: 제3 콘택
23: 제2 가변 저항 소자 25: 제4 콘택
26: 제5 콘택 27: 비트라인
12: 워드라인 15: 제1 콘택
17: 소스라인 19: 제2 콘택
20: 제1 가변 저항 소자 22: 제3 콘택
23: 제2 가변 저항 소자 25: 제4 콘택
26: 제5 콘택 27: 비트라인
Claims (45)
- 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택;
상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인;
상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함하는
반도체 장치.
- 제1 항에 있어서,
상기 워드라인은,
상기 기판 내에 매립된
반도체 장치. - 제1 항에 있어서,
상기 소스라인의 높이는 상기 콘택의 높이 이하인
반도체 장치.
- 제1 항에 있어서,
상기 콘택은,
상기 제4 방향으로 순차적으로 반복하여 배열되는 제1 내지 제N(여기서, N은 2 이상의 자연수) 콘택을 포함하고,
상기 제1 내지 제N 콘택 각각의 높이는 서로 상이한
반도체 장치.
- 제4 항에 있어서,
상기 비트라인 콘택은,
상기 제1 내지 제N 콘택과 각각 중첩하는 제1 내지 제N 비트라인 콘택을 포함하고,
상기 제1 내지 제N 비트라인 콘택의 상면 높이는 동일하고 하면 높이는 상이한
반도체 장치.
- 제1 항에 있어서,
상기 가변 저항 소자는,
강자성 물질, 강유전 물질, 상변화 물질 또는 금속 산화물을 포함하는
반도체 장치.
- 제1 항에 있어서,
상기 제1 방향과 상기 제2 방향은 실질적으로 수직이고,
상기 제3 방향과 상기 제4 방향은 실질적으로 수직이고,
상기 제1 및 제2 방향과 상기 제3 및 제4 방향이 이루는 각도는 약 45도인
반도체 장치.
- 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 방향으로 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판을 제공하는 단계;
상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택을 형성하는 단계;
상기 소스라인 콘택 상에 상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인을 형성하는 단계;
상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 콘택을 형성하는 단계;
상기 콘택 각각의 상부에 가변 저항 소자를 형성하는 단계;
상기 가변 저항 소자 각각의 상부에 비트라인 콘택을 형성하는 단계; 및
상기 비트라인 콘택 상에 상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제8 항에 있어서,
상기 워드라인은,
상기 소자분리막이 형성된 기판을 선택적으로 식각하여 상기 워드라인 형성을 위한 트렌치를 형성하는 단계 및 상기 트렌치의 일부를 도전 물질로 매립하는 단계에 의해 형성되는
반도체 장치의 제조 방법.
- 제8 항에 있어서,
상기 콘택 형성 단계는,
상기 콘택이 상기 소스라인이 형성된 결과물을 덮는 층간 절연막을 관통하도록 수행되는
반도체 장치의 제조 방법.
- 제8 항에 있어서,
상기 콘택 형성 단계는,
상기 제4 방향으로 순차적으로 반복하여 배열되는 제1 내지 제N(여기서, N은 2 이상의 자연수) 콘택을 형성하는 단계를 포함하고,
상기 제1 내지 제N 콘택 각각의 높이는 서로 상이한
반도체 장치의 제조 방법.
- 제11 항에 있어서,
상기 비트라인 콘택 형성 단계는,
상기 제1 내지 제N 콘택과 각각 중첩하는 제1 내지 제N 비트라인 콘택을 형성하는 단계를 포함하고,
상기 제1 내지 제N 비트라인 콘택의 상면 높이는 동일하고 하면 높이는 상이한
반도체 장치의 제조 방법.
- 제8 항에 있어서,
상기 가변 저항 소자 형성 단계는,
강자성 물질, 강유전 물질, 상변화 물질 또는 금속 산화물을 포함하는 상기 가변 저항 소자용 물질막을 형성하는 단계; 및
상기 물질막을 선택적으로 식각하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택;
상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인;
서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함하는
반도체 장치.
- 제14 항에 있어서,
상기 워드라인은,
상기 기판 내에 매립된
반도체 장치.
- 제14 항에 있어서,
상기 소스라인의 높이는 상기 콘택의 높이 이하인
반도체 장치.
- 제14 항에 있어서,
상기 콘택은,
상기 제2 방향으로 순차적으로 반복하여 배열되는 제1 내지 제N(여기서, N은 2 이상의 자연수) 콘택을 포함하고,
상기 제1 내지 제N 콘택 각각의 높이는 서로 상이한
반도체 장치.
- 제17 항에 있어서,
상기 비트라인 콘택은,
상기 제1 내지 제N 콘택과 각각 중첩하는 제1 내지 제N 비트라인 콘택을 포함하고,
상기 제1 내지 제N 비트라인 콘택의 상면 높이는 동일하고 하면 높이는 상이한
반도체 장치.
- 제14 항에 있어서,
상기 가변 저항 소자는,
강자성 물질, 강유전 물질, 상변화 물질 또는 금속 산화물을 포함하는
반도체 장치.
- 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판을 제공하는 단계;
한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 소스라인 콘택을 형성하는 단계;
상기 소스라인 콘택 상에 상기 제2 방향으로 연장하는 소스라인을 형성하는 단계;
서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 콘택을 형성하는 단계;
상기 콘택 각각의 상부에 가변 저항 소자를 형성하는 단계;
상기 가변 저항 소자 각각의 상부에 비트라인 콘택을 형성하는 단계; 및
상기 비트라인 콘택 상에 상기 제1 방향으로 연장하는 비트라인을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제20 항에 있어서,
상기 워드라인은,
상기 소자분리막이 형성된 기판을 선택적으로 식각하여 상기 워드라인 형성을 위한 트렌치를 형성하는 단계 및 상기 트렌치의 일부를 도전 물질로 매립하는 단계에 의해 형성되는
반도체 장치의 제조 방법.
- 제20 항에 있어서,
상기 콘택 형성 단계는,
상기 콘택이 상기 소스라인이 형성된 결과물을 덮는 층간 절연막을 관통하도록 수행되는
반도체 장치의 제조 방법.
- 제20 항에 있어서,
상기 콘택 형성 단계는,
상기 제2 방향으로 순차적으로 반복하여 배열되는 제1 내지 제N(여기서, N은 2 이상의 자연수) 콘택을 형성하는 단계를 포함하고,
상기 제1 내지 제N 콘택 각각의 높이는 서로 상이한
반도체 장치의 제조 방법.
- 제23 항에 있어서,
상기 비트라인 콘택 형성 단계는,
상기 제1 내지 제N 콘택과 각각 중첩하는 제1 내지 제N 비트라인 콘택을 형성하는 단계를 포함하고,
상기 제1 내지 제N 비트라인 콘택의 상면 높이는 동일하고 하면 높이는 상이한
반도체 장치의 제조 방법.
- 제20 항에 있어서,
상기 가변 저항 소자 형성 단계는,
강자성 물질, 강유전 물질, 상변화 물질 또는 금속 산화물을 포함하는 상기 가변 저항 소자용 물질막을 형성하는 단계; 및
상기 물질막을 선택적으로 식각하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제4 방향으로 배열되는 활성영역 각각의 상에 배치되는 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택과 연결되면서 상기 제4 방향으로 연장하는 비트라인을 포함하는
반도체 장치.
- 제26 항에 있어서,
상기 워드라인은,
상기 기판 내에 매립된
반도체 장치.
- 제26 항에 있어서,
상기 콘택은,
상기 제4 방향으로 순차적으로 반복하여 배열되는 제1 내지 제N(여기서, N은 2 이상의 자연수) 콘택을 포함하고,
상기 제1 내지 제N 콘택 각각의 높이는 서로 상이한
반도체 장치.
- 제28 항에 있어서,
상기 비트라인 콘택은,
상기 제1 내지 제N 콘택과 각각 중첩하는 제1 내지 제N 비트라인 콘택을 포함하고,
상기 제1 내지 제N 비트라인 콘택의 상면 높이는 동일하고 하면 높이는 상이한
반도체 장치.
- 제26 항에 있어서,
상기 가변 저항 소자는,
강자성 물질, 강유전 물질, 상변화 물질 또는 금속 산화물을 포함하는
반도체 장치.
- 제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함하는
반도체 장치.
- 제31 항에 있어서,
상기 워드라인은,
상기 기판 내에 매립된
반도체 장치.
- 제31 항에 있어서,
상기 콘택은,
상기 제2 방향으로 순차적으로 반복하여 배열되는 제1 내지 제N(여기서, N은 2 이상의 자연수) 콘택을 포함하고,
상기 제1 내지 제N 콘택 각각의 높이는 서로 상이한
반도체 장치. - 제33 항에 있어서,
상기 비트라인 콘택은,
상기 제1 내지 제N 콘택과 각각 중첩하는 제1 내지 제N 비트라인 콘택을 포함하고,
상기 제1 내지 제N 비트라인 콘택의 상면 높이는 동일하고 하면 높이는 상이한
반도체 장치.
- 제31 항에 있어서,
상기 가변 저항 소자는,
강자성 물질, 강유전 물질, 상변화 물질 또는 금속 산화물을 포함하는
반도체 장치.
- 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
상기 기억부는,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택;
상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인;
상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함하는
마이크로프로세서.
- 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 캐시 메모리부는,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택;
상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인;
상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함하는
프로세서.
- 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택;
상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인;
상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함하는
시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택;
상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인;
상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함하는
데이터 저장 시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
상기 제1 및 제2 방향으로 배열되는 활성영역 상에 번갈아 배치되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 배열되는 활성영역 각각의 상에 배치되는 소스라인 콘택;
상기 소스라인 콘택과 연결되면서 상기 제3 방향으로 연장하는 소스라인;
상기 소스라인 콘택이 배치되지 않은 활성영역 각각의 상부에 배치된 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택과 연결되면서 상기 제1 내지 제3 방향과 교차하는 제4 방향으로 연장하는 비트라인을 포함하는
메모리 시스템.
- 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
상기 기억부는,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택;
상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인;
서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함하는
마이크로프로세서.
- 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 캐시 메모리부는,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택;
상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인;
서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함하는
프로세서.
- 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택;
상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인;
서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함하는
시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택;
상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인;
서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함하는
데이터 저장 시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
제1 방향으로 연장하는 소자분리막 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 워드라인에 의해 정의된 복수의 활성영역을 갖는 기판;
한 쌍의 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 소스라인 콘택;
상기 소스라인 콘택 상에 배치되고 상기 제2 방향으로 연장하는 소스라인;
서로 다른 쌍에 속하면서 인접한 워드라인 사이에 위치하는 활성영역 각각의 상부에 배치되는 콘택;
상기 콘택 각각의 상부에 배치되는 가변 저항 소자;
상기 가변 저항 소자 각각의 상부에 배치되는 비트라인 콘택; 및
상기 비트라인 콘택 상에 배치되고 상기 제1 방향으로 연장하는 비트라인을 포함하는
메모리 시스템.
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