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KR20100011558A - 멀티 스택 ｓｔｔ－ｍｒａｍ 장치 및 그 제조 방법 - Google Patents

멀티 스택 ｓｔｔ－ｍｒａｍ 장치 및 그 제조 방법 Download PDF

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KR20100011558A
KR20100011558A KR1020080072823A KR20080072823A KR20100011558A KR 20100011558 A KR20100011558 A KR 20100011558A KR 1020080072823 A KR1020080072823 A KR 1020080072823A KR 20080072823 A KR20080072823 A KR 20080072823A KR 20100011558 A KR20100011558 A KR 20100011558A
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Abstract

본 발명은 수직 자기형 비휘발성 메모리 장치(STT-MRAM) 및 그 제조 방법을 개시한다.
본 발명의 STT-MRAM 장치는 인접한 MTJ들을 서로 다른 레이어에 형성함으로써 인접한 MTJ들 간의 간섭을 방지할 수 있을 뿐 아니라 MTJ를 크게 형성할 수 있어 열적 안정성을 확보할 수 있다.

Description

멀티 스택 ＳＴＴ－ＭＲＡＭ 장치 및 그 제조 방법{Multi-staked spin transfer torque magnetic random access memory and manufacturing method of the same}
본 발명은 수직자기형 비휘발성 메모리(STT-MRAM: Spin Transfer Torque memory)에 관한 것으로서, 보다 상세하게는 인접한 셀의 MTJ들이 서로 다른 레이어에 형성되는 멀티 스택 수직 자기형 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
메모리들 중 현재 가장 큰 시장을 형성하고 있는 메모리는 DRAM 이다.
DRAM은 하나의 MOS 트랜지스터와 하나의 캐패시터가 한 쌍을 이루고 이것이 1비트로 작용하는 기억소자이다. 이러한 DRAM은 캐패시터에 전하를 저장함에 의해 데이터를 기록하는 방식이기 때문에 데이터를 잃지 않기 위해서는 주기적인 리프레시 동작을 필요로 하는 휘발성 메모리이다.
이러한 DRAM에 비해 하드디스크와 같이 전원이 꺼져도 저장된 신호를 잃지 않는 비휘발성 메모리로 NAND/NOR 플래시 메모리가 있다. 특히 NAND 플래시 메모리는 상용 메모리 중 가장 높은 집적도를 자랑한다. 이러한 플래시 메모리는 하드 디스크에 비해 크기를 작게 만들 수 있어 가벼우며, 물리적 충격에 강한데다 액세스 속도가 매우 빠르고, 전력 소모가 작다는 장점 때문에 모바일 제품의 저장 매체로 주로 사용되고 있다. 그러나 플래시 메모리는 DRAM에 비해 속도가 느리고 동작 전압이 높다는 단점이 있다.
메모리의 쓰임새는 매우 다양하다. 상술한 바와 같이, DRAM과 플래시 메모리의 경우만 보더라도 서로 다른 특성을 지님에 따라 서로 다른 제품에 채택되어 사용되고 있다. 근래에는 이러한 두 메모리의 장점만을 지닌 메모리를 개발하여 상용화하려는 시도들이 활발하게 진행되고 있다. 대표적인 예로는 PCRAM(Phase Change RAM), MRAM(Magnetic RAM), PoRAM(Polymer RAM), ReRAM(Resistive RAM) 등이 있다.
특히 이들 중 MRAM은 자성체의 극성 변화에 따른 저항 변화를 디지털 신호로 이용한 것으로 이미 저 용량의 일부 제품의 상용화에 성공한 메모리이며, 자성을 이용한 방식이라 우주공간의 방사능에도 손상되지 않아 안전성 측면에서 최고 수준으로 가능성이 가장 큰 메모리라 할 수 있다.
그런데 기존의 MRAM은 워드라인과 평행한 디짓라인(Digit Line)을 구비하며, 비트라인과 디짓라인에 전류가 동시에 흐를 때 발생하는 자기장의 벡터 합을 이용하여 데이터를 기록한다. 즉, 기존의 MRAM은 비트라인과 다른 별도의 디짓라인을 추가적으로 구비하여야 한다. 따라서 셀 크기가 커져 다른 메모리와 비교했을 때 셀 효율이 떨어지는 문제가 있다. 또한 기존의 MRAM은 하나의 셀을 선택하여 라이트하는 과정에서 선택되지 않은 셀들이 자기장에 노출되는 반 선택(half- selection) 상태가 유발되어 이웃 셀을 반전시키는 교란 현상이 발생하기 쉽다.
따라서, 최근에는 디짓라인을 필요로 하지 않아 소형화가 가능하며 쓰기 동작시 반 선택 상태에 의한 교란 현상을 방지할 수 있는 STT-MRAM이 개발되고 있다. 이러한 STT-MRAM은 정렬된 스핀 방향을 지닌 높은 밀도의 전류가 강자성체에 입사할 경우에 강자성체의 자화 방향이 전류의 스핀 방향과 일치하지 않으면 전류의 스핀 방향으로 정렬하려는 현상 즉 STT(Spin Transfer Torque) 현상을 이용한 것이다.
도 1은 기본적인 STT-MRAM의 구조를 보여주는 회도도이다.
STT-MRAM 셀은 비트라인 BL0, BL1과 소스라인(Source Line) SL0 ∼ SL3 사이에 연결된 1개의 트랜지스터와 1개의 MTJ(Magnetic Tunnel Junction)를 구비한다.
트랜지스터(12)는 소스라인 SL0 ∼ SL3과 MTJ 사이에 연결되며, 데이터의 리드/라이트시 워드라인 WL0 ∼ WL3을 통해 인가되는 전압에 따라 턴온되어 MTJ를 통해 소스라인 SL0 ∼ SL3과 비트라인 BL0, BL1 사이에 전류가 흐르도록 해준다. 그리고 각 워드라인 WL0 ∼ WL3 사이에는 더미 워드라인 Dummy WL이 형성된다. 이때, 더미 워드라인 Dummy WL은 소오스/드레인 형성 공정에 따라 형성하지 않을 수도 있다.
MTJ는 트랜지스터의 소오스/드레인 영역과 비트라인 BL 사이에 연결되며, 두 개의 자성층(magnetic layer) 및 그 자성층들 사이의 터널 장벽층(tunnel barrier)으로 이루어진다. 이때, 터널 장벽층의 하부층은 자화 방향이 고정되는 고정자성층(pinned ferromagnetic layer)으로 이루어지고, 터널 장벽층의 상부층은 MTJ에 인가되는 전류의 방향에 따라 자화방향이 가변되는 자유자성층(free ferromagnetic layer)으로 이루어진다.
이러한 MTJ는 전류의 방향에 따라 그 저항값이 변화됨으로써 데이터 "0" 또는 "1"을 기록한다. 즉, 전류가 소스라인 SL에서 비트라인 BL 쪽으로 전류가 흐르게 되면, 자유자성층의 자화방향이 고정자성층의 자화방향과 평행(parallel)하게 스위칭됨으로써 데이터 "0"이 저장된다. 반면에 전류가 비트라인 BL에서 소스라인 SL 쪽으로 전류가 흐르게 되면 자유자성층의 자화방향이 고정자성층의 자화방향과 역방향 평행(anti-parallel)으로 스위칭됨으로써 데이터 "1"이 저장된다.
MTJ에 저장된 데이터를 리드하는 방법은 상술한 방법에 따라 변화된 MTJ의 자화상태에 따라 MTJ를 통해 흐르는 전류량의 차이를 감지함으로써 이루어진다.
도 2는 도 1의 회로 구성에 대한 공정 단면도이다.
소자분리막(FOX)(2) 및 활성영역(3)이 형성된 실리콘 기판(1) 상에 게이트 전극(4)이 형성되고, 게이트 전극(4) 사이에는 랜딩플러그 콘택(5)이 형성된다.
랜딩플러그 콘택(5) 상에는 소오스라인 콘택(6) 및 하부전극 콘택(Bottom Electrode Contact)(8)이 형성된다. 소오스라인 콘택(6)은 랜딩플러그 콘택(5)과 소오스라인(7)을 연결시켜주며, 하부전극 콘택(8)은 랜딩플러그 콘택(5)과 MTJ를 연결시켜준다. 이때, MTJ들은 동일 평면상에 형성되고 있다.
그런데, 칩 사이즈가 급격히 작아지게 되면 인접한 MTJ들 간의 자기장 간섭(Magnetic field interference) 현상이 발생하게 된다. 즉, MTJ와 MTJ의 거리가 가까와 짐에 따라 동일 마그네틱 폴(magnetic pole) 간에 작용하는 간섭현상에 의 해 자유자성층의 자화 방향이 스위칭되는 현상이 발생하게 된다.
따라서, 종래의 STT-MRAM 셀의 구조에 의해서는 셀의 사이즈를 줄이는데 한계가 있다.
또한, MTJ는 종횡비(가로 세로의 비)가 클수록 열정 안정성이 커지는데 MTJ들이 단일 평면상에 형성되는 경우에는 그 크기를 키우는데도 한계가 있게 된다.
본 발명은 STT-MRAM 셀의 구조를 개선하여 MTJ의 열적 안정성을 확보하면서 인접한 MTJ들 간의 간섭을 최소화하여 STT-MRAM 장치의 동작 특성을 향상시키고자 한다.
본 발명의 멀티 스택 STT-MRAM 장치는 제 1 셀의 제 1 소오스/드레인 영역과 연결되는 제 1 MTJ(Magnetic Tunneling Junction), 상기 제 1 셀과 인접한 제 2 셀의 제 1 소오스/드레인 영역과 연결되는 제 2 MTJ를 구비하며, 상기 제 1 MTJ 및 상기 제 2 MTJ는 서로 다른 레이어에 형성된다.
본 발명의 멀티 스택 STT-MRAM 장치는 상기 제 1 셀의 제 2 소오스/드레인 영역과 연결되는 제 1 소오스라인 및 상기 제 2 셀의 제 2 소오스/드레인 영역과 연결되는 제 2 소오스라인을 더 포함한다.
본 발명의 멀티 스택 STT-MRAM 장치에서 상기 제 1 소오스라인과 상기 제 2 소오스라인은 동일한 레이어에 형성되며, 상기 제 1 셀과 상기 제 2 셀은 서로 다른 활성영역에 형성된다.
본 발명의 멀티 스택 STT-MRAM 장치는 상기 제 1 셀과 상기 제 2 셀에 공유되는 제 3 소오스/드레인 영역과 연결되는 공통 소오스라인을 더 포함한다.
본 발명의 멀티 스택 STT-MRAM 장치에서 상기 제 1 MTJ 및 상기 제 2 MTJ는 가로 세로의 비가 1:1 ∼ 1:5 범위에 있는 사각 형상을 갖는다. 또는 상기 제 1 MTJ 및 상기 제 2 MTJ는 장축과 단축의 비가 1:1 ∼ 1:5 범위에 있는 원 형상 또는 타원 형상을 갖는다.
본 발명의 제 1 실시예에 따른 멀티 스택 STT-MRAM 장치 제조 방법은 반도체 기판 상부에 제 1 및 제 2 게이트 전극을 형성하는 단계, 상기 제 1 게이트 전극에 인접한 제 1 소오스/드레인 영역과 연결되는 제 1 소오스라인 및 상기 제 2 게이트 전극에 인접한 제 2 소오스/드레인 영역과 연결되는 제 2 소오스라인을 상기 제 1 및 제 2 게이트 전극의 상부에 형성하는 단계, 상기 제 1 및 제 2 소오스라인의 상부에 상기 제 1 게이트 전극에 인접한 제 3 소오스/드레인 영역과 연결되는 제 1 MTJ(Magnetic Tunneling Junction)를 형성하는 단계 및 상기 제 1 MTJ의 상부에 상기 제 2 게이트 전극에 인접한 제 4 소오스/드레인 영역과 연결되는 제 2 MTJ를 형성하는 단계를 포함한다.
본 발명의 제 1 실시예에 따른 멀티 스택 STT-MRAM 장치 제조 방법에서 상기 제 1 및 제 2 소오스라인을 형성하는 단계는 상기 제 1 및 제 2 게이트 전극 상부에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막을 선택 식각하여 상기 제 1 소오스/드레인 영역 및 상기 제 2 소오스/드레인 영역과 각각 연결되는 제 1 및 제 2 소오스라인 콘택을 형성하는 단계 및 상기 제 1 층간절연막, 상기 제 1 소오스라인 콘택 및 상기 제 2 소오스라인 콘택 상에 금속막을 형성한 후 이를 패터닝하는 단계를 포함한다.
본 발명의 제 1 실시예에 따른 멀티 스택 STT-MRAM 장치 제조 방법에서 상기 제 1 MTJ를 형성하는 단계는 상기 제 1 소오스라인, 상기 제 2 소오스라인 및 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 순차적으로 선택 식각하여 상기 제 3 소오스/드레인 영역과 연결되는 제 1 하부전극 콘택을 형성하는 단계, 상기 제 2 층간절연막 및 상기 제 1 하부전극 콘택 상에 제 1 고정자성층, 제 1 터널접합층 및 제 1 자유자성층을 순차적으로 형성하는 단계 및 상기 제 1 고정자성층, 상기 제 1 터널접합층 및 상기 제 1 자유자성층을 패터닝하는 단계를 포함한다.
본 발명의 제 1 실시예에 따른 멀티 스택 STT-MRAM 장치 제조 방법에서 상기 제 2 MTJ를 형성하는 단계는 상기 제 1 MTJ 및 상기 제 2 층간절연막 상에 제 3 층간절연막을 형성하는 단계, 상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 순차적으로 선택 식각하여 상기 제 4 소오스/드레인 영역과 연결되는 제 2 하부전극 콘택을 형성하는 단계, 상기 제 3 층간절연막 및 상기 제 2 하부전극 콘택들 상에 제 2 고정자성층, 제 2 터널접합층 및 제 2 자유자성층을 순차적으로 형성하는 단계 및 상기 제 2 고정자성층, 상기 제 2 터널접합층 및 상기 제 2 자유자성층을 패터닝하는 단계를 포함한다.
본 발명의 제 2 실시예에 따른 멀티 스택 STT-MRAM 장치 제조 방법은 반도체 기판 상부에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계, 상기 제 1 및 제 2 게이트 전극의 상부에 상기 제 1 및 제 2 게이트 전극에 공통 인접한 제 1 소오스/드레인 영역과 연결되는 공통 소오스라인을 형성하는 단계, 상기 공통 소오스라인의 상부에 상기 제 1 게이트 전극에 인접한 제 2 소오스/드레인 영역과 연결되는 제 1 MTJ를 형성하는 단계 및 상기 제 1 MTJ의 상부에 상기 제 3 소오스/드레 인 영역과 연결되는 제 2 MTJ를 형성하는 단계를 포함한다.
본 발명의 제 2 실시예에 따른 멀티 스택 STT-MRAM 장치 제조 방법에서 상기 공통 소오스라인을 형성하는 단계는 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상부에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막을 선택 식각하여 상기 제 1 소오스/드레인 영역과 연결되는 소오스라인 콘택을 형성하는 단계 및 상기 제 1 층간절연막 및 상기 소오스라인 콘택 상에 금속막을 형성한 후 이를 패터닝하는 단계를 포함한다.
본 발명의 제 2 실시예에 따른 멀티 스택 STT-MRAM 장치 제조 방법에서 상기 제 1 MTJ를 형성하는 단계는 상기 공통 소오스라인 및 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 순차적으로 선택 식각하여 상기 제 2 소오스/드레인 영역과 연결되는 제 1 하부전극 콘택을 형성하는 단계, 상기 제 2 층간절연막 및 상기 제 1 하부전극 콘택 상에 제 1 고정자성층, 제 1 터널접합층 및 제 1 자유자성층을 순차적으로 형성하는 단계 및 상기 제 1 고정자성층, 상기 제 1 터널접합층 및 상기 제 1 자유자성층을 패터닝하는 단계를 포함한다.
본 발명의 제 2 실시예에 따른 멀티 스택 STT-MRAM 장치 제조 방법에서 상기 제 2 MTJ를 형성하는 단계는 상기 제 1 MTJ 및 상기 제 2 층간절연막 상에 제 3 층간절연막을 형성하는 단계, 상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 순차적으로 선택 식각하여 상기 제 3 소오스/드레인 영역과 연결되는 제 2 하부전극 콘택을 형성하는 단계, 상기 제 3 층간절연막 및 상기 제 2 하부전극 콘택 상에 제 2 고정자성층, 제 2 터널접합층 및 제 2 자유자성층을 순차적으로 형성하는 단계 및 상기 제 2 고정자성층, 상기 제 2 터널접합층 및 상기 제 2 자유자성층을 패터닝하는 단계를 포함한다.
본 발명은 STT-MRAM 장치에서 인접한 셀의 MTJ들을 동일 레이어 상에 형성하지 않고 서로 다른 레이어에 형성함으로써 인접한 MTJ들 간의 간섭을 방지할 수 있을 뿐 아니라 MTJ를 크게 형성할 수 있어 열적 안정성을 확보할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 STT-MRAM 장치의 구성을 보여주는 공정 단면도이다.
소자분리막(12) 및 활성영역(13)이 형성된 실리콘 기판(11) 상에 게이트 전극(14)이 형성되고, 게이트 전극(14) 사이에는 랜딩플러그 콘택(15)이 형성된다.
게이트 전극(14) 양측에 형성된 소오스/드레인 영역 중 일측의 랜딩플러그 콘택(15) 상에는 소오스라인 콘택(17)이 형성되고 타측의 랜딩플러그 콘택(15) 상에는 하부전극 콘택(20, 22)이 형성된다.
소오스라인 콘택(17) 상에는 소오스라인(18)이 형성되며, 하부전극 콘택(20, 22) 상에는 MTJ1 및 MTJ2가 각각 형성된다.
소오스라인(18)은 게이트 전극(14)과 평행하게 진행하는 직선 형태로 형성된 다. MTJ1, MTJ2는 두 개의 자성층(magnetic layer) 및 그 자성층들 사이의 터널 장벽층(tunnel barrier)으로 이루어진다. 터널 장벽층의 하부층은 자화 방향이 고정되는 고정자성층(pinned ferromagnetic)으로 이루어지고, 터널 장벽층의 상부층은 MTJ에 인가되는 전류의 방향에 따라 자화방향이 가변되는 자유자성층(free ferromagnetic)으로 이루어진다.
이때, 소오스라인(18)과 MTJ1 사이 및 MTJ1과 MTJ2 사이에는 각각 층간절연막(19, 21)이 형성된다. 즉, 본 발명에서는 이웃하는 MTJ1, MTJ2가 도 2에서와 같이 동일한 평면상에 형성되지 않고 층간절연막(21)을 사이에 두고 서로 다른 레이어에 형성된다. 따라서, 인접한 MTJ들 간의 자유자성층이 서로 인접하지 않게 되어 MTJ들 간의 자기장 간섭을 억제할 수 있으며 MTJ의 크기도 도 2에서 보다 더 크게 형성할 수 있다. 이때, MTJ는 종횡비가 1:1 ∼ 1:5 범위 내에 있도록 형성된다.
MTJ1, MTJ2 상부에는 상부전극 콘택(미도시)을 통해 연결되는 비트라인(미도시)이 형성된다.
도 4 내지 도 8은 도 3의 STT-MRAM 장치를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 4를 참조하면, 먼저 실리콘 기판(11) 상에 예컨대 STI(Shallow Trench Isolation) 법을 이용하여 활성 영역(13)을 정의하는 소자분리막(12)이 형성된다. 그리고, 소자분리막(12) 및 활성 영역(13) 상에는 워드라인 WL을 포함하는 게이트 전극(14)이 형성된다. 이때, 소자분리막(12)에 형성되는 워드라인 WL이 더미 워드 라인 Dummy WL이 된다. 게이트 전극(14)은 예컨대 게이트산화막(미도시)과 폴리실리콘층(미도시) 및 하드마스크층(미도시)이 순차적으로 적층된 구조로 형성될 수 있다.
그리고, 게이트 전극(14) 사이에 노출된 활성영역(13)의 실리콘 기판에 불순물을 이온 주입하여 소오스/드레인 영역(미도시)을 형성한다.
다음에, 게이트 전극(14) 사이가 매립되도록 실리콘 기판(11) 및 게이트 전극(14) 상부에 랜딩플러그 폴리를 형성한 후 이를 평탄화함으로써 랜딩플러그 콘택(15)을 형성한다.
이러한 게이트 전극(14), 소오스/드레인 영역(미도시) 및 랜딩플러그 콘택(15)을 형성하는 방법은 종래 DRAM에 그것들을 형성하는 방법과 동일하게 이루어질 수 있다.
다음에, 도 5를 참조하면, 게이트 전극(14) 및 랜딩플러그 콘택(15)의 상부에 제 1 층간절연막(16)을 형성한 후 이를 식각하여 평탄화한다.
다음에, 소오스/드레인 영역의 랜딩플러그 콘택(15)이 노출될 때까지 제 1 층간절연막(16)을 선택 식각하여 소오스라인 콘택홀(미도시)을 형성한다. 다음에, 소오스라인 콘택홀이 매립되도록 도전막을 형성한 후 이를 제 1 층간절연막(16)이 노출될 때까지 식각함으로써 소오스라인 콘택(17)을 형성한다.
다음에, 소오스라인 콘택(17)을 포함하는 제 1 층간절연막(16) 상에 금속층(미도시)을 형성한다. 이어서, 소오스라인(18)을 정의하는 마스크(미도시)를 사용하여 금속층을 패터닝함으로써 소오스라인 콘택(17)과 전기적으로 연결되는 소오스 라인(18)을 형성한다. 이때, 소오스라인(18)은 게이트와 평행하게 진행하는 직선 형태로 형성된다.
다음에, 도 6을 참조하면, 소오스라인(18) 및 제 1 층간절연막(16) 상에 제 2 층간절연막(19)을 형성한 후 이를 식각하여 평탄화한다. 다음에, 소오스/드레인 영역 중 소오스라인 콘택(17)이 형성되지 않은 영역의 랜딩플러그 콘택(15)이 노출될 때까지 제 2 층간절연막(19) 및 제 1 층간절연막(16)을 순차적으로 선택 식각하여 제 1 하부전극 콘택홀(미도시)을 형성한다. 이때, 제 1 하부전극 콘택홀은 모든 셀에 대해 형성되는 것이 아니라 짝수(even) 번째 게이트 라인 또는 홀수(odd) 번째 게이트 라인에 대해서만 형성된다.
다음에, 제 1 하부전극 콘택홀이 매립되도록 도전막을 형성한 후 이를 제 2 층간절연막(19)이 노출될 때까지 식각함으로써 제 1 하부전극 콘택(20)을 형성한다.
다음에, 도 7을 참조하면, 제 1 하부전극 콘택(20) 및 제 2 층간절연막(19) 상에 자화 방향이 고정되는 고정자성층(pinned ferromagnetic layer), 터널 장벽층 및 인가되는 전류의 방향에 따라 자화방향이 가변되는 자유자성층(free ferromagnetic layer)을 순차적으로 형성한 후 이를 패터닝함으로써 제 1 하부전극 콘택(20)과 연결되는 MTJ(MTJ1)를 형성한다.
MTJ1은 원하는 스핀방향을 갖도록 하기 위해 가로와 세로의 비(종횡비)가 1:1 ∼ 1:5의 범위가 되도록 형성된다. 예컨대, 워드라인 방향으로 1F의 길이를 갖는다면 비트라인 방향으로 1 ∼ 5F의 길이를 갖도록 형성되거나 그 반대로 형성 될 수 있다. 이러한 MTJ1은 사각 형상으로 형성되거나 원 또는 타원 형상으로 형성될 수 있다. 타원 형상으로 형성되는 경우, 장축과 단축의 비가 1:1 ∼ 1:5 범위를 갖도록 형성한다.
MTJ1을 형성한 후 MTJ1 및 제 2 층간절연막(19) 상부에 제 3 층간절연막(21)을 형성한 후 이를 식각하여 평탄화한다.
다음에, 도 8을 참조하면, 소오스/드레인 영역 중 소오스라인 콘택(17)이 형성되지 않은 영역의 랜딩플러그 콘택(15)이 노출될 때까지 제 3 층간절연막(21), 제 2 층간절연막(19) 및 제 1 층간절연막(16)을 순차적으로 선택 식각하여 제 2 하부전극 콘택홀(미도시)을 형성한다. 이때, 제 2 하부전극 콘택홀은 제 1 하부전극 콘택홀과 교번되게 형성된다. 예컨대, 제 1 하부전극 콘택홀이 짝수(even) 번째 게이트 라인의 랜딩플러그 콘택과 연결되도록 형성되면, 제 2 하부전극 콘택홀은 홀수(odd) 번째 게이트 라인의 랜딩플러그 콘택과 연결되도록 형성된다.
다음에, 제 2 하부전극 콘택홀이 매립되도록 도전막을 형성한 후 이를 제 3 층간절연막(21)이 노출될 때까지 식각함으로써 제 2 하부전극 콘택(22)을 형성한다. 상술한 제 1 하부전극 콘택(20) 및 제 2 하부전극 콘택(22)은 W, Ru, Ta 및 Cu로 이루어지는 일군에서 선택된 어느 하나로 형성될 수 있다.
다음에 제 2 하부전극 콘택(22) 및 제 3 층간절연막(21) 상에 고정자성층, 터널 장벽층 및 자유자성층을 순차적으로 형성한 후 이를 패터닝함으로써 제 2 하부전극 콘택(22)과 연결되는 MTJ(MTJ2)를 형성한다.
이러한 MTJ2도 MTJ1과 같이 종횡비가 1:1 ∼ 1:5의 범위가 되도록 형성되며, 사각 형상, 원 형상 또는 타원 형상으로 형성될 수 있다.
다음에, MTJ2 및 제 3 층간절연막(22) 상에 제 4 층간절연막(미도시)을 형성하고 이를 식각하여 평탄화한다. 다음에, MTJ1과 MTJ2의 자유자성층이 노출될 때까지 제 3 층간절연층(미도시)과 제 2 층간절연층(21) 또는 제 3 층간절연층(미도시)을 선택 식각하여 상부전극 콘택홀(미도시)을 형성한다. 다음에, 상부전극 콘택홀이 매립되도록 도전층(미도시)을 형성한 후 제 3 층간절연층(미도시)이 노출될 때까지 도전층을 식각하여 상부전극 콘택(Top Electrode Contact)(미도시)을 형성한다. 이후 상부전극 콘택 상에 비트라인(미도시)을 형성한다.
상술한 바와 같이, 본 발명에서는 인접한 STT-MRAM 셀의 MTJ들이 동일한 평면상에 형성되지 않고 서로 다른 레이어에 형성되도록 함으로써 MTJ들 간의 간섭을 방지할 수 있다. 또한 STT-MRAM 장치의 집적도를 동일하게 유지하면서 MTJ들의 사이즈를 증가시킬 수 있어 열적 안정성이 확보할 수 있다.
상술한 실시예에서는 1비트의 셀 당 하나의 활성영역이 형성되는 트랜지스터의 경우에 대해 설명하였으나 본 발명은 이에 한정되지 않는다.
도 9는 본 발명의 제 2 실시예에 따른 STT-MRAM 장치의 구성을 보여주는 공정 단면도이다.
도 9의 STT-MRAM 장치를 도 3의 STT-MRAM 장치와 비교하면, 도 9의 STT-MRAM 장치는 2개의 셀이 하나의 활성영역에 형성됨으로써 두 개의 게이트 전극이 하나의 소오스라인을 공유한다.
즉, 도 9에서 공통 소오스전극 SL은 인접한 두 게이트 전극에 대해 공통 인 접(공유)되는 소오스/드레인 영역과 연결된다. 그리고, MTJ들(MTJ1, MTJ2)은 인접한 두 게이트 전극에 대해 서로 공유되지 않는 소오스/드레인 영역과 일대일 대응되게 연결된다. 이때, MTJ들(MTJ1, MTJ2)은 도 3에서와 같이 서로 다른 레이어에 형성된다.
도 9에서 활성영역을 정의하는 소자분리막이 형성된 실리콘 기판에 게이트 전극들을 형성하는 방법은 DRAM 제조시의 방법을 이용할 수 있다. 또한, 도 9에서 게이트와 소오스전극 SL 사이, 소오스전극 SL과 MTJ1 사이, 및 MTJ1과 MTJ2 사이에 층간절연막을 형성하고 층간절연막을 선택식각하여 소오스전극 콘택, 하부전극 콘택을 형성하는 방법은 상술한 도 4 내지 도 8의 공정과 같은 방법으로 이루어질 수 있다.
상술한 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 기본적인 STT-MRAM의 구조를 보여주는 회도도.
도 2는 도 1의 회로 구성에 대한 공정 단면도.
도 3은 본 발명의 제 1 실시예에 따른 STT-MRAM 장치의 구성을 보여주는 공정 단면도.
도 4 내지 도 8은 도 3의 STT-MRAM 장치를 제조하는 방법을 설명하기 위한 공정 단면도.
도 9는 본 발명의 제 2 실시예에 따른 STT-MRAM 장치의 구성을 보여주는 공정 단면도.

Claims (17)

  1. 제 1 셀의 제 1 소오스/드레인 영역과 연결되는 제 1 MTJ(Magnetic Tunneling Junction);
    상기 제 1 셀과 인접한 제 2 셀의 제 1 소오스/드레인 영역과 연결되는 제 2 MTJ를 구비하며,
    상기 제 1 MTJ 및 상기 제 2 MTJ는 서로 다른 레이어에 형성되는 멀티 스택 STT-MRAM 장치.
  2. 제 1항에 있어서,
    상기 제 1 셀의 제 2 소오스/드레인 영역과 연결되는 제 1 소오스라인; 및
    상기 제 2 셀의 제 2 소오스/드레인 영역과 연결되는 제 2 소오스라인을 더 포함하는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치.
  3. 제 2항에 있어서, 상기 제 1 소오스라인과 상기 제 2 소오스라인은
    동일한 레이어에 형성되는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치.
  4. 제 1항에 있어서, 상기 제 1 셀과 상기 제 2 셀은
    서로 다른 활성영역에 형성되는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치.
  5. 제 1항에 있어서,
    상기 제 1 셀과 상기 제 2 셀에 공유되는 제 3 소오스/드레인 영역과 연결되는 공통 소오스라인을 더 포함하는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치.
  6. 제 1항에 있어서, 상기 제 1 MTJ 및 상기 제 2 MTJ는
    사각 형상을 갖는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치.
  7. 제 6항에 있어서, 상기 제 1 MTJ 및 상기 제 2 MTJ는
    가로 세로의 비가 1:1 ∼ 1:5 범위를 갖는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치.
  8. 제 1항에 있어서, 상기 제 1 MTJ 및 상기 제 2 MTJ는
    원 형상 또는 타원 형상을 갖는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치.
  9. 제 8항에 있어서, 상기 제 1 MTJ 및 상기 제 2 MTJ는
    장축과 단축의 비가 1:1 ∼ 1:5 범위를 갖는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치.
  10. 반도체 기판 상부에 제 1 및 제 2 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극에 인접한 제 1 소오스/드레인 영역과 연결되는 제 1 소오스라인 및 상기 제 2 게이트 전극에 인접한 제 2 소오스/드레인 영역과 연결되는 제 2 소오스라인을 상기 제 1 및 제 2 게이트 전극의 상부에 형성하는 단계;
    상기 제 1 및 제 2 소오스라인의 상부에 상기 제 1 게이트 전극에 인접한 제 3 소오스/드레인 영역과 연결되는 제 1 MTJ(Magnetic Tunneling Junction)를 형성하는 단계; 및
    상기 제 1 MTJ의 상부에 상기 제 2 게이트 전극에 인접한 제 4 소오스/드레인 영역과 연결되는 제 2 MTJ를 형성하는 단계를 포함하는 멀티 스택 STT-MRAM 장치 제조 방법.
  11. 제 10항에 있어서, 상기 제 1 및 제 2 소오스라인을 형성하는 단계는
    상기 제 1 및 제 2 게이트 전극 상부에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 선택 식각하여 상기 제 1 소오스/드레인 영역 및 상기 제 2 소오스/드레인 영역에 각각 연결되는 제 1 및 제 2 소오스라인 콘택을 형성하는 단계; 및
    상기 제 1 층간절연막, 상기 제 1 소오스라인 콘택 및 상기 제 2 소오스라인 콘택 상에 금속막을 형성한 후 이를 패터닝하는 단계를 포함하는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치 제조 방법.
  12. 제 11항에 있어서, 상기 제 1 MTJ를 형성하는 단계는
    상기 제 1 소오스라인, 상기 제 2 소오스라인 및 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막 및 상기 제 1 층간절연막을 순차적으로 선택 식각하여 상기 제 3 소오스/드레인 영역과 연결되는 제 1 하부전극 콘택을 형성하는 단계;
    상기 제 2 층간절연막 및 상기 제 1 하부전극 콘택 상에 제 1 고정자성층, 제 1 터널접합층 및 제 1 자유자성층을 순차적으로 형성하는 단계; 및
    상기 제 1 고정자성층, 상기 제 1 터널접합층 및 상기 제 1 자유자성층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치 제조 방법.
  13. 제 12항에 있어서, 상기 제 2 MTJ를 형성하는 단계는
    상기 제 1 MTJ 및 상기 제 2 층간절연막 상에 제 3 층간절연막을 형성하는 단계;
    상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 순차적으로 선택 식각하여 상기 제 4 소오스/드레인 영역과 연결되는 제 2 하부전극 콘택을 형성하는 단계;
    상기 제 3 층간절연막 및 상기 제 2 하부전극 콘택들 상에 제 2 고정자성층, 제 2 터널접합층 및 제 2 자유자성층을 순차적으로 형성하는 단계; 및
    상기 제 2 고정자성층, 상기 제 2 터널접합층 및 상기 제 2 자유자성층을 패 터닝하는 단계를 포함하는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치 제조 방법.
  14. 반도체 기판 상부에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계;
    상기 제 1 및 제 2 게이트 전극의 상부에 상기 제 1 및 제 2 게이트 전극에 공통 인접하는 제 1 소오스/드레인 영역과 연결되는 공통 소오스라인을 형성하는 단계;
    상기 공통 소오스라인의 상부에 상기 제 1 게이트 전극에 인접한 제 2 소오스/드레인 영역과 연결되는 제 1 MTJ(Magnetic Tunneling Junction)를 형성하는 단계; 및
    상기 제 1 MTJ의 상부에 상기 제 2 게이트 전극에 인접한 제 3 소오스/드레인 영역과 연결되는 제 2 MTJ를 형성하는 단계를 포함하는 STT-MRAM 장치 제조 방법.
  15. 제 14항에 있어서, 상기 공통 소오스라인을 형성하는 단계는
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상부에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 선택 식각하여 상기 제 1 소오스/드레인 영역과 연결되는 소오스라인 콘택을 형성하는 단계; 및
    상기 제 1 층간절연막 및 상기 소오스라인 콘택 상에 금속막을 형성한 후 이를 패터닝하는 단계를 포함하는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치 제조 방법.
  16. 제 15항에 있어서, 상기 제 1 MTJ를 형성하는 단계는
    상기 공통 소오스라인 및 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막 및 상기 제 1 층간절연막을 순차적으로 선택 식각하여 상기 제 2 소오스/드레인 영역과 연결되는 제 1 하부전극 콘택을 형성하는 단계;
    상기 제 2 층간절연막 및 상기 제 1 하부전극 콘택 상에 제 1 고정자성층, 제 1 터널접합층 및 제 1 자유자성층을 순차적으로 형성하는 단계; 및
    상기 제 1 고정자성층, 상기 제 1 터널접합층 및 상기 제 1 자유자성층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치 제조 방법.
  17. 제 16항에 있어서, 상기 제 2 MTJ를 형성하는 단계는
    상기 제 1 MTJ 및 상기 제 2 층간절연막 상에 제 3 층간절연막을 형성하는 단계;
    상기 제 3 층간절연막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 순차적으로 선택 식각하여 상기 제 3 소오스/드레인 영역과 연결되는 제 2 하부전극 콘택을 형성하는 단계;
    상기 제 3 층간절연막 및 상기 제 2 하부전극 콘택 상에 제 2 고정자성층, 제 2 터널접합층 및 제 2 자유자성층을 순차적으로 형성하는 단계; 및
    상기 제 2 고정자성층, 상기 제 2 터널접합층 및 상기 제 2 자유자성층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 멀티 스택 STT-MRAM 장치 제조 방법.
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