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KR20160122531A - 전자 장치 - Google Patents

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KR20160122531A
KR20160122531A KR1020150052552A KR20150052552A KR20160122531A KR 20160122531 A KR20160122531 A KR 20160122531A KR 1020150052552 A KR1020150052552 A KR 1020150052552A KR 20150052552 A KR20150052552 A KR 20150052552A KR 20160122531 A KR20160122531 A KR 20160122531A
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conductive plug
memory
electronic device
data
interface
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KR1020150052552A
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김유진
정성웅
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에스케이하이닉스 주식회사
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Publication date
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Abstract

반도체 메모리를 포함하는 전자 장치가 제공된다. 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치는, 선택 소자; 상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자; 상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선; 상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및 상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 저항 차이가 작더라도 리드 마진을 확보할 수 있는 반도체 메모리를 포함하는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 선택 소자; 상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자; 상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선; 상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및 상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함할 수 있다.
상기 반도체 메모리에 있어서, 상기 가변 저항 소자가 고저항 상태인 경우, 상기 베리어층은 절연체로 기능하고, 상기 가변 저항 소자가 저저항 상태인 경우, 상기 베리어층은 도전체로 기능할 수 있다. 상기 베리어층은, OTS(Ovonic Threshold Switching) 물질, MIEC(Mixed Ionic Electronic Conducting) 물질, MIT(Metal Insulator Transition) 물질, 터널링 절연 물질 또는 반도체 물질을 포함하는 단일층 또는 다중층 구조를 가질 수 있다. 상기 제1 도전 플러그와 접하는 상기 베리어층은, 상기 제1 도전 플러그와 중첩하면서 상기 제1 도전 플러그의 폭 이상의 폭을 가질 수 있다. 상기 제2 도전 플러그와 접하는 상기 베리어층은, 상기 제2 도전 플러그와 중첩하면서 상기 제2 도전 플러그의 폭 이상의 폭을 가질 수 있다. 상기 제3 도전 플러그와 접하는 상기 베리어층은, 상기 제3 도전 플러그와 중첩하면서 상기 제3 도전 플러그의 폭 이상의 폭을 가질 수 있다. 상기 가변 저항 소자는, 두 개의 자성층 사이에 터널 베리어층이 개재된 구조를 가질 수 있다. 상기 선택 소자는, 게이트 전극, 상기 게이트 전극의 일측에 위치하고 상기 제1 도전 플러그와 접속하는 제1 접합 영역, 및 상기 게이트 전극의 타측에 위치하고 상기 제3 도전 플러그와 접속하는 제2 접합 영역을 갖는 트랜지스터를 포함할 수 있다. 상기 베리어층은, 제1 도전 플러그, 제2 도전 플러그 및 제3 도전 플러그 중 적어도 하나와 정렬된 측벽을 가질 수 있다. 상기 베리어층은, 상기 가변 저항 소자와 정렬된 측벽을 가질 수 있다. 상기 베리어층은, 상기 제1 배선 및 상기 제2 배선 중 적어도 하나와 정렬된 측벽을 가질 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 가변 저항 소자 및 상기 가변 저항 소자와 접속하는 선택 소자를 포함하는 메모리 셀; 상기 메모리 셀의 상기 가변 저항 소자와 접속하는 제1 배선; 상기 메모리 셀의 상기 선택 소자와 접속하는 제2 배선; 및 상기 가변 저항 소자와 상기 선택 소자 사이의 제1 노드, 상기 가변 저항 소자와 상기 제1 배선 사이의 제2 노드, 및 상기 선택 소자와 상기 제2 배선 사이의 제3 노드 중 적어도 하나에 위치하고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 턴온 또는 턴오프되는 베리어 소자를 포함할 수 있다.
상기 반도체 메모리에 있어서,상기 가변 저항 소자가 고저항 상태인 경우, 상기 베리어 소자는 턴오프되고, 상기 가변 저항 소자가 저저항 상태인 경우, 상기 베리어 소자는 턴온될 수 있다. 상기 가변 저항 소자는, MTJ(Magnetic Tunnel Junction) 소자를 포함할 수 있다. 상기 베리어 소자는, OTS(Ovonic Threshold Switching) 물질, MIEC(Mixed Ionic Electronic Conducting) 물질, MIT(Metal Insulator Transition) 물질, 터널링 절연 물질 또는 반도체 물질을 포함할 수 있다.
상기 실시예들의 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치에 의하면, 가변 저항 소자의 저항 차이가 작더라도 리드 마진을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀을 나타내는 도면이다.
도 2는 트랜지스터의 전압-저항 그래프이다.
도 3은 트랜지스터의 전압-전류 그래프이다.
도 4a 및 도 4b는 도 1의 메모리 셀의 어레이를 구현한 반도체 장치의 일례를 나타낸 도면이다.
도 4c는 도 4a 및 도 4b의 가변 저항 소자의 일례를 나타낸 도면이다.
도 5a 내지 도 5c는 도 4a 및 도 4b의 베리어층의 형성 가능 위치를 설명하기 위한 도면이다.
도 6은 도 1의 메모리 셀의 어레이를 구현한 반도체 장치의 다른 일례를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀을 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀(MC)은 서로 다른 저항 상태를 가짐으로써 서로 다른 데이터를 저장할 수 있는 가변 저항 소자(R), 및 가변 저항 소자(R)로의 억세스를 제어할 수 있는 선택 소자(A)를 포함할 수 있다.
가변 저항 소자(R)는 자신의 양단으로 공급되는 전류 또는 전압 즉, 비트라인(BL) 및 소스라인(SL)을 통하여 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다. 가변 저항 소자(R)는 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 가변 저항 소자(R)의 일단은 선택 소자(A)와 접속할 수 있고 타단은 비트라인(BL)과 접속할 수 있다.
선택 소자(A)의 일단은 가변 저항 소자(R)와 접속하고 타단은 소스라인(SL)과 접속하여, 소스라인(SL)으로부터 공급되는 전류 또는 전압을 가변 저항 소자(R)로 전달할지 여부를 제어할 수 있다. 본 실시예에서, 선택 소자(A)는 게이트, 소스 및 드레인의 삼단자를 갖는 트랜지스터로 구성될 수 있다. 이러한 경우, 트랜지스터의 드레인은 가변 저항 소자(R)에 접속되고, 소스는 소스라인(SL)에 접속되고, 게이트는 워드라인(WL)에 접속될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 선택 소자(A)는 트랜지스터와 동일 또는 유사한 특성을 갖는 다양한 소자 예컨대, 다이오드(diode) 등으로 형성될 수도 있다.
가변 저항 소자(R)와 선택 소자(A) 사이의 제1 노드(N1), 가변 저항 소자(R)와 비트라인(BL) 사이의 제2 노드(N2), 및 선택 소자(A)와 소스라인(SL) 사이의 제3 노드(N3) 중 적어도 하나에는 베리어 소자가 위치할 수 있다. 여기서, 베리어 소자는, 자신의 양단에 인가되는 전압 또는 전류의 크기에 따라 선택적으로 턴온 또는 턴오프될 수 있다. 즉, 베리어 소자의 양단에 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우, 베리어 소자는 턴오프 상태 즉, 고저항 상태를 가질 수 있다. 반면, 베리어 소자의 양단에 인가되는 전압 또는 전류의 크기가 소정 임계값보다 큰 경우, 베리어 소자는 턴온되어 마치 베리어 소자가 없는 것처럼 보여질 수 있다.
이러한 베리어 소자는, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, 터널링 절연 물질, 폴리실리콘 등과 같은 반도체 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. OTS 물질, MIEC 물질, MIT 물질, 반도체 물질 등은 인가되는 전압 또는 전류에 따라 절연 특성 또는 도전 특성을 가질 수 있다. 터널링 절연 물질은, 인가되는 전압 또는 전류에 따라 전자의 터널링이 가능한 물질로서, SiN, SiO2 등과 같은 일반적인 절연 물질 또는 이 일반적인 절연 물질보다 에너지 밴드갭이 현저히 작은 TiO2, Ta2O5 등과 같은 금속 산화물 등을 포함할 수 있다. 터널링 절연 물질로, 일반적인 절연 물질이 이용되더라도 두께를 작게 조절하면 전자의 터널링이 가능하다.
위와 같은 메모리 셀(MC)의 리드 동작시 메모리 셀(MC)의 양단에는 일정한 크기의 리드 전압이 인가될 수 있다. 이때, 가변 저항 소자(R)가 고저항 상태인 경우 가변 저항 소자(R)에 리드 전압의 대부분이 인가되기 때문에, 나머지 영역에 인가되는 전압 예컨대, 선택 소자(A)의 소스-드레인 전압(Vds)은 작을 수밖에 없다. 그에 따라, 제1 내지 제3 노드(N1, N2, N3)의 베리어 소자가 턴오프되어 고저항 상태를 갖게 되면, 리드 동작시 측정되는 메모리 셀(MC)의 저항은 가변 저항 소자(R)의 저항 - 고저항 - 과 베리어 소자의 저항을 합한 값에 대응할 수 있다. 반면, 가변 저항 소자(R)가 저저항 상태인 경우, 나머지 영역에는 상대적으로 큰 전압이 인가되어 베리어 소자는 턴온될 수 있다. 이 경우, 베리어 소자가 없는 것과 마찬가지이므로, 리드 동작시 측정되는 메모리 셀(MC)의 저항은 가변 저항 소자(R)의 저항 - 저저항 - 과 대응할 수 있다.
위와 같은 리드 동작을 위하여, 본 실시예의 베리어 소자는 메모리 셀(MC)에 리드 전압 인가시 가변 저항 소자(R)의 저항 상태에 따라 선택적으로 턴온 또는 턴오프되는 특성을 갖도록 구성될 수 있다. 즉, 베리어 소자는 리드 동작시 가변 저항 소자(R)가 고저항 상태에 있는 경우 턴오프되고 가변 저항 소자(R)가 저저항 상태에 있는 경우 턴온될 수 있다. 이를 위하여, 베리어 소자를 형성하는 물질이나, 층 구조, 두께, 개수, 위치 등을 조절할 수 있다.
이상으로 설명한 실시예에 의하면, 베리어 소자가 존재하지 않는 종래 기술에 비하여, 리드 마진이 향상될 수 있다. 구체적으로, 종래 기술에서와 같이 베리어 소자가 존재하지 않는 경우, 메모리 셀의 저항은 곧 가변 저항 소자의 저항에 대응한다. 메모리 셀의 다른 구성 요소의 저항은 거의 일정하기 때문이다. 따라서, 메모리 셀의 리드 마진은 가변 저항 소자의 고저항과 가변 저항 소자의 저저항의 차이에 의해 결정된다. 따라서, MTJ(Magnetic Tunnel Juntion) 소자와 같이 고저항과 저저항의 차이가 상대적으로 작은 가변 저항 소자의 경우, 리드 마진이 부족한 문제가 있다. 그러나, 본 실시예와 같이 베리어 소자를 이용하는 경우, 메모리 셀의 저항에는 가변 저항 소자뿐만 아니라 베리어 소자의 저항까지 고려될 수 있다. 가변 저항 소자의 저항 상태에 따라 베리어 소자의 저항이 변하기 때문이다. 이러한 메모리 셀의 리드 마진은 가변 저항 소자의 고저항 및 베리어 소자의 저항의 합과 가변 저항 소자의 저저항의 차이에 의해 결정될 수 있다. 즉, 본 실시예의 메모리 셀은 가변 저항 소자가 고저항인 경우 종래의 메모리 셀에 비하여 베리어 소자의 저항만큼 증가한 저항을 갖게 된다. 결과적으로 리드 마진이 증가할 수 있다. 이는 아래의 도 2 및 도 3에 나타난 바와 같이, 실험적으로도 확인될 수 있다.
선택 소자(A)로 트랜지스터가 이용되는 경우로서, 도 2는 트랜지스터의 전압-저항 그래프이고, 도 3은 트랜지스터의 전압-전류 그래프이다. 구체적으로, 도 2 및 도 3의 곡선 ①은 종래 기술과 같이 베리어 소자가 존재하지 않는 경우의 트랜지스터(이하,제1 트랜지스터)의 소스-드레인 전압(Vds)에 따른 저항 및 소스-드레인 전류(Ids)를 각각 나타내고, 도 2 및 도 3의 곡선 ②는 본 실시예와 같이 베리어 소자가 존재하는 경우의 트랜지스터(이하, 제2 트랜지스터)의 소스-드레인 전압(Vds)에 따른 저항 및 소스-드레인 전류(Ids)를 각각 나타낸다.
도 2 및 도 3의 곡선 ① 및 곡선 ②를 참조하면, 제2 트랜지스터는 상대적으로 낮은 전압 구간 예컨대, 0.5V 이하의 전압 구간에서, 매우 큰 저항을 가지면서 전압 증가에 따라 저항이 급격히 감소하게 된다. 소정 임계 전압 미만에서는 베리어 소자가 턴오프 상태이나, 소정 임계 전압을 넘어서면 베리어 소자가 턴온되기 때문이다. 반면, 제1 트랜지스터는 전압 증가에 따라 저항이 다소 증가하기는 하나 그 기울기는 매우 완만하다. 베리어 소자가 부존재하기 때문이다.
가변 저항 소자가 고저항 상태인 경우의 저항 크기를 RH라 하고 저저항 상태인 경우의 저항 크기를 RL이라 할 때, 제1 점(D1)은 제1 트랜지스터의 저항 및 가변 저항 소자의 고저항의 합에 대응하고, 제2 점(D2)은 제1 트랜지스터의 저항 및 가변 저항 소자의 저저항의 합에 대응하고, 제3 점(D3)은 제2 트랜지스터의 저항 및 가변 저항 소자의 고저항의 합에 대응하고, 제4 점(D4)은 제2 트랜지스터의 저항 및 가변 저항 소자의 저저항의 합에 대응한다.
제1 트랜지스터 및 가변 저항 소자를 포함하는 메모리 셀의 리드 동작은 제1 점(D1)에서의 저항과 제2 점(D2)에서의 저항의 차이(M1)를 읽는 것이다. 가변 저항 소자의 저항 상태와 관계없이 제1 트랜지스터의 저항이 거의 일정하므로, 이 메모리 셀의 리드 동작은 실질적으로 가변 저항 소자의 고저항과 저저항의 차이를 읽는 것에 대응할 수 있다.
반면, 제2 트랜지스터 및 가변 저항 소자를 포함하는 메모리 셀의 리드 동작은 제3 점(D3)에서의 저항과 제4 점(D4)에서의 저항의 차이(M2)를 읽는 것이다. 제2 트랜지스터의 경우, 가변 저항 소자의 저항 상태에 따라 저항이 크게 달라진다. 가변 저항 소자가 고저항인 경우, 제2 트랜지스터에 인가되는 전압은 매우 작아서 제2 트랜지스터의 저항이 매우 크다. 반면, 가변 저항 소자가 저저항인 경우, 제2 트랜지스터에 인가되는 전압이 상대적으로 크므로 제2 트랜지스터의 저항이 크게 감소할 수 있다. 따라서, 이 메모리 셀의 리드 동작은 실질적으로 제2 트랜지스터의 고저항 및 가변 저항 소자의 고저항의 합과 제2 트랜지스터의 저저항 및 가변 저항 소자의 저저항의 합의 차이를 읽는 것에 대응할 수 있다. 제1 트랜지스터와 비교하면, 가변 저항 소자가 고저항인 경우 제2 트랜지스터의 저항이 크게 증가하므로, 그에 해당하는 만큼 리드 마진이 증가할 수 있다.
도 4a 및 도 4b는 도 1의 메모리 셀의 어레이를 구현한 반도체 장치의 일례를 나타낸 도면으로, 도 4a는 평면도를 나타내고, 도 4b는 도 4a의 A-A'선에 따른 단면도를 나타낸다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 소자 분리막(11)에 의해 정의된 복수의 활성영역(10A)을 갖는 반도체 기판(10), 제1 방향으로 배열되는 활성영역(10A)을 가로지르도록 제1 방향으로 연장하는 게이트 구조물(20), 게이트 구조물(20) 양측의 활성영역(10A) 내에 형성된 제1 및 제2 접합 영역(J1, J2), 제1 접합 영역(J1)과 제1 도전 플러그(30)를 통하여 하단이 접속하는 가변 저항 소자(40), 가변 저항 소자(40)의 상단과 제2 도전 플러그(50)를 통하여 접속하는 제1 배선(70), 제2 접합 영역(J2)과 제3 도전 플러그(60)를 통하여 접속하는 제2 배선(80), 및 제1 접합 영역(J1)과 제1 도전 플러그(30) 사이, 제2 도전 플러그(50)와 제1 배선(70) 사이. 제2 접합 영역(J2)과 제3 도전 플러그(60) 사이 및 제3 도전 플러그(60)와 제2 배선(80) 사이에 개재되는 베리어층(B)을 포함할 수 있다.
활성영역(10A)은 제1 방향의 단축 및 제2 방향의 장축을 갖는 바(bar) 형상을 가질 수 있다. 본 실시예에서 제1 방향으로 배열되는 두 개의 활성영역(10A)만 도시하였으나, 복수의 활성영역(10A)은 제1 및 제2 방향으로 매트릭스 타입으로 배열될 수 있다.
게이트 구조물(20)은 반도체 기판(10)의 식각으로 형성된 게이트 트렌치(GT) 내에 형성됨으로써, 반도체 기판(10) 내에 매립된 형태를 가질 수 있다. 게이트 구조물(20)은 게이트 트렌치(GT)의 내벽을 따라 형성된 게이트 절연막(21), 게이트 절연막(21)이 형성된 게이트 트렌치(GT)의 하부에 매립되는 게이트 전극(22) 및 게이트 절연막(21) 및 게이트 전극(22)이 형성된 게이트 트렌치(GT)의 나머지 공간을 매립하는 게이트 보호막(23)을 포함할 수 있다. 그러나, 다른 실시예에서, 게이트 전극(22)의 일부 또는 전부는 반도체 기판(10) 위로 돌출된 형태를 가질 수도 있다. 본 실시예에서는, 하나의 활성영역(10A)을 두 개의 게이트 구조물(20)이 가로지를 수 있다.
게이트 구조물(20) 양측의 제1 및 제2 접합 영역(J1, J2) 중 제1 접합 영역(J1)은 드레인 영역이고 제2 접합 영역(J2)은 소스 영역일 수 있으나, 그 반대일 수도 있다. 하나의 활성영역(10A)과 중첩하는 하나의 게이트 구조물(20) 및 그 양측의 제1 및 제2 접합 영역(J1, J2)이 하나의 트랜지스터를 형성할 수 있다. 본 실시예에서는, 하나의 활성영역(10A)에 제2 방향에서 인접하는 두 개의 트랜지스터가 형성될 수 있다. 여기서, 제2 방향에서 인접한 두 개의 게이트 구조물(20) 사이의 활성영역(10A)에 제2 접합 영역(J2)이 형성되어 두 개의 트랜지스터에 공유될 수 있고, 두 개의 게이트 구조물(20) 양측의 활성영역(10A) 각각에 제1 접합 영역(J1)이 형성될 수 있다.
제1 도전 플러그(30)는 제1 접합 영역(J1) 상에서 제1 접합 영역(J1)과 중첩하도록 형성되되, 제1 방향에서 활성영역(10A)의 일측 예컨대, 도 4A에서 상측으로 치우치도록 배치될 수 있다. 이는 제1 배선(70)과 제2 배선(80)이 동일층에 형성되는 경우 이들 사이의 간격을 확보하기 위함이다.
가변 저항 소자(40)는 제1 도전 플러그(30) 상에서 제1 도전 플러그(30)와 중첩하도록 형성될 수 있다. 가변 저항 소자(40)는 자신의 상단 및 하단을 통하여 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자이다. 가변 저항 소자(40)는 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 본 실시예에서, 가변 저항 소자(40)는 도 4c에 예시적으로 나타낸 구조를 가질 수 있다.
도 4c는 도 4a 및 도 4b의 가변 저항 소자(40)의 일례를 나타낸 도면이다.
도 4c를 참조하면, 가변 저항 소자(40)는 하부 자성층(40A)과 상부 자성층(40C) 사이에 터널링 절연층(40B)이 개재된 MTJ(Magnetic Tunnel Junction) 구조를 가질 수 있고, 하부 자성층(40A) 및 상부 자성층(40C)의 자화 방향의 평행-반평행 상태에 따라 서로 다른 저항 상태를 가질 수 있다. 이러한 MTJ 구조 자체는 고저항과 저저항 사이의 차이가 크지 않아 리드 마진이 부족한 문제가 생길 수 있다. 따라서, 가변 저항 소자(40)로 MTJ 구조를 이용하는 경우, 본 실시예와 같이 베리어층(B)을 이용함으로써 리드 마진을 증가시키는 것이 더욱 유용할 수 있다.
다시 도 4a 및 도 4b로 돌아와서, 제2 도전 플러그(50)는 가변 저항 소자(40) 상에서 가변 저항 소자(40)와 중첩하도록 형성될 수 있다.
제1 배선(70)은 제2 도전 플러그(50) 상에서 제2 방향으로 배열되는 제2 도전 플러그(50)와 중첩하면서 제2 방향으로 연장할 수 있다. 제1 배선(70)은 비트라인일 수 있다.
제3 도전 플러그(60)는 제2 접합 영역(J2) 상에서 제2 접합 영역(J2)과 중첩하도록 형성되되, 제1 방향에서 활성영역(10A)의 타측 예컨대, 도 4A에서 하측으로 치우치도록 배치될 수 있다. 이는 제1 배선(70)과 제2 배선(80)이 동일층에 형성되는 경우 이들 사이의 간격을 확보하기 위함이다. 제3 도전 플러그(60)의 상면 높이는 제2 도전 플러그(50)의 상면 높이와 실질적으로 동일할 수 있다.
제2 배선(80)은 제3 도전 플러그(60) 상에서 제2 방향으로 배열되는 제3 도전 플러그(60)와 중첩하면서 제2 방향으로 연장할 수 있다. 제2 배선(80)은 소스라인일 수 있다. 제2 배선(80)은 수직 방향에서 제1 배선(70)과 동일한 레벨에 위치할 수 있다. 이러한 경우에도, 도전 플러그들(30, 50, 60)의 배치로, 제1 방향에서 제1 배선(70)과의 간격이 확보될 수 있음은 이미 설명하였다.
베리어층(B)은 선택적으로 전류를 흘릴 수 있는 층으로서, 특히, 리드 동작시 가변 저항 소자의 저항 상태에 따라 전류를 흘리거나 전류를 차단할 수 있다. 전류를 흘린다는 것은 베리어층(B)이 도전체로 기능하고 전류를 차단한다는 것은 베리어층(B)이 절연체로 기능함을 의미할 수 있다. 예컨대, 리드 동작을 위하여 제1 및 제2 배선(70, 80)을 통한 리드 전압 인가시, 가변 저항 소자(40)가 고저항 상태에 있는 경우 베리어층(B)은 고저항 상태로서 절연체로 기능할 수 있다. 반면, 리드 전압 인가시, 가변 저항 소자(40)가 저저항 상태에 있는 경우 베리어층(B)은 저저항 상태로서 도전체로 기능할 수 있다. 베리어층(B)은 OTS(Ovonic Threshold Switching) 물질, MIEC(Mixed Ionic Electronic Conducting) 물질, MIT(Metal Insulator Transition) 물질, 터널링 절연 물질, 반도체 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
본 실시예에서, 베리어층(B)은 제1 접합 영역(J1)과 제1 도전 플러그(30) 사이, 제2 도전 플러그(50)와 제1 배선(70) 사이, 제2 접합 영역(J2)과 제3 도전 플러그(60) 사이 및 제3 도전 플러그(60)와 제2 배선(80) 사이에 개재되는 것을 나타내었다. 아울러, 제1 접합 영역(J1)과 제1 도전 플러그(30) 사이 및 제2 접합 영역(J2)과 제3 도전 플러그(60) 사이의 베리어층(B)은 제1 도전 플러그(30) 및 제3 도전 플러그(60)와 정렬된 측벽을 갖고, 제2 도전 플러그(50)와 제1 배선(70) 사이 및 제3 도전 플러그(60)와 제2 배선(80) 사이의 베리어층(B)은 제1 배선(70) 및 제2 배선(80)과 정렬된 측벽을 갖는 것으로 나타내었다. 그러나, 베리어층(B)의 개수, 위치 및 형상은, 다양하게 변형될 수 있다. 베리어층(B)이 도 1의 제1 내지 제3 노드(N1, N2, N3) 중 적어도 하나와 대응하는 위치에 하나 이상 존재하기만 하면 되기 때문이다. 이에 대해서는, 도 5a 내지 도 5c를 참조하여 후술하기로 한다.
도 4a 및 도 4b의 반도체 장치의 제조 방법을 예시적으로 설명하면 아래와 같다.
우선, 반도체 기판(10) 내에 활성영역(10A)을 정의하는 소자 분리막(11)을 형성한 후, 활성영역(10A) 및 소자 분리막(11)을 선택적으로 식각하여 제1 방향으로 연장하면서 활성영역(10A)을 가로지르는 게이트 트렌치(GT)를 형성할 수 있다.
이어서, 게이트 트렌치(GT) 내벽에 열산화 공정 등으로 게이트 절연막(21)을 형성한 후, 게이트 트렌치(GT)의 하부를 도전 물질로 매립하여 게이트 전극(22)을 형성할 수 있다. 이어서, 게이트 트렌치(GT)의 나머지를 절연 물질로 매립하여 게이트 전극(22)을 덮는 게이트 보호막(23)을 형성함으로써 게이트 구조물(20)을 형성할 수 있다.
이어서, 게이트 구조물(20) 양측의 활성영역(10A)으로 이온주입 공정 등을 수행하여 제1 및 제2 접합 영역(J1, J2)을 형성할 수 있다.
이어서, 게이트 구조물(20) 및 제1 및 제2 접합 영역(J1, J2)이 형성된 결과물을 덮는 제1 층간 절연막(ILD1)을 형성한 후, 제1 층간 절연막(ILD1)을 선택적으로 식각하여 제1 접합 영역(J1)을 노출시키는 홀을 형성할 수 있다. 이어서, 홀의 저면에 베리어층(B)을 형성하고, 홀의 나머지를 도전 물질로 매립하여 제1 도전 플러그(30)를 형성할 수 있다.
이어서, 제1 층간 절연막(ILD1) 상에 가변 저항 물질을 증착하고 이를 패터닝하여 제1 도전 플러그(30)와 중첩하는 가변 저항 소자(40)를 형성할 수 있다.
이어서, 가변 저항 소자(40)가 형성된 결과물을 덮는 제2 층간 절연막(ILD2)을 형성한 후, 제2 층간 절연막(ILD2)을 선택적으로 식각하여 가변 저항 소자(40)의 상면을 노출시키는 홀을 형성하고 이 홀을 도전 물질로 매립하여 제2 도전 플러그(50)를 형성할 수 있다. 또한, 제2 및 제1 층간 절연막(ILD2, ILD1)을 선택적으로 식각하여 제2 접합 영역(J2)을 노출시키는 홀을 형성하고, 이 홀의 저면에 베리어층(B)을 형성한 후, 이 홀의 나머지를 도전 물질로 매립하여 제3 도전 플러그(60)를 형성할 수 있다.
이어서, 제2 및 제3 도전 플러그(50, 60)가 형성된 결과물 상에 베리어 물질 및 도전 물질을 증착한 후, 이들을 패터닝하여 제2 도전 플러그(50)와 중첩하면서 제2 방향으로 연장하는 베리어층(B) 및 제1 배선(70)의 적층 구조물과, 제3 도전 플러그(60)와 중첩하면서 제2 방향으로 연장하는 베리어층(B) 및 제2 배선(80)의 적층 구조물을 형성할 수 있다.
그러나, 위와 같은 제조 방법은 다양하게 변형될 수 있다. 특히, 베리어층(B)의 위치 및 형상은 공정 방법에 따라 다양하게 변형될 수 있다.
도 5a 내지 도 5c는 도 4a 및 도 4b의 베리어층의 형성 가능 위치를 설명하기 위한 도면으로, 특히, 도 5a는 도 1의 제1 노드와 대응하는 영역을 확대하여 보여주는 도면이고, 도 5b는 도 1의 제2 노드와 대응하는 영역을 확대하여 보여주는 도면이고, 도 5c는 도 1의 제3 노드와 대응하는 영역을 확대하여 보여주는 도면이다.
도 5a를 참조하면, 제1 접합(J1)과 제1 도전 플러그(30)의 계면(① 참조)에서부터 제1 도전 플러그(30)와 가변 저항 소자(40)의 계면(③ 참조)까지가 제1 노드(N1)에 대응할 수 있다. 베리어층(B)은 제1 노드(N)에 대응하는 영역 어디에나 하나 이상 형성될 수 있다. 예컨대, 베리어층(B)은 제1 접합(J1)과 제1 도전 플러그(30) 하단의 계면, 제1 도전 플러그(30) 상단과 가변 저항 소자(40)의 계면, 및/또는 제1 도전 플러그(30) 내부 예컨대, 제1 도전 플러그(30)의 중간(② 참조)에 삽입될 수 있다. 베리어층(B)은, 평면상 제1 도전 플러그(30)와 중첩하면서 제1 도전 플러그(30)의 폭 이상의 폭을 가짐으로써 제1 도전 플러그(30)를 통한 전류 흐름을 선택적으로 차단할 수 있음을 전제로, 공정에 따라, 다양한 평면 형상을 가질 수 있다. 예컨대, 베리어층(B)이 제1 접합(J1)과 제1 도전 플러그(30) 하단의 계면에 위치하는 경우, 평면상 반도체 기판(10)의 전면을 덮는 형상을 갖거나, 도 4b에 도시한 바와 같이 제1 도전 플러그(30)와 정렬된 측벽을 가질 수 있다. 베리어층(B)이 제1 도전 플러그(30)의 내부에 삽입되는 경우, 평면상 반도체 기판(10)의 전면을 덮는 형상을 갖거나, 제1 도전 플러그(30)와 정렬된 측벽을 가질 수 있다. 베리어층(B)이 제1 도전 플러그(30) 상단과 가변 저항 소자(40)의 계면에 위치하는 경우, 평면상 반도체 기판(10)의 전면을 덮는 형상을 갖거나, 제1 도전 플러그(30)와 정렬된 측벽을 갖거나, 가변 저항 소자(40)와 정렬된 측벽을 가질 수 있다.
도 5b를 참조하면, 가변 저항 소자(40)와 제2 도전 플러그(50)의 계면(④ 참조)에서부터 제2 도전 플러그(50)와 제1 배선(70)의 계면(⑥ 참조)까지가 제2 노드(N2)에 대응할 수 있다. 베리어층(B)은 제2 노드(N)에 대응하는 영역 어디에나 하나 이상 형성될 수 있다. 즉, 계면 뿐만 아니라, 제2 도전 플러그(50)의 중간(⑤ 참조)에도 삽입될 수 있다. 베리어층(B)은, 평면상 제2 도전 플러그(50)와 중첩하면서 제2 도전 플러그(50)의 폭 이상의 폭을 갖는 것을 전제로, 공정에 따라, 다양한 평면 형상을 가질 수 있다. 예컨대, 베리어층(B)은 평면상 반도체 기판(10)의 전면을 덮는 형상을 갖거나, 제2 도전 플러그(50)와 정렬된 측벽을 갖거나, 가변 저항 소자(40)와 정렬된 측벽을 갖거나, 도 4b에 도시된 바와 같이 제1 배선(70)과 정렬된 측벽을 가질 수 있다.
도 5c를 참조하면, 제2 접합 영역(J2)과 제3 도전 플러그(60)의 계면(⑦ 참조)에서부터 제3 도전 플러그(60)와 제2 배선(80)의 계면(⑨ 참조)까지가 제3 노드(N3)에 대응할 수 있다. 베리어층(B)은 제3 노드(N3)에 대응하는 영역 어디에나 하나 이상 형성될 수 있다. 즉, 계면 뿐만 아니라, 제3 도전 플러그(60)의 중간(⑧ 참조)에도 삽입될 수 있다. 베리어층(B)은, 예컨대, 평면상 반도체 기판(10)의 전면을 덮는 형상을 갖거나, 제3 도전 플러그(60)와 정렬된 측벽을 갖거나, 도 4b에 도시된 바와 같이 제2 배선(80)과 정렬된 측벽을 가질 수 있다.
도 6은 도 1의 메모리 셀의 어레이를 구현한 반도체 장치의 다른 일례를 나타낸 도면으로, 전술한 도 4a 내지 도 5c의 실시예와의 차이점만을 설명한다.
도 6을 참조하면, 본 실시예의 트랜지스터는, 게이트 전극(G)이 반도체 기판(S) 상에 위치하는 플래나 타입(planar type) 트랜지스터일 수 있다. 게이트 전극(G)은 게이트 절연막(GI)에 의하여 반도체 기판(S)과 절연될 수 있다. 게이트(G) 양측의 반도체 기판(S) 내에는 제1 및 제2 접합 영역(J1, J2)이 형성될 수 있다.
제1 접합 영역(J1) 상에는 제1 도전 플러그(CP1), 가변 저항 소자(R), 제2 도전 플러그(CP2) 및 비트라인(BL)의 적층 구조가 형성될 수 있다. 제2 접합 영역(J2) 상에는 제3 도전 플러그(CP3) 및 소스라인(SL)의 적층 구조가 형성될 수 있다.
베리어층(미도시됨)은 제1 내지 제3 노드(N1, N2, N3)에 대응하는 영역 중 적어도 하나에, 하나 이상 형성될 수 있다. 즉, 베리어층은 제1 도전 플러그(CP1)의 내부 및 상하부 계면, 제2 도전 플러그(CP2)의 내부 및 상하부 계면, 및 제3 도전 플러그(CP3)의 내부 및 상하부 계면 중 적어도 하나에 위치할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 선택 소자; 상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자; 상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선; 상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및 상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함할 수 있다. 이를 통해, 기억부(1010)의 리드 마진이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 선택 소자; 상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자; 상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선; 상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및 상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 리드 마진이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 선택 소자; 상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자; 상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선; 상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및 상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 리드 마진 향상이 가능하다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 선택 소자; 상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자; 상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선; 상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및 상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 리드 마진이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 선택 소자; 상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자; 상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선; 상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및 상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 리드 마진이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 선택 소자; 상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자; 상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선; 상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및 상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함할 수 있다. 이를 통해, 메모리(1410)의 리드 마진 향상이 가능하다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 선택 소자; 상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자; 상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선; 상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및 상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 리드 마진 향상이 가능하다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
A: 선택 소자 R: 가변 저항 소자
MC: 메모리 셀 BL: 비트라인
SL: 소스라인 WL: 워드라인
N1, N2, N3: 제1 노드, 제2 노드, 제3 노드

Claims (20)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    선택 소자;
    상기 선택 소자의 일단과 제1 도전 플러그를 통하여 일단이 접속하는 가변 저항 소자;
    상기 가변 저항 소자의 타단과 제2 도전 플러그를 통하여 접속하는 제1 배선;
    상기 선택 소자의 타단과 제3 도전 플러그를 통하여 접속하는 제2 배선; 및
    상기 제1 도전 플러그와 상기 선택 소자의 계면, 상기 제1 도전 플러그의 내부, 상기 제1 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그와 상기 가변 저항 소자의 계면, 상기 제2 도전 플러그의 내부, 상기 제2 도전 플러그와 상기 제1 배선의 계면, 상기 제3 도전 플러그와 상기 선택 소자의 계면, 상기 제3 도전 플러그의 내부, 및 상기 제3 도전 플러그와 상기 제2 배선의 계면 중 적어도 하나에 형성되고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 절연체 또는 도전체로 기능하는 베리어층을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 가변 저항 소자가 고저항 상태인 경우, 상기 베리어층은 절연체로 기능하고,
    상기 가변 저항 소자가 저저항 상태인 경우, 상기 베리어층은 도전체로 기능하는
    전자 장치.
  3. 제1 항에 있어서,
    상기 베리어층은,
    OTS(Ovonic Threshold Switching) 물질, MIEC(Mixed Ionic Electronic Conducting) 물질, MIT(Metal Insulator Transition) 물질, 터널링 절연 물질 또는 반도체 물질을 포함하는 단일층 또는 다중층 구조를 갖는
    전자 장치.
  4. 제1 항에 있어서,
    상기 제1 도전 플러그와 접하는 상기 베리어층은,
    상기 제1 도전 플러그와 중첩하면서 상기 제1 도전 플러그의 폭 이상의 폭을 갖는
    전자 장치.
  5. 제1 항에 있어서,
    상기 제2 도전 플러그와 접하는 상기 베리어층은,
    상기 제2 도전 플러그와 중첩하면서 상기 제2 도전 플러그의 폭 이상의 폭을 갖는
    전자 장치.
  6. 제1 항에 있어서,
    상기 제3 도전 플러그와 접하는 상기 베리어층은,
    상기 제3 도전 플러그와 중첩하면서 상기 제3 도전 플러그의 폭 이상의 폭을 갖는
    전자 장치.
  7. 제1 항에 있어서,
    상기 가변 저항 소자는,
    두 개의 자성층 사이에 터널 베리어층이 개재된 구조를 갖는
    전자 장치.
  8. 제1 항에 있어서,
    상기 선택 소자는,
    게이트 전극, 상기 게이트 전극의 일측에 위치하고 상기 제1 도전 플러그와 접속하는 제1 접합 영역, 및 상기 게이트 전극의 타측에 위치하고 상기 제3 도전 플러그와 접속하는 제2 접합 영역을 갖는 트랜지스터를 포함하는
    전자 장치.
  9. 제1 항에 있어서,
    상기 베리어층은,
    제1 도전 플러그, 제2 도전 플러그 및 제3 도전 플러그 중 적어도 하나의 측벽과 정렬된 측벽을 갖는
    전자 장치.
  10. 제1 항에 있어서,
    상기 베리어층은,
    상기 가변 저항 소자의 측벽과 정렬된 측벽을 갖는
    전자 장치.
  11. 제1 항에 있어서,
    상기 베리어층은,
    상기 제1 배선 및 상기 제2 배선 중 적어도 하나의 측벽과 정렬된 측벽을 갖는
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  17. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    가변 저항 소자 및 상기 가변 저항 소자와 접속하는 선택 소자를 포함하는 메모리 셀;
    상기 메모리 셀의 상기 가변 저항 소자와 접속하는 제1 배선;
    상기 메모리 셀의 상기 선택 소자와 접속하는 제2 배선; 및
    상기 가변 저항 소자와 상기 선택 소자 사이의 제1 노드, 상기 가변 저항 소자와 상기 제1 배선 사이의 제2 노드, 및 상기 선택 소자와 상기 제2 배선 사이의 제3 노드 중 적어도 하나에 위치하고, 리드 동작시 상기 가변 저항 소자의 저항 상태에 따라 선택적으로 턴온 또는 턴오프되는 베리어 소자를 포함하는
    전자 장치.
  18. 제17 항에 있어서,
    상기 가변 저항 소자가 고저항 상태인 경우, 상기 베리어 소자는 턴오프되고,
    상기 가변 저항 소자가 저저항 상태인 경우, 상기 베리어 소자는 턴온되는
    전자 장치.
  19. 제17 항에 있어서,
    상기 가변 저항 소자는,
    MTJ(Magnetic Tunnel Junction) 소자를 포함하는
    전자 장치.
  20. 제17 항에 있어서,
    상기 베리어 소자는,
    OTS(Ovonic Threshold Switching) 물질, MIEC(Mixed Ionic Electronic Conducting) 물질, MIT(Metal Insulator Transition) 물질, 터널링 절연 물질 또는 반도체 물질을 포함하는
    전자 장치.
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