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KR20150106172A - 전자 장치 및 그 제조 방법 - Google Patents

전자 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 메모리를 포함하는 전자 장치가 제공된다. 본 발명의 일 실시예에 따른 반도체 메모리는, 데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및 상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고, 상기 기준 저항 소자는, 상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자; 상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함한다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 우수한 데이터 센싱 특성을 확보할 수 있고 면적 감소 및 공정 단순화가 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및 상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고, 상기 기준 저항 소자는, 상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자; 상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함할 수 있다.
상기 반도체 메모리에 있어서, 상기 기준 저항 소자는, 서로 연결된 상기 복수의 제2 가변 저항 소자 중 양단에 배치되는 제2 가변 저항 소자와 접속하면서 상기 제1 패드와 접속하지 않는 콘택과 접속하고, 외부 배선과 연결되는 제2 패드를 더 포함할 수 있다. 상기 제1 영역은, 상기 제1 가변 저항 소자의 하단과 접속하는 하부 콘택, 상기 제1 가변 저항 소자의 상단과 접속하는 상부 콘택, 및 상기 상부 콘택의 상단과 접속하는 배선을 더 포함하고, 상기 복수의 콘택은, 상기 상부 콘택과 동일한 레벨에 위치하고 동일한 물질로 형성되고, 상기 제1 패드는, 상기 배선과 동일한 레벨에 위치하고 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 가변 저항 소자는, 제1 강자성층, 제2 강자성층 및 이들 사이에 개재된 터널 베리어층을 포함할 수 있다. 상기 제1 영역은, 상기 제1 및 제2 가변 저항 소자보다 아래 레벨에 위치하면서 상기 제1 가변 저항 소자의 일단과 연결되는 스위칭 소자를 더 포함할 수 있다. 상기 제2 영역은, 상기 제2 가변 저항 소자보다 아래 레벨에 위치하면서 상기 기준 저항 소자가 형성되는 영역과 중첩하는 소자를 더 포함할 수 있고, 상기 제2 가변 저항 소자와 상기 소자는 서로 절연될 수 있다.
상기 실시예들의 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 제1 영역 및 제2 영역이 정의된 기판을 제공하는 단계; 상기 기판 상의 상기 제1 영역 및 상기 제2 영역 각각에 제1 및 제2 가변 저항 소자를 형성하는 단계; 상기 제2 가변 저항 소자 상에 상기 제2 가변 저항 소자 각각과 접속하는 복수의 콘택을 형성하는 단계; 및 상기 콘택 상에, 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 형성하는 단계를 포함할 수 있다.
상기 제조 방법은, 상기 콘택 상에, 서로 연결된 상기 복수의 제2 가변 저항 소자 중 양단에 배치되는 제2 가변 저항 소자와 접속하면서 상기 제1 패드와 접속하지 않는 콘택과 접속하고, 외부 배선과 연결되는 제2 패드를 형성하는 단계를 더 포함할 수 있다. 상기 제조 방법은, 상기 제1 영역에 상기 제1 가변 저항 소자의 하단과 접속하는 하부 콘택, 상기 제1 가변 저항 소자의 상단과 접속하는 상부 콘택, 및 상기 상부 콘택의 상단과 접속하는 배선을 형성하는 단계를 더 포함하고, 상기 콘택 형성 단계는, 상기 상부 콘택 형성 단계와 동시에 수행되고, 상기 제1 패드 형성 단계는, 상기 배선 형성 단계와 동시에 수행될 수 있다. 상기 제1 및 제2 가변 저항 소자 형성 단계는, 상기 기판 상에 제1 강자성층, 터널 베리어층 및 제2 강자성층을 형성하는 단계; 및 상기 제1 강자성층, 상기 터널 베리어층 및 상기 제2 강자성층을 패터닝하는 단계를 포함할 수 있다. 상기 제조 방법은, 상기 제1 영역에 상기 제1 가변 저항 소자보다 아래 레벨에 위치하면서 상기 제1 가변 저항 소자의 일단과 연결되는 스위칭 소자를 형성하는 단계를 더 포함할 수 있다. 상기 제조 방법은, 상기 제2 영역에 상기 제2 가변 저항 소자보다 아래에 위치하면서 상기 제2 가변 저항 소자가 배열되는 영역과 중첩하는 소자를 형성하는 단계를 더 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 우수한 데이터 센싱 특성을 확보할 수 있고 면적 감소 및 공정 단순화가 가능하다.
도 1a 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예의 반도체 장치는, 복수의 메모리 셀이 배치되는 셀 어레이 영역 및/또는 셀 어레이 영역의 구동을 위한 다양한 회로가 구비된 주변회로 영역을 포함할 수 있다. 메모리 셀로는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가진 가변 저항 소자가 이용될 수 있다. 이러한 경우, 주변회로 영역 또는 셀 어레이 영역에는 가변 저항 소자에 저장된 데이터를 센싱하기 위한 기준 저항 소자(reference resistance element)가 배치될 수 있다. 데이터 센싱은, 기준 저항 소자의 저항값을 가변 저항 소자의 고저항 상태에서의 저항값과 저저항 상태에서의 저항값 사이의 값으로 설정하고, 가변 저항 소자의 저항값이 기준 저항 소자의 저항값보다 높은 경우에는 가변 저항 소자가 고저항 상태에 있다고 판정하고, 가변 저항 소자의 저항값이 기준 저항 소자의 저항값보다 낮은 경우에는 가변 저항 소자가 저저항 상태에 있다고 판정하는 방식으로 수행될 수 있다.
위와 같은 반도체 장치에서 기준 저항 소자의 저항값을 일정하게 유지하는 것이 매우 중요하다. 기준 저항 소자의 저항값이 고정되지 않는다면 가변 저항 소자의 저항 상태를 잘못 판정할 수 있기 때문이다. 그런데, 종래에는 반도체 장치의 제조 프로세스에 의해 기준 저항 소자의 저항값이 변화되는 문제가 있었다. 본 실시예에서는 고정된 저항값을 가질 수 있는 기준 저항 소자를 구현하는 방안을 제안하고자 한다. 이하, 도면을 참조하여 보다 상세히 예시적으로 설명하기로 한다.
도 1a 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면으로, 도 1a, 도 2a, 도 3a 및 도 4a는 평면도를 나타내고, 도 1b, 도 2b, 도 3b 및 도 4b는 도 1a, 도 2a, 도 3a 및 도 4a 각각의 A-A' 선에 따른 단면도 및 B-B' 선에 따른 단면도를 나타내고, 도 1c는 도 1a의 C-C' 선에 따른 단면도를 나타낸다.
먼저 제조 방법을 설명한다.
도 1a 내지 도 1c를 참조하면, 복수의 메모리 셀 즉, 가변 저항 소자가 배치되는 제1 영역(C) 및 가변 저항 소자의 데이터 센싱에 이용될 수 있는 기준 저항 소자가 배치되는 제2 영역(P)이 정의된 반도체 기판(100)이 제공될 수 있다. 본 실시예에서, 제1 영역(C)은 셀 어레이 영역일 수 있고, 제2 영역(P)은 주변회로 영역일 수 있다. 이러한 경우, 제2 영역(P)에는 기준 저항 소자에 더하여 다양한 주변회로 소자가 더 배치될 수 있다.
이어서, 반도체 기판(100) 내에 소자 분리막(105)을 형성함으로써 제1 영역(C) 및 제2 영역(P)에 제1 활성영역(100A) 및 제2 활성영역(100B)을 각각 정의할 수 있다. 소자 분리막(105)은 반도체 기판(100)을 선택적으로 식각하여 소자분리 트렌치를 형성한 후, 이 트렌치를 산화막, 질화막 등의 절연막으로 매립함으로써 형성될 수 있다.
여기서, 제1 활성영역(100A)은 C-C' 선과 평행한 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 복수의 제1 활성영역(100A)은 A-A' 선과 평행한 제2 방향으로 서로 이격하여 배열될 수 있다. 제2 활성영역(100B)은 필요한 주변회로 소자 예컨대, 주변회로 트랜지스터를 위하여 형성될 수 있다. 제1 및 제2 활성영역(100A, 100B)의 형상, 개수, 배열 등은 도시된 것에 한정되지 않으며 필요에 따라 다양하게 변형될 수 있다.
이어서, 제1 영역(C) 및 제2 영역(P) 각각에 셀 트랜지스터 및 주변회로 트랜지스터 형성을 위한 셀 게이트(CG) 및 주변회로 게이트(PG)를 형성할 수 있다.
셀 게이트(CG)는 제2 방향으로 연장하여 제1 활성영역(100A)을 가로지를 수 있다. 복수의 셀 게이트(CG)는 제1 방향으로 서로 이격하여 배열될 수 있다. 나아가, 셀 게이트(CG)는 반도체 기판(100) 내에 매립된 형태를 가질 수 있다. 매립 형태의 셀 게이트(CG)는 제1 활성영역(100A) 및 소자 분리막(105)을 선택적으로 식각하여 제2 방향으로 연장하는 게이트 트렌치를 형성한 후, 게이트 트렌치의 내벽에 게이트 절연막(미도시됨)을 형성하고 게이트 트렌치의 하부를 금속, 금속 질화물 등과 같은 도전 물질로 매립함으로써 형성될 수 있다. 셀 게이트(CG)가 매립된 게이트 트렌치의 나머지는 절연 물질로 매립되어 셀 게이트(CG)를 보호하는 캡핑막(107)이 형성될 수 있다. 도시하지는 않았으나, 셀 게이트(CG) 양측의 제1 활성영역(100A) 내에는 불순물이 도핑된 접합 영역이 형성될 수 있다. 셀 게이트(CG) 및 그 양측의 접합 영역이 셀 트랜지스터를 형성할 수 있다. 이 셀 트랜지스터는 후술하는 가변 저항 소자의 일단과 연결되어 가변 저항 소자로의 전류 또는 전압의 공급 여부를 제어하는 스위칭 소자로서 기능할 수 있다. 본 실시예에서, 인접한 두 개의 셀 게이트(CG) 사이의 접합 영역이 공통 소스 영역으로 기능하고, 인접한 두 개의 셀 게이트(CG) 양측의 접합 영역이 드레인 영역으로 기능할 수 있다.
주변회로 게이트(PG)는 제2 활성영역(100B)을 가로지르면서 반도체 기판(100) 상에 위치할 수 있다. 주변회로 게이트(PG)와 제2 활성영역(100B) 사이에는 게이트 절연막(미도시됨)이 개재될 수 있다. 도시하지는 않았으나, 주변회로 게이트(PG) 양측의 제2 활성영역(100B) 내에는 불순물이 도핑된 접합 영역이 형성될 수 있다. 이 접합 영역 중 하나는 소스 영역으로 기능하고 다른 하나는 드레인 영역으로 기능할 수 있다. 주변회로 게이트(PG) 및 그 양측의 접합 영역이 주변회로 트랜지스터를 형성할 수 있다. 이러한 주변회로 트랜지스터는 필요에 따라 다양한 기능을 수행할 수 있다.
한편, 위와 같은 셀 트랜지스터 및 주변회로 트랜지스터 형성 공정은, 접합 영역에 도핑된 불순물의 활성화를 위한 고온 공정을 수반할 수 있다.
도 2a 및 도 2b를 참조하면, 도 1a 내지 도 1c의 공정 결과물을 덮는 제1 층간 절연막(ILD1)을 형성한다. 제1 층간 절연막(ILD1)은 산화막일 수 있다.
이어서, 제1 영역(C)의 제1 층간 절연막(ILD1)을 선택적으로 식각하여 제1 활성영역(100A)의 일부를 노출시키는 콘택홀을 형성하고 이 콘택홀을 도전 물질로 매립함으로써, 제1 층간 절연막(ILD1)을 관통하여 제1 활성영역(100A)의 일부와 접속하는 제1 콘택(122) 및 제2 콘택(124)을 형성할 수 있다. 구체적으로, 제1 콘택(122)은 인접한 두 개의 셀 게이트(CG) 양측의 제1 활성영역(100A) 예컨대, 드레인 영역과 접속할 수 있고, 제2 콘택(124)은 인접한 두 개의 셀 게이트(CG) 사이의 제1 활성영역(100A) 예컨대, 공통 소스 영역과 접속할 수 있다. 여기서, 제2 방향에서 제1 콘택(122)은 제1 활성영역(100A)의 일측, 예컨대, 우측으로 치우쳐 형성될 수 있고, 반대로 제2 콘택(124)은 제1 활성영역(100A)의 타측 예컨대, 좌측으로 치우쳐 형성될 수 있다. 이는 제1 콘택(122) 상에 형성될 비트라인과 제2 콘택(124) 상에 형성될 소스라인 사이의 거리를 확보하기 위함이다.
한편, 도 2b의 단면도에서 제2 콘택(124)은 실제로 보이지 않으나, 설명의 편의를 위하여 점선으로 표시하였다.
또한, 제2 영역(P)의 제1 층간 절연막(ILD1)을 선택적으로 식각하여 제2 활성영역(100B)의 일부를 노출시키는 콘택홀을 형성하고 이 콘택홀을 도전 물질로 매립함으로써, 제1 층간 절연막(ILD1)을 관통하여 제2 활성영역(100B)의 일부와 접속하는 제3 콘택(128)을 형성할 수 있다. 제3 콘택(128)은 주변회로 게이트(PG) 양측의 접합 영역 각각과 접속할 수 있다.
제1 내지 제3 콘택(122, 124, 128)의 형성 공정은 동시에 수행될 수 있다.
이어서, 제1 영역(C)의 제1 층간 절연막(ILD1) 상에 제1 콘택(122) 각각과 접속하는 제1 가변 저항 소자(132)를 형성할 수 있다. 제1 가변 저항 소자(132)는 자신의 하단에 접속된 제1 콘택(122) 및 자신의 상단에 접속되는 제4 콘택(도 3a 및 도 3b의 142 참조)을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자로서, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 본 실시예에서, 제1 가변 저항 소자(132)는 제1 강자성층(132A), 터널 베리어층(132B) 및 제2 강자성층(132C)을 포함하는 MTJ(Magnetic Tunnel Junction) 소자를 포함할 수 있다. 이러한 경우, 제1 및 제2 강자성층(132A, 132C) 중 어느 하나는 자화 방향이 고정된 고정층(pinned layer)의 역할을 수행하고 다른 하나는 자화 방향이 변화되는 자유층(free layer)의 역할을 수행할 수 있으며 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 터널 베리어층(132B)은 전자가 터널링되어 자유층의 자화 방향을 변화시키는 역할을 수행하며, 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막으로 형성될 수 있다.
또한, 제2 영역(P)의 제1 층간 절연막(ILD1) 상에 제1 가변 저항 소자(132)와 동일한 레벨에서 동일한 물질로 형성되는 제2 가변 저항 소자(136)를 형성할 수 있다. 예컨대, 제2 가변 저항 소자(136)는 제1 강자성층(136A), 터널 베리어층(136B) 및 제2 강자성층(136C)을 포함할 수 있다. 그러나, 제2 가변 저항 소자(136)는 실질적으로 가변 저항 소자로서 기능하지 않는다. 제2 가변 저항 소자(136)의 하부에는 제2 가변 저항 소자(136)로 전압 또는 전류를 공급하는 소자가 존재하지 않기 때문이다. 이러한 제2 가변 저항 소자(136)는 기준 저항 소자가 형성될 영역 내에 둘 이상 형성될 수 있다. 제2 가변 저항 소자(136)의 평면 형상은 제1 가변 저항 소자(132)와 동일하지 않을 수 있다.
제1 가변 저항 소자(132) 형성 공정 및 제2 가변 저항 소자(136) 형성 공정은 동시에 수행될 수 있다. 즉, 제1 및 제2 가변 저항 소자(132, 136)는 제1 층간 절연막(ILD1) 상에 가변 저항 물질을 증착한 후 이를 패터닝하는 방식으로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 도 2a 및 도 2b의 공정 결과물을 덮는 제2 층간 절연막(ILD2)을 형성할 수 있다.
이어서, 제1 영역(C)의 제2 층간 절연막(ILD2)을 관통하여 제1 가변 저항 소자(132) 각각과 접속하는 제4 콘택(142), 및 제2 콘택(124) 각각과 접속하는 제5 콘택(144)을 형성할 수 있다. 도 3b의 단면도에서 제5 콘택(144)은 실제로 보이지 않으나, 설명의 편의를 위하여 점선으로 표시하였다.
또한, 제2 영역(P)의 제2 층간 절연막(ILD2)을 관통하여 제2 가변 저항 소자(136) 각각과 접속하는 제6 콘택(146), 및 제3 콘택(128) 각각과 접속하는 제7 콘택(148)을 형성할 수 있다. 여기서, 제2 가변 저항 소자(136) 각각과 접속하는 제6 콘택(146)은 두 개 이상일 수 있다. 본 실시예에서는 하나의 제2 가변 저항 소자(136)에 두 개의 제6 콘택(146)이 접속하는 경우를 도시하였으나, 세 개 이상의 제6 콘택(146)이 접속할 수도 있다.
제4 내지 제7 콘택(142, 144, 146, 148)의 형성 공정은 동시에 수행될 수 있다.
이어서, 제1 영역(C)의 제2 층간 절연막(ILD2) 상에 제1 방향으로 연장하여 제1 방향으로 배열되는 제4 콘택(142)과 접속하는 비트라인(152), 및 제1 방향으로 연장하여 제1 방향으로 배열되는 제5 콘택(144)과 접속하는 소스라인(154)을 형성할 수 있다. 본 실시예에서 비트라인(152)과 소스라인(154)이 동일한 레벨에 형성되더라도, 전술한 바와 같이 비트라인(152) 하부의 제1 및 제4 콘택(122, 142) 및 제1 가변 저항 소자(132)와 소스라인(154) 하부의 제2 및 제5 콘택(124, 144)이 제2 방향에서 서로 이격하기 때문에, 비트라인(152)과 소스라인(154) 사이의 간격이 확보되어 이들의 전기적 단락이 방지될 수 있다.
또한, 제2 영역(P)의 제2 층간 절연막(ILD2) 상에 제6 및 제7 콘택(146, 148)과 접속하는 제1 내지 제3 패드(156, 157, 158)을 형성할 수 있다. 설명의 편의상 제1 패드(156)는 제6 콘택(146)과만 접속하는 패드를 칭하고, 제2 패드(157)는 제6 콘택(146)과 접속하면서 다른 부분과도 접속할 수 있는 패드를 칭하고, 제3 패드(158)는 하단이 제7 콘택(148)과만 접속하는 패드를 칭하기로 한다. 여기서, 패드라 함은 도전 물질로 형성되어 상하부의 구성요소를 서로 연결시키는 역할을 수행하기면 하면 되고, 그 평면 형상에는 제한이 없다.
구체적으로, 제1 패드(156)는 어느 하나의 제2 가변 저항 소자(136)와 연결되는 복수의 제6 콘택(146) 중 일부, 및 어느 하나의 제2 가변 저항 소자(136)와 인접한 제2 가변 저항 소자(136)와 연결되는 복수의 제6 콘택(146) 중 일부와 접속하여, 인접한 두 개의 제2 가변 저항 소자(136)를 연결할 수 있다. 즉, 인접한 두 개의 제2 가변 저항 소자(136)와 동시에 중첩하는 제1 패드(156)는 인접한 두 개의 제2 가변 저항 소자(136)를 연결시키는 역할을 수행할 수 있다. 그에 따라, 복수의 제2 가변 저항 소자(136)는 제6 콘택(146) 및 제1 패드(156)를 통하여 전체적으로 체인(chain) 형태로 연결될 수 있다. 예컨대, 도시된 세 개의 제2 가변 저항 소자(136) 중 좌측 제2 가변 저항 소자(136)와 접속된 우측 제6 콘택(146)과, 중간 제2 가변 저항 소자(136)와 접속된 좌측 제6 콘택(146)은, 좌측 제2 가변 저항 소자(136) 및 중간 제2 가변 저항 소자(136)와 중첩하는 제1 패드(146)와 접속할 수 있다. 또한, 중간 제2 가변 저항 소자(136)와 접속된 우측 제6 콘택(146)과, 우측 제2 가변 저항 소자(136)와 접속된 좌측 제6 콘택(146)은, 중간 제2 가변 저항 소자(136) 및 우측 제2 가변 저항 소자(136)와 중첩하는 제1 패드(146)와 접속할 수 있다.
체인의 양 단을 이루는 제2 가변 저항 소자(136), 예컨대, 좌측 및 우측 제2 가변 저항 소자(136)는 외부 배선과의 연결을 위하여 제2 패드(157)에 연결될 수 있다. 이를 위하여, 좌측 및 우측 제2 가변 저항 소자(136)와 접속된 제6 콘택(146) 중 제1 패드(156)에 접속되지 않은 제6 콘택(146)은 제2 패드(157)에 접속될 수 있다.
위와 같은 제2 가변 저항 소자(136), 제6 콘택(146), 제1 패드(156) 및 제2 패드(157)는 기준 저항 소자(R)를 형성할 수 있다. 제2 가변 저항 소자(136)의 하단에는 전류 또는 전압 공급 소자가 없으므로, 제2 가변 저항 소자(136)는 일정한 저항값을 갖는 도체로서 기능할 수 있다. 따라서, 기준 저항 소자(R)의 저항값은 제2 가변 저항 소자(136), 제6 콘택(146), 제1 패드(156) 및 제2 패드(157)의 면적, 개수, 배열 등에 의해 조절될 수 있다.
한편, 본 실시예에서, 주변회로 트랜지스터의 양단과 접속하는 제7 콘택(148) 중 하나는 제3 패드(158)에 접속할 수 있고 다른 하나는 전술한 제2 패드(157)에 접속할 수 있다. 기준 저항 소자(R)의 일단과 주변회로 트랜지스터의 일단이 동일한 전압원에 연결될 수 있는 경우라면, 기준 저항 소자(R)의 일단과 주변회로 트랜지스터의 일단이 동일한 제2 패드(157)에 접속할 수 있다. 그러나, 본 실시예와 달리, 기준 저항 소자(R)의 일단은 제2 패드(157)에 접속하고, 주변회로 트랜지스터의 일단은 제2 패드(157)와 상이한 패드(미도시됨)에 접속될 수도 있다.
비트라인(152), 소스라인(154), 및 제1 내지 제3 패드(156, 157, 158) 형성 공정은 동시에 수행될 수 있다. 즉, 비트라인(152), 소스라인(154), 및 제1 내지 제3 패드(156, 157, 158)는 제2 층간 절연막(ILD2) 상에 금속, 금속 질화물 등의 도전 물질을 증착한 후 이를 패터닝하는 방식으로 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 도 3a 및 도 3b의 공정 결과물을 덮는 제3 층간 절연막(ILD3)을 형성할 수 있다.
이어서, 제2 영역(P)의 제3 층간 절연막(ILD3)을 관통하여 제2 패드(157) 및 제3 패드(158) 각각과 접속하는 제8 콘택(167) 및 제9 콘택(168)을 형성하고, 제3 층간 절연막(ILD3) 상에 제8 콘택(167) 및 제9 콘택(168) 각각과 접속하는 제4 패드(177) 및 제5 패드(178)를 형성할 수 있다. 제8 콘택(167) 및 제4 패드(177)는 기준 저항 소자(R)의 양단과 외부 배선을 연결하기 위한 것으로서, 평면상 다양한 형상 및 배치를 가질 수 있다. 아울러, 제8 콘택(167) 및 제4 패드(177)가 주변회로 트랜지스터의 일단과도 연결될 수 있다. 제9 콘택(168) 및 제5 패드(178)는 주변회로 트랜지스터의 타단을 외부 배선과 연결하기 위한 것일 수 있다.
도시하지는 않았지만, 제1 영역(C)의 비트라인(152) 및 소스라인(154)과 접속하는 콘택, 패드 등의 형성 공정도 수행될 수 있다.
이후의 후속 공정들 예컨대, 외부 배선과의 연결을 위한 콘택, 패드 및/또는 배선 등의 형성 공정 등에 관해서는 설명을 생략하기로 한다.
이상으로 설명한 공정에 의하여, 도 4a 및 도 4b에 도시된 것과 같은 반도체 장치가 제조될 수 있다.
도 4a 및 도 4b를 다시 참조하면, 반도체 장치는 메모리 셀로 기능하는 제1 가변 저항 소자(132)가 배치되는 제1 영역(C)과 기준 저항 소자(R)가 배치되는 제2 영역(P)을 포함할 수 있다. 전술한 바와 같이, 제1 영역(C)은 셀 어레이 영역일 수 있고, 제2 영역(P)은 주변회로 영역일 수 있다.
제1 가변 저항 소자(132)는 자신의 하단에 접속된 제1 콘택(122) 및 자신의 상단에 접속된 제4 콘택(142)을 통하여 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 데이터를 저장할 수 있다.
기준 저항 소자(R)는 제1 가변 저항 소자(132)와 반도체 기판(100)에 대해 수직 방향에서 동일한 레벨에 위치하면서 동일한 물질로 형성된 복수의 제2 가변 저항 소자(136), 복수의 제2 가변 저항 소자(136) 각각의 상단에 접속되는 복수의 제6 콘택(146), 제6 콘택(146)의 상단에 접속되어 인접한 제2 가변 저항 소자(136)를 서로 연결시키는 제1 패드(156)를 포함할 수 있다. 나아가, 기준 저항 소자(R)는 제1 패드(156)와 접속되지 않은 제6 콘택(146)의 상단과 접속되어 제2 가변 저항 소자(136)를 외부 배선과 연결시키는 제2 패드(157)를 포함할 수 있다. 여기서, 제1 패드(156)는, 어느 하나의 제2 가변 저항 소자(136)와 접속하는 복수의 제6 콘택(146) 중 일부의 상단 및 어느 하나의 제2 가변 저항 소자(136)와 인접한 제2 가변 저항 소자(136)와 접속하는 복수의 제6 콘택(146) 중 일부의 상단과 접속하여 어느 하나의 제2 가변 저항 소자(136) 및 인접한 제2 가변 저항 소자(136)를 연결시킬 수 있다. 제2 패드(157)는 서로 연결된 복수의 제2 가변 저항 소자(136) 중 양단에 배치되는 제2 가변 저항 소자(136)와 접속하는 복수의 제6 콘택(146) 중 제1 패드(156)와 접속하지 않는 제6 콘택(146)의 상단과 접속하여, 양단에 배치되는 제2 가변 저항 소자(136)를 필요한 외부 배선과 연결시킬 수 있다. 제6 콘택(146)은 제4 콘택(142)과 동일한 레벨에서 동일한 물질로 형성될 수 있다. 제1 및 제2 패드(156, 157)은 비트라인(152) 및 소스라인(154)과 동일한 레벨에서 동일한 물질로 형성될 수 있다.
기타, 제2 영역(P)에는 요구되는 주변회로 소자 예컨대, 주변회로 트랜지스터 등이 더 배치될 수 있다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 다음과 같은 장점이 있다.
우선, 기준 저항 소자(R)를 제1 가변 저항 소자(132)의 형성 공정 및 그 이후의 공정을 이용하여 형성하기 때문에, 기준 저항 소자(R)의 저항을 안정적으로 확보할 수 있다. 활성영역을 이용하여 기준 저항 소자를 형성하던 종래의 경우에는, 제조 프로세스 중에 예컨대, 트랜지스터의 접합 영역에 도핑된 불순물 활성화를 위한 고온의 열처리 과정에서 기준 저항 소자의 저항값이 변동되는 문제가 있었다. 그러나, 본 실시예에 의하면, 기준 저항 소자(R) 형성 공정이 고온 공정이 수반되지 않는 공정들 이후에 존재하므로 기준 저항 소자(R)의 저항값이 변동되는 현상이 억제될 수 있다.
또한, 기준 저항 소자(R)의 원하는 저항값을 획득하는 데에 큰 면적이 필요하지 않으므로, 장치의 집적도를 증가시킬 수 있는 장점이 있다. 종래의 경우에는 활성영역의 면적에 따라 저항값이 제어되므로, 원하는 저항값을 얻기 위해서는 일정한 면적 확보가 반드시 요구되었다. 그러나, 본 실시예에 의하면, 제2 가변 저항 소자(136), 제6 콘택(146), 제1 패드(156) 및 제2 패드(157)의 배열, 개수, 면적 등에 의해 기준 저항 소자(R)의 저항값이 획득되므로 종래보다 레이아웃이나 면적 측면에서 다양한 변형이 가능하다. 특히, 좁은 폭을 가져 상대적으로 저항이 높은 콘택 - 제6 콘택(146) - 을 기준 저항 소자(R)의 일부로 함으로써, 원하는 저항값을 획득하기 위한 면적이 크게 감소할 수 있다. 콘택은 고저항을 가지면서 좁은 면적에 많은 개수가 배치될 수 있기 때문이다.
나아가, 기준 저항 소자(R) 형성을 위한 별도의 공정이 요구되지 않으므로 공정 비용 감소 및 공정 단순화가 가능한 장점이 있다. 기준 저항 소자(R)는 제1 영역(C)의 제1 가변 저항 소자(132), 제4 콘택(142), 비트라인(152) 형성 공정 등에서 함께 형성될 수 있기 때문이다.
한편, 위 반도체 장치를 살펴보면, 제2 영역(P)의 제2 가변 저항 소자(136) 아래에는 제1 층간 절연막(ILD1)만 존재하고 어떠한 소자도 배치되지 않음을 알 수 있다. 제2 가변 저항 소자(136)의 하단은 다른 소자와 접속될 필요가 없기 때문이다. 따라서, 제2 가변 저항 소자(136) 아래의 공간을 활용하여 다양한 주변회로 소자를 배치함으로써, 반도체 장치의 집적도를 더욱 증가시킬 수 있다. 제2 가변 저항 소자(136)와 그 하부의 주변회로 소자는 제2 층간 절연막(ILD1)에 의해 서로 절연되므로, 서로 무관할 수 있다. 이에 대해서는 도 5a 및 도 5b에 예시적으로 도시하였다.
도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 도면으로, 전술한 실시예와의 차이점을 중심으로 설명한다.
도 5a 및 도 5b를 참조하면, 기준 저항 소자(R)가 형성되는 영역과 중첩하는 영역에서 제2 가변 저항 소자(136) 아래에 추가적인 주변회로 소자 예컨대, 주변회로 트랜지스터가 배치될 수 있다.
이 주변회로 트랜지스터는, 제2 활성영역(100B), 제2 활성영역(100B) 상에 배치되는 주변회로 게이트(PG') 및 주변회로 게이트(PG') 양측의 접합 영역을 포함할 수 있다. 이때, 주변회로 게이트(PG') 양측의 접합 영역은 외부 배선과 연결될 수 있으므로, 기준 저항 소자(R)와 중첩하지 않도록 배치될 수 있다. 예컨대, 도시된 바와 같이 제2 가변 저항 소자(136)가 제2 방향으로 배열되는 경우, 주변회로 게이트(PG') 양측의 접합 영역은 제1 방향에서 주변회로 게이트(PG') 양측으로 배열될 수 있다. 이들 접합 영역은 자신의 상부에 배치되는 콘택(129)을 통하여 외부 배선에 연결될 수 있다.
본 실시예에서는 주변회로 트랜지스터를 예시하였으나, 본 발명이 이에 한정되는 것은 아니며, 기준 저항 소자(R)와 중첩하는 영역에서 제2 가변 저항 소자(136) 아래에는 다양한 소자들이 형성될 수 있다.
이상으로 설명한 실시예들에서는 제1 영역(C)이 셀 어레이 영역이고, 제2 영역(P)이 주변회로 영역인 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는, 제1 영역(C) 뿐만 아니라 제2 영역(P)도 셀 어레이 영역일 수 있다. 다시 말하면, 메모리 셀로 기능하는 제1 가변 저항 소자(132)와 제1 가변 저항 소자(132)의 데이터 센싱에 이용되는 기준 저항 소자(R)가 둘다 셀 어레이 영역에 형성될 수도 있다. 이러한 경우, 제1 가변 저항 소자(132)와 기준 저항 소자(R)의 거리가 가깝기 때문에, 데이터 센싱 속도가 증가하는 등 반도체 장치의 동작 특성이 더 향상될 수 있다. 기준 저항 소자(R)가 셀 어레이 영역에 형성되는 경우에도 기준 저항 소자(R) 아래에 빈 공간이 있음은 전술한 도 5a 및 도 5b의 실시예와 마찬가지이므로, 기준 저항 소자(R)와 중첩하는 영역에서 제2 가변 저항 소자(136) 아래에는 다양한 소자들이 추가적으로 배치될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및 상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고, 상기 기준 저항 소자는, 상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자; 상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 센싱 특성이 향상되고 면적 감소 및 공정 단순화가 가능하다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상 및 사이즈 감소가 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및 상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고, 상기 기준 저항 소자는, 상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자; 상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 센싱 특성이 향상되고 면적 감소 및 공정 단순화가 가능하다. 결과적으로, 프로세서(1100)의 동작 특성 향상 및 사이즈 감소가 가능하다.
도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및 상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고, 상기 기준 저항 소자는, 상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자; 상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 센싱 특성이 향상되고 면적 감소 및 공정 단순화가 가능하다. 결과적으로, 시스템(1200)의 동작 특성 향상 및 사이즈 감소가 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및 상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고, 상기 기준 저항 소자는, 상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자; 상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 센싱 특성이 향상되고 면적 감소 및 공정 단순화가 가능하다. 결과적으로, 시스템(1200)의 동작 특성 향상 및 사이즈 감소가 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및 상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고, 상기 기준 저항 소자는, 상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자; 상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 센싱 특성이 향상되고 면적 감소 및 공정 단순화가 가능하다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상 및 사이즈 감소가 가능하다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및 상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고, 상기 기준 저항 소자는, 상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자; 상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 센싱 특성이 향상되고 면적 감소 및 공정 단순화가 가능하다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상 및 사이즈 감소가 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및 상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고, 상기 기준 저항 소자는, 상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자; 상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 센싱 특성이 향상되고 면적 감소 및 공정 단순화가 가능하다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상 및 사이즈 감소가 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 105: 소자 분리막
132: 제1 가변 저항 소자 136: 제2 가변 저항 소자
146: 제6 콘택 156: 제1 패드
157: 제2 패드

Claims (20)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    데이터 저장을 위한 제1 가변 저항 소자가 배치되는 제1 영역; 및
    상기 제1 가변 저항 소자의 데이터 센싱에 이용되는 기준 저항 소자가 배치되는 제2 영역을 포함하고,
    상기 기준 저항 소자는,
    상기 제1 가변 저항 소자와 동일한 레벨에 위치하고 동일한 물질로 형성되는 복수의 제2 가변 저항 소자;
    상기 복수의 제2 가변 저항 소자 각각과 접속하는 복수의 콘택; 및
    어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 기준 저항 소자는,
    서로 연결된 상기 복수의 제2 가변 저항 소자 중 양단에 배치되는 제2 가변 저항 소자와 접속하면서 상기 제1 패드와 접속하지 않는 콘택과 접속하고, 외부 배선과 연결되는 제2 패드를 더 포함하는
    전자 장치.
  3. 제1 항에 있어서,
    상기 제1 영역은, 상기 제1 가변 저항 소자의 하단과 접속하는 하부 콘택, 상기 제1 가변 저항 소자의 상단과 접속하는 상부 콘택, 및 상기 상부 콘택의 상단과 접속하는 배선을 더 포함하고,
    상기 복수의 콘택은, 상기 상부 콘택과 동일한 레벨에 위치하고 동일한 물질로 형성되고,
    상기 제1 패드는, 상기 배선과 동일한 레벨에 위치하고 동일한 물질로 형성되는
    전자 장치.
  4. 제1 항에 있어서,
    상기 제1 및 제2 가변 저항 소자는, 제1 강자성층, 제2 강자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는
    전자 장치.
  5. 제1 항에 있어서,
    상기 제1 영역은,
    상기 제1 및 제2 가변 저항 소자보다 아래 레벨에 위치하면서 상기 제1 가변 저항 소자의 일단과 연결되는 스위칭 소자를 더 포함하는
    전자 장치.
  6. 제1 항에 있어서,
    상기 제2 영역은,
    상기 제2 가변 저항 소자보다 아래 레벨에 위치하면서 상기 기준 저항 소자가 형성되는 영역과 중첩하는 소자를 더 포함하는
    전자 장치.
  7. 제6 항에 있어서,
    상기 제2 가변 저항 소자와 상기 소자는 서로 절연되는
    전자 장치.
  8. 제1 항에 있어서,
    상기 제1 영역은, 셀 어레이 영역이고,
    상기 제2 영역은, 주변회로 영역인
    전자 장치.
  9. 제1 항에 있어서,
    상기 제1 및 제2 영역은, 셀 어레이 영역인
    전자 장치.
  10. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  11. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  15. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    제1 영역 및 제2 영역이 정의된 기판을 제공하는 단계;
    상기 기판 상의 상기 제1 영역 및 상기 제2 영역 각각에 제1 및 제2 가변 저항 소자를 형성하는 단계;
    상기 제2 가변 저항 소자 상에 상기 제2 가변 저항 소자 각각과 접속하는 복수의 콘택을 형성하는 단계; 및
    상기 콘택 상에, 어느 하나의 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부, 및 상기 어느 하나의 제2 가변 저항 소자와 인접한 제2 가변 저항 소자와 접속하는 상기 콘택 중 일부와 접속하여, 상기 어느 하나의 제2 가변 저항 소자 및 상기 인접한 제2 가변 저항 소자를 서로 연결시키는 제1 패드를 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 콘택 상에, 서로 연결된 상기 복수의 제2 가변 저항 소자 중 양단에 배치되는 제2 가변 저항 소자와 접속하면서 상기 제1 패드와 접속하지 않는 콘택과 접속하고, 외부 배선과 연결되는 제2 패드를 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  17. 제15 항에 있어서,
    상기 제1 영역에 상기 제1 가변 저항 소자의 하단과 접속하는 하부 콘택, 상기 제1 가변 저항 소자의 상단과 접속하는 상부 콘택, 및 상기 상부 콘택의 상단과 접속하는 배선을 형성하는 단계를 더 포함하고,
    상기 콘택 형성 단계는, 상기 상부 콘택 형성 단계와 동시에 수행되고,
    상기 제1 패드 형성 단계는, 상기 배선 형성 단계와 동시에 수행되는
    전자 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 제1 및 제2 가변 저항 소자 형성 단계는,
    상기 기판 상에 제1 강자성층, 터널 베리어층 및 제2 강자성층을 형성하는 단계; 및
    상기 제1 강자성층, 상기 터널 베리어층 및 상기 제2 강자성층을 패터닝하는 단계를 포함하는
    전자 장치의 제조 방법.
  19. 제15 항에 있어서,
    상기 제1 영역에 상기 제1 가변 저항 소자보다 아래 레벨에 위치하면서 상기 제1 가변 저항 소자의 일단과 연결되는 스위칭 소자를 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  20. 제15 항에 있어서,
    상기 제2 영역에 상기 제2 가변 저항 소자보다 아래에 위치하면서 상기 제2 가변 저항 소자가 배열되는 영역과 중첩하는 소자를 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
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