+

KR20140108918A - 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 Download PDF

Info

Publication number
KR20140108918A
KR20140108918A KR1020130022810A KR20130022810A KR20140108918A KR 20140108918 A KR20140108918 A KR 20140108918A KR 1020130022810 A KR1020130022810 A KR 1020130022810A KR 20130022810 A KR20130022810 A KR 20130022810A KR 20140108918 A KR20140108918 A KR 20140108918A
Authority
KR
South Korea
Prior art keywords
layer
memory
variable resistive
semiconductor device
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020130022810A
Other languages
English (en)
Other versions
KR102043727B1 (ko
Inventor
송석표
김세동
서홍주
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130022810A priority Critical patent/KR102043727B1/ko
Priority to US14/060,607 priority patent/US9223519B2/en
Publication of KR20140108918A publication Critical patent/KR20140108918A/ko
Priority to US14/981,706 priority patent/US9941464B2/en
Priority to US15/946,273 priority patent/US10211391B2/en
Application granted granted Critical
Publication of KR102043727B1 publication Critical patent/KR102043727B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/40—Devices controlled by magnetic fields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Materials of the active region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2024—Rewritable memory not requiring erasing, e.g. resistive or ferroelectric RAM
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/22—Employing cache memory using specific memory technology
    • G06F2212/222—Non-volatile memory
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함한다.

Description

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME, AND MICRO PROCESSOR, PROCESSOR, SYSTEM, DATA STORAGE SYSTEM AND MEMORY SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명이 해결하려는 과제는, 가변 저항 소자의 패터닝이 용이하고 그 특성을 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 자기 자유층, 터널 베리어층 및 자기 고정층을 형성하는 단계; 상기 자기 고정층, 상기 터널 베리어층 및 상기 자기 자유층을 선택적으로 식각하여 가변 저항 소자를 형성하는 단계; 및 상기 가변 저항 소자 상에 상기 자기 고정층과 분리되고 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 세스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함한다.
상술한 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 패터닝이 용이하고 그 특성을 확보할 수 있다.
도 1은 비교예의 반도체 장치를 나타내는 단면도이다.
도 2 내지 도 5b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도 및 평면도이다.
도 6a 및 도 6b는 본 발명의 다른 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들을 설명하기에 앞서, 본 발명의 실시예들과의 비교를 위하여 도 1의 반도체 장치를 설명하기로 한다.
도 1은 비교예의 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 비교예의 반도체 장치는 제1 콘택(10)과 제2 콘택(19) 사이에 개재된 가변 저항 소자(ME)를 포함한다.
제1 콘택(10)은 기판(미도시됨)에 형성된 소정 소자 예컨대, 스위칭 소자(미도시됨)의 일단과 연결될 수 있고, 이 스위칭 소자의 타단은 예컨대, 소스라인(미도시됨)과 연결될 수 있다. 또한, 제2 콘택(19)은 예컨대, 비트라인(20)과 연결될 수 있다.
가변 저항 소자(ME)는 변경 가능한 자화 방향을 갖는 자기 자유층(12), 터널 베리어층(13) 및 고정된 자화 방향을 갖는 자기 고정층(14)이 순차적으로 적층된 MTJ 구조물을 포함할 수 있다. 이러한 MTJ 구조물에서는 제1 및 제2 콘택(10, 19)을 통하여 공급되는 전류에 따라 자기저항이 변화하여 데이터를 저장할 수 있다. 예컨대, 자기 자유층(12)의 자화 방향이 자기 고정층(14)의 자화 방향과 평행한 경우 저저항 상태일 수 있고, 자기 자유층(12)의 자화 방향이 자기 고정층(14)의 자화 방향과 반대인 경우 고저항 상태일 수 있다.
나아가, 가변 저항 소자(ME)는 MTJ 구조물 외에도 자기 자유층(12) 하부에 위치하여 소정 역할 예컨대, 자기 자유층(12)의 결정도를 제어하는 역할 등을 수행하는 하부층(11), 가변 저항 소자(ME)의 최상부에 위치하여 가변 저항 소자(ME) 패터닝을 위한 하드마스크 역할을 수행하는 상부층(18), 및 자기 고정층(14)과 상부층(18) 사이에 배치되고 자기 고정층(14)의 자화 방향과 반대의 자화 방향을 가짐으로써 자기장의 편향을 방지하는 자기 보정층(16)을 더 포함할 수 있다. 자기 보정층(16)의 상하부에는 자기적인 절연을 위한 제1 및 제2 자기 절연층(15, 17)이 위치할 수 있다. 여기서, 자기 보정층(16)의 역할에 대해 보다 구체적으로 설명하면 아래와 같다.
만약 자기 보정층(16)이 존재하지 않는다면, 자기 고정층(14)에서 발생하는 자기장이 자기 자유층(12)에 영향을 주어 자기장이 편향되는 현상이 발생하고, 그에 따라 반도체 장치 동작시 자기장이 없는 경우를 기준으로 비대칭적인 스위칭 특성이 발생하는 문제가 있다. 그러나, 비교예의 반도체 장치와 같이 자기 고정층(14)의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층(16)이 이용되는 경우, 자기 고정층(14)이 자기 자유층(12)에 끼치는 자기장의 영향을 상쇄할 수 있다.
그런데, 집적도 증가를 위하여 비교예의 반도체 장치에서 가변 저항 소자(ME)의 평면 크기를 감소시킬수록 자기 고정층(14)의 자기장이 자기 자유층(12)에 영향을 미치는 정도가 심화되어 자기장 편향 정도가 증가하므로, 이를 막기 위해서는 자기 보정층(16)의 두께를 증가시켜야 한다. 그러나, 상부층(18)을 이용하여 식각할 수 있는 두께에는 한계가 있으므로, 자기 보정층(16)이 두꺼워질수록 가변 저항 소자(ME)의 패터닝이 어려워지는 문제가 있다.
즉, 비교예의 반도체 장치에서는 자기 보정층(16)의 두께를 증가시키면 가변 저항 소자(ME)의 패터닝이 어려운 문제가 있고, 반대로 자기 보정층(16)의 두께를 감소시키면 원하는 특성을 갖는 반도체 장치를 확보하기 어려운 문제가 있다. 이하에서 설명하는 본 발명의 실시예들에 의하면 이들 두 가지 문제를 동시에 해결할 수 있다.
도 2 내지 도 5b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도 및 평면도이다. 구체적으로, 도 5a 및 도 5b는 장치를 나타내는 단면도 및 평면도이고, 도 2 내지 도 4는 도 5a 및 도 5b의 장치를 제조하기 위한 중간 공정 단계를 나타내는 단면도이다. 설명의 편의를 위하여 도 5b의 평면도에는 도 5a의 가변 저항 소자 및 자기 보정층만을 간략히 나타내었다.
도 2를 참조하면, 요구되는 소정 구조물 예컨대, 트랜지스터와 같은 스위칭 소자 등이 형성되어 있는 기판(미도시됨) 상에 제1 층간 절연막(ILD1) 및 제1 층간 절연막(ILD1)을 관통하여 기판의 일부 예컨대, 스위칭 소자의 일단과 연결되는 제1 콘택(100)을 형성한다. 도시하지는 않았지만 스위칭 소자의 타단은 소스라인과 전기적으로 연결될 수 있다. 여기서, 제1 층간 절연막(ILD1)은 실리콘 산화물 등 다양한 절연 물질을 포함할 수 있고, 제1 콘택(100)은 도전 물질로서 예컨대, 텅스텐 등의 금속 또는 티타늄 질화물 등의 금속 질화물을 포함할 수 있다.
이어서, 제1 층간 절연막(ILD1) 및 제1 콘택(100) 상에 가변 저항 소자 형성을 위하여 하부층(110), 자기 자유층(120), 터널 베리어층(130), 자기 고정층(140), 자기 절연층(150) 및 상부층(180)을 순차적으로 형성할 수 있다.
하부층(110)은 제1 콘택(100)과 전기적으로 연결되면서 가변 저항 소자에 요구되는 역할 예컨대, 자신의 상부에 위치하는 자성층의 결정도를 제어하는 역할을 수행할 수 있다. 이러한 하부층(110)은 예컨대, Ti, Hf, Zr, Mn, Cr, Zn, Mg, Al, W, Ta 등과 같은 금속, 이 금속의 질화물, 또는 이 금속의 산화물을 포함하는 단일막 또는 다중막일 수 있으나, 본 발명이 이러한 예시에 한정되는 것은 아니며, 다양한 도전 물질을 포함할 수 있다.
자기 자유층(120)은 자화 방향이 변경될 수 있는 층으로서, 강자성(ferromagnetic) 물질 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Co-Fe 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있고, 붕소(B)와 같은 불순물을 더 포함할 수 있으나, 본 발명이 이 예시에 한정되는 것은 아니다.
자기 고정층(140)은 자화 방향이 고정된 층으로서, Co 금속, Fe 금속, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Co-Fe 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있고, 붕소(B)와 같은 불순물을 더 포함할 수 있다. 나아가, 자기 고정층(140)이 2 이상의 강자성 물질막을 포함하는 다중막인 경우 강자성 물질막 사이에는 백금(Pt), 팔라듐(Pd) 등과 같은 귀금속막이 개재될 수 있다. 예컨대, 자기 고정층(140)은 강자성 물질막/귀금속막/강자성 물질막의 적층 구조를 가질 수 있다. 그러나, 본 발명이 이 예시들에 한정되는 것은 아니다.
터널 베리어층(130)은 전자의 터널링이 가능하여 자기 자유층(120)의 자화 방향 변화를 가능하게 하는 층으로서, 예컨대, Al2O3, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막일 수 있으나, 본 발명이 이 예시에 한정되는 것은 아니다.
자기 절연층(150)은 자기 고정층(140)의 상부에 배치되어 자기적인 절연을 제공하는 역할을 수행할 수 있고, 금속 등의 도전 물질을 포함할 수 있다.
상부층(180)은 후술하는 제2 콘택과 전기적으로 연결되면서 자신의 하부에 배치되는 층들 즉, 하부층(110)에서 자기 절연층(150)까지의 층들을 식각하는 공정에서 식각 베리어로서의 역할을 수행할 수 있다. 상부층(180)은 도전성 물질로서 예컨대, 금속, 금속 산화물 또는 금속 질화물을 포함하는 단일막 또는 다중막일 수 있다.
도 3을 참조하면, 상부층(180) 상에 가변 저항 소자 패터닝을 위한 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각 베리어로 상부층(180)을 식각하여 상부층 패턴(180A)을 형성한다.
이어서, 상부층 패턴(180A)을 식각 베리어로 자기 절연층(150), 자기 고정층(140), 터널 베리어층(130), 자기 자유층(120) 및 하부층(110)을 식각함으로써, 하부층 패턴(110A), 자기 자유층 패턴(120A), 터널 베리어층 패턴(130A), 자기 고정층 패턴(140A), 자기 절연층 패턴(150A) 및 상부층 패턴(180A)이 적층된 가변 저항 소자(ME)를 형성한다. 각 가변 저항 소자(ME)는 제1 콘택(100) 각각과 연결되도록 형성된다.
도 4를 참조하면, 도 3의 공정 결과물을 덮는 제2 층간 절연막(ILD2)을 형성한다.
이어서, 제2 층간 절연막(ILD2)을 선택적으로 식각하여 가변 저항 소자(ME)의 상면을 노출시키는 콘택홀을 형성한 후, 콘택홀을 도전 물질로 매립함으로써 가변 저항 소자(ME) 각각과 연결되는 제2 콘택(190)을 형성한다.
이어서, 제2 층간 절연막(ILD2) 상에 제2 콘택(190)과 접하면서 일 방향으로 연장하는 비트라인(200)을 형성한다.
도 5a 및 도 5b를 참조하면, 비트라인(200) 상에 제3 층간 절연막(ILD3)를 개재하여 비트라인(200)과 이격 절연되면서, 가변 저항 소자(ME)와 중첩하는 자기 보정층(160)을 형성한다. 자기 보정층(160)은 자기 고정층 패턴(140A)과 반대의 자화 방향을 가짐으로써 자기 고정층 패턴(140A)이 자기 자유층 패턴(120A)에 끼치는 자기장의 영향을 상쇄하는 역할을 수행할 수 있으며, 강자성(ferromagnetic) 물질 예컨대, Co 금속, Fe 금속, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있다. 나아가, 자기 보정층(160)이 2 이상의 강자성 물질막을 포함하는 다중막인 경우 강자성 물질막 사이에는 백금(Pt), 팔라듐(Pd) 등과 같은 귀금속막이 개재될 수 있다. 예컨대, 자기 보정층(160)은 강자성 물질막/귀금속막/강자성 물질막의 적층 구조를 가질 수 있다.
이러한 자기 보정층(160)은, 도 4의 공정 결과물 상에 제3 층간 절연막(ILD3) 및 자기 보정층(160) 형성을 위한 물질막을 형성한 후, 이 물질막을 선택적으로 식각함으로써 형성될 수 있다. 자기 보정층(160) 형성 후에는, 자기 보정층(160)을 덮는 절연 물질이 형성된 후 평탄화 공정 등이 수행되어 자기 보정층(160) 사이의 공간을 매립하는 제4 층간 절연막(ILD4)이 형성될 수 있다.
또는, 자기 보정층(160)은 도 4의 공정 결과물 상에 제3 및 제4 층간 절연막(ILD3, ILD4)을 형성하고 이를 선택적으로 식각하여 자기 보정층(160)이 형성될 공간을 형성한 후, 이 공간에 자기 보정층(160) 형성을 위한 물질막을 매립함으로써 형성될 수도 있다. 여기서, 제3 및 제4 층간 절연막(ILD3, ILD4)은 동일 물질로 이루어지는 단일막일 수 있다. 제3 및 제4 층간 절연막(ILD3, ILD4)의 식각시 자기 보정층(160) 하부에 제3 및 제4 층간 절연막(ILD3, ILD4) 중 적어도 일부가 잔류하도록 식각 깊이가 제어될 수 있다.
이상으로 설명한 공정들에 의해 도 5a 및 도 5b와 같은 장치가 제조될 수 있다.
도 5a 및 도 5b를 다시 참조하면, 제1 콘택(100)과 제2 콘택(190) 사이에는 가변 저항 소자(ME)가 개재된다. 여기서, 가변 저항 소자(ME)는 적어도 자기 자유층 패턴(120A), 터널 베리어층 패턴(130A) 및 자기 고정층 패턴(140A)이 순차적으로 적층된 MTJ 구조물을 포함할 수 있다. 나아가, 가변 저항 소자(ME)는 MTJ 구조물 하부의 하부층 패턴(110A), MTJ 구조물 상부의 상부층 패턴(180A), 또는 상부층 패턴(180A)과 MTJ 구조물 사이에 개재되는 자기 절연층 패턴(150A) 등을 더 포함할 수 있다. 그러나, 본 실시예의 가변 저항 소자(ME)는 비교예와 달리 자기 보정층(160)을 포함하지 않는다.
자기 보정층(160)은 두 개의 자성층 즉, 자기 자유층 패턴(120A) 및 자기 고정층 패턴(140A) 중 자기 고정층 패턴(140A)과 인접하여 배치되면서, 자기 고정층 패턴(140A)과 공간적 및 전기적으로 분리되어 형성된다. 본 실시예에서 자기 보정층(160)은 비트라인(200)을 덮는 제3 층간 절연막(ILD3) 상에 배치될 수 있다.
이러한 자기 보정층(160)과 가변 저항 소자(ME)는 평면상 일대일 대응할 수 있다. 다시 말하면, 자기 보정층(160) 각각은 가변 저항 소자(ME) 각각과 중첩할 수 있다. 여기서, 평면이라 함은 기판과 평행한 면 및 각 층의 표면과 평행한 면을 의미한다. 도 5b에서는 자기 보정층(160)의 평면 방향 크기가 가변 저항 소자(ME)의 평면 방향 크기보다 작은 것처럼 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 자기 보정층(160)의 평면 방향 크기는 가변 저항 소자(ME)의 평면 방향 크기 이하일 수도 있다.
본 실시예의 자기 자유층(120A), 자기 고정층(140A) 및 자기 보정층(160)은 평면 방향에 대해 수직인 자화 방향을 가질 수 있다. 즉, 자기 자유층(120A)의 자화 방향은 위를 향하는 방향 또는 아래를 향하는 방향 중 어느 하나일 수 있고, 자기 고정층(140A)의 자화 방향이 예컨대 위를 향하는 방향이면 자기 보정층(160)의 자화 방향은 아래를 향하는 방향일 수 있다. 자기 자유층(120A), 자기 고정층(140A) 및 자기 보정층(160)의 자화 방향은 해당 층 내에 화살표로 예시적으로 표기하였다. 이러한 경우, 자기 보정층(160)의 종횡비가 클수록 자기 보정층(160)이 수직 자화 방향을 갖는 것이 유리하므로, 자기 보정층(160)의 평면 방향의 폭(W)보다 적층 방향의 폭(H)이 더 클 수 있다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 다음과 같은 효과가 있다.
우선, 가변 저항 소자(ME)와 자기 보정층(160)을 분리하여 형성하기 때문에, 가변 저항 소자(ME)의 총 두께가 감소하여 패터닝이 용이하다.
게다가, 자기 보정층(160)을 비트라인(200) 상부에 형성하기 때문에, 자기 보정층(160)의 두께를 원하는 만큼 증가시킬 수 있다. 따라서, 가변 저항 소자(ME)의 평면 크기가 감소하더라도 자기 보정층(160)의 두께를 증가시킴으로써 원하는 특성을 갖는 반도체 장치를 확보할 수 있다.
한편, 위에서 설명한 실시예에서는 자기 보정층(160)과 가변 저항 소자(ME)가 일대일 대응하는 경우에 대해 나타내었으나, 본 발명이 이에 한정되는 것은 아니다. 자기 보정층과 가변 저항 소자(ME)는 일대 다로 대응할 수도 있으며, 이에 대해서는 도 6a 및 도 6b에 예시적으로 나타내었다.
도 6a 및 도 6b는 본 발명의 다른 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 6a를 참조하면, 자기 보정층(160')은 전체 가변 저항 소자(ME) 중 둘 이상의 가변 저항 소자(ME)와 중첩할 수도 있다. 본 실시예에서는, 자기 보정층(160')이 평면상 바 형상을 가지는 것으로 도시하였으나, 둘 이상의 가변 저항 소자(ME)와 중첩하기만 하면 다양한 형상을 가질 수도 있다.
도 6b를 참조하면, 자기 보정층(160")은 전체 가변 저항 소자(ME)와 중첩하는 평판 형상을 가질 수도 있다. 이러한 경우 자기 보정층(160")의 패터닝이 요구되지 않을 수 있다.
도 7은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 7에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함할 수 있다. 이를 통해, 기억부(1010)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 결과적으로 마이크로프로세서(1000)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 8에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1430)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함할 수 있다. 이를 통해, 캐시 메모리부(1120)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 결과적으로 프로세서(1100) 의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 9에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치는 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 결과적으로 시스템(1200)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치는 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 결과적으로 시스템(1200) 의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 10에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함할 수 있다. 이를 통해, 저장 장치(1310) 또는 임시 저장 장치(1340)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 결과적으로 데이터 저장 시스템(1300)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 11에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함할 수 있다. 이를 통해, 메모리(1410)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 결과적으로 메모리 시스템(1400) 의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 결과적으로 메모리 시스템(1400) 의 제조 공정이 용이해지고 신뢰성이 향상될 수 있다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 제1 콘택 110A: 하부층 패턴
120A: 자기 자유층 패턴 130A: 터널 베리어층 패턴
140A: 자기 고정층 패턴 150A; 자기 절연층 패턴
160; 자기 보정층 180A: 상부층 패턴
190: 제2 콘택 200: 비트라인

Claims (18)

  1. 자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및
    상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 가변 저항 소자 상에 상기 가변 저항 소자와 전기적으로 연결되는 도전 배선을 더 포함하고,
    상기 자기 보정층은, 상기 도전 배선 상에 상기 도전 배선과 분리되도록 배치되는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 자기 고정층, 상기 자기 보정층 및 상기 자기 자유층의 자화 방향은 층 표면에 대해 수직인
    반도체 장치.
  4. 제1 항에 있어서,
    상기 자기 보정층은, 층 표면과 평행한 방향의 폭이 층 표면과 수직한 방향의 폭보다 작은
    반도체 장치.
  5. 제1 항에 있어서,
    상기 가변 저항 소자는, 복수개이고,
    상기 자기 보정층은, 복수개이고,
    하나의 상기 자기 보정층은, 대응하는 하나의 상기 가변 저항 소자와 중첩하는
    반도체 장치.
  6. 제1 항에 있어서,
    상기 가변 저항 소자는, 복수개이고,
    하나의 상기 자기 보정층은, 둘 이상의 상기 가변 저항 소자와 중첩하는
    반도체 장치.
  7. 제1 항에 있어서,
    상기 자기 보정층은, 순차적으로 적층된 제1 강자성 물질막, 귀금속막 및 제2 강자성 물질막을 포함하는
    반도체 장치.
  8. 제1 항에 있어서,
    상기 가변 저항 소자와 상기 자기 보정층 사이에는 절연막이 개재되는
    반도체 장치.
  9. 제2 항에 있어서,
    상기 도전 배선과 상기 자기 보정층 사이에는 절연막이 개재되는
    반도체 장치.
  10. 기판 상에 자기 자유층, 터널 베리어층 및 자기 고정층을 형성하는 단계;
    상기 자기 고정층, 상기 터널 베리어층 및 상기 자기 자유층을 선택적으로 식각하여 가변 저항 소자를 형성하는 단계; 및
    상기 가변 저항 소자 상에 상기 자기 고정층과 분리되고 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 가변 저항 소자 상에 상기 가변 저항 소자와 전기적으로 연결되는 도전 배선을 형성하는 단계를 더 포함하고,
    상기 자기 보정층은, 상기 도전 배선 상에서 상기 도전 배선과 분리되도록 형성되는
    반도체 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 자기 보정층 형성 단계는,
    상기 가변 저항 소자 상에 절연막을 형성하는 단계;
    상기 절연막 상에 상기 자기 보정층 형성을 위한 물질막을 형성하는 단계; 및
    상기 물질막을 선택적으로 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  13. 제10 항에 있어서,
    상기 자기 보정층 형성 단계는,
    상기 가변 저항 소자 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하되 상기 자기 보정층 하부에서 상기 절연막의 일부가 잔류하는 깊이로 식각을 수행하여, 상기 자기 보정층이 형성될 공간을 제공하는 단계; 및
    상기 공간 내에 상기 자기 보정층 형성을 위한 물질막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  14. 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
    상기 기억부는,
    자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함하는
    마이크로프로세서.
  15. 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 캐시 메모리부는,
    자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함하는
    프로세서.
  16. 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
    자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함하는
    시스템.
  17. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
    자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함하는
    데이터 저장 시스템.
  18. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
    자기 자유층, 터널 베리어층 및 자기 고정층을 포함하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 상기 가변 저항 소자와 분리되도록 배치되고, 상기 자기 고정층의 자화 방향과 반대의 자화 방향을 갖는 자기 보정층을 포함하는
    메모리 시스템.
KR1020130022810A 2013-03-04 2013-03-04 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 Expired - Fee Related KR102043727B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130022810A KR102043727B1 (ko) 2013-03-04 2013-03-04 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US14/060,607 US9223519B2 (en) 2013-03-04 2013-10-22 Electronic devices having semiconductor magnetic memory units
US14/981,706 US9941464B2 (en) 2013-03-04 2015-12-28 Electronic devices having semiconductor magnetic memory units
US15/946,273 US10211391B2 (en) 2013-03-04 2018-04-05 Electronic devices having semiconductor magnetic memory units

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130022810A KR102043727B1 (ko) 2013-03-04 2013-03-04 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20140108918A true KR20140108918A (ko) 2014-09-15
KR102043727B1 KR102043727B1 (ko) 2019-12-02

Family

ID=51421602

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130022810A Expired - Fee Related KR102043727B1 (ko) 2013-03-04 2013-03-04 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템

Country Status (2)

Country Link
US (3) US9223519B2 (ko)
KR (1) KR102043727B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508921B2 (en) 2013-08-16 2016-11-29 SK Hynix Inc. Electronic device and method for fabricating the same
KR20170074269A (ko) * 2015-12-21 2017-06-30 에스케이하이닉스 주식회사 전자 장치
KR20170086863A (ko) * 2016-01-19 2017-07-27 에스케이하이닉스 주식회사 전자 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102067151B1 (ko) * 2013-07-25 2020-01-17 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102149195B1 (ko) * 2014-03-04 2020-08-28 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102212556B1 (ko) * 2014-10-08 2021-02-08 삼성전자주식회사 반도체 장치
KR20170012792A (ko) * 2015-07-24 2017-02-03 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10650621B1 (en) 2016-09-13 2020-05-12 Iocurrents, Inc. Interfacing with a vehicular controller area network
US10734443B2 (en) * 2018-08-27 2020-08-04 Allegro Microsystems, Llc Dual manetoresistance element with two directions of response to external magnetic fields
KR20230093928A (ko) * 2021-12-20 2023-06-27 에스케이하이닉스 주식회사 전자 장치
US11719771B1 (en) 2022-06-02 2023-08-08 Allegro Microsystems, Llc Magnetoresistive sensor having seed layer hysteresis suppression
US20230397501A1 (en) * 2022-06-02 2023-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and formation method thereof
US12320870B2 (en) 2022-07-19 2025-06-03 Allegro Microsystems, Llc Controlling out-of-plane anisotropy in an MR sensor with free layer dusting
US12347595B2 (en) 2023-06-13 2025-07-01 Allegro Microsystems, Llc Magnetoresistance element including a skyrmion layer and a vortex layer that are magnetically coupled to each other

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100085824A1 (en) * 2008-10-08 2010-04-08 Elpida Memory,Inc. Semiconductor device having delay control circuit
US20110140217A1 (en) * 2004-02-26 2011-06-16 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
US20120069642A1 (en) * 2010-09-21 2012-03-22 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic random access memory
KR20120086363A (ko) * 2009-12-25 2012-08-02 후지쯔 가부시끼가이샤 연산 처리 장치
US20120246353A1 (en) * 2011-03-24 2012-09-27 Kil-Yeon Lim Audio device and method of operating the same
US20130015915A1 (en) * 2011-07-14 2013-01-17 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211874B2 (en) 2004-04-06 2007-05-01 Headway Technologies, Inc. Magnetic random access memory array with free layer locking mechanism
KR100660539B1 (ko) 2004-07-29 2006-12-22 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
US8004800B2 (en) * 2007-12-18 2011-08-23 Hitachi Global Storage Technologies Netherlands B.V. Magnetoresistive sensor with nitrogenated hard bias layer for improved coercivity
KR101884201B1 (ko) * 2011-06-07 2018-08-01 삼성전자주식회사 자성 패턴 형성 방법 및 이를 이용한 자기 메모리 소자의 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110140217A1 (en) * 2004-02-26 2011-06-16 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
US20100085824A1 (en) * 2008-10-08 2010-04-08 Elpida Memory,Inc. Semiconductor device having delay control circuit
KR20120086363A (ko) * 2009-12-25 2012-08-02 후지쯔 가부시끼가이샤 연산 처리 장치
US20120069642A1 (en) * 2010-09-21 2012-03-22 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic random access memory
US20120246353A1 (en) * 2011-03-24 2012-09-27 Kil-Yeon Lim Audio device and method of operating the same
US20130015915A1 (en) * 2011-07-14 2013-01-17 Kabushiki Kaisha Toshiba Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508921B2 (en) 2013-08-16 2016-11-29 SK Hynix Inc. Electronic device and method for fabricating the same
KR20170074269A (ko) * 2015-12-21 2017-06-30 에스케이하이닉스 주식회사 전자 장치
KR20170086863A (ko) * 2016-01-19 2017-07-27 에스케이하이닉스 주식회사 전자 장치

Also Published As

Publication number Publication date
US20140250244A1 (en) 2014-09-04
US9223519B2 (en) 2015-12-29
US20180226568A1 (en) 2018-08-09
US20160118575A1 (en) 2016-04-28
KR102043727B1 (ko) 2019-12-02
US9941464B2 (en) 2018-04-10
US10211391B2 (en) 2019-02-19

Similar Documents

Publication Publication Date Title
KR102043727B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102423433B1 (ko) 전자 장치
US9859490B2 (en) Electronic device including a semiconductor memory having multi-layered structural free layer
KR20160073782A (ko) 전자 장치 및 그 제조 방법
KR20160022046A (ko) 전자 장치
KR20160122916A (ko) 전자 장치 및 그 제조 방법
KR20160019253A (ko) 전자 장치
KR20160006485A (ko) 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법
KR20160004744A (ko) 반도체 메모리를 포함하는 전자 장치
KR20160073859A (ko) 전자 장치 및 그 제조 방법
US10305028B2 (en) Electronic device including an under layer and a perpendicular magnetic anisotropy increasing layer having a different crystal structure from the under layer
KR20180086351A (ko) 전자 장치 및 그 제조 방법
KR20190027582A (ko) 전자 장치 및 그 제조 방법
KR20170047683A (ko) 전자 장치 및 그 제조 방법
KR20170080801A (ko) 전자 장치 및 그 제조 방법
KR20170034961A (ko) 전자 장치 및 그 제조 방법
KR20180095147A (ko) 전자 장치 및 그 제조 방법
KR20170090346A (ko) 전자 장치 및 그 제조 방법
KR102149195B1 (ko) 전자 장치 및 그 제조 방법
KR102679942B1 (ko) 전자 장치 및 그 제조 방법
US9865320B2 (en) Electronic device
KR102515479B1 (ko) 전자 장치
KR20170064054A (ko) 전자 장치 및 그 제조 방법
KR20140109653A (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20180016874A (ko) 전자 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

X091 Application refused [patent]
AMND Amendment
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PX0901 Re-examination

St.27 status event code: A-2-3-E10-E12-rex-PX0901

PX0701 Decision of registration after re-examination

St.27 status event code: A-3-4-F10-F13-rex-PX0701

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20231107

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20231107

点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载