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WO1999030327A1 - Dispositif a memoire a semiconducteur, dispositif a semiconducteur et appareil electronique dans lequel il est utilise - Google Patents

Dispositif a memoire a semiconducteur, dispositif a semiconducteur et appareil electronique dans lequel il est utilise Download PDF

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WO1999030327A1
WO1999030327A1 PCT/JP1998/005585 JP9805585W WO9930327A1 WO 1999030327 A1 WO1999030327 A1 WO 1999030327A1 JP 9805585 W JP9805585 W JP 9805585W WO 9930327 A1 WO9930327 A1 WO 9930327A1
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WO
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redundant
circuit
address
program
signal
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PCT/JP1998/005585
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Inventor
Yasuhiko Tomohiro
Original Assignee
Seiko Epson Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Seiko Epson Corporation filed Critical Seiko Epson Corporation
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions

Definitions

  • the present invention relates to a semiconductor memory device, a semiconductor device, and an electronic apparatus using the same, and more particularly to an improvement in a redundant circuit of the semiconductor memory device.
  • Redundant circuits used in many semiconductor memory devices are technologies that can relieve memory cell failures that occur during the manufacturing process, and have a significant effect on yield improvement. Such a technique is described, for example, on pages after Nikkei Electronics, December 30, 1985, p. 124.
  • FIG. 7 shows a redundant circuit in a conventional semiconductor memory device reduced to four internal addresses (two external addresses) for convenience of explanation.
  • the redundant decoder 300 has four redundant address decoders 301, 302, 303, and 304 each having one input as the internal address signal Ai, Aib, Ai + 1, Ai + lb. , Ai + lb are complementary signals of the internal address signals Ai and Ai + 1, respectively.
  • the other inputs to the redundant address decoders 301-304 are the outputs from the address program circuits RAP (i), RAP (ib), RAP (i + l), RAP (i + lb) respectively.
  • the redundant address decoders 301 to 304 program the selection of the internal address signals Ai, Aib, Ai + 1, Ai + 1b based on these inputs.
  • the redundant use signal R—E / D signal is active at the low level and inactive at the high level.
  • the output of the NAND gate 305 to which the outputs of the redundant address decoders 301 and 302 are input, is an inverted signal of the output of the redundant address decoder 301, that is, the internal address signal Aib.
  • a low level is output from the inverter circuit 402 as an output of the above-described program circuit.
  • the LOW level output from the inverter 403 is applied to the gate of the N-channel transistor 402, causing the N-channel transistor 402 to enter the 0 FF state.
  • the latch state is established, and the output of the receiver 403 is fixed at the low level.
  • the circuit configuration of the redundant circuit is simplified by converting an external address signal into a complementary internal address signal.
  • the external address signal lb it selects two addresses, while the internal address signal 1 bit specifies whether one address is selected or not.
  • the lowest bit bit of the external address signal can select address 0 or 1 depending on "0" or "1". If the internal address signals generated from these external address signals are A0 and AOb, AO specifies address 0 and AOb specifies whether address 1 is selected or not. Here, it is assumed that the internal address signal is selected when it is “1" and is not selected when it is “0". In this case, if the internal address signal AO is "1", address 0 is selected, and the internal address signal AOb is a complementary signal of AO, "0", and address 1 is not specified. If the internal address signal AO is "0", address 0 is not selected, and its complementary signal AOb becomes "1" and address 1 is selected. As a result, it is only necessary to prepare one type of circuit for detecting the selection / non-selection state of the internal address signal in the redundant circuit, and the circuit configuration can be simplified.
  • the semiconductor memory device of the present invention is a semiconductor memory device of the present invention.
  • a normal memory cell array in which a plurality of normal memory cells are arranged in a matrix a redundant memory cell array in which a plurality of redundant memory cells used when one of the plurality of normal memory cells is defective is arranged in a matrix,
  • Row and column selecting means for selecting any one of the plurality of normal memory cell arrays and the plurality of redundant memory cell arrays
  • the row / column selecting means prohibits the selection of the normal memory cells based on an output from the redundant circuit.
  • - includes a one redundant address program circuit, and one of the redundant use program circuit, The redundant circuit,
  • a redundant address decode circuit for outputting a plurality of redundant address signals based on the 2 n internal address signals and information from the two redundant address program circuits;
  • a redundancy decoding circuit that outputs the redundancy use signal based on the plurality of redundancy address signals from the redundancy address decode circuit and information from the redundancy use program circuit;
  • a redundant use signal for relieving a normal memory cell is output only by preparing 2 n — 1 redundant address program circuits. Can be done. Therefore, the number of program elements can be halved compared to the conventional case, high integration can be achieved, and the redundant address programming time can be shortened.
  • two internal address signals can be selected according to the program state and the non-program state in one redundant address program circuit.
  • the redundant address decode circuit of the present invention comprises:
  • One of a complementary signal, said and one 2 eta number of internal address signal is input, a first selection circuit for outputting one of internal Adoresu signal synchronized with the signal by one of the state of the complementary signals,
  • Conversion circuit 2 It is possible to have 2 n — 1 inverters that invert the logic of the outputs from the redundant address program circuits.
  • the redundant decoder can be constituted by an AND gate. This AND gate activates the redundant use signal only when both the redundant address signals from the redundant address decode circuit and the output from the redundant use program circuit are at the H GH level.
  • the 2n internal address signals can be complementary signals formed based on 2 "external address signals input from the outside.
  • the present invention can be applied to a semiconductor device in which the above-described semiconductor storage device is formed on a semiconductor substrate and an electronic device using the same.
  • FIG. 2 is a circuit diagram showing different types of redundant circuits of the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 4 is a schematic explanatory diagram showing, on an enlarged scale, two of the 16 memory cell array blocks shown in FIG.
  • FIG. 5 is a wiring diagram showing wiring in the memory cell array block shown in FIG.
  • FIG. 6 is a block diagram showing a memory cell selection circuit of the semiconductor memory device shown in FIG.
  • FIG. 7 is a circuit diagram showing a redundant circuit of a conventional semiconductor memory device.
  • FIG. 8 is a circuit diagram in which the redundant address decoder of FIG. 7 is configured by NAND gates.
  • FIG. 9 is a circuit diagram showing a conventional program circuit.
  • FIG. 1 is a circuit diagram showing a redundant circuit of a semiconductor memory device according to a first embodiment of the present invention.
  • FIG. 1 shows two redundant address program circuits RAP (i) and RAP (i + l), two redundant address decode circuits 100 and 110, a redundant use program circuit RP, and a redundant decode circuit 120. ing.
  • the internal address signals Ai, Aib, Ai + 1, Ai + lb are input to this redundant circuit. These internal address signals are formed based on the external address signals Ai, Ai + 1.
  • the internal address signal Aib is formed by inverting the external address signal Ai by the receiver 121.
  • the internal address signal Ai + lb is formed by inverting the external address signal Ai + 1 by the receiver 121. Accordingly, the complementary signal of the internal address signal Ai becomes the internal address signal Aib, and the complementary signal of the internal address signal Ai + 1 becomes the internal address signal Ai + lb.
  • the external memory (Ai, Ai + 1) can specify four memory cell addresses (1, 1), (1, 0), (0, 1), and (0, 0). Has become.
  • the redundant address program circuits RAP (i) and RAP (i + l) both have the circuit configuration shown in FIG. That is, when the fuse 401 shown in FIG. 9 is blown to enter the redundant program state, the outputs of the redundant address program circuits RAP (i) and RAP (i + 1) are both fixed at the high level. . When the fuse 401 shown in FIG. 9 is not blown and enters the non-redundant program state, the outputs of the redundant address program circuits RAP (i) and RAP (i + 1) are both fixed at the low level. .
  • the redundant address decode circuit 100 is a circuit that decodes the internal address signals Ai and Aib
  • the redundant address decode circuit 110 is a circuit that decodes the address signals Ai + 1 and Ai + lb.
  • the redundant address decode circuit 100 includes an inverter 101 and NAND gates 102 to 104.
  • the internal address signal Ai is input to one of the input terminals of the NAND gate 102, and the output of the redundant address program circuit RAP (i) is input to the other input terminal via the inverter 101.
  • One input terminal of the NAND gate 103 receives the internal address signal Aib, and the other input terminal receives the output of the redundant address program circuit RAP (i).
  • the outputs of the NAND gates 102 and 103 are input to the NAND gate 104 and are logically synthesized.
  • Each output of the NAND gates 104 and 114 and the output of the redundant use program circuit RP are input to an AND gate 120 which is a redundant decode circuit. Therefore, the outputs of the NAND gates 104 and 114 are logically combined with the output of the redundant use program circuit RP in the AND gate 120 and controlled.
  • the redundant use program circuit RP when the redundant use program circuit RP is set to the program state, when the programmed address is selected, all three inputs to the AND gate 120 are set to the high level, and the output is output. The output goes high and the redundant use signal R—E / D is activated. If the redundant use program circuit RP is not programmed, the output of the redundant use program circuit RP is fixed at LOW level, so that the output of the AND gate 120 is fixed at LOW level.
  • the redundant address program circuit RAP (i) is set to the program state and RAP (i + l) is set to the non-program state will be described.
  • the redundant use program circuit RP is also set to the program state, and its output is fixed at the HIGH level.
  • the high-level output from the redundant address program circuit RAP (i) is The signal is input to NAND gate 102 via overnight 101. Based on the operation logic of the NAND gate 102, the output of the NAND gate 102 is fixed at the HIGH level regardless of the logic of the other input of the NAND gate 102 (that is, Ai is not selected).
  • the logic of the other input of the NAND gate 103 is based on the operation logic of the NAND gates.
  • the output of the NAND gate 103 changes (that is, Aib is selected).
  • the NAND gate 113 since the LOW level from RAP (i + l) is directly input to the NAND gate 113, the NAND gate 113 does not matter from the operation logic of the NAND gate, regardless of the logic of the other input. Output is fixed at high level. This means that the internal address signal Ai + 1b is not selected.
  • the NAND gate 114 receives an inverted level signal of the internal address signal Ai + 1 and a signal fixed at a high level. Therefore, from the operation logic of the NAND gate, the logic of the internal address signal Ai + 1 is eventually output as the output of the NAND gate 114. This means that the internal address signal Ai + 1 becomes the redundant address signal Rdi + 1. From the above operation, the redundant address signal Rdi from the NAND gate 104 becomes the internal address signal Aib, and the redundant address signal Rdi + 1 from the NAND gate 114 becomes the internal address signal Ai + 1.
  • the internal address signals Ai and Ai + lb are selected as the program addresses, and the memory cell 2 in (2) described above is defective.
  • the fuse 401 in FIG. 9 which is one element of the redundant address program circuit RAP (i) is not blown, and the output of the redundant address program circuit RAP (i) is L. Fixed to OW level.
  • the fuse 401 in FIG. 9, which is one element of the redundant address program circuit RAP (i + 1) is blown, and the output of the redundant address program circuit RAP (i + l) is fixed at a high level. .
  • the fuse 401 shown in FIG. 9, which is one element of the redundant use program circuit RP is blown, and the output of the redundant address program circuit RP is fixed at the HIGH level.
  • the redundant address signal Rdi from the NAND gate 104 becomes the internal address signal Ai
  • the redundant address signal Rdi + 1 from the NAND gate 114 becomes the internal address signal Ai + lb.
  • the internal address signals Ai and Ai + lb are selected as the program addresses, and the memory cell 1 in (1) described above is defective.
  • the fuse 401 in FIG. 9, which is one of the elements constituting the redundant address program circuit RAP (i), RAP (i + l), is blown, and the redundant address program circuit RAP Both outputs of (i) and RAP (i + l) are fixed at HIGH level.
  • the fuse 401 in FIG. 9, which is one element of the redundant use program circuit RP is blown, and the output of the redundant address program circuit RP is fixed at the HIGH level.
  • a redundant address program can be performed for two internal address signals Ai and Ai + 1 by one redundant address program circuit RAP (i). Also, for two internal address signals Aib and Ai + lb, One redundant address program circuit RAP (i + 1) enables a redundant address program in the program circuit. Therefore, it becomes possible to reduce the number of program elements for redundant address programming by half. As a result, the area occupied by the program element is halved, and the element can be highly integrated. Further, as a result of halving the number of program elements, the number of times the redundant address program is performed can be halved, so that the time required for programming can be reduced.
  • an electronic device can be formed using a semiconductor device including the semiconductor storage device of the present invention. Therefore, the present invention can be applied to various electronic devices using the semiconductor storage device as a memory, and can be applied to a stationary type such as a personal convenience device, and particularly to a portable electronic device such as a mobile convenience device and a mobile phone. When applied to, it can contribute to downsizing of equipment.

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Description

明 細 書 半導体記憶装置、 半導体装置及びそれを用いた電子機器
[技術分野]
本発明は半導体記憶装置、 半導体装置及びそれを用いた電子機器に関し、 特に 半導体記憶装置の冗長回路の改良に関する。
[背景技術]
半導体記憶装置の多くに採用されている冗長回路は、 製造工程中に発生したメ モリセルの不良を救済する事が可能な技術で、 歩留り向上に大きな効果が有る。 このような技術は例えば、 日経エレクトロニクス， 1985年 12. 30, p 1 24以降の頁に掲載されている。
この種の半導体記憶装置の全体構成は、 例えば電子材料 1984年 1月号 p 1
05以降の頁など多数の文献に開示されている。
図 7に、 従来の半導体記憶装置における冗長回路を、 説明の便宜上 4内部アド レス （2外部アドレス） に縮小したものとして示す。 図 7において、 冗長デコー ダ 300は、 内部アドレス信号 Ai, Aib， Ai+1, Ai+lbをそれぞれ入力の一 つとする 4つの冗長アドレスデコーダ 301， 302, 303， 304を有する < 内部アドレス信号 Aib， Ai+lbは、 それそれ内部アドレス信号 A i, Ai+1の補 信号である。 冗長アドレスデコーダ 301〜 304への他の入力は、 それそれァ ドレスプログラム回路 RAP(i), RAP(ib), RAP(i+l), RAP(i+lb)から の出力である。 冗長ァドレスデコーダ 301〜304はこれらの入力に基づいて、 内部アドレス信号 Ai， Aib， Ai+1, Ai+1 bの選択をプログラムする。
図 7に示す各々の冗長デァドレスコーダは、 例えば図 8で示すような 2入力 N ANDゲートなどで構成することができる。
図 7に示す冗長ァドレスデコーダ 301， 302からの各出力は N ANDゲ一 ト 305に入力されており、 冗長デコーダ 303， 304からの各出力は NAN Dゲート 306に入力されている。 NANDゲート 305, 306からの各出力 と、 冗長使用プログラム回路 RPの出力がィンバ一夕 312にて反転された信号 とが、 3入力 NORゲート 310に入力される。 この NORゲート 310は、 そ の出力である冗長使用信号 R—E/D信号をァクティブまたはノンアクティブと する。 冗長使用プログラム回路 RPの出力は、 プログラム時には H I GHに固定 され、 非プログラム時には LOWに固定される。
図 7では、 冗長使用信号 R— E/D信号が L OWレベルでアクティブとなり、 H I GHレベルでノンアクティブとなる。
冗長ァドレスプログラム回路 RAP (i)をプログラムすると、 RAP(i)の出力 は H I GHレベル固定となる。 この H I GHレベルは冗長デコーダ 301に入力 され、 冗長デコーダ 301の出力として、 内部アドレス信号 Aiの反転信号が得ら れる。
他の冗長アドレスプログラム回路 RAP(ib)， RAP(i+l), RAP(i+lb)は非 プログラム状態であるので、 それらの出力は L OWレベルに固定されている。 こ の LOWレベルがそれそれ入力される冗長アドレスデコーダ 302 , 303, 3 04の出力は、 他方の入力の状態に拘わらず H I GHレベルに固定される。
従って、 冗長アドレスデコーダ 301， 302の出力が入力される NANDゲ ート 305の出力は、 冗長ァドレスデコーダ 301の出力の反転信号、 つまり内 部ァドレス信号 Aibになる。 冗長ァドレスデコーダ 303, 304の出力が入力 される NANDゲート 306の出力は、 その入力が H I GHレベルに固定されて いるので、 L OWレベルに固定される。
図 9に、 冗長アドレスプログラム回路 RAP(i)， RAP(ib), RAP(i+l)， RAP(i+lb)及び冗長使用プログラム回路 RPにて、 ヒューズ素子を使用した回 路構成例を示す。 図 9において、 電源電位 VCCとグランド電位 GNDとの間に は、 ヒューズ素子 401と、 Nチャンネルトランジスタ 403とが直列に接続さ れている。
ヒューズ素子 401が切断されていない非プログラム状態では、 上述のプログ ラム回路の出力として、 インバー夕 402より H I GHレベルが出力される。 ィ ンバ一夕 403の出力である HI GHレベルは、 Nチャンネルトランジスタ 40 2のゲートに印加されて、 Nチャンネルトランジスタ 402を ON状態とする。 これによりラツチ状態となり、 ィンバ一夕 403の出力が H I GHレベルに固定 される。
ヒューズ素子 401が切断されているプログラム状態では、 上述のプログラム 回路の出力として、 インバ一夕 402より L OWレベルが出力される。 インバー 夕 403の出力である LOWレベルは、 Nチャンネルトランジスタ 402のゲー トに印加されて、 Nチャンネルトランジスタ 402を 0 F F状態とする。 これに よりラツチ状態となり、 ィンバ一夕 403の出力が L OWレベルに固定される。 この半導体記憶装置では、 外部ァドレス信号を相補の内部ァドレス信号に変換 することで、 冗長回路の回路構成を簡素化している。 外部アドレス信号の lb i tは、 2つのアドレスを選択するが、 内部アドレス信号の 1 b i tは、 1つのァ ドレスが選択されているか選択されていないかを指定する。
例えば外部アドレス信号の最下位 b i tは、 "0" か "1" かで 0番地と 1番 地を選択できる。 この外部ァドレス信号から作られた内部ァドレス信号を A 0及 び AObとすると、 AOは 0番地， AO bは 1番地を選択するか選択しないかを 指定する。 ここで、 内部アドレス信号が "1"の時に選択， "0"の時に非選択 であるとする。 この場合は、 内部アドレス信号 AOが "1"なら 0番地が選択さ れ、 内部アドレス信号 AObは AOの補信号で " 0" となり 1番地は指定されな い。 内部アドレス信号 AOが "0" なら 0番地は選択されず、 その補信号 AOb が " 1" になって 1番地が選択される。 これにより冗長回路で内部アドレス信号 の選択/非選択状態を検出する回路を 1種類用意するだけで良く、 回路構成を簡 素化できる。
しかし従来の冗長回路は、 図 7に示すよう、 一つの内部アドレス信号に一つの アドレスプログラム回路を必要とした。 例えば 10個の内部アドレス信号が必要 な場合には、 10個のアドレスプログラム回路と、 1個の冗長使用プログラム回 路を必要とし、 最低でも 1 1個のプログラム素子が必要となる。
プログラム素子は現在、 ヒューズ素子をレ一ザ一溶断でプログラムする方法が 用いられることが多い。 なぜならヒューズ素子は構造の簡易さ、 確実なプログラ ムが可能、 プログラム状態が温度や時間によって変化しない、 等々の利点がある からである。 その反面、 レーザー装置のァライメント精度の問題や、 レーザーに よる溶断の影響を周りの素子等に与えない為の特別な領域を設ける必要が有り、 大きな面積を占有するのが欠点である。 これに代わる他のプログラム素子、 例え ば E E P R O M素子やフラッシュメモリ素子の様な不揮発性記憶素子を用いる場 合がある。 ただしこの場合は、 プログラム素子自体は面積を取らないが、 そのプ ログラムのための回路に大きな面積を必要とする。
そこで、 本発明の目的は、 プログラム素子数を削減することで、 高集積化及び 冗長ァドレスプログラム時間を短縮できる半導体記憶装置、 半導体装置及びそれ を用いた電子機器を提供する。
[発明の開示]
本発明の半導体記憶装置は、
複数の正規メモリセルをマトリックス状に配置した正規メモリセルアレイと、 前記複数の正規メモリセルのいずれかが不良である時に使用される複数の冗長 メモリセルをマトリヅクス状に配置した冗長メモリセルアレイと、
前記複数の正規メモリセルアレイ及び前記複数の冗長メモリセルアレイの中か ら任意の一つを選択する行 ·列選択手段と、
前記複数の正規メモリセルの任意の一つを選択する 2 n ( nは 2以上の整数） 個 の内部アドレス信号と、 複数のプログラム回路からの情報とに基づいて、 不良で ある前記正規メモリセルに代えて前記冗長メモリセルを使用する冗長使用信号を 出力する冗長回路と、
を有し、
前記行 ·列選択手段は、 前記冗長回路からの出力に基づいて、 前記正規メモリ セルの選択を禁止し、 - 前記複数のプログラム回路は、 。—1個の冗長アドレスプログラム回路と、 1つ の冗長使用プログラム回路とを含み、 前記冗長回路は、
前記 2 n個の内部ァドレス信号と、 前記 2 個の冗長ァドレスプログラム回路 からの情報とに基づいて、 複数の冗長ァドレス信号を出力する冗長ァドレスデコ —ド回路と、
前記冗長ァドレスデコード回路からの前記複数の冗長ァドレス信号と、 前記冗 長使用プログラム回路からの情報とに基づいて、 前記冗長使用信号を出力する冗 長デコード回路と、
を有することを特徴とする。
本発明によれば、 2 n個の内部アドレス信号が入力される場合に、 2 n— 1個の冗 長ァドレスプログラム回路を用意するだけで、 正規メモリセルを救済するための 冗長使用信号を出力させることができる。 従って、 プログラム素子数を従来より も半減させることができ、 高集積化が可能であると共に、 冗長アドレスプログラ ム時間を短縮することができる。
本発明では、 冗長アドレスデコード回路は、 2 " 個の冗長アドレスプログラム 回路の一つが非プログラム状態の時に、 2 n個の内部ァドレス信号の一つを複数の 冗長ァドレス信号の一つとして選択し、 一つの冗長ァドレスプログラム回路がプ ログラム状態の時に、 2 n個の内部ァドレス信号の他の一つを複数の冗長ァドレス 信号の一つとして選択することができる。
このように、 一つの冗長アドレスプログラム回路でのプログラム状態、 非プロ グラム状態により、 2つの内部ァドレス信号を選択することができる。
本発明の冗長ァドレスデコ一ド回路は、
2 η 個の冗長ァドレスプログラム回路からの出力を、 それそれ相補の信号に変 換する変換回路と、
相補の信号の一方と、 前記 2 η個の内部アドレス信号の一つとが入力され、 前記 相補の信号の一方の状態によって一つの内部ァドレス信号と同期した信号を出力 する第 1の選択回路と、
相補の信号の他方と、 2 η個の内部アドレス信号の他の一つとが入力され、 相補 の信号の他方の状態によって他の一つの内部ァドレス信号と同期した信号を出力 する第 2の選択回路と、
を含むことができる。
この場合、 第 1及び第 2の選択回路は、 それそれトランスミ ッションゲートで 構成すれば、 素子数の増大を低減できる。
変換回路は、 2 。 個の冗長ァドレスプログラム回路からの出力の論理を反転さ せる 2 n— 1個のィンバ一夕を有することができる。
冗長デコーダは A N Dゲートにて構成できる。 この A N Dゲートは、 冗長アド レスデコード回路からの複数の冗長ァドレス信号と、 冗長使用プログラム回路か らの出力とが共に H I G Hレベルの時にのみ、 冗長使用信号をァクティブにする。
2 n個の内部ァドレス信号は、 外部から入力された 2 " 個の外部ァドレス信号 に基づいて形成された相補の信号とすることができる。
本発明は、 上述した半導体記憶装置が半導体基板上に形成されている半導体装 置及びそれを用いた電子機器にも適用することができる。
[図面の簡単な説明]
図 1は、 本発明の第 1実施例に係る半導体記憶装置の冗長回路を示す回路図で ある。
図 2は、 本発明の第 2実施例に係る半導体記憶装置の冗長回路別を示す回路図 である。
図 3は、 本発明の第 1， 第 2実施例に適用される半導体記憶装置のブロック分 割を説明するための概略説明図である。
図 4は、 図 3に示す 1 6個のメモリセルアレイブロックのうちの 2つを拡大し て示す概略説明図である。
図 5は、 図 4に示すメモリセルアレイプロック内の配線を示す配線図である。 図 6は、 図 4に示す半導体記憶装置のメモリセル選択回路を示すプロック図で める。
図 7は、 従来の半導体記憶装置の冗長回路を示す回路図である。
図 8は、 図 7の冗長ァドレスデコーダを N A N Dゲートで構成した回路図であ る o
図 9は、 従来のプログラム回路を示す回路図である。
[発明を実施するための最良の形態]
(第 1実施例の冗長回路の構成）
図 1は本発明の第 1実施例に係る半導体記憶装置の冗長回路を示す回路図であ る。 図 1には、 2つの冗長アドレスプログラム回路 RAP(i), RAP(i+l)と、 2つの冗長アドレスデコード回路 100， 110と、 冗長使用プログラム回路 R Pと、 冗長デコード回路 120とが示されている。
この冗長回路には、 内部アドレス信号 Ai， Aib， Ai+1, Ai+lbが入力され る。 これら内部アドレス信号は、 外部アドレス信号 Ai, Ai+1に基づいて形成さ れる。 内部ァドレス信号 Aibは、 外部ァドレス信号 Aiをィンバ一夕 121によ り反転することで形成される。 同様に、 内部アドレス信号 Ai+lbは、 外部アドレ ス信号 Ai+1をィンバ一夕 121により反転することで形成される。 従って、 内部 ァドレス信号 Aiの補信号が内部ァドレス信号 Aibとなり、 内部ァドレス信号 A i+1の補信号が内部ァドレス信号 Ai+lbとなる。
なお、 ここでは説明の簡易化のために、 4つの内部アドレス信号が入力される 場合について説明するが、 内部ァドレス信号の数が多くなつても本発明を応用可 能であることは言うまでもない。
本実施例では、 外部アドレス （Ai, Ai+1) で、 （1, 1) ， （1, 0) ， ( 0 , 1) ， （0, 0) の 4つのメモリセルアドレスを指定できるようになって いる。
ここで、 外部アドレス （Ai, Ai+1) と 4つのメモリセルアドレスとの関係を、 下記のように定義する。
(Ai, Ai+1) = ( 1, 1) …メモリセル 1··. (1)
(Ai, Ai+1) = ( 1， 0) …メモリセル 2··· (2)
(Ai, Ai+1) = (0， 1) …メモリセル 3·'· (3)
(Ai, Ai+1) = (0， 0) …メモリセル 4··· (4) 本実施例では、 このメモリセル 1〜4のうちのいずれか一つが不良であり、 そ の不良のメモリセルをしているアドレスが指定された場合には、 冗長デコ一ド回 路 120により、 HI GHレベルの信号が出力され、 それ以外の場合には LOW レベルの信号が出力される。 そして、 冗長デコード回路 120により HIGHレ ベルの信号が出力され場合に、 正規メモリセルの指定が禁止され、 代わりの冗長 メモリセル選択される。
本実施例では 4つの内部アドレス信号 Ai, Aib， Ai+1, Ai+lbを有するこ とで、 上述した 4つのメモリセル 1〜4のァドレスのいずれか一つが指定された る場合に、 （Ai, Ai+1) , (Ai, Ai+lb) , (Aib, Ai+1) , (Aib, A i+lb) のいずれかが必ず （1， 1) となる。
すなわち、 （1) に示す信号が入力された場合には、 （Ai， Ai+1) = ( 1， 1) となり、 （2) に示す信号が入力された場合には、 （Ai， Ai+lb) = ( 1 , 1) となり、 （3) に示す信号が入力された場合には、 （Aib, Ai+1) = ( 1 , 1) となり、 （4) に示す信号が入力された場合には、 （Aib， Ai+lb) = (1, 1) となる。
本実施例では、 4個の内部アドレス信号が入力される場合に、 2つの冗長アド レスプログラム回路 R AP(i)， RAP(i+l)を用意すればよい。 この数は、 図 7 の従来技術と比較して、 半分の数となっている。 そして本実施例では、 一般に 2 n (nは 2以上の整数） 個の内部アドレス信号が入力される場合に、 2η—1個の冗 長ァドレスプログラム回路を用意すれば足りる。
この冗長アドレスプログラム回路 RAP(i), RAP(i+l)は、 共に図 9に示す 回路構成となっている。 即ち、 図 9に示すヒューズ 401が切断されて、 冗長プ ログラム状態となった場合には、 冗長アドレスプログラム回路 RAP(i), RAP (i+1)の出力は共に H I GHレベルに固定される。 図 9に示すヒューズ 401が切 断されずに、 非冗長プログラム状態となった場合には、 冗長アドレスプログラム 回路 RAP (i), RAP (i+1)の出力は共に L OWレベルに固定される。
冗長使用プログラム回路 RPも同様に、 図 9に示す回路構成となっている。 そ して、 メモリセル 1〜4のいずれか一つが不良である場合に、 冗長使用プログラ ム回路 RPはプログラム状態に設定される。 このプログラム状態では、 図 9に示 すヒューズ 401が切断され、 冗長使用プログラム回路 RPの出力は H I GHレ ペルに固定される。 非プログラム状態では、 図 9に示すヒューズ 401が切断さ れずに、 冗長使用プログラム回路 RPの出力は L OWレベルに固定される。
冗長アドレスデコード回路 100は、 内部アドレス信号 Ai， Aibをデコード する回路であり、 冗長アドレスデコード回路 110は、 アドレス信号 Ai+1， Ai +lbをデコ一ドする回路である。
冗長アドレスデコード回路 100は、 インバ一夕 101、 N ANDゲート 10 2〜 104で構成されている。 NANDゲ一ト 102の入力端子の一方には内部 アドレス信号 Aiが入力され、 他方の入力端子には、 インバ一夕 101を介して冗 長ァドレスプログラム回路 RAP (i)の出力が入力される。 NANDゲート 103 の入力端子の一方には内部ァドレス信号 Aibが入力され、 他方の入力端子には、 冗長ァドレスプログラム回路 RAP (i)の出力が入力される。 NANDゲート 10 2, 103の各出力は NANDゲ一ト 104に入力されて論理合成される。
冗長アドレスデコード回路 1 10は、 冗長アドレスデコード回路 100と同じ 回路構成であり、 ィンバ一夕 1 11、 NANDゲート 112〜 1 14を有する。 NANDゲ一ト 1 12の入力端子の一方には内部ァドレス信号 Ai+1が入力され、 他方の入力端子には、 ィンバ一夕 1 11を介して冗長ァドレスプログラム回路 R AP(i+l)の出力が入力される。 NANDゲート 113の入力端子の一方には内部 アドレス信号 Ai+lbが入力され、 他方の入力端子には、 冗長アドレスプログラム 回路 RAP(i+l)の出力が入力される。 NANDゲート 112， 113の各出力は NANDゲ一ト 1 14に入力されて論理合成される。
NANDゲート 104 , 114の各出力と、 冗長使用プログラム回路 R Pの出 力とは、 冗長デコ一ド回路である ANDゲート 120に入力される。 従って、 N ANDゲート 104， 1 14の各出力は、 ANDゲート 120において冗長使用 プログラム回路 RPの出力と論理合成されて制御される。 つまり、 冗長使用プロ グラム回路 RPをプログラム状態にすると、 プログラムしたアドレスが選択され た場合に、 ANDゲート 120への 3入力が全て H I GHレベルとなり、 その出 力が H I GHレベルとなって、 冗長使用信号 R— E/Dがアクティブとされる。 冗長使用プログラム回路 RPをプログラムしなければ、 冗長使用プログラム回路 RPの出力は LOWレベル固定になるので、 ANDゲート 120の出力は LOW レベルに固定される。
(第 1実施例装置の動作）
次に、 図 1に示す冗長回路の動作について、 上述した （1) 〜（4) の場合に 分けて説明する。
(1) RAP(i)がプログラム状態、 RAP(i+l)が非プログラム状態の場合につ いて
まず、 冗長アドレスプログラム回路 RAP(i)をプログラム状態、 RAP(i+l) を非プログラム状態に設定した場合の動作について説明する。 この場合には、 冗 長使用プログラム回路 RPもプログラム状態に設定され、 その出力は H I GHレ ベルに固定される。
上記の場合は、 内部アドレス信号 Aib, Ai+1がプログラムアドレスとして選 択されことになり、 上述した （3) のメモリセル 3が不良である場合である。 従 つて、 （Ai， Aib, Ai+1, Ai+lb) = (0, 1， 1， 0) の内部アドレス信 号が入力された場合にのみ、 ANDゲート 120から H I GHレベルの信号が出 力される。 上記以外の内部アドレス信号が入力された場合には、 ANDゲート 1 20から LOWレベルの信号が出力される。
このようなプログラミングを行うためには、 冗長ァドレスプログラム回路 RA P(i)を構成する一要素である図 9中のヒューズ 401が切断され、 冗長ァドレス プログラム回路 RAP(i)の出力は H I GHレベルに固定される。 一方、 冗長アド レスプログラム回路 RAP(i+l)を構成する一要素である図 9中のヒューズ 401 は切断されず、 冗長ァドレスプログラム回路 RAP (i+1)の出力は LOWレベルに 固定される。 さらに、 冗長使用プログラム回路 RPを構成する一要素である図 9 中のヒューズ 401が切断され、 冗長ァドレスプログラム回路 RPの出力は H I GHレベルに固定される。
冗長ァドレスプログラム回路 RAP (i)からの H I GHレベルの出力は、 ィンバ 一夕 101を介して NAN Dゲート 102に入力される。 N ANDゲートの動作 論理に基づき、 NANDゲート 102の他方の入力の論理に拘わらず、 NAND ゲート 102の出力は H I GHレベル固定となる （つまり Aiは非選択状態となる）。
NANDゲート 103の一方には冗長アドレスプログラム回路 RAP (i)の出力 である H I GHレベルが直接入力されるため、 NANDゲートの動作論理に基づ き、 NANDゲート 103の他方の入力の論理によって、 NANDゲート 103 の出力は変化する（つまり Aibが選択状態となる）。
NANDゲート 102, 103の各出力は NANDゲート 104に入力される。 NANDゲート 102の出力が H I G Hレベルに固定されるので、 NANDゲ一 トの動作論理に基づいて、 NANDゲート 104の出力として、 NANDゲート 103の出力の反転レベルが出力される。 このことは、 内部アドレス信号 Aibが、 冗長ァドレス信号 Rdiとなることを意味する。
一方、 ： AP(i+l)は非プログラム状態であるので、 その出力は LOWレベルに 固定されている。 この L OWレベルの信号がィンバ一夕 1 1 1により反転される ことで、 NANDゲート 1 12の一方の入力は H I GHレベルに固定される。 N ANDゲートの動作論理として、 入力の一方が H I GHレベルである時は、 他方 の入力レベルの変化によりその出力が変化する。 この場合、 NANDゲート 1 1 2の他方の入力とは Ai+1であるので、 NANDゲート 112の出力には内部アド レス信号 Ai+1の反転レベル信号が出力されることになる。
また、 NANDゲ一ト 1 13には RAP(i+l)からの LOWレベルが直接入力さ れるので、 NANDゲートの動作論理から、 他方の入力の論理に拘わらず、 NA NDゲ一ト 1 13の出力は H I GHレベルに固定される。 このことは、 内部ァド レス信号 Ai+1 bが選択されないことを意味する。
NANDゲート 114には、 内部アドレス信号 Ai+1の反転レベル信号と、 HI GHレベル固定の信号とが入力されることになる。 従って、 NANDゲートの動 作論理から、 結局、 NANDゲート 114の出力として、 内部アドレス信号 Ai+ 1の論理が出力されることとなる。 このことは、 内部アドレス信号 Ai+1が冗長ァ ドレス信号 Rdi+1となることを意味する。 以上の動作から、 NANDゲ一ト 104からの冗長ァドレス信号 Rdiは内部ァ ドレス信号 A ibとなり、 NANDゲート 114からの冗長アドレス信号 Rdi+1は 内部アドレス信号 Ai+1となる。
従って、 （Ai, Aib， Ai+1, Ai+lb) = (0, 1， 1， 0) のときに、 A NDゲート 120への 3つの入力が全て H I GHレベルとなり、 この場合に限り ANDゲート 120から H I GHレベルの出力が得られる。 他の論理状態の内部 ァドレス信号が入力された場合には全て、 ANDゲ一ト 120から LOWレベル の出力が得られる。
(2) RAP(i)をプログラム状態、 ： AP(i+l)を非プログラム状態にした場合 について
次に、 前述の冗長アドレスプログラム回路のプログラム状態とは逆に、 冗長ァ ドレスプログラム回路 RAP (i)を非プログラム状態とし、 冗長ァドレスプログラ ム回路 RAP (i+1)をプログラム状態にした場合について説明する。
上記の場合は、 内部アドレス信号 Ai， Ai+lbがプログラムアドレスとして選 択されることとなり、 上述した （2) のメモリセル 2が不良である場合である。 このようなプログラミングを行うためには、 冗長ァドレスプログラム回路 RA P(i)を構成する一要素である図 9中のヒューズ 401は切断されず、 冗長ァドレ スプログラム回路 RAP(i)の出力は L OWレベルに固定される。 一方、 冗長アド レスプログラム回路 RAP (i+1)を構成する一要素である図 9中のヒューズ 401 は切断され、 冗長ァドレスプログラム回路 RAP(i+l)の出力は H I GHレベルに 固定される。 さらに、 冗長使用プログラム回路 RPを構成する一要素である図 9 中のヒューズ 401が切断され、 冗長ァドレスプログラム回路 RPの出力は H I GHレベルに固定される。
このようにプログラミングを行うと、 NANDゲー卜 104からの冗長ァドレ ス信号 Rdiは内部アドレス信号 Aiとなり、 NANDゲート 114からの冗長アド レス信号 Rdi+1は内部ァドレス信号 Ai+lbとなる。
従って、 （Ai, Aib, Ai+1, Ai+lb) = ( 1， 0， 0, 1) のときに、 A NDゲート 120への 3つの入力が全て H I GHレベルとなり、 この場合に限り ANDゲ一ト 120から H I GHレベルの出力が得られる。 他の論理状態の内部 ァドレス信号が入力された場合には全て、 ANDゲート 120から LOWレベル の出力が得られる。
(3) R AP(i)及び R AP(i+l)を共にプログラム状態にした場合について 次に、 冗長アドレスプログラム回路 RAP(i)， RAP(i+l)を共にプログラム 状態にした場合について説明する。
上記の場合は、 内部アドレス信号 Ai, Ai+lbがプログラムアドレスとして選 択されことになり、 上述した （1) のメモリセル 1が不良である場合である。 このようなプログラミングを行うためには、 冗長ァドレスプログラム回路 RA P(i), RAP(i+l)をそれそれ構成する一要素である図 9中のヒューズ 401は 切断され、 冗長アドレスプログラム回路 RAP(i), R AP(i+l)の各出力は共に HIGHレベルに固定される。 さらに、 冗長使用プログラム回路 RPを構成する 一要素である図 9中のヒューズ 401が切断され、 冗長ァドレスプログラム回路 RPの出力は H I GHレベルに固定される。
このようにプログラミングを行うと、 N ANDゲート 104からの冗長ァドレ ス信号 Rdiは内部ァドレス信号 Aiとなり、 NANDゲ一ト 114からの冗長ァド レス信号 Rdi+1は内部ァドレス信号 Ai+1となる。
従って、 （Ai， Aib, Ai+1, Ai+lb) = ( 1， 0， 1， 0) のときに、 A NDゲート 120への 3つの入力が全て H I GHレベルとなり、 この場合に限り ANDゲート 120から H I GHレベルの出力が得られる。 他の論理状態の内部 アドレス信号が入力された場合には全て、 ANDゲート 120から LOWレベル の出力が得られる。
(4) RAP(i)及び RAP (i+1)を共に非プログラム状態にした場合について 次に、 冗長アドレスプログラム回路 RAP(i), RAP(i+l)を共に非プログラ ム状態にした場合について説明する。
上記の場合は、 内部アドレス信号 Aib, Ai+lbがプログラムアドレスとして 選択されることになり、 上述した （4) のメモリセル 4が不良である場合である。 このようなプログラミングを行うためには、 冗長ァドレスプログラム回路 R A P(i)， RAP (i+1)をそれそれ構成する一要素である図 9中のヒューズ 401は 切断されず、 冗長アドレスプログラム回路 RAP(i)， RAP(i+l)の各出力は共 に LOWレベルに固定される。 さらに、 冗長使用プログラム回路 RPを構成する 一要素である図 9中のヒューズ 401が切断され、 冗長ァドレスプログラム回路 の出力は H I GHレベルに固定される。
このようにプログラミングを行うと、 N ANDゲート 104からの冗長ァドレ ス信号 Rdiは内部アドレス信号 Aibとなり、 NANDゲート 114からの冗長ァ ドレス信号 Rdi+1は内部ァドレス信号 Ai+lbとなる。
従って、 （Ai， Aib, Ai+1， Ai+lb) = (0, 1, 0， 1) のときに、 A NDゲート 120への 3つの入力が全て H I GHレベルとなり、 この場合に限り ANDゲート 120から H I GHレベルの出力が得られる。 他の論理状態の内部 ァドレス信号が入力された場合には全て、 ANDゲート 120から LOWレベル の出力が得られる。
以上の通り、 図 1に示す第 1実施例では、 2つの内部アドレス信号 Ai， Aib について、 1つの冗長アドレスプログラム回路 RAP(i)により、 冗長アドレスプ ログラムが可能である。 また、 2つの内部アドレス信号 Ai+1， Ai+lbについて、 1つの冗長ァドレスプログラム回路 RAP (i+1)により、 冗長ァドレスプログラム が可能である。 従って、 冗長アドレスプログラム用のプログラム素子を従来の半 分にする事が可能となる。 この結果、 プログラム素子により占有される面積が半 分になるために、 素子の高集積化が可能となる。 また、 プログラム素子本数が半 分になる結果、 冗長ァドレスプログラムを行う回数も半分にすることができるの で、 プログラミングに必要な時間も短縮できる。
(第 2実施例装置の構成）
図 2は、 本発明の第 2実施例に係る半導体記憶装置の冗長回路の回路図である。 図 2では冗長ァドレスデコーダをトランスミッシヨンゲート回路で構成すること により、 第 1実施例よりもさらに素子数の削減を図っている。 また、—この第 2実 施例では、 1つの冗長アドレスプログラム回路をプログラム/非プログラム状態 にすることで、 相補の関係に無い別の 2つの内部ァドレス例えば内部ァドレス信 号 Ai, Ai+1を選択可能である。
以下、 図 2において図 1とは異なる構成についてのみ説明する。
なお、 図 2において、 冗長デコード回路 130, 140は共に同一の構成を有 するため、 冗長デコード回路 130について説明し、 冗長デコード回路 140に ついての説明は省略する。
冗長デコード回路 130は、 インバー夕 131と、 2つのトランスミッション ゲート 132, 135とを有する。 トランスミッションゲート 132は、 Pチヤ ンネルトランジスタ 133と、 Nチャンネルトランジスタ 134とから構成され る。 トランスミッションゲート 135は、 Pチャンネルトランジスタ 136と、 Nチャンネル卜ランジス夕 137とから構成される。
Pチャンネルトランジスタ 133及び Nチャンネルトランジスタ 137のゲ一 トには、 冗長アドレスプログラム回路 RAP(i)の出力が直接入力される。 Nチヤ ンネルトランジスタ 134及び Pチャンネルトランジスタ 135のゲ一卜には、 冗長アドレスプログラム回路 RAP(i)の出力が、 インバー夕 131により反転さ れて入力される。
Pチャンネルトランジスタ 133と Nチャンネルトランジスタ 134とで構成 されるトランスミッシヨンゲ一ト 132には、 内部ァドレス信号 Aiが入力される。
Pチャンネルトランジスタ 136と Nチャンネルトランジスタ 137とで構成さ れるトランスミッシヨンゲ一ト 135には、 内部アドレス信号 Ai+1が入力される。 この 2つのトランスミッションゲート 132， 135の出力は同一となり、 共通 の冗長ァドレス信号 Rdiとなる。
さらに、 この第 2実施例装置では、 冗長デコード回路として N ANDゲート 1 50が用いられている。 そして、 ANDゲ一ト 150には、 冗長ァドレスデコ一 ド回路 130， 140の各出力と、 冗長使用プログラム回路 RPの出力がインバ 一夕 151にて反転された反転信号とが入力される。 なお、 ィンバ一夕 152は、 冗長使用プログラム回路 RP内に含めることができる。
(第 2実施例装置の動作説明）
次に、 第 2実施例の動作について、 第 1実施例にて説明した （1) (2) と同 一のプログラム状態に分けて説明する。
(1) RAP(i)がプログラム状態、 RAP(i+l)が非プログラム状態の場合につ いて
まず、 冗長アドレスプログラム回路 RAP(i)をプログラム状態、 ： RAP(i+l) を非プログラム状態と設定した場合の動作について説明する。 この場合には、 冗 長使用プログラム回路 RPもプログラム状態に設定され、 その出力は H I GHレ ペルに固定される。
上記の場合は、 内部アドレス信号 Aibと Ai+1をプログラムアドレスとして 設定することとなり、 上述した （3) のメモリセル 3が不良である場合である。 このようなプログラミングを行うには、 第 1実施例の （ 1) の場合と同様に設 定すればよい。
冗長ァドレスプログラム回路 RAP (i)がプログラム状態で、 その出力が H I G Hレベルに固定された時、 トランスミッシヨンゲート 132の Pチャンネルトラ ンジス夕 133には H I GHレベルが印加され、 Nチャンネルトランジスタ 13 4には H I GHレベルが印加される。 従って、 2つのトランジスタ 132， 13 3はいずれも OFF状態となり、 トランスミッションゲート 132が OFF状態 となる。
一方、 トランスミッシヨンゲート 135の Pチャンネルトランジスタ 136に は L OWレベルが印加され、 Nチャンネルトランジスタ 137には H I GHレべ ルが印加されるので、 2つのトランジスタ 136 , 137が ON状態となり、 ト ランスミッシヨンゲート 135は ON状態となる。
このため、 冗長アドレス信号 Rdiとして内部アドレス信号 Ai+1が出力され、 内 部ァドレス信号 Aiは選択されない。
冗長デコード回路 140についても、 冗長デコード回路 130と同様であり、 冗長ァドレスプログラム回路 R A P ( i+1 )をプログラムしなければ、 冗長ァドレス 信号 Rdi+1として内部ァドレス信号 Aibが出力され、 内部ァドレス信号 Aiは選 択されない。
従って、 （Ai, Aib, Ai+1, Ai+lb) = (0， 1， 1， 0) のときに、 A NDゲート 150への 3つの入力が全て H I GHレベルとなり、 この場合に限り ANDゲ一ト 150から H I GHレベルの出力が得られる。 他の論理状態の内部 アドレス信号が入力された場合には全て、 ANDゲート 150から LOWレベル の出力が得られる。
(2) RAP(i)を非プログラム状態、 RAPU+1)をプログラム状態にした場合 について
次に、 前述の冗長アドレスプログラム回路のプログラム状態とは逆に、 冗長ァ ドレスプログラム回路 RAP(i)を非プログラム状態とし、 冗長ァドレスプログラ ム回路 RAP (i+1)をプログラム状態にした場合について説明する。
上記の場合は、 内部アドレス信号 Aiと Ai+lbをプログラムァドレスとして設 定することとなり、 上述した （2) のメモリセル 2が不良である場合である。 このようなプログラミングを行うには、 第 1実施例の （2) の場合と同様に設 定すればよい。
冗長ァドレスプログラム回路 RAP (i)が非プログラム状態でその出力が LOW レベル固定の時、 トランスミッションゲート 132が ON状態となり、 卜ランス ミッションゲート 135は ON状態となる。 よって、 内部アドレス信号 Aiが冗長 ァドレス信号 Rdiとなり、 内部ァドレス信号 Ai+1は選択されない。
冗長ァドレスプログラム回路 RAP (i+1)がプログラム状態でその出力が H I G Hレベル固定の時、 冗長ァドレス信号 Rdi+1として内部ァドレス信号 Ai+lbが出 力され、 内部アドレス信号 Aibは選択されない。
従って、 （Ai, Aib, Ai+1, Ai+lb) = (1, 0, 0， 1) のときに、 A NDゲート 150への 3つの入力が全て H I GHレベルとなり、 この場合に限り ANDゲート 150から H I GHレベルの出力が得られる。 他の論理状態の内部 ァドレス信号が入力された場合には全て、 ANDゲート 150から LOWレベル の出力が得られる。
以上の通り、 図 2に示す第 2実施例では、 2つの内部アドレス信号 Ai， Ai+1 について、 1つの冗長アドレスプログラム回路 RAP(i)により、 冗長アドレスプ ログラムが可能である。 また、 2つの内部アドレス信号 Aib， Ai+lbについて、 1つの冗長ァドレスプログラム回路 RAP (i+1)により、 プログラム回路で冗長ァ ドレスプログラムが可能である。 従って、 冗長アドレスプログラム用のプログラ ム素子を従来の半分にする事が可能となる。 この結果、 プログラム素子が占有す る面積が半分になるために、 素子の高集積化が可能となる。 また、 プログラム素 子本数が半分になる結果、 冗長ァドレスプログラムを行う回数も半分にすること ができるので、 プログラミングに必要な時間も短縮できる。
なお、 第 1， 第 2実施例ではプログラム素子を図 9に示すヒューズ素子とした が、 これに代えて EEPROMのような不揮発性記憶素子など他のプログラム素 子を用いても良い。
(第 1， 第 2実施例が適用される半導体記憶装置の説明）
次に、 第 1 , 第 2実施例の冗長回路が適用される半導体記憶装置について、 図 3〜図 12図を参照して説明する。
図 3は、 半導体記憶装置のメモリセルアレイのブロック分割を示す概略説明図 である。 図 4は図 3に示すメモリセルアレイブロヅクの中の 2つを拡大して示す 概略説明図である。 図 5は、 図 3に示すメモリセルアレイブロックの中の詳細を 示す配線図である。
図 3において、 ブロック番号 0~15の 16個のメモリセルアレイブロック 2 00が設けられている。 各メモリセルアレイプロック 200内には、 図 4及び図 5に示すように 1024 x 64個の正規メモリセル 10が配置された正規メモリ セルアレイ 201が配置されている。 このために、 メインワード線 MWLが 25 6本設けられ、 1本のメインワード線 MWLに対して 4本、 計 1024本のサブ ワード線 SWLが設けられている。 なお、 256本のメインワード線 MWLは 1 6個のメモリセルアレイブロック 200に共用される。 また、 ビッ ト線対 BL， /B Lはそれそれ 64本設けられている。 そして、 メモリセル 10は 1本のサブ ワード線 SWLとビヅ ト線対 BL， /BLに接続されている。
また、 メモリセルアレイプロック 200内には、 正規メモリセルアレイ 201 の他に、 複数のロウ冗長メモリセルが配置されたロウ冗長メモリセルアレイ 20 2が配置されている。 このロウ冗長メモリセルアレイ 202は、 図 5に示すよう に、 2本の冗長メインワード線 RMWL、 8本の冗長サブワード線 R SWL及び 各々 16組の図示しない冗長ビッ 卜線 B L, /B Lも配置されている。
このメモリセルアレイブロック 200内にはさらに、 の正規メモリセル領域外 には、 図 4に示すように、 複数のカラム冗長メモリセルが配列されたカラム冗長 メモリセルアレイ 203が設けられている。
256本のメインワード線 MWLは、 メインロウ選択デコーダ 210に接続さ れ、 このメインロウ選択デコーダ 210に入力される上位のメインロウアドレス 信号 A8〜A 11， A 13〜A 16に基づいて、 1本のメインヮ一ド線 MWLが 活性化される。
1024本のサブヮ一ド線 SWLは、 各プロック 200毎に設けられたサブ口 ゥ選択デコーダ 220に接続されている。 このサブロウ選択デコーダ 220によ り、 1本のサブワード線 SWLが活性化される。 このサブ選択デコーダ 220の 詳細については後述する。
16個のメモリセルアレイブロック 200のうちのいずれか 1つのブロックを 選択するために、 ブロック選択デコーダ 230が設けられている。 このブロック 選択デコーダ 230には、 ブロック選択アドレス信号 A3〜A 6のいずれか 2つ の信号と、 サブワード線 SWLを選択する下位のサブ行アドレス信号 A 7， A 1 2とが入力される。 さらに、 このブロック選択デコーダ 230には被昇圧ライン VL I NE 1が接続されている。
カラムプリデコーダ 240には、 プロヅク選択信号 B S Sと列ァドレス信号 A 0〜A2が入力され、 1つのメモリセルアレイブロック 200内の 8組の一対の ビッ ト線 BL， /BLを同時に選択する信号をカラムデコーダ 242に出力する c すなわち、 図 3に示すように、 1つのメモリセルアレイブロック 200内は、 同 時に選択される 8組のビッ ト線対每にカラム番号 0〜 7に 8分割されている。 ブロック選択信号 B S Sは、 ブロック選択デコーダ 230にて生成され、 プロ ック制御回路 250を経由してカラムプリデコーダ 240に入力される。
デ一夕バス DB， /DBは、 8つのセンスアンプ 260を介して、 リ一ドバス 270及びライ トバス 280に接続されている。 なお、 これらセンスアンプ 26 0は、 ブロック制御回路 2 5 0によりその動作が制御される。
ここで、 ブロック制御回路 2 5 0は、 冗長メモリセルを選択する冗長使用信号 J S Sを、 プロヅク選択デコーダ 2 3 0及びカラムプリデコーダ 2 4 0に向けて 出力する機能を有する。 ブロック選択デコーダ 2 3 0は、 ブロック制御回路 2 5 0からの冗長使用信号 J S Sに基づき、 不良となった正規メモリセルに代えて、 行冗長メモリセルアレイ 2 0 2または列冗長メモリセルアレイ 2 0 4中の冗長メ モリセルを選択する機能を有する。
また、 サブロウ選択デコーダ 2 2 0には、 メインワード線の論理と、 冗長メモ リセルの使用時に正規メモリセルの選択を禁止する禁止信号とが入力される。 こ の禁止信号は、 ブロック制御回路 2 5 0からの冗長使用信号 J S Sに基づいて、 ブロック選択デコーダ 2 3 0にて生成される。
従って、 第 1， 第 2実施例に示す冗長回路は、 図 4に示すブロック制御回路 2 5 0内に設けられることになる。 そして、 第 1， 第 2実施例のデコード回路 1 2 0 , 1 5 0から出力される冗長使用信号 R— E /Dを、 図 4に示す冗長使用信号 J S Sとして用いることができる。
図 6は、 図 4に示す一つのメモリセルアレイプロック 2 0 0内に設けられた正 規メモリセルアレイ 2 0 1、 ロウ冗長メモリセルアレイ 2 0 2及びカラム冗長メ モリセルアレイ 2 0 3内の正規メモリセルまたは冗長メモリセルを選択するため 構成を模式的に示している。 なお、 図 6において、 図 4に示す回路と同一機能を 有する回路には同一符号を付してある。 また、 図 6に示すロウデコーダ 2 9 0は、 図 4に示すメインロウ選択デコーダ 2 1 0及びサブロウ選択デコーダ 2 2 0の総 称である。
さらに、 図 6には、 図 4中のブロック制御回路 2 5 0内に配置されているカラ ム冗長回路 2 5 2とロウ冗長回路 2 5 4とが示されている。 また、 図 6には、 図 4中のブロック選択デコーダ 2 3 0内に配置されているロウプリデコーダ 2 3 2 が示されている。
図示しないァドレス入力回路で変換された内部ァドレス信号 A iは、 カラムプリ デコーダ 2 4 0、 カラム冗長回路 2 5 2、 ロウプリデコーダ 2 3 2、 ロウ冗長回 路 2 5 4に 力される。 冗長回路 2 5 2 , 2 5 4を使用しない場合は、 冗長使用 信号 J S Sはノンアクティブとなる。 これにより、 ロウ冗長メモリセルアレイ 2 0 2及びカラム冗長メモリセルアレイ 2 0 3内の冗長メモリセルは選択されず、 正規メモリセルアレイ 2 0 1内の正規メモリセルが選択される。
冗長回路 2 5 2， 2 5 4を使用する場合は、 救済すべき内部アドレス信号が入 力された時だけであり、 この時冗長使用信号 J S Sがアクティブとなり、 冗長メ モリセルが選択される。 この冗長使用信号 J S Sは、 カラム及びロウプリデコ一 ダ 2 4 0， 2 3 2にも入力されて、 正規メモリセルの選択を禁止するための禁止 信号として機能する。 このため、 冗長メモリセルと正規メモリセルとが 2重に選 択されることはない。 よって不良メモリセルを冗長メモリセルで置き換えること ができる。 この時、 ロウ冗長メモリセルを選択するかカラム冗長メモリセルを選 択するかは、 冗長回路 2 5 2， 2 5 4にプログラムされるアドレスにより決定さ れる。
なお、 これらの半導体記憶装置は、 他の機能ブロックと共に一枚の半導体基板 上に形成された半導体装置として構成される。 この半導体装置は、 プログラム素 子の数が半減することから、 高集積化が可能となる。
また、 本発明の半導体記憶装置を含む半導体装置を用いて電子機器を構成する ことができる。 従って、 本発明は、 半導体記憶装置をメモリとして使用する各種 の電子機器に適用でき、 パーソナルコンビユー夕等の設置型に適用できる他、 特 にモバイルコンビュー夕、 携帯電話などの携帯用電子機器に適用した場合、 機器 の小型化に寄与できる。

Claims

請 求 の 範 囲
1 . 複数の正規メモリセルをマトリックス状に配置した正規メモリセルアレイ と、
前記複数の正規メモリセルのいずれかが不良である時に使用される複数の冗長 メモリセルをマトリヅクス状に配置した冗長メモリセルアレイと、
前記複数の正規メモリセルアレイ及び前記複数の冗長メモリセルアレイの中か ら任意の一つを選択する行 ·列選択手段と、
前記複数の正規メモリセルの任意の一つを選択する 2 n ( nは 2以上の整数） 個 の内部アドレス信号と、 複数のプログラム回路からの情報とに基づいて、 不良で ある前記正規メモリセルに代えて前記冗長メモリセルを使用する冗長使用信号を 出力する冗長回路と、
を有し、
前記行 ·列選択手段は、 前記冗長回路からの出力に基づいて、 前記正規メモリ セルの選択を禁止し、
前記複数のプログラム回路は、 2 11—1個の冗長アドレスプログラム回路と、 1つ の冗長使用プログラム回路とを含み、
前記冗長回路は、
前記 2 n個の内部ァドレス信号と、 前記 2 n— 1個の冗長ァドレスプログラム回路 からの情報とに基づいて、 複数の冗長ァドレス信号を出力する冗長ァドレスデコ —ド回路と、
前記冗長ァドレスデコ一ド回路からの前記複数の冗長ァドレス信号と、 前記冗 長使用プログラム回路からの情報とに基づいて、 前記冗長使用信号を出力する冗 長デコ一ド回路と、
を有することを特徴とする半導体記憶装置。
2 . 請求項 1において、
前記冗長ァドレスデコ一ド回路は、 前記 2 11—1個の冗長ァドレスプログラム回路 の一つが非プログラム状態の時に、 前記 2 n個の内部ァドレス信号の一つを前記複 数の冗長ァドレス信号の一つとして選択し、 前記一つの冗長ァドレスプログラム 回路がプログラム状態の時に、 前記 2 n個の内部ァドレス信号の他の一つを前記複 数の冗長ァドレス信号の一つとして選択することを特徴とする半導体記憶装置。
3 . 請求項 2において、
前記冗長ァドレスデコード回路は、
前記 2。一1個の冗長ァドレスプログラム回路からの出力を、 それそれ相補の信号 に変換する変換回路と、
前記相補の信号の一方と、 前記 2 n個の内部ァドレス信号の一つとが入力され、 前記相補の信号の一方の状態によって前記一つの内部ァドレス信号と同期した信 号を出力する第 1の選択回路と、
前記相補の信号の他方と、 前記 2 n個の内部ァドレス信号の他の一つとが入力さ れ、 前記相補の信号の他方の状態によつて前記他の一つの内部ァドレス信号と同 期した信号を出力する第 2の選択回路と、
を含むことを特徴とする半導体記憶装置。
4 . 請求項 3において、
前記第 1及び第 2の選択回路がそれそれトランスミ ッションゲートであること を特徴とする半導体記憶装置。
5 . 請求項 4において、
前記変換回路は、 前記 2。一1個の冗長ァドレスプログラム回路からの出力の論理 を反転させる 2 "—1個のィンバ一夕を有することを特徴とする半導体記憶装置。
6 . 請求項 1乃至 5のいずれかにおいて、
前記冗長デコーダは A N Dゲートにて構成され、 前記 A N Dゲートは、 前記冗 長ァドレスデコ一ド回路からの前記複数の冗長ァドレス信号と、 前記冗長使用プ ログラム回路からの出力とが共に H I G Hレベルの時にのみ、 前記冗長使用信号 をアクティブにすることを特徴とする半導体記憶装置。
7 . 請求項 1乃至 6のいずれかにおいて、
前記 2 n個の内部ァドレス信号は、 外部から入力された 2 個の外部ァドレス 信号に基づいて形成された相補の信号であることを特徴とする半導体記憶装置。
8 . 請求項 1乃至 7のいずれかに記載の半、導体記憶装置を有することを特徴とす る半導体装置。
9 . 請求項 8に記載の半導体装置を有することを特徴とする電子機器。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02177087A (ja) * 1988-12-27 1990-07-10 Nec Corp リダンダンシーデコーダ
JPH05120895A (ja) * 1991-10-29 1993-05-18 Hitachi Ltd 半導体集積回路装置
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