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WO2019198163A1 - 表示デバイス - Google Patents

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WO2019198163A1
WO2019198163A1 PCT/JP2018/015137 JP2018015137W WO2019198163A1 WO 2019198163 A1 WO2019198163 A1 WO 2019198163A1 JP 2018015137 W JP2018015137 W JP 2018015137W WO 2019198163 A1 WO2019198163 A1 WO 2019198163A1
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WO
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region
display device
signal lines
layer
light emitting
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PCT/JP2018/015137
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English (en)
French (fr)
Inventor
上野　哲也
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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Priority to CN201880091992.XA priority patent/CN111937058B/zh
Priority to US17/043,655 priority patent/US11227553B2/en
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Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses a display panel in which an imaging hole is formed in a display area.
  • a display device includes a plurality of scanning signal lines, a plurality of data signal lines intersecting with the plurality of scanning signal lines, and a plurality of the plurality of scanning signal lines and the plurality of data signal lines.
  • a display device including a display area including a plurality of subpixel circuits arranged corresponding to intersections, each subpixel circuit including a control circuit including a transistor, a reflective electrode, a light emitting element, and a transparent electrode, A first area and a second area in which no pixel circuit is formed are provided such that the first area is surrounded by the second area and the second area is surrounded by the display area, and is perpendicular to the display area.
  • FIG. 5B is a circuit diagram illustrating a circuit configuration of sub-pixels included in the display area.
  • 3 is a plan view illustrating a configuration around an imaging hole in Embodiment 1.
  • FIG. (A) is sectional drawing which shows the structure of the display area in Embodiment 1
  • (b) is sectional drawing which shows the structure of the 1st area
  • FIG. 6 is a plan view illustrating a configuration around an imaging hole in Embodiment 2.
  • “same layer” means formed in the same process (film formation step), and “lower layer” means formed in a process prior to the layer to be compared.
  • the “upper layer” means that it is formed in a later process than the layer to be compared.
  • FIG. 1 is a flowchart showing an example of a display device manufacturing method.
  • FIG. 2 is a cross-sectional view illustrating a configuration example of the display unit of the display device.
  • a resin layer 12 is formed on a translucent support substrate (for example, mother glass) (step S1).
  • the barrier layer 3 is formed (step S2).
  • the TFT layer 4 is formed (step S3).
  • a top emission type light emitting element layer 5 is formed (step S4).
  • the sealing layer 6 is formed (step S5).
  • an upper surface film is stuck on the sealing layer 6 (step S6).
  • step S7 the support substrate is peeled off from the resin layer 12 by laser light irradiation or the like.
  • the lower film 10 is attached to the lower surface of the resin layer 12 (step S8).
  • step S9 the laminate including the lower film 10, the resin layer 12, the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of pieces.
  • step S10 an electronic circuit board (for example, an IC chip and an FPC) is mounted on a part (terminal portion) outside (non-display area, frame) outside the display area in which a plurality of sub-pixels are formed (step S11).
  • Steps S1 to S11 are performed by a display device manufacturing apparatus (including a film forming apparatus that performs each step of steps S1 to S5).
  • the material of the resin layer 12 examples include polyimide.
  • the resin layer 12 can be replaced with a two-layer resin film (for example, a polyimide film) and an inorganic insulating film sandwiched between them.
  • the barrier layer 3 is a layer that prevents foreign matters such as water and oxygen from entering the TFT layer 4 and the light emitting element layer 5.
  • a silicon oxide film, a silicon nitride film, or an oxynitride formed by a CVD method is used.
  • a silicon film or a laminated film thereof can be used.
  • the TFT layer 4 includes a semiconductor film 15, an inorganic insulating film 16 (gate insulating film) above the semiconductor film 15, a gate electrode GE and a gate wiring GH above the inorganic insulating film 16, and a gate electrode GE and An inorganic insulating film 18 above the gate wiring GH, a capacitive electrode CE above the inorganic insulating film 18, an inorganic insulating film 20 above the capacitive electrode CE, and a source wiring SH above the inorganic insulating film 20 And a planarizing film 21 above the source line SH.
  • the semiconductor film 15 is made of, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor (for example, an In—Ga—Zn—O-based semiconductor), and a transistor (TFT) is formed so as to include the semiconductor film 15 and the gate electrode GE. Is done.
  • the transistor is shown with a top gate structure, but may have a bottom gate structure.
  • the gate electrode GE, the gate wiring GH, the capacitor electrode CE, and the source wiring SH are configured by, for example, a single layer film or a stacked film of a metal including at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper.
  • the TFT layer 4 includes one semiconductor layer and three metal layers (a first metal layer, a second metal layer, and a third metal layer).
  • the inorganic insulating films 16, 18, and 20 can be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a stacked film thereof formed by a CVD method.
  • the planarizing film 21 can be made of, for example, an applicable organic material such as polyimide or acrylic.
  • the light emitting element layer 5 includes an anode 22 above the planarizing film 21, an insulating edge cover 23 covering the edge of the anode 22, an EL (electroluminescence) layer 24 above the edge cover 23, and an EL layer 24 and a cathode 25 above the upper layer.
  • the edge cover 23 is formed, for example, by applying an organic material such as polyimide or acrylic and then patterning by photolithography.
  • a light-emitting element ES for example, OLED: organic light-emitting diode, QLED: quantum dot light-emitting diode
  • ES for example, OLED: organic light-emitting diode
  • QLED quantum dot light-emitting diode
  • An ES control circuit is formed in the TFT layer 4, and a light emitting element and its control circuit constitute a sub-pixel circuit.
  • the EL layer 24 is configured, for example, by laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each subpixel) of the edge cover 23 by a vapor deposition method or an ink jet method.
  • the other layers are formed in an island shape or a solid shape (common layer).
  • the structure which does not form one or more layers among a positive hole injection layer, a positive hole transport layer, an electron carrying layer, and an electron injection layer is also possible.
  • FMM fine metal mask
  • the FMM is a sheet having a large number of openings (for example, made of Invar), and an island-shaped light emitting layer (corresponding to one subpixel) is formed by an organic material that has passed through one opening.
  • the light emitting layer of the QLED can form an island-shaped light emitting layer (corresponding to one subpixel) by, for example, applying a solvent in which quantum dots are diffused by inkjet.
  • the anode 22 is composed of, for example, a laminate of ITO (IndiumITOTin Oxide) and Ag (silver) or an alloy containing Ag, and has light reflectivity (reflecting electrode).
  • the cathode (cathode) 25 can be composed of a light-transmitting conductive material such as MgAg alloy (ultra-thin film), ITO, IZO (Indium zinc Oxide) (transparent electrode).
  • the light-emitting element ES is an OLED
  • holes and electrons are recombined in the light-emitting layer by the driving current between the anode 22 and the cathode 25, and light is emitted in the process in which the excitons generated thereby transition to the ground state.
  • the cathode 25 is light-transmitting and the anode 22 is light-reflective, the light emitted from the EL layer 24 is directed upward and becomes top emission.
  • the light-emitting element ES is a QLED
  • holes and electrons are recombined in the light-emitting layer due to the drive current between the anode 22 and the cathode 25, and the excitons generated thereby are conduction band levels of the quantum dots.
  • Light (fluorescence) is emitted in the process of transition from valence band level to valence band.
  • a light emitting element inorganic light emitting diode or the like
  • OLED organic light emitting diode
  • the sealing layer 6 is translucent, and includes an inorganic sealing film 26 that covers the cathode 25, an organic buffer film 27 that is above the inorganic sealing film 26, and an inorganic sealing film 28 that is above the organic buffer film 27. Including.
  • the sealing layer 6 covering the light emitting element layer 5 prevents penetration of foreign substances such as water and oxygen into the light emitting element layer 5.
  • Each of the inorganic sealing film 26 and the inorganic sealing film 28 is an inorganic insulating film, and is formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof formed by a CVD method. be able to.
  • the organic buffer film 27 is a light-transmitting organic film having a flattening effect, and can be made of a coatable organic material such as acrylic.
  • the organic buffer film 27 can be formed by, for example, inkjet coating, but a bank for stopping the liquid droplets may be provided in the non-display area.
  • the lower surface film 10 is, for example, a PET film for realizing a display device having excellent flexibility by being attached to the lower surface of the resin layer 12 after peeling the support substrate.
  • the functional film 39 has, for example, at least one of an optical compensation function, a touch sensor function, and a protection function.
  • the flexible display device has been described above. However, in the case of manufacturing a non-flexible display device, it is generally unnecessary to form a resin layer or change the base material.
  • the stacking process of S5 is performed, and then the process proceeds to step S9.
  • FIG. 3A is a plan view showing the configuration of the display device
  • FIG. 3B is a circuit diagram showing the circuit configuration of sub-pixels included in the display area.
  • the display device 2 includes a display area DA including a plurality of subpixels SP and a frame area (non-display area) NA surrounding the display area DA.
  • a plurality of scanning signal lines GL extending in the x direction
  • a plurality of data signal lines DL extending in the y direction orthogonal to the x direction
  • EM light emission control lines
  • a plurality of high-voltage power lines PL extending in the direction are provided.
  • ELVDD is supplied to the high-voltage power supply line PL via the trunk wiring PM.
  • the sub-pixel circuit SP including the light emitting element ES is connected to the data signal line DL, the scanning signal line GL, the light emission control line EM, the high voltage power supply line PL, and the initialization power supply line IL.
  • One electrode of the capacitor Cp is connected to the high voltage power supply line PL, and the other electrode is connected to the gate terminal of the drive transistor Ta.
  • the drive transistor Ta has a gate terminal connected to the scanning signal line GL, a source terminal connected to the data signal line DL via the write transistor Tb, and a drain terminal connected to the light emitting element ES via the transistor Td.
  • the data signal line DL is connected to the driver chip DT, the scanning signal line GL is connected to the gate drivers GD1 and GD2, and the light emission control line EM is connected to the emission drivers ED1 and ED2.
  • the gate drivers GD1 and GD2 and the emission drivers ED1 and ED2 are monolithically formed on the TFT layer 4 included in the frame area NA.
  • the gate drivers GD1 and GD2 are arranged on both sides in the short side direction of the display area DA so as to sandwich the display area DA.
  • the light emitting drivers ED1 and ED2 are also arranged on both sides in the short side direction of the display area DA so as to sandwich the display area DA.
  • the emission drivers ED1 and ED2 are located on the outer side (device edge side) than the gate drivers GD1 and GD2.
  • the driver chip DT (source driver) is mounted on the terminal portion TS of the frame area NA, and the data signal line DL and the main wiring PM are connected to the driver chip DT.
  • the data signal line DL may be connected to the driver chip DT via an SSD circuit (time-division driving switch circuit monolithically formed in the TFT layer 4).
  • a flexible circuit board FK (a board on which a processor, a power supply circuit, and the like are mounted) is connected to the terminal portion TS.
  • the sub pixel circuit is not formed in the edge (outer edge) DE of the display area DA, and the region A1 (first region) through which light can pass and the region A1 are surrounded, and the sub pixel circuit is not formed.
  • An area A2 (second area) is provided.
  • the area A2 is a signal line routing area surrounded by the display area DA.
  • the area A1 and the area A2 are non-display areas provided in the edge DE of the display area DA, and the display area DA is an area other than the areas A1 and A2 in the edge DE of the display area DA.
  • the area A1 is, for example, a light transmission area for imaging, and a plurality of data signal lines and a plurality of scanning signal lines straddle the area A2 that is a routing area.
  • FIG. 4 is a plan view showing a configuration around the first region in the first embodiment.
  • the display area DA includes data signal lines DL1 to DL10 and scanning signal lines GL1 to GL10, and when viewed from the direction perpendicular to the display area DA, the data signal lines DL2 to DL8 and scanning signal line GL3.
  • GL10 is formed so as to straddle the region A2.
  • the sub pixel circuit SP is formed near the intersection of the scanning signal line GL1 and the data signal line DL1, but the sub pixel circuit SP is not formed in the region A1 and the region A2.
  • the subpixel circuit SP includes a light emitting element and its control circuit (see FIG. 3), and the area A1 is at least larger than the occupied area of the subpixel circuit SP in plan view.
  • the scanning signal lines GL3 to GL10 straddling the region A2 pass outside the edge E1 of the region A1, and the data signal lines DL2 to DL8 straddling the region A2 pass outside the edge E1 of the region A1. That is, the data signal lines DL2 to DL8 and the scanning signal lines GL3 to GL10 straddling the area A2 are routed so as to avoid the area A1 (bypassing the area A1), and the data signal lines and the scanning signals are included in the area A1.
  • the line is not arranged.
  • FIG. 5A is a cross-sectional view showing the configuration of the display area in the first embodiment
  • FIG. 5B is a cross-sectional view showing the configuration of the first region in the first embodiment.
  • no transistor is formed in the same layer as the transistor in the display area DA
  • no reflective electrode is formed in the same layer as the anode 22 in the display area DA
  • the EL layer 24 in the display area DA is not formed in the same layer.
  • the lower film 10 the resin layer 12, the barrier layer 3, the inorganic insulating films (16, 18, 20, 21) of the TFT layer 4, and the cathode 25 (translucent metal) common in the display area DA.
  • the film) and the sealing layer 6 are formed. Thereby, the light transmission path LK for imaging is formed in the region A1. If the edge cover 23 does not have an opening, it does not function (emit light) as a subpixel circuit. Therefore, a dummy transistor or a dummy light emitting layer may be provided without providing the edge cover 23 with an opening.
  • the image sensor CM is arranged on the back side of the display surface (display light emission surface) so as to overlap the region A1 (light transmission path LK), and the image sensor CM receives external light that has passed through the light transmission path LK.
  • the region A1 (the imaging light transmission path LK) can be formed without disconnecting the plurality of data signal lines and the plurality of scanning signal lines in the display area DA.
  • the area A2 is a wiring routing area, but it is desirable to have the same configuration as the area A1 in order to improve wiring integration and lighting efficiency.
  • FIG. 6 shows a modification of the first embodiment.
  • a transistor in the same layer as the transistor in the display area DA and a reflective electrode in the same layer as the anode 22 in the display area DA are not formed, but in the same layer as the EL layer 24 in the display area DA.
  • the translucent dummy EL layer 24d (including the dummy light emitting layer) may be formed (the region A2 has the same configuration).
  • the dummy light emitting layer has the same shape and the same size as the genuine light emitting layer of the display area DA.
  • the FMM used in the vapor deposition process can have the same vapor deposition opening pattern in the region A1 and the display area DA, and the rigidity of the FMM can be made uniform.
  • the FMM has different opening patterns between the portion corresponding to the display area DA (with openings) and the portion corresponding to the areas A1 and A2 (without openings).
  • the rigidity of the FMM changes in the portions corresponding to the areas A1 and A2, and the opening pattern shift of the FMM may occur in the portion corresponding to the display area near the area A2 (due to wrinkles or the like).
  • the openings corresponding to the display area DA and the areas corresponding to the areas A1 and A2 have the same opening pattern (the openings corresponding to the areas A1 and A2 are also provided with vapor deposition openings).
  • a dummy light emitting layer is also deposited on A1 and A2.
  • the same shape and size are based on the premise that the regions A1 and A2 are vapor-deposited with the same opening pattern as the display area DA, and include slight pattern deviation such as vapor deposition deviation.
  • the data signal lines DL2 to DL8 straddling the area A2 may be gathered on one side of the area A2. Further, as shown in FIG. 8, regions A1 (first region) and A3 (third region) in which no subpixel circuit is formed and light can be transmitted in the edge (outer edge) DE of the display area DA, A region A2 (second region) surrounding the region A1 and the region A3 and in which no sub-pixel circuit is formed is provided, and the data signal lines DL4 and DL5 straddling the region A2 are outside the edge E1 of the region A1 and the edge of the region A3
  • the structure which passes the outer side of E3 may be sufficient. In this case, by setting the region A3 to have the same configuration as the region A1, a light transmission path for imaging can be formed in the region A3.
  • FIG. 10 is a plan view showing a configuration around the first region in the second embodiment.
  • the plurality of data signal lines and the plurality of scanning signal lines passing through the region A2 are routed so as to avoid the region A1, but as shown in FIG. 10, for example, the light emission control line EM6 passing through the region A2.
  • the high-voltage power supply line PL5 can be routed so as to avoid the area A1.
  • the electro-optical element (electro-optical element whose luminance and transmittance are controlled by current) included in the display device according to the present embodiment is not particularly limited.
  • the display device according to the present embodiment includes, for example, an organic EL (Electro Luminescence) display including an OLED (Organic Light Emitting Diode) as an electro-optical element, and an inorganic light-emitting diode as an electro-optical element.
  • OLED Organic Light Emitting Diode
  • inorganic light-emitting diode as an electro-optical element.
  • Inorganic EL displays, and QLED displays equipped with QLEDs (Quantum dot Light Emitting Diodes) as electro-optical elements are exemplified.
  • a plurality of scanning signal lines, a plurality of data signal lines intersecting with the plurality of scanning signal lines, and a plurality of sub-arrays arranged corresponding to a plurality of intersections of the plurality of scanning signal lines and the plurality of data signal lines A display device including a display area including a pixel circuit, Each subpixel circuit includes a control circuit including a transistor, a reflective electrode, a light emitting element, and a transparent electrode, A first region and a second region where no sub-pixel circuit is formed are provided such that the first region is surrounded by the second region and the second region is surrounded by the display area; When viewed from the direction perpendicular to the display area, at least one of the plurality of scanning signal lines of the plurality of scanning signal lines and the plurality of data signal lines of the plurality of data signal lines. A plurality of signal lines are provided across the second region, The display device in which the plurality of signal lines straddling the second region pass outside the edge of the first region.
  • the TFT layer below the light emitting element includes an inorganic insulating film and a planarizing film,
  • Aspect 5 The display device according to Aspect 4, for example, wherein a sealing layer is formed so as to cover the display area, the first region, and the second region.
  • Aspect 15 The display device according to Aspect 12, for example, wherein the dummy light emitting layer has the same shape and the same size as the light emitting layer included in each subpixel circuit.
  • a third region where no sub-pixel circuit is formed is provided so as to be surrounded by the second region;

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Abstract

サブ画素回路が形成されない、第１領域および第２領域が、前記第２領域が表示エリアに囲まれ、前記第１領域が前記第２領域に囲まれるように設けられ、 前記表示エリアに垂直な方向から見て、複数の走査信号線、および、複数のデータ信号線の少なくとも一方である複数の信号線が前記第２領域を跨ぐように設けられ、前記第２領域を跨ぐ前記複数の信号線が、前記第１領域のエッジの外側を通る。

Description

表示デバイス
　本発明は表示デバイスに関する。
　特許文献１には、表示エリアに撮像孔が形成された表示パネルが開示されている。
日本国公開特許公報「２００５－１０４０７（公開日：２００５年１月１３日）」
　前記従来の技術では、撮像孔によって生じる信号線の断線に対処する必要がある。
　本発明の一態様に係る表示デバイスは、複数の走査信号線と、前記複数の走査信号線に交差する複数のデータ信号線と、前記複数の走査信号線および前記複数のデータ信号線の複数の交点に対応して配置された複数のサブ画素回路を含む表示エリアを備える表示デバイスであって、各サブ画素回路は、トランジスタを含む制御回路、反射電極、発光素子、および透明電極を含み、サブ画素回路が形成されない、第１領域および第２領域が、前記第１領域が前記第２領域に囲まれるとともに前記第２領域が前記表示エリアに囲まれるように設けられ、前記表示エリアに垂直な方向から見て、前記複数の走査信号線のうちのいずれか複数の走査信号線、および、前記複数のデータ信号線のうちのいずれか複数のデータ信号線の少なくとも一方である複数の信号線が前記第２領域を跨ぐように設けられ、前記第２領域を跨ぐ前記複数の信号線が、前記第１領域のエッジの外側を通る。
　本発明の一態様によれば、表示エリアを通る複数の配線を断線させることなく透光性の第１領域を形成することができる。
表示デバイスの製造方法の一例を示すフローチャートである。 表示デバイスの表示エリアの構成例を示す断面図である。 （ａ）は表示デバイスの構成を示す平面図である。（ｂ）は表示エリアに含まれるサブ画素の回路構成を示す回路図である。 実施形態１での撮像孔周りの構成を示す平面図である。 （ａ）は、実施形態１での表示エリアの構成を示す断面図であり、（ｂ）は、実施形態１での第１領域の構成を示す断面図である。図である。 撮像孔周りの別構成を示す平面図である。 撮像孔周りの別構成を示す平面図である。 撮像孔周りの別構成を示す平面図である。 実施形態１での撮像孔周りの別構成を示す平面図である。 実施形態２での撮像孔周りの構成を示す平面図である。
　以下においては、「同層」とは同一のプロセス（成膜工程）にて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
　図１は表示デバイスの製造方法の一例を示すフローチャートである。図２は表示デバイスの表示部の構成例を示す断面図である。
　フレキシブルな表示デバイスを製造する場合、図１および図２に示すように、まず、透光性の支持基板（例えば、マザーガラス）上に樹脂層１２を形成する（ステップＳ１）。次いで、バリア層３を形成する（ステップＳ２）。次いで、ＴＦＴ層４を形成する（ステップＳ３）。次いで、トップエミッション型の発光素子層５を形成する（ステップＳ４）。次いで、封止層６を形成する（ステップＳ５）。次いで、封止層６上に上面フィルムを貼り付ける（ステップＳ６）。
　次いで、レーザ光の照射等によって支持基板を樹脂層１２から剥離する（ステップＳ７）。次いで、樹脂層１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、樹脂層１２、バリア層３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片に機能フィルム３９を貼り付ける（ステップＳ１０）。次いで、複数のサブ画素が形成された表示エリアよりも外側（非表示エリア、額縁）の一部（端子部）に電子回路基板（例えば、ＩＣチップおよびＦＰＣ）をマウントする（ステップＳ１１）。なお、ステップＳ１～Ｓ１１は、表示デバイス製造装置（ステップＳ１～Ｓ５の各工程を行う成膜装置を含む）が行う。
　樹脂層１２の材料としては、例えばポリイミド等が挙げられる。図２（ｂ）のように、樹脂層１２の部分を、２層の樹脂膜（例えば、ポリイミド膜）およびこれらに挟まれた無機絶縁膜で置き換えることもできる。
　バリア層３は、水、酸素等の異物がＴＦＴ層４および発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　ＴＦＴ層４は、半導体膜１５と、半導体膜１５よりも上層の無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上層の、ゲート電極ＧＥおよびゲート配線ＧＨと、ゲート電極ＧＥおよびゲート配線ＧＨよりも上層の無機絶縁膜１８と、無機絶縁膜１８よりも上層の容量電極ＣＥと、容量電極ＣＥよりも上層の無機絶縁膜２０と、無機絶縁膜２０よりも上層のソース配線ＳＨと、ソース配線ＳＨよりも上層の平坦化膜２１とを含む。
　半導体膜１５は、例えば低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）で構成され、半導体膜１５およびゲート電極ＧＥを含むようにトランジスタ（ＴＦＴ）が構成される。図２では、トランジスタがトップゲート構造で示されているが、ボトムゲート構造でもよい。
　ゲート電極ＧＥ、ゲート配線ＧＨ、容量電極ＣＥ、およびソース配線ＳＨは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成される。ＴＦＴ層４には、図２（ｂ）に示すように、一層の半導体層と、三層の金属層（第１金属層、第２金属層および第３金属層）が含まれる。
　無機絶縁膜１６・１８・２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層のアノード２２と、アノード２２のエッジを覆う絶縁性のエッジカバー２３と、エッジカバー２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層のカソード２５とを含む。エッジカバー２３は、例えば、ポリイミド、アクリル等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　サブ画素ごとに、島状のアノード２２、ＥＬ層２４、およびカソード２５を含む発光素子ＥＳ（例えば、ＯＬＥＤ：有機発光ダイオード，ＱＬＥＤ：量子ドット発光ダイオード）が発光素子層５に形成され、発光素子ＥＳの制御回路がＴＦＴ層４に形成され、発光素子およびその制御回路でサブ画素回路が構成される。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、エッジカバー２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成も可能である。
　ＯＬＥＤの発光層を蒸着形成する場合は、ＦＭＭ（ファインメタルマスク）を用いる。ＦＭＭは多数の開口を有するシート（例えば、インバー材製）であり、１つの開口を通過した有機物質によって島状の発光層（１つのサブ画素に対応）が形成される。
　ＱＬＥＤの発光層は、例えば、量子ドットを拡散させた溶媒をインクジェット塗布することで、島状の発光層（１つのサブ画素に対応）を形成することができる。
　アノード（陽極）２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成され、光反射性を有する（反射電極）。カソード（陰極）２５は、ＭｇＡｇ合金（極薄膜）、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成することができる（透明電極）。
　発光素子ＥＳがＯＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。カソード２５が透光性であり、アノード２２が光反射性であるため、ＥＬ層２４から放出された光は上方に向かい、トップエミッションとなる。
　発光素子ＥＳがＱＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光（蛍光）が放出される。
　発光素子層５には、前記のＯＬＥＤ、ＱＬＥＤ以外の発光素子（無機発光ダイオード等）を形成してもよい。
　封止層６は透光性であり、カソード２５を覆う無機封止膜２６と、無機封止膜２６よりも上層の有機バッファ膜２７と、有機バッファ膜２７よりも上層の無機封止膜２８とを含む。発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防いでいる。
　無機封止膜２６および無機封止膜２８はそれぞれ無機絶縁膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機バッファ膜２７は、平坦化効果のある透光性有機膜であり、アクリル等の塗布可能な有機材料によって構成することができる。有機バッファ膜２７は例えばインクジェット塗布によって形成することができるが、液滴を止めるためのバンクを非表示エリアに設けてもよい。
　下面フィルム１０は、支持基板を剥離した後に樹脂層１２の下面に貼り付けることで柔軟性に優れた表示デバイスを実現するための、例えばＰＥＴフィルムである。機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有する。
　以上にフレキシブルな表示デバイスについて説明したが、非フレキシブルな表示デバイスを製造する場合は、一般的に樹脂層の形成、基材の付け替え等が不要であるため、例えば、ガラス基板上にステップＳ２～Ｓ５の積層工程を行い、その後ステップＳ９に移行する。
　〔実施形態１〕
　図３（ａ）は表示デバイスの構成を示す平面図であり、図３（ｂ）は表示エリアに含まれるサブ画素の回路構成を示す回路図である。図３に示すように、表示デバイス２は、複数のサブ画素ＳＰを含む表示エリアＤＡと、表示エリアＤＡを取り囲む額縁領域（非表示エリア）ＮＡを含む。表示エリアＤＡには、ｘ方向に延伸する複数の走査信号線ＧＬ、ｘ方向に直交するｙ方向に延伸する複数のデータ信号線ＤＬ、ｘ方向に延伸する複数の発光制御線ＥＭ、およびｙ方向に延伸する複数の高電圧電源線ＰＬが設けられる。高電圧電源線ＰＬには、幹配線ＰＭを介してＥＬＶＤＤが供給される。
　発光素子ＥＳを含むサブ画素回路ＳＰは、データ信号線ＤＬ、走査信号線ＧＬ、発光制御線ＥＭ、高電圧電源線ＰＬ、および初期化電源線ＩＬに接続される。なお、容量Ｃｐの一方電極が高電圧電源線ＰＬに接続され、他方電極が駆動トランジスタＴａのゲート端子に接続される。駆動トランジスタＴａは、そのゲート端子が走査信号線ＧＬに接続され、そのソース端子が書き込みトランジスタＴｂを介してデータ信号線ＤＬに接続され、そのドレイン端子がトランジスタＴｄを介して発光素子ＥＳに接続される。データ信号線ＤＬはドライバチップＤＴに接続され、走査信号線ＧＬはゲートドライバＧＤ１・ＧＤ２に接続され、発光制御線ＥＭはエミッションドライバＥＤ１・ＥＤ２に接続される。ゲートドライバＧＤ１・ＧＤ２およびエミッションドライバＥＤ１・ＥＤ２は、額縁領域ＮＡに含まれるＴＦＴ層４にモノリシック形成される。
　ゲートドライバＧＤ１・ＧＤ２は、表示エリアＤＡを挟むように、表示エリアＤＡの短辺方向の両脇に配される。発光ドライバＥＤ１・ＥＤ２も、表示エリアＤＡを挟むように、表示エリアＤＡの短辺方向の両脇に配される。なお、エミッションドライバＥＤ１・ＥＤ２は、ゲートドライバＧＤ１・ＧＤ２よりも外側（デバイスのエッジ側）に位置する。
　額縁領域ＮＡの端子部ＴＳにはドライバチップＤＴ（ソースドライバ）がマウントされ、データ信号線ＤＬおよび幹配線ＰＭは、ドライバチップＤＴに接続される。データ信号線ＤＬについては、ＳＳＤ回路（ＴＦＴ層４にモノリシック形成される、時分割駆動用スイッチ回路）を介してドライバチップＤＴに接続される場合もある。端子部ＴＳにはフレキシブル回路基板ＦＫ（プロセッサ、電源回路等が実装された基板）が接続される。
　実施形態１では、表示エリアＤＡのエッジ（外縁）ＤＥ内に、サブ画素回路が形成されず、光が透過可能な領域Ａ１（第１領域）と、領域Ａ１を取り囲み、サブ画素回路が形成されない領域Ａ２（第２領域）とが設けられる。領域Ａ２は、表示エリアＤＡに囲まれた、信号線の引き回し領域である。領域Ａ１および領域Ａ２は、表示エリアＤＡのエッジＤＥ内に設けられる非表示エリアであり、表示エリアＤＡとは、表示エリアＤＡのエッジＤＥ内における領域Ａ１・Ａ２以外の領域をいう。
　領域Ａ１は例えば撮像用の光透過領域であり、複数のデータ信号線および複数の走査信号線が、引き回し領域である領域Ａ２を跨ぐ。
　図４は、実施形態１での第１領域周りの構成を示す平面図である。図４に示すように、表示エリアＤＡは、データ信号線ＤＬ１～ＤＬ１０および走査信号線ＧＬ１～ＧＬ１０を含み、表示エリアＤＡに垂直な方向から見て、データ信号線ＤＬ２～ＤＬ８および走査信号線ＧＬ３～ＧＬ１０が領域Ａ２を跨ぐように形成される。
　例えば、表示エリアＤＡにおける、走査信号線ＧＬ１およびデータ信号線ＤＬ１の交点付近にはサブ画素回路ＳＰが形成されるが、領域Ａ１および領域Ａ２にはサブ画素回路ＳＰが形成されない。サブ画素回路ＳＰは、発光素子とその制御回路で構成され（図３参照）、領域Ａ１は、平面視において、少なくともサブ画素回路ＳＰの占有領域よりも大きいものとする。
　図４では、領域Ａ２を跨ぐ走査信号線ＧＬ３～ＧＬ１０が領域Ａ１のエッジＥ１の外側を通り、領域Ａ２を跨ぐデータ信号線ＤＬ２～ＤＬ８が領域Ａ１のエッジＥ１の外側を通る。すなわち、領域Ａ２を跨ぐデータ信号線ＤＬ２～ＤＬ８および走査信号線ＧＬ３～ＧＬ１０は、領域Ａ１を避けるように引き回され（領域Ａ１を迂回し）、領域Ａ１内には、データ信号線および走査信号線が配されない。
　図５（ａ）は、実施形態１での表示エリアの構成を示す断面図であり、図５（ｂ）は、実施形態１での第１領域の構成を示す断面図である。図５のように、領域Ａ１については、表示エリアＤＡのトランジスタと同層にトランジスタが形成されず、表示エリアＤＡのアノード２２と同層に反射電極が形成されず、表示エリアＤＡのＥＬ層２４と同層にＥＬ層が形成されない。ただし領域域Ａ１には、下面フィルム１０、樹脂層１２、バリア層３、ＴＦＴ層４の無機絶縁膜（１６・１８・２０・２１）、表示エリアＤＡ内で共通のカソード２５（透光性金属膜）および封止層６（透光性）は形成される。これにより、領域Ａ１には撮像用の光透過路ＬＫが形成される。なお、エッジカバー２３に開口がなければサブ画素回路として機能（発光）しないため、エッジカバー２３に開口を設けずに、ダミーのトランジスタ、ダミーの発光層を設けてもよい。
　表示面（表示光の出射面）の裏側には、領域Ａ１（光透過路ＬＫ）と重なるように撮像素子ＣＭが配され、光透過路ＬＫを通過した外光を撮像素子ＣＭが受光する。
　実施形態１によれば、表示エリアＤＡ内の複数のデータ信号線および複数の走査信号線を断線させることなく領域Ａ１（撮像用の光透過路ＬＫ）を形成することができる。
　領域Ａ２は、配線の引き回し領域であるが、配線の集積性と採光効率を高めるため、領域Ａ１と同じ構成とすることが望ましい。
　図６は実施形態１の変形例である。図６のように、領域Ａ１について、表示エリアＤＡのトランジスタと同層のトランジスタ、および表示エリアＤＡのアノード２２と同層の反射電極は形成しないが、表示エリアＤＡのＥＬ層２４と同層の透光性ダミーＥＬ層２４ｄ（ダミー発光層を含む）は形成する構成でもよい（領域Ａ２も同構成とする）。ダミー発光層は、表示エリアＤＡの真正の発光層と同一形状かつ同サイズである。こうすれば、蒸着工程で用いるＦＭＭについて、領域Ａ１と表示エリアＤＡとで蒸着用の開口パターンを同一とすることができ、ＦＭＭの剛性を均一化することができる。
　領域Ａ１・Ａ２にダミー発光層を蒸着しない場合、ＦＭＭについては、表示エリアＤＡに対応する部分（開口あり）と、領域Ａ１・Ａ２に対応する部分（開口なし）とで、開口パターンが異なるため、ＦＭＭの剛性が領域Ａ１・Ａ２に対応する部分で変化し、領域Ａ２近辺の表示エリアに対応する部分で（皺等による）ＦＭＭの開口パターンずれが生じるおそれがある。これを回避するため、表示エリアＤＡに対応する部分と、領域Ａ１・Ａ２に対応する部分とで開口パターンを同一とし（領域Ａ１・Ａ２に対応する部分にも蒸着用の開口を設ける）、領域Ａ１・Ａ２にもダミー発光層を蒸着させる。なお、同一形状かつ同サイズとは、表示エリアＤＡと同じ開口パターンで領域Ａ１・Ａ２の蒸着を行うことを前提としたもので、蒸着ずれなどのわずかなパターンずれを含むものである。
　図７および図８は実施形態１の変形例である。図７のように、領域Ａ２を跨ぐデータ信号線ＤＬ２～ＤＬ８が領域Ａ２の片側に集められている構成でもよい。また、図８のように、表示エリアＤＡのエッジ（外縁）ＤＥ内に、サブ画素回路が形成されず、光が透過可能な、領域Ａ１（第１領域）およびＡ３（第３領域）と、領域Ａ１および領域Ａ３を取り囲み、サブ画素回路が形成されない領域Ａ２（第２領域）とが設けられ、領域Ａ２を跨ぐデータ信号線ＤＬ４・ＤＬ５が、領域Ａ１のエッジＥ１の外側かつ領域Ａ３のエッジＥ３の外側を通る構成でもよい。この場合、領域Ａ３を領域Ａ１と同構成とすることで、領域Ａ３に撮像用の光透過路を形成することができる。
　なお、図９のように、領域Ａ２の三方が表示エリアＤＡに囲まれ、残る一方が表示エリアのエッジＤＥに接するような構成でもよい。
　〔実施形態２〕
　図１０は、実施形態２での第１領域周りの構成を示す平面図である。実施形態１では、領域Ａ２を通る、複数のデータ信号線および複数の走査信号線について領域Ａ１を避けるように引き回しているが、図１０のように、例えば、領域Ａ２を通る、発光制御線ＥＭ６および高電圧電源線ＰＬ５についても領域Ａ１を避けるように引き回すことができる。
　〔まとめ〕
　本実施形態にかかる表示デバイスが備える電気光学素子（電流によって輝度や透過率が制御される電気光学素子）は特に限定されるものではない。本実施形態にかかる表示装置としては、例えば、電気光学素子としてＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）ディスプレイ、電気光学素子として無機発光ダイオードを備えた無機ＥＬディスプレイ、電気光学素子としてＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等が挙げられる。
　〔態様１〕
　複数の走査信号線と、前記複数の走査信号線に交差する複数のデータ信号線と、前記複数の走査信号線および前記複数のデータ信号線の複数の交点に対応して配置された複数のサブ画素回路を含む表示エリアを備える表示デバイスであって、
　各サブ画素回路は、トランジスタを含む制御回路、反射電極、発光素子、および透明電極を含み、
　サブ画素回路が形成されない、第１領域および第２領域が、前記第１領域が前記第２領域に囲まれるとともに前記第２領域が前記表示エリアに囲まれるように設けられ、
　前記表示エリアに垂直な方向から見て、前記複数の走査信号線のうちのいずれか複数の走査信号線、および、前記複数のデータ信号線のうちのいずれか複数のデータ信号線の少なくとも一方である複数の信号線が前記第２領域を跨ぐように設けられ、
　前記第２領域を跨ぐ前記複数の信号線が、前記第１領域のエッジの外側を通る表示デバイス。
　〔態様２〕
　前記第２領域を跨ぐ前記複数の信号線のうちの隣接する２つの信号線であって、前記第２領域内を通る前記隣接する２つの信号線の間隔が、前記第２領域外の表示エリアを通る前記隣接する２つの信号線の間隔よりも小さい例えば態様１に記載の表示デバイス。
　〔態様３〕
　前記第１領域は、１つのサブ画素回路が形成された領域よりも大きい例えば態様１または２に記載の表示デバイス。
　〔態様４〕
　前記表示エリアでは、前記発光素子よりも下層のＴＦＴ層に無機絶縁膜および平坦化膜が含まれ、
　前記無機絶縁膜および平坦化膜は、前記第１領域および前記第２領域にも形成されている例えば態様１～３のいずれか１項に記載の表示デバイス。
　〔態様５〕
　前記表示エリア、前記第１領域および前記第２領域を覆うように封止層が形成されている例えば態様４に記載の表示デバイス。
　〔態様６〕
　前記複数の信号線は、前記第１領域を避けるように引き回される例えば態様１～５のいずれか１項に記載の表示デバイス。
　〔態様７〕
　前記第１領域内には、走査信号線およびデータ信号線が配されない例えば態様１～６のいずれか１項に記載の表示デバイス。
　〔態様８〕
　前記第１領域と重なるように撮像用の光透過路が設けられている例えば態様１～７のいずれか１項に記載の表示デバイス。
　〔態様９〕
　表示面の反対側に撮像素子を備える例えば態様１～８のいずれか１項に記載の表示デバイス。
　〔態様１０〕
　前記第１領域および前記第２領域のうち少なくとも前記第１領域には、前記複数のサブ画素回路に含まれる複数の第１電極と同層の光反射電極が形成されない例えば態様１～９のいずれか１項に記載の表示デバイス。
　〔態様１１〕
　前記第１領域および前記第２領域のうち少なくとも前記第１領域には、前記複数のサブ画素回路に含まれる複数の発光層と同層の発光層が形成されない例えば態様１～１０のいずれか１項に記載の表示デバイス。
　〔態様１２〕
　前記第１領域および前記第２領域には、前記複数のサブ画素回路に含まれる複数の発光層と同層であり、かつ発光に寄与しないダミー発光層が形成される例えば態様１～１０のいずれか１項に記載の表示デバイス。
　〔態様１３〕
　前記複数のサブ画素回路それぞれの発光層は、第１電極のエッジを覆うエッジカバーの開口と重畳し、
　前記ダミー発光層は、エッジカバーの開口と重畳しない例えば態様１２に記載の表示デバイス。
　〔態様１４〕
　前記第１領域および前記第２領域にはトランジスタが形成されない例えば態様１～１３のいずれか１項に記載の表示デバイス。
　〔態様１５〕
　前記ダミー発光層は、各サブ画素回路に含まれる発光層と同一形状かつ同サイズである例えば態様１２に記載の表示デバイス。
　〔態様１６〕
　前記複数の信号線が、前記第２領域の一部に集められている例えば態様１～１５のいずれか１項に記載の表示デバイス。
　〔態様１７〕
　前記表示エリア下の基材には貫通孔が設けられていない例えば態様１～１６のいずれか１項に記載の表示デバイス。
　〔態様１８〕
　サブ画素回路が形成されない第３領域が、前記第２領域に囲まれるように設けられ、
　前記第２領域を跨ぐ複数の配線が、前記第１領域のエッジの外側かつ前記第３領域のエッジの外側を通る例えば態様１～１７のいずれか１項に記載の表示デバイス。
　２　　表示デバイス
　３　　バリア層
　４　　ＴＦＴ層
　５　　発光素子層
　６　　封止層
　１２　樹脂層
　１６・１８・２０　無機絶縁膜
　２１　平坦化膜
　２３　エッジカバー
　２４　ＥＬ層
　ＤＡ　表示エリア
　ＮＡ　額縁領域
　Ａ１　第１領域
　Ａ２　第２領域
　ＧＬ　走査信号線
　ＤＬ　データ信号線

Claims (18)

  1. 　複数の走査信号線と、前記複数の走査信号線に交差する複数のデータ信号線と、前記複数の走査信号線および前記複数のデータ信号線の複数の交点に対応して配置された複数のサブ画素回路を含む表示エリアを備える表示デバイスであって、
    　各サブ画素回路は、トランジスタを含む制御回路、反射電極、発光素子、および透明電極を含み、
    　サブ画素回路が形成されない、第１領域および第２領域が、前記第１領域が前記第２領域に囲まれるとともに前記第２領域が前記表示エリアに囲まれるように設けられ、
    　前記表示エリアに垂直な方向から見て、前記複数の走査信号線のうちのいずれか複数の走査信号線、および、前記複数のデータ信号線のうちのいずれか複数のデータ信号線の少なくとも一方である複数の信号線が前記第２領域を跨ぐように設けられ、
    　前記第２領域を跨ぐ前記複数の信号線が、前記第１領域のエッジの外側を通る表示デバイス。
  2. 　前記第２領域を跨ぐ前記複数の信号線のうちの隣接する２つの信号線であって、前記第２領域内を通る前記隣接する２つの信号線の間隔が、前記第２領域外の表示エリアを通る前記隣接する２つの信号線の間隔よりも小さい請求項１に記載の表示デバイス。
  3. 　前記第１領域は、１つのサブ画素回路が形成された領域よりも大きい請求項１または２に記載の表示デバイス。
  4. 　前記表示エリアでは、前記発光素子よりも下層のＴＦＴ層に無機絶縁膜および平坦化膜が含まれ、
    　前記無機絶縁膜および平坦化膜は、前記第１領域および前記第２領域にも形成されている請求項１～３のいずれか１項に記載の表示デバイス。
  5. 　前記表示エリア、前記第１領域および前記第２領域を覆うように封止層が形成されている請求項４に記載の表示デバイス。
  6. 　前記複数の信号線は、前記第１領域を避けるように引き回される請求項１～５のいずれか１項に記載の表示デバイス。
  7. 　前記第１領域内には、走査信号線およびデータ信号線が配されない請求項１～６のいずれか１項に記載の表示デバイス。
  8. 　前記第１領域と重なるように撮像用の光透過路が設けられている請求項１～７のいずれか１項に記載の表示デバイス。
  9. 　表示面の反対側に撮像素子を備える請求項１～８のいずれか１項に記載の表示デバイス。
  10. 　前記第１領域および前記第２領域のうち少なくとも前記第１領域には、前記複数のサブ画素回路に含まれる複数の第１電極と同層の光反射電極が形成されない請求項１～９のいずれか１項に記載の表示デバイス。
  11. 　前記第１領域および前記第２領域のうち少なくとも前記第１領域には、前記複数のサブ画素回路に含まれる複数の発光層と同層の発光層が形成されない請求項１～１０のいずれか１項に記載の表示デバイス。
  12. 　前記第１領域および前記第２領域には、前記複数のサブ画素回路に含まれる複数の発光層と同層であり、かつ発光に寄与しないダミー発光層が形成される請求項１～１０のいずれか１項に記載の表示デバイス。
  13. 　前記複数のサブ画素回路それぞれの発光層は、第１電極のエッジを覆うエッジカバーの開口と重畳し、
    　前記ダミー発光層は、エッジカバーの開口と重畳しない請求項１２に記載の表示デバイス。
  14. 　前記第１領域および前記第２領域にはトランジスタが形成されない請求項１～１３のいずれか１項に記載の表示デバイス。
  15. 　前記ダミー発光層は、各サブ画素回路に含まれる発光層と同一形状かつ同サイズである請求項１２に記載の表示デバイス。
  16. 　前記複数の信号線が、前記第２領域の一部に集められている請求項１～１５のいずれか１項に記載の表示デバイス。
  17. 　前記表示エリア下の基材には貫通孔が設けられていない請求項１～１６のいずれか１項に記載の表示デバイス。
  18. 　サブ画素回路が形成されない第３領域が、前記第２領域に囲まれるように設けられ、
    　前記第２領域を跨ぐ複数の配線が、前記第１領域のエッジの外側かつ前記第３領域のエッジの外側を通る請求項１～１７のいずれか１項に記載の表示デバイス。
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