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WO2018127950A1 - 光伝送装置 - Google Patents

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WO2018127950A1
WO2018127950A1 PCT/JP2017/000074 JP2017000074W WO2018127950A1 WO 2018127950 A1 WO2018127950 A1 WO 2018127950A1 JP 2017000074 W JP2017000074 W JP 2017000074W WO 2018127950 A1 WO2018127950 A1 WO 2018127950A1
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WO
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error correction
unit
monitor
code error
inner code
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Ceased
Application number
PCT/JP2017/000074
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English (en)
French (fr)
Inventor
聖史 斧原
泰久 島倉
理 飯島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to PCT/JP2017/000074 priority Critical patent/WO2018127950A1/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes

Definitions

  • the present invention relates to an optical transmission apparatus, and in particular, to receive an optical signal converted from a transmission signal including a plurality of transmission frames in which error correction coding of an outer code and error correction coding of an inner code are performed for each unit frame.
  • the present invention relates to a transmission apparatus.
  • the error correction function in the conventional optical transmission apparatus improves error correction performance by concatenating a plurality of codes. This is called a concatenated code, a code positioned in the preceding stage in the encoding process of the connected code is called an outer code, and a code positioned in the subsequent stage is called an inner code.
  • the error correction function in the conventional optical transmission apparatus handles a signal with a bit rate of 10 Gbps or 40 Gbps for an information signal to be transmitted and received, so that an outer code error correction encoding unit and an outer code error correction are performed with a single LSI (Large Scale Integration). It was possible to implement a decoding unit, an inner code error correction coding unit, and an inner code error correction decoding unit.
  • outer code error correction decoding unit In carrying out error correction of the received signal based on information theory in these outer code error correction coding unit, outer code error correction decoding unit, inner code error correction coding unit and inner code error correction decoding unit, In order to observe the influence of the signal distortion generated in the transmission path, it is necessary to obtain the sum of the number of correction bits of the frame decoded at the same timing in the decoding unit of each of the inner code and the outer code. It is necessary to synchronize the frame phase of the conversion unit.
  • the outer code error correction coding unit and outer code error correction decoding unit, and the inner code error correction coding unit and inner code error correction decoding unit must be implemented with a single LSI. It is difficult to implement the decoding unit for each of the outer code and the inner code with separate LSIs. Furthermore, when transmitting and receiving a bit rate exceeding 400 Gbps, the inner code decoding unit and the outer code decoding unit may be mounted on a plurality of LSIs.
  • the error correction information of the inner code and the outer code is temporally determined from the positions of FP (Frame Pulse) and MFP (Multi-Frame Pulse) generated from the LSI on which the outer code and the inner code are mounted.
  • FP Full Pulse
  • MFP Multi-Frame Pulse
  • an object of the present invention is to easily synchronize the measurement time of the number of error correction bits of the inner code and the outer code, and to accurately obtain the sum.
  • the optical transmission apparatus provides light converted from a transmission signal including a plurality of transmission frames in which error correction coding of an outer code and error correction coding of an inner code are performed for each unit frame.
  • An optical transmission device that receives a signal, wherein the optical signal is received and a conversion unit that converts the optical signal into an electrical signal is synchronized with the plurality of transmission frames included in the electrical signal.
  • a frame synchronization unit for generating a received signal, and performing error decoding of the inner code on the received signal for each unit frame, thereby generating a first decoded signal, and for each unit frame, An inner code error correction decoding unit that counts the number of first error correction bits, which is the number of bits corrected in error, and error decoding of the outer code for the first decoded signal for each unit frame And the second An outer code error correction decoding unit that generates a decoded signal and counts a second error correction bit number that is the number of bits in which an error has been corrected for each unit frame; and the first error correction bit number for each period An inner code error correction monitor unit that calculates a first addition value by adding, and an outer code error correction monitor unit that calculates a second addition value by adding the second error correction bit number for each period And reporting the cycle to the inner code error correction monitor unit and the outer code error correction monitor unit, and correcting the error for each cycle by summing the first addition value and the second addition value. And an overall error correction monitor unit for calculating the total
  • the optical transmission apparatus performs error correction coding of an outer code and error correction coding of an inner code for each unit frame, and includes a plurality of transmission frames including a monitor cycle bit indicating a cycle.
  • An optical transmission apparatus that receives a converted optical signal, the optical transmission device receiving the optical signal and converting the optical signal into an electrical signal, and the plurality of transmission frames included in the electrical signal. By synchronizing, a received signal is generated, and a frame synchronization unit that detects the monitor cycle bit, and error decoding of the inner code is performed on the received signal for each unit frame.
  • An inner code error correction decoding unit that generates a decoded signal and counts a first error correction bit number that is the number of bits in which an error is corrected for each unit frame, and for each unit frame, By performing error decoding of the outer code on one decoded signal, a second decoded signal is generated, and the number of second error correction bits, which is the number of bits corrected for errors, for each unit frame is counted.
  • An outer code error correction decoding unit, and an inner code for calculating a first addition value by adding the first error correction bit number for each period indicated by the monitor period bit detected by the frame synchronization unit An outer code error correction monitor that calculates a second addition value by adding the error correction monitor unit and the second error correction bit number for each period indicated by the monitor period bits detected by the frame synchronization unit And the first addition value and the second addition value are summed to calculate the total number of bits in which errors are corrected for each period indicated by the monitor period bits detected by the frame synchronization unit.
  • the overall error correction monitoring unit that, characterized in that it comprises a.
  • the optical transmission apparatus is an optical transmission device that converts light transmitted from a transmission signal including a plurality of transmission frames that have been subjected to error correction coding of an outer code and error correction coding of an inner code for each unit frame.
  • An optical transmission device that receives a signal, wherein the optical signal is received and a conversion unit that converts the optical signal into an electrical signal is synchronized with the plurality of transmission frames included in the electrical signal.
  • a frame synchronization unit that generates a received signal, a first dividing unit that divides the received signal into n divided received signals that are integers of 2 or more, and the n divided received signals for each unit frame
  • error decoding of the inner code is performed to generate n first divided decoded signals, and n first error correction bits that are the number of bits in which the error is corrected for each unit frame
  • An error correction decoding unit a second dividing unit that synthesizes the n first divided decoded signals and divides them into m second divided decoded signals that are integers of 2 or more, and for each unit frame
  • By performing error decoding of the outer code on the m second divided decoded signals to generate m third divided decoded signals and the number of bits in which the error is corrected for each unit frame By adding the m number of outer code error correction decoding units that count the number m of the second error correction bits and the number n of the first error correction bits for each period, By adding the n number of inner code
  • a code error correction monitor unit, the n inner code error correction monitor units, and the m outer codes The correction correction monitor unit is notified of the period, and the sum of the n first addition values and the m second addition values is calculated to calculate the total number of bits in which errors are corrected for each period. And an overall error correction monitor unit.
  • the number of error correction bits is added in the inner code error correction decoding unit and the outer code error correction coding unit based on the period notified from the overall error correction monitoring unit. Therefore, it is possible to easily synchronize the measurement time of the number of error correction bits of the inner code and the outer code, and to accurately obtain the sum.
  • the error correction bit is determined in the inner code error correction decoding unit and the outer code error correction encoding unit based on the cycle indicated by the monitor cycle bit included in the transmission frame. Since the numbers are added, it is possible to easily synchronize the measurement times of the error correction bit numbers of the inner code and the outer code, and to accurately obtain the sum.
  • FIG. 1 is a block diagram schematically showing a configuration of an optical communication system according to Embodiments 1 to 4.
  • FIG. 1 is a block diagram schematically showing a configuration of an optical transmission device in a first embodiment.
  • 6 is a schematic diagram showing a configuration of an OTUk frame according to Embodiments 1, 2, and 4.
  • FIG. 6 is a schematic diagram showing a configuration of an FEC frame in the first to fourth embodiments.
  • 3 is a block diagram schematically showing a configuration of an inner code error correction monitor unit in the first embodiment.
  • FIG. 6 is a schematic diagram illustrating an example of a PM_SYNC signal in Embodiment 1.
  • FIG. 3 is a block diagram schematically showing a configuration of an outer code error correction monitoring unit in the first embodiment.
  • FIG. 6 is a block diagram schematically showing a configuration of an optical transmission apparatus in a second embodiment.
  • FIG. 10 is a block diagram schematically showing a configuration of an inner code error correction monitor unit in the second embodiment.
  • FIG. 10 is a block diagram schematically showing a configuration of an outer code error correction monitor unit in the second embodiment.
  • FIG. 6 is a block diagram schematically showing a configuration of an optical transmission device in the third and fourth embodiments.
  • FIG. 10 is a block diagram schematically showing a configuration of a transmission unit in a third embodiment.
  • FIG. 10 is a schematic diagram illustrating a configuration of an OTUk frame in a third embodiment.
  • FIG. 10 is a block diagram schematically showing a configuration of a receiving unit in a third embodiment.
  • FIG. 10 is a block diagram schematically showing a configuration of an inner code error correction monitor unit in the third embodiment.
  • FIG. 10 is a block diagram schematically showing a configuration of an outer code error correction monitoring unit in a third embodiment.
  • FIG. 10 is a block diagram schematically showing a configuration of a transmission unit in a fourth embodiment.
  • FIG. 10 is a block diagram schematically showing a configuration of a receiving unit in a fourth embodiment.
  • FIG. 1 is a block diagram schematically showing a configuration of an optical communication system 100 according to the first embodiment.
  • the optical communication system 100 includes an optical transmission device 110A and an optical transmission device 110B.
  • the two optical transmission apparatuses 110A and 110B are connected by a communication path 101.
  • the optical transmission apparatus 110 when it is not necessary to distinguish each of the optical transmission apparatuses 110A and 110B, they are referred to as the optical transmission apparatus 110.
  • FIG. 2 is a block diagram schematically showing the configuration of the optical transmission apparatus 110 according to the first embodiment.
  • the optical transmission device 110 includes a transmission unit 120 and a reception unit 130.
  • the optical transmission apparatus 110 transmits / receives an optical signal converted from a transmission signal including a plurality of transmission frames subjected to error correction coding of an outer code and error correction coding of an inner code for each unit frame.
  • the transmission unit 120 includes an OTU (Optical channel Transport Unit) framer 121, an outer code error correction encoding unit 122, an inner code error correction encoding unit 123, and an E / O (Electrical / Optical) conversion unit 124. .
  • OTU Optical channel Transport Unit
  • E / O Electronic / Optical
  • the OTU framer 121 converts the client signal CS indicating the data to be transmitted to the communication path 101 into an OTUk frame that is a transmission frame, and transmits the transmission signal including a plurality of converted OTUk frames to the outer code error correction encoding unit 122.
  • the OTU framer 121 satisfies “ITU-T Recommendation G.709 / Y.1331”.
  • K in the OTUk frame is an identification number representing a bit rate, and is an integer of 0 or more.
  • FIG. 3 is a schematic diagram showing the configuration of the OTUk frame.
  • the OTUk frame 102 includes an overhead part 102a, a payload part 102b, and an error correction parity part 102c.
  • the overhead unit 102a stores overhead information such as FAS (Frame Alignment Signal) and MFAS (Multi-FAS).
  • the payload part 102b stores the client signal CS.
  • the error correction parity unit 102c stores redundant bits added by the outer code error correction coding unit 122 and the inner code error correction coding unit 123.
  • the outer code error correction encoding unit 122 encodes the transmission signal by adding the redundant bits corresponding to the transmission signal as an information sequence.
  • the outer code error correction encoding unit 122 then provides the encoded transmission signal (first encoded signal) to the inner code error correction encoding unit 123.
  • the outer code error correction coding unit 122 divides the signal in the OTUk frame into several parts so as to be easily coded, and performs coding.
  • the frame encoded in this way is called an FEC frame (unit frame).
  • FIG. 4 is a schematic diagram showing the configuration of the FEC frame.
  • the outer code FEC frame 103 # includes an information bit portion 103a and an outer code redundant bit portion 103b in order from the head of the frame.
  • the inner code redundant bit unit 103c is added by the inner code error correction coding unit 123 as described later.
  • the inner code error correction encoding unit 123 encodes the first encoded signal, which is the encoded transmission signal, as an information sequence and adds redundant bits corresponding to the information sequence.
  • the inner code error correction encoding unit 123 supplies the transmission signal (second encoded signal) thus encoded to the E / O conversion unit 124.
  • the inner code FEC frame 103 includes an information bit part 103a, an outer code redundant bit part 103b, and an inner code redundant bit part 103c.
  • the E / O conversion unit 124 converts an electrical signal, which is a transmission signal (second encoded signal) subjected to error correction coding, into an optical signal OS, and transmits the optical signal OS to the communication path 101. .
  • the receiving unit 130 of the optical transmission apparatus 110 includes an O / E (Optical / Electrical) conversion unit 131, a frame synchronization unit 132, an inner code error correction decoding unit 133, an outer code error correction decoding unit 134, and an OTU.
  • a deframer 135, an inner code error correction monitor unit 140, an outer code error correction monitor unit 150, and an overall error correction monitor unit 160 are provided.
  • the inner code error correction decoding unit 133 and the inner code error correction monitor unit 140 are connected by the first serial bus 170.
  • Outer code error correction decoding section 134 and outer code error correction monitor section 150 are connected by a second serial bus 171.
  • the inner code error correction monitor unit 140 and the overall error correction monitor unit 160 are connected by a third serial bus 172 and a first control line 174.
  • the outer code error correction monitor unit 150 and the overall error correction monitor unit 160 are connected by a fourth serial bus 173 and a second control line 175.
  • the serial bus includes I2C that satisfies "THE I2C-BUS SPECIFICATION” and MDIO (Management Data Input / Output) that satisfies "IEEE802.3ba”, etc., LSI, FPGA (Field Programmable Gate Array, ROM, and ROM). ), Etc., to exchange alarms such as reception errors and performance information.
  • the O / E converter 131 receives an optical signal from the communication path 101 and converts the optical signal into an electrical signal.
  • the frame synchronization unit 132 generates a reception signal by synchronizing a plurality of OTUk frames 102 included in the electrical signal converted by the O / E conversion unit 131. For example, the frame synchronization unit 132 synchronizes the OTUk frame 102 from the overhead unit 102 a of the OTUk frame 102 of the electrical signal, and transmits a reception signal including the synchronized frame to the inner code error correction decoding unit 133.
  • the inner code error correction decoding unit 133 performs error correction decoding processing of the inner code of the received signal, and provides the decoded received signal (first decoded signal) to the outer code error correction decoding unit 134. For example, the inner code error correction decoding unit 133 generates a first decoded signal by performing error decoding of the inner code on the received signal for each FEC frame. Further, the inner code error correction decoding unit 133 counts the number of error correction bits (first error correction bit number), which is the number of bits corrected for errors, for each FEC frame.
  • Outer code error correction decoding section 134 further performs error correction decoding processing of the outer code on the first decoded signal that is the received signal that has been subjected to error correction decoding of the inner code by inner code error correction decoding section 133.
  • the received received signal (second decoded signal) is transmitted to the OTU deframer 135.
  • the outer code error correction decoding unit 134 generates the second decoded signal by performing error decoding of the outer code on the received signal for each FEC frame. Further, the outer code error correction decoding unit 134 counts the number of error correction bits (second error correction bit number), which is the number of bits corrected for errors, for each FEC frame.
  • the OTU deframer 135 deletes the overhead part 102a and the error correction parity part 102c of the OTUk frame 102 shown in FIG. 3, and outputs the signal stored in the payload part 102b as the client signal CS.
  • the inner code error correction monitor unit 140 reads error correction information indicating the number of error correction bits of the FEC frame generated by the inner code error correction decoding unit 133 via the first serial bus 170.
  • the error correction information may include the number of uncorrectable frames of the FEC frame and other information.
  • the inner code error correction monitoring unit 140 calculates the added value (first added value) by periodically adding the number of error correction bits indicated by the read error correction information. The cycle for adding the number of error correction bits is notified from the overall error correction monitor unit 160.
  • FIG. 5 is a block diagram schematically showing the configuration of the inner code error correction monitoring unit 140.
  • the inner code error correction monitor unit 140 includes a monitor I / F unit 141, an error correction bit addition unit 142, a PM_SYNC detection unit 143, a register unit 144 as a first register unit, and a serial bus I / F unit 145. Is provided.
  • the monitor I / F unit 141 functions as a first interface unit that communicates with the inner code error correction decoding unit 133.
  • the monitor I / F unit 141 uses the first serial bus 170 to transmit bits for which error correction has been performed by the inner code error correction decoding unit 133 from the inner code error correction decoding unit 133 for each FEC frame. Error correction information indicating the number is received.
  • the error correction bit addition unit 142 sequentially acquires error correction information indicating the number of error correction bits from the inner code error correction decoding unit 133, and sequentially adds the number of error correction bits indicated by the acquired error correction information. It functions as an error correction bit adder.
  • PM_SYNC detector 143 functions as a second interface unit that communicates with overall error correction monitor unit 160.
  • the PM_SYNC detection unit 143 receives a PM_SYNC signal that is a periodic signal output from the overall error correction monitor unit 160 via the first control line 174 and transmits the PM_SYNC signal to the error correction bit addition unit 142.
  • FIG. 6 is a schematic diagram illustrating an example of the PM_SYNC signal.
  • the error correction bit addition unit 142 stops adding the number of error correction bits indicated by the error correction information at the timing of receiving the PM_SYNC signal. For example, the error correction bit adding unit 142 stops the addition at the timing when the PM_SYNC signal shown in FIG. 6 indicates “1”. Then, the error correction bit addition unit 142 stores the addition result in the register unit 144. Next, the error correction bit addition unit 142 clears (resets) the addition result to “0” and restarts the addition.
  • the addition result here is an addition value of the number of bits corrected by the inner code error correction decoding unit 133 for each period indicated by the PM_SYNC signal.
  • the serial bus I / F unit 145 functions as a fifth interface unit that communicates with the overall error correction monitor unit 160.
  • the serial bus I / F unit 145 communicates with the overall error correction monitor unit 160 via the third serial bus 172.
  • the overall error correction monitor unit 160 makes an access request (first access request) to the serial bus I / F unit 145 via the third serial bus 172, so that the addition result is received from the register unit 144. Is read.
  • control lines for FP and MFP are used between the inner code error correction decoding unit and the inner code error correction monitor unit.
  • control lines for FP and MFP are not used, and the first serial bus 170 mounted between the inner code error correction decoding unit 133 and the inner code error correction monitor unit 140 is used.
  • the serial bus is normally connected between a DSP (Digital Signal Processor) and an external control circuit, and is prepared for monitoring an alarm in each block.
  • DSP Digital Signal Processor
  • the inner code error correction decoding unit 133 and the inner code error correction monitor unit 140 may be mounted on the same LSI.
  • the interface in this case does not necessarily need to use a serial bus, and may use control lines for FP and MFP.
  • the outer code error correction monitor unit 150 reads the error correction information indicating the number of correction bits of the FEC frame generated by the outer code error correction decoding unit 134 via the second serial bus 171.
  • the outer code error correction monitor unit 150 adds the number of correction bits indicated by the error correction information for each period indicated by the PM_SYNC signal sent from the overall error correction monitor unit 160 via the second control line 175.
  • the added result (second added value) is calculated.
  • overall error correction monitor unit 160 reads the addition result from outer code error correction monitor unit 150 by sending an access request (second access request) via fourth serial bus 173.
  • FIG. 7 is a block diagram schematically showing the configuration of the outer code error correction monitoring unit 150.
  • the outer code error correction monitoring unit 150 includes a monitor I / F unit 151 as a third interface unit, an error correction bit addition unit 152 as a second error correction bit addition unit, and a PM_SYNC detection unit 153 as a fourth interface unit.
  • a register unit 154 as a second register unit, and a serial bus I / F unit 155 as a sixth interface unit.
  • Each unit of the outer code error correction monitor unit 150 performs the same processing as the corresponding unit of the inner code error correction monitor unit 140 shown in FIG.
  • the outer code error correction decoding unit 134 and the outer code error correction monitor unit 150 may be mounted on the same LSI.
  • the overall error correction monitor unit 160 transmits a monitor synchronization signal to the inner code error correction monitor unit 140 and the outer code error correction monitor unit 150 via the first control line 174 and the second control line 175.
  • the PM_SYNC signal is a synchronization signal of performance monitor information defined in “CFP MSA Management Interface Specification”.
  • the PM_SYNC signal normally communicates between the host and the module on a one-to-one basis.
  • the PM_SYNC signal is communicated between the host and the module on a one-to-one basis. From the overall error correction monitor unit 160 to the inner code error correction monitor unit 140 and the outer code error correction monitor unit 150, By transmitting the PM_SYNC signal at the same timing, it becomes possible to match the timing with the measurement cycle of the number of error bits of the inner code and the outer code. At this time, the signal wiring lengths of the overall error correction monitoring unit 160 and the inner code error correction monitoring unit 140 and the signal wiring lengths of the overall error correction monitoring unit 160 and the outer code error correction monitoring unit 150 need to be the same. .
  • the overall error correction monitor unit 160 reads the addition results stored in the register units 144 and 154 in the inner code error correction monitor unit 140 and the outer code error correction monitor unit 150, respectively, and adds the respective results to obtain a period. Each time, the total number of error correction bits indicated by the error correction information is calculated.
  • the processing circuit 10 may be a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuits), or an FPGA.
  • a part or all of the inner code error correction monitor unit 140, the outer code error correction monitor unit 150, and the entire error correction monitor unit 160 are, for example, a memory 11 and a memory as shown in FIG. 11 may be configured with a processor 12 such as a CPU (Central Processing Unit) that executes a program stored in the computer 11.
  • a program may be provided through a network, or may be provided by being recorded on a recording medium.
  • Embodiment 2 assumes a case where the PM_SYNC signal described in the first embodiment cannot be used.
  • the optical communication system 200 includes an optical transmission device 210A and an optical transmission device 210B.
  • the two optical transmission apparatuses 210A and 210B are connected by the communication path 101.
  • an optical transmission apparatus 210 When it is not necessary to distinguish each of the optical transmission apparatuses 210A and 210B, they are referred to as an optical transmission apparatus 210.
  • FIG. 9 is a block diagram schematically showing the configuration of the optical transmission apparatus 210 in the second embodiment.
  • the optical transmission apparatus 210 includes a transmission unit 120 and a reception unit 230.
  • the optical transmission apparatus 210 in the second embodiment is configured in the same manner as the optical transmission apparatus 110 in the first embodiment except for the receiving unit 230.
  • the receiving unit 230 includes an O / E conversion unit 131, a frame synchronization unit 132, an inner code error correction decoding unit 133, an outer code error correction decoding unit 134, an OTU deframer 135, and an inner code error correction monitoring unit. 240, an outer code error correction monitor unit 250, and an overall error correction monitor unit 260.
  • the receiving unit 230 in the second embodiment is configured in the same manner as the receiving unit 130 in the first embodiment except for the inner code error correction monitor unit 240, the outer code error correction monitor unit 250, and the overall error correction monitor unit 260. Yes.
  • the inner code error correction monitoring unit 240 and the overall error correction monitoring unit 260 are connected by the third serial bus 172, and unlike the first embodiment, the first control line 174 is used. Not.
  • the outer code error correction monitor unit 250 and the overall error correction monitor unit 260 are connected by the fourth serial bus 173, and unlike the first embodiment, the second control line 175 is not used.
  • the overall error correction monitor unit 260 notifies the inner code error correction monitor unit 240 via the third serial bus 172 and also the outer code error correction monitor via the fourth serial bus 173. The period is notified to the unit 250.
  • FIG. 10 is a block diagram schematically showing the configuration of the inner code error correction monitoring unit 240.
  • the inner code error correction monitoring unit 240 includes a monitor I / F unit 141, an error correction bit addition unit 242, a register unit 144, a serial bus I / F unit 145, and an access detection unit 246.
  • the inner code error correction monitoring unit 240 in the second embodiment is configured in the same manner as the inner code error correction monitoring unit 140 in the first embodiment except for the access detection unit 246 and the error correction bit addition unit 242.
  • the serial bus I / F unit 145 functions as a second interface unit that communicates with the overall error correction monitor unit 260.
  • the access detection unit 246 detects an access request from the overall error correction monitor unit 260 to the serial bus I / F unit 145. When the access detection unit 246 detects an access request, the access detection unit 246 notifies the error correction bit addition unit 242.
  • the error correction bit addition unit 242 stops adding the number of error correction bits indicated by the error correction information at the timing when the notification from the access detection unit 246 is received. Then, the error correction bit addition unit 242 stores the addition result in the register unit 144. Next, the error correction bit addition unit 242 clears the addition result to “0” and restarts the addition.
  • the addition result here is the number of bits corrected by the inner code error correction decoding unit 133 for each period in which an access request is made from the overall error correction monitor unit 260.
  • FIG. 11 is a block diagram schematically showing the configuration of the outer code error correction monitoring unit 250.
  • the outer code error correction monitor unit 250 includes a monitor I / F unit 151, an error correction bit addition unit 252, a register unit 154, a serial bus I / F unit 155, and an access detection unit 256.
  • Each unit of the outer code error correction monitor unit 250 performs the same processing as the corresponding unit of the inner code error correction monitor unit 240 shown in FIG.
  • the serial bus I / F unit 155 functions as a fourth interface unit that communicates with the overall error correction monitor unit 260.
  • the overall error correction monitoring unit 260 does not transmit the PM_SYNC signal in the second embodiment, unlike the first embodiment.
  • the overall error correction monitor unit 260 then issues an access request (first access request) to the inner code error correction monitor unit 240 via the third serial bus 172.
  • the serial bus I / F unit 145 transmits the calculation result stored in the register unit 144 to the overall error correction monitor unit 260.
  • the overall error correction monitor unit 260 makes an access request (second access request) to the outer code error correction monitor unit 250 through the fourth serial bus 173.
  • the serial bus I / F unit 155 transmits the calculation result stored in the register unit 154 to the overall error correction monitor unit 260.
  • the total error correction monitor unit 260 calculates the total number of error correction bits indicated by the error correction information by summing the read addition results.
  • register access from the overall error correction monitoring unit 260 to the inner code error correction monitoring unit 240 and the outer code error correction monitoring unit 250 must be performed simultaneously.
  • the inner code error correction monitor unit 240 is mounted inside the CFP-DCO optical transceiver, and the outer code error correction monitor unit 250 is installed on the side of the mother board on which the CFP-DCO optical transceiver is mounted. Therefore, the overall error correction monitor unit 260 can be accessed simultaneously by dividing the bus.
  • the optical communication system 300 includes an optical transmission device 310A and an optical transmission device 310B.
  • the two optical transmission apparatuses 310A and 310B are connected by the communication path 101.
  • an optical transmission apparatus 310 When it is not necessary to distinguish each of the optical transmission apparatuses 310A and 310B, they are referred to as an optical transmission apparatus 310.
  • FIG. 12 is a block diagram schematically showing a configuration of optical transmission apparatus 310 in the third embodiment.
  • the optical transmission device 310 includes a transmission unit 320 and a reception unit 330.
  • FIG. 13 is a block diagram schematically showing a configuration of transmission section 320 in the third embodiment.
  • the transmission unit 320 includes an OTU framer 321, an outer code error correction encoding unit 122, an inner code error correction encoding unit 123, an E / O conversion unit 124, and an integration start instruction adding unit 325.
  • Transmitting section 320 in the third embodiment is configured in the same manner as transmitting section 120 in the first embodiment except for OTU framer 321 and integration start instruction adding section 325.
  • the accumulation start instruction adding unit 325 periodically issues an instruction to the OTU framer 321 as an instruction to start accumulation of correction bits.
  • the OTU framer 321 performs the same processing as in the first embodiment, and receives an instruction from the integration start instruction adding unit 325 and adds an integration start instruction to the OTUk frame. For example, the OTU framer 321 assigns a monitor cycle bit 302d to the overhead unit 302a as in the OTUk frame 302 shown in FIG. “1 (High)” is inserted into 302d. The period can be indicated by the monitor period bit 302d.
  • FIG. 15 is a block diagram schematically showing a configuration of receiving section 330 in the third embodiment.
  • the reception unit 330 includes an O / E conversion unit 131, a frame synchronization unit 332, an inner code error correction decoding unit 133, an outer code error correction decoding unit 134, an OTU deframer 135, and an inner code error correction monitoring unit. 340, an outer code error correction monitor unit 350, an overall error correction monitor unit 360, and an integration start instruction unit 361.
  • the receiving unit 330 in the third embodiment is the same as that in the third embodiment except for the frame synchronization unit 332, the inner code error correction monitor unit 340, the outer code error correction monitor unit 350, the overall error correction monitor unit 360, and the integration start instruction unit 361. 1 is configured in the same manner as the first receiving unit 130.
  • the inner code error correction monitor unit 340 and the overall error correction monitor unit 360 are connected by the third serial bus 172, and unlike the first embodiment, the first control line 174 is used. Not.
  • the inner code error correction monitor unit 340 and the integration start instruction unit 361 are connected by a third control line 376.
  • the outer code error correction monitor unit 350 and the overall error correction monitor unit 360 are connected by the fourth serial bus 173, and unlike the first embodiment, the second control line 175 is not used.
  • the outer code error correction monitor unit 350 and the integration start instruction unit 361 are connected by a fourth control line 377. Furthermore, the integration start instruction unit 361 and the overall error correction monitor unit 360 are connected by a fifth control line 378.
  • the frame synchronization unit 332 performs the same processing as in the first embodiment, and detects whether or not an integration start instruction is included in the OTUk frame 302 included in the received signal. For example, the frame synchronization unit 332 detects the monitor cycle bit 302d assigned to the overhead unit 302a of the OTUk frame 302, confirms the value thereof, and starts integration when the value is “0 (Low)”. It is determined that no instruction is included, and if this value is “1”, it is determined that an integration start instruction is included. Then, when the OTUk frame 302 includes an integration start instruction, the frame synchronization unit 332 notifies the integration start instruction unit 361. In the third embodiment, the inner code error correction monitor unit 340 and the outer code error correction monitor unit 350 add the number of error correction bits in the cycle indicated by the monitor cycle bit 302d detected by the frame synchronization unit 332.
  • the integration start instruction unit 361 receives an inner code error correction monitor unit 340, an outer code error via the third control line 376, the fourth control line 377, and the fifth control line 378.
  • An integration start instruction signal which is a signal indicating an instruction, is sent to the correction monitor unit 350 and the overall error correction monitor unit 360.
  • the integration start instruction signal is, for example, a signal that outputs “1 (High)” at the timing of receiving an instruction from the frame synchronization unit 332 and then returns to “0 (Low)”. Since the OTUk frame 302 includes an integration start instruction periodically, the integration start instruction signal is also a signal that periodically outputs “1”, and can indicate the period.
  • FIG. 16 is a block diagram schematically showing the configuration of the inner code error correction monitoring unit 340.
  • the inner code error correction monitor unit 340 includes a monitor I / F unit 141, an error correction bit addition unit 342, a register unit 144, a serial bus I / F unit 145, and an integration start instruction signal detection unit 347.
  • the inner code error correction monitoring unit 340 in the third embodiment is configured in the same manner as the inner code error correction monitoring unit 140 in the first embodiment, except for the error correction bit adding unit 342 and the integration start instruction signal detecting unit 347. Yes.
  • the serial bus I / F unit 145 functions as a third interface unit.
  • the integration start instruction signal detection unit 347 functions as a first detection unit that detects an instruction from the integration start instruction unit 361.
  • the integration start instruction signal detection unit 347 receives the integration start instruction signal that is a periodic signal output from the integration start instruction unit 361 via the third control line 376 and transmits the integration start instruction signal to the error correction bit addition unit 342. .
  • the error correction bit addition unit 342 stops adding the number of error correction bits indicated by the error correction information at the timing of receiving the integration start instruction signal. For example, the error correction bit adding unit 342 stops the addition at a timing when the integration start instruction signal indicates “1”. Then, the error correction bit addition unit 342 stores the addition result in the register unit 144. Next, the error correction bit addition unit 342 clears the addition result to “0” and restarts the addition.
  • the addition result here is the number of bits corrected by the inner code error correction decoding unit 133 for each period indicated by the integration start instruction signal.
  • FIG. 17 is a block diagram schematically showing the configuration of the outer code error correction monitor unit 350.
  • the outer code error correction monitor unit 350 includes a monitor I / F unit 151, an error correction bit addition unit 352, a register unit 154, a serial bus I / F unit 155, and an integration start instruction signal detection unit 357.
  • Each unit of the outer code error correction monitor unit 350 performs the same processing as the corresponding unit of the inner code error correction monitor unit 340 shown in FIG.
  • error correction bit adder 352 functions as a second error correction bit adder
  • integration start instruction signal detector 357 functions as a second detector
  • serial bus I / F unit 155 It functions as a fourth interface unit.
  • the integration start instructing unit 361 transmits the integration start instruction signal to the inner code error correction monitoring unit 340 and the outer code error correction monitoring unit 350 at the same timing, so that the measurement cycle of the number of error bits of the inner code and the outer code is set. It becomes possible to adjust the timing. At this time, the signal wiring lengths of the integration start instruction unit 361 and the inner code error correction monitor unit 340 need to be the same as the signal wiring lengths of the integration start instruction unit 361 and the outer code error correction monitor unit 350.
  • the overall error correction monitor unit 360 reads the addition results stored in the register units 144 and 154 in the inner code error correction monitor unit 340 and the outer code error correction monitor unit 350 after the timing at which the integration start instruction signal is received. Then, the sum of the number of error correction bits indicated by the error correction information is calculated by adding the respective results.
  • Embodiment 3 since the addition results in the inner code error correction monitor unit 340 and the outer code error correction monitor unit 350 are held unless the monitoring period inserted by the OTU framer 321 of the transmission unit 320 is exceeded, The register access from the error correction monitor unit 360 to the inner code error correction monitor unit 340 and the outer code error correction monitor unit 350 need not be performed simultaneously with the timing at which the integration start instruction signal is received.
  • Embodiment 4 FIG.
  • systems for transmitting and receiving signals having a bit rate exceeding 400 Gbps are being developed.
  • the fourth embodiment assumes such a case.
  • the optical communication system 400 includes an optical transmission device 410A and an optical transmission device 410B.
  • the two optical transmission devices 410A and 410B are connected by the communication path 101.
  • an optical transmission apparatus 410 When it is not necessary to distinguish each of the optical transmission apparatuses 410A and 410B, they are referred to as an optical transmission apparatus 410.
  • FIG. 12 is a block diagram schematically showing the configuration of the optical transmission apparatus 410 according to the fourth embodiment.
  • the optical transmission device 410 includes a transmission unit 420 and a reception unit 430.
  • FIG. 18 is a block diagram schematically showing a configuration of transmission section 420 in the fourth embodiment.
  • the transmission unit 420 includes an OTU framer 121, a plurality of outer code error correction encoding units 422-1 to 422-m (m is an integer of 2 or more), and a plurality of inner code error correction encoding units 423-1 to 423-1 423-n (n is an integer of 2 or more), an E / O conversion unit 424, a first OTU frame switching unit 426, and a second OTU frame switching unit 427.
  • the OTU framer 121 of the transmission unit 420 in the fourth embodiment is configured similarly to the OTU framer 121 of the transmission unit 120 in the first embodiment.
  • the OTU framer 121 of the transmission unit 420 in the fourth embodiment provides the transmission signal to the first OTU frame switching unit 426. Further, when it is not necessary to particularly distinguish each of the plurality of outer code error correction encoding units 422-1 to 422-m, they are referred to as outer code error correction encoding units 422. When there is no need to particularly distinguish each of the plurality of inner code error correction encoding units 423-1 to 423-n, they are referred to as inner code error correction encoding units 423.
  • the first OTU frame switching unit 426 divides the transmission signal given from the OTU framer 121 into m pieces, and gives them to the outer code error correction coding unit 422 as the first divided transmission signals.
  • the outer code error correction encoding unit 422 encodes the divided transmission signal by adding the redundant bits corresponding to the first divided transmission signal as an information series. Then, the outer code error correction encoding unit 422 gives the encoded divided transmission signal (first divided encoded signal) to the second OTU frame switching unit 427.
  • the second OTU frame switching unit 427 synthesizes the encoded first divided coded signal given from the outer code error correction coding unit 422, divides it into n pieces, and uses the second divided transmission signal as an inner code error correction.
  • the data is supplied to the encoding unit 423.
  • the inner code error correction encoding unit 423 performs encoding by using the second divided transmission signal as an information series and adding redundant bits corresponding thereto.
  • the inner code error correction encoding unit 423 supplies the E / O conversion unit 424 with the divided transmission signal (second divided encoded signal) thus encoded.
  • the E / O converter 424 combines the error correction encoded transmission signal (second divided encoded signal), converts the combined electric signal into the optical signal OS, and transmits the optical signal OS to the communication path 101. To do.
  • FIG. 19 is a block diagram schematically showing a configuration of receiving section 430 in the fourth embodiment.
  • the reception unit 430 includes an O / E conversion unit 131, a frame synchronization unit 132, a plurality of inner code error correction decoding units 433-1 to 433-n, and a plurality of outer code error correction decoding units 434-1 to 434-1 434-m, an OTU deframer 435, a plurality of inner code error correction monitoring units 440-1 to 440-n, a plurality of outer code error correction monitoring units 450-1 to 450-m, and an overall error correction monitoring unit 460 And a third OTU frame switching unit 436 and a fourth OTU frame switching unit 437.
  • the O / E conversion unit 131 and the frame synchronization unit 132 of the reception unit 430 in the fourth embodiment are configured in the same manner as the O / E conversion unit 131 and the frame synchronization unit 132 of the reception unit 130 in the first embodiment.
  • frame synchronization section 132 in the fourth embodiment provides the received signal to third OTU frame switching section 436.
  • the outer code error correction decoding unit 434 is referred to.
  • inner code error correction monitoring units 440 When there is no need to particularly distinguish each of the plurality of inner code error correction monitoring units 440-1 to 440-n, they are referred to as inner code error correction monitoring units 440.
  • outer code error correction monitoring unit 450 When there is no need to particularly distinguish each of the plurality of outer code error correction monitoring units 450-1 to 450-m, it is referred to as an outer code error correction monitoring unit 450.
  • the third OTU frame switching unit 436 functions as a first dividing unit that divides the reception signal given from the frame synchronization unit 132 into n pieces and gives each to the inner code error correction decoding unit 433 as a divided reception signal.
  • the inner code error correction decoding unit 433 performs error correction decoding processing of the inner code of the divided reception signal, and gives the decoded divided reception signal (first division decoded signal) to the fourth OTU frame switching unit 437.
  • the fourth OTU frame switching unit 437 synthesizes the first divided decoded signal given from the inner code error correction decoding unit 433, divides it into m pieces, and outputs the second divided decoded signal as an outer code error correction decoding unit 434. It functions as a second division unit to be given to each.
  • Outer code error correction decoding section 434 further performs error correction decoding processing of the outer code on the second divided decoded signal given from fourth OTU frame switching section 437, and receives the decoded received signal (third divided signal). (Decoded signal) is applied to the OTU deframer 435.
  • the OTU deframer 435 combines the third divided decoded signal given from the outer code error correction decoding unit 434, deletes the overhead unit 102a and the error correction parity unit 102c of the OTUk frame 102 shown in FIG.
  • the signal stored in the payload part 102b is output as the client signal CS.
  • each of the plurality of inner code error correction decoding units 433-1 to 433-n and each of the plurality of inner code error correction monitoring units 440-1 to 440-n includes a plurality of first codes.
  • Each of the serial buses 470-1 to 470-n is connected. Note that the first serial buses 470 are referred to when the first serial buses 470-1 to 470-n do not need to be distinguished from each other.
  • the inner code error correction monitor unit 440 reads the error correction information indicating the number of correction bits of the FEC frame generated by the inner code error correction decoding unit 433 via the first serial bus 470. Then, the inner code error correction monitor unit 440 adds the number of correction bits indicated by the error correction information for each period. The overall error correction monitor unit 460 reads the addition result from the inner code error correction monitor unit 440 for each period.
  • the inner code error correction monitor unit 440 may be configured in the same manner as the inner code error correction monitor unit 140 in the first embodiment, and is configured in the same manner as the inner code error correction monitor unit 240 in the second embodiment. Also good.
  • the inner code error correction monitor unit 440 is configured in the same manner as the inner code error correction monitor unit 140 of the first embodiment, the inner code error correction monitor unit 440 and the overall error correction monitor unit 460 are the same as those in the first embodiment. 1 is connected in the same way as the inner code error correction monitor unit 140 and the entire error correction monitor unit 160 in FIG. 1, and the entire error correction monitor unit 460 is a process similar to that of the entire error correction monitor unit 160 in the first embodiment.
  • the addition result is read from the code error correction monitor unit 440.
  • the inner code error correction monitor unit 440 When the inner code error correction monitor unit 440 is configured in the same manner as the inner code error correction monitor unit 240 of the second embodiment, the inner code error correction monitor unit 440 and the entire error correction monitor unit 460 are the same as those in the embodiment. 2 is connected in the same way as the inner code error correction monitor unit 240 and the entire error correction monitor unit 260 in FIG. 2, and the entire error correction monitor unit 460 is the same process as the entire error correction monitor unit 260 in the second embodiment. The addition result is read from the code error correction monitor unit 440.
  • each of the plurality of outer code error correction decoding units 434-1 to 434-m and each of the plurality of outer code error correction monitoring units 450-1 to 450-m includes a plurality of second codes.
  • Each of the serial buses 471-1 to 471-m is connected. Note that the second serial buses 471-1 to 471-m are referred to as second serial buses 471 when it is not necessary to distinguish them.
  • the outer code error correction monitor unit 450 reads error correction information indicating the number of correction bits of the FEC frame generated by the outer code error correction decoding unit 434 via the second serial bus 471.
  • the outer code error correction monitor unit 450 adds the number of correction bits indicated by the error correction information for each period.
  • Overall error correction monitor section 460 reads the addition result from outer code error correction monitor section 450 for each period.
  • Outer code error correction monitor section 450 may be configured in the same manner as outer code error correction monitor section 150 in the first embodiment, and is configured in the same manner as outer code error correction monitor section 250 in the second embodiment. Also good.
  • the outer code error correction monitor unit 450 is configured similarly to the outer code error correction monitor unit 150 of the first embodiment, the outer code error correction monitor unit 450 and the overall error correction monitor unit 460 are the same as those of the first embodiment. 1 are connected in the same manner as the outer code error correction monitoring unit 150 and the entire error correction monitoring unit 160 in FIG. 1, and the entire error correction monitoring unit 460 is a process similar to that of the entire error correction monitoring unit 160 in the first embodiment.
  • the addition result is read from the code error correction monitor unit 450.
  • the outer code error correction monitor unit 450 When the outer code error correction monitor unit 450 is configured in the same manner as the outer code error correction monitor unit 250 of the second embodiment, the outer code error correction monitor unit 450 and the overall error correction monitor unit 460 are the same as those of the second embodiment. 2 is connected in the same manner as the outer code error correction monitoring unit 250 and the entire error correction monitoring unit 260 in FIG. 2, and the entire error correction monitoring unit 460 is a process similar to that of the entire error correction monitoring unit 260 in the second embodiment. The addition result is read from the code error correction monitor unit 450.
  • the total error correction monitor unit 460 adds the addition results read from the inner code error correction monitor unit 440 and the outer code error correction monitor unit 450, thereby calculating the total number of error correction bits indicated by the error correction information. .
  • Each of 1 to 440-n and each of the plurality of outer code error correction monitoring units 450-1 to 450-m do not need to be mounted on one LSI, and the plurality of parts are integrated into one LSI. May be implemented.

Landscapes

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Abstract

単位フレーム毎に、受信信号に対して内符号の誤り復号化を行うことで、第１復号信号を生成するとともに、単位フレーム毎の、誤りを訂正したビット数である第１誤り訂正ビット数をカウントする内符号誤り訂正復号化部（１３３）と、単位フレーム毎に、第１復号信号に対して外符号の誤り復号化を行うことで、第２復号信号を生成するとともに、単位フレーム毎の、誤りを訂正したビット数である第２誤り訂正ビット数をカウントする外符号誤り訂正復号化部（１３４）と、第１誤り訂正ビット数を周期毎に加算することで、第１加算値を算出する内符号誤り訂正モニタ部（１４０）と、第２誤り訂正ビット数をその周期毎に加算することで、第２加算値を算出する外符号誤り訂正モニタ部（１５０）と、第１加算値及び第２加算値を合計することで、その周期毎の、誤りを訂正したビット数の合計を算出する全体誤り訂正モニタ部（１６０）とを備える。

Description

光伝送装置
　本発明は、光伝送装置に関し、特に、単位フレーム毎に外符号の誤り訂正符号化及び内符号の誤り訂正符号化が行われた複数の伝送フレームを含む送信信号から変換された光信号を受信する伝送装置に関する。
　従来の光伝送装置における誤り訂正機能は、複数の符号を連接することにより誤り訂正性能を高めている。これを連接符号と呼び、連接する符号の符号化過程で前段に位置する符号を外符号といい、後段に位置する符号を内符号という。
　従来の光伝送装置における誤り訂正機能は、送受信する情報信号のビットレートが１０Ｇｂｐｓ又は４０Ｇｂｐｓの信号を扱うため、１石のＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）で外符号誤り訂正符号化部及び外符号誤り訂正復号化部と、内符号誤り訂正符号化部及び内符号誤り訂正復号化部を実装することが可能であった。これらの外符号誤り訂正符号化部、外符号誤り訂正復号化部、内符号誤り訂正符号化部及び内符号誤り訂正復号化部で、情報理論に基づく受信信号の誤り訂正を実施する際に、伝送路で発生した信号歪みの影響を観測するためには、内符号及び外符号それぞれの復号化部において同タイミングで復号化されたフレームの訂正ビット数の総和を求める必要があり、それぞれの復号化部のフレーム位相を同期させる必要がある。
　そのため、ＬＳＩ内部における内符号誤り訂正復号化部と外符号誤り訂正復号化部とにおいて生成されるそれぞれの訂正情報の時間同期を取る必要がある。従来の光伝送装置では、それぞれの復号化部が同一ＬＳＩに実装されていることから、訂正情報を出力するタイミングが予め設計時に既知でありフレーム位相の同期を取ることが容易であった。
　近年、１００Ｇｂｐｓを超えるビットレートを送受信する技術が確立されてきている。そのような高速信号を扱う場合、外符号誤り訂正符号化部及び外符号誤り訂正復号化部と、内符号誤り訂正符号化部及び内符号誤り訂正復号化部を１石のＬＳＩで実装することは難しく、外符号及び内符号それぞれの復号化部を別々のＬＳＩで実装する必要がある。さらに、４００Ｇｂｐｓを超えるビットレートを送受信する場合は、内符号復号化部、外符号復号化部それぞれが複数のＬＳＩに実装される場合もある。
　この場合、内符号誤り訂正復号化部及び外符号誤り訂正復号化部で生成された訂正情報を、時間的に同期させる必要がある。特許文献１には、外符号及び内符号が実装されるＬＳＩより生成されるＦＰ（Ｆｒａｍｅ　Ｐｕｌｓｅ）及びＭＦＰ（Ｍｕｌｔｉ－Ｆｒａｍｅ　Ｐｕｌｓｅ）の位置から、内符号、外符号の誤り訂正情報を時間的に同期させ、ＦＥＣ（Ｆｏｒｗａｒｄ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ）フレーム全体の誤り訂正数を正確にカウントすることができる光伝送装置が記載されている。
特許第５５８６４４８号公報
　近年、運用コストを低減するために、光伝送装置の小型化及び低消費電力化の要求が高まっている。このような市場要求に応えるため、「ＣＦＰ　ＭＳＡ　Ｈａｒｄｗａｒｅ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ」を満たすＣＦＰ－ＤＣＯ（Ｃｅｎｔｉｕｍ　ｇｉｇａｂｉｔ　Ｆｏｒｍ－ｆａｃｔｏｒ　Ｐｌｕｇｇａｂｌｅ－Ｄｉｇｉｔａｌ　Ｃｏｈｅｒｅｎｔ　Ｏｐｔｉｃｓ）等の小型光トランシーバや低消費電力ＬＳＩの開発が進められている。
　これらの光トランシーバ又はＬＳＩでは、小型化及び低消費電力化のため外部デバイスとのＩｎｐｕｔ／Ｏｕｔｐｕｔ（Ｉ／Ｏ）ピン数が削減されているため、内符号誤り訂正モニタ部及び外符号誤り訂正モニタ部から全体誤り訂正モニタ部へ、ＦＰ及びＭＦＰを送信するための二本の制御線がない場合、又は、内符号誤り訂正復号化部及び外符号誤り訂正復号化部から内符号誤り訂正モニタ部及び外符号誤り訂正モニタ部へのＦＰ及びＭＦＰを送信するための二本の制御線がない場合がある。このような場合には、特許文献１に記載されている技術を適用することができない。
　そこで、本発明は、内符号と外符号の誤り訂正ビット数の計測時間を容易に同期させ、その総和を正確に求めることができるようにすることを目的とする。
　本発明の第１の態様に係る光伝送装置は、単位フレーム毎に外符号の誤り訂正符号化及び内符号の誤り訂正符号化が行われた複数の伝送フレームを含む送信信号から変換された光信号を受信する光伝送装置であって、前記光信号を受信して、前記光信号を電気信号に変換する変換部と、前記電気信号に含まれている前記複数の伝送フレームを同期させることで、受信信号を生成するフレーム同期部と、前記単位フレーム毎に、前記受信信号に対して前記内符号の誤り復号化を行うことで、第１復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数である第１誤り訂正ビット数をカウントする内符号誤り訂正復号化部と、前記単位フレーム毎に、前記第１復号信号に対して前記外符号の誤り復号化を行うことで、第２復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数である第２誤り訂正ビット数をカウントする外符号誤り訂正復号化部と、前記第１誤り訂正ビット数を周期毎に加算することで、第１加算値を算出する内符号誤り訂正モニタ部と、前記第２誤り訂正ビット数を前記周期毎に加算することで、第２加算値を算出する外符号誤り訂正モニタ部と、前記内符号誤り訂正モニタ部及び前記外符号誤り訂正モニタ部に前記周期を通知するとともに、前記第１加算値及び前記第２加算値を合計することで、前記周期毎の、誤りを訂正したビット数の合計を算出する全体誤り訂正モニタ部と、を備えることを特徴とする。
　本発明の第２の態様に係る光伝送装置は、単位フレーム毎に外符号の誤り訂正符号化及び内符号の誤り訂正符号化が行われ、周期を示すモニタ周期ビットを含む複数の伝送フレームから変換された光信号を受信する光伝送装置であって、前記光信号を受信して、前記光信号を電気信号に変換する変換部と、前記電気信号に含まれている前記複数の伝送フレームを同期させることで、受信信号を生成するとともに、前記モニタ周期ビットを検出するフレーム同期部と、前記単位フレーム毎に、前記受信信号に対して前記内符号の誤り復号化を行うことで、第１復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数である第１誤り訂正ビット数をカウントする内符号誤り訂正復号化部と、前記単位フレーム毎に、前記第１復号信号に対して前記外符号の誤り復号化を行うことで、第２復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数である第２誤り訂正ビット数をカウントする外符号誤り訂正復号化部と、前記第１誤り訂正ビット数を、前記フレーム同期部で検出された前記モニタ周期ビットで示される周期毎に加算することで、第１加算値を算出する内符号誤り訂正モニタ部と、前記第２誤り訂正ビット数を、前記フレーム同期部で検出された前記モニタ周期ビットで示される周期毎に加算することで、第２加算値を算出する外符号誤り訂正モニタ部と、前記第１加算値及び前記第２加算値を合計することで、前記フレーム同期部で検出された前記モニタ周期ビットで示される周期毎の、誤りを訂正したビット数の合計を算出する全体誤り訂正モニタ部と、を備えることを特徴とする。
　本発明の第３の態様に係る光伝送装置は、単位フレーム毎に外符号の誤り訂正符号化及び内符号の誤り訂正符号化が行われた複数の伝送フレームを含む送信信号から変換された光信号を受信する光伝送装置であって、前記光信号を受信して、前記光信号を電気信号に変換する変換部と、前記電気信号に含まれている前記複数の伝送フレームを同期させることで、受信信号を生成するフレーム同期部と、前記受信信号を、２以上の整数であるｎ個の分割受信信号に分割する第１分割部と、前記単位フレーム毎に、前記ｎ個の分割受信信号に対して前記内符号の誤り復号化を行うことで、ｎ個の第１分割復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数であるｎ個の第１誤り訂正ビット数をカウントするｎ個の内符号誤り訂正復号化部と、前記ｎ個の第１分割復号信号を合成して、２以上の整数であるｍ個の第２分割復号信号に分割する第２分割部と、前記単位フレーム毎に、前記ｍ個の第２分割復号信号に対して前記外符号の誤り復号化を行うことで、ｍ個の第３分割復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数であるｍ個の第２誤り訂正ビット数をカウントするｍ個の外符号誤り訂正復号化部と、前記ｎ個の第１誤り訂正ビット数を周期毎に加算することで、ｎ個の第１加算値を算出するｎ個の内符号誤り訂正モニタ部と、前記ｍ個の第２誤り訂正ビット数を前記周期毎に加算することで、ｍ個の第２加算値を算出するｍ個の外符号誤り訂正モニタ部と、前記ｎ個の内符号誤り訂正モニタ部及び前記ｍ個の外符号誤り訂正モニタ部に前記周期を通知するとともに、前記ｎ個の第１加算値及び前記ｍ個の第２加算値を合計することで、前記周期毎の、誤りを訂正したビット数の合計を算出する全体誤り訂正モニタ部と、を備えることを特徴とする。
　本発明の第１及び第２の態様によれば、全体誤り訂正モニタ部から通知される周期に基づいて、内符号誤り訂正復号化部及び外符号誤り訂正符号化部において誤り訂正ビット数を加算しているため、内符号と外符号の誤り訂正ビット数の計測時間を容易に同期させ、その総和を正確に求めることができる。
　また、本発明の第３の態様によれば、伝送フレームに含まれているモニタ周期ビットで示される周期に基づいて、内符号誤り訂正復号化部及び外符号誤り訂正符号化部において誤り訂正ビット数を加算しているため、内符号と外符号の誤り訂正ビット数の計測時間を容易に同期させ、その総和を正確に求めることができる。
実施の形態１～４に係る光通信システムの構成を概略的に示すブロック図である。 実施の形態１における光伝送装置の構成を概略的に示すブロック図である。 実施の形態１、２及び４におけるＯＴＵｋフレームの構成を示す概略図である。 実施の形態１～４におけるＦＥＣフレームの構成を示す概略図である。 実施の形態１における内符号誤り訂正モニタ部の構成を概略的に示すブロック図である。 実施の形態１におけるＰＭ＿ＳＹＮＣ信号の一例を示す概略図である。 実施の形態１における外符号誤り訂正モニタ部の構成を概略的に示すブロック図である。 （Ａ）及び（Ｂ）は、実施の形態１～４におけるハードウェア構成例を示すブロック図である。 実施の形態２における光伝送装置の構成を概略的に示すブロック図である。 実施の形態２における内符号誤り訂正モニタ部の構成を概略的に示すブロック図である。 実施の形態２における外符号誤り訂正モニタ部の構成を概略的に示すブロック図である。 実施の形態３及び４における光伝送装置の構成を概略的に示すブロック図である。 実施の形態３における送信部の構成を概略的に示すブロック図である。 実施の形態３におけるＯＴＵｋフレームの構成を示す概略図である。 実施の形態３における受信部の構成を概略的に示すブロック図である。 実施の形態３における内符号誤り訂正モニタ部の構成を概略的に示すブロック図である。 実施の形態３における外符号誤り訂正モニタ部の構成を概略的に示すブロック図である。 実施の形態４における送信部の構成を概略的に示すブロック図である。 実施の形態４における受信部の構成を概略的に示すブロック図である。
実施の形態１．
　図１は、実施の形態１に係る光通信システム１００の構成を概略的に示すブロック図である。なお、以下、各図中、同一符号は同一又は相当部分を示す。
　光通信システム１００は、光伝送装置１１０Ａと、光伝送装置１１０Ｂとを備える。２つの光伝送装置１１０Ａ、１１０Ｂは、通信路１０１で接続されている。
　以下、光伝送装置１１０Ａ、１１０Ｂの各々を特に区別する必要がない場合には、光伝送装置１１０という。
　図２は、実施の形態１における光伝送装置１１０の構成を概略的に示すブロック図である。
　光伝送装置１１０は、送信部１２０と、受信部１３０とを備える。光伝送装置１１０は、単位フレーム毎に外符号の誤り訂正符号化及び内符号の誤り訂正符号化が行われた複数の伝送フレームを含む送信信号から変換された光信号を送受信する。
　送信部１２０は、ＯＴＵ（Ｏｐｔｉｃａｌ　ｃｈａｎｎｅｌ　Ｔｒａｎｓｐｏｒｔ　Ｕｎｉｔ）フレーマ１２１と、外符号誤り訂正符号化部１２２と、内符号誤り訂正符号化部１２３と、Ｅ／Ｏ（Ｅｌｅｃｔｒｉｃａｌ／Ｏｐｔｉｃａｌ）変換部１２４とを備える。
　ＯＴＵフレーマ１２１は、通信路１０１に伝送するデータを示すクライアント信号ＣＳを、伝送フレームであるＯＴＵｋフレームに変換し、変換された複数のＯＴＵｋフレームを含む送信信号を外符号誤り訂正符号化部１２２に与える。例えば、ＯＴＵフレーマ１２１は、「ＩＴＵ-Ｔ　Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　Ｇ．７０９／Ｙ．１３３１」を満たしている。
　ＯＴＵｋフレームのｋは、ビットレートを表す識別番号であり、０以上の整数である。
　図３はＯＴＵｋフレームの構成を示す概略図である。
　ＯＴＵｋフレーム１０２は、オーバヘッド部１０２ａ、ペイロード部１０２ｂ及び誤り訂正パリティ部１０２ｃから構成されている。
　オーバヘッド部１０２ａは、ＦＡＳ（Ｆｒａｍｅ　Ａｌｉｇｎｍｅｎｔ　Ｓｉｇｎａｌ）やＭＦＡＳ（Ｍｕｌｔｉ－ＦＡＳ）等のオーバヘッド情報を格納する。
　ペイロード部１０２ｂは、クライアント信号ＣＳを格納する。
　誤り訂正パリティ部１０２ｃは、外符号誤り訂正符号化部１２２及び内符号誤り訂正符号化部１２３で付加される冗長ビットを格納する。
　図２に戻り、外符号誤り訂正符号化部１２２は、送信信号を情報系列としてそれに応じた冗長ビットを付加することにより、送信信号を符号化する。そして、外符号誤り訂正符号化部１２２は、符号化した送信信号（第１符号化信号）を内符号誤り訂正符号化部１２３に与える。このとき、外符号誤り訂正符号化部１２２は、ＯＴＵｋフレーム内の信号を符号化し易いように幾つかに分割して、符号化を行う。このようにして符号化されたフレームを、ＦＥＣフレーム（単位フレーム）という。
　図４は、ＦＥＣフレームの構成を示す概略図である。
　外符号のＦＥＣフレーム１０３＃は、フレームの先頭から順に、情報ビット部１０３ａ及び外符号冗長ビット部１０３ｂから構成される。なお、内符号冗長ビット部１０３ｃは、後述のように、内符号誤り訂正符号化部１２３により付加される。
　図２に戻り、内符号誤り訂正符号化部１２３は、符号化した送信信号である第１符号化信号を情報系列として、それに応じた冗長ビットを付加することにより、符号化する。内符号誤り訂正符号化部１２３は、このようにして符号化した送信信号（第２符号化信号）を、Ｅ／Ｏ変換部１２４に与える。図４に示されているように、内符号のＦＥＣフレーム１０３は、情報ビット部１０３ａ、外符号冗長ビット部１０３ｂ及び内符号冗長ビット部１０３ｃから構成される。
　図２に戻り、Ｅ／Ｏ変換部１２４は、誤り訂正符号化された送信信号（第２符号化信号）である電気信号を光信号ＯＳに変換し、光信号ＯＳを通信路１０１へ送信する。
　光伝送装置１１０の受信部１３０は、Ｏ／Ｅ（Ｏｐｔｉｃａｌ／Ｅｌｅｃｔｒｉｃａｌ）変換部１３１と、フレーム同期部１３２と、内符号誤り訂正復号化部１３３と、外符号誤り訂正復号化部１３４と、ＯＴＵデフレーマ１３５と、内符号誤り訂正モニタ部１４０と、外符号誤り訂正モニタ部１５０と、全体誤り訂正モニタ部１６０とを備える。
　実施の形態１においては、内符号誤り訂正復号化部１３３及び内符号誤り訂正モニタ部１４０は、第１シリアルバス１７０で接続されている。
　外符号誤り訂正復号化部１３４及び外符号誤り訂正モニタ部１５０は、第２シリアルバス１７１で接続されている。
　内符号誤り訂正モニタ部１４０及び全体誤り訂正モニタ部１６０は、第３シリアルバス１７２及び第１制御線１７４で接続されている。
　外符号誤り訂正モニタ部１５０及び全体誤り訂正モニタ部１６０は、第４シリアルバス１７３及び第２制御線１７５で接続されている。
　シリアルバスは、「ＴＨＥ　Ｉ２Ｃ－ＢＵＳ　ＳＰＥＣＩＦＩＣＡＴＩＯＮ」を満たすＩ２Ｃ及び「ＩＥＥＥ８０２．３ｂａ」を満たすＭＤＩＯ（Ｍａｎａｇｅｍｅｎｔ　Ｄａｔａ　Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）等があり、ＬＳＩと、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）及びＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　ｍｅｍｏｒｙ）等の外部デバイスとを接続し、受信エラー等の警報や性能情報のやり取りを行うインタフェースである。
　Ｏ／Ｅ変換部１３１は、通信路１０１から光信号を受信し、その光信号を電気信号に変換する。
　フレーム同期部１３２は、Ｏ／Ｅ変換部１３１で変換された電気信号に含まれている複数のＯＴＵｋフレーム１０２を同期させることで、受信信号を生成する。例えば、フレーム同期部１３２は、電気信号のＯＴＵｋフレーム１０２のオーバヘッド部１０２ａからＯＴＵｋフレーム１０２の同期を行い、同期されたフレームからなる受信信号を内符号誤り訂正復号化部１３３へ送信する。
　内符号誤り訂正復号化部１３３は、受信信号の内符号の誤り訂正復号化処理を実施し、復号化した受信信号（第１復号信号）を外符号誤り訂正復号化部１３４に与える。例えば、内符号誤り訂正復号化部１３３は、ＦＥＣフレーム毎に、受信信号に対して内符号の誤り復号化を行うことで、第１復号信号を生成する。また、内符号誤り訂正復号化部１３３は、ＦＥＣフレーム毎に、誤りを訂正したビット数である誤り訂正ビット数（第１誤り訂正ビット数）をカウントする。
　外符号誤り訂正復号化部１３４は、内符号誤り訂正復号化部１３３で内符号の誤り訂正復号化された受信信号である第１復号信号に対して、さらに外符号の誤り訂正復号化処理を実施し、復号化した受信信号（第２復号信号）をＯＴＵデフレーマ１３５に与える。例えば、外符号誤り訂正復号化部１３４は、ＦＥＣフレーム毎に、受信信号に対して外符号の誤り復号化を行うことで、第２復号信号を生成する。また、外符号誤り訂正復号化部１３４は、ＦＥＣフレーム毎に、誤りを訂正したビット数である誤り訂正ビット数（第２誤り訂正ビット数）をカウントする。
　ＯＴＵデフレーマ１３５は、図３に示されているＯＴＵｋフレーム１０２のオーバヘッド部１０２ａと誤り訂正パリティ部１０２ｃを削除して、ペイロード部１０２ｂに格納されている信号をクライアント信号ＣＳとして出力する。
　内符号誤り訂正モニタ部１４０は、第１シリアルバス１７０を介して、内符号誤り訂正復号化部１３３で生成された、ＦＥＣフレームの誤り訂正ビット数を示す誤り訂正情報を読み取る。なお、誤り訂正情報は、ＦＥＣフレームの訂正不可フレーム数及びその他の情報を含んでいてもよい。そして、内符号誤り訂正モニタ部１４０は、読み取られた誤り訂正情報で示される誤り訂正ビット数を周期的に加算することで、加算値（第１加算値）を算出する。なお、誤り訂正ビット数を加算する周期については、全体誤り訂正モニタ部１６０から通知される。
　図５は、内符号誤り訂正モニタ部１４０の構成を概略的に示すブロック図である。
　内符号誤り訂正モニタ部１４０は、モニタＩ／Ｆ部１４１と、誤り訂正ビット加算部１４２と、ＰＭ＿ＳＹＮＣ検出部１４３と、第１レジスタ部としてのレジスタ部１４４と、シリアルバスＩ／Ｆ部１４５とを備える。
　モニタＩ／Ｆ部１４１は、内符号誤り訂正復号化部１３３と通信を行う第１インタフェース部として機能する。例えば、モニタＩ／Ｆ部１４１は、第１シリアルバス１７０を介して、内符号誤り訂正復号化部１３３から、ＦＥＣフレーム毎に、内符号誤り訂正復号化部１３３で誤り訂正が行われたビット数を示す誤り訂正情報を受信する。
　誤り訂正ビット加算部１４２は、内符号誤り訂正復号化部１３３から誤り訂正ビット数を示す誤り訂正情報を順次取得し、取得された誤り訂正情報で示される誤り訂正ビット数を順次加算する第１誤り訂正ビット加算部として機能する。
　ＰＭ＿ＳＹＮＣ検出部１４３は、全体誤り訂正モニタ部１６０と通信を行う第２インタフェース部として機能する。例えば、ＰＭ＿ＳＹＮＣ検出部１４３は、第１制御線１７４を介して、全体誤り訂正モニタ部１６０より出力された周期信号であるＰＭ＿ＳＹＮＣ信号を受信し、誤り訂正ビット加算部１４２へ送信する。図６は、ＰＭ＿ＳＹＮＣ信号の一例を示す概略図である。
　図５に戻り、誤り訂正ビット加算部１４２は、ＰＭ＿ＳＹＮＣ信号を受信したタイミングで、誤り訂正情報で示される誤り訂正ビット数の加算を停止する。例えば、誤り訂正ビット加算部１４２は、図６に示されているＰＭ＿ＳＹＮＣ信号が「１」を示すタイミングで、加算を停止する。そして、誤り訂正ビット加算部１４２は、その加算結果を、レジスタ部１４４へ格納する。次に、誤り訂正ビット加算部１４２は、加算結果を「０」にクリア（リセット）し、加算を再開する。ここでの加算結果は、ＰＭ＿ＳＹＮＣ信号で示される周期毎の、内符号誤り訂正復号化部１３３で訂正が行われたビット数の加算値である。
　シリアルバスＩ／Ｆ部１４５は、全体誤り訂正モニタ部１６０と通信する第５インタフェース部として機能する。例えば、シリアルバスＩ／Ｆ部１４５は、第３シリアルバス１７２を介して、全体誤り訂正モニタ部１６０と通信を行う。そして、全体誤り訂正モニタ部１６０は、第３シリアルバス１７２を介して、シリアルバスＩ／Ｆ部１４５に対して、アクセス要求（第１アクセス要求）を行うことで、レジスタ部１４４から、加算結果を読み出す。
　従来技術では、内符号誤り訂正復号化部と内符号誤り訂正モニタ部との間には、ＦＰ用及びＭＦＰ用の２本の制御線が用いられていた。実施の形態１では、ＦＰ用及びＭＦＰ用の制御線は用いず、内符号誤り訂正復号化部１３３と内符号誤り訂正モニタ部１４０との間に実装された第１シリアルバス１７０が用いられている。シリアルバスは、通常、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）と、外部制御回路との間に接続され、各ブロックでの警報をモニタするために用意される。これにより従来技術での誤り訂正符号化部専用の信号線（ＦＰ及びＭＦＰ）を使用しなくても、内符号誤り訂正復号化部１３３の誤り訂正カウンタのリード処理の同期が取れる。
　なお、内符号誤り訂正復号化部１３３と内符号誤り訂正モニタ部１４０とは、同一ＬＳＩに実装されていてもよい。この場合のインタフェースはシリアルバスを使用する必要は必ずしもなく、ＦＰ用及びＭＦＰ用の制御線を用いればよい。
　図２に戻り、外符号誤り訂正モニタ部１５０は、第２シリアルバス１７１を介して、外符号誤り訂正復号化部１３４で生成された、ＦＥＣフレームの訂正ビット数を示す誤り訂正情報を読み取る。そして、外符号誤り訂正モニタ部１５０は、第２制御線１７５を介して全体誤り訂正モニタ部１６０から送られてくるＰＭ＿ＳＹＮＣ信号で示される周期毎に、誤り訂正情報で示される訂正ビット数を加算した加算結果（第２加算値）を算出する。そして、全体誤り訂正モニタ部１６０は、第４シリアルバス１７３を介して、アクセス要求（第２アクセス要求）を送ることで、外符号誤り訂正モニタ部１５０から加算結果を読み出す。
　図７は、外符号誤り訂正モニタ部１５０の構成を概略的に示すブロック図である。
　外符号誤り訂正モニタ部１５０は、第３インタフェース部としてのモニタＩ／Ｆ部１５１と、第２誤り訂正ビット加算部としての誤り訂正ビット加算部１５２と、第４インタフェース部としてのＰＭ＿ＳＹＮＣ検出部１５３と、第２レジスタ部としてのレジスタ部１５４と、第６インタフェース部としてのシリアルバスＩ／Ｆ部１５５とを備える。外符号誤り訂正モニタ部１５０の各部は、図５に示された内符号誤り訂正モニタ部１４０の対応する各部と同様の処理を行う。
　なお、内符号と同様、外符号についても、外符号誤り訂正復号化部１３４及び外符号誤り訂正モニタ部１５０は、同一ＬＳＩに実装されていてもよい。
　図２に戻り、全体誤り訂正モニタ部１６０は、第１制御線１７４及び第２制御線１７５を介して、内符号誤り訂正モニタ部１４０及び外符号誤り訂正モニタ部１５０に対してモニタ同期信号であるＰＭ＿ＳＹＮＣ信号を送信することで、加算を行う周期を通知する。ＰＭ＿ＳＹＮＣ信号は、「ＣＦＰ　ＭＳＡ　Ｍａｎａｇｅｍｅｎｔ　Ｉｎｔｅｒｆａｃｅ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ」で規定されている性能モニタ情報の同期信号である。ＰＭ＿ＳＹＮＣ信号は、通常、ホストとモジュールを１対１で通信する。
　本来、ＰＭ＿ＳＹＮＣ信号は、ホストとモジュールとの１対１の間で通信されるものであるが、全体誤り訂正モニタ部１６０から、内符号誤り訂正モニタ部１４０及び外符号誤り訂正モニタ部１５０へ、ＰＭ＿ＳＹＮＣ信号を同タイミングで送信することにより、内符号及び外符号の誤りビット数の測定周期とタイミングを合わせることが可能となる。この時、全体誤り訂正モニタ部１６０及び内符号誤り訂正モニタ部１４０の信号配線長と、全体誤り訂正モニタ部１６０及び外符号誤り訂正モニタ部１５０の信号配線長とは、同一とする必要がある。
　全体誤り訂正モニタ部１６０は、内符号誤り訂正モニタ部１４０及び外符号誤り訂正モニタ部１５０にてレジスタ部１４４、１５４に格納された加算結果をそれぞれ読み取り、それぞれの結果を加算することで、周期毎に、誤り訂正情報で示される誤り訂正ビット数の総和を算出する。
　以上に記載された、ＯＴＵフレーマ１２１、外符号誤り訂正符号化部１２２、内符号誤り訂正符号化部１２３、フレーム同期部１３２、内符号誤り訂正復号化部１３３、外符号誤り訂正復号化部１３４、ＯＴＵデフレーマ１３５、内符号誤り訂正モニタ部１４０、外符号誤り訂正モニタ部１５０及び全体誤り訂正モニタ部１６０の一部又は全部は、例えば、図８（Ａ）に示されているように、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ）又はＦＰＧＡ等の処理回路１０で構成することができる。
　また、ＯＴＵフレーマ１２１、外符号誤り訂正符号化部１２２、内符号誤り訂正符号化部１２３、フレーム同期部１３２、内符号誤り訂正復号化部１３３、外符号誤り訂正復号化部１３４、ＯＴＵデフレーマ１３５、内符号誤り訂正モニタ部１４０、外符号誤り訂正モニタ部１５０及び全体誤り訂正モニタ部１６０の一部又は全部は、例えば、図８（Ｂ）に示されているように、メモリ１１と、メモリ１１に格納されているプログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のプロセッサ１２とにより構成することもできる。このようなプログラムは、ネットワークを通じて提供されてもよく、また、記録媒体に記録されて提供されてもよい。
実施の形態２．
　実施の形態２は、実施の形態１にて記載したＰＭ＿ＳＹＮＣ信号を用いることができない場合を想定している。
　図１に示されているように、実施の形態２に係る光通信システム２００は、光伝送装置２１０Ａと、光伝送装置２１０Ｂとを備える。２つの光伝送装置２１０Ａ、２１０Ｂは、通信路１０１で接続されている。
　光伝送装置２１０Ａ、２１０Ｂの各々を特に区別する必要がない場合には、光伝送装置２１０という。
　図９は、実施の形態２における光伝送装置２１０の構成を概略的に示すブロック図である。
　光伝送装置２１０は、送信部１２０と、受信部２３０とを備える。
　実施の形態２における光伝送装置２１０は、受信部２３０を除いて、実施の形態１における光伝送装置１１０と同様に構成されている。
　受信部２３０は、Ｏ／Ｅ変換部１３１と、フレーム同期部１３２と、内符号誤り訂正復号化部１３３と、外符号誤り訂正復号化部１３４と、ＯＴＵデフレーマ１３５と、内符号誤り訂正モニタ部２４０と、外符号誤り訂正モニタ部２５０と、全体誤り訂正モニタ部２６０とを備える。
　実施の形態２における受信部２３０は、内符号誤り訂正モニタ部２４０、外符号誤り訂正モニタ部２５０及び全体誤り訂正モニタ部２６０を除いて、実施の形態１における受信部１３０と同様に構成されている。
　実施の形態２においては、内符号誤り訂正モニタ部２４０及び全体誤り訂正モニタ部２６０は、第３シリアルバス１７２で接続されており、実施の形態１とは異なり、第１制御線１７４は用いられていない。
　外符号誤り訂正モニタ部２５０及び全体誤り訂正モニタ部２６０は、第４シリアルバス１７３で接続されており、実施の形態１とは異なり、第２制御線１７５は用いられていない。
　実施の形態２においては、全体誤り訂正モニタ部２６０は、第３シリアルバス１７２を介して内符号誤り訂正モニタ部２４０に周期を通知するとともに、第４シリアルバス１７３を介して外符号誤り訂正モニタ部２５０に周期を通知する。
　図１０は、内符号誤り訂正モニタ部２４０の構成を概略的に示すブロック図である。
　内符号誤り訂正モニタ部２４０は、モニタＩ／Ｆ部１４１と、誤り訂正ビット加算部２４２と、レジスタ部１４４と、シリアルバスＩ／Ｆ部１４５と、アクセス検出部２４６とを備える。
　実施の形態２における内符号誤り訂正モニタ部２４０は、アクセス検出部２４６及び誤り訂正ビット加算部２４２を除いて、実施の形態１における内符号誤り訂正モニタ部１４０と同様に構成されている。但し、実施の形態２では、シリアルバスＩ／Ｆ部１４５は、全体誤り訂正モニタ部２６０と通信を行う第２インタフェース部として機能する。
　アクセス検出部２４６は、全体誤り訂正モニタ部２６０からシリアルバスＩ／Ｆ部１４５へのアクセス要求を検出する。アクセス検出部２４６は、アクセス要求を検出すると、誤り訂正ビット加算部２４２に通知を行う。
　誤り訂正ビット加算部２４２は、アクセス検出部２４６からの通知を受信したタイミングで、誤り訂正情報で示される誤り訂正ビット数の加算を停止する。そして、誤り訂正ビット加算部２４２は、その加算結果を、レジスタ部１４４へ格納する。次に、誤り訂正ビット加算部２４２は、加算結果を「０」にクリアし、加算を再開する。ここでの加算結果は、全体誤り訂正モニタ部２６０からアクセス要求が行われる周期毎の、内符号誤り訂正復号化部１３３で訂正が行われたビット数である。
　図１１は、外符号誤り訂正モニタ部２５０の構成を概略的に示すブロック図である。
　外符号誤り訂正モニタ部２５０は、モニタＩ／Ｆ部１５１と、誤り訂正ビット加算部２５２と、レジスタ部１５４と、シリアルバスＩ／Ｆ部１５５と、アクセス検出部２５６とを備える。外符号誤り訂正モニタ部２５０の各部は、図１０に示された内符号誤り訂正モニタ部２４０の対応する各部と同様の処理を行う。なお、実施の形態２では、シリアルバスＩ／Ｆ部１５５は、全体誤り訂正モニタ部２６０と通信を行う第４インタフェース部として機能する。
　図９に戻り、全体誤り訂正モニタ部２６０は、実施の形態２では、実施の形態１とは異なり、ＰＭ＿ＳＹＮＣ信号の送信は行わない。
　そして、全体誤り訂正モニタ部２６０は、第３シリアルバス１７２を通じて、内符号誤り訂正モニタ部２４０にアクセス要求（第１アクセス要求）を行う。この応答として、シリアルバスＩ／Ｆ部１４５は、レジスタ部１４４に記憶されている算出結果を、全体誤り訂正モニタ部２６０に送信する。
　また、全体誤り訂正モニタ部２６０は、第４シリアルバス１７３を通じて、外符号誤り訂正モニタ部２５０にアクセス要求（第２アクセス要求）を行う。この応答として、シリアルバスＩ／Ｆ部１５５は、レジスタ部１５４に記憶されている算出結果を、全体誤り訂正モニタ部２６０に送信する。
　そして、全体誤り訂正モニタ部２６０は、読み出された加算結果を合計することで、誤り訂正情報で示される誤り訂正ビット数の総和を算出する。
　実施の形態２では、全体誤り訂正モニタ部２６０から内符号誤り訂正モニタ部２４０及び外符号誤り訂正モニタ部２５０へのレジスタアクセスは、同時に行わなければならない。しかしながら、ＣＦＰ－ＤＣＯ光トランシーバの場合、内符号誤り訂正モニタ部２４０は、ＣＦＰ－ＤＣＯ光トランシーバの内部に実装され、外符号誤り訂正モニタ部２５０は、ＣＦＰ－ＤＣＯ光トランシーバを実装するマザー基板側に実装されるため、全体誤り訂正モニタ部２６０は、バスを分けることにより同時にアクセスすることが可能である。
実施の形態３．
　図１に示されているように、実施の形態３に係る光通信システム３００は、光伝送装置３１０Ａと、光伝送装置３１０Ｂとを備える。２つの光伝送装置３１０Ａ、３１０Ｂは、通信路１０１で接続されている。
　光伝送装置３１０Ａ、３１０Ｂの各々を特に区別する必要がない場合には、光伝送装置３１０という。
　図１２は、実施の形態３における光伝送装置３１０の構成を概略的に示すブロック図である。
　光伝送装置３１０は、送信部３２０と、受信部３３０とを備える。
　図１３は、実施の形態３における送信部３２０の構成を概略的に示すブロック図である。
　送信部３２０は、ＯＴＵフレーマ３２１と、外符号誤り訂正符号化部１２２と、内符号誤り訂正符号化部１２３と、Ｅ／Ｏ変換部１２４と、積算開始指示追加部３２５とを備える。
　実施の形態３における送信部３２０は、ＯＴＵフレーマ３２１及び積算開始指示追加部３２５を除いて、実施の形態１における送信部１２０と同様に構成されている。
　積算開始指示追加部３２５は、訂正ビットの積算を開始する指示として、周期的にＯＴＵフレーマ３２１に指示を出す。
　ＯＴＵフレーマ３２１は、実施の形態１と同様の処理を行うほか、積算開始指示追加部３２５からの指示を受けて、ＯＴＵｋフレームに積算開始指示を追加する。例えば、ＯＴＵフレーマ３２１は、図１４に示されているＯＴＵｋフレーム３０２のように、オーバヘッド部３０２ａにモニタ周期ビット３０２ｄを割り当て、積算開始指示追加部３２５からの指示を受けたタイミングで、モニタ周期ビット３０２ｄに「１（Ｈｉｇｈ）」を挿入する。モニタ周期ビット３０２ｄにより周期を示すことができる。
　図１５は、実施の形態３における受信部３３０の構成を概略的に示すブロック図である。
　受信部３３０は、Ｏ／Ｅ変換部１３１と、フレーム同期部３３２と、内符号誤り訂正復号化部１３３と、外符号誤り訂正復号化部１３４と、ＯＴＵデフレーマ１３５と、内符号誤り訂正モニタ部３４０と、外符号誤り訂正モニタ部３５０と、全体誤り訂正モニタ部３６０と、積算開始指示部３６１とを備える。
　実施の形態３における受信部３３０は、フレーム同期部３３２、内符号誤り訂正モニタ部３４０、外符号誤り訂正モニタ部３５０、全体誤り訂正モニタ部３６０及び積算開始指示部３６１を除いて、実施の形態１の受信部１３０と同様に構成されている。
　実施の形態３においては、内符号誤り訂正モニタ部３４０及び全体誤り訂正モニタ部３６０は、第３シリアルバス１７２で接続されており、実施の形態１とは異なり、第１制御線１７４は用いられていない。
　また、内符号誤り訂正モニタ部３４０及び積算開始指示部３６１は、第３制御線３７６で接続されている。
　外符号誤り訂正モニタ部３５０及び全体誤り訂正モニタ部３６０は、第４シリアルバス１７３で接続されており、実施の形態１とは異なり、第２制御線１７５は用いられていない。
　また、外符号誤り訂正モニタ部３５０及び積算開始指示部３６１は、第４制御線３７７で接続されている。
　さらに、積算開始指示部３６１及び全体誤り訂正モニタ部３６０は、第５制御線３７８で接続されている。
　フレーム同期部３３２は、実施の形態１と同様の処理を行うほか、受信信号に含まれているＯＴＵｋフレーム３０２に積算開始指示が含まれているか否かを検出する。例えば、フレーム同期部３３２は、ＯＴＵｋフレーム３０２のオーバヘッド部３０２ａに割り当てられているモニタ周期ビット３０２ｄを検出して、その値を確認し、この値が「０（Ｌｏｗ）」であれば、積算開始指示が含まれていないと判断し、この値が「１」であれば、積算開始指示が含まれていると判断する。そして、フレーム同期部３３２は、ＯＴＵｋフレーム３０２に積算開始指示が含まれている場合には、積算開始指示部３６１に通知する。
　実施の形態３では、フレーム同期部３３２で検出されたモニタ周期ビット３０２ｄで示される周期で、内符号誤り訂正モニタ部３４０及び外符号誤り訂正モニタ部３５０は、誤り訂正ビット数の加算を行う。
　積算開始指示部３６１は、フレーム同期部３３２からの指示を受けて、第３制御線３７６、第４制御線３７７及び第５制御線３７８を介して、内符号誤り訂正モニタ部３４０、外符号誤り訂正モニタ部３５０及び全体誤り訂正モニタ部３６０に、指示を示す信号である積算開始指示信号を送る。積算開始指示信号は、例えば、フレーム同期部３３２からの指示を受けたタイミングで「１（Ｈｉｇｈ）」が出力され、その後、「０（Ｌｏｗ）」に戻る信号である。ＯＴＵｋフレーム３０２には、周期的に積算開始指示が含まれているため、積算開始指示信号も周期的に「１」が出力される信号となり、周期を示すことができる。
　図１６は、内符号誤り訂正モニタ部３４０の構成を概略的に示すブロック図である。
　内符号誤り訂正モニタ部３４０は、モニタＩ／Ｆ部１４１と、誤り訂正ビット加算部３４２と、レジスタ部１４４と、シリアルバスＩ／Ｆ部１４５と、積算開始指示信号検出部３４７とを備える。
　実施の形態３における内符号誤り訂正モニタ部３４０は、誤り訂正ビット加算部３４２及び積算開始指示信号検出部３４７を除いて、実施の形態１における内符号誤り訂正モニタ部１４０と同様に構成されている。なお、実施の形態３では、シリアルバスＩ／Ｆ部１４５が第３インタフェース部として機能する。
　積算開始指示信号検出部３４７は、積算開始指示部３６１からの指示を検出する第１検出部として機能する。例えば、積算開始指示信号検出部３４７は、第３制御線３７６を介して、積算開始指示部３６１より出力された周期信号である積算開始指示信号を受信し、誤り訂正ビット加算部３４２へ送信する。
　誤り訂正ビット加算部３４２は、積算開始指示信号を受信したタイミングで、誤り訂正情報で示される誤り訂正ビット数の加算を停止する。例えば、誤り訂正ビット加算部３４２は、積算開始指示信号が「１」を示すタイミングで、加算を停止する。そして、誤り訂正ビット加算部３４２は、その加算結果を、レジスタ部１４４へ格納する。次に、誤り訂正ビット加算部３４２は、加算結果を「０」にクリアし、加算を再開する。ここでの加算結果は、積算開始指示信号で示される周期毎の、内符号誤り訂正復号化部１３３で訂正が行われたビット数である。
　図１７は、外符号誤り訂正モニタ部３５０の構成を概略的に示すブロック図である。
　外符号誤り訂正モニタ部３５０は、モニタＩ／Ｆ部１５１と、誤り訂正ビット加算部３５２と、レジスタ部１５４と、シリアルバスＩ／Ｆ部１５５と、積算開始指示信号検出部３５７とを備える。外符号誤り訂正モニタ部３５０の各部は、図１６に示された内符号誤り訂正モニタ部３４０の対応する各部と同様の処理を行う。なお、実施の形態３では、誤り訂正ビット加算部３５２が第２誤り訂正ビット加算部として機能し、積算開始指示信号検出部３５７が第２検出部として機能し、シリアルバスＩ／Ｆ部１５５が第４インタフェース部として機能する。
　積算開始指示部３６１は、内符号誤り訂正モニタ部３４０及び外符号誤り訂正モニタ部３５０へ、積算開始指示信号を同タイミングで送信することにより、内符号及び外符号の誤りビット数の測定周期とタイミングを合わせることが可能となる。この時、積算開始指示部３６１及び内符号誤り訂正モニタ部３４０の信号配線長と、積算開始指示部３６１及び外符号誤り訂正モニタ部３５０の信号配線長とは、同一とする必要がある。
　全体誤り訂正モニタ部３６０は、積算開始指示信号を受信したタイミング以降に、内符号誤り訂正モニタ部３４０及び外符号誤り訂正モニタ部３５０にてレジスタ部１４４、１５４に格納された加算結果をそれぞれ読み取り、それぞれの結果を加算することで、誤り訂正情報で示される誤り訂正ビット数の総和を算出する。
　実施の形態３では、送信部３２０のＯＴＵフレーマ３２１にて挿入したモニタ周期を超えない限り、内符号誤り訂正モニタ部３４０及び外符号誤り訂正モニタ部３５０での加算結果が保持されるため、全体誤り訂正モニタ部３６０から内符号誤り訂正モニタ部３４０及び外符号誤り訂正モニタ部３５０へのレジスタアクセスは、積算開始指示信号を受信したタイミングと同時に行う必要がない。
実施の形態４．
　近年、４００Ｇｂｐｓを超えるビットレートを持つ信号を送受信するシステムが開発されつつある。このような大容量通信の場合、外符号及び内符号それぞれが複数のＬＳＩに実装されるケースもあり、実施の形態４は、そのようなケースを想定したものである。
　図１に示されているように、実施の形態４に係る光通信システム４００は、光伝送装置４１０Ａと、光伝送装置４１０Ｂとを備える。２つの光伝送装置４１０Ａ、４１０Ｂは、通信路１０１で接続されている。
　光伝送装置４１０Ａ、４１０Ｂの各々を特に区別する必要がない場合には、光伝送装置４１０という。
　図１２は、実施の形態４における光伝送装置４１０の構成を概略的に示すブロック図である。
　光伝送装置４１０は、送信部４２０と、受信部４３０とを備える。
　図１８は、実施の形態４における送信部４２０の構成を概略的に示すブロック図である。
　送信部４２０は、ＯＴＵフレーマ１２１と、複数の外符号誤り訂正符号化部４２２－１～４２２－ｍ（ｍは、２以上の整数）と、複数の内符号誤り訂正符号化部４２３－１～４２３－ｎ（ｎは、２以上の整数）と、Ｅ／Ｏ変換部４２４と、第１ＯＴＵフレーム切替部４２６と、第２ＯＴＵフレーム切替部４２７とを備える。
　実施の形態４における送信部４２０のＯＴＵフレーマ１２１は、実施の形態１における送信部１２０のＯＴＵフレーマ１２１と同様に構成されている。但し、実施の形態４における送信部４２０のＯＴＵフレーマ１２１は、送信信号を第１ＯＴＵフレーム切替部４２６に与える。
　また、複数の外符号誤り訂正符号化部４２２－１～４２２－ｍの各々を特に区別する必要がない場合には、外符号誤り訂正符号化部４２２という。
　複数の内符号誤り訂正符号化部４２３－１～４２３－ｎの各々を特に区別する必要がない場合には、内符号誤り訂正符号化部４２３という。
　第１ＯＴＵフレーム切替部４２６は、ＯＴＵフレーマ１２１から与えられる送信信号を、ｍ個に分割し、第１分割送信信号として、外符号誤り訂正符号化部４２２にそれぞれ与える。
　外符号誤り訂正符号化部４２２は、第１分割送信信号を情報系列としてそれに応じた冗長ビットを付加することにより、分割送信信号を符号化する。そして、外符号誤り訂正符号化部４２２は、符号化した分割送信信号（第１分割符号化信号）を第２ＯＴＵフレーム切替部４２７に与える。
　第２ＯＴＵフレーム切替部４２７は、外符号誤り訂正符号化部４２２から与えられる符号化した第１分割符号化信号を合成した後、ｎ個に分割し、第２分割送信信号として、内符号誤り訂正符号化部４２３にそれぞれ与える。
　内符号誤り訂正符号化部４２３は、第２分割送信信号を情報系列として、それに応じた冗長ビットを付加することにより、符号化する。内符号誤り訂正符号化部４２３は、このようにして符号化した分割送信信号（第２分割符号化信号）を、Ｅ／Ｏ変換部４２４に与える。
　Ｅ／Ｏ変換部４２４は、誤り訂正符号化された送信信号（第２分割符号化信号）を合成し、合成された電気信号を光信号ＯＳに変換し、光信号ＯＳを通信路１０１へ送信する。
　図１９は、実施の形態４における受信部４３０の構成を概略的に示すブロック図である。
　受信部４３０は、Ｏ／Ｅ変換部１３１と、フレーム同期部１３２と、複数の内符号誤り訂正復号化部４３３－１～４３３－ｎと、複数の外符号誤り訂正復号化部４３４－１～４３４－ｍと、ＯＴＵデフレーマ４３５と、複数の内符号誤り訂正モニタ部４４０－１～４４０－ｎと、複数の外符号誤り訂正モニタ部４５０－１～４５０－ｍと、全体誤り訂正モニタ部４６０と、第３ＯＴＵフレーム切替部４３６と、第４ＯＴＵフレーム切替部４３７とを備える。
　実施の形態４における受信部４３０のＯ／Ｅ変換部１３１及びフレーム同期部１３２は、実施の形態１における受信部１３０のＯ／Ｅ変換部１３１及びフレーム同期部１３２と同様に構成されている。但し、実施の形態４におけるフレーム同期部１３２は、受信信号を第３ＯＴＵフレーム切替部４３６に与える。
　複数の内符号誤り訂正復号化部４３３－１～４３３－ｎの各々を特に区別する必要がない場合には、内符号誤り訂正復号化部４３３という。
　複数の外符号誤り訂正復号化部４３４－１～４３４－ｍの各々を特に区別する必要がない場合には、外符号誤り訂正復号化部４３４という。
　複数の内符号誤り訂正モニタ部４４０－１～４４０－ｎの各々を特に区別する必要がない場合には、内符号誤り訂正モニタ部４４０という。
　複数の外符号誤り訂正モニタ部４５０－１～４５０－ｍの各々を特に区別する必要がない場合には、外符号誤り訂正モニタ部４５０という。
　第３ＯＴＵフレーム切替部４３６は、フレーム同期部１３２から与えられる受信信号を、ｎ個に分割し、分割受信信号として、内符号誤り訂正復号化部４３３にそれぞれ与える第１分割部として機能する。
　内符号誤り訂正復号化部４３３は、分割受信信号の内符号の誤り訂正復号化処理を実施し、復号化した分割受信信号（第１分割復号信号）を第４ＯＴＵフレーム切替部４３７に与える。
　第４ＯＴＵフレーム切替部４３７は、内符号誤り訂正復号化部４３３から与えられる第１分割復号信号を合成した後、ｍ個に分割し、第２分割復号信号として、外符号誤り訂正復号化部４３４にそれぞれ与える第２分割部として機能する。
　外符号誤り訂正復号化部４３４は、第４ＯＴＵフレーム切替部４３７から与えられる第２分割復号信号に対して、さらに外符号の誤り訂正復号化処理を実施し、復号化した受信信号（第３分割復号信号）をＯＴＵデフレーマ４３５に与える。
　ＯＴＵデフレーマ４３５は、外符号誤り訂正復号化部４３４から与えられる第３分割復号信号を合成し、図３に示されているＯＴＵｋフレーム１０２のオーバヘッド部１０２ａと誤り訂正パリティ部１０２ｃを削除して、ペイロード部１０２ｂに格納されている信号をクライアント信号ＣＳとして出力する。
　実施の形態４では、複数の内符号誤り訂正復号化部４３３－１～４３３－ｎの各々と、複数の内符号誤り訂正モニタ部４４０－１～４４０－ｎの各々とは、複数の第１シリアルバス４７０－１～４７０－ｎの各々で接続されている。
　なお、複数の第１シリアルバス４７０－１～４７０－ｎの各々を特に区別する必要がない場合には、第１シリアルバス４７０という。
　内符号誤り訂正モニタ部４４０は、第１シリアルバス４７０を介して、内符号誤り訂正復号化部４３３で生成された、ＦＥＣフレームの訂正ビット数を示す誤り訂正情報を読み取る。そして、内符号誤り訂正モニタ部４４０は、周期毎に、誤り訂正情報で示される訂正ビット数を加算する。全体誤り訂正モニタ部４６０は、周期毎に、内符号誤り訂正モニタ部４４０から加算結果を読み出す。
　内符号誤り訂正モニタ部４４０は、実施の形態１の内符号誤り訂正モニタ部１４０と同様に構成されていてもよく、実施の形態２の内符号誤り訂正モニタ部２４０と同様に構成されていてもよい。
　内符号誤り訂正モニタ部４４０が実施の形態１の内符号誤り訂正モニタ部１４０と同様に構成されている場合には、内符号誤り訂正モニタ部４４０及び全体誤り訂正モニタ部４６０は、実施の形態１における内符号誤り訂正モニタ部１４０及び全体誤り訂正モニタ部１６０と同様に接続されており、全体誤り訂正モニタ部４６０は、実施の形態１における全体誤り訂正モニタ部１６０と同様の処理で、内符号誤り訂正モニタ部４４０から加算結果を読み出す。
　内符号誤り訂正モニタ部４４０が実施の形態２の内符号誤り訂正モニタ部２４０と同様に構成されている場合には、内符号誤り訂正モニタ部４４０及び全体誤り訂正モニタ部４６０は、実施の形態２における内符号誤り訂正モニタ部２４０及び全体誤り訂正モニタ部２６０と同様に接続されてり、全体誤り訂正モニタ部４６０は、実施の形態２における全体誤り訂正モニタ部２６０と同様の処理で、内符号誤り訂正モニタ部４４０から加算結果を読み出す。
　実施の形態４では、複数の外符号誤り訂正復号化部４３４－１～４３４－ｍの各々と、複数の外符号誤り訂正モニタ部４５０－１～４５０－ｍの各々とは、複数の第２シリアルバス４７１－１～４７１－ｍの各々で接続されている。
　なお、複数の第２シリアルバス４７１－１～４７１－ｍの各々を特に区別する必要がない場合には、第２シリアルバス４７１という。
　外符号誤り訂正モニタ部４５０は、第２シリアルバス４７１を介して、外符号誤り訂正復号化部４３４で生成された、ＦＥＣフレームの訂正ビット数を示す誤り訂正情報を読み取る。そして、外符号誤り訂正モニタ部４５０は、周期毎に、誤り訂正情報で示される訂正ビット数を加算する。全体誤り訂正モニタ部４６０は、周期毎に、外符号誤り訂正モニタ部４５０から加算結果を読み出す。
　外符号誤り訂正モニタ部４５０は、実施の形態１の外符号誤り訂正モニタ部１５０と同様に構成されていてもよく、実施の形態２の外符号誤り訂正モニタ部２５０と同様に構成されていてもよい。
　外符号誤り訂正モニタ部４５０が実施の形態１の外符号誤り訂正モニタ部１５０と同様に構成されている場合には、外符号誤り訂正モニタ部４５０及び全体誤り訂正モニタ部４６０は、実施の形態１における外符号誤り訂正モニタ部１５０及び全体誤り訂正モニタ部１６０と同様に接続されており、全体誤り訂正モニタ部４６０は、実施の形態１における全体誤り訂正モニタ部１６０と同様の処理で、外符号誤り訂正モニタ部４５０から加算結果を読み出す。
　外符号誤り訂正モニタ部４５０が実施の形態２の外符号誤り訂正モニタ部２５０と同様に構成されている場合には、外符号誤り訂正モニタ部４５０及び全体誤り訂正モニタ部４６０は、実施の形態２における外符号誤り訂正モニタ部２５０及び全体誤り訂正モニタ部２６０と同様に接続されてり、全体誤り訂正モニタ部４６０は、実施の形態２における全体誤り訂正モニタ部２６０と同様の処理で、外符号誤り訂正モニタ部４５０から加算結果を読み出す。
　全体誤り訂正モニタ部４６０は、内符号誤り訂正モニタ部４４０及び外符号誤り訂正モニタ部４５０から読み取られた加算結果を加算することで、誤り訂正情報で示される誤り訂正ビット数の総和を算出する。
　なお、複数の内符号誤り訂正復号化部４３３－１～４３３－ｎの各々、複数の外符号誤り訂正復号化部４３４－１～４３４－ｍの各々、複数の内符号誤り訂正モニタ部４４０－１～４４０－ｎの各々、及び、複数の外符号誤り訂正モニタ部４５０－１～４５０－ｍの各々は、１個のＬＳＩに実装される必要はなく、複数の部が１石のＬＳＩに実装されていてもよい。
　１００，２００，３００，４００　光通信システム、　１１０，２１０，３１０，４１０　光伝送装置、　１２０，３２０，４２０　送信部、　１２１，３２１　ＯＴＵフレーマ、　１２２，４２２　外符号誤り訂正符号化部、　１２３，４２３　内符号誤り訂正符号化部、　１２４　Ｅ／Ｏ変換部、　３２５　積算開始指示追加部、　４２６　第１ＯＴＵフレーム切替部、　４２７　第２ＯＴＵフレーム切替部、　１３０，２３０，３３０，４３０　受信部、　１３１　Ｏ／Ｅ変換部、　１３２，３３２　フレーム同期部、　１３３，４３３　内符号誤り訂正復号化部、　１３４，４３４　外符号誤り訂正復号化部、　１３５，４３５　ＯＴＵデフレーマ、　４３６　第３ＯＴＵフレーム切替部、　４３７　第４ＯＴＵフレーム切替部、　１４０，２４０，３４０　内符号誤り訂正モニタ部、　１４１　モニタＩ／Ｆ部、　１４２，３４２　誤り訂正ビット加算部、　１４３　ＰＭ＿ＳＹＮＣ検出部、　１４４　レジスタ部、　１４５　シリアルバスＩ／Ｆ部、　２４６　アクセス検出部、　３４７　積算開始指示信号検出部、　１５０，２５０，３５０　外符号誤り訂正モニタ部、　１５１　モニタＩ／Ｆ部、　１５２，３５２　誤り訂正ビット加算部、　１５３　ＰＭ＿ＳＹＮＣ検出部、　１５４　レジスタ部、　１５５　シリアルバスＩ／Ｆ部、　２５６　アクセス検出部、　３５７　積算開始指示信号検出部、　１６０，２６０，４６０　全体誤り訂正モニタ部、　３６１　積算開始指示部、　１７０，１７１，１７２，１７３　シリアルバス、　１７４，１７５　制御線。

Claims (11)

  1. 　単位フレーム毎に外符号の誤り訂正符号化及び内符号の誤り訂正符号化が行われた複数の伝送フレームを含む送信信号から変換された光信号を受信する光伝送装置であって、
    　前記光信号を受信して、前記光信号を電気信号に変換する変換部と、
    　前記電気信号に含まれている前記複数の伝送フレームを同期させることで、受信信号を生成するフレーム同期部と、
    　前記単位フレーム毎に、前記受信信号に対して前記内符号の誤り復号化を行うことで、第１復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数である第１誤り訂正ビット数をカウントする内符号誤り訂正復号化部と、
    　前記単位フレーム毎に、前記第１復号信号に対して前記外符号の誤り復号化を行うことで、第２復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数である第２誤り訂正ビット数をカウントする外符号誤り訂正復号化部と、
    　前記第１誤り訂正ビット数を周期毎に加算することで、第１加算値を算出する内符号誤り訂正モニタ部と、
    　前記第２誤り訂正ビット数を前記周期毎に加算することで、第２加算値を算出する外符号誤り訂正モニタ部と、
    　前記内符号誤り訂正モニタ部及び前記外符号誤り訂正モニタ部に前記周期を通知するとともに、前記第１加算値及び前記第２加算値を合計することで、前記周期毎の、誤りを訂正したビット数の合計を算出する全体誤り訂正モニタ部と、を備えること
    　を特徴とする光伝送装置。
  2. 　前記全体誤り訂正モニタ部は、前記周期を示すモニタ同期信号を前記内符号誤り訂正モニタ部及び前記外符号誤り訂正モニタ部に送信することで、前記周期を前記内符号誤り訂正モニタ部及び前記外符号誤り訂正モニタ部に通知すること
    　を特徴とする請求項１に記載の光伝送装置。
  3. 　前記内符号誤り訂正モニタ部は、
    　第１レジスタ部と、
    　前記内符号誤り訂正復号化部と通信を行う第１インタフェース部と、
    　前記第１インタフェース部を介して、前記第１誤り訂正ビット数を順次取得し、当該取得された第１誤り訂正ビット数を順次加算する第１誤り訂正ビット加算部と、
    　前記全体誤り訂正モニタ部と通信を行う第２インタフェース部と、を備え、
    　前記第１誤り訂正ビット加算部は、前記第２インタフェース部で受信された前記モニタ同期信号で示される前記周期毎に、前記第１誤り訂正ビット数を加算した値を、前記第１加算値として、前記第１レジスタ部に記憶させるとともに、前記第１誤り訂正ビット数を加算した値をリセットし、
    　前記外符号誤り訂正モニタ部は、
    　第２レジスタ部と、
    　前記外符号誤り訂正復号化部と通信を行う第３インタフェース部と、
    　前記第３インタフェース部を介して、前記第２誤り訂正ビット数を順次取得し、当該取得された第２誤り訂正ビット数を順次加算する第２誤り訂正ビット加算部と、
    　前記全体誤り訂正モニタ部と通信を行う第４インタフェース部と、を備え、
    　前記第２誤り訂正ビット加算部は、前記第４インタフェース部で受信された前記モニタ同期信号で示される前記周期毎に、前記第２誤り訂正ビット数を加算した値を、前記第２加算値として、前記第２レジスタ部に記憶させるとともに、前記第２誤り訂正ビット数を加算した値をリセットすること
    　を特徴とする請求項２に記載の光伝送装置。
  4. 　前記内符号誤り訂正モニタ部は、前記全体誤り訂正モニタ部と通信する第５インタフェース部をさらに備え、
    　前記外符号誤り訂正モニタ部は、前記全体誤り訂正モニタ部と通信する第６インタフェース部をさらに備え、
    　前記全体誤り訂正モニタ部は、前記モニタ同期信号で示される前記周期毎に、前記第５インタフェース部を介して前記第１レジスタ部に記憶されている前記第１加算値を読み出すとともに、前記第６インタフェース部を介して前記第２レジスタ部に記憶されている前記第２加算値を読み出すこと
    　を特徴とする請求項３に記載の光伝送装置。
  5. 　前記全体誤り訂正モニタ部は、前記周期毎に、前記第１加算値を取得する第１アクセス要求を前記内符号誤り訂正モニタ部に送信するとともに、前記第２加算値を取得する第２アクセス要求を前記外符号誤り訂正モニタ部に送信することで、前記周期を前記内符号誤り訂正モニタ部及び前記外符号誤り訂正モニタ部に通知すること
    　を特徴とする請求項１に記載の光伝送装置。
  6. 　前記内符号誤り訂正モニタ部は、
    　第１レジスタ部と、
    　前記内符号誤り訂正復号化部と通信を行う第１インタフェース部と、
    　前記第１インタフェース部を介して、前記第１誤り訂正ビット数を順次取得し、当該取得された第１誤り訂正ビット数を順次加算する第１誤り訂正ビット加算部と、
    　前記全体誤り訂正モニタ部と通信を行う第２インタフェース部と、を備え、
    　前記第１誤り訂正ビット加算部は、前記第２インタフェース部が前記第１アクセス要求を受信すると、前記第１誤り訂正ビット数を加算した値を、前記第１加算値として、前記第１レジスタ部に記憶させるとともに、前記第１誤り訂正ビット数を加算した値をリセットし、
    　前記第２インタフェース部は、前記第１レジスタ部に格納されている前記第１加算値を、前記第１アクセス要求の応答として、前記全体誤り訂正モニタ部に送信し、
    　前記外符号誤り訂正モニタ部は、
    　第２レジスタ部と、
    　前記外符号誤り訂正復号化部と通信を行う第３インタフェース部と、
    　前記第３インタフェース部を介して、前記第２誤り訂正ビット数を順次取得し、当該取得された第２誤り訂正ビット数を順次加算する第２誤り訂正ビット加算部と、
    　前記全体誤り訂正モニタ部と通信を行う第４インタフェース部と、を備え、
    　前記第２誤り訂正ビット加算部は、前記第４インタフェース部が前記第２アクセス要求を受信すると、前記第２誤り訂正ビット数を加算した値を、前記第２加算値として、前記第２レジスタ部に記憶させるとともに、前記第２誤り訂正ビット数を加算した値をリセットし、
    　前記第４インタフェース部は、前記第２レジスタ部に格納されている前記第２加算値を、前記第２アクセス要求の応答として、前記全体誤り訂正モニタ部に送信すること
    　を特徴とする請求項５に記載の光伝送装置。
  7. 　単位フレーム毎に外符号の誤り訂正符号化及び内符号の誤り訂正符号化が行われ、周期を示すモニタ周期ビットを含む複数の伝送フレームから変換された光信号を受信する光伝送装置であって、
    　前記光信号を受信して、前記光信号を電気信号に変換する変換部と、
    　前記電気信号に含まれている前記複数の伝送フレームを同期させることで、受信信号を生成するとともに、前記モニタ周期ビットを検出するフレーム同期部と、
    　前記単位フレーム毎に、前記受信信号に対して前記内符号の誤り復号化を行うことで、第１復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数である第１誤り訂正ビット数をカウントする内符号誤り訂正復号化部と、
    　前記単位フレーム毎に、前記第１復号信号に対して前記外符号の誤り復号化を行うことで、第２復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数である第２誤り訂正ビット数をカウントする外符号誤り訂正復号化部と、
    　前記第１誤り訂正ビット数を、前記フレーム同期部で検出された前記モニタ周期ビットで示される周期毎に加算することで、第１加算値を算出する内符号誤り訂正モニタ部と、
    　前記第２誤り訂正ビット数を、前記フレーム同期部で検出された前記モニタ周期ビットで示される周期毎に加算することで、第２加算値を算出する外符号誤り訂正モニタ部と、
    　前記第１加算値及び前記第２加算値を合計することで、前記フレーム同期部で検出された前記モニタ周期ビットで示される周期毎の、誤りを訂正したビット数の合計を算出する全体誤り訂正モニタ部と、を備えること
    　を特徴とする光伝送装置。
  8. 　前記フレーム同期部で検出された前記モニタ周期ビットで示される前記周期毎に、前記内符号誤り訂正モニタ部、前記外符号誤り訂正モニタ部及び前記全体誤り訂正モニタ部に指示を与える積算開始指示部をさらに備え、
    　前記内符号誤り訂正モニタ部は、前記指示に従って、前記第１加算値を算出し、
    　前記外符号誤り訂正モニタ部は、前記指示に従って、前記第２加算値を算出し、
    　前記全体誤り訂正モニタ部は、前記指示に従って、前記内符号誤り訂正モニタ部及び前記外符号誤り訂正モニタ部から、前記第１加算値及び前記第２加算値を読み出すこと
    　を特徴とする請求項７に記載の光伝送装置。
  9. 　前記内符号誤り訂正モニタ部は、
    　第１レジスタ部と、
    　前記内符号誤り訂正復号化部と通信を行う第１インタフェース部と、
    　前記第１インタフェース部を介して、前記第１誤り訂正ビット数を順次取得し、当該取得された第１誤り訂正ビット数を順次加算する第１誤り訂正ビット加算部と、
    　前記指示を検出する第１検出部と、を備え、
    　前記第１誤り訂正ビット加算部は、前記第１検出部が前記指示を検出する毎に、前記第１誤り訂正ビット数を加算した値を、前記第１加算値として、前記第１レジスタ部に記憶させるとともに、前記第１誤り訂正ビット数を加算した値をリセットし、
    　前記外符号誤り訂正モニタ部は、
    　第２レジスタ部と、
    　前記外符号誤り訂正復号化部と通信を行う第２インタフェース部と、
    　前記第２インタフェース部を介して、前記第２誤り訂正ビット数を順次取得し、当該取得された第２誤り訂正ビット数を順次加算する第２誤り訂正ビット加算部と、
    　前記指示を検出する第２検出部と、を備え、
    　前記第２誤り訂正ビット加算部は、前記第２検出部が前記指示を検出する毎に、前記第２誤り訂正ビット数を加算した値を、前記第２加算値として、前記第２レジスタ部に記憶させるとともに、前記第２誤り訂正ビット数を加算した値をリセットすること
    　を特徴とする請求項８に記載の光伝送装置。
  10. 　前記内符号誤り訂正モニタ部は、前記全体誤り訂正モニタ部と通信する第３インタフェース部をさらに備え、
    　前記外符号誤り訂正モニタ部は、前記全体誤り訂正モニタ部と通信する第４インタフェース部をさらに備え、
    　前記全体誤り訂正モニタ部は、前記指示に従って、前記第３インタフェース部を介して前記第１レジスタ部に記憶されている前記第１加算値を読み出すとともに、前記第４インタフェース部を介して前記第２レジスタ部に記憶されている前記第２加算値を読み出すこと
    　を特徴とする請求項９に記載の光伝送装置。
  11. 　単位フレーム毎に外符号の誤り訂正符号化及び内符号の誤り訂正符号化が行われた複数の伝送フレームを含む送信信号から変換された光信号を受信する光伝送装置であって、
    　前記光信号を受信して、前記光信号を電気信号に変換する変換部と、
    　前記電気信号に含まれている前記複数の伝送フレームを同期させることで、受信信号を生成するフレーム同期部と、
    　前記受信信号を、２以上の整数であるｎ個の分割受信信号に分割する第１分割部と、
    　前記単位フレーム毎に、前記ｎ個の分割受信信号に対して前記内符号の誤り復号化を行うことで、ｎ個の第１分割復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数であるｎ個の第１誤り訂正ビット数をカウントするｎ個の内符号誤り訂正復号化部と、
    　前記ｎ個の第１分割復号信号を合成して、２以上の整数であるｍ個の第２分割復号信号に分割する第２分割部と、
    　前記単位フレーム毎に、前記ｍ個の第２分割復号信号に対して前記外符号の誤り復号化を行うことで、ｍ個の第３分割復号信号を生成するとともに、前記単位フレーム毎の、誤りを訂正したビット数であるｍ個の第２誤り訂正ビット数をカウントするｍ個の外符号誤り訂正復号化部と、
    　前記ｎ個の第１誤り訂正ビット数を周期毎に加算することで、ｎ個の第１加算値を算出するｎ個の内符号誤り訂正モニタ部と、
    　前記ｍ個の第２誤り訂正ビット数を前記周期毎に加算することで、ｍ個の第２加算値を算出するｍ個の外符号誤り訂正モニタ部と、
    　前記ｎ個の内符号誤り訂正モニタ部及び前記ｍ個の外符号誤り訂正モニタ部に前記周期を通知するとともに、前記ｎ個の第１加算値及び前記ｍ個の第２加算値を合計することで、前記周期毎の、誤りを訂正したビット数の合計を算出する全体誤り訂正モニタ部と、を備えること
    　を特徴とする光伝送装置。
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