+

WO2013011678A1 - アクティブマトリクス基板及びそれを備えた表示パネル - Google Patents

アクティブマトリクス基板及びそれを備えた表示パネル Download PDF

Info

Publication number
WO2013011678A1
WO2013011678A1 PCT/JP2012/004546 JP2012004546W WO2013011678A1 WO 2013011678 A1 WO2013011678 A1 WO 2013011678A1 JP 2012004546 W JP2012004546 W JP 2012004546W WO 2013011678 A1 WO2013011678 A1 WO 2013011678A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal lines
pitch
display area
display
active matrix
Prior art date
Application number
PCT/JP2012/004546
Other languages
English (en)
French (fr)
Inventor
陽介 藤川
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN201280029291.6A priority Critical patent/CN103635949B/zh
Priority to JP2013524607A priority patent/JP5723007B2/ja
Priority to US14/130,510 priority patent/US9122116B2/en
Publication of WO2013011678A1 publication Critical patent/WO2013011678A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • the present invention relates to an active matrix substrate and a display panel including the same, and more particularly to an active matrix substrate in which signal lines are switched from a first wiring layer to a second wiring layer in a non-display region and a display panel including the active matrix substrate. .
  • the liquid crystal display panel includes, for example, an active matrix substrate and a counter substrate provided so as to face each other, and a liquid crystal layer provided between the active matrix substrate and the counter substrate.
  • a display area for displaying an image and a non-display area are defined outside the display area.
  • the active matrix substrate includes a plurality of gate signal lines provided in the display region so as to extend in parallel to each other and a plurality of source signal lines provided so as to extend in parallel to each other in a direction intersecting with each gate signal line. I have.
  • a plurality of signal lines such as gate signal lines and source signal lines extend in parallel with each other in the display region as described above, then extend in parallel with each other in the non-display region, and are not displayed in order to be connected to the driving circuit. It is drawn out to the substrate end of the region, that is, the terminal region of the active matrix substrate protruding from the counter substrate.
  • Each signal line includes a first wiring layer formed of an electrically low-resistance wiring material such as aluminum in the display area in order to suppress corrosion in the terminal area.
  • a wiring structure including a second wiring layer formed of a high melting point wiring material such as tantalum or tungsten and a connection portion for switching from the first wiring layer to the second wiring layer, that is, formed of different wiring materials has been proposed (see, for example, Patent Documents 1 to 3).
  • a first electrode, a second electrode arranged so as to intersect the first electrode, a first routing wiring connected to the first electrode, and a second electrode connected to the second electrode Disclosed is an electronic device that includes a second routing wiring, a voltage lower than that of the first routing wiring is applied to the second routing wiring, the second routing wiring includes a metal film, and the first routing wiring does not include a metal film. ing.
  • JP 2008-46188 A Japanese Patent Laid-Open No. 10-339880 International Publication No. 02/065434 Pamphlet
  • a plurality of signal lines are drawn out so as to be collected in a part of the terminal area where the driving circuit is arranged.
  • the outline shape is a shape narrowed down in a substantially fan shape.
  • the apertures of the plurality of signal lines are physically loosened. The routing of a plurality of signal lines spreads.
  • the present invention has been made in view of such points, and the object of the present invention is to provide a connection portion for switching from the first wiring layer to the second wiring layer in the middle of each signal line in the non-display area. In other words, the spread of the plurality of signal lines is suppressed.
  • the plurality of second connection portions respectively provided in the plurality of second signal lines have a plurality of pitches provided in the plurality of first signal lines.
  • the pitch is wider than the pitch of the first connecting portions.
  • an active matrix substrate includes a rectangular display area for displaying an image, a non-display area defined around the display area, and one side of the display area in the non-display area.
  • the display area extends parallel to each other at a pitch Pa in a direction orthogonal to the one side of the display area, and then the angle ⁇ a in extend parallel to one another in a direction crossing a further plurality of first signal lines which is provided so as to extend in parallel with each other in the mounting region at a pitch P b in a direction perpendicular to one side of the display area, the non-display region in, to the plurality of first signal lines adjoin the central direction of the corner of the angle theta a, extending in parallel to each other from the display region side at a pitch P a in the direction orthogonal to the one side of the display region To extend parallel to one another in a direction crossing with one side of the angle theta a of the display area
  • the plurality of first signal lines extend in parallel to each other from the display area side at a pitch Pa in a direction orthogonal to the one side of the display area, and then are angled to one side of the display area.
  • ⁇ extend parallel to one another in a direction crossing with a, it is provided as further extend parallel to each other in the mounting region at a pitch P b in a direction perpendicular to one side of the display area.
  • a plurality of second signal lines adjacent in the center direction of the angle of the angle theta a to the plurality of first signal lines display with a pitch P a in the direction orthogonal to the one side of the display area area side after extending parallel to one another from, extend parallel to each other in a direction crossing with one side of the angle theta a display area, followed extend parallel to one another in a direction perpendicular to one side of the display area, further the angle on one side of the display region theta extend parallel to one another in a direction intersecting with b, it is provided so as to extend in parallel with each other in the mounting region at a pitch P b in a direction perpendicular to one side of the last display region.
  • the pitches P d of the plurality of second connection portions that are respectively provided on the plurality of second signal lines and connect the first wiring layer and the second wiring layer along a direction orthogonal to one side of the display area are set. More than the pitch P c of the plurality of first connection portions provided in each of the plurality of first signal lines and for connecting the first wiring layer and the second wiring layer along a direction orthogonal to one side of the display region. It is getting wider.
  • the pitch of the portions extending in parallel with each other in the direction intersecting with one side of the display area at an angle ⁇ b is P g (see FIG.
  • the pitch is the distance between the center lines of the adjacent structural units.
  • the pitch is basically the distance between the center lines in each adjacent structural unit, but is set by setting a predetermined position (for example, one end of each structural unit) in each adjacent structural unit. It may be a distance between the predetermined positions.
  • the pitch P a is equal to the pitch P d
  • the pitch P b may be equal to the pitch P c.
  • pitch P a of the display area side of the plurality of first signal lines and a plurality of second signal lines is equal to the pitch P d of the plurality of second connecting portions, a plurality of first signal lines and a plurality Since the pitch P b on the mounting region side of the second signal lines is equal to the pitch P c of the plurality of first connection portions, the angle ⁇ a and the angle ⁇ b in the extending direction of each second signal line are equal to each other, Since each second signal line extends substantially in a straight line, the spread of the plurality of second signal lines in routing is effectively suppressed.
  • the boundary between the plurality of first connecting portions and the plurality of second connecting portions, said first connecting portion and the second connecting portion is provided at a pitch P e, the pitch P e, rather than the pitch P c wide, or it may be narrower than the pitch P d.
  • the first connecting portion adjacent and the second connecting portion is provided at a pitch P e
  • pitch P e is the pitch P wider than c
  • the pitch P d is the pitch P wider than c
  • the pitch A buffer region is arranged to eliminate the layout inconvenience caused by the difference in size.
  • the plurality of first connection portions and the plurality of second connection portions may be provided along one side of the display area.
  • the plurality of first connection portions and the plurality of second connection portions are provided along one side of the display area, the plurality of first connection portions and the plurality of second connection portions are simple. Protected by the shaped member.
  • the display area is provided with a plurality of source signal lines extending in parallel to each other in a direction orthogonal to one side of the display area, and the plurality of first signal lines and the plurality of second signal lines are the plurality of the plurality of source signal lines.
  • a plurality of video signal lines may be connected to the source signal line via a switch circuit for each number of colors constituting the pixel.
  • the plurality of first signal lines and the plurality of second signal lines are provided for each of the number of colors constituting a pixel in the plurality of source signal lines provided so as to extend in parallel with each other in the display region. Therefore, the number of video signal lines can be smaller than the number of source signal lines. As a result, the apertures of the plurality of video signal lines can be tightened (enlarged), so that the spread of the plurality of video signal lines can be suppressed.
  • a plurality of display signal lines are provided so as to extend in parallel to each other in a direction orthogonal to one side of the display area, and the plurality of first signal lines and the plurality of second signal lines include the plurality of display lines. May be connected to the display signal lines.
  • the plurality of first signal lines and the plurality of second signal lines are respectively connected to the plurality of display signal lines provided in the display region so as to extend in parallel with each other.
  • An active matrix substrate in which each display signal line is connected to a drive circuit mounted in the mounting area is specifically configured.
  • Each of the display signal lines may be a source signal line.
  • each display signal line is a source signal line, for example, an active matrix substrate in which each source signal line is connected to a drive circuit mounted in a mounting region is specifically configured.
  • the mounting region is defined in a portion corresponding to a central portion of one side of the display region, and the plurality of first signal lines are provided symmetrically with respect to an axis orthogonal to the central portion of one side of the display region,
  • the plurality of second signal lines may be provided on both outer sides of the plurality of first signal lines.
  • the plurality of first signal lines and the plurality of second signal lines are provided symmetrically with respect to the axis orthogonal to the central portion of one side of the display area.
  • the display panel according to the present invention includes the active matrix substrate, a counter substrate provided to face the active matrix substrate, and a display medium layer provided between the active matrix substrate and the counter substrate. I have.
  • the display having the active matrix substrate is provided.
  • the panel in the non-display area, even when there is a connection portion for switching from the first wiring layer to the second wiring layer in the middle of each signal line, the spread in routing of the plurality of signal lines is suppressed.
  • the display medium layer may be a liquid crystal layer.
  • a liquid crystal display panel is specifically configured as a display panel.
  • a frame-shaped sealing material for enclosing the liquid crystal layer is provided between the active matrix substrate and the counter substrate, and the plurality of first connection portions and the plurality of second connection portions are arranged on one side of the sealing material. It may be provided so as to overlap.
  • the plurality of first connection portions and the plurality of second connection portions are provided so as to overlap one side of the sealing material between the active matrix substrate and the counter substrate.
  • the plurality of second connection portions are protected by one side of the sealing material.
  • the pitch of the plurality of second connection portions provided respectively on the plurality of second signal lines is equal to that of the plurality of first connection portions provided on the plurality of first signal lines. Since it is wider than the pitch, even if there is a connection portion for switching from the first wiring layer to the second wiring layer in the middle of each signal line in the non-display area, the spread in routing of the plurality of signal lines is suppressed. be able to.
  • FIG. 1 is a perspective view of a liquid crystal display panel according to Embodiment 1.
  • FIG. FIG. 2 is a cross-sectional view of the liquid crystal display panel taken along line II-II in FIG.
  • FIG. 3 is a plan view of an active matrix substrate constituting the liquid crystal display panel according to the first embodiment.
  • FIG. 4 is an enlarged plan view of a region Ra in FIG.
  • FIG. 5 is an enlarged plan view of a region Rb in FIG.
  • FIG. 6 is an enlarged plan view of the region Rc in FIG.
  • FIG. 7 is an enlarged plan view of a region Rd in FIG.
  • FIG. 8 is an enlarged plan view of the region Re in FIG.
  • FIG. 9 is an enlarged plan view of a region Rf in FIG.
  • FIG. 10 is an enlarged plan view of a region Rg in FIG.
  • FIG. 11 is a plan view of an active matrix substrate according to the second embodiment.
  • FIG. 12 is a plan view of an active matrix substrate according to the third embodiment.
  • FIG. 13 is a plan view of an active matrix substrate according to the fourth embodiment.
  • FIG. 14 is a plan view of an active matrix substrate according to the fifth embodiment.
  • FIG. 15 is a plan view of an active matrix substrate of a comparative example.
  • FIG. 16 is an enlarged plan view of a region Rx in FIG.
  • FIG. 17 is an enlarged plan view of a region Ry in FIG.
  • Embodiment 1 of the Invention 1 to 10 show Embodiment 1 of an active matrix substrate and a display panel including the same according to the present invention.
  • FIG. 1 is a perspective view of the liquid crystal display panel 50 of the present embodiment
  • FIG. 2 is a cross-sectional view of the liquid crystal display panel 50 taken along line II-II in FIG.
  • FIG. 3 is a plan view of the active matrix substrate 20a constituting the liquid crystal display panel 50.
  • FIG. 4 to 10 are enlarged plan views of regions Ra to Rg in FIG. 3, respectively.
  • the liquid crystal display panel 50 is provided as a display medium layer between the active matrix substrate 20a and the counter substrate 30 provided so as to face each other and the active matrix substrate 20a and the counter substrate 30.
  • the liquid crystal layer 40, the active matrix substrate 20a and the counter substrate 30 are bonded to each other, and a sealing material 45 provided in a frame shape to enclose the liquid crystal layer 40 between the active matrix substrate 20a and the counter substrate 30; It has.
  • a display area D for displaying an image is defined in a rectangular shape inside a seal material 45 (see FIG. 2).
  • a non-display area N is defined around the frame. Further, in the active matrix substrate 20a, as shown in FIGS. 1 and 3, in the non-display area N (terminal area) protruding from the counter substrate 30, a central portion of one side of the display area D (lower side Su in FIG. 3). For example, a mounting region M for mounting an IC (Integrated Circuit) chip as a drive circuit is defined.
  • IC Integrated Circuit
  • the active matrix substrate 20a includes a transparent substrate 10 such as a glass substrate, and in the display region D, the transparent substrate 10 has a base film 11 and a gate insulating film 13 interposed therebetween.
  • a plurality of gate signal lines 14c provided so as to extend in parallel with each other in the direction, an interlayer insulating film 15 provided so as to cover each gate signal line 14c, and each gate on the interlayer insulating film 15 in the display region D
  • a plurality of source signal lines 16a provided so as to extend in parallel with each other in a direction orthogonal to the signal line 14c (vertical direction in FIG.
  • each gate signal line 14c and each source signal line 16a that is, A plurality of TFTs (Thin Film Transistor, not shown) provided for each sub-pixel, which is the minimum unit of the image, and a protective insulating film 17 provided so as to cover each TFT,
  • a plurality of pixel electrodes 18a provided in a matrix on the protective insulating film 17 and connected to each TFT, and an alignment film (not shown) provided so as to cover each pixel electrode 18a. I have.
  • the TFT provided for each sub-pixel includes, for example, a semiconductor layer provided in an island shape on the base film 11, a gate insulating film 13 provided so as to cover the semiconductor layer, and the gate insulating film 13.
  • a gate electrode provided so as to overlap a part of the semiconductor layer, an interlayer insulating film 15 provided so as to cover the gate electrode, and an interlayer insulating film 15 provided on the interlayer insulating film 15 so as to be separated from each other.
  • Source electrode and drain electrode and has the same configuration as the TFT 5a of the switch circuit described later.
  • the gate electrode is a part or a lateral protrusion of each subpixel of the gate signal line 14c.
  • the source electrode is a part or a lateral projecting portion for each sub-pixel of the source signal line 16a.
  • the drain electrode is connected to the pixel electrode 18 a through a contact hole formed in the protective insulating film 17.
  • both ends of the gate signal line 14c are connected to the row control circuit 5bg.
  • the row control circuit 5bg is monolithically formed along the left side and the right side of the display region D in the drawing as shown in FIG.
  • an attached circuit 5c such as a level shifter circuit, a buffer circuit, and a protection circuit is provided in the vicinity of the row control circuit 5bg.
  • the crosstalk (shadowing) which is a concern as the resolution of the pixel array is increased, can be suppressed by the configuration driven from both ends of the gate signal line 14c.
  • the source signal line 16a has one end connected to the column control circuit 5ag.
  • the column control circuit 5ag is monolithically formed along the lower side of the display region D in the drawing as shown in FIG.
  • an auxiliary circuit 5c such as a level shifter circuit, a buffer circuit, and a protection circuit is provided in the vicinity of the column control circuit 5ag.
  • the TFT 5a disposed in each unit circuit region 5au (see FIG. 4) constituting the column control circuit 5ag includes a semiconductor layer 12a provided in an island shape on the base film 11, and a semiconductor layer 12a.
  • a gate insulating film 13 provided so as to cover the gate electrode, a gate electrode 14a provided on the gate insulating film 13 so as to overlap a part of the semiconductor layer 12a, and an interlayer insulating film provided so as to cover the gate electrode 14a 15 and a source electrode (16a) and a drain electrode (16b) which are provided on the interlayer insulating film 15 and arranged so as to be separated from each other, and one video signal line 19 described later constitutes a pixel.
  • a switch circuit RGB switch circuit
  • the semiconductor layer 12a includes a channel region (not shown) provided so as to overlap the gate electrode 14a, and a source region and a drain region (not shown) provided so as to be separated from each other with the channel region interposed therebetween.
  • an LDD (Lightly Doped Drain) region may be provided between the channel region and the source and drain regions of the semiconductor layer 12a.
  • the source electrode (16a) of the TFT 5a is connected to the source region of the semiconductor layer 12a through a contact hole 15a formed in the laminated film of the gate insulating film 13 and the interlayer insulating film 15. , Part of the source signal line 16a.
  • the drain electrode (16b) of the TFT 5a is connected to the drain region of the semiconductor layer 12a through a contact hole 15b formed in the laminated film of the gate insulating film 13 and the interlayer insulating film 15. This is a part of a first wiring layer 16b of a video signal line 19 to be described later.
  • the contact hole 15c formed in the laminated film of the first wiring layer 16b on the display area D side, the gate insulating film 13 and the interlayer insulating film 15 is formed.
  • a plurality of video signal lines 19 each provided with a second wiring layer 14b on the mounting region M side connected to the first wiring layer 16b through the connecting portion 6 is provided.
  • the source conductive layer 16 c and the transparent conductive layer 18 b are laminated on the end portion of the second wiring layer 14 b to provide the terminal portion 7. It has been.
  • the plurality of video signal lines 19 include a plurality of first signal lines 19a provided on the inner side and a plurality of second signal lines 19b provided on both outer sides of the plurality of first signal lines 19a.
  • the plurality of second signal lines 19b to place on the left side in FIG. 3, as shown in FIG. 7, are adjacent in the central direction Ca side corner angle theta a to the plurality of first signal lines 19a .
  • the plurality of second signal lines 19b to place the right side in FIG. 3 are adjacent in the center direction Cb (see FIG. 8) of the corner of the angle theta a to the plurality of first signal lines 19a.
  • the plurality of first signal lines 19a are connected to each other from the display area D side at a pitch Pa in a direction orthogonal to one side of the display area D (lower side Su in FIG. 3), as shown in FIGS. after extending parallel, extend parallel to each other in a direction intersecting at an angle theta a side (lower side Su in Figure 3) of the display region D, and further perpendicular to the one side of the display region D (the lower side in FIG. 3 Su) so as to extend parallel to each other in the mounting region M at a pitch P b in a direction, preferably provided symmetrically with respect to the axis a which is perpendicular to the central portion of one side (lower side in FIG. 3 Su) of the display region D .
  • the plurality of first signal lines 19a are adjacent to each other at a pitch Pc along a direction orthogonal to one side of the display region D (lower side Su in FIG. 3).
  • a plurality of first connection portions 6a for connecting the first wiring layer 16b and the second wiring layer 14b are provided.
  • the pitch P c of the first connection portion 6a is equal to the pitch P b in the mounting region M of the first signal line 19a and the second signal line 19b.
  • the plurality of second signal lines 19b extend in parallel to each other from the display area D side at a pitch Pa in a direction orthogonal to one side of the display area D (lower side Su in FIG. 3).
  • the extend parallel to each other in a direction intersecting at an angle theta a side (lower side Su in Figure 3) of the display region D followed by one side of the display area D in the direction perpendicular to the (lower Su in FIG. 3) extend parallel to one another, further extend parallel to each other in a direction intersecting at an angle theta b side (lower side Su in Figure 3) of the display region D, finally orthogonal to one side of the display region D (the lower side in FIG. 3 Su)
  • the plurality of second signal lines 19b as shown in FIGS. 5 and 7, so as to be adjacent to each other to each other in a wide pitch P d than the pitch P c, to one side of the display region D (the lower side in FIG. 3 Su)
  • a plurality of second connection portions 6b for connecting the first wiring layer 16b and the second wiring layer 14b are provided along the orthogonal direction.
  • the pitch P d of the second connecting portion 6b is equal to the pitch P a of the display region D of the first signal line 19a and the second signal line 19b.
  • the boundary between the plurality of first connecting portions 6a and a plurality of second connecting portions 6b, as shown in FIG. 7, the first connection portion 6a and a second connecting portion 6b is provided at a pitch P e.
  • the pitch P e is wider than the pitch P c, it is smaller than the pitch P d.
  • the first signal line 19a and the second signal line 19b each functioning as the video signal line 19 are wirings having the same function, but the first signal lines corresponding to them are the same.
  • the pitch P c of the first connection portion 6a provided in 19a, the pitch P d of the second connection portion 6b provided in the second signal line 19b, and the boundary between the first connection portion 6a and the second connection portion 6b It is characterized in that the pitch Pe is designed to be intentionally different.
  • the plurality of first connection portions 6a and the plurality of second connection portions 6b are arranged on one side of the display area D (lower side Su in FIG. 3) as shown in FIGS. 2, 3, 5, 7, and 9. And is provided so as to overlap one side of the sealing material 45.
  • the wiring structure in which the plurality of video signal lines 19 are provided symmetrically with respect to the axis A is illustrated, but the plurality of video signal lines 19 may be asymmetric with respect to the axis A. .
  • the outline shape of the wiring group of the plurality of video signal lines 19 is the axis. Asymmetric with respect to A.
  • the wiring structure that extends in parallel to the mounting region M at the pitch Pb in the plurality of video signal lines 19 may not be simply a parallel line formed of a straight line.
  • it may be a wiring structure that extends in parallel (parallel) toward the mounting region M while repeating small meanders for the purpose of aligning the wiring length. That is, in this specification, “parallel lines” and “extending in parallel” are different concepts, and “extending in parallel” is a broader concept including “parallel lines”.
  • the counter substrate 30 includes, for example, a transparent substrate (not shown) such as a glass substrate, a black matrix (not shown) provided in a lattice shape on the transparent substrate, and a red layer provided between each lattice of the black matrix.
  • a plurality of colored layers such as a green layer and a blue layer, a common electrode (not shown) provided to cover the black matrix and each colored layer, and a plurality of columns provided on the common electrode in a column shape
  • a photo spacer (not shown) and an alignment film (not shown) provided so as to cover the common electrode and each photo spacer are provided.
  • the liquid crystal layer 40 is made of, for example, a nematic liquid crystal material having electro-optical characteristics.
  • the liquid crystal display panel 50 configured as described above, in each subpixel, when the gate signal from the row control circuit 5bg is sent to the gate electrode via the gate signal line 14c and the TFT is turned on, the mounting region M The source signal from the IC chip mounted on is sent to the source electrode via the video signal line 19, the column control circuit 5ag and the source signal line 16a, and is applied to the pixel electrode 18a via the semiconductor layer and the drain electrode. Charge is written.
  • a potential difference is generated between each pixel electrode 18a of the active matrix substrate 20a and the common electrode of the counter substrate 30, and a predetermined voltage is applied to the liquid crystal layer 40.
  • the light transmittance of the liquid crystal layer 40 is adjusted by changing the alignment state of the liquid crystal layer 40 according to the magnitude of the voltage applied to the liquid crystal layer 40 in each sub-pixel, so that the display region D The image is displayed at.
  • the manufacturing method of the liquid crystal display panel 50 of the present embodiment includes an active matrix substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • ⁇ Active matrix substrate manufacturing process First, on the transparent substrate 10 such as a glass substrate, a silicon nitride film, a silicon oxide film, or a laminated film thereof is formed with a thickness of about 50 nm by, for example, a CVD (Chemical Vapor Deposition) method. Form.
  • CVD Chemical Vapor Deposition
  • an intrinsic amorphous silicon film having a thickness of about 50 nm is formed on the entire substrate on which the base film 11 has been formed, for example, by CVD, and then polycrystallineized by annealing treatment such as laser light irradiation.
  • a semiconductor layer 12a and the like are formed by forming a film and subjecting the polysilicon film to a photolithography process, an etching process, and a resist peeling process.
  • a silicon nitride film, a silicon oxide film, or a laminated film thereof is formed with a thickness of about 100 nm on the entire substrate on which the semiconductor layer 12a and the like are formed by, for example, a CVD method to form the gate insulating film 13. To do.
  • a metal film such as a tungsten film is formed to a thickness of about 300 nm on the entire substrate on which the gate insulating film 13 is formed, for example, by sputtering, the photolithography process and the etching process are performed on the metal film. Then, by performing a resist peeling process, the gate signal line 14c, the gate electrode 14a, the second wiring layer 14b, and the like are formed.
  • an impurity such as phosphorus is implanted into the semiconductor layer 12a and the like over the substrate on which the gate signal line 14c and the like are formed, using the gate electrode 14a as a mask, so that a channel region, a source region, A drain region is formed.
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a laminated film thereof is formed on the entire substrate on which the channel region, the source region, and the drain region of the semiconductor layer 12a are formed by a CVD method, for example, with a thickness of about 700 nm.
  • the interlayer insulating film having the contact holes 15a, 15b and 15c is obtained by subjecting the inorganic insulating film and the underlying gate insulating film 13 to a photolithography process, an etching process, and a resist peeling process. 15 is formed.
  • the photolithography process and the etching process are performed on the metal film.
  • the source signal line (source electrode) 16a, the first wiring layer (drain electrode) 16b, the source conductive layer 16c, and the like are formed, and the TFT 5a and the column control circuit 5ag including the same are formed.
  • the TFT arranged for each pixel and the row control circuit 5bg are also formed at the same time.
  • a protective insulating film 17 having contact holes is formed by performing pre-baking, exposure, development, and post-baking.
  • the pixel electrode 18a and the transparent conductive layer 18b are formed by performing a photolithography process, an etching process, and a resist peeling process.
  • a polyimide resin film is applied to the entire substrate on which the pixel electrodes 18a and the like are formed by, for example, spin coating, slit coating, or printing, the coating film is baked and rubbed. By performing the above, an alignment film is formed.
  • the active matrix substrate 20a of the present embodiment can be manufactured.
  • a black matrix is formed by applying a black colored photosensitive resin to a transparent substrate such as a glass substrate by, for example, spin coating or slit coating, and then exposing and developing the coating film. Is formed to a thickness of about 1 ⁇ m.
  • a photosensitive resin colored red, green, or blue is applied to the entire substrate on which the black matrix is formed, for example, by spin coating or slit coating, and then the coating film is exposed and developed.
  • a colored layer for example, a red layer
  • a thickness of about 1 ⁇ m to 3 ⁇ m is formed to a thickness of about 1 ⁇ m to 3 ⁇ m.
  • other two colors for example, a green layer and a blue layer
  • a common electrode is formed by forming a transparent conductive film such as an ITO film with a thickness of about 100 nm on the entire substrate on which the colored layers are formed, for example, by a sputtering method using a mask.
  • Photo spacers are formed by performing exposure, development, and post-baking.
  • the coating film is baked and rubbed. By doing so, an alignment film is formed.
  • the counter substrate 30 of this embodiment can be manufactured.
  • the counter substrate 30 onto which the liquid crystal material (40) has been dropped and the active matrix substrate 20a manufactured in the above active matrix substrate manufacturing process are bonded together under reduced pressure, and then the bonded body is bonded to a large size. By releasing to atmospheric pressure, the front and back surfaces of the bonded body are pressurized.
  • the sealing material 45 is cured by heating the bonded body.
  • the liquid crystal display panel 50 of the present embodiment can be manufactured.
  • ⁇ a , ⁇ b , ⁇ x, and ⁇ y indicating angles or directions used in the present specification are apparent from the wiring structure, but are all defined as angles larger than 0 ° and smaller than 90 °. Is done.
  • Each line width of the first wiring layer 16b of the plurality of second signal lines 19b and 4 [mu] m, the pitch P f of the respective interval is 4 [mu] m, a plurality of extending theta a direction the second signal line 19b (the first wiring layer 16b) (See FIG. 4) is 8 ⁇ m. Therefore, when a 75 ⁇ m pitch P a, the relational expression sin ⁇ a P f / P a , ⁇ a is about 6.1 °.
  • a plurality of second signal lines 19b extending in the theta b direction (second wiring).
  • the pitch P g (see FIG. 5) of the layer 14b) is 8 ⁇ m, which is the same as the pitch P f .
  • ⁇ a and ⁇ b are equal to each other, so that each second signal line 19b can be regarded as a substantially straight line, and the end point of the outermost second signal line 19b. Are arranged relatively inside.
  • the video having the wiring structure of the present embodiment when the restrictions on the position of the display area D and the mounting area M are loose and it is not necessary to move the end point of the second signal line 19b relatively inward, the video having the wiring structure of the present embodiment. It is preferable that ⁇ b > ⁇ a after forming the signal line.
  • the line width of the second wiring layer can be made larger than the line width of the first wiring layer by setting P g > P f . In this way, by increasing the line width of the second wiring layer, an increase in the wiring resistance of the second wiring layer can be suppressed, so that a wiring material having a high sheet resistance but having a high sheet resistance can be used as the second wiring. As a result, the degree of freedom in wiring design can be increased.
  • FIG. 15 is a plan view of an active matrix substrate 120 of a comparative example.
  • 16 and 17 are enlarged plan views of regions Rx and Ry in FIG.
  • the active matrix substrate 120 includes a plurality of video signal lines 119 in the non-display area N outside the display area D, as shown in FIG.
  • the plurality of video signal lines 119 extend parallel to each other from the display area D side at a pitch Pa in a direction orthogonal to one side of the display area D (lower side in FIG. 15).
  • extend parallel to each other in a direction intersecting at an angle theta x side (lower side Su in FIG. 15) of the display region D, followed by mutually parallel in the direction orthogonal to the one side (lower side in FIG. 15 Su) of the display region D Are extended in parallel to each other in a direction intersecting one side of the display area D (lower side Su in FIG. 15) at an angle ⁇ y , and finally, a direction orthogonal to one side of the display area D (lower side Su in FIG. 15) Are provided symmetrically with respect to an axis A orthogonal to the center of one side of the display area D (lower side Su in FIG. 15) so as to extend parallel to the mounting area M at a pitch P b (not shown).
  • the plurality of video signal lines 119 include a first wiring layer along a direction orthogonal to one side of the display area D (lower side Su in FIG. 15) so as to be adjacent to each other at a pitch Pz .
  • a plurality of connecting portions 106 for connecting 116 and the second wiring layer 114 are provided.
  • the pitch P z of the connection portion 106 is wider than the pitch P b in the mounting region M of the video signal line 119 is narrower than the pitch P a of the display region D side of the video signal line 119.
  • each line width of the first wiring layer 116 of the plurality of video signal lines 119 and 4 [mu] m, the pitch P of the respective interval is 4 [mu] m, a plurality of extending theta x-direction video signal line 119 (the first wiring layer 116) x is 8 ⁇ m. Therefore, when a 75 ⁇ m pitch P a, the relational expression sin ⁇ x P x / P a , ⁇ x is about 6.1 °. If the first wiring layer 116 and the second wiring layer 114 are formed by photolithography using an exposure apparatus having the same resolution as each other, a plurality of video signal lines 119 (second wiring) extending in the ⁇ y direction are used.
  • the pitch P y of the layer 114) is 8 ⁇ m, the same as the pitch P x .
  • the plurality of first signal lines 19a are orthogonal to one side of the display region D in the non-display region N.
  • the display region D side after extending parallel to each other from the display region D side at a pitch P a in the direction, the display region D side extend parallel to one another in a direction intersecting at an angle theta a to the further display region D pitch P in a direction perpendicular to one side of B is provided symmetrically with respect to an axis A orthogonal to the central portion of one side of the display area D so as to extend parallel to the mounting area M at b .
  • a plurality of second signal lines 19b adjacent to each other in the central direction Ca or Cb side corner of the angle theta a to the plurality of first signal lines 19a is, in a direction perpendicular to one side of the display region D after extending parallel to each other from the display region D side at a pitch P a, display side extend parallel to one another in a direction intersecting at an angle theta a to the region D, followed in parallel with each other in a direction perpendicular to one side of the display region D extend further extend parallel to each other in a direction crossing with one side at an angle theta b of the display region D, provided so as to extend in parallel with each other at the end in the display region D mounting region M at a pitch P b in a direction perpendicular to one side of ing.
  • a plurality of second connection portions 6b are provided on each of the plurality of second signal lines 19b and connect the first wiring layer 16b and the second wiring layer 14b along a direction orthogonal to one side of the display region D.
  • pitch P d are provided on each of the plurality of first signal lines 19a, a plurality for connecting the first wiring layer 16b and the second wiring layer 14b along a direction perpendicular to one side of the display region D the The pitch is wider than the pitch Pc of one connecting portion 6a.
  • the apertures of the plurality of second signal lines 19b can be tightened (enlarged).
  • the wiring group composed of the plurality of first signal lines 19a and the plurality of second signal lines 19b it is possible to suppress the spread of the signal lines. Even when there is the connection portion 6 (the first connection portion 6a and the second connection portion 6b) that switches from the first wiring layer 16b to the second wiring layer 14b, it is possible to suppress the spread of the plurality of signal lines. Furthermore, since the spread of the plurality of first signal lines 19a and the plurality of second signal lines 19b can be suppressed, an inexpensive small IC chip can be mounted in the mounting area M, and the mounting area M can be reduced.
  • the non-display area N to be arranged can be made small and the frame can be narrowed.
  • the pitch P a of the display region D side of the plurality of first signal lines 19a and a plurality of second signal lines 19b is more equal to the pitch P d of the second connecting portion 6b
  • the pitch P b of the mounting region M side of the plurality of first signal lines 19a and a plurality of second signal lines 19b is equal to the pitch P c of the plurality of first connecting portions 6a because, each of the second signal line are equal to each other direction of angle theta a and the angle theta b of extension of 19b, by the second signal line 19b extends approximately in a straight line, the routing of the plurality of second signal lines 19b Spreading can be effectively suppressed.
  • first connection portions 6a at the boundary between the plurality of first connection portions 6a and the plurality of second connection portions 6b. and a second connecting portion 6b is provided at a pitch P e, wider than the pitch P e is the pitch P c, since the narrower than the pitch P d, the first connecting portion 6a of the plurality which are arranged at a pitch P c and between the plurality of second connecting portions 6b that are arranged at a pitch P d, it is possible to place a buffer area for eliminating the disadvantages of layout due to the difference in the size of the pitch.
  • the plurality of first connection portions 6a and the plurality of second connection portions 6b are sealed along one side of the display region D. Since it is provided so as to overlap one side of the material 45, the plurality of first connection parts 6 a and the plurality of second connection parts 6 b can be protected by one side of the sealing material 45. Further, in the active matrix substrate 20a, since both the first wiring layer 16b and the second wiring layer 14b are disposed under the protective insulating film 17 in contact with the sealing material 45, the first wiring layer 16b and the second wiring layer 14b are disposed. Even if the difference in film thickness is large, the surface height of the protective insulating film 17 in contact with the sealing material 45 becomes uniform, and the uneven thickness of the liquid crystal layer 40, so-called uneven cell thickness, can be suppressed.
  • the plurality of first signal lines 19a and the plurality of second signal lines 19b are orthogonal to the central portion of one side of the display region D. Since it is provided symmetrically with respect to the axis A, the wiring lengths of the plurality of first signal lines 19a and the plurality of second signal lines 19b are shortened, and the plurality of first signal lines 19a and the plurality of second signal lines are provided. The spread in the routing of 19b is suppressed.
  • FIG. 11 is a plan view of the active matrix substrate 20b of the present embodiment corresponding to FIG. 7 described in the first embodiment.
  • the same parts as those in FIGS. 1 to 10 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the active matrix substrate 20a in which the electrode pattern is not disposed between the adjacent second connection portions 6b is illustrated.
  • dummy electrodes are provided between the adjacent second connection portions 6b.
  • the active matrix substrate 20b on which the pattern 6c is arranged is illustrated.
  • the active matrix substrate 20 b extends in a direction orthogonal to one side of the display region D between the adjacent second connection portions 6 b in the region Rd of the active matrix substrate 20 a of the first embodiment.
  • the electrode pattern 6c is formed of a metal film constituting the first wiring layer 16b, a metal film constituting the second wiring layer 14b, or a laminated film of these metal films.
  • the rectangular electrode pattern 6c is exemplified, but the electrode pattern 6c is, for example, a geometrical pattern formed for each predetermined number of characters such as alphanumeric characters indicating the number of the signal line, ten. It may be a geometric pattern.
  • the active matrix substrate 20b of the present embodiment in the wiring group including the plurality of first signal lines 19a and the plurality of second signal lines 19b, Since the spread in the routing can be suppressed, even in the non-display area N, even if the connection portion 6 for switching from the first wiring layer 16b to the second wiring layer 14b exists in the middle of each signal line, a plurality of signal lines The spread in the routing can be suppressed.
  • the surface height of the protective insulating film 17 in contact with the sealing material 45 is made more uniform. Can be.
  • FIG. 12 is a plan view of the active matrix substrate 20c of the present embodiment corresponding to FIG. 3 described in the first embodiment.
  • the active matrix substrates 20a and 20b in which the plurality of first signal lines 19a and the plurality of second signal lines 19b have one terminal group in the mounting region M are illustrated, but in this embodiment, An active matrix substrate 20c in which a plurality of first signal lines 19ac and a plurality of second signal lines 19b have two terminal groups in the mounting region M is illustrated.
  • the active matrix substrate 20c is the same as the active matrix substrate 20a of the first embodiment except that the first signal lines 19ac are provided in the non-display area N. It has become.
  • the plurality of first signal lines 19ac are displayed in parallel with each other from the display area D side at a pitch Pa in a direction orthogonal to one side of the display area D (lower side Su in the figure). extend parallel to each other on one side of the region D direction intersecting at an angle theta a to (lower side Su in the figure) (the direction away from the axis a in the drawing), further orthogonal to the one side of the display region D (the lower side in FIG Su) direction so as to extend parallel to each other in the mounting region M at a pitch P b that, the preferably provided symmetrically with respect to the axis a which is perpendicular to the central portion of one side (lower side in FIG Su) of the display region D After extending parallel to each other from the display area D side at a pitch Pa in a direction orthogonal to one side of the display area D (lower side Su in the figure) on both outer sides of the one wiring group and the first wiring group, one side of the region D
  • the first terminal group is formed by the terminals of the plurality of first signal lines 19ac on the left side in the drawing and the terminals of the plurality of second signal lines 19b on the left side in the drawing.
  • the second terminal group is formed by the terminals of the plurality of first signal lines 19ac on the right side in the drawing and the terminals of the plurality of second signal lines 19b on the right side in the drawing.
  • the IC chip to be mounted in the mounting region M may be provided for each terminal group of the first terminal group and the second terminal group.
  • the active matrix substrate 20c of the present embodiment can be manufactured by changing the pattern shapes of the first wiring layer 16b and the second wiring layer 14b in the manufacturing method described in the first embodiment.
  • the active matrix substrate 20c of the present embodiment in the wiring group including the plurality of first signal lines 19a and the plurality of second signal lines 19b, Since it is possible to suppress the spread in the routing of the lines, even in the non-display region N, even if the connection portion 6 for switching from the first wiring layer 16b to the second wiring layer 14b exists in the middle of each signal line, a plurality of signals It is possible to suppress the spread in the drawing of the line.
  • FIG. 13 is a plan view of the active matrix substrate 20d of the present embodiment corresponding to FIG. 3 described in the first embodiment.
  • the active matrix substrates 20a to 20c in which the column control circuit 5ag is provided between each source signal line 16a and the mounting region M on which the IC chip is mounted are illustrated.
  • each source The active matrix substrate 20d in which the column control circuit is not provided between the signal line 16d and the mounting area Ma is illustrated.
  • the active matrix substrate 20 d is connected to the plurality of source signal lines 16 d provided so as to extend in the vertical direction in the drawing in the display region D and to the non-display region N.
  • the active matrix substrate according to the first embodiment has the other configuration except that it includes a plurality of video signal lines 19c each having a first wiring layer 16d on the display area D side and a second wiring layer 14b on the mounting area Ma side. It is the same as 20a.
  • the first wiring layer 16d of each video signal line 19c is an extension of each source signal line 16d.
  • the first wiring layer 16d is an extension of each source signal line 16d.
  • the first wiring layer of each video signal line 19c is different from each source signal line 16d.
  • the layers may be formed of different materials.
  • the plurality of video signal lines 19c includes a plurality of first signal lines 19aa provided inside and a plurality of second signal lines 19ba provided on both outer sides of the plurality of first signal lines 19aa. And.
  • the plurality of first signal lines 19aa are displayed in parallel to each other from the display area D side at a pitch Pa in a direction orthogonal to one side of the display area D (lower side Su in the figure).
  • P b in the mounting region Ma are preferably provided symmetrically with respect to an axis A orthogonal to the center of one side of the display area D (lower side Su in the figure).
  • the plurality of first signal lines 19aa are adjacent to each other at a pitch Pc , and the first wiring layer 16d and the second wiring layer are arranged along a direction orthogonal to one side of the display region D (lower side Su in FIG. 13).
  • a plurality of first connection portions (not shown) for connecting to 14b are provided.
  • the pitch P c of the first connecting portion is equal to the pitch P b in the mounting region Ma of the first signal line 19aa and the second signal line 19ba.
  • the plurality of second signal lines 19ba are displayed in parallel with each other from the display area D side at a pitch Pa in a direction orthogonal to one side of the display area D (lower side Su in the figure). extend parallel to one another in a direction intersecting at an angle theta a (lower Su in the figure) side of the region D, followed extend parallel to one another in a direction perpendicular to one side of the display region D (the lower side in FIG Su), further extend parallel to one another in a direction intersecting at an angle theta b (lower Su in the figure) side of the display region D, mounted at the end in the display area D of one side pitch in the direction perpendicular to the (lower Su in the figure) P b
  • the regions Ma are provided so as to extend in parallel to each other.
  • the plurality of second signal lines 19ba next to each other in a wide pitch P d than the pitch P c, the first wiring layer along a direction perpendicular to one side of the display region D (the lower side in FIG. 13 Su)
  • a plurality of second connection portions (not shown) for connecting 16d and the second wiring layer 14b are provided.
  • the pitch P d of the second connecting portion is equal to the pitch P a of the display region D of the first signal line 19aa and the second signal line 19ba.
  • the active matrix substrate 20d of this embodiment can be manufactured by changing the pattern shape of the source signal line 16a and the first wiring layer 16b in the manufacturing method described in the first embodiment.
  • the active matrix substrate 20d of this embodiment in the wiring group including the plurality of first signal lines 19aa and the plurality of second signal lines 19ba, as in the above embodiments, since the spread in the routing can be suppressed, even in the non-display area N, even if there is a connection portion for switching from the first wiring layer 16d to the second wiring layer 14b in the middle of each signal line, a plurality of signal lines are routed. The spread in can be suppressed.
  • FIG. 14 is a plan view of the active matrix substrate 20e of this embodiment.
  • the active matrix substrates 20a to 20d in which the signal line routing structure is provided only on the end side of the source signal line are illustrated.
  • the signal is also applied to the end side of the gate signal line.
  • An active matrix substrate 20e provided with a line routing structure is illustrated.
  • the source signal lines 16d are arranged in the non-display area N so as to correspond to the central portion of one side along one side (lower side Su in the figure).
  • a mounting area Ma for mounting an IC chip to be driven is provided, and a gate signal is provided so as to correspond to the central portion of the other side along the other side (right side Sr in the drawing) of the display area D.
  • a mounting region Mb for mounting an IC chip for driving the line 14d is provided.
  • the active matrix substrate 20e is connected to the plurality of gate signal lines 14d provided in the display region D so as to extend parallel to each other in the horizontal direction in the drawing, and to the non-display region N.
  • the active matrix substrate according to the fourth embodiment has the other configuration except that it includes a plurality of scanning signal lines 19d each having a first wiring layer 14d on the display area D side and a second wiring layer 16e on the mounting area Mb side. It is the same as 20d.
  • the first wiring layer 14d of each scanning signal line 19d is an extension of each gate signal line 14d.
  • the first wiring layer 14d is an extension of each gate signal line 14d.
  • the first wiring layer of each scanning signal line 19d is different from each gate signal line 14d.
  • the layers may be formed of different materials.
  • the plurality of scanning signal lines 19d include a plurality of first signal lines 19ab provided inside and a plurality of second signal lines 19bb provided on both outer sides of the plurality of first signal lines 19ab. And.
  • the plurality of first signal lines 19ab are displayed in parallel with each other from the display area D side at a pitch Pa in a direction orthogonal to one side of the display area D (right side Sr in the figure).
  • one side of the region D extend parallel to each other in a direction intersecting at an angle theta a to (right side Sr in the drawing), further display side of region D mounting area Mb in the direction perpendicular to the (right Sr in the drawing) at a pitch P b
  • P b are preferably provided symmetrically with respect to an axis B orthogonal to the center of one side of the display area D (right side Sr in the figure).
  • the plurality of first signal lines 19ab are adjacent to each other at a pitch Pc , and the first wiring layer 14d and the second wiring layer are along a direction orthogonal to one side of the display region D (the right side Sr in FIG. 14).
  • a plurality of first connection portions (not shown) for connecting to 16e are respectively provided.
  • the pitch P c of the first connecting portion is equal to the pitch P b in the mounting region Mb of the first signal line 19ab and the second signal line 19bb.
  • the plurality of second signal lines 19bb are displayed in parallel with each other from the display area D side at a pitch Pa in a direction orthogonal to one side of the display area D (right side Sr in the figure).
  • the regions Mb are provided so as to extend in parallel to each other.
  • the plurality of second signal lines 19bb as adjacent to each other in a wide pitch P d than the pitch P c, the first wiring layer along a direction perpendicular to one side of the display region D (the right side Sr in FIG. 14)
  • a plurality of second connection portions (not shown) for connecting 14d and the second wiring layer 16e are provided.
  • the pitch P d of the second connecting portion is equal to the pitch P a of the display region D of the first signal line 19ab and the second signal line 19bb.
  • the active matrix substrate 20e of this embodiment can be manufactured by changing the pattern shape of the gate signal line 14c, the source signal line 16a, and the first wiring layer 16b in the manufacturing method described in the first embodiment. .
  • the active matrix substrate 20e of the present embodiment in the wiring group on the source side including the plurality of first signal lines 19aa and the plurality of second signal lines 19ba, as in the above embodiments, in the gate-side wiring group composed of the plurality of first signal lines 19ab and the plurality of second signal lines 19bb, it is possible to suppress the spread in the routing of the signal lines. Even if there is a connection portion for switching from the first wiring layer 16d to the second wiring layer 14b, or a connection portion for switching from the first wiring layer 14d to the second wiring layer 16e, the spread in routing of the plurality of signal lines is suppressed. be able to.
  • a liquid crystal display panel is exemplified as the display panel.
  • the present invention is not limited to an organic EL (Electro-Luminescence) display panel, an inorganic EL display panel, a plasma display panel, an electronic paper, or the like.
  • it can be applied not only to a display panel for mobile use that requires a reduction in the size of the panel, but also to a large display panel for monitor use such as a television or an electronic signboard.
  • an active matrix substrate in which the electrode of the TFT connected to the pixel electrode is used as the drain electrode is illustrated.
  • the present invention is an active matrix in which the electrode of the TFT connected to the pixel electrode is referred to as a source electrode. It can also be applied to a substrate.
  • the present invention suppresses the spread in routing of a plurality of signal lines even when there is a connection portion for switching from the first wiring layer to the second wiring layer in the middle of each signal line. This is useful for all wiring boards having a wiring structure in which the contour shape of the signal line wiring group is constricted in a fan shape.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

　表示領域の一辺に直交する方向にピッチＰａで表示領域側から平行に延び、その一辺に角度θａで交差する方向に平行に延び、その直交する方向に平行に延び、その一辺に角度θｂで交差する方向に平行に延び、その直交する方向にピッチＰｂで実装領域に平行に延びる複数の第２信号線（１９ｂ）に設けられた複数の第２接続部（６ｂ）のピッチＰｄが、その直交する方向にピッチＰａで表示領域側から平行に延び、その一辺に角度θａで交差する方向に平行に延び、その直交する方向にピッチＰｂで実装領域に平行に延びる複数の第１信号線（１９ａ）に設けられた複数の第１接続部（６ａ）のピッチＰｃよりも広い。

Description

アクティブマトリクス基板及びそれを備えた表示パネル
　本発明は、アクティブマトリクス基板及びそれを備えた表示パネルに関し、特に、信号線が非表示領域で第１配線層から第２配線層に切り替わるアクティブマトリクス基板及びそれを備えた表示パネルに関するものである。
　液晶表示パネルは、例えば、互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備えている。そして、液晶表示パネルでは、画像表示を行う表示領域、及び表示領域の外側に非表示領域がそれぞれ規定されている。
　アクティブマトリクス基板は、表示領域において、互いに平行に延びるように設けられた複数のゲート信号線と、各ゲート信号線と交差する方向に互いに平行に延びるように設けられた複数のソース信号線とを備えている。
　ゲート信号線やソース信号線などの複数の信号線は、上記のように表示領域において互いに平行に延びた後に、非表示領域において互いに並行に延び、さらに、駆動回路に接続するために、非表示領域の基板端部、すなわち、対向基板から突出するアクティブマトリクス基板の端子領域に引き出されている。
　また、各信号線では、端子領域における腐食を抑制するために、例えば、表示領域において、アルミニウムなどの電気的に低抵抗の配線材料により形成された第１配線層を備え、非表示領域において、タンタルやタングステンなどの高融点の配線材料により形成された第２配線層と、第１配線層から第２配線層に切り替える接続部とを備えた配線構造、すなわち、互いに異なる配線材料により形成された第１配線層及び第２配線層が連結された配線構造が提案されている（例えば、特許文献１～３参照）。
　具体的に特許文献１には、第１電極と、第１電極に交差するように配置された第２電極と、第１電極に接続された第１引き回し配線と、第２電極に接続された第２引き回し配線とを備え、第２引き回し配線に第１引き回し配線よりも低い電圧が印加され、第２引き回し配線が金属膜を含み、第１引き回し配線が金属膜を含まない電子機器が開示されている。
特開２００８－４６１８８号公報 特開平１０－３３９８８０号公報 国際公開第０２／０６５４３４号パンフレット
　ところで、アクティブマトリクス基板では、複数の信号線が、上記のように、駆動回路が配置する端子領域の一部に集まるように引き出されているので、非表示領域では、複数の信号線の配線群の輪郭形状が略扇状に絞られた形状になっている。しかしながら、非表示領域において、各信号線の途中に、上記のような第１配線層から第２配線層に切り替える接続部が存在すると、複数の信号線の絞りが物理的に緩くなってしまうので、複数の信号線の引き回しが広がってしまう。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、非表示領域において、各信号線の途中に第１配線層から第２配線層に切り替える接続部が存在しても、複数の信号線の引き回しにおける広がりを抑制することにある。
　上記目的を達成するために、本発明は、非表示領域において、複数の第２信号線にそれぞれ設けられた複数の第２接続部のピッチが、複数の第１信号線にそれぞれ設けられた複数の第１接続部のピッチよりも広くなるようにしたものである。
　具体的に本発明に係るアクティブマトリクス基板は、画像表示を行う矩形状の表示領域と、上記表示領域の周りに規定された非表示領域と、上記非表示領域において、上記表示領域の一辺に沿うように規定された実装領域と、上記非表示領域において、上記表示領域の一辺に直交する方向にピッチＰａで上記表示領域側から互いに平行に延びた後に、上記表示領域の一辺に角度θａで交差する方向に互いに平行に延び、さらに上記表示領域の一辺に直交する方向にピッチＰｂで上記実装領域に互いに平行に延びるように設けられた複数の第１信号線と、上記非表示領域において、上記複数の第１信号線に上記角度θａの角の中心方向側で隣り合い、上記表示領域の一辺に直交する方向にピッチＰａで上記表示領域側から互いに平行に延びた後に、上記表示領域の一辺に角度θａで交差する方向に互いに平行に延び、続いて上記表示領域の一辺に直交する方向に互いに平行に延び、さらに上記表示領域の一辺に角度θｂで交差する方向に互いに平行に延び、最後に上記表示領域の一辺に直交する方向にピッチＰｂで上記実装領域に互いに平行に延びるように設けられた複数の第２信号線と、上記各第１信号線及び各第２信号線の上記表示領域側を構成する第１配線層と、上記各第１信号線及び各第２信号線の上記実装領域側を構成し、上記第１配線層と異なる層に異なる材料により形成された第２配線層と、上記非表示領域において、上記複数の第１信号線にピッチＰｃで互いに隣り合うようにそれぞれ設けられ、上記表示領域の一辺に直交する方向に沿って上記第１配線層と上記第２配線層とを接続するための複数の第１接続部と、上記非表示領域において、上記複数の第１接続部に隣り合い、上記複数の第２信号線に上記ピッチＰｃよりも広いピッチＰｄで互いに隣り合うようにそれぞれ設けられ、上記表示領域の一辺に直交する方向に沿って上記第１配線層と上記第２配線層とを接続するための複数の第２接続部とを備えている。
　上記の構成によれば、非表示領域において、複数の第１信号線が、表示領域の一辺に直交する方向にピッチＰａで表示領域側から互いに平行に延びた後に、表示領域の一辺に角度θａで交差する方向に互いに平行に延び、さらに表示領域の一辺に直交する方向にピッチＰｂで実装領域に互いに平行に延びるように設けられている。また、非表示領域において、複数の第１信号線に角度θａの角の中心方向側で隣り合う複数の第２信号線が、表示領域の一辺に直交する方向にピッチＰａで表示領域側から互いに平行に延びた後に、表示領域の一辺に角度θａで交差する方向に互いに平行に延び、続いて表示領域の一辺に直交する方向に互いに平行に延び、さらに表示領域の一辺に角度θｂで交差する方向に互いに平行に延び、最後に表示領域の一辺に直交する方向にピッチＰｂで実装領域に互いに平行に延びるように設けられている。そして、複数の第２信号線にそれぞれ設けられ、表示領域の一辺に直交する方向に沿って第１配線層と第２配線層とを接続するための複数の第２接続部のピッチＰｄが、複数の第１信号線にそれぞれ設けられ、表示領域の一辺に直交する方向に沿って第１配線層と第２配線層とを接続するための複数の第１接続部のピッチＰｃよりも広くなっている。ここで、互いに並行に延びる複数の第２信号線のうち、表示領域の一辺に角度θｂで交差する方向に互いに平行に延びる部分のピッチをＰｇ（図５参照）とすると、ｓｉｎθｂ＝Ｐｇ／Ｐｄという関係式に基づいて、ピッチＰｄを広くすることにより、角度θｂを小さくすることが可能になる。そして、複数の第２接続部のピッチＰｄが複数の第１接続部のピッチＰｃよりも広くなっているので、複数の第２信号線の絞りをきつく（大きく）することが可能になる。したがって、複数の第１信号線及び複数の第２信号線からなる配線群において、信号線の引き回しにおける広がりが抑制されるので、非表示領域において、各信号線の途中に第１配線層から第２配線層に切り替える接続部が存在しても、複数の信号線の引き回しにおける広がりが抑制される。
　ここで、ピッチは、図４～図１１に示すように、隣り合う各構造単位における中心線間の距離である。なお、ピッチは、基本的に隣り合う各構造単位における中心線間の距離であるが、隣り合う各構造単位において所定の位置（例えば、各構造単位の一方端）を設定して、その設定された所定の位置の間の距離であってもよい。
　上記ピッチＰａは、上記ピッチＰｄに等しく、上記ピッチＰｂは、上記ピッチＰｃに等しくてもよい。
　上記の構成によれば、複数の第１信号線及び複数の第２信号線の表示領域側のピッチＰａが複数の第２接続部のピッチＰｄに等しく、複数の第１信号線及び複数の第２信号線の実装領域側のピッチＰｂが複数の第１接続部のピッチＰｃに等しいので、各第２信号線の延びる方向の角度θａ及び角度θｂが互いに等しくなって、各第２信号線がほぼ一直線状に延びることにより、複数の第２信号線の引き回しにおける広がりが効果的に抑制される。
　上記複数の第１接続部と上記複数の第２接続部との境界では、該第１接続部及び第２接続部がピッチＰｅで設けられ、上記ピッチＰｅは、上記ピッチＰｃよりも広く、上記ピッチＰｄよりも狭くてもよい。
　上記の構成によれば、複数の第１接続部と複数の第２接続部との境界において、隣り合う第１接続部及び第２接続部がピッチＰｅで設けられ、ピッチＰｅがピッチＰｃよりも広く、ピッチＰｄよりも狭くなっているので、ピッチＰｃで配置された複数の第１接続部とピッチＰｄで配置された複数の第２接続部との間に、ピッチの大きさの差に起因するレイアウト上の不都合を解消するための緩衝領域が配置される。
　上記複数の第１接続部及び複数の第２接続部は、上記表示領域の一辺に沿って設けられていてもよい。
　上記の構成によれば、複数の第１接続部及び複数の第２接続部が表示領域の一辺に沿って設けられているので、複数の第１接続部及び複数の第２接続部が単純な形状の部材によって保護される。
　上記表示領域には、上記表示領域の一辺に直交する方向に互いに平行に延びるように複数のソース信号線が設けられ、上記複数の第１信号線及び複数の第２信号線は、上記複数のソース信号線に画素を構成する色数毎にスイッチ回路を介して接続された複数のビデオ信号線であってもよい。
　上記の構成によれば、複数の第１信号線及び複数の第２信号線が、表示領域に互いに平行に延びるように設けられた複数のソース信号線に画素を構成する色数毎にスイッチ回路を介して接続された複数のビデオ信号線であるので、ビデオ信号線の本数がソース信号線の本数よりも少なく済む。これにより、複数のビデオ信号線の絞りをきつく（大きく）することが可能になるので、複数のビデオ信号線の引き回しにおける広がりが抑制される。
　上記表示領域には、上記表示領域の一辺に直交する方向に互いに平行に延びるように複数の表示用信号線が設けられ、上記複数の第１信号線及び複数の第２信号線は、上記複数の表示用信号線にそれぞれ接続されていてもよい。
　上記の構成によれば、複数の第１信号線及び複数の第２信号線が、表示領域に互いに平行に延びるように設けられた複数の表示用信号線にそれぞれ接続されているので、例えば、実装領域に実装される駆動回路に各表示用信号線が接続されたアクティブマトリクス基板が具体的に構成される。
　上記各表示用信号線は、ソース信号線であってもよい。
　上記の構成によれば、各表示用信号線がソース信号線であるので、例えば、実装領域に実装される駆動回路に各ソース信号線が接続されたアクティブマトリクス基板が具体的に構成される。
　上記実装領域は、上記表示領域の一辺の中央部に対応する部分に規定され、上記複数の第１信号線は、上記表示領域の一辺の中央部に直交する軸に対して対称に設けられ、上記複数の第２信号線は、上記複数の第１信号線の両外側にそれぞれ設けられていてもよい。
　上記の構成によれば、複数の第１信号線及び複数の第２信号線が表示領域の一辺の中央部に直交する軸に対して対称に設けられているので、複数の第１信号線及び複数の第２信号線の配線長を短くして、複数の第１信号線及び複数の第２信号線の引き回しにおける広がりが抑制される。
　また、本発明に係る表示パネルは、上記アクティブマトリクス基板と、上記アクティブマトリクス基板に対向するように設けられた対向基板と、上記アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備えている。
　上記の構成によれば、互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、それらの両基板の間に設けられた表示媒体層とを備えているので、アクティブマトリクス基板を備えた表示パネルにおいて、非表示領域において、各信号線の途中に第１配線層から第２配線層に切り替える接続部が存在しても、複数の信号線の引き回しにおける広がりが抑制される。
　上記表示媒体層は、液晶層であってもよい。
　上記の構成によれば、表示媒体層が液晶層であるので、表示パネルとして液晶表示パネルが具体的に構成される。
　上記アクティブマトリクス基板及び対向基板の間には、上記液晶層を封入するための枠状のシール材が設けられ、上記複数の第１接続部及び複数の第２接続部は、上記シール材の一辺に重なるように設けられていてもよい。
　上記の構成によれば、複数の第１接続部及び複数の第２接続部がアクティブマトリクス基板及び対向基板の間のシール材の一辺に重なるように設けられているので、複数の第１接続部及び複数の第２接続部がシール材の一辺によって保護される。
　本発明によれば、非表示領域において、複数の第２信号線にそれぞれ設けられた複数の第２接続部のピッチが、複数の第１信号線にそれぞれ設けられた複数の第１接続部のピッチよりも広くなっているので、非表示領域において、各信号線の途中に第１配線層から第２配線層に切り替える接続部が存在しても、複数の信号線の引き回しにおける広がりを抑制することができる。
図１は、実施形態１に係る液晶表示パネルの斜視図である。 図２は、図１中のII－II線に沿った液晶表示パネルの断面図である。 図３は、実施形態１に係る液晶表示パネルを構成するアクティブマトリクス基板の平面図である。 図４は、図３中の領域Ｒａを拡大した平面図である。 図５は、図３中の領域Ｒｂを拡大した平面図である。 図６は、図３中の領域Ｒｃを拡大した平面図である。 図７は、図３中の領域Ｒｄを拡大した平面図である。 図８は、図３中の領域Ｒｅを拡大した平面図である。 図９は、図３中の領域Ｒｆを拡大した平面図である。 図１０は、図３中の領域Ｒｇを拡大した平面図である。 図１１は、実施形態２に係るアクティブマトリクス基板の平面図である。 図１２は、実施形態３に係るアクティブマトリクス基板の平面図である。 図１３は、実施形態４に係るアクティブマトリクス基板の平面図である。 図１４は、実施形態５に係るアクティブマトリクス基板の平面図である。 図１５は、比較例のアクティブマトリクス基板の平面図である。 図１６は、図１５中の領域Ｒｘを拡大した平面図である。 図１７は、図１５中の領域Ｒｙを拡大した平面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図１０は、本発明に係るアクティブマトリクス基板及びそれを備えた表示パネルの実施形態１を示している。具体的に、図１は、本実施形態の液晶表示パネル５０の斜視図であり、図２は、図１中のII－II線に沿った液晶表示パネル５０の断面図である。また、図３は、液晶表示パネル５０を構成するアクティブマトリクス基板２０ａの平面図である。さらに、図４～図１０は、図３中の領域Ｒａ～領域Ｒｇをそれぞれ拡大した平面図である。
　液晶表示パネル５０は、図１及び図２に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ａ及び対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に表示媒体層として設けられた液晶層４０と、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着すると共に、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材４５とを備えている。
　アクティブマトリクス基板２０ａ、対向基板３０及び液晶表示パネル５０では、図１に示すように、シール材４５（図２参照）の内側に画像表示を行う表示領域Ｄが矩形状に規定され、表示領域Ｄの周囲に非表示領域Ｎが枠状に規定されている。また、アクティブマトリクス基板２０ａでは、図１及び図３に示すように、対向基板３０から突出する非表示領域Ｎ（端子領域）において、表示領域Ｄの一辺（図３中の下辺Ｓｕ）の中央部に対応するように、例えば、駆動回路としてＩＣ（Integrated Circuit）チップを実装するための実装領域Ｍが規定されている。
　アクティブマトリクス基板２０ａは、図２及び図３に示すように、ガラス基板などの透明基板１０と、表示領域Ｄにおいて、透明基板１０に下地膜１１及びゲート絶縁膜１３を介して図３中の横方向に互いに平行に延びるように設けられた複数のゲート信号線１４ｃと、各ゲート信号線１４ｃを覆うように設けられた層間絶縁膜１５と、表示領域Ｄにおいて、層間絶縁膜１５上に各ゲート信号線１４ｃと直交する方向（図３中の縦方向）に互いに平行に延びるように設けられた複数のソース信号線１６ａと、各ゲート信号線１４ｃ及び各ソース信号線１６ａの交差部分毎、すなわち、画像の最小単位である各副画素毎にそれぞれ設けられた複数のＴＦＴ（Thin Film Transistor、不図示）と、各ＴＦＴを覆うように設けられた保護絶縁膜１７と、表示領域Ｄにおいて、保護絶縁膜１７上にマトリクス状に設けられ、各ＴＦＴにそれぞれ接続された複数の画素電極１８ａと、各画素電極１８ａを覆うように設けられた配向膜（不図示）とを備えている。
　上記各副画素毎に設けられたＴＦＴは、例えば、下地膜１１上に島状に設けられた半導体層と、その半導体層を覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上にその半導体層の一部と重なるように設けられたゲート電極と、そのゲート電極を覆うように設けられた層間絶縁膜１５と、層間絶縁膜１５上に設けられ、互いに離間するように配置されたソース電極及びドレイン電極とを備え、後述するスイッチ回路のＴＦＴ５ａと同じ構成になっている。ここで、上記ゲート電極は、ゲート信号線１４ｃの各副画素毎の一部又は側方への突出部である。また、上記ソース電極は、ソース信号線１６ａの各副画素毎の一部又は側方への突出部である。さらに、上記ドレイン電極は、保護絶縁膜１７に形成されたコンタクトホールを介して画素電極１８ａに接続されている。
　ゲート信号線１４ｃは、図３に示すように、その両端が行制御回路５ｂｇに接続されている。ここで、行制御回路５ｂｇは、図３に示すように、表示領域Ｄの図中左辺及び右辺に沿って、モノリシックに形成されている。また、行制御回路５ｂｇの近傍には、図３に示すように、レベルシフタ回路、バッファ回路、保護回路などの付属回路５ｃが設けられている。なお、このゲート信号線１４ｃの両端から駆動させる構成により、画素アレイの高解像度化に伴って懸念されるクロストーク（シャドウイング）を抑制することができる。
　ソース信号線１６ａは、図３に示すように、その一方端が列制御回路５ａｇに接続されている。ここで、列制御回路５ａｇは、図３に示すように、表示領域Ｄの図中下辺に沿って、モノリシックに形成されている。また、列制御回路５ａｇの近傍には、図３に示すように、レベルシフタ回路、バッファ回路、保護回路などの付属回路５ｃが設けられている。
　列制御回路５ａｇを構成する各単位回路領域５ａｕ（図４参照）に配置されるＴＦＴ５ａは、図２に示すように、下地膜１１上に島状に設けられた半導体層１２ａと、半導体層１２ａを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に半導体層１２ａの一部と重なるように設けられたゲート電極１４ａと、ゲート電極１４ａを覆うように設けられた層間絶縁膜１５と、層間絶縁膜１５上に設けられ、互いに離間するように配置されたソース電極（１６ａ）及びドレイン電極（１６ｂ）とを備え、後述する１本のビデオ信号線１９を、画素の構成する色数（例えば、ＲＧＢの３色）毎に、例えば、３本のソース信号線１６ａに振り分けるスイッチ回路（ＲＧＢスイッチ回路）である。
　半導体層１２ａは、ゲート電極１４ａに重なるように設けられたチャネル領域（不図示）と、チャネル領域を挟んで互いに離間するように設けられたソース領域及びドレイン領域（不図示）とを備えている。なお、半導体層１２ａのチャネル領域とソース領域及びドレイン領域との間には、ＬＤＤ（Lightly Doped Drain）領域が設けられていてもよい。
　ＴＦＴ５ａのソース電極（１６ａ）は、図２に示すように、ゲート絶縁膜１３及び層間絶縁膜１５の積層膜に形成されたコンタクトホール１５ａを介して半導体層１２ａのソース領域に接続されていると共に、ソース信号線１６ａの一部になっている。
　ＴＦＴ５ａのドレイン電極（１６ｂ）は、図２に示すように、ゲート絶縁膜１３及び層間絶縁膜１５の積層膜に形成されたコンタクトホール１５ｂを介して半導体層１２ａのドレイン領域に接続されていると共に、後述するビデオ信号線１９の第１配線層１６ｂの一部になっている。
　アクティブマトリクス基板２０ａでは、非表示領域Ｎにおいて、図２に示すように、表示領域Ｄ側の第１配線層１６ｂと、ゲート絶縁膜１３及び層間絶縁膜１５の積層膜に形成されたコンタクトホール１５ｃからなる接続部６を介して第１配線層１６ｂに接続された実装領域Ｍ側の第２配線層１４ｂとをそれぞれ備える複数のビデオ信号線１９が設けられている。ここで、実装領域Ｍにおいて、第２配線層１４ｂの端部には、図１及び図２に示すように、ソース導電層１６ｃ及び透明導電層１８ｂが積層されることにより、端子部７が設けられている。
　複数のビデオ信号線１９は、図３に示すように、内側に設けられた複数の第１信号線１９ａと、複数の第１信号線１９ａの両外側に設けられた複数の第２信号線１９ｂとを備えている。ここで、図３中の左側に配置する複数の第２信号線１９ｂは、図７に示すように、複数の第１信号線１９ａに角度θａの角の中心方向Ｃａ側で隣り合っている。また、図３中の右側に配置する複数の第２信号線１９ｂは、複数の第１信号線１９ａに角度θａの角の中心方向Ｃｂ（図８参照）側で隣り合っている。
　複数の第１信号線１９ａは、図３、図７～図１０に示すように、表示領域Ｄの一辺（図３中の下辺Ｓｕ）に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺（図３中の下辺Ｓｕ）に角度θａで交差する方向に互いに平行に延び、さらに表示領域Ｄの一辺（図３中の下辺Ｓｕ）に直交する方向にピッチＰｂで実装領域Ｍに互いに平行に延びるように、好適には表示領域Ｄの一辺（図３中の下辺Ｓｕ）の中央部に直交する軸Ａに対して対称に設けられている。
　複数の第１信号線１９ａには、図７及び図９に示すように、ピッチＰｃで互いに隣り合うように、表示領域Ｄの一辺（図３中の下辺Ｓｕ）に直交する方向に沿って第１配線層１６ｂと第２配線層１４ｂとを接続するための複数の第１接続部６ａがそれぞれ設けられている。ここで、第１接続部６ａのピッチＰｃは、第１信号線１９ａ及び第２信号線１９ｂの実装領域ＭでのピッチＰｂに等しくなっている。
　複数の第２信号線１９ｂは、図３～図７に示すように、表示領域Ｄの一辺（図３中の下辺Ｓｕ）に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺（図３中の下辺Ｓｕ）に角度θａで交差する方向に互いに平行に延び、続いて表示領域Ｄの一辺（図３中の下辺Ｓｕ）に直交する方向に互いに平行に延び、さらに表示領域Ｄの一辺（図３中の下辺Ｓｕ）に角度θｂで交差する方向に互いに平行に延び、最後に表示領域Ｄの一辺（図３中の下辺Ｓｕ）に直交する方向にピッチＰｂで実装領域Ｍに互いに平行に延びるように設けられている。
　複数の第２信号線１９ｂには、図５及び図７に示すように、ピッチＰｃよりも広いピッチＰｄで互いに隣り合うように、表示領域Ｄの一辺（図３中の下辺Ｓｕ）に直交する方向に沿って第１配線層１６ｂと第２配線層１４ｂとを接続するための複数の第２接続部６ｂがそれぞれ設けられている。ここで、第２接続部６ｂのピッチＰｄは、第１信号線１９ａ及び第２信号線１９ｂの表示領域Ｄ側のピッチＰａに等しくなっている。
　複数の第１接続部６ａと複数の第２接続部６ｂとの境界では、図７に示すように、第１接続部６ａ及び第２接続部６ｂがピッチＰｅで設けられている。ここで、ピッチＰｅは、ピッチＰｃよりも広く、ピッチＰｄよりも狭くなっている。
　すなわち、本実施形態においては、上記のように、ビデオ信号線１９としてそれぞれ機能する第１信号線１９ａ及び第２信号線１９ｂが同じ機能を有する配線でありながら、それらに対応する第１信号線１９ａに設けられた第１接続部６ａのピッチＰｃ、第２信号線１９ｂに設けられた第２接続部６ｂのピッチＰｄ、及び第１接続部６ａと第２接続部６ｂとの境界におけるピッチＰｅが意図的に異なるように設計されていることを特徴としている。
　複数の第１接続部６ａ及び複数の第２接続部６ｂは、図２、図３、図５、図７及び図９に示すように、表示領域Ｄの一辺（図３中の下辺Ｓｕ）に沿って、シール材４５の一辺に重なるように設けられている。
　なお、本実施形態では、複数のビデオ信号線１９が軸Ａに対して対称に設けられた配線構造を例示したが、複数のビデオ信号線１９は、軸Ａに対して非対称であってもよい。具体的には、例えば、実装領域Ｍを表示領域Ｄの一辺（図３中の下辺Ｓｕ）の中央部からずらして配置させた場合、複数のビデオ信号線１９の配線群の輪郭形状は、軸Ａに対して非対称になる。また、複数のビデオ信号線１９におけるピッチＰｂで実装領域Ｍに互いに平行に延びる配線構造については、単純に直線からなる平行線でなくてもよい。例えば、配線長を揃える目的で小さな蛇行を繰り返しながら実装領域Ｍに向かって互いに平行（並行）に延伸していく配線構造であってもよい。すなわち、本明細書では、「平行線」と「平行に延びる」とは、異なる概念であり、「平行に延びる」は、「平行線」を含むより広い範囲の概念とする。
　対向基板３０は、例えば、ガラス基板などの透明基板（不図示）と、透明基板上に格子状に設けられたブラックマトリクス（不図示）と、ブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層（不図示）と、ブラックマトリクス及び各着色層を覆うように設けられた共通電極（不図示）と、共通電極上に柱状に設けられた複数のフォトスペーサ（不図示）と、共通電極及び各フォトスペーサを覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０では、各副画素において、行制御回路５ｂｇからのゲート信号がゲート信号線１４ｃを介してゲート電極に送られて、ＴＦＴがオン状態になったときに、実装領域Ｍに実装されたＩＣチップからのソース信号がビデオ信号線１９、列制御回路５ａｇ及びソース信号線１６ａを介してソース電極に送られて、半導体層及びドレイン電極を介して、画素電極１８ａに所定の電荷が書き込まれる。このとき、液晶表示パネル５０では、アクティブマトリクス基板２０ａの各画素電極１８ａと対向基板３０の共通電極との間に電位差が生じ、液晶層４０に所定の電圧が印加される。そして、液晶表示パネル５０では、各副画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して、表示領域Ｄで画像表示が行われる。
　次に、本実施形態の液晶表示パネル５０を製造する方法について、説明する。ここで、本実施形態の液晶表示パネル５０の製造方法は、アクティブマトリクス基板製造工程、対向基板製造工程及び液晶注入工程を備える。
　＜アクティブマトリクス基板製造工程＞
　まず、ガラス基板などの透明基板１０上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜、酸化シリコン膜又はそれらの積層膜などを厚さ５０ｎｍ程度で成膜して、下地膜１１を形成する。
　続いて、下地膜１１が形成された基板全体に、例えば、ＣＶＤ法により、真性アモルファスシリコン膜を厚さ５０ｎｍ程度で成膜した後に、レーザー光の照射などのアニール処理により多結晶化してポリシリコン膜を形成し、そのポリシリコン膜に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、半導体層１２ａなどを形成する。
　その後、半導体層１２ａなどが形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜、酸化シリコン膜又はそれらの積層膜などを厚さ１００ｎｍ程度で成膜して、ゲート絶縁膜１３を形成する。
　さらに、ゲート絶縁膜１３が形成された基板全体に、例えば、スパッタリング法により、タングステン膜などの金属膜を厚さ３００ｎｍ程度で成膜した後に、その金属膜に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、ゲート信号線１４ｃ、ゲート電極１４ａ及び第２配線層１４ｂなどを形成する。
　続いて、ゲート信号線１４ｃなどが形成された基板上の半導体層１２ａなどに対して、ゲート電極１４ａをマスクとしてリンなどの不純物を注入することにより、半導体層１２ａなどにチャネル領域、ソース領域及びドレイン領域を形成する。
　さらに、半導体層１２ａのチャネル領域、ソース領域及びドレイン領域が形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜、酸化シリコン膜又はそれらの積層膜などの無機絶縁膜を厚さ７００ｎｍ程度で成膜した後に、その無機絶縁膜及びその下層のゲート絶縁膜１３に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、コンタクトホール１５ａ、１５ｂ及び１５ｃを有する層間絶縁膜１５を形成する。
　そして、層間絶縁膜１５が形成された基板全体に、例えば、スパッタリング法により、アルミニウム膜などの金属膜を厚さ３５０ｎｍ程度で成膜した後に、その金属膜に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、ソース信号線（ソース電極）１６ａ、第１配線層（ドレイン電極）１６ｂ及びソース導電層１６ｃなどを形成して、ＴＦＴ５ａ及びそれを備えた列制御回路５ａｇを形成する。このとき、各画素毎に配置するＴＦＴ、及び行制御回路５ｂｇも同時に形成される。
　さらに、ソース信号線１６ａなどが形成された基板全体に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜を厚さ２μｍ程度で塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、コンタクトホールを有する保護絶縁膜１７を形成する。
　そして、保護絶縁膜１７が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜などの透明導電膜を厚さ１００ｎｍ程度で成膜した後に、その透明導電膜に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、画素電極１８ａ及び透明導電層１８ｂを形成する。
　最後に、画素電極１８ａなどが形成された基板全体に、例えば、スピンコート法、スリットコート法又は印刷法により、ポリイミド系の樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　以上のようにして、本実施形態のアクティブマトリクス基板２０ａを製造することができる。
　＜対向基板製造工程＞
　まず、ガラス基板などの透明基板の基板全体に、例えば、スピンコート法又はスリットコート法により、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、ブラックマトリクスを厚さ１μｍ程度に形成する。
　続いて、上記ブラックマトリクスが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、選択した色の着色層（例えば、赤色層）を厚さ１μｍ～３μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層（例えば、緑色層及び青色層）を厚さ１μｍ～３μｍ程度に形成する。
　さらに、上記各着色層が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの透明導電膜をマスクを用いて厚さ１００ｎｍ程度で成膜することにより、共通電極を形成する。
　そして、上記共通電極が形成された基板全体に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜を厚さ４μｍ程度で塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、フォトスペーサを形成する。
　最後に、上記フォトスペーサが形成された基板全体に、例えば、スピンコート法、スリットコート法又は印刷法により、ポリイミド系の樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　以上のようにして、本実施形態の対向基板３０を製造することができる。
　＜液晶注入工程＞
　まず、例えば、上記対向基板製造工程で製造された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化の併用型樹脂などからなるシール材４５を枠状に印刷した後に、シール材４５の内側に液晶材料（４０）を滴下する。
　続いて、液晶材料（４０）が滴下された対向基板３０と、上記アクティブマトリクス基板製造工程で製造されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　さらに、上記貼合体に挟持されたシール材４５にＵＶ光を照射した後に、その貼合体を加熱することによりシール材４５を硬化させる。
　最後に、シール材４５を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
　次に、本実施形態の実施例における複数の第２信号線１９ｂの具体的な構造について、説明する。なお、本明細書で用いる角度又は方向を示すθａ、θｂ、θｘ及びθｙは、配線構造により明らかであるが、いずれも０°よりも大きく且つ９０°よりも小さい角度、と定義される。
　複数の第２信号線１９ｂの第１配線層１６ｂの各線幅を４μｍとし、各間隔を４μｍとすると、θａ方向に延びる複数の第２信号線１９ｂ（第１配線層１６ｂ）のピッチＰｆ（図４参照）は、８μｍとなる。そのため、ピッチＰａを７５μｍとすると、ｓｉｎθａ＝Ｐｆ／Ｐａという関係式により、θａは、約６．１°となる。そして、第１配線層１６ｂ及び第２配線層１４ｂが同程度の解像度を有する露光装置を用いてフォトリソグラフィにより形成されるとすると、θｂ方向に延びる複数の第２信号線１９ｂ（第２配線層１４ｂ）のピッチＰｇ（図５参照）は、ピッチＰｆと同じ８μｍとなる。また、ピッチＰａは、ピッチＰｄと等しいので、ｓｉｎθｂ＝Ｐg／Ｐｄという関係式により、θｂも、約６．１°となる。これにより、実施例のアクティブマトリクス基板２０ａでは、θa及びθbが互いに等しくなるので、各第２信号線１９ｂをほぼ一直線の配線としてみなすことができ、最も外側の第２信号線１９ｂの終点が相対的に内側に配置される。
　なお、表示領域Ｄと実装領域Ｍとの位置の制約が緩く、第２信号線１９ｂの終点を相対的に内側に寄せる必要性に迫られない場合には、本実施形態の配線構造を有するビデオ信号線とした上で、θｂ＞θａとすることが好ましい。この場合には、Ｐg＞Ｐｆとして、第２配線層の線幅を第１配線層の線幅よりも太くすることができる。このように、第２配線層の線幅を拡幅することにより、第２配線層の配線抵抗の増加を抑えることができるので、耐食性が優れているものの、シート抵抗が大きい配線材料を第２配線層として用いることができ、その結果、配線設計の自由度を高めることができる。
　次に、本実施形態の比較例における複数のビデオ信号線１１９の具体的な構造について、説明する。ここで、図１５は、比較例のアクティブマトリクス基板１２０の平面図である。また、図１６及び図１７は、図１５中の領域Ｒｘ及びＲｙをそれぞれ拡大した平面図である。
　アクティブマトリクス基板１２０は、図１５に示すように、表示領域Ｄの外側の非表示領域Ｎにおいて、複数のビデオ信号線１１９を備えている。
　複数のビデオ信号線１１９は、図１５～図１７に示すように、表示領域Ｄの一辺（図１５中の下辺）に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺（図１５中の下辺Ｓｕ）に角度θｘで交差する方向に互いに平行に延び、続いて表示領域Ｄの一辺（図１５中の下辺Ｓｕ）に直交する方向に互いに平行に延び、さらに表示領域Ｄの一辺（図１５中の下辺Ｓｕ）に角度θｙで交差する方向に互いに平行に延び、最後に表示領域Ｄの一辺（図１５中の下辺Ｓｕ）に直交する方向にピッチＰｂ（不図示）で実装領域Ｍに互いに平行に延びるように表示領域Ｄの一辺（図１５中の下辺Ｓｕ）の中央部に直交する軸Ａに対して対称に設けられている。
　複数のビデオ信号線１１９には、図１７に示すように、ピッチＰｚで互いに隣り合うように、表示領域Ｄの一辺（図１５中の下辺Ｓｕ）に直交する方向に沿って第１配線層１１６と第２配線層１１４とを接続するための複数の接続部１０６がそれぞれ設けられている。ここで、接続部１０６のピッチＰｚは、ビデオ信号線１１９の実装領域ＭでのピッチＰｂよりも広く、ビデオ信号線１１９の表示領域Ｄ側のピッチＰａよりも狭くなっている。
　ここで、複数のビデオ信号線１１９の第１配線層１１６の各線幅を４μｍとし、各間隔を４μｍとすると、θｘ方向に延びる複数のビデオ信号線１１９（第１配線層１１６）のピッチＰｘは、８μｍとなる。そのため、ピッチＰａを７５μｍとすると、ｓｉｎθｘ＝Ｐｘ／Ｐａという関係式により、θｘは、約６．１°となる。そして、第１配線層１１６及び第２配線層１１４が互いに同じ程度の解像度を有する露光装置を用いてフォトリソグラフィにより形成されるとすると、θｙ方向に延びる複数のビデオ信号線１１９（第２配線層１１４）のピッチＰｙは、ピッチＰｘと同じ８μｍとなる。また、ピッチＰｚを、６０μｍとすると、ｓｉｎθｙ＝Ｐｙ／Ｐｚという関係式により、θｙは、約７．７°となる。これにより、比較例のアクティブマトリクス基板１２０では、各ビデオ信号線１１９が一直線にならないので、最も外側のビデオ信号線１１９の終点が相対的に外側に配置されてしまう。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０によれば、非表示領域Ｎにおいて、複数の第１信号線１９ａが、表示領域Ｄの一辺に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺に角度θａで交差する方向に互いに平行に延び、さらに表示領域Ｄの一辺に直交する方向にピッチＰｂで実装領域Ｍに互いに平行に延びるように、表示領域Ｄの一辺の中央部に直交する軸Ａに対して左右対称に設けられている。また、非表示領域Ｎにおいて、複数の第１信号線１９ａに角度θａの角の中心方向Ｃａ又はＣｂ側で隣り合う複数の第２信号線１９ｂが、表示領域Ｄの一辺に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺に角度θａで交差する方向に互いに平行に延び、続いて表示領域Ｄの一辺に直交する方向に互いに平行に延び、さらに表示領域Ｄの一辺に角度θｂで交差する方向に互いに平行に延び、最後に表示領域Ｄの一辺に直交する方向にピッチＰｂで実装領域Ｍに互いに平行に延びるように設けられている。そして、複数の第２信号線１９ｂにそれぞれ設けられ、表示領域Ｄの一辺に直交する方向に沿って第１配線層１６ｂと第２配線層１４ｂとを接続するための複数の第２接続部６ｂのピッチＰｄが、複数の第１信号線１９ａにそれぞれ設けられ、表示領域Ｄの一辺に直交する方向に沿って第１配線層１６ｂと第２配線層１４ｂとを接続するための複数の第１接続部６ａのピッチＰｃよりも広くなっている。ここで、互いに並行に延びる複数の第２信号線１９ｂのうち、表示領域Ｄの一辺に角度θｂで交差する方向に互いに平行に延びる部分のピッチをＰｇとすると、ｓｉｎθｂ＝Ｐｇ／Ｐｄという関係式に基づいて、ピッチＰｄを広くすることにより、角度θｂを小さくすることができる。そして、外側に配置された複数の第２接続部６ｂのピッチＰｄが内側に配置された複数の第１接続部６ａのピッチＰｃよりも広くなっているので、角度θｂを小さくすることができ、複数の第２信号線１９ｂの絞りをきつく（大きく）することができる。したがって、複数の第１信号線１９ａ及び複数の第２信号線１９ｂからなる配線群において、信号線の引き回しにおける広がりを抑制することができるので、非表示領域Ｎにおいて、各信号線の途中に第１配線層１６ｂから第２配線層１４ｂに切り替える接続部６（第１接続部６ａ及び第２接続部６ｂ）が存在しても、複数の信号線の引き回しにおける広がりを抑制することができる。さらに、複数の第１信号線１９ａ及び複数の第２信号線１９ｂの引き回しにおける広がりを抑制することできるので、実装領域Ｍに安価な小型のＩＣチップを実装することができると共に、実装領域Ｍが配置する非表示領域Ｎを小さくして、狭額縁化を図ることができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０によれば、複数の第１信号線１９ａ及び複数の第２信号線１９ｂの表示領域Ｄ側のピッチＰａが複数の第２接続部６ｂのピッチＰｄに等しく、複数の第１信号線１９ａ及び複数の第２信号線１９ｂの実装領域Ｍ側のピッチＰｂが複数の第１接続部６ａのピッチＰｃに等しいので、各第２信号線１９ｂの延びる方向の角度θａ及び角度θｂが互いに等しくなって、各第２信号線１９ｂがほぼ一直線状に延びることにより、複数の第２信号線１９ｂの引き回しにおける広がりを効果的に抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０によれば、複数の第１接続部６ａと複数の第２接続部６ｂとの境界において、隣り合う第１接続部６ａ及び第２接続部６ｂがピッチＰｅで設けられ、ピッチＰｅがピッチＰｃよりも広く、ピッチＰｄよりも狭くなっているので、ピッチＰｃで配置された複数の第１接続部６ａとピッチＰｄで配置された複数の第２接続部６ｂとの間に、ピッチの大きさの差に起因するレイアウト上の不都合を解消するための緩衝領域を配置することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０によれば、複数の第１接続部６ａ及び複数の第２接続部６ｂが、表示領域Ｄの一辺に沿って、シール材４５の一辺に重なるように設けられているので、複数の第１接続部６ａ及び複数の第２接続部６ｂをシール材４５の一辺によって保護することができる。さらに、アクティブマトリクス基板２０ａでは、シール材４５に接触する保護絶縁膜１７の下層に第１配線層１６ｂ及び第２配線層１４ｂの双方が配置するので、第１配線層１６ｂ及び第２配線層１４ｂの膜厚の差が大きくても、シール材４５に接触する保護絶縁膜１７の表面高さが均一になり、液晶層４０の厚さのムラ、所謂、セル厚ムラを抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０によれば、複数の第１信号線１９ａ及び複数の第２信号線１９ｂが表示領域Ｄの一辺の中央部に直交する軸Ａに対して対称に設けられているので、複数の第１信号線１９ａ及び複数の第２信号線１９ｂの配線長を短くして、複数の第１信号線１９ａ及び複数の第２信号線１９ｂの引き回しにおける広がりが抑制される。
　《発明の実施形態２》
　図１１は、上記実施形態１で説明した図７に対応する本実施形態のアクティブマトリクス基板２０ｂの平面図である。ここで、以下の各実施形態において、図１～図１０と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、隣り合う各第２接続部６ｂの間に電極パターンが配置しないアクティブマトリクス基板２０ａを例示したが、本実施形態では、隣り合う各第２接続部６ｂの間にダミーの電極パターン６ｃが配置するアクティブマトリクス基板２０ｂを例示する。
　アクティブマトリクス基板２０ｂは、図１１に示すように、上記実施形態１のアクティブマトリクス基板２０ａの領域Ｒｄにおいて、隣り合う各第２接続部６ｂの間に、表示領域Ｄの一辺に直交する方向に沿って、複数の電極パターン６ｃが島状に設けられているだけで、その他の構成がアクティブマトリクス基板２０ａと同じになっている。ここで、電極パターン６ｃは、第１配線層１６ｂを構成する金属膜、又は第２配線層１４ｂを構成する金属膜、又はそれらの金属膜の積層膜により形成される。なお、本実施形態では、長方形状の電極パターン６ｃを例示したが、電極パターン６ｃは、例えば、信号線の番号を示す英数字のような文字、１０本などの所定本数毎に形成された幾何学的パターンなどであってもよい。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｂによれば、上記実施形態１と同様に、複数の第１信号線１９ａ及び複数の第２信号線１９ｂからなる配線群において、信号線の引き回しにおける広がりを抑制することができるので、非表示領域Ｎにおいて、各信号線の途中に第１配線層１６ｂから第２配線層１４ｂに切り替える接続部６が存在しても、複数の信号線の引き回しにおける広がりを抑制することができる。
　本実施形態のアクティブマトリクス基板２０ｂによれば、隣り合う各第２接続部６ｂの間に電極パターン６ｃが設けられているので、シール材４５に接触する保護絶縁膜１７の表面高さをいっそう均一にすることができる。
　《発明の実施形態３》
　図１２は、上記実施形態１で説明した図３に対応する本実施形態のアクティブマトリクス基板２０ｃの平面図である。
　上記実施形態１及び２では、複数の第１信号線１９ａ及び複数の第２信号線１９ｂが実装領域Ｍで１つの端子群を有するアクティブマトリクス基板２０ａ及び２０ｂを例示したが、本実施形態では、複数の第１信号線１９ａｃ及び複数の第２信号線１９ｂが実装領域Ｍで２つの端子群を有するアクティブマトリクス基板２０ｃを例示する。
　アクティブマトリクス基板２０ｃは、図１２に示すように、非表示領域Ｎにおいて、複数の第１信号線１９ａｃが設けられているだけで、その他の構成が上記実施形態１のアクティブマトリクス基板２０ａと同じになっている。
　複数の第１信号線１９ａｃは、図１２に示すように、表示領域Ｄの一辺（図中の下辺Ｓｕ）に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺（図中の下辺Ｓｕ）に角度θａで交差する方向（図中の軸Ａから離れる方向）に互いに平行に延び、さらに表示領域Ｄの一辺（図中の下辺Ｓｕ）に直交する方向にピッチＰｂで実装領域Ｍに互いに平行に延びるように、好適には表示領域Ｄの一辺（図中の下辺Ｓｕ）の中央部に直交する軸Ａに対して対称に設けられた第１の配線群と、第１の配線群の両外側において、表示領域Ｄの一辺（図中の下辺Ｓｕ）に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺（図中の下辺Ｓｕ）に角度θａで交差する方向（図中の軸Ａに近づく方向）に互いに平行に延び、さらに表示領域Ｄの一辺（図中の下辺Ｓｕ）に直交する方向にピッチＰｂで実装領域Ｍに互いに平行に延びるように表示領域Ｄの一辺（図中の下辺Ｓｕ）の中央部に直交する軸Ａに対して対称に設けられた第２の配線群とを備えている。
　実装領域Ｍでは、図１２に示すように、図中左側の複数の第１信号線１９ａｃの各端子と図中左側の複数の第２信号線１９ｂの各端子とにより、第１の端子群が形成され、図中右側の複数の第１信号線１９ａｃの各端子と図中右側の複数の第２信号線１９ｂの各端子とにより、第２の端子群が形成されている。ここで、実装領域Ｍに実装するＩＣチップは、上記第１の端子群及び第２の端子群の各端子群毎に設けられていてもよい。
　本実施形態のアクティブマトリクス基板２０ｃは、上記実施形態１で説明した製造方法において、第１配線層１６ｂ及び第２配線層１４ｂのパターン形状を変更することにより、製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｃによれば、上記実施形態１及び２と同様に、複数の第１信号線１９ａ及び複数の第２信号線１９ｂからなる配線群において、信号線の引き回しにおける広がりを抑制することができるので、非表示領域Ｎにおいて、各信号線の途中に第１配線層１６ｂから第２配線層１４ｂに切り替える接続部６が存在しても、複数の信号線の引き回しにおける広がりを抑制することができる。
　《発明の実施形態４》
　図１３は、上記実施形態１で説明した図３に対応する本実施形態のアクティブマトリクス基板２０ｄの平面図である。
　上記各実施形態では、各ソース信号線１６ａとＩＣチップを実装する実装領域Ｍとの間に列制御回路５ａｇが設けられたアクティブマトリクス基板２０ａ～２０ｃを例示したが、本実施形態では、各ソース信号線１６ｄと実装領域Ｍａとの間に列制御回路が設けられていないアクティブマトリクス基板２０ｄを例示する。
　アクティブマトリクス基板２０ｄは、図１３に示すように、表示領域Ｄにおいて、図中縦方向に互いに平行に延びるように設けられた複数のソース信号線１６ｄと、非表示領域Ｎにおいて、互いに接続された表示領域Ｄ側の第１配線層１６ｄ及び実装領域Ｍａ側の第２配線層１４ｂをそれぞれ有する複数のビデオ信号線１９ｃとを備えているだけで、その他の構成が上記実施形態１のアクティブマトリクス基板２０ａと同じになっている。ここで、各ビデオ信号線１９ｃの第１配線層１６ｄは、各ソース信号線１６ｄの延長部分になっている。なお、本実施形態では、第１配線層１６ｄが各ソース信号線１６ｄの延長部分になっている構成を例示したが、各ビデオ信号線１９ｃの第１配線層は、各ソース信号線１６ｄと異なる層に異なる材料により形成されていてもよい。
　複数のビデオ信号線１９ｃは、図１３に示すように、内側に設けられた複数の第１信号線１９ａａと、複数の第１信号線１９ａａの両外側に設けられた複数の第２信号線１９ｂａとを備えている。
　複数の第１信号線１９ａａは、図１３に示すように、表示領域Ｄの一辺（図中の下辺Ｓｕ）に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺（図中の下辺Ｓｕ）に角度θａで交差する方向に互いに平行に延び、さらに表示領域Ｄの一辺（図中の下辺Ｓｕ）に直交する方向にピッチＰｂで実装領域Ｍａに互いに平行に延びるように、好適には表示領域Ｄの一辺（図中の下辺Ｓｕ）の中央部に直交する軸Ａに対して対称に設けられている。
　複数の第１信号線１９ａａには、ピッチＰｃで互いに隣り合うように、表示領域Ｄの一辺（図１３中の下辺Ｓｕ）に直交する方向に沿って第１配線層１６ｄと第２配線層１４ｂとを接続するための複数の第１接続部（不図示）がそれぞれ設けられている。ここで、上記第１接続部のピッチＰｃは、第１信号線１９ａａ及び第２信号線１９ｂａの実装領域ＭａでのピッチＰｂに等しくなっている。
　複数の第２信号線１９ｂａは、図１３に示すように、表示領域Ｄの一辺（図中の下辺Ｓｕ）に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺（図中の下辺Ｓｕ）に角度θａで交差する方向に互いに平行に延び、続いて表示領域Ｄの一辺（図中の下辺Ｓｕ）に直交する方向に互いに平行に延び、さらに表示領域Ｄの一辺（図中の下辺Ｓｕ）に角度θｂで交差する方向に互いに平行に延び、最後に表示領域Ｄの一辺（図中の下辺Ｓｕ）に直交する方向にピッチＰｂで実装領域Ｍａに互いに平行に延びるように設けられている。
　複数の第２信号線１９ｂａには、ピッチＰｃよりも広いピッチＰｄで互いに隣り合うように、表示領域Ｄの一辺（図１３中の下辺Ｓｕ）に直交する方向に沿って第１配線層１６ｄと第２配線層１４ｂとを接続するための複数の第２接続部（不図示）がそれぞれ設けられている。ここで、上記第２接続部のピッチＰｄは、第１信号線１９ａａ及び第２信号線１９ｂａの表示領域Ｄ側のピッチＰａに等しくなっている。
　本実施形態のアクティブマトリクス基板２０ｄは、上記実施形態１で説明した製造方法において、ソース信号線１６ａ及び第１配線層１６ｂのパターン形状を変更することにより、製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｄによれば、上記各実施形態と同様に、複数の第１信号線１９ａａ及び複数の第２信号線１９ｂａからなる配線群において、信号線の引き回しにおける広がりを抑制することができるので、非表示領域Ｎにおいて、各信号線の途中に第１配線層１６ｄから第２配線層１４ｂに切り替える接続部が存在しても、複数の信号線の引き回しにおける広がりを抑制することができる。
　《発明の実施形態５》
　図１４は、本実施形態のアクティブマトリクス基板２０ｅの平面図である。
　上記各実施形態では、ソース信号線の端部側だけに信号線の引き回し構造が設けられたアクティブマトリクス基板２０ａ～２０ｄを例示したが、本実施形態では、ゲート信号線の端部側にも信号線の引き回し構造が設けられたアクティブマトリクス基板２０ｅを例示する。
　アクティブマトリクス基板２０ｅは、図１４に示すように、非表示領域Ｎにおいて、表示領域Ｄの一辺（図中の下辺Ｓｕ）に沿ってその一辺の中央部に対応するように、ソース信号線１６ｄを駆動するＩＣチップを実装するための実装領域Ｍａが設けられていると共に、表示領域Ｄの他の一辺（図中の右辺Ｓｒ）に沿ってその他の一辺の中央部に対応するように、ゲート信号線１４ｄを駆動するＩＣチップを実装するための実装領域Ｍｂが設けられている。
　アクティブマトリクス基板２０ｅは、図１４に示すように、表示領域Ｄにおいて、図中横方向に互いに平行に延びるように設けられた複数のゲート信号線１４ｄと、非表示領域Ｎにおいて、互いに接続された表示領域Ｄ側の第１配線層１４ｄ及び実装領域Ｍｂ側の第２配線層１６ｅをそれぞれ有する複数の走査信号線１９ｄとを備えているだけで、その他の構成が上記実施形態４のアクティブマトリクス基板２０ｄと同じになっている。ここで、各走査信号線１９ｄの第１配線層１４ｄは、各ゲート信号線１４ｄの延長部分になっている。なお、本実施形態では、第１配線層１４ｄが各ゲート信号線１４ｄの延長部分になっている構成を例示したが、各走査信号線１９ｄの第１配線層は、各ゲート信号線１４ｄと異なる層に異なる材料により形成されていてもよい。
　複数の走査信号線１９ｄは、図１４に示すように、内側に設けられた複数の第１信号線１９ａｂと、複数の第１信号線１９ａｂの両外側に設けられた複数の第２信号線１９ｂｂとを備えている。
　複数の第１信号線１９ａｂは、図１４に示すように、表示領域Ｄの一辺（図中の右辺Ｓｒ）に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺（図中の右辺Ｓｒ）に角度θａで交差する方向に互いに平行に延び、さらに表示領域Ｄの一辺（図中の右辺Ｓｒ）に直交する方向にピッチＰｂで実装領域Ｍｂに互いに平行に延びるように、好適には表示領域Ｄの一辺（図中の右辺Ｓｒ）の中央部に直交する軸Ｂに対して対称に設けられている。
　複数の第１信号線１９ａｂには、ピッチＰｃで互いに隣り合うように、表示領域Ｄの一辺（図１４中の右辺Ｓｒ）に直交する方向に沿って第１配線層１４ｄと第２配線層１６ｅとを接続するための複数の第１接続部（不図示）がそれぞれ設けられている。ここで、上記第１接続部のピッチＰｃは、第１信号線１９ａｂ及び第２信号線１９ｂｂの実装領域ＭｂでのピッチＰｂに等しくなっている。
　複数の第２信号線１９ｂｂは、図１４に示すように、表示領域Ｄの一辺（図中の右辺Ｓｒ）に直交する方向にピッチＰａで表示領域Ｄ側から互いに平行に延びた後に、表示領域Ｄの一辺（図中の右辺Ｓｒ）に角度θａで交差する方向に互いに平行に延び、続いて表示領域Ｄの一辺（図中の右辺Ｓｒ）に直交する方向に互いに平行に延び、さらに表示領域Ｄの一辺（図中の右辺Ｓｒ）に角度θｂで交差する方向に互いに平行に延び、最後に表示領域Ｄの一辺（図中の右辺Ｓｒ）に直交する方向にピッチＰｂで実装領域Ｍｂに互いに平行に延びるように設けられている。
　複数の第２信号線１９ｂｂには、ピッチＰｃよりも広いピッチＰｄで互いに隣り合うように、表示領域Ｄの一辺（図１４中の右辺Ｓｒ）に直交する方向に沿って第１配線層１４ｄと第２配線層１６ｅとを接続するための複数の第２接続部（不図示）がそれぞれ設けられている。ここで、上記第２接続部のピッチＰｄは、第１信号線１９ａｂ及び第２信号線１９ｂｂの表示領域Ｄ側のピッチＰａに等しくなっている。
　本実施形態のアクティブマトリクス基板２０ｅは、上記実施形態１で説明した製造方法において、ゲート信号線１４ｃ、ソース信号線１６ａ及び第１配線層１６ｂのパターン形状を変更することにより、製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｅによれば、上記各実施形態と同様に、複数の第１信号線１９ａａ及び複数の第２信号線１９ｂａからなるソース側の配線群において、並びに複数の第１信号線１９ａｂ及び複数の第２信号線１９ｂｂからなるゲート側の配線群において、信号線の引き回しにおける広がりを抑制することができるので、非表示領域Ｎにおいて、各信号線の途中に第１配線層１６ｄから第２配線層１４ｂに切り替える接続部、又は第１配線層１４ｄから第２配線層１６ｅに切り替える接続部が存在しても、複数の信号線の引き回しにおける広がりを抑制することができる。
　なお、上記各実施形態では、表示パネルとして、液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）表示パネル、無機ＥＬ表示パネル、プラズマ表示パネル、電子ペーパーなどの他の表示パネルにも適用することができ、また、パネルの小型化が要望されるモバイル用途の表示パネルだけでなく、テレビジョンや電子看板などのモニター用途の大型の表示パネルなどにも適用することができる。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたアクティブマトリクス基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶアクティブマトリクス基板にも適用することができる。
　以上説明したように、本発明は、各信号線の途中に第１配線層から第２配線層に切り替える接続部が存在しても、複数の信号線の引き回しにおける広がりが抑制されるので、複数の信号線の配線群の輪郭形状が扇状に絞られた配線構造を有する配線基板全般について有用である。
Ａ，Ｂ　　軸
Ｄ　　　　表示領域
Ｍ，Ｍａ，Ｍｂ　　実装領域
Ｎ　　　　非表示領域
５ａ　　　ＴＦＴ（スイッチ回路）
６ａ　　　第１接続部
６ｂ　　　第２接続部
１４ｂ　　第２配線層
１４ｄ　　第１配線層
１６ａ，１６ｄ　　ソース信号線（表示用信号線）
１６ｂ，１６ｄ　　第１配線層
１６ｅ　　第２配線層
１９，１９ｃ　　　ビデオ信号線
１９ａ，１９ａａ，１９ａｂ，１９ａｃ　　第１信号線
１９ｂ，１９ｂａ，１９ｂｂ　　第２信号線
１９ｄ　　走査信号線
２０ａ～２０ｅ　　アクティブマトリクス基板
３０　　　対向基板
４０　　　液晶層（表示媒体層）
４５　　　シール材
５０　　　液晶表示パネル

Claims (11)

  1. 　画像表示を行う矩形状の表示領域と、
    　上記表示領域の周りに規定された非表示領域と、
    　上記非表示領域において、上記表示領域の一辺に沿うように規定された実装領域と、
    　上記非表示領域において、上記表示領域の一辺に直交する方向にピッチＰａで上記表示領域側から互いに平行に延びた後に、上記表示領域の一辺に角度θａで交差する方向に互いに平行に延び、さらに上記表示領域の一辺に直交する方向にピッチＰｂで上記実装領域に互いに平行に延びるように設けられた複数の第１信号線と、
    　上記非表示領域において、上記複数の第１信号線に上記角度θａの角の中心方向側で隣り合い、上記表示領域の一辺に直交する方向にピッチＰａで上記表示領域側から互いに平行に延びた後に、上記表示領域の一辺に角度θａで交差する方向に互いに平行に延び、続いて上記表示領域の一辺に直交する方向に互いに平行に延び、さらに上記表示領域の一辺に角度θｂで交差する方向に互いに平行に延び、最後に上記表示領域の一辺に直交する方向にピッチＰｂで上記実装領域に互いに平行に延びるように設けられた複数の第２信号線と、
    　上記各第１信号線及び各第２信号線の上記表示領域側を構成する第１配線層と、
    　上記各第１信号線及び各第２信号線の上記実装領域側を構成し、上記第１配線層と異なる層に異なる材料により形成された第２配線層と、
    　上記非表示領域において、上記複数の第１信号線にピッチＰｃで互いに隣り合うようにそれぞれ設けられ、上記表示領域の一辺に直交する方向に沿って上記第１配線層と上記第２配線層とを接続するための複数の第１接続部と、
    　上記非表示領域において、上記複数の第１接続部に隣り合い、上記複数の第２信号線に上記ピッチＰｃよりも広いピッチＰｄで互いに隣り合うようにそれぞれ設けられ、上記表示領域の一辺に直交する方向に沿って上記第１配線層と上記第２配線層とを接続するための複数の第２接続部とを備えている、アクティブマトリクス基板。
  2. 　上記ピッチＰａは、上記ピッチＰｄに等しく、上記ピッチＰｂは、上記ピッチＰｃに等しい、請求項１に記載のアクティブマトリクス基板。
  3. 　上記複数の第１接続部と上記複数の第２接続部との境界では、該第１接続部及び第２接続部がピッチＰｅで設けられ、
    　上記ピッチＰｅは、上記ピッチＰｃよりも広く、上記ピッチＰｄよりも狭い、請求項１又は２に記載のアクティブマトリクス基板。
  4. 　上記複数の第１接続部及び複数の第２接続部は、上記表示領域の一辺に沿って設けられている、請求項１乃至３の何れか１つに記載のアクティブマトリクス基板。
  5. 　上記表示領域には、上記表示領域の一辺に直交する方向に互いに平行に延びるように複数のソース信号線が設けられ、
    　上記複数の第１信号線及び複数の第２信号線は、上記複数のソース信号線に画素を構成する色数毎にスイッチ回路を介して接続された複数のビデオ信号線である、請求項１乃至４の何れか１つに記載のアクティブマトリクス基板。
  6. 　上記表示領域には、上記表示領域の一辺に直交する方向に互いに平行に延びるように複数の表示用信号線が設けられ、
    　上記複数の第１信号線及び複数の第２信号線は、上記複数の表示用信号線にそれぞれ接続されている、請求項１乃至４の何れか１つに記載のアクティブマトリクス基板。
  7. 　上記各表示用信号線は、ソース信号線である、請求項６に記載のアクティブマトリクス基板。
  8. 　上記実装領域は、上記表示領域の一辺の中央部に対応する部分に規定され、
    　上記複数の第１信号線は、上記表示領域の一辺の中央部に直交する軸に対して対称に設けられ、
    　上記複数の第２信号線は、上記複数の第１信号線の両外側にそれぞれ設けられている、請求項１乃至７の何れか１つに記載のアクティブマトリクス基板。
  9. 　請求項１乃至８の何れか１つに記載されたアクティブマトリクス基板と、
    　上記アクティブマトリクス基板に対向するように設けられた対向基板と、
    　上記アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備えている、表示パネル。
  10. 　上記表示媒体層は、液晶層である、請求項９に記載の表示パネル。
  11. 　上記アクティブマトリクス基板及び対向基板の間には、上記液晶層を封入するための枠状のシール材が設けられ、
    　上記複数の第１接続部及び複数の第２接続部は、上記シール材の一辺に重なるように設けられている、請求項１０に記載の表示パネル。
PCT/JP2012/004546 2011-07-20 2012-07-13 アクティブマトリクス基板及びそれを備えた表示パネル WO2013011678A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201280029291.6A CN103635949B (zh) 2011-07-20 2012-07-13 有源矩阵基板和具备它的显示面板
JP2013524607A JP5723007B2 (ja) 2011-07-20 2012-07-13 アクティブマトリクス基板及びそれを備えた表示パネル
US14/130,510 US9122116B2 (en) 2011-07-20 2012-07-13 Active matrix substrate and display panel including the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011159304 2011-07-20
JP2011-159304 2011-07-20

Publications (1)

Publication Number Publication Date
WO2013011678A1 true WO2013011678A1 (ja) 2013-01-24

Family

ID=47557878

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/004546 WO2013011678A1 (ja) 2011-07-20 2012-07-13 アクティブマトリクス基板及びそれを備えた表示パネル

Country Status (4)

Country Link
US (1) US9122116B2 (ja)
JP (1) JP5723007B2 (ja)
CN (1) CN103635949B (ja)
WO (1) WO2013011678A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013160965A (ja) * 2012-02-07 2013-08-19 Sharp Corp アクティブマトリクス基板及びそれを備えた表示パネル
JP2018055099A (ja) * 2016-09-27 2018-04-05 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置
WO2018168680A1 (ja) * 2017-03-17 2018-09-20 シャープ株式会社 アクティブマトリクス基板及び表示パネル
WO2018179132A1 (ja) * 2017-03-29 2018-10-04 シャープ株式会社 表示デバイスの製造方法、表示デバイス、表示デバイスの製造装置、成膜装置
US20210225976A1 (en) 2018-09-11 2021-07-22 Lg Display Co., Ltd. Display Device
JP2022132364A (ja) * 2017-04-20 2022-09-08 株式会社ジャパンディスプレイ 表示装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614021B2 (en) * 2013-07-24 2017-04-04 Samsung Display Co., Ltd. Organic light-emitting display apparatus and manufacturing method thereof
TWI518405B (zh) * 2014-01-24 2016-01-21 友達光電股份有限公司 顯示面板及其製作方法
CN105336758B (zh) * 2014-07-18 2018-06-12 上海和辉光电有限公司 一种oled显示面板
CN105388647B (zh) * 2015-12-15 2019-09-24 武汉华星光电技术有限公司 液晶面板的扇出走线结构及液晶面板
KR101998831B1 (ko) * 2016-07-29 2019-07-11 삼성디스플레이 주식회사 표시 장치
CN107479275B (zh) * 2017-08-08 2021-04-02 惠科股份有限公司 一种显示面板和显示装置
CN107833895B (zh) * 2017-11-27 2020-07-28 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
US11257879B2 (en) * 2018-05-14 2022-02-22 Kunshan Go-Visionox Opto-Electronics Co., Ltd. Display panels and display devices thereof
KR102427303B1 (ko) * 2018-09-10 2022-08-01 삼성디스플레이 주식회사 표시장치
KR102729706B1 (ko) 2018-09-14 2024-11-13 삼성디스플레이 주식회사 표시 장치
TWI690747B (zh) * 2018-12-05 2020-04-11 友達光電股份有限公司 畫素陣列基板
CN112068366B (zh) * 2020-09-04 2021-08-24 深圳市华星光电半导体显示技术有限公司 显示面板及显示面板制作方法
CN114609836B (zh) * 2022-03-07 2023-07-25 武汉华星光电技术有限公司 显示面板和显示装置
CN115016186B (zh) * 2022-06-30 2023-12-05 苏州华星光电技术有限公司 显示母板及显示面板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000187451A (ja) * 1998-12-22 2000-07-04 Fujitsu Ltd ディスプレイ装置の配線設計方法及びその方法を利用したディスプレイ装置
JP2002148652A (ja) * 2000-11-07 2002-05-22 Rohm Co Ltd 液晶表示装置の構造
JP2002169488A (ja) * 2000-09-22 2002-06-14 Seiko Epson Corp 電気光学装置及び電子機器
WO2002065434A1 (fr) * 2001-02-16 2002-08-22 Seiko Epson Corporation Dispositif electro-optique et materiel electronique
WO2005098801A1 (ja) * 2004-03-31 2005-10-20 Fuji Photo Film Co., Ltd. 表示装置
JP2006098454A (ja) * 2004-09-28 2006-04-13 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置及び電子機器
JP2008052000A (ja) * 2006-08-24 2008-03-06 Seiko Epson Corp 電気光学装置および電子機器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200162435Y1 (ko) * 1993-06-21 1999-12-15 손욱 슈퍼트위스트네마틱 액정 디스플레이
TW293093B (ja) * 1994-09-08 1996-12-11 Hitachi Ltd
JPH10339880A (ja) 1997-06-09 1998-12-22 Hitachi Ltd 液晶表示装置
JP4132580B2 (ja) * 1999-08-06 2008-08-13 シャープ株式会社 配線構造および基板の製造方法ならびに液晶表示装置およびその製造方法
JP2002169487A (ja) * 2000-09-22 2002-06-14 Seiko Epson Corp 電気光学装置及び電子機器
JP2005285672A (ja) * 2004-03-30 2005-10-13 Matsushita Electric Ind Co Ltd 高圧放電ランプ
JP2008046188A (ja) 2006-08-11 2008-02-28 Optrex Corp 電子機器
JP5442763B2 (ja) * 2009-11-18 2014-03-12 シャープ株式会社 配線基板及び表示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000187451A (ja) * 1998-12-22 2000-07-04 Fujitsu Ltd ディスプレイ装置の配線設計方法及びその方法を利用したディスプレイ装置
JP2002169488A (ja) * 2000-09-22 2002-06-14 Seiko Epson Corp 電気光学装置及び電子機器
JP2002148652A (ja) * 2000-11-07 2002-05-22 Rohm Co Ltd 液晶表示装置の構造
WO2002065434A1 (fr) * 2001-02-16 2002-08-22 Seiko Epson Corporation Dispositif electro-optique et materiel electronique
WO2005098801A1 (ja) * 2004-03-31 2005-10-20 Fuji Photo Film Co., Ltd. 表示装置
JP2006098454A (ja) * 2004-09-28 2006-04-13 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置及び電子機器
JP2008052000A (ja) * 2006-08-24 2008-03-06 Seiko Epson Corp 電気光学装置および電子機器

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013160965A (ja) * 2012-02-07 2013-08-19 Sharp Corp アクティブマトリクス基板及びそれを備えた表示パネル
JP2018055099A (ja) * 2016-09-27 2018-04-05 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置
US11984367B2 (en) 2016-09-27 2024-05-14 Samsung Display Co., Ltd. Display device including an adhesive layer
JP7010639B2 (ja) 2016-09-27 2022-01-26 三星ディスプレイ株式會社 表示装置
US11502007B2 (en) 2016-09-27 2022-11-15 Samsung Display Co., Ltd. Display device including an adhesive layer
WO2018168680A1 (ja) * 2017-03-17 2018-09-20 シャープ株式会社 アクティブマトリクス基板及び表示パネル
JPWO2018168680A1 (ja) * 2017-03-17 2019-12-26 シャープ株式会社 アクティブマトリクス基板及び表示パネル
WO2018179132A1 (ja) * 2017-03-29 2018-10-04 シャープ株式会社 表示デバイスの製造方法、表示デバイス、表示デバイスの製造装置、成膜装置
US10672854B2 (en) 2017-03-29 2020-06-02 Sharp Kabushiki Kaisha Display device
JP2022132364A (ja) * 2017-04-20 2022-09-08 株式会社ジャパンディスプレイ 表示装置
JP7267490B2 (ja) 2017-04-20 2023-05-01 株式会社ジャパンディスプレイ 表示装置
JP2022084762A (ja) * 2018-09-11 2022-06-07 エルジー ディスプレイ カンパニー リミテッド 表示装置
US11778860B2 (en) 2018-09-11 2023-10-03 Lg Display Co., Ltd. Display device
JP7397900B2 (ja) 2018-09-11 2023-12-13 エルジー ディスプレイ カンパニー リミテッド 表示装置
US20210225976A1 (en) 2018-09-11 2021-07-22 Lg Display Co., Ltd. Display Device

Also Published As

Publication number Publication date
US20140146257A1 (en) 2014-05-29
US9122116B2 (en) 2015-09-01
JPWO2013011678A1 (ja) 2015-02-23
CN103635949B (zh) 2015-12-09
CN103635949A (zh) 2014-03-12
JP5723007B2 (ja) 2015-05-27

Similar Documents

Publication Publication Date Title
JP5723007B2 (ja) アクティブマトリクス基板及びそれを備えた表示パネル
US10838532B2 (en) Display device with sensor
US10281787B2 (en) Liquid crystal display device
JP5834133B2 (ja) アクティブマトリクス基板及びそれを備えた表示パネル
US10254578B2 (en) Liquid crystal display device and method of manufacturing the same
US8253891B2 (en) Thin film transistor substrate and liquid crystal display including the same
KR100372533B1 (ko) 액정표시장치 및 그 제조방법
JP5448940B2 (ja) 液晶表示装置
US20180246383A1 (en) Display device
JP2018063348A (ja) 液晶表示パネルおよび液晶表示装置
KR101835545B1 (ko) 액정표시장치 및 그 제조방법
US20160004110A1 (en) Display panel and method of producing display panel
KR20150137236A (ko) 표시장치
KR20060001425A (ko) 액정 표시 장치 및 그 제조 방법
US20090237581A1 (en) Liquid crystal display and method for manufacturing the same
JP5706838B2 (ja) アクティブマトリクス基板及びそれを備えた表示パネル
KR20140006281A (ko) 표시 장치
KR20060032705A (ko) 액정 표시 장치 및 그 제조 방법
KR101494205B1 (ko) 표시기판, 이의 제조방법 및 이를 갖는 표시장치
US9780127B2 (en) Liquid crystral display and manufacturing method thereof
WO2008044364A1 (fr) Affichage à cristaux liquides
JP6918090B2 (ja) 液晶表示装置
US20160195759A1 (en) Liquid crystal display
KR20120113850A (ko) 액정 표시 장치 및 이의 제조 방법
JP6780062B2 (ja) 液晶表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12815058

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013524607

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14130510

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12815058

Country of ref document: EP

Kind code of ref document: A1

点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载