WO2008059946A1

WO2008059946A1 - Mémoire de type à changement de résistance

Info

Publication number: WO2008059946A1
Application number: PCT/JP2007/072254
Authority: WO
Inventors: Yoshikazu Katoh; Kazuhiko Shimakawa; Zhiqiang Wei
Original assignee: Panasonic Corporation
Priority date: 2006-11-17
Filing date: 2007-11-16
Publication date: 2008-05-22
Also published as: JP4745395B2; US7920402B2; US20100046270A1; JPWO2008059946A1

Description

明細書

抵抗変化型記憶装置

技術分野

[0001] 本発明は、抵抗変化型記憶装置に関する。より詳しくは、同じ極性の電気パルスの電圧レベルの差を利用して抵抗変化型素子へとデータが書き込まれる抵抗変化型記憶装置に関する。

背景技術

[0002] 不揮発性記憶装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ SRAMのようにロジック動作と同等な速度でデータを記憶するような高速に動作する不揮発性記憶装置が強く要望され始めている。また、携帯機器用途の不揮発性記憶装置の分野では、低消費電力への要求もさらに強まっている。

現在の不揮発性記憶装置の主流はフラッシュメモリである。フラッシュメモリは、フロ一ティングゲートに蓄積する電荷を制御してデータの記憶を行う。フラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造を有するため、小型化に限界があり、さらなる大容量化のために必要な微細加工が困難であるという課題が指摘されている。さらにフラッシュメモリでは、書き換えのために必ず所定のブロックを一括消去する必要がある。かかる特性により、フラッシュメモリの書き換えには非常に長い時間を要し、前述の要望である高速化にも限界があった。

[0003] これらの問題を解決する次世代の不揮発性記憶装置として、電気抵抗の変化によつて情報を記録する抵抗変化型素子を用いたものがある。現在提案されている抵抗変化型素子を利用した不揮発性メモリとしては、 MRAM(Magnetic RAM)や、 PRAM(P hase-Change RAM)や、 ReRAM (Resistive RAM)などが提案されている。特に、 ReRA Mは電気パルスによって抵抗値が変化する単純な現象であることに加え、書込みが数十 nsec以下になるような高速性能が報告されている。つまり、 ReRAMを用いれば、前述の SRAMの高速性を維持したまま不揮発の機能を付加したような究極のメモリ装置が提供できる可能性がある。

特許文献 1は、ぺロブスカイト構造の酸化物を用いた ReRAM素子（以下、抵抗変化型素子ともいう）の制御方法の一例を開示する。以下、この ReRAM素子の制御方法につ!/、て図を参照しつつ説明する。

図 9乃至図 11は、特許文献 1に開示されたメモリセルの制御方法を示す図である。メモリセル 9は、抵抗変化型素子 1と、選択トランジスタ 2とを備えている。抵抗変化型素子 1の一方の端子と選択トランジスタ 2の一方の主端子（ドレインまたはソース）とは互いに電気的に接続されている。選択トランジスタ 2の他方の主端子（ソースまたはドレイン）は、ソース線 6によりソース線端子 3と電気的に接続されている。抵抗変化型素子 1の他方の端子はビット線 8によりビット線端子 5と電気的に接続されている。選択トランジスタ 2のゲートはワード線 7によりワード線端子 4と電気的に接続されている。データを書き込む場合（"1 "を書き込む場合）、消去する場合（"0"を書き込む場合 )、および読み出す場合のいずれにおいても、選択されたメモリセルのワード線端子 4 には高レベルのオン電圧が印加され、選択トランジスタ 2が導通状態にされる。

図 9は特許文献 1のメモリセルにおいて、書き込み動作を行うときの電圧ノルスの印加状態を示す図である。ソース線 6は 0Vに設定 (接地）され、ビット線 8に所定の書き込み電圧振幅の正極性の書き込みノルスが印加され、抵抗変化型素子 1に所望のデータが書き込まれる。多値情報が抵抗変化型素子 1へ書き込まれる場合は、書き込みノルスの電圧振幅が書き込むデータの値に応じたレベルに設定される。例えば 4値データが 1つの抵抗変化型素子 1に書き込まれる場合には、書き込みデータのそれぞれの値に対応して決定される所定の 4つの電圧振幅の内の 1つが選択されて書き込み動作が行われる。また、書き込みノルス幅は、素子に応じた適切な幅が選択される。すなわち、所定の抵抗状態へと変化させるためには、その抵抗状態に対応する 1つ電圧振幅レベルおよびパルス幅が存在する。

図 10は特許文献 1のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。ビット線は 0Vに設定 (接地）され、ソース線に所定の消去電圧振幅の正極性の消去ノルスが印加される。消去ノルスが印加されることにより、抵抗変化型素子 1の電気抵抗は最小の値となる。特許文献 1には、複数のビット線が 0V に設定された状態で、特定のソース線に消去ノルスが印加されると、その複数のビット線とソース線に接続する複数のメモリセルが同時に一括消去されることが開示されている。

図 11は特許文献 1のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。抵抗変化型素子 1に記憶されたデータを読み出す場合は、ソース線 6が 0Vに設定 (接地）され、選択したビット線 8へ所定の読み出し電圧が読み出し回路を経由して印加される。読み出し電圧が印加されると、比較判定回路でビット線 8のレベルが読み出し用のリファレンスレベルと比較され、記憶データが読み出される。

非特許文献 1では、同極性で電圧やノ^レス幅の異なる電圧ノ^レスが印加されることによって高抵抗状態と低抵抗状態との間を遷移する ReRAM素子が開示されている。非特許文献 1の ReRAM素子には、抵抗変化材料に TMO (Transition Metal Oxide)が用いられている。この ReRAM素子は、同極性の電気パルスにより高抵抗状態にも低抵抗状態にも変化させることができる。図 12は、非特許文献 1の ReRAM素子の電圧電流特性を示す図である。図に示すように、高抵抗状態から低抵抗状態へと変化させる"セッドにおいては、電流制限をしないと高抵抗状態から低抵抗状態へと変化したときにそれまでより多くの電流が流れてしまう。この場合、一旦、 ReRAM素子を高抵抗状態から低抵抗状態へと変化させたにも関わらず、意図に反して低抵抗状態から高抵抗状態へと抵抗状態が再び変化してしまったり（誤動作）、過電流により素子が破壊されたりする場合がある。よって、所定の第 1の電流値（図 12の電流制限における電流の上限値）で電流制限（Set Current Compliance)をかける必要があることが同文献には開示されている。

特許文献 1 :特開 2004— 185756号公報

非特許文献 l : Baek、 J.G. et al.、 2004、 "Highly Scalable Non- volatile Resistive Me mory using Simple Binary Oxide Driven oy Asymmetric Unipolar Voltage Pulses 、 0 -7803-8684-l/04/$20.00 IEEE

発明の開示

発明が解決しょうとする課題 [0005] 前記した従来技術のうち、現在主流の不揮発性メモリ装置であるフラッシュメモリは、データを書き込む前に一括消去を行うため、処理速度が遅くなるという問題を有していた。このため、不揮発性と SRAMと同程度の高速性とを両立することができなかつた。

上述の通り、抵抗変化型素子を用いれば高速な不揮発性メモリを実現できる可能性がある。しかし、非特許文献 1のような抵抗変化型記憶素子では、同一極性の電気ノレスで複数の抵抗状態の間を遷移するため、誤動作や素子の破壊を防止するために抵抗値の減少直後での電流制限が必要となり、装置の構成が複雑化するという問題を有していた。また、力、かる複雑な構成を採用したとしても、データ書き込み時の誤動作や素子の破壊を完全に防止できなレ、と!/、う問題を有して!/、た。

本発明は上記のような課題を解決するためになされたもので、データ書き込み時に一括消去が不要な抵抗変化型素子を用いることによって、処理速度が向上された抵抗変化型記憶装置を提供することを最終的な目的としている。そのために本発明は、同一極性の電気ノルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる抵抗変化型記憶装置を提供することを目的として!/、る。

課題を解決するための手段

[0006] 本発明者らは、抵抗変化型素子を用いた不揮発性メモリ装置 (抵抗変化型記憶装置）において、データ書き込み時の誤動作や素子の破壊を確実に防止すべく鋭意検討を行なった。その結果、以下の知見が得られた。

上述の通り、非特許文献 1に記載されている抵抗変化型素子において、高抵抗状態から低抵抗状態へと変化させる"セッドでは、第 1の電流値で電流制限をかける必要がある。一方で、低抵抗状態から高抵抗状態へと変化させる"リセット"においては

、前記第 1の電流値より大きな第 2の電流値（図 12において素子が低抵抗状態から高抵抗状態へと変化してレ、るときの電流値)で電流が流される必要がある。

[0007] つまり、非特許文献 1の抵抗変化型素子では、同極性の電圧印加によって高抵抗状態にも低抵抗状態にも変化する（ュニポーラ型あるいはノンポーラ型)ため、データを書き込む際に、前記の第 1の電流容量（"セット"の場合）と第 2の電流容量（"リセッドの場合）とを使い分けて制御する必要がある。しかしながら、第 1の電流容量による電流制限だけでは誤動作が生じることが分かった。以下、詳細を述べる。

[0008] 不揮発性記憶装置の書込みに用いられるドライブ回路には、一般に 1個以上のトランジスタが含まれる。近年の微細な半導体プロセスにおけるトランジスタでは、そのォン抵抗を完全にゼロとすることは困難である。オン抵抗は、ゲート幅にもよる力数百 Ωから数キロ Ωになる。よって、ドライブ回路の出力インピーダンスも、数百 Ω以上とならざるを得ない。一方、抵抗変化型素子の抵抗値は、典型的には、低抵抗状態にぉレ、て数百 Ωから数キロ Ωであり、高抵抗状態にお!/、て数十キロ Ωから数百キロ Ω である。

[0009] 素子の両端に印加される電圧は、ドライブ回路においてトランジスタを除外した電圧源そのものの出力電圧と、トランジスタと素子との間の分圧関係（抵抗値による印加電圧の分配関係）とで決まる。ここで素子が低抵抗状態にある場合、低抵抗状態の素子の抵抗値 (数百 Ωから数キロ Ω )とドライブ回路に含まれるトランジスタのオン抵抗 (数百 Ωから数キロ Ω )とが比較的近!/、ために、素子に印加される電圧は電圧源そのものの出力電圧よりもかなり低くなる。低抵抗状態にある抵抗変化型素子を高抵抗状態へと変化させるためには、ある所定の電圧（閾値)以上の電圧を素子の両端に印加する必要がある。よって、低抵抗状態から高抵抗状態への書込み（"リセット"）においては、書込みに必要な電圧を素子に印加するために、該閾値を大幅に上回る電圧を電圧源から出力する必要がある。

[0010] かかる高電圧が出力された状態で、素子が低抵抗状態から高抵抗状態へと変化すると、問題が生じる。すなわち、高抵抗状態にある素子の抵抗値 (数十キロ Ω力数百キロ Ω )はドライブ回路に含まれるトランジスタのオン抵抗 (数百 Ωから数キロ Ω )を大幅に上回るから、出力された電圧はほぼそのまま素子に印加されることになる。最悪の場合、素子の両端に印加される電圧は、素子が低抵抗状態から高抵抗状態に変化するのに伴って、素子の抵抗値と第 2の電流容量との積に相当する電圧値まで急激に上昇してしまう。上昇した電圧が素子を高抵抗状態から低抵抗状態に変化させるのに必要な電圧を超えれば、誤動作が生じる。すなわち、一旦、素子を低抵抗状態から高抵抗状態へと変化させたにも関わらず、意図に反して高抵抗状態から低抵抗状態へと戻ってしまう。あるいは、過剰な電圧が印加されることにより素子が破壊されるおそれもある。このような、 "リセッド時における誤動作や素子の破壊という問題は、従来の文献には開示がなぐ本発明者らが独自に発見したものである。

以上まとめれば、同極性の電圧印加によって高抵抗状態にも低抵抗状態にも変化するタイプ (ュニポーラ型/ノンポーラ型）の抵抗変化型素子を用いた不揮発性記憶装置においては、誤動作や素子の破壊を防止するため、高抵抗状態から低抵抗状態へと変化させる"セット"時にぉレ、ては適切な電流制限を行ない、低抵抗状態から高抵抗状態へと変化させる"リセット"時においては適切な電圧制限を行なう必要がある。さらに、力、かる機能を簡潔な装置構成により実現することが望ましい。

上記課題を解決するために、本発明に係る抵抗変化型記憶装置は、電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、第 1出力端子と第 2出力端子とを備え前記第 1出力端子と前記第 2出力端子との間に電気パルスを出力する電気パルス印加装置と、基準ノードと、前記第 1出力端子と前記基準ノードとを電気的に接続する直列電流経路と、前記抵抗変化型素子を有し前記基準ノードと前記第 2出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、前記基準ノードと前記第 2出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路と、前記直列電流経路の抵抗値を設定するための直列抵抗設定器と、前記並列電流経路の抵抗値を設定するための並列抵抗設定器とを備え、前記抵抗変化型素子は、低抵抗状態にあるときには前記第 2出力端子を基準とする前記基準ノードの電位であるノード電位が第 1の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第 1の電圧レベルと同じ極性でありかつより絶対値の大きな第 2の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、前記抵抗変化型素子が低抵抗状態にあって前記電気ノ^レス印加装置が第 1の電気ノ^レスを出力したときに前記ノード電位がその絶対値において前記第 1の電圧レベル以上となり前記抵抗変化型素子が高抵抗状態にあって前記電気ノ^レス印加装置が第 2の電気ノ^レスを出力したときに前記ノード電位がその絶対値において前記第 2の電圧レベル以上となり前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第 1の電気パルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気パルス印加装置により前記第 1の電気ノ^レスが出力されていても前記ノード電位がその絶対値において前記第 2の電圧レベル以上にならず前記抵抗変化型素子が高抵抗状態にあって前記電気ノ^レス印加装置が第 2の電気ノ^レスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置により前記第 2の電気ノ^レスが出力されていても前記ノード電位がその絶対値において前記第 1の電圧レベル以上にならない抵抗値となるように、前記直列抵抗設定器が前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器が前記並列電流経路の抵抗値を設定可能に構成されている。

かかる構成では、データ書き込み時に一括消去が不要であって、処理速度が向上された抵抗変化型記憶装置を提供する。また、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる。

上記抵抗変化型装置にお!/、て、前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させるときの前記直列電流経路の抵抗値を Rsl、前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させるときの前記直列電流経路の抵抗値を Rsh、前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させるときの前記並列電流経路の抵抗値を Rpl、前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させるときの前記並列電流経路の抵抗値を Rph、前記抵抗変化型素子が前記低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値を Rrl、前記抵抗変化型素子が前記高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値を Rrh、前記第 1の電気パルスが出力されるときの前記第 2 出力端子を基準とする前記第 1出力端子の電位の絶対値を VI、前記第 2の電気パルスが出力されるときの前記第 2出力端子を基準とする前記第 1出力端子の電位の絶対値を V2、前記第 1の電圧レベルの絶対値を Vlh、前記第 2の電圧値を Vhl、としたときに、下記の式（1)乃至式 (4)

[0012] [数 1]

VlxRpl-VlhxRpl

■Rsl (1)

VlhxRpl

Vlh

Rrl

[0013] [数 2]

[0014] [数 3]

VlxRph-VhlxRph

-.Rsh (3)

Vhl x Rph

Vhl

Rrh

[0015] [数 4]

V2xRoh-Vlh Rph

:Rsh (4)

Vlh x Rph

Vlh

Rrl を満たすこととしてあよい。

かかる構成では、各電流経路の抵抗値から演算される分圧関係を用いて、具体的な回路設計が可能となる。よって、データ書き込み時の誤動作や素子の破壊をより確実に防止できる。

上記抵抗変化型装置において、前記直列抵抗設定器は、固定抵抗素子とスィッチとを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記複数の電流経路におけるスィッチを択一的に ON状態とすることにより前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器は、固定抵抗素子とスィッチとを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記複数の電流経路におけるスィッチを択一的に ON状態とすることにより前記並列電流経路の抵抗値を設定可能に構成されていてもよい。かかる構成では、固定抵抗素子を用いることにより、各電流経路の抵抗値を容易に調整できる。

上記抵抗変化型装置において、前記直列抵抗設定器は、トランジスタを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記電流経路のそれぞれのトランジスタの ON抵抗がそれぞれ異なっており、前記トランジスタを択一的に ON状態とすることにより前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器は、トランジスタを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記電流経路のそれぞれのトランジスタの ON抵抗がそれぞれ異なっており、前記トランジスタを択一的に ON状態とすることにより前記並列電流経路の抵抗値を設定可能に構成されていてもよい。

かかる構成では、トランジスタは抵抗としてもスィッチとしても機能するため、回路構成を単純化できる。さらに、直列電流経路および並列電流経路の抵抗値は、トランジスタのゲート幅とゲート長を調整することにより所望の値へ容易に設定できる。よって、半導体プロセスを用いた集積化技術を用いて各電流経路の抵抗値を容易に調整できる

上記抵抗変化型装置において、さらに制御装置を備え、前記電気パルス印加装置が電気パルスを出力する際に、前記制御装置が、外部から入力される信号に基づいて、前記直列抵抗設定器と前記並列抵抗設定器とを制御することにより、前記直列電流経路の抵抗値および前記並列電流経路の抵抗値を設定してもよい。

かかる構成では、内部に制御装置を備えているため、外部システムは単に動作コマンド、アドレス、書き込みデータを入力するだけでデータの書き込みと読み出しが可能となる。よって、抵抗変化型記憶装置が様々なインターフェースや通信規則を有する外部システムに柔軟に対応可能となる。

また、本発明のライトワンス型抵抗変化型記憶装置は、電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、第 1出力端子と第 2出力端子とを備え前記第 1 出力端子と前記第 2出力端子との間に電気ノ^レスを出力する電気ノルス印加装置と、基準ノードと、前記第 1出力端子と前記基準ノードとを電気的に接続する直列電流経路と、前記抵抗変化型素子を有し前記基準ノードと前記第 2出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、前記基準ノードと前記第 2出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路とを備え、前記抵抗変化型素子は、低抵抗状態にあるときには前記第 2出力端子を基準とする前記基準ノードの電位であるノード電位が第 1の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第 1の電圧レベルと同じ極性でありかつより絶対値の大きな第 2の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、前記抵抗変化型素子が低抵抗状態にあって前記電気ノ^レス印加装置が第 1の電気ノ^レスを出力したときに前記ノード電位がその絶対値において前記第 1の電圧レベル以上となり前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第 1の電気パルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気ノルス印加装置により前記第 1の電気ノ^レスが出力されていても前記ノード電位がその絶対値にお!/、て前記第 2の電圧レベル以上にならな!/、抵抗値である。

かかる構成では、同一極性の電気ノルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、さらに簡潔な構成により、データ書き込み時の誤動作や素子の破壊を防止可能となる。また、並列電流経路を備えることにより、抵抗変化型素子の抵抗値が変動してもノード電位の絶対値を安定させることができ、信頼性を向上すること力 Sでさる。

また、本発明のライトワンス型抵抗変化型記憶装置は、電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、第 1出力端子と第 2出力端子とを備え前記第 1 出力端子と前記第 2出力端子との間に電気ノ^レスを出力する電気ノルス印加装置と、基準ノードと、前記第 1出力端子と前記基準ノードとを電気的に接続する直列電流経路と、前記抵抗変化型素子を有し前記基準ノードと前記第 2出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、前記基準ノードと前記第 2出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路とを備え、前記抵抗変化型素子は、低抵抗状態にあるときには前記第 2出力端子を基準とする前記基準ノードの電位であるノード電位が第 1の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第 1の電圧レベルと同じ極性でありかつより絶対値の大きな第 2の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、前記抵抗変化型素子が高抵抗状態にあって前記電気ノ^レス印加装置が第 2の電気ノ^レスを出力したときに前記ノード電位がその絶対値において前記第 2の電圧レベル以上となり前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第 2の電気パルスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気ノルス印加装置により前記第 2の電気ノ^レスが出力されていても前記ノード電位がその絶対値において前記第 1の電圧レベル以上にならない抵抗値である。

第 1抵抗端子と第 2抵抗端子とを備え前記第 1抵抗端子と前記第 2抵抗端子との間の電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、

また、本発明のライトワンス型抵抗変化型記憶装置は、第 1出力端子と第 2出力端子とを備え前記第 1出力端子と前記第 2出力端子との間に電気ノ^レスを出力する電気パルス印加装置と、前記第 1出力端子と第 1抵抗端子とを電気的に接続する直列電流経路と、前記抵抗変化型素子を有し前記第 1抵抗端子と前記第 2出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路とを備え、前記抵抗変化型素子は、高抵抗状態にあるときに前記第 2出力端子を基準とする前記直列電流経路上の所定の点における電位が第 3の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記高抵抗状態よりも抵抗値が低い前記低抵抗状態へと変化し、かつ、前記低抵抗状態にあるときに前記電位が前記第 3の電圧レベルと同じ極性でありかつより絶対値の小さな第 4の電圧レベルをその絶対値において超えた場合に前記低抵抗状態から前記高抵抗状態へと変化する特性を有しており、前記直列電流経路の抵抗値を Rs、前記抵抗変化型素子が前記低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値を Rrl、前記抵抗変化型素子が前記高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値を Rrh、前記第 3の電気パルスが出力されるときの前記第 2出力端子を基準とする前記第 1出力端子の電位の絶対値を V3、前記第 3の電圧レベルの絶対値を Vh 、前記第 4の電圧レベルの絶対値を Vlh'、としたときに、下記の式（7)および式（8)

[0018] [数 5コ

(V - Vhl _Rrh ' _{≥ R$} ）

Vhl'

[0019] [数 6]

[0020] を満たすこととしてもよい。

かかる構成では、ライトワンス型とし、かつ高抵抗状態を初期状態として低抵抗状態への変化のみを行わせることで、並列電流経路が省略可能となる。よって、同一極性の電気ノルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、極めて簡潔な構成により、データ書き込み時の誤動作や素子の破壊を防止できる。また、各電流経路の抵抗値から演算される分圧関係を用いて、具体的な回路設計が可能となる。よって、データ書き込み時の誤動作や素子の破壊をより確実に防止できる。本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。発明の効果

[0021] 本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、データ書き込み時に一括消去が不要であって、処理速度が向上された抵抗変化型記憶装置を提供すること力できる。また、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる抵抗変化型記憶装置を提供することができる。図面の簡単な説明

[0022] [図 1]図 1は、本発明の第 1実施形態による抵抗変化型記憶装置の一例を示した配 /锒図である。

[図 2]図 2は、低抵抗状態から高抵抗状態へ変化させる場合における電気ノルス電圧と抵抗変化型素子 22を流れる電流およびノード電位の変化を模式的に示すダラフである。

[図 3]図 3は、高抵抗状態から低抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子 22を流れる電流およびノード電位の変化を模式的に示すダラフである。

[図 4]図 4は、本発明の第 2実施形態による抵抗変化型記憶装置の一例を示した配 /锒図である。

[図 5]図 5は、本発明の第 3実施形態による抵抗変化型記憶装置の一例を示した配 /锒図である。

[図 6]図 6は、本発明の第 4実施形態による抵抗変化型記憶装置の一例を示した配 /锒図である。

[図 7]図 7は、本発明の第 5実施形態による抵抗変化型記憶装置の一例を示した配 /锒図である。

[図 8]図 8は、ケース 1およびケース 2において、他のパラメータを固定した場合の、抵抗値 Rrhとノード電位 (ケース 1)およびビット線電位 (ケース 2)の関係を示すグラフである。

[図 9]図 9は、特許文献 1のメモリセルにおいて、書き込み動作を行うときの電圧パルスの印加状態を示す図である。 [図 10]図 10は、特許文献 1のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。

[図 11]図 11は、特許文献 1のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。

[図 12]図 12は、非特許文献 1の ReRAM素子の電圧電流特性を示す図である。符号の説明

1 抵抗変化型素子

2 選択トランジスタ

3 ソース線端子

4 ワード線端子

5 ビット線端子

6 ソース泉

7 ワード線

8 ビット線

9 メモリセノレ

10 直列抵抗切換回路

11 低抵抗側直列選択スィッチ

12 低抵抗側直列抵抗

13 高抵抗側直列選択スィッチ

14 高抵抗側直列抵抗

15 直列抵抗切換回路

16 低抵抗側直列トランジスタ

17 高抵抗側直列トランジスタ

20 メモリセノレ

21 選択トランジスタ

22 抵抗変化型素子

30 並列抵抗切換回路

31 低抵抗側並列抵抗低抵抗側並列選択スィッチ高抵抗側並列抵抗高抵抗側並列選択スィッチ並列抵抗切換回路低抵抗側並列トランジスタ高抵抗側並列トランジスタメモリ側抵抗

書き込みパルス駆動回路第 1出力端子

第 2出力端子

ライトパルス生成回路ライトデータデコーダホストインターフェース回路ロウデコーダ

ワード線ドライバワード線

メモリセノレアレイビット線

読み出し比較判定回路ソース泉

スィッチコントローラマルチスィッチ回路素子電流検出抵抗増幅回路

コンノレータ

素子状態検出回路制御装置

第 1端子 82 第 2ノード

83 第 3ノード

84 第 4ノード

85 第 5ノード

86 第 6端子

87 第 7端子

88 第 8端子

91 第 1端子

92 第 2ノード

93 第 3ノード

94 第 4ノード

95 第 5ノード

96 第 6端子

97 第 7端子

98 第 8端子

99 第 9端子

100 抵抗変化型記憶装置

200 抵抗変化型記憶装置

300 抵抗変化型記憶装置

400 抵抗変化型記憶装置

500 抵抗変化型記憶装置

発明を実施するための最良の形態

以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。

(第 1実施形態）

[構成]

図 1は、本発明の第 1実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図 1を参照しながら、本実施形態の抵抗変化型記憶装置 100について説明する。図 1に示すように、抵抗変化型記憶装置 100は、主な構成要素として、直列抵抗切換回路 10 (直列抵抗設定器）と、メモリセル 20と、並列抵抗切換回路 30 (並列抵抗設定器）と、書き込みノルス駆動回路 50 (電気ノルス印加装置）とを備えている。直列抵抗切換回路 10は、低抵抗側直列選択スィッチ 11と低抵抗側直列抵抗 12とを備えた低抵抗側の回路と、高抵抗側直列選択スィッチ 13と高抵抗側直列抵抗 14 とを備えた高抵抗側の回路とを備えてレ、る。両回路は第 2ノード 92および第 3ノード 9 3に互!/、に並列に接続 (接続とは電気的に接続されて!/、ることをいう、以下同じ）されている。第 2ノード 92は、第 1端子 91に接続されている。第 3ノード 93は、第 4ノード 9 4 (基準ノード）に接続されている。低抵抗側直列選択スィッチ 11と高抵抗側直列選択スィッチ 13とは、それぞれ制御装置（図示せず）により選択的に ON/OFFできるように構成されている。低抵抗側直列選択スィッチ 11が ONの時には高抵抗側直列選択スィッチ 13が OFFにされる。高抵抗側直列選択スィッチ 13が ONの時には低抵抗側直列選択スィッチ 11が OFFにされる。なお、第 2ノード 92および第 3ノード 93はあくまで例示的にノードとして示したに過ぎない。第 1端子 91および第 4ノード 94から直接 2つの回路 (低抵抗側と高抵抗側）が分岐して!/、てもよレ、。

メモリセル 20は、選択トランジスタ 21と、抵抗変化型素子 22とを備えている。選択トランジスタ 21の一方の主端子（ソースあるいはドレイン）は第 4ノード 94に接続され、他方の主端子は抵抗変化型素子 22の一端に接続され、ゲートは第 6端子 96に接続されている。抵抗変化型素子 22の他端は、メモリ側抵抗 40を介して第 9端子 99に接続されている。第 9端子 99は接地されている。選択トランジスタ 21は、制御装置（図示せず）の制御によって ON/OFFされる。図では説明のためメモリセル 20を 1個のみ記載してレ、る力複数のメモリセル 20を備えたメモリセルアレイを構成してもよ!/、。メモリセルアレイの中力も選択トランジスタ 21を用いて特定のメモリセル 20を選択する方法としては、周知の技術が使用できる。

並列抵抗切換回路 30は、低抵抗側並列抵抗 31と低抵抗側並列選択スィッチ 32とを備えた低抵抗側の回路と、高抵抗側並列抵抗 33と高抵抗側並列選択スィッチ 34 とを備えた高抵抗側の回路とを備えている。両回路は第 5ノード 95に互いに並列に接続されている。両回路の他端にはそれぞれ第 7端子 97および第 8端子 98があり、ヽずれも接地されて!/、る。低抵抗側並列選択スィッチ 32と高抵抗側並列選択スイツチ 34とは、それぞれ制御装置（図示せず）により選択的に ON/OFFできるように構成されて!/、る。低抵抗側並列選択スィッチ 32が ONの時には高抵抗側並列選択スィツチ 34が OFFにされる。高抵抗側並列選択スィッチ 34が ONの時には低抵抗側並列選択スィッチ 32が OFFにされる。なお、第 5ノード 95はあくまで例示的にノードとして示したに過ぎない。第 4ノード 94から直接 2つの回路 (低抵抗側と高抵抗側）が分岐していてもよい。

書き込みノルス駆動回路 50は第 1出力端子 51と第 2出力端子 52とを備える。書き込みノルス駆動回路 50は、制御装置（図示せず）の制御によって、第 1出力端子 51 と第 2出力端子 52との間に、所定の電圧および時間幅の電気パルスを印加する。第 1出力端子 51は第 1端子 91に接続され、第 2出力端子 52は接地されて!/、る。

選択トランジスタ 21は、本実施形態では例えば MOS— FETなどのトランジスタで構成される。選択トランジスタ 21のゲートに第 6端子 96を介してオン電圧が印加されると、 2つの主端子間の電気抵抗（正確にはインピーダンス）が減少して、選択トランジスタ 21が導通状態となる。

抵抗変化型素子 22は、本実施形態では ReRAM素子である。 ReRAM素子は、電気的ストレスの印加により抵抗値が変化し、電気的ストレスの解除後も変化した抵抗値が保持されるという特徴を持つ。 ReRAM素子は、かかる性質を用いてデータの不揮発性記憶を行う。 ReRAM素子は、例えば CoFe 0 、 Co Mn 0 、 (Co Zn )

2 4 x 3— x 4 1 x x

Fe O 、（Ni Zn ) Fe O 、 NiCr O 、 Cu Ni Cr O 、 Mn O 、 ZnMn O 、 Z

2 4 1 x x 2 4 2 4 0. 15 0. 85 2 4 3 4 2 4 nV O、 Fe O 、 A1V O 、 ZnCr O、 ZnFe O、 ZnGa O等のスピネル構造を持

2 4 3 4 2 4 2 4 2 4 2 4

つ酸化物の薄膜材料や、ぺロブスカイト構造を持つ酸化物、 Ni、 Tiを用いた酸化物の薄膜材料を、所定の電極材料ではさむことで構成される。

本実施形態の抵抗変化型素子 22は、所定の電気ノレスにより低抵抗状態と高抵抗状態との間を遷移する。各抵抗状態とデータとが対応付けられることにより、データが記憶される。本実施形態では、高抵抗状態を" 0"と対応付け、低抵抗状態を"；!"と対応付けるものとする。抵抗変化型素子 22の特徴の一つは、同一極性の電気パルスで、書き込み（"1"の書き込み）および消去（"0"の書き込み）が行われる点にある。正の電気パルスが印加される場合、低抵抗状態にある抵抗変化型素子 22は、両端に絶対値が所定の値 (第 1の値）と等しいかそれより大きいの正の電圧が印加されると低抵抗状態から高抵抗状態へと変化する。さらに、高抵抗状態にある抵抗変化型素子 22は、両端に絶対値が第 1の値よりも大きい別の値 (第 2の値）と等しいかそれより大きい正の電圧が印加されると高抵抗状態から低抵抗状態へと変化する。負の電気ノルスが印加される場合、低抵抗状態にある抵抗変化型素子 22は、両端に絶対値が所定の値 (第 3の値）と等しいかそれより大きいの負の電圧が印加されると低抵抗状態から高抵抗状態へと変化する。さらに、高抵抗状態にある抵抗変化型素子 22は、両端に絶対値が第 1の値よりも大き!/、別の値 (第 4の値）と等し!/、かそれより大き!/ヽ負の電圧が印加されると高抵抗状態から低抵抗状態へと変化する。なお、第 1の値と第 3の値は絶対値として等しくてもよぐ第 2の値と第 4の値は絶対値として等しくてもよい。

低抵抗側直列選択スィッチ 11と、高抵抗側直列選択スィッチ 13と、低抵抗側並列選択スィッチ 32と、高抵抗側並列選択スィッチ 34とは、説明のために図面上ではスイッチとして記載している力、 MOS— FETなどのトランジスタで構成されてもよい。低抵抗側直列抵抗 12と、高抵抗側直列抵抗 14と、低抵抗側並列抵抗 31と、高抵抗側並列抵抗 33と、メモリ側抵抗 40とは、説明のために図面上では固定抵抗素子として記載している。この固定抵抗素子は、スィッチ類（トランジスタのオン抵抗を含む）や配線などを含めた各電流経路上の抵抗値をまとめて示すために便宜上記載したものであるとともに、容量性のインピーダンスも含めて、当然ながら駆動する電気パルスの周波数帯域に応じた総インピーダンスの実効値として考慮されることは言うまでもない。各抵抗としては、必ずしも実際に固定抵抗素子が備えられていなくてもよぐ配線抵抗やスィッチのオン抵抗や配線容量などで所望のインピーダンスが設定されてもよい（以下、全ての実施形態において同様)。

以下、抵抗変化型記憶装置 100の特徴の一つである、各電流経路の抵抗値と電圧との関係について説明する。

第 1端子 91から接地点（第 2出力端子 52)までの電流経路をひとつの電流経路と考えれば、第 1端子 91と第 4ノード 94 (基準ノード）とを結ぶ電流経路は、メモリセル 2 0と直列の接続関係にある。そこで、該電流経路を直列電流経路と呼ぶ。低抵抗側直列選択スィッチ 11が ONであり高抵抗側直列選択スィッチ 13が OFFである状態において、低抵抗側直列抵抗 12を通る直列電流経路（図において 91、 92、 11、 12、 9 3、 94を順に結ぶ電流経路）の抵抗値を Rslとする。高抵抗側直列選択スィッチ 13が ONであり低抵抗側直列選択スィッチ 11が OFFである状態にお!/、て、高抵抗側直列抵抗 14を通る直列電流経路（図において 91、 92、 13、 14、 93、 94を順に結ぶ電流経路）の抵抗値を Rshとする。 Rslには、低抵抗側直列抵抗 12自身の抵抗に加え、配線抵抗や低抵抗側直列選択スィッチ 11のオン抵抗などが含まれる（書き込みパルス駆動回路 50のインピーダンスが考慮される場合には、該インピーダンスも含まれる )。また、 Rshには、高抵抗側直列抵抗 14自身の抵抗に加え、配線抵抗や高抵抗側直列選択スィッチ 13のオン抵抗などが含まれる（書き込みノレス駆動回路 50のインピーダンスが考慮される場合には、該インピーダンスも含まれる）。なお、第 1出力端子 51と第 1端子 91との間の抵抗は無視できるものとする。なお、書き込みパルス駆動回路 50のインピーダンスをゼロとして、書き込みノルス駆動回路 50が出力するパルス電圧と直列抵抗切換回路 10で選択されたインピーダンスで決定される最大電流、が素子に流される最大電流容量（ドライブ回路としての電流容量）となる。書き込みパノレス駆動回路 50のインピーダンスがゼロでな!/、場合には、適宜インピーダンスは直列電流経路の抵抗の一部となり、所定の電流容量が実現されることは言うまでもない

〇

選択トランジスタ 21が ON状態にあるときの第 4ノード 94 (基準ノード）と第 9端子 99 (および第 2出力端子 52)とを結ぶ電流経路（図において 94、 21、 22、 40、 99、 52 を順に結ぶ電流経路)を抵抗変化電流経路と呼ぶ。抵抗変化型素子 22が低抵抗状態にある場合の抵抗変化電流経路の抵抗値を Rrl、高抵抗状態にある場合の抵抗変化電流経路の抵抗値を Rrhとする。 Rrlおよび Rrhには、抵抗変化型素子 22自身の抵抗に加え、配線抵抗や、選択トランジスタ 21のオン抵抗、メモリ側抵抗 40の抵抗などが含まれる。

第 4ノード 94 (基準ノード）と接地点（第 7端子 97または第 8端子 98)とを結ぶ電流経路は、第 1端子 91から接地点（97、 98、 99、 52)までの電流経路を一つの電流経路と考えればメモリセル 20と並列の位置関係にある。そこで、該電流経路を並列電流経路と呼ぶ。低抵抗側並列選択スィッチ 32が ONであり高抵抗側並列選択スイツチ 34が OFFである状態において低抵抗側並列抵抗 31を通る並列電流経路（図において 94、 95、 31、 32、 97、 52を順に結ぶ電流経路）の抵抗値を Rplとする。高抵抗側並列選択スィッチ 34が ONであり低抵抗側並列選択スィッチ 32が OFFである状態において高抵抗側並列抵抗 33を通る電流経路（図において 94、 95、 33、 34、 98 、 52を順に結ぶ電流経路）の抵抗値を Rphとする。 Rplには、低抵抗側並列抵抗 31 自身の抵抗に加え、配線抵抗や低抵抗側並列選択スィッチ 32のオン抵抗などが含まれる。 Rphには、高抵抗側並列抵抗 33自身の抵抗に加え、配線抵抗や高抵抗側並列選択スィッチ 34のオン抵抗などが含まれる。

なお、第 2出力端子 52と第 7端子 97と第 8端子 98と第 9端子 99とはいずれも接地されているため、それぞれが互いに接続されていると考えることができる。すなわち、抵抗変化電流経路は第 4ノード 94と第 2出力端子 52とを抵抗変化型素子 22を介して接続する電流経路であり、並列電流経路は第 4ノード 94と第 2出力端子 52との間を、抵抗変化電流経路と並列に接続する電流経路ということができる。

抵抗変化型素子 22は、具体的な電流値および電圧は異なっていてもよいが、図 1 2で示したものと同様の電流電圧特性を有する。第 4ノード 94 (基準ノード）の電位を以下、ノード電位と呼ぶ。抵抗変化型素子 22が低抵抗状態から高抵抗状態へと変化するために必要となるノード電位の絶対値を Vlh (第 1の電圧レベル）とする。抵抗変化型素子 22が高抵抗状態から低抵抗状態へと変化するために必要となるノード電位の絶対値を Vhl (第 2の電圧レベル）とする。該 2つのノード電位は同じ極性（符号が同じ）である。本実施形態では、第 2の電圧レベルは第 1の電圧レベルよりも大きい (Vhl〉Vlh)。なお、各電位は接地点を基準とする（以下同様)。

抵抗変化型素子 22を低抵抗状態から高抵抗状態へと変化させるために書き込みパルス駆動回路 50が印加する電気パルス（第 1の電気パルス）の電圧の絶対値を V 1とする。なお、書き込みパルス駆動回路 50が印加する電気パルスの電圧は、書き込みパルス駆動回路 50のインピーダンス（書き込みパルス駆動回路 50に含まれるトランジスタの ON抵抗など）による電位降下が生じる前の電圧とする（すなわち、書き駆動回路 50のインピーダンスはゼロとする）。書き込みパルス駆動回路 5 。一ダンスがゼロでな!/、場合には、該インピーダンスを直列電流経路の抵抗に含めて考えればよ!/、ことは言うまでもな!/、。高抵抗状態への変化が確実に起こるためには、第 1の電気ノレスが印加されたときのノード電位の絶対値が Vlh以上となる必要がある。力、かる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（1)が導かれる。なお、 Vlhは抵抗変化型素子 22自体（抵抗変化型素子 22の両端）に印加される電圧（絶対値）の閾値と必ずしも等しくな!/、。すなわち抵抗変化型素子 22が高抵抗化する両端電圧に配線抵抗やトランジスタのオン抵抗などによる電圧降下分を含めた電圧であるため、ノード電位の絶対値が V lhであっても、抵抗変化型素子 22に印加される電圧の絶対値は Vlhよりも小さくなる場合がある。

[0026] [数 7]

Vl x Rpl - Vlh Rpl Rrl

[0027] 抵抗変化型素子 22はメモリアレイ上に複数設けられるため抵抗変化特性にバラッキが生じてしまう。これらに対して、一定幅の電気パルスを印加した場合、より高速動作する素子では前述の幅のうち前半部で十分に抵抗変化する素子も存在する。この場合においては、素子が高抵抗状態へと変化した後でも、書き込みパルス駆動回路 50からは絶対値力 SV1の電圧が印加される。抵抗変化型素子 22が低抵抗状態に戻つたり破壊されることを防止するためには、素子が高抵抗状態に移行した後には速やかにノード電位の絶対値を Vhl未満とする必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（2)が導かれる。

[0028] [数 8コ

Vl , R_Pl - Vh R_Pl _{< Rsl} ）

vhi ₊ ^{m x Rpl}

Rrh [0029] 式（2)を満足すると、抵抗変化型素子 22の抵抗値が上昇しても、並列電流経路に電流を逃がすことができるため、ノード電位の絶対値の急増加を防ぐことができる。抵抗変化型素子 22を高抵抗状態から低抵抗状態へと変化させるために書き込みノルス駆動回路 50が印加する電気パルス（第 2の電気パルス）の電圧の絶対値を V 2とする。低抵抗状態への変化が確実に起こるためには、第 2の電気ノルスが印加されたときのノード電位の絶対値が Vhl以上となる必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（3)が導かれる。なお、 Vhlは抵抗変化型素子 22自体 (抵抗変化型素子 22の両端）に印加される電圧（絶対値）の閾値と必ずしも等しくな!/、。すなわち抵抗変化型素子 22が低抵抗化する両端電圧に配線抵抗やトランジスタのオン抵抗などによる電圧降下分を含めた電圧であるため、ノード電位の絶対値が Vhlであっても、抵抗変化型素子 2 2に印加される電圧の絶対値は Vhlよりも小さくなる場合がある。

[0030] [数 9コ

V2 x Rph - Vhl x Rph ハ， …

, ,, , Vhl x Rph

Vhl + ^£―

Rrh

[0031] さらに前記と同様な理由により、素子の抵抗変化特性のバラツキによって、高速動作する抵抗変化型素子 22においては、素子が低抵抗状態へと変化した後でも、書き込みノルス駆動回路 50からは絶対値力 SV2の電圧が印加される。抵抗変化型素子 2 2が高抵抗状態に戻ったり破壊されることを防止するためには、素子が低抵抗状態に移行した後には速やかにノード電位の絶対値を Vlh未満とする必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式 (4)が導かれる。

[0032] [数 10]

[0033] 式 (4)を満足すると、抵抗変化型素子 22の抵抗値が低下しても、直列電流経路で十分な電位降下が生じるため、抵抗変化型素子 22を流れる電流の急上昇（あるいは、抵抗変化電流経路の抵抗値に対し、ノード電位の絶対値が相対的に急増加すること）を防ぐことができる。

本実施形態の抵抗変化型記憶装置 100では、以上の条件を全て満たすように、 Rs 1 Rsh Rpl Rph Rrl Rrh Vlh Vhl VI V2が設定される。かかる構成によれば、同一極性の電気ノルスを用いた抵抗変化型素子へのデータの書き込みにおいて、抵抗状態が変化した後に抵抗変化型素子に印加される電圧の絶対値を適切な範囲に調整できる。すなわち、各電流経路の抵抗値から演算される分圧関係を用いて、具体的な回路設計が可能となる。よって、抵抗状態が変化した後の再変化（元の抵抗状態に戻ってしまうこと)や抵抗変化型素子の破壊を確実に防止できる。

本実施形態では、所望の固定抵抗素子を用いたり、スィッチにトランジスタを用いた上でトランジスタのオン抵抗を調整したり、抵抗変化型素子 22や配線の材料や厚みなどを調整したりすることで、各電流経路の抵抗値や電位の調整を容易に行うことが可能である。

なお、式（2)の Vhlおよび式 (4)の Vlhは、抵抗変化型素子 22の破壊や抵抗状態の再変化を防止するための条件であって、必ずしも Vhl Vlhに一致する必要はない。ある程度の余裕をもたせ、より絶対値の小さな電圧としてもよい。例えば、 Vhmax < Vhlとして、式（2)から導かれる以下の式（5)に基づいて回路が設計されてもよい。

[0034] [数 11]

Vl x Rpl - Vh ax Rpl

77, —r < Rsl ( 5 )

τ„ vn maxx Hp I

Vh max+ ―

Rrh

[0035] Vlmax<Vlhとして、式（4)から導かれる以下の式（6)に基づいて回路が設計されてもよい。

[0036] [数 12] z x Rph一 VI maxx Rph _r ,

― -—; ~ < Rsh (. )

τ„ VI maxx Rph

VI max+ ―

Rrl かかる構成では、抵抗状態が変化した後の抵抗変化型素子に印加される電位の絶対値を十分に小さく抑えることが可能になり、抵抗変化型素子の破壊や抵抗状態の再変化をより確実に防止できる。

[動作]

以下、具体的な数を例示しつつ、抵抗変化型記憶装置 100の動作について説明する。ただし、それぞれの数値はあくまで単なる例示であって、他の値も取りうることは言うまでもない。また、本例では説明を簡単にするために容量性のインピーダンスは無いものとする。

Rrlが 5kQ、 Rrhが 50kQとして、抵抗変化電流経路の抵抗値が 1桁変化する場合を考える。 Vlhは 2. 0V、 Vhlは 3. 5Vとする。かかる構成では、低抵抗状態にある抵抗変化型素子 22を高抵抗状態へと変化させるためには、 2. 0 [V] ÷ 5 [k Q ] =400 A]の電流を流す必要がある。高抵抗状態にある抵抗変化型素子 22を低抵抗状態へと変化させるためには、 3. 5 [¥] ÷ 50 [1^0 ] = 70 八]の電流を流す必要がぁ制御装置は、データを書き込むべきメモリセル 20のアドレスおよび書き込みデータを上流のシステムから受け取ると、カラムデコーダ（図示せず）およびロウデコーダ（図示せず）などを介し、特定のメモリセル 20を選択する。選択されたメモリセル 20の選択トランジスタ 21は導通状態とされる。さらに制御装置は、スィッチ類の制御を行う。書き込みデータ力 '0"の場合には、抵抗変化型素子 22を高抵抗状態へと変化させるため、低抵抗側直列選択スィッチ 11および低抵抗側並列選択スィッチ 32が ONにされ、高抵抗側直列選択スィッチ 13および高抵抗側並列選択スィッチ 34が OFFにされる。一方、書き込みデータ力 S'T'の場合には、抵抗変化型素子 22を低抵抗状態へと変化させるため、高抵抗側直列選択スィッチ 13および高抵抗側並列選択スイツチ 34が ONにされ、低抵抗側直列選択スィッチ 11および低抵抗側並列選択スィッチ 32力 SOFFにされる。スィッチの制御が終わると、制御装置は書き込みノルス駆動回路 50を制御して、書き込みノレスを第 1出力端子 51と第 2出力端子 52との間に出力する。

まず、低抵抗状態から高抵抗状態へ変化させる場合を考える。高抵抗状態へ変化させる場合は、変化した後に抵抗値が上昇するために電圧の絶対値が大きくなりやすい。力、かる事情を想定して、ここでは余裕をもたせるべく式（5)が用いられる。 VIは 5V、 Rplは半導体プロセス上実現可能な値として 2k Ωに設定される。 Vlmaxは Vlh より IV小さく設定される。式（1)および式（5)にそれぞれの値を代入すると、以下の条件が導かれる。

1923 [ Q ] <Rsl≤2143 [ Q ]

例えば、 Vlhが 2. OVに近くなるように Rslは 2100 [ Ω ]に設定される。以上の条件によれば、抵抗変化型素子 22が低抵抗状態にあるときに、書き込みパルス駆動回路 50から第 1端子 91に絶対値が 5Vの電気ノルスを印加すると、ノード電位の絶対値は 2. 0Vとなり高抵抗状態へと変化する。抵抗変化型素子 22が高抵抗状態へと変化した後は、ノード電位の絶対値が 2. 4Vとなり Vhl (3. 5V)を十分下回ることになる。よって、低抵抗状態への再変化は起こらない。

図 2は、低抵抗状態から高抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子 22を流れる電流およびノード電位の変化を模式的に示すグラフである。横軸は時間である力時間の単位は抵抗変化型素子 22の応答速度によって様々である。このため、時間を規格化してステップ数で示す。例えば、 1ステップは 10 Onsになることもあるし、 10〃 sになることもある。図に示すように、抵抗変化型素子 22 が低抵抗状態にあるときに、書き込みノレス駆動回路 50により絶対値が 5Vの電気パルスが印加されると、抵抗変化型素子 22は高抵抗状態へと変化する。抵抗状態が変化した後も、ノード電位の絶対値は Vhlを上回るほど増加せず、低抵抗状態への再変化は起こらない。

次に、高抵抗状態から低抵抗状態へ変化させる場合を考える。 V2は 5V、 Rphは半導体プロセス上実現可能な値として例えば 30kQに設定される。式（3)および式（ 4)にそれぞれの値を代入すると、以下の条件が導かれる。

6429 [ Q ] <Rsl≤8036 [ Q ]

例えば、 Vhlが 3. 5Vに近くなるように Rshは 8000 [ Ω ]に設定される。以上の条件によれば、抵抗変化型素子 22が高抵抗状態にあるときに、書き込みパルス駆動回路 50から第 1端子 91にの絶対値が 5Vの電気ノルスを印加すると、ノード電位の絶対値は 3. 5Vとなり低抵抗状態へと変化する。抵抗変化型素子 22が低抵抗状態へと変化した後は、ノード電位の絶対値が 1. 7Vとなり Vlh (2. 0V)を十分下回ることになる。よって、高抵抗状態への再変化は起こらない。

図 3は、高抵抗状態から低抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子 22を流れる電流およびノード電位の変化を模式的に示すグラフである。横軸については図 2と同様にステップ数で示す。図に示すように、抵抗変化型素子 22が高抵抗状態にあるときに、書き込みノルス駆動回路 50により絶対値が 5V の電気パルスが印加されると、抵抗変化型素子 22は低抵抗状態へと変化する。抵抗状態が変化した後も、ノード電位の絶対値は Vlhを上回るほど増加せず、高抵抗状態への再変化は起こらなレ、。

また、図 2に示すように、高抵抗状態へ変化した後に、書き込みパルス駆動回路 50 がにより再び絶対値が 5Vの電気パルスが印加されても、ノード電位の絶対値は Vhl を上回るほど増加せず、低抵抗状態への再変化は起こらない。あるいは、図 3に示すように、低抵抗状態へ変化した後に、書き込みパルス駆動回路 50により再び絶対値力 S5Vの電気パルスが印加されても、ノード電位の絶対値は Vlhを上回るほど増加せず、高抵抗状態への再変化は起こらない。このことは、本実施形態の抵抗変化型記憶装置 100が特段の配慮なしに上書き可能であることを示す。すなわち、従来の抵抗変化型記憶装置では書き込み前に記憶されているデータを読み出して、書き込もうとする値と比較し、抵抗状態を変化させる必要のないメモリセルに対しては電気パノレスを印加しないという動作が必要であった。本実施形態では事前の読み出しが不要となるため処理速度が向上する。従来のようにデータ書き込み時に一度低抵抗状態にリセット（一括消去）する必要もないため、必要以上に素子にストレスを与えることカ¾くなる。よって、信頼性の高い抵抗変化型記憶装置が提供可能となる。

[効果]

以上のような構成および動作により、本発明の第 1実施形態による抵抗変化型記憶装置 100は、データ書き込み時に一括消去が不要であって、処理速度が向上された抵抗変化型記憶装置を提供することができる。また抵抗変化型記憶装置 100は、同一極性の電気ノルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、書き込み時の誤動作や素子の破壊を確実に防止できる。

[変形例]

なお、上記の数値はあくまで一例であって、用いる式や具体的な数値は任意に選択あるいは設定できる。抵抗状態とデータ (記憶する値)の対応関係は任意であり、高抵抗状態が "1"に対応し、低抵抗状態力 0"に対応していてもよい。あるいは、 3 個以上の抵抗状態を設定して、多値メモリとして機能させてもよい。

抵抗変化型素子の特性として同一極性の電気ノ^レスにより低抵抗状態および高抵抗状態への書き込みが可能であればよい。実際に書き込みに用いられる電気ノルスは、低抵抗状態への変化と高抵抗状態への変化とで極性が異なって!/、てもよ!/、。

VIと V2は必ずしも等しい必要はなぐ異なる値でもよい。ただし、装置構成や動作制御を単純化する点からは、 VIと V2が等しいことが望ましい。

配線抵抗が無視できず、メモリセルアレイ中の部位による配線抵抗の違いなどが無視できない場合がある。力、かる場合には、抵抗値の異なる抵抗を用意し、電流経路の抵抗値が所望の値になるように、選択されたメモリセルに応じて直列抵抗切換器および並列抵抗切換器が適切な抵抗を選択することとしてもよい。

直列抵抗切換器および並列抵抗切換器は、必ずしも 2つの抵抗値を択一的に選択する構成である必要はな!/、。直列抵抗切換器および並列抵抗切換器の構成は、書き込むべき値に応じて直列電流経路および並列電流経路の抵抗値を所望の値に設定できるものであればどのような構成でもよい。例えば、多数の抵抗値の中からある抵抗値を選択する構成でもよいし、抵抗値を連続的に変化させる構成でもよい。

(第 2実施形態）

[構成]

第 1実施形態は、直列電流経路と並列電流経路が一般的な固定抵抗素子とスイツチで構成され、さらに書き込みノレス駆動回路 50によりパルスの印加が行われるものである。これに対し第 2実施形態は、直列電流経路と並列電流経路の抵抗とスイツチがトランジスタ自身のオン抵抗とスイッチング機能により実現され、該トランジスタの ON/OFFにより電気パルスの発生と入力が行われる点で異なっている。

図 4は、本発明の第 2実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図 4を参照しながら、本実施形態の抵抗変化型記憶装置 200について説明する。

図 4に示すように、抵抗変化型記憶装置 200は、直列抵抗切換回路 15 (直列抵抗設定器)と、メモリセル 20と、並列抵抗切換回路 35 (並列抵抗設定器)と、ライトパノレス生成回路 60 (電気ノルス印加装置）と、ライトデータデコーダ 62と、ホストインターフェース回路 64とを備えて!/、る。

直列抵抗切換回路 15は、低抵抗側直列トランジスタ 16と高抵抗側直列トランジスタ 17とを備えている。低抵抗側直列トランジスタ 16を備えた低抵抗側の回路が第 2ノード 82および第 3ノード 83に接続されている。さらに該回路と並列に、高抵抗側直列トランジスタ 17を備えた高抵抗側の回路が第 2ノード 82および第 4ノード 84に接続されている。第 2ノード 82は、第 1端子 81に接続されている。第 3ノード 83と第 4ノード 84 とは相互に接続されて!/、る。低抵抗側直列トランジスタ 16と高抵抗側直列トランジスタ 17とは、ライトパルス生成回路 60により選択的に ON/OFFされるように、それぞれライトパルス生成回路 60に接続されている。低抵抗側直列トランジスタ 16が ONの時には高抵抗側直列トランジスタ 17が OFFにされる。高抵抗側直列トランジスタ 17 が ONの時には低抵抗側直列トランジスタ 16が OFFにされる。低抵抗側直列トランジスタ 16と高抵抗側直列トランジスタ 17とは、ここでは P型の MOS— FETが用いられる。なお、第 2ノード 82はあくまで例示的にノードとして示したに過ぎない。第 1端子 8 1から直接 2つの回路 (低抵抗側と高抵抗側）が分岐して!/、てもよ!/、。第 3ノード 83と第 4ノード 84とは、 1個のノードであってもよい。

メモリセル 20は、第 1実施形態のメモリセル 20と同様であるので詳細な説明を省略する。なお本実施形態では、選択トランジスタ 21の主端子の一方力第 3ノード 83および第 4ノード 84に接続される。また、第 7端子 87は第 1実施形態の第 6端子 96と、第 8端子 88は第 1実施形態の第 9端子 99と同様である。

並列抵抗切換回路 35は、低抵抗側並列トランジスタ 36と高抵抗側並列トランジスタ 37とを備えて!/、る。低抵抗側並列トランジスタ 36を備えた低抵抗側の回路が第 3ノード 83および第 5ノード 85に接続されている。さらに、該回路と並列に、高抵抗側並列トランジスタ 37を備えた高抵抗側の回路が第 4ノード 84および第 5ノード 85に接続されている。第 5ノード 85は、第 6端子 86に接続されている。第 6端子 86は接地されている。低抵抗側並列トランジスタ 36と高抵抗側並列トランジスタ 37とは、ライトパルス生成回路 60により選択的に ON/OFFされるように、それぞれライトパルス生成回路 60に接続されている。低抵抗側並列トランジスタ 36が ONの時には高抵抗側並列トランジスタ 37が OFFにされる。高抵抗側並列トランジスタ 37が ONの時には低抵抗側並列トランジスタ 36が OFFにされる。低抵抗側並列トランジスタ 36と高抵抗側並列トランジスタ 37とは、ここでは N型の MOS— FETが用いられる。なお、第 5ノード 85 はあくまで例示的にノードとして示したに過ぎない。第 6端子 86から直接 2つの回路（低抵抗側と高抵抗側）が分岐して!/、てもよ!/、。

第 1端子 81は電源（図示せず）に接続されており、所定の電圧（例えば + 5V)が印加されている。電源は 2つの端子を備え、一方が第 1端子 81に接続され、他方が接地される。すなわち、電源の該他方の端子は、第 6端子 86と第 8端子 88とに接続されていることになる。なお、電源の印加電圧は適宜変更されてもよい。

ライトパルス生成回路 60は、低抵抗側直列トランジスタ 16と高抵抗側直列トランジスタ 17と低抵抗側並列トランジスタ 36と高抵抗側並列トランジスタ 37のそれぞれのゲートに接続されている。ライトパルス生成回路 60は、入力される書き込みデータに基づいて各トランジスタのゲートに印加する電圧を制御することにより、各トランジスタの ON/OFFを制御する制御回路である。

ライトデータデコーダ 62は、入力される信号からデータを書き込むべきメモリセル 2 0のアドレスおよび書き込みデータを復号するデコーダである。アドレスはロウデコーダ（図示せず）およびカラムデコーダ（図示せず）に入力される。書き込みデータはライトパルス生成回路 60に入力される。

ホストインターフェース回路 64は、外部インターフェース（図示せず）を介して外部のシステムから入力される入出力データおよび制御コマンドに基づ!/、て、信号をライトデータデコーダ 62に入力するインターフェースである。

以下、抵抗変化型記憶装置 200の特徴の一つである、各電流経路の抵抗値と電圧との関係について説明する。なお説明を単純化するため、第 3ノード 83と第 4ノード 84との間の抵抗は無視でき、両ノードは等電位にあるものとする。本実施形態では、第 3ノード 83および第 4ノード 84が基準ノードとなる。

第 1端子 81から第 8端子 88までの電流経路をひとつの電流経路と考えれば、第 1 端子 81と第 3ノード 83 (基準ノード）または第 4ノード 84 (基準ノード）とを結ぶ電流経路は、メモリセル 20と直列の位置関係にある。そこで、該電流経路を直列電流経路と呼ぶ。低抵抗側直列トランジスタ 16が ONである状態において低抵抗側直列トランジスタ 16を通る直列電流経路（図 4において 81、 82、 16、 83を順に結ぶ電流経路）の抵抗値を Rslとする。高抵抗側直列トランジスタ 17が ONである状態において高抵抗側直列トランジスタ 17を通る直列電流経路（図 4において 81、 82、 17、 84を順に結ぶ電流経路）の抵抗値を Rshとする。 Rslには、低抵抗側直列トランジスタ 16自身のオン抵抗に加え、配線抵抗などが含まれる。また、 Rshには、高抵抗側直列トランジスタ 17自身のオン抵抗に加え、配線抵抗などが含まれる。 Rslおよび Rshは、各トランジスタのゲート幅とゲート長や配線の太さと材質などを調整することにより所望の値に容易に設定することが可能である。

選択トランジスタ 21が ON状態にあるときの第 3ノード 83 (基準ノード）または第 4ノード 84 (基準ノード）と第 8端子 88とを結ぶ電流経路（図 4において 84、 83、 21、 22 、 40、 88を順に結ぶ電流経路）を抵抗変化電流経路と呼ぶ。抵抗変化型素子 22が低抵抗状態にある場合の抵抗値を Rrl、高抵抗状態にある場合の抵抗値を Rrhとする。 Rrlおよび Rrhには、抵抗変化型素子 22自身の抵抗に加え、配線抵抗や、選択トランジスタ 21のオン抵抗、メモリ側抵抗 40の抵抗が含まれる。

第 3ノード 83 (基準ノード）または第 4ノード 84 (基準ノード）と接地点（第 6端子 96) とを結ぶ電流経路は、第 1端子 81から接地店までの電流経路をひとつの電流経路と考えれば、メモリセル 20と並列の位置関係にある。そこで、該電流経路を並列電流経路と呼ぶ。低抵抗側並列トランジスタ 36が ONである状態において低抵抗側並列トランジスタ 36を通る並列電流経路（図 4において 83、 36、 85、 86を順に結ぶ電流経路）の抵抗値を Rplとする。高抵抗側並列トランジスタ 37が ONである状態において高抵抗側並列トランジスタ 37を通る電流経路（図 4において 84、 37、 85、 86を順に結ぶ電流経路）の抵抗値を Rphとする。 Rplには、低抵抗側並列トランジスタ 36自身のオン抵抗に加え、配線抵抗などが含まれる。 Rphには、高抵抗側並列トランジスタ 37自身のオン抵抗にカロえ、配線抵抗などが含まれる。 Rplおよび Rphは、各トランジスタのゲート幅とゲート長や配線の太さと材質などを調整することにより所望の値に容易に設定することが可能である。

なお、電源の一方の端子と、第 6端子 86と、第 8端子 88とはいずれも接地されているため、それぞれが互いに接続されていると考えることができる。すなわち、抵抗変化電流経路は、基準ノードおよび電源を抵抗変化型素子 22を介して接続する電流経路とレ、うことができる。並列電流経路は基準ノードおよび電源を抵抗変化電流経路と並列に接続する電流経路ということができる。

抵抗変化型素子 22は、具体的な電流値および電圧は異なっていてもよいが、図 1 2で示したものと同様の電流電圧特性を有する。以下、第 3ノード 83 (基準ノード）および第 4ノード 84 (基準ノード）の電位をノード電位と呼ぶ。抵抗変化型素子 22が低抵抗状態から高抵抗状態へと変化するために必要となるノード電位の絶対値を VI h (第 1の電圧レベル)とする。抵抗変化型素子 22が高抵抗状態から低抵抗状態へと変化するために必要となるノード電位の絶対値を Vhl (第 2の電圧レベル）とする。該 2つのノード電位は同じ極性 (符号が同じ）である。本実施形態では、第 2の電圧レべルは第 1の電圧レベルよりも大き!/、 (Vhl >Vlh)。

以上のような構成において、実施形態 1で説明した式（1)ないし式 (4)を満たすように各電流経路の抵抗値や電圧が設定される。かかる構成によれば、同一極性の電気パルスを用いた抵抗変化型素子へのデータ書き込みにおいて、抵抗状態が変化した後に抵抗変化型素子に印加される電圧の絶対値を適切な範囲に調整できる。よつて、抵抗状態が変化した後の再変化（元の抵抗状態に戻ってしまうこと)や素子の破壊を防止できる。

あるいは、式（5)ないし式（6)を満たすように設定が行われてもよい。かかる構成では、抵抗状態が変化した後の抵抗変化型素子 22に印加される電位の絶対値をさらに小さく抑えることが可能になり、抵抗変化型素子の破壊や抵抗状態の再変化をさらに確実に防止できる。

[動作]

以下、抵抗変化型記憶装置 200の動作について説明する。外部のシステムは、外部通信路を介してホストインターフェース回路 64へと入出力データおよび制御コマンドを入力する。ホストインターフェース回路 64は、受け取ったデータおよびコマンドに基づいて、信号をライトデータデコーダ 62へ入力する。ライトデータデコーダ 62は、受け取った信号を復号して、データを書き込むべきメモリセル 20のアドレスと書き込みデータとを特定する。ライトデータデコーダ 62は、特定されたアドレスに基づいてカラムデコーダ（図示せず）およびロウデコーダ（図示せず )を制御し、特定のメモリセル 20を選択する。このとき、メモリセル 20の選択トランジスタ 21は導通状態とされる。

さらにライトデータデコーダ 62は、復号された書き込みデータをライトパルス生成回路 60へと入力する。ライトパルス生成回路 60は、低抵抗側直列トランジスタ 16および高抵抗側直列トランジスタ 17を所定の時間だけ ONにすることでメモリセル 20および並列抵抗切換回路 35へ所定の電気パルスを入力する。また、各トランジスタの ON /OFFを制御することで、直列抵抗切換回路 15および並列抵抗切換回路 35の抵抗を切り換える。

具体的にはライトパルス生成回路 60は以下のように動作する。すなわち、書き込みデータ力 S"0"である場合、抵抗変化型素子 22が高抵抗状態へと変化させられる。ライトパルス生成回路 60は、所定の時間幅で直列トランジスタ 16が十分導通状態となる様に第 2ノード 82とゲート間に所定の電圧振幅が印加されるようなトランジスタ 16用高抵抗化ノ^レスを低抵抗側直列トランジスタ 16のゲートに入力する。一方、ライトパルス生成回路 60は、該所定の時間幅で並列トランジスタ 36が十分導通状態となる様に第 5ノード 85とゲート間に所定の電圧振幅が印加されるようなトランジスタ 36用高抵抗化パルスを低抵抗側並列トランジスタ 36に入力する。同時に、ライトパルス生成回路 60は、高抵抗側直列トランジスタ 17および高抵抗側並列トランジスタ 37を非導通状態とするような電位をゲートに印加する。力、かる動作により、電源から入力される電圧（絶対値は VI) 、該所定の時間幅だけ第 1端子 81と第 8端子 88との間および第 1端子 81と第 6端子 86との間に印加される。よって、第 1実施形態で説明したように、抵抗変化型素子 22が低抵抗状態から高抵抗状態へと変化する。もともと高抵抗状態であった場合には、そのまま高抵抗状態が維持される。書き込みデータが "1"である場合、抵抗変化型素子 22が低抵抗状態へと変化させられる。ライトパルス生成回路 60は、所定の時間幅で直列トランジスタ 17が十分導通状態となる様に第 2ノード 82とゲート間に所定の電圧振幅が印加されるようなトランジスタ 17用低抵抗化パルスを高抵抗側直列トランジスタ 17のゲートに入力する。一方、ライトパルス生成回路 60は、該所定の時間幅で並列トランジスタ 37が十分導通状態となる様に第 5ノード 85とゲート間に所定の電圧振幅が印加されるようなトランジスタ 37用低抵抗化パルスを高抵抗側並列トランジスタ 37に入力する。同時に、ライトパノレス生成回路 60は、低抵抗側直列トランジスタ 16および低抵抗側並列トランジスタ 3 6を非導通状態とするような電位をゲートに印加する。かかる動作により、電源から入力される電圧（絶対値は V2)力該所定の時間幅だけ第 1端子 81と第 8端子 88との間および第 1端子 81と第 6端子 86との間に印加される。よって、第 1実施形態で説明したように、抵抗変化型素子 22が高抵抗状態から低抵抗状態へと変化する。もともと低抵抗状態であった場合には、そのまま低抵抗状態が維持される。

第 2実施形態における動作時の電圧や電流の変化パターンは、第 1実施形態と同様であるので説明を省略する。第 2実施形態における抵抗値および電圧などの具体的な数値についても、第 1実施形態と同様の値とすることができるので説明を省略す

[効果]

以上のような構成および動作により、本発明の第 2実施形態による抵抗変化型記憶装置 200も第 1実施形態と同様の効果を奏する。

さらに本実施形態では、直列電流経路および並列電流経路の抵抗値が、トランジスタのゲート幅とゲート長を調整することにより所望の値へ容易に設定できる。よって、半導体プロセスを用いた集積化技術を用いて各電流経路の抵抗値を容易に調整できるという利点を有する。

[変形例]

本実施形態でも、第 1実施形態と同様な変形例が可能である。

(第 3実施形態）

第 1実施形態および第 2実施形態の抵抗変化型記憶装置は、制御装置を備えず、外部の制御装置から入力される信号に基づいて直列抵抗切換回路および並列抵抗切換回路が直列電流経路および並列電流経路の抵抗値を切り替える。これに対し、第 3実施形態は制御装置を備え、該制御装置が外部からの入力信号に基づ!/、て、直列電流経路および並列電流経路の抵抗値を切り替える点が異なる。

[構成]

図 5は、本発明の第 3実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図 5を参照しながら、本実施形態の抵抗変化型記憶装置 300について説明する。なお、第 1実施形態（図 1)と第 3実施形態（図 5)との間で共通する構成要素については、同一の符号および名称を付して説明を省略する。

図に示すように、抵抗変化型記憶装置 300は、主な構成要素として、メモリセルァレィ 70と、 πクデ: π—ダ 66と、フード、泉ドライノ 68と、マノレチスィッチ回路 75と、直歹 IJ抵抗切換回路 10と、並列抵抗切換回路 30と、書き込みパルス駆動回路 50と、読み出し比較判定回路 72と、スィッチコントローラ 74と、素子状態検出回路 79と、制御装置 80とを備えている。

メモリセルアレイ 70は複数のメモリセル 20を有する。メモリセルアレイ 70にお!/ヽてメモリセル 20は行列状に配列されて!/、る。各行に属するメモリセル 20が備える選択トランジスタ 21のゲートは、それぞれ各行ごとに一本ずっ配設されたワード線 69に接続されている。各列に属するメモリセル 20の選択トランジスタ 21の一方の主端子は、それぞれ各列ごとに一本ずっ配設されたビット線 71に接続されている。各列に属するメモリセル 20の選択トランジスタ 21の他方の主端子は、抵抗変化型素子 22を介して、各列ごとに配設されたソース線 73に接続されている。

それぞれのワード線 69は、ワード線ドライバ 68に接続されている。ワード線ドライバ 68は、ロウデコーダ 66と通信可能に接続され、ロウデコーダ 66の制御に基づいて特定のワード線 69にオン電圧を印加する。ロウデコーダ 66は、制御装置 80と通信可能に接続されている。ロウデコーダ 66は、制御装置 80から受け取った ROW信号に基づいて、ワード線ドライバ 68を制御する。

それぞれのビット線 71は、マルチスィッチ回路 75に接続されている。マルチスイツチ回路 75は、スィッチコントローラ 74 (カラムデコーダ）と通信可能に接続されている。マルチスィッチ回路 75は、複数のスィッチ（例えば FET)を備えており、スィッチコントローラ 74の制御に基づいて特定のビット線 71を第 4ノード 94 (基準ノード）あるいは読み出し比較判定回路 72に択一的に接続する。読み出し比較判定回路 72は制御装置 80と通信可能に接続されている。

第 4ノード 94は、直列抵抗切換回路 10を介して書き込みノレス駆動回路 50に接続され、並列抵抗切換回路 30を介して接地（第 7端子 97、第 8端子 98)される。書き込みノルス駆動回路 50は制御装置 80と通信可能に接続されている。

スィッチコントローラ 74は、直列抵抗切換回路 10と、並列抵抗切換回路 30と、マルチスィッチ回路 75と、制御装置 80とに、通信可能に接続されている。スィッチコント口ーラ 74は、制御装置 80から受け取った信号に基づいて、直列抵抗切換回路 10と、並列抵抗切換回路 30と、マルチスィッチ回路 75とが備える各スィッチの ON/OFF を制御する。

メモリセル 20に含まれる抵抗変化型素子 22の抵抗値 (低抵抗状態および高抵抗状態それぞれの抵抗値）、直列抵抗切換回路 10および並列抵抗切換回路 30に含まれる各抵抗の抵抗値、書き込みパルス駆動回路 50が印加する電気パルスの電圧、第 4ノード 94の電圧などは、第 1実施形態と同様であるので説明を省略する。

[動作]

以下、抵抗変化型記憶装置 300の動作について、図 5を参照しつつ説明する。制御装置 80は、例えばマイコンなどにより構成される。制御装置 80は、外部通信路（図示せず）を介して外部システム（図示せず）から制御コマンド、アドレス、書き込みデータを受け取り、メモリセルから読み出したデータを外部システムへと出力する。制御装置 80は、受け取ったアドレスからロウ（行）情報を抽出し、得られた情報に基づいて ROW信号をロウデコーダ 66へと送る。ロウデコーダ 66は、受け取った ROW 信号をデコードして行アドレスをワード線ドライバ 68へと出力する。ワード線ドライバ 6 8は、受け取った行アドレスに基づいて、特定のワード線 69にオン電圧を印加する。オン電圧が印加されたワード線に接続された全ての選択トランジスタ 21が導通状態になり、その行にあるそれぞれのメモリセル 20がアクセス可能な状態になる。

制御装置 80は、受け取ったアドレスからカラム（列）情報を抽出し、得られた情報に基づ!/、て COLUMN信号と、制御コマンドが「書き込み」または「読み出し」の!/、ずれであるかを示す信号（MODE)をスィッチコントローラ 74へと送る。

スィッチコントローラ 74は、 MODE信号が「書き込み」である場合には、受け取った書き込みデータの値に基づいて直列抵抗切換回路 10および並列抵抗切換回路 30 のスィッチを制御する。すなわち、書き込みデータ力 0"の場合には高抵抗状態へと変化させるため、低抵抗側直列選択スィッチ 11および低抵抗側並列選択スィッチ 32 力 SONにされ、高抵抗側直列選択スィッチ 13および高抵抗側並列選択スィッチ 34が OFFにされる。一方、書き込みデータ力の場合には抵抗変化型素子 22を低抵抗状態へと変化させるため、高抵抗側直列選択スィッチ 13および高抵抗側並列選択スィッチ 34が ONにされ、低抵抗側直列選択スィッチ 11および低抵抗側並列選択スィッチ 32が OFFにされる。

スィッチコントローラ 74は、受け取った COLUMN信号をデコードして列アドレスを取得する。スィッチコントローラ 74は、得られた列アドレスに基づいてマルチスィッチ回路 75を制御し、特定のビット線 71と第 4ノード 94または比較判定回路 72を接続する。すなわち、 MODE信号が「書き込み」を示す場合には、特定のビット線 71が直列抵抗切換回路 10を介して書き込みノレス駆動回路 50と接続され、また並列抵抗切換回路 30を介して接地される。一方、 MODE信号が「読み出し」を示す場合には、特定のビット線 71が比較判定回路 72と接続される。

以上のように本実施形態では、ワード線 69とビット線 71とが選択されることで、特定のメモリセル 20が選択される。

スィッチの制御とメモリセルの選択が終わると、データの書き込みまたは読み出しが行われる。データを書き込む場合には、制御装置 80が書き込みノルス駆動回路 50 を制御して、書き込みノレスを第 1出力端子 51と第 2出力端子 2との間に出力する。力、かる動作により、所望のメモリセル 20にデータが書き込まれる。抵抗値や電圧の関係と書き込み動作の原理については、第 1実施形態と同様であるので説明を省略すデータを読み出す場合には、制御装置 80は比較判定回路 72を制御して、選択されたメモリセル 20に所定の読み出し用の電気パルスを印加し、そのときに流れる電流を検出して判定する。この検出回路自体は非常に一般的な既知の技術であるので詳細な説明を省略する力カレントミラーなどの検出回路によって検出する例が一般的である。そして判定結果（読み出されたデータ）は、制御装置 80を介して外部システムへと出力される。

[効果]

以上のような構成および動作により、本発明の第 3実施形態による抵抗変化型記憶装置 300は、第 1実施形態と同様の効果を奏する。

さらに、抵抗変化型記憶装置 300は内部に制御装置を備えているため、外部システムは単に動作コマンド、アドレス、書き込みデータを入力するだけでデータの書き込みと読み出しが可能となる。よって、抵抗変化型記憶装置 300は様々なインターフエースや通信規則を有する外部システムに柔軟に対応可能となる。

[変形例]

[0041] (第 4実施形態）

第 1実施形態乃至第 3実施形態は複数回書き込みが行われる記憶装置である。これに対し第 4実施形態の抵抗変化型記憶装置は、一回のみ書き込みが行われる記憶装置 (ライトワンス型メモリ）である。第 4実施形態では、高抵抗状態から低抵抗状態への変化のみが行われ、並列電流経路は省略されて!/、る。

[構成]

図 6は、本発明の第 4実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図 6を参照しながら、本実施形態の抵抗変化型記憶装置 400について説明する。

抵抗変化型記憶装置 400では、出荷時における各メモリセルは高抵抗状態にセットされている。出荷時の抵抗値（高抵抗状態）が" 0"に対応付けられ、電気パルスが印加されるメモリセルの抵抗値のみ力 "1 "に対応する抵抗値 (低抵抗状態）へと変化する。高抵抗状態から低抵抗状態への変化のみが行われるため、第 1実施形態の低抵抗側直列電流経路と並列電流経路とが不要となる。

[0042] 本実施形態では並列電流経路が存在しな!/、ため、基準ノードが存在しな!/、。本実施形態では、選択トランジスタ 21の一方の主端子 (抵抗変化型素子 22と接続されて V、な!/、側の主端子）の電位をビット線電位とし、ビット線電位を基準に抵抗値および電位が設定される。なお、ビット線電位は第 1端子 91と選択トランジスタ 21とを接続する配線 (ビット線）上の任意の点で定義されてもよ!/、。

抵抗変化型素子 22は、具体的な電流値および電圧は異なっていてもよいが、図 1 2で示したものと同様の電流電圧特性を有する。抵抗変化型素子 22が高抵抗状態から低抵抗状態へと変化するために必要となるビット線電位の絶対値を Vhl' (第 3 の電圧レベル）とする。抵抗変化型素子 22が低抵抗状態から高抵抗状態へと変化するために必要となるビット線電位の絶対値を Vlh' (第 4の電圧レベル）とする。該 2 つのビット線電位は同じ極性 (符号が同じ）である。本実施形態では、第 3の電圧レべルは第 4の電圧レベルよりも大き!/、 (Vhl' >Vlh' )。

第 1端子 91とビット線電位の基準点（ここでは選択トランジスタ 21の一方の主端子）とを結ぶ電流経路（直列電流経路）の抵抗値を Rsとする。 Rsには、低抵抗側直列抵抗 12に加え、配線抵抗などが含まれる。低抵抗側直列抵抗 12は抵抗素子を配設してもよいが、単に配線抵抗のみによって直列電流経路の抵抗値が所望の値に調整されてもよい。

選択トランジスタ 21が ON状態にあるときのビット線電位の基準点と第 9端子 99とを結ぶ電流経路 (抵抗変化電流経路）の抵抗剛直であって、抵抗変化型素子 22が低抵抗状態にある場合の抵抗値を Rrl'、高抵抗状態にある場合の抵抗値を Rrh'とする。

Rrl'および Rrh'には、抵抗変化型素子 22自身の抵抗に加え、配線抵抗や、選択トランジスタ 21のオン抵抗、メモリ側抵抗 40の抵抗などが含まれる。

抵抗変化型素子 22を高抵抗状態から低抵抗状態へと変化させるために書き込みパルス駆動回路 50が印加する電気パルス（第 3の電気パルス）の電圧の絶対値を V 3とすると、ビット線電位の絶対値が VW'以上となる必要がある。かかる条件の下で各電流経路での電位降下等を演算すると、以下の式（7)が導かれる。なお、 Vh ま抵抗変化型素子 22自体に印加される電圧（絶対値）の閾値と必ずしも等しくない。すなわち抵抗変化型素子 22が低抵抗化する両端電圧に配線抵抗やトランジスタのォン抵抗などによる電圧降下分を含めた電圧であるため、ビット線電位の絶対値が Vhl 'であっても、抵抗変化型素子 22に印加される電圧の絶対値は VW'よりも小さくなる

〇

[0043] [数 13]

{V3 - Vhl') Rrh' ^ _{Rr ( ? )}

VhV

[0044] 抵抗変化型素子 22はメモリセルアレイ上に複数設けられるため抵抗変化特性にバラツキが生じてしまう。これらに対して、一定幅の電気パルスを印加した場合、より高速動作する素子では前述の幅のうち前半部で十分に抵抗変化する素子も存在する。この場合においては、素子が低抵抗状態へと変化した後でも、書き込みパルス駆動回路 50からは絶対値が V3の電圧が印加される。抵抗変化型素子 22高抵抗状態に戻ったり破壊されたりすることを防止するためには、素子が高抵抗状態に移行した後には速やかにノード電位の絶対値を Vlh'未満とする必要がある。かかる条件の下で各電流経路での電位降下等を演算すると、以下の式（8)が導かれる。

[0045] [数 14]

(V - Vlh^ RrV _{< Rs} ）

Vlh'

[0046] すなわち本実施形態でも、各電流経路の抵抗値から演算される分圧関係を用いて、具体的な回路設計が可能となる。かかる構成により、抵抗変化型素子 22を必要に応じて確実に低抵抗状態へと変化させることができる。さらに、抵抗変化型素子 22が低抵抗状態へと変化した後は、高抵抗状態への再変化が起こらない。

[動作]

以下、具体的な数を例示しつつ、抵抗変化型記憶装置 500の動作について説明する。 Rrlが 5k Q、 Rrhが 50k Qとして、抵抗変化電流経路の抵抗値が 1桁変化する場合を考える。 Vlh'が 2. 0V、 Vhl'が 3. 5V、 V3が 5Vとする。これを式（7)および式（8)に代入すると、以下の条件が導かれる。

7500 [ Q ] <Rs≤21400 [ Q ]

第 1実施形態と同様に Rsを 8000 Ωとする。データ書き込み時には、書き込むべき値力；!"であるメモリセル 20にデータを書き込むときだけ、書き込みパルス駆動回路 50が第 3の電気パルスを第 1端子 91へと印加する。抵抗変化型素子 22が高抵抗状態にあるときはビット線電位の絶対値は 4. 3Vとなり、 Vhl'を十分に上回る。よって、抵抗変化型素子 22は低抵抗状態へと変化し、データ" 1 "が書き込まれる。一方、抵抗変化型素子 22が低抵抗状態へと変化した後は、書き込みノルス駆動回路 50から第 1端子 91に絶対値が 5Vの電気ノルスが印加されて!/、ても、ビット線電位の絶対値は 1. 9Vとなり Vlh'を下回る。したがって、一旦低抵抗状態へと変化した抵抗変化型素子 22が再び高抵抗状態に戻ることはない。書き込むべき値力 S"0"であるメモリセル 20にデータを書き込むときは、書き込みパルス駆動回路 50は電気パルスを発生せずに、そのまま次のメモリセル 20へデータを書き込む動作が行われる。以上のような動作により、抵抗変化型記憶装置 500へのライトワンス型のデータ書き込みが行われ本実施形態ではメモリセル 20に書き込まれるべき値力 ' 0"の場合には電気ノルスの印加が行われず、そのメモリセル 20に属する抵抗変化型素子 22の抵抗状態も変化しない。なお、本実施形態ではこのような場合でも「書き込み」が行われたものとす

[効果]

本実施形態では、ライトワンス型とし、かつ高抵抗状態を初期状態として低抵抗状態への変化のみを行わせることで、並列電流経路が省略可能となる。よって、構成を極めて単純化することができる。すなわち、本実施形態の抵抗変化型記憶装置は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、極めて簡潔な構成により、データ書き込み時の誤動作や素子の破壊を防止できる。

[変形例]

抵抗状態とデータ (記憶する値)の対応関係は任意であり、高抵抗状態力に対応し、低抵抗状態力 '0"に対応していてもよい。低抵抗状態を初期状態として高抵抗状態への変化のみを行わせることで、並列電流経路が省略されてもよ!/、。

(第 5実施形態）

第 4実施形態では並列電流経路が省略されていたが、第 5実施形態の抵抗変化型記憶装置は、並列電流経路を有するライトワンス型メモリである。

[構成]

図 7は、本発明の第 5実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図 7を参照しながら、本実施形態の抵抗変化型記憶装置 500について説明する。

抵抗変化型記憶装置 500では、出荷時における各メモリセルは低抵抗状態にセットされている。出荷時の抵抗値 (低抵抗状態）が"；!"に対応付けられ、高抵抗状態が" 0"に対応付けられる。 "0"が書き込まれるメモリセル 20が選択されているときのみ、書き込みノルス駆動回路 50が第 2の電気ノルスを出力する。電気パルスが印加されるメモリセルにのみ" 0"が書き込まれ、電気パルスが印加されなかったメモリセルのデータは "1"のままで保存される。低抵抗状態から高抵抗状態への変化のみが行われるため、第 1実施形態の高抵抗側直列電流経路と高抵抗側並列電流経路とが不要となる。したがって、直列抵抗切換回路 10が低抵抗側直列抵抗 12のみとなり、並列抵抗切換回路 30が低抵抗側並列抵抗 31のみとなる。その他の点は、各電流経路の抵抗値ゃ電位を含めて第 1実施形態と同様であるので、詳細な説明を省略する。例えば、本実施形態において抵抗値と電圧が満たすべき条件は、式（1)および式（5)とすること力 Sでさる。

本実施形態ではメモリセル 20に書き込まれるべき値力；!"の場合には、電気パルスの印加が行われず、そのメモリセル 20に属する抵抗変化型素子 22の抵抗状態も変化しない。本実施形態ではこのような場合でも「書き込み」が行われたものとする。

[動作]

制御装置は、データを書き込むべきメモリセル 20のアドレスおよび書き込みデータを上流のシステムから受け取ると、カラムデコーダ（図示せず）およびロウデコーダ（図示せず）などを介し、特定のメモリセル 20を選択する。このとき、メモリセル 20の選択トランジスタ 21は導通状態とされる。書き込みデータ力 0"の場合には高抵抗状態への変化を行うため、制御装置は書き込みノレス駆動回路 50を制御して、書き込みパルス（第 1の電気パルス）を第 1出力端子 51から第 1端子 91へと入力する。書き込みデータ力の場合には抵抗状態を変化させる必要はないため、制御装置はそのメモリセル 20に対しては電気ノルスを印加しない。力、かる動作により、ライトワンス型の記憶が行われる。一度データが書き込まれたメモリセル 20に対しては再度の書き込みは行われないため、最初に書き込まれたデータが以後保存される。

[第 4実施形態との比較]

本実施形態の第 4実施形態もライトワンス型メモリである。第 4実施形態では並列電流経路を省略している点でより構成が単純である。一方、第 5実施形態では並列電流経路を備えるため構成は複雑であるものの、信頼性が高まるという効果がある。以下、この効果について説明する。

製造時や動作時の不均質などにより抵抗変化型素子 22の抵抗値がばらつくために、 Rrhにばらつきが生じる場合がある。このときの、ノード電位あるいはビット線電位のば'らっきを考える。

本実施形態において第 1実施形態と同様に、高抵抗状態から低抵抗状態へ変化させる場合における並列電流経路の抵抗値を 30k Ω、直列電流経路の抵抗値を 800 0 Ωとした場合 (ケース 1)を考える。力、かる構成において第 1の電気ノルスを印加した場合のノード電位の絶対値は約 3. 5Vとなる。一方、第 4実施形態においてビット線電位の絶対値が約 3. 5Vとなるように、直列電流経路の抵抗値を 20k Ωとした場合（ケース 2)を考える。

図 8は、ケース 1およびケース 2において、他のパラメータを固定した場合の、抵抗値 Rrhとノード電位（ケース 1)およびビット線電位（ケース 2)の関係を示すグラフである。図に示すように、 Rrhが変化した場合の電位 (絶対値）の変化は、ケース 1の方がケース 2よりも小さい。かかる結果から、並列電流経路を備えると、 Rrhのばらつきに対して電位のばらつきが緩和されることが分かる。したがって、製造時や動作時の不均質などにより抵抗変化型素子 22の抵抗値がばらついたとしても、ノード電位の絶対は大きく変動しない。よって、抵抗変化型素子 22に余分なストレスがかかりにくくなり、寿命も長くなる。すなわち本実施形態では抵抗変化型記憶装置の信頼性がさらに向上される。

なお、製造したデバイスの抵抗変化のばらつきが非常に少ない場合は並列電流経路を省略してもよい。どちらの実施形態を採用するかは、記憶装置の製造者が適宜選択すること力でさる。

[効果]

本実施形態の抵抗変化型記憶装置は、ライトワンス型であるために直列抵抗切換回路 10や並列抵抗切換回路 30のスィッチが不要となり、抵抗もそれぞれ 1種類で構成される。よって、同一極性の電気ノレスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、第 1実施形態よりもさらに簡潔な構成により、データ書き込み時の誤動作や素子の破壊を防止可能となる。また、並列電流経路を備えることにより、抵抗変化型素子の抵抗値が変動してもノード電位の絶対値を安定させることができ、信頼性を向上することができる。

[変形例]

抵抗状態とデータ (記憶する値)の対応関係は任意であり、高抵抗状態力に対応し、低抵抗状態が" 0"に対応して!/、てもよ!/、。

上述の説明では低抵抗状態から高抵抗状態への変化のみが行われることとしたが、高抵抗状態から低抵抗状態への変化のみが行われることとしてもよい。この場合、抵抗値と電圧が満たすべき条件を、式（3)および式 (4)ほたは式（6) )としてもよい。上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなぐその構造及び/又は機能の詳細を実質的に変更できる。

産業上の利用可能性

本発明の抵抗変化型記憶装置は、データ書き込み時に一括消去が不要であって、処理速度が向上された抵抗変化型記憶装置として有用である。また本発明の抵抗変化型記憶装置は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる抵抗変化型記憶装置として有用である。

Claims

請求の範囲

電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、

第 1出力端子と第 2出力端子とを備え前記第 1出力端子と前記第 2出力端子との間に電気ノ^レスを出力する電気ノ^レス印加装置と、

基準ノードと、

前記第 1出力端子と前記基準ノードとを電気的に接続する直列電流経路と、前記抵抗変化型素子を有し前記基準ノードと前記第 2出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、

前記基準ノードと前記第 2出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路と、

前記直列電流経路の抵抗値を設定するための直列抵抗設定器と、

前記並列電流経路の抵抗値を設定するための並列抵抗設定器とを備え、前記抵抗変化型素子は、低抵抗状態にあるときには前記第 2出力端子を基準とする前記基準ノードの電位であるノード電位が第 1の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第 1の電圧レベルと同じ極性でありかつより絶対値の大きな第 2の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、

前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、

前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第 1の電気ノルスを出力したときに前記ノード電位がその絶対値において前記第 1の電圧レベル以上となり

前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第 2の電気ノルスを出力したときに前記ノード電位がその絶対値において前記第 2の電圧レベル以上となり

前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第 1の電気ノルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気パルス印加装置により前記第 1の電気パルスが出力されていても前記ノード電位がその絶対値において前記第 2の電圧レベル以上にならず

前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第 2の電気パルスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置により前記第 2の電気パルスが出力されていても前記ノード電位がその絶対値において前記第 1の電圧レベル以上にならない抵抗値となるよつに、

前記直列抵抗設定器が前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器が前記並列電流経路の抵抗値を設定可能に構成されている、抵抗変化型記憶装置。

前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させるときの前記直列電流経路の抵抗値を Rsl、

前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させるときの前記直列電流経路の抵抗値を Rsh、

前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させるときの前記並列電流経路の抵抗値を Rpl、

前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させるときの前記並列電流経路の抵抗値を Rph、

前記抵抗変化型素子が前記低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値を Rrl、

前記抵抗変化型素子が前記高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値を Rrh、

前記第 1の電気パルスが出力されるときの前記第 2出力端子を基準とする前記第 1 出力端子の電位の絶対値を VI、

前記第 2の電気パルスが出力されるときの前記第 2出力端子を基準とする前記第 1 出力端子の電位の絶対値を V2、

前記第 1の電圧レベルの絶対値を Vlh、前記第 2の電圧；色対値を Vhl、としたときに、下記の式（1)乃至式 (4) [数 15]

VlxRpl -VlhxRpl

Rsl (1)

Vlh Rpl

Vlh

Rrl

VlxRpl-VhlxRpl

Rsl (2)

VhlxRpl

Vhl- Rrh

VlxRph-Vhl Rph

Rsh (3)

VhlxRph

Vhl

Rrh

V2xRph -VlhxRph

Rsh (4)

VlhxRph

Vlh

Rrl を満たす、請求項 1に記載の抵抗変化型記憶装置。

[3] 前記直列抵抗設定器は、固定抵抗素子とスィッチとを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記複数の電流経路におけるスィッチを択一的に ON状態とすることにより前記直列電流経路の抵抗値を設定可能に構成され、

前記並列抵抗設定器は、固定抵抗素子とスィッチとを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記複数の電流経路におけるスィッチを択一的に ON状態とすることにより前記並列電流経路の抵抗値を設定可能に構成されている、

請求項 1に記載の抵抗変化型記憶装置。

[4] 前記直列抵抗設定器は、トランジスタを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記電流経路 (； ON抵抗がそれぞれ異なっており、前記トランジスタを択一的に ON状態とすることにより前記直列電流経路の抵抗値を設定可能に構成され、

前記並列抵抗設定器は、トランジスタを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記電流経路のそれぞれのトランジスタの ON抵抗がそれぞれ異なっており、前記トランジスタを択一的に ON状態とすることにより前記並列電流経路の抵抗値を設定可能に構成されている、

請求項 1に記載の抵抗変化型記憶装置。

[5] さらに制御装置を備え、

前記電気ノ^レス印加装置が電気ノルスを出力する際に、前記制御装置が、外部から入力される信号に基づいて、前記直列抵抗設定器と前記並列抵抗設定器とを制御することにより、前記直列電流経路の抵抗値および前記並列電流経路の抵抗値を設定する、請求項 1に記載の抵抗変化型記憶装置。

[6] 電気抵抗の変化に基づ!/、て情報を記憶する抵抗変化型素子と、

基準ノードと、

前記基準ノードと前記第 2出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路とを備え、

前記抵抗変化型素子は、低抵抗状態にあるときには前記第 2出力端子を基準とする前記基準ノードの電位であるノード電位が第 1の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第 1の電圧レベルと同じ極性でありかつより絶対値の大きな第 2の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、

前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第 1の電気ノルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気パルス印加装置により前記第 1の電気パルスが出力されていても前記ノード電位がその絶対値において前記第 2の電圧レベル以上にならない抵抗値である

、ライトワンス型抵抗変化型記憶装置。

基準ノードと、

前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第 2の電気ノルスを出力したときに前記ノード電位がその絶対値において前記第 2の電圧レベル以上となり

前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第 2の電気パルスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置により前記第 2の電気パルスが出力されていても前記ノード電位がその絶対値において前記第 1の電圧レベル以上にならない抵抗値である、ライトワンス型抵抗変化型記憶装置。

前記第 1出力端子と第 1抵抗端子とを電気的に接続する直列電流経路と、前記抵抗変化型素子を有し前記第 1抵抗端子と前記第 2出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路とを備え、

前記抵抗変化型素子は、高抵抗状態にあるときに前記第 2出力端子を基準とする前記直列電流経路上の所定の点における電位が第 3の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記高抵抗状態よりも抵抗値が低い前記低抵抗状態へと変化し、かつ、前記低抵抗状態にあるときに前記電位が前記第 3の電圧レベルと同じ極性でありかつより絶対値の小さな第 4の電圧レベルをその絶対値において超えた場合に前記低抵抗状態から前記高抵抗状態へと変化する特性を有しており、

前記直列電流経路の抵抗値を Rs、

前記第 3の電気パルスが出力されるときの前記第 2出力端子を基準とする前記第 1 出力端子の電位の絶対値を V3、

前記第 3の電圧レベルの絶対値を Vhl'、

前記第 4の電圧レベルの絶対値を Vlh'、としたときに、下記の式（7)および式（8) [数 19]

(K3 - )χ . ₍₇₎

Vhl'

[数 20]

を満たす、ライトワンス型抵抗変化型記憶装置。