WO2002001363A1

WO2002001363A1 - Dispositif et procede de commande de memoire

Info

Publication number: WO2002001363A1
Application number: PCT/JP2001/005412
Authority: WO
Inventors: Daisuke Kondou; Yasushi Ueda; Toru Aoki
Original assignee: Matsushita Electric Industrial, Co., Ltd.
Priority date: 2000-06-27
Filing date: 2001-06-25
Publication date: 2002-01-03

Description

明細書

メモリ制御装置、メモリ制御方法

技術分野 '

本発明はメモリ制御に関するもので、特に DRAMに記録されているデータをリ一ドデータレジスタに取り込むタイミングに対し特徴を持つものに関する。

背景技術

従来、 DRAMに記録されているデータをリ一ドレジスタに取り込むタイミングに関するメモリ制御装置として、特開平 1 1— 21 2855 号公報に記載されたものが知られている。具体的に D R AM制御におけるリードデータの格納タイミングを決定する例について、図 1 2、図 1

3を用いて説明する。なお、上記特開平 1 1一 212855号公報の全ての開示は、そっくりそのまま引用する（参照する）ことにより、ここに一体化する。

図 1 2は、従来の技術によるメモリ制御装置および t» RAMの構成図である。図において、 101がメモリ制御装置で、その中に、イネーブル信号生成部 1 1 1、ディレイ回路 1 12、リードデータ格納レジスタ 1 1 3が含まれる。また 121は DRAM：、 1 22はメモリ制御装置 1 01と DRAM 121と間のデータの経路と'なるデータバスである。以上のような構成を有する従来のメモリ制御装置の動作は次のようなものである。 DRAM1 21に記録されているデータをリードする場合、ィネーブル信号生成部 11 1は、 H i g iiまたは L o wのこ値で表されるィネーブル信号を DRAM 121に対して出力する。 DRAM1 2 1は、イネ一プル信号が L ow、すなわちアクティブ状態になったとき、データパス 1 22上にリードデータを出力する。

一方、メモリ制御装置 101内部においては、イネ一'プル信号生成部 1 1 1で生成.されたイネ一ブル信号はディレイ回路 1 12へも出力される。ディレ'ィ回路 1 1 2に入力されたィネーブル信号は、' その極性が反転され、リードデータ格納レジスタ 1 1 3のセットアップ時間分だけ遅延させたトリガ信号として、リ一ドデータ格納レジスタ 1 1 3に出力される。ここで図 1 3に示すように、セットアップ時間とは、リードデータ格納レジスタに正常なデータを取り込むために、トリガ信号の立ち上がりよりも前に、安定な入力データを加えなければならない時間である。リードデータ格納レジスタ 1 13は、トリガ信号を用いて、 DRAM1 21から出力され、データバス 122上に確定しているリードデータを取り込む。ただし、上記の構成においては、 DRAMがィネーブル信号の出力によりリードデータをデータバス 122に出力するものとしたが、例えばシンクロナス DRAM (SDRAM) のような DRAMの場合は、その動作がすべてクロックに同期しており、このような SDRAM にリードコマンドを出力すると、該コマンドを受け付けてから、所定の時間後にリ一ドバス上にリ一ドデータが出力、確定されるようになっているタイプのメモリ制御装置も存在する。かかるメモリ制御装置においては、この「所定の時間」や、リードパス上にデータが確定している時間は、すべて S DRAMのクロックの立ち _tがりに対して一意に設定されており、これにより、ィネーブル信号を用いることなくデータを出力することが可能となる。

ところで、高速ページモードをサポートした D RAMゃシ.ンク口ナス DRAMなどを使用レデータの転送速度を早めようとすると、リ一ドデータがデータバス 1 2 2上にて確定している時間が自ずと短くなる。リ一ドデータ格納レジスタ 1 1 3は、その確定している時間にリードデータを取り込まなくてはならない。

しかしながら、トリガ信号により与えられるデータ取り込みのタイミングが固定されていた場合、温度変化等で配線遅延が生じ、データバス 1 2 2上にリードデータが確定していない時間に取り込みタイミングが設定される可能性が生じる。またメモリ制御装置 1 0 1 と D R AM 1 2 1間の距離によっても配線遅延にばらつきができてしまうため、配線のレイァゥトの度に、データ取り込みのタイミングの再設定が必要となる。例えば、設計した回路を L S I化する際に、格納レジスタまでの配線距離が長ければ、該 L S Iの入力信号である D R AMからのリードデータは、トリガ信号の立ち上がり時にはまだ確定していないことになり、セットアップ時間が満たせず、データを格納することができない。そこで、それらの配線遅延を考慮して、トリガ信号の立ち上がり時間を調節するために、データ取り込みのタイミングの再設定が必要となる。これはィネーブル信号を用いない、 S D R AM等に対して用いるメモリ制御装置でも同様となっていた。発明の開示

本発明は上記の課題に鑑みてなされたものであり、 .データパスに配線遅延が生じた場合にも、最適の取り込みタイミングでリードデータを取り込むことが可能なメモリ制御装置を得るこ'とを目的とする。

上記の目的を達成するために、第 1の本発明（請求項 1に対応）は、ク口ックを生成するクロック生成回路と、

前記ク口ックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節回路と、

前記取り込みクロックに基づき、メモリに記録ざれているデータをリ一ドして格納するリ一ドデータレジスタとを備えたメモリ制御装置である。

また、第 2 本発明（請求項 '2に対応）は、前記ディレイ調節回路は、該メモリ制御装置周辺の環境変化に基づき前記ディレイ調節処理を開始する上記本発明である。

また、第 3の本発明（請求項 3に対応）は、前記ディレイ調節回路は、所定の周期にて前記ディレイ調節処理を開始する上記本発明である。また、第 4の本発明（請求項 4に対応）は、前記ディレイ調節回路は、前記メモリに対する誤り検出または誤り訂正の動作に基づきディレイ調節処理を開始する上記本発明である。

また、第 5の本発明（請求項 5に対応）は、前記ディレイ調節回路は、該メモリ制御装置周辺の環境変化に基づき前記遅延値を可変する上記本発明である。

また、第 6の本発明（請求項 6に対応）は、前記ディレイ調節回路は、所定の周期に基づき前記遅延値を可変する上記本発明である。

また、第 7の本発明（請求項 7に対応）は、前記ディレイ調節回路は、 1つまたは複数の遅延素子を有し、

前記クロックに所定数の前記遅延素子を経由させる.ことにより、前記ク口ック遅延処理を行う上記本発明である。

また、第 8の本発明（請求項 8に対応）は、前記ディレイ調節回路は、外部からの制御により、前記ディレイ調節処理における遅延量を調節できる上記本発明である。 - また、第 9の本発明（請求項 9に対応）は、前記メモリへの記録対象となるデータと同一のデータを格納する比較用データレジスタと、前記リードデータレジスタに格納されたデータと、前記比較用データレジスタに格納されているデータとを比較する比較回路とを備え、前記メモリ内の所定のァドレスおょぴ前記比較用データレジスタに所定のデータがライトされた後、前記リードデータレジスタは、前記所定のデータをリードし、前記比較回路は、前記リードデータレジスタ内の前記所定のヂータ.と、前記比較用データレジスタ内の前記所定のデータとを照合するライト /リード確認処理を行う上記本発明である。

また、第 1 0の本発明（請求項 1 0に対応）は、外部から内容を書き換え可能なレジスタをさらに備え、

前記比較回路は、前記レジスタに設定されたデータを用いて、前記ラィト Zリード確認処理を行う上記本発明である。

また、第 1 1の本発明（請求項 1 1に対応）は、前記レジスタには、前記メモリの前記所定のァドレスが少なくとも設定される上記本発明である。

また、第 1 2の本発明（請求項 1 2に対応）は、前記ディレイ調節回路は、前記ライト /リード確認処理の終了後、前記ディレイ調節処理を行い、

前記比較回路は、前記ディレイ調節処理が行われた後；再び前記ライト /リード確認処理を行うライト Zリード繰り返し確認処理を行い、前記ライト Zリード確認処理、または前記ライト /.リード確認処理および前記ライト Zリード繰り返し確認処理により、前記遅延値は最適化される上記本発明である。

また、第 1 3の本発明（請求項 1 3に対応）は、外部からの制御信号入力時に、前記ディレイ調節回路は、前記ディレイ調節処理を行う上記本発明である。

また、第 1 4の本発明（請求項 1 4に対応）は、前記外部信号は、前記メモリ制御装置の電源投入を示す信号である上記本発明である。

また、第 1 5の本発明（請求項 1 5に対応）は、前記外部信号は、前記メモリ制御装置の初期化またはリセットを示す信号である上記本発明である。

また、第 1 6の本発明（請求項 1 6に対応）は、前記外部信号は、前記メモリ制御装置のスリープ状態からの復帰を示す信号である上記本発明である。

また、第 1 7の本発明（請求項 1 7に対応）は、前記メモリに対してアクセス権を有するプロックのアクセスを確認すると共に、該ブロックのアクセスの優先順位を決定する調停回路をさらに備え、

前記調停回路が、前記プロックが前記メモリにアクセスしていないことを少なくとも確認した場合、前記ディレイ調節回路は、前記ディレイ調節処理を行う上記本発明である。 .

また、第 1 8の本発明（請求項 1 8に対応）は、前記調停回路が、前記プロックが前記メモリにアクセスしていることを確認した場合、前記ディレイ調節回路は、前記ディレイ調節処理を行わない上記本発明である。

また、第 1 9の本発明（請求項 1 9に対応）は、外部または前記レジスタによって設定可能な回数をカウントするカウンタをさらに備え、前記調停回路が、前記プロックが前記メモリにアクセスしていることを確認すれば、前記ディレイ調節回路は、前記ディレイ調節処理を行わないとともに、前記カウンタの値をィンクリメントし、前記カウンタの値が所定の値になれば、前記ディレイ調節処理を行う上記本発明である。

また、第 2 0の本発明（請求項 2 0に対応）は、時間計測を行うタイマをさらに備え、

前記タイマの時間計測に基づき、前記ディレイ調節回路は、所定の時間ごとに前記ディレイ調節処理を行う上記本発明である。

また、第 2 1の本発明（請求項 2 1に対応）は、前記レジスタには、前記所定の時間が設定可能である上記本発明である。

また、第 2 2の本発明（請求項 2 2に対応）は、温度を計測する温度モニタをさら備え、 ¹

前記メモリに対してアクセス権を有する前記プロックの,温度変化に基づき、前記ディレイ調節回路は、前記ディレイ調節処理を行う上記本発明である。

また、第 2 3の本発明（請求項 2 3に対応）は、前記レジスタには、所定の温度が設定可能であり、 '

前記温度モニタが、前記所定の温度を検出した場合、前記ディレイ調節処理が行われる上記本発明である。 '

また、第 2 4の本発明（請求項 2 4に対応）は、電圧を計測する電圧モニタをさらに備え、

前記メモリに対してアクセス権を持つプロックまたは該メモリ制御装置の電圧変化に基づき、前記ディレイ調節回路は、前記ディレイ調節処理を行う上己本発明である。

また、第 2 5の本発明（請求項 2 5に対応）は、前記レジスタには、所定の電圧が設定可能であり、

前記電圧モニタが、前記所定の電圧以上の電圧を検.出した場合、前記ディレイ調節処理が行われる上記本発明である。

また、第 2 6の本発明（請求項 2 6に対応）は、前記メモリに対してアクセス権を持つ誤り検出プロックが前記メモリにアクセスすることによって誤り検出を行った場合に、誤り検出対象となる符号語の特定個数あたりの誤り検出回数が、所定の回数より大きくなつた場合、前記ディレイ調節回路は、前記ディレイ調節処理を行う上記本発明である。また、第 2 7の本発明（請求項 2 7に対応）は、前記メモリに対してアクセス権を持つ誤り訂正プロックが前記メモリにアクセスすることによって誤り訂正を行った場合に、誤り訂正回数が、所定の回数より大きくなつた場合、前記ディレイ調節回路は、前記ディレイ調節処理を行う上記本発明である。 ¹

また、第 2 8の本発明（請求項 2 8に対応）は、前記メ,モリに対してアクセス権を持つ前記プロックが前記メモリにデータをライトした回数が所定の回数となった場合、前記ディレイ調節回路は、前記ディレイ調節処理を行う上記本発明である。

また、第 2 9の本発明（請求項 2 9に対応）は、前記レジスタには、前記所定の回数が設定可能である上記本発明である。

以上のような本発明によれば、ディレイ調節回路を備えることでリードデータの取り込みタイミングを実動作中においても調節可能とし、常にリードデータが確定している時間に取り込みタイミングを設定することができ、確実に取り込むことができるようになる。これによりメモリ制御装置と. D R AM間の配線遅延を考慮することなくレイァゥトすることが可能となる。

また、第 3 0の本発明（請求項 3 0に対応）は、クロックを生成するク口ック生成工程と、

前記ク口ックに、可変する遅延値にて遅延させるデ.ィレイ調節処理を行い、取り込みクロックとして出力するディレイ調節工程と、

前記取り込みク口ックに基づき、メモリに記録されているデータをリードしてリードデータレジスタに格納するリ一ドデータレジスタ格納ェ程とを備えたメモリ制御方法である。

また、第 3 1の本発明（請求項 3 1に対応）は、前記ディレイ調節ェ程は、該メモリ制御装置周辺の環境変化に基づき前記ディレイ調節処理を開始する上記本発明である。 · また、第 3 2の本発明（請求項 3 2に対応）は、前記ディレイ調節ェ程は、所定の周期にて前記ディレイ調節処理を開始する上記本発明である。

また、第 3 3の本発明（請求項 3 3に対応）は、前記ディレイ調節ェ程は、前記メモリに対する誤り検出または誤り訂正の動作に基づきディレイ調節処理を開始する上記本発明である。

また、第 3 4の本発明（請求項 3 4に対応）は、前記メモリへの記録対象となるデータと同一のデータを比較用データレジスタに格納する比較用データレジスタ格納工程と、

前記リードデータレジスタにて格納されたデータと、前記比較用データレジスタ工程にて格納されているデータとを比較する比較工程とを備 Χ·、

前記メモリ内の所定のァドレスおよび前記比較用データレジスタに所定のデータがライトされた後、前記リードデータレジスタから、前記所定のデータをリードし、前記比較工程において、前記リードデータレジスタ内の前記所定のデータと、前記比較用データレジスタ内の前記所定のデータとを照合するライト /リード確認処理を行う上記本発明である。また、第 3 5の本発明（請求項 3 5に対応）は、第 1の本発明のメモリ制御装置の、クロックを生成するクロック生成回路.と、前記クロックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節回路と、前記取り込みクロックに基づき、メモリに記録されているデータをリードして格納するリードデータレジスタとの全部または一部としてコンピュータを機能させるためのプログラムである。

また、第 3 6の本発明（請求項 3 6に対応）は、第 3 0の本発明のメモリ制御方法の、クロックを生成するクロック生成工程と、前記クロックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節工程と、

前記取り込みク口ックに基づき、メモリに記録されているデータをリードしてリードデータレジスタに格納するリ一ドデータレジスタ格納ェ程との全部または一部をコンピュータに実行させるための,プログラムである。

また、第 3 7の本発明（請求項 3 7に対応）は、第 1の本発明のメモリ制御装置の、クロックを生成するクロック生成回路と、前記クロックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節回路と、前記取り込みクロックに基づき、メモリに記録されているデータをリ一ドして格納するリ一ドデータレジスタとの全部または一部としてコンピュータを機能させるためのプログラムを担持した媒体であって、コンピュータにより処理可能なことを特徴とする媒体である。 ·

また、第 3 8の本発明（請求項 3 8に対応）は、第 3 0の本発明のメモリ制御方法の、クロックを生成するクロック生成工程と、前記クロックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節工程と、前記取り込みクロックに基づき、メモリに記録されているデータをリードしてリードデータレジスタに格納するリ一ドデータレジスタ格納工程との全^または一部をコンピュータに実行させるためのプログラムを担持した媒体であって、コンピュータにより処理可能なことを特徴とする媒体である。図面の簡単な説明

図 1は、本発明の実施の形態 1によるメモリ制御装置の構成図である _c 図 2は、 D R AMからのリ一ドデータの格納タイミングチヤ一トである。

図 3は、本発明の実施の形態 2によるメモリ制御装置の構成図である。図 4は、本発明の実施の形態 3によるメモリ制御装置の構成図である。図 5は、本明の実施の形態 4によるメモリ制御装置の構成図である。図 6は、本発明の実施の形態 5によるメモリ制御装置の構成図である。図 7は、本発明の実施の形態 6によるメモリ制御装置の構成図である。図 8は、本発明の実施の形態 7によるメモリ制御装置の構成図である。図 9は、本発明の実施の形態 8によるメモリ制御装置構成図である。図 1 0は、本発明の実施の形態 9によるメモリ制御装置の構成図である。

図 1 1は、本発明の各実施の形態を一括して構成したメモリ制御装置の構成図である。

図 1 2は、従来の技術によるメモリ制御装置の構成図である。

図 1 3は、従来の技術の D R AMからのリ一ドデータの格納タイミングチヤートである。

図 1 4 ( a ) は、本発明の実施の形態 2のライト Zリード処理の一例を説明するための図である。 . '

図 1 4 ( b ) は、本発明の実施の形態 2のライト/リード処理の一例を説明するための図である。

符号の説明

1 メモリ制御装置

1 1 取り込みクロック生成回路

1 2 ディレイ調節回路

1 3 リードデータを格納するレジスタ 14 比較用データを格納するレジスタ

1 5 比較回路.

1 6 タイマ

1 7 温度モニタ

18 電源零圧モニタ '

1 9 外都から書き換え可能なレジスタ

20 カウンタ

21 調停回路

31 DRAM

32 ブロック A

33 誤り検出ブロック

34 誤り訂正ブロック

1 00、 1 01 ィネーブル信号生成部

1 01 従来のメモリ制御装置

1 10、 1 22 データバス

1 12 ディレイ回路

1 13 リードデータ格納レジスタ

121 DRAM 発明を実施するための最良の形態

以下、本発明の実施の形態を、図面を参照して説明する。

(実施の形態 1)

本発明の実施の形態 1によるメモリ制御装置について、図 1、図 2を用いて説明する。図 1は本発明の実施の形態 1によるメモリ制御装置の構成図で、図において、 1はメモリ制御装置、 1 1は取り込みクロック生成回路、 1 2はディレイ調節回路、 1 3はリードデータレジスタ、 3 1は D R AMである。 1 0 0はイネ一プル信号生成部、 1 1 0はデータパスである。また、図 2は D R AM 3 1からリードしたデータをリードデータレジスタ 1 3に格納するタイミングを示した図である。

以上のような構成を有する、本発明の実施の形態 1によるメモリ制御装置の動作について、以下、説明を行うとともに、これにより、.本発明のメモリ制御方法の一実施の形態について説明を行う。

D R AM 3 1からリードされたデータがデータバス 1 1 0上に確定している時間（ t— d a t a ) はィネーブル信号生成部 1 0 0から出力されるィネーブル信号の周期によって決まっており、その時間内にリードデータをリードデータレジスタ 1 3に取り込まなければならない。

そこで、ディレイ調節回路 1 2は、取り込みクロック生成回路 1 1からの入力を受けると、遅延時間を調整して、調整された取り込みクロックをリードデータレジスタ 1 3へ出力する。これにより、データバス 1 1 0上にリードデータが確定している時間が、配線遅延などで前後しても、リードデータをリードデータレジスタ 1 3に格納することができる。このとき、' ディレイ調節回路 1 2内の遅延値の設定は次のように行う。あらかじめ D R AM 3 1の仕様および D R AM 3 1からめリードデータ、ィネーブル信号などの配線遅延から適切な遅延値を求めておき、リードデータの出力データバス 1 1 0上での確定時間のほぼ中央に取り込みクロックがくるような値にし、これを初期値として設定する。これにより、何らかの原因でリードデータがデータパス 1 1 0上で確定している時間が前後した場合、それに合わせてディレイ調節回路 1 2内の遅延値を設定し直すことで、リードデータを確実に取り込めるタイミングになるよう取り込みク口ックの遅延量を調節することができる。

以上のように本発明によれば、常にリ一ドデータがデータバス 1 1 0 上で確定している時間に確実にデータをリードデータレジスタ 1 3に取り込むことが可能となる。

なお、ディレイ調節回路 1 2の構成としては、複数の遅延素子を設けて、所望の遅延値に応じて取り込みク口ックを通過させる遅延素子の個数を変化させるようにしてもよいし、外部の C P U等の制御におうじて、遅延値を変化させるような手段としてもよい。 .

(実施の形態 2 )

本発明の実施の形態 2によるメモリ制御装置は、 D R AM 3 1に対してライト/リード動作が正常に行えているかを確認するために必要な回路を備えたものである。以下、図 3を用いて説明する。

図 3は本発明の実施の形態 2によるメモリ制御装置の構成図である。図において、図 1 と同一部または相当部には、同一符号を付し説明を省略する。また、 1 4は比較用データレジスタ、 1 5は比較回路、 1 9はレジスタ、 3 2はブロック Aである。なお、ィネーブル信号生成回路 1 0 0については、実施の形態 1 と同様の構成、動作を行うため記載を省略した。

以上のような構成を有する、本発明の実施の形態 2によるメモリ制御装置の動作について、以下、説明を行うとともに、これにより、本発明のメモリ制御方法の一実施の形態について説明を行う。

ブロック A 3 2から D R AM 3 1にデータがライされる際に、比較用データレジスタは、ブロック A 3 2から同一のデータを格納する。次に、実施の形態 1 と同様にして、リードデータレジスタ 1 3が D R AM 3 1からリードデータを取得、格納すると、比較回路 1 5は、リードデータレジスタ 1 3に格納されたデータと比較用データレジスタ 1 4 に格納されているデータとを比較する。

比較回路 1 5の比較結果が同一であれば、 D R AM 3 1にライトしたデータがリードデータが確定している時間内に取り込みク口ックが設定されており、比較結果に食い違いがあれば、取り込みクロックがずれているので、ディレイ調節回路 1 2は遅延値の再設定を行う必要があるということを確認することができる。

ここで D R AM 3 1内にライトされるデータおょぴその D R AM 3 1 内のアドレ^は、外部から書き換え可能なレジスタ 1 9に設定することで、指定することができる。以上のように、一旦 D R AM 3 1 と比較用データレジスタ 1 4とに同一のデータをライトしておいて、リードデータレジスタ 1 3にリードしたデータと、比較用データレジスタ 1 4内のデータとを比較する動作を、ライト Zリード処理と呼ぶ。なお、レジスタ 1 9には、他にディレイ調節回路 1 2内の遅延値データを設定しておいてもよいし、ディレイ調節回路 1 2に入力される取り込みクロックを反転し、そのクロックに対してディレイ調節回路 1 2內で調節を行うための反転制御データ等のデータを設定して、これをライトノリード処理に用いてもよい。ここで図 1 4に、反転制御データの一例を示す。図 1 4 ( a ) に示すように、リードデータの確定していないタイミングに取り込みクロックが設定されていた場合、反転制御データによって、図 1 4 ( b ) に示すように、ライト/リード処理時にその取'り込みクロックを反転させる。これにより、リードデータの確定しているタイミングに取り込みクロックを設定することができる。

一方、上記の動作においては、 D R AM 3 1からのリードデータが、データパス 1 1 0上に確定している範囲内に取り込みク口ックが設定されているのは確認できるが、リードデータの確定している範囲のどのタィミングに取り込みク口ックが設定されているかはわからない。この場合、少しの遅延によって取り込みクロックがリードデータの確定していない時間領域にずれてしまう可能性が生じる。このような場合は、任意の値を D R AM 3 1 へライトし、その値がリードできるかどう力 \ ディレイ調節回路 1 2に所定の遅延値を設定した後、前述の方法で確認する。次にディレイ調節回路 1 2内の遅延値を、従前の所定の値とは違う値に設定し、再びライトリード処理を行う。このとき、遅値は時間前方おょぴ後方のいずれに設定するかは任意でよいが、例えば前方、後方を交互に設定することにより、，遅延値のずれの方向を判定することが可能となる。

遅延値を変更しながら、ライト Zリード処理を繰り返すことにより、設定される遅延値がある値からある値までの所定の範囲内では、 D R A M 3 1 へライトした値をリードできることが確認できる。ディレイ調節回路 1 2は、この所定の範囲を持つ遅延値の中心の値を、最終的な遅延値として設定する。

以上のように、本実施の形態によるメモリ制御装置によれば、 D R A M 3 1のデータを確実にリードできるタイミングに取り込みクロックを設定することが可能となる。

(実施の形態 3 )

本発明の実施の形態 3によるメモリ制御装置は、ディレイ調節処理を外部信号投入時に行うようにしたものである。以下、図 4を用いて説明する。

図 4は本発明の実施の形態 3によるメモリ制御装置の構成図である。図において、図 1 と同一部または相当部には、同一符号を付し説明を省略する。また、 2 1は調停回路である。またくィネーブル信号生成回路 1 0 0については、実施の形態 1 と同様の構成、動作を行うため記載を省略した。

以上のような構成を有する、本発明の実施の形態 3によるメモリ制御装置の動作について、以下、説明を行うとともに、これにより、本発明のメモリ制御方法の一実施の形態について説明を行う。

'外部信号としてメモリ制御装置 1に入力される信号としては、電源ォンを示す信号やリセット信号、電源のスリプ状態からの復帰を示す信号などがある。

本実施の形靡によるメモリ制御回路においては、ディレイ調節回路 1 2が、これもの外部信号が投入された際にディレイ調節処理を行うことで、ブロック A32が DRAM31にアクセスする前に設定をすることができ、 DRAM3 1からのリードデータを確実にリードデータレジスタ 1 3に取り込むことができる。

さらに、調停回路 21 ブロック A 32が DRAM 31に対してァクセスしていないことを確認し、その間にディレイ調節回路 1 2はディレイ調節処理を行う。

以上のように本発明によれば、ブロック A32の DRAM 31へのァクセスを中断することなく、 DRAM31がアクセスされてない時間を有効に使うことができ、常に DRAM 3 1のデータを確実にリードすることが可能となる。

なお、本実施の形態は、実施の形態 2の構成に調停回路 21を搭載したものとして説明を行ったが、調停回路は実施の形態 1 構成に付加するようにしてもよく、この場合も本実施の形態と同様の効果が得られる _c (実施の形態 4) .

図 5は本発明の実施の形態 4によるメモリ制御装置の構成図である。図において、図 1〜図 4と同一部または相当部には、同一符号を付し説明を省略する。また、 1 6はタイマ、 20はカウンタである。また、ィネーブル信号生成回路 100については、実施の形態 1と同様の構成、動作を行うため記載を省略した。

以上のような構成を有する、本発明の実施の形態 4によるメモリ制御装置の動作について、以下、説明を行うとともに、これにより、本発明のメモリ制御方法の一実施の形態について説明を行う。ただし、実施の形態 2〜4と共通する部分は省略し、相違点だけを述べる。

メモリ制御装置 1が動作中、温度や電源電圧の変化などでデータバス 1 1 0に配線 ¾延が変化し、リードデータが取り込めなくなる可能性が生じる。こめような場合、タイマ 1 6によって時間設定をし、ディレイ調節回路 1 2が、タイマ 1 6に設定された、本発明の所定の時間の一例である一定の時間間隔でディレイ調節処理を行うようにする。これにより、定期的に最適な遅延値の設定が可能となる。このとき、図 5に示すように、一定の時間間隔は、外部からレジスタ 1 9によて設定して、調節可能でもよいし、ディレイ調節回路 1 2にて保持される固定値であつてもよい。もちろんレジスタ 1 9は省いた構成としてもよい。

なお、上記の動作において、調停回路 2 1がブロック A 3 2の D R A 3 1へのアクセスを許可しており、アクセスがなされている最中である場合は、そちらを優先し、ディレイ調節処理は行わないようにするか、あるいはブロック A 3 2の D R AM 3 1へのアクセスが終了後、ディレイ調節処 aを行うようにする。

また、ブロック A 3 2の D R AM 3 1へのアクセスが続いてしまう場合は、カウンタ 2 0がブロック A 3 2がアクセス優先された回数をカウントし、カウント値がインクリメントして一定回数に達した場合は、ブロック A 3 2の優先順位を下げ、ディレイ調節回路 1 2がディレイ調節処理を行うようにする。

以上のように、本実施の形態によるメモリ制御装置によれば、定期的に遅延値を調節することで常に D R AM 3 1のデータを確実にリ一ドすることが可能となる。

(実施の形態 5 ) 図 6は本発明の実施の形態 5によるメモリ制御装置の構成図である。図において、図 1〜図 4と同一部または相当部には、同一符号を付し説明を省略する。また、 1 7は温度モニタである。また、ィネーブル信号生成回路 100については、実施の形態 1と同様の構成、'動作を行うため記載を省略した。 '

以上のような構成を有する、本発明の実施の形態 5によるメモリ制御装置の動作について、以下、説明を行うとともに、これにより、本発明のメモリ制御方法の一実施の形態について説明を行う。ただし、実施の形態 2〜4と共通する部分は省略し、相違点だけを述べあ。

メモリ制御装置 1が動作中、温度の変化などでデータバス 1 10に配線遅延が変化し、リードデータが取り込めなくなる可能性が生じる。このような場合、温度モニタ 17が、 DRAM31およびメモリ制御装置 1の温度をモニタし、ブロック A 32が以前に DRAM 31にアクセスした際の温度から、変化があった場合に、ディレイ調節回路 1 2がディレイ調節処理を行う。これにより、動作時の温度変化に応じて最適な遅延値の設定が可能となる。また、図 6に示すように、ディレイ調節回路 12がディレイ調節を行う際の温度は、以前の DRAM 31およびメモリ制御装置 1の温度に限らず、外部からレジスタ 19によって設定可能な値であってもよい。もちろんレジスタ 19は省いた構成としてもよい。なお、上記の動作において、調停回路 21がブロック A32の DRA M31へのアクセスを許可しており、アクセスがなされている最中である場合は、そちらを優先し、ディレイ調節処理は行わないようにするか、あるいはブロック A32の DRAM31へのアクセスが終了後、ディレイ調節処理を行うようにする。

また、ブロック A32の DRAM 3 1へのアクセスが続いてしまう場合は、カウンタ 20がプロック A 32がアクセス優先された回数をカウントし、カウント値が一定回数に達した場合は、ブロック A 3 2の優先順位を下げ、ディレイ調節回路 1 2がディレイ調節処理を行うようにする。

以上のように本実施の形態によるメモリ制御装置によれば、予測していない温度変化によつて配線遅延が生じても遅延値を調節することで、常に D R AM 3 1のデータを確実にリードすることが可能となる。

(実施の形態 6 )

図 7は本発明の実施の形態 6によるメモリ制御装置の構成図である。図において、図 1〜図 4と同一部または相当部には、同一符号を付し説明を省略する。また、 1 8は電源電圧モニタである。また、ィネーブル信号生成回路 1 0 0については、実施の形態 1と同様の構成、動作を行うため記載を省略した。

以上のような構成を有する、本発明の実施の形態 5によるメモリ制御装置の動作について、以下、説明を行うとともに、これ (こより、本発明のメモリ制御方法の一実施の形態について説明を行う。ただし、実施の形態 2〜5と共通する部分は省略し、相違点だけを述べる。 .

メモリ制装置 1が動作中、電源電圧の変化などでデータパス 1 1 0 に配線遅延が変化し、リードデータが取り込めなくなる可能性が生じる。このような場合、電源電圧モニタ 1 8が、メモリ制御装置 1の電源電圧をモニタし、ブロック A 3 2が前に D R AM 3 1にアクセスした際の電圧から、変化があった場合にディレイ調節回路 1 2がディレイ調節処理を行う。これにより、動作時の電圧変化に応じて最適な遅延値の設定が可能となる。また、図 7に示すように、ディレイ調節回路 1 2がディレィ調節を行う際の電圧は、ブロック A 3 2が前に D R AM 3 1にァクセスした際の電圧に限らず、外部からレジスタ 1 9によって設定可能な値であってもよい。もちろんレジスタ 1 9は省いた構成としてもよい。なお、上記の動作において、調停回路 2 1がブロック A 3 2の D R A M 3 1へのアクセスを許可しており、アクセスがなされている最中である場合は、そちらを優先し、ディレイ調節処理は行わないようにするか、あるいはブロック A 3 2の D R AM 3 1へのアクセスが終了後、ディレイ調節処理^行うようにする」

また、ブック A 3 2の D R AM 3 1へのアクセスが続いてしまう場合は、カウンタ 2 0がプロック A 3 2がアクセス優先された回数をカウントし、カウント値が一定回数に達した場合は、ブロック A 3 2の優先順位を下げ、ディレイ調節回路 1 2がディレイ調節処理を行うようにする。

以上のように本実施の形態によるメモリ制御装置によれば、予測していない電源電圧変化によって配線遅延が生じても遅延値を調節することで常に D R AM 3 1のデータを確実にリ一ドすることが可能となる。

なお、本実施の形態の電源電圧モニタは本発明の電圧モエタの一例であり、本発明の電圧モニタは、上記の実施の形態の動作に限らず、メモリ制御装置內の所定の部位、もしくはデータアクセスを行うプロックの電圧をモニタするようにしてもよい。

(実施の形態 7 ) . '

図 8は本発明の実施の形態 7によるメモリ制御装置の構成図である。図において、図 1〜図 4と同一部または相当部には、同一符号を付し説明を省略する。また、 3 3は誤り検出ブロックである。また、イネーブル信号生成回路 1 0ひについては、実施の形態 1 と同様の構成、動 \作を行うため記载を省略した。

以上のような構成を有する、本発明の実施の形態 7によるメモリ制御装置の動作について、以下、説明を行うとともに、これにより、本発明のメモリ制御方法の一実施の形態について説明を行う。ただし、実施の形態 2〜4と共通する部分は省略し、相違点だけを述べる。

誤り検出ブロック 33が DRAM 31にアクセスすることによって誤り検出を行った結果誤りが検出された場合、実際に誤りが生じている他に DRAM31に記録されているデータを確実に取り込めてない可能性も考えられる。. ' 。

このような場合は、誤り検出対象となる符号語の特定数あたりの誤り検出の回数をカウンタ 20によって計数し、その回数が一定数よりも大きくなつた場合に、ディレイ調節回路 12がディレイ調節処理を行う。このとき、誤り検出回数の一定数は、外部から書き換え可能なレジスタ 1 9に設定してもよいし、あらかじめ定数として DRAM 31に保持しておいてもよい。 DRAM3 1に保持する場合は、レジスタ 1 9は省略した構成としてもよい。

なお、上記の動作において、調停回路 21がプロック A32の DR A M31へのアクセスを許可しており、アクセスがなされている最中である場合は、そちらを優先し、ディレイ調節処理は行わないようにするか、あるいはブロック A 32の DRAM31へのアクセスが終了後、ディレイ調節処 aを行うようにする。

また、ブロック A32の DRAM 31へのアクセスが続いてしまう場合は、カウンタ 20がブロック A32がアクセス優先された回数を力ゥントし、カウント値が一定回数に達した場合は、プロ.ック A32の優先順位を下げ、ディレイ調節回路 12がディレイ調節処理を行うようにする。

以上のように、本実施の形態によるメモリ制御装置によれば、 DRA M3 1のリードが正確に行われてないことによる誤り検出数の増加を防ぐことが可能となる。

(実施の形態 8) . 図 9は本発明の実施の形態 8によるメモリ制御装置の構成図である。図において、図 1〜図 4と同一部または相当部には、同一符号を付し説明を省略する。また、 3 4は誤り訂正ブロックである。また、イネーブル信号生成回路 1 0 0については、実施の形態 1 と同様の構成、動作を行うため記載を省略した。 '

以上のような構成を有する、本発明の実施の形態 8によるメモリ制御装置の動作について、以下、説明を行うとともに、これにより、本発明のメモリ制御方法の一実施の形態について説明を行う。ただし、実施の形態 2〜4と共通する部分は省略し、相違点だけを述べる。

誤り訂正プロック 3 4が D R AM 3 1にアクセスすることによって誤り訂正を行った結果訂正が発生した場合、実際に誤りが含まれている他に D R AM 3 1に記録されているデータを確実に取り込めてない可能性も考えられる。

このような場合は、誤り訂正の回数をカウンタ 2 0によって計数し、その訂正回数が一定数よりも大きくなった場合に、ディレイ調節回路 1 2がディレイ調節処理を行う。このとき、誤り訂正回数の一定数は、あるいは外部から書き換え可能なレジスタ 1 9に設定された数にしてもよいし、あらかじめ定数として D R AM 3 1に保持しておいてもよい。 D R AM 3 1に保持する場合は、レジスタ 1 9は省略した構成としてもよい。

なお、上記の動作において、調停回路 2 1がブロック A 3 2の D R A M 3 1へアクセスを許可しており、アクセスがなされている最中である場合は、そちらを優先し、ディレイ調節処理は行わないようにするか、あるいはブロック A 3 2の D R AM 3 1へのアクセスが終了後、ディレイ調節処理を行うようにする。 '

また、ブロック A 3 2の D R AM 3 1へのアクセスが続いてしまう場合は、カウンタ 20がブロック A 32がアクセス優先された回数を力ゥントし、カウント値が一定回数に達した場合は、ブロック A32の優先順位を下げ、ディレイ調節回路 1 2がディレイ調節処理を行うようにする。このときの回数も、レジスタ 1 9に設定する力、 DRAM31に保持するようにしてもよい。 '

以上のように、本実施の形態によるメモリ制御装置によれば、 DRA M31のリードが正確に行われてないことによる誤り訂正不能数の増加を防ぐことが可能となる。

(実施の形態 9)

図 10は本発明の実施の形態 9によるメモリ制御装置の構成図である。図において、図 1〜図 4と同一部または相当部には、同一符号を付し説明を省略する。ただし、ィネーブル信号生成回路 100については、実施の形態 1と同様の構成、動作を行うため記載を省略した。

以上のような構成を有する、本発明の実施の形態 9によるメモリ制御装置の動† こついて、以下、説明を行うとともに、これにより、本発明のメモリ制御方法の一実施の形態について説明を行う。ただし、実施の形態 2〜4と共通する部分は省略し、相違点だけを述べる。

本実施の形態によるメモリ制御装置は、プロック A3 '2の書き込み回数に応じてディレイ調節処理を行うものであり、ブロック A32が DR A 31に対してライトした回数をカウンタ 20によって計数し、そのライトした回数が一定数よりも大きくなった場合に、ディレイ調節回路 12がディレイ調節処理を行う。このとき、ライト回数の一定数は、外部から書き換え可能なレジスタ 19に設定してもよいし、，あらかじめ定数として DRAM3 1に保持しておいてもよい。 DRAM31に保持する場合は、レジスタ 19は省略した構成としてもよい。

以上のように、本実施の形態によるメモリ制御装置によれば、 DRA M 3 1へのライト回数が特定回数になる度に遅延値を調節することで、常に D R AM 3 1のデータを確実にリードすることが可能となる。

なお、本発明の各実施の形態によるメモリ制御装置は、図 1 1に示すように、 1つのメモリ制御装置内に実現してもよく、この場合、メモリ制御装置を取り卷く環境、データアクセスの状況、回数といった各種条件に応じて、最適のデータ取り込みタイミングを得ることができる。

また、本発明のメモリは、各実施の形態においては D R AMとしたが、他には S R AMとしてもよく、この場合も上述したのと同様の効果が得られる。

また、本発明の各実施の形態は、 D R AMがィネーブル信号の出力によりリードデータをデータパス 1 1 0に出力する構成として説明を行つたが、本発明は、 S D R AMのようなメモリを対象に、その動作がすぺてクロックに同期しており、ィネーブル信号を用いることなくデータを出力して、データバス上に確定することができるメモリに対するメモリ制御装置として実現してもよい。すなわち、本発明は、ィネーブル信号生成部 1 0 0やそれに相当する手段を持たないメモリ制御装置として実また、上記各実施の形態においては、ディレイ調節回路 1 2の遅延値は、温度モニタ 1 7が測定する温度または電源電圧モニタ 1 8が測定する電圧に基づき可変するようにしてもよい。さらに、タイマ 1 6およびカウンタ 2 0によって設定された所定の周期に基づき可変するようにしてもよい。

また、上記の説明においては、本発明の実施の形態におけるメモリ制御装置について説明を行ったが、本発明は、上述した本発明のメモリ制御装置の全部または一部の手段（または、装置、素子、回路、部等）の機能をコンピュータにより実行させるためのプログラムであって、コンピュータと協働して動作するプログラムであってもよい。

また、本発明は、上述した本発明のメモリ制御方法の全部または一部のステップ（または、工程、動作、作用等）の動作をコンピュータにより実行させるためのプログラムであって、コンピュータと協働して動作するプログラムであってもよい i

本発明は、' 上述.した本発明のメモリ制御装置の全部または一部の手段の全部または一部の機能をコンピュータにより実行させるためのプログラムを担持した媒体であり、コンピュータにより読み取り可能且つ、読み取られた前記プログラムが前記コンピュータと協動して前記機能を実行する媒体であってもよい。

本発明は、上述した本発明のメモリ制御方法の全部または一部のステップの全部または一部の動作をコンピュータにより実行させるためのプログラムを担持した媒体であり、コンピュータにより読み取り可能且つ、読み取られた前記プログラムが前記コンピュータと協動して前記動作を実行する媒体であってもよい。

なお、本発明の一部の手段（または、装置、素子、回路、部等）、本発明の一部のステップ（または、工程、動作、作用等）とは、それらの複数の手段またはステツプの内の、幾つかの手段またはステツプを意味し、あるいは、一つの手段またはステップの內の、一部の機能または一部の動作を意味するものである。

また、本発明の一部の装置（または、素子、回路、部等）とは、それらの複数の装置の内の、幾つかの装置を意味し、あるいは、一つの装置の内の、一部の手段（または、素子、回路、部等）を意味し、あるいは、一^ 3の手段の内の、一部の機能を意味するものである。

また、本発明のプログラムを記録した、コンピュータに読みとり可能な記録媒体も本発明に含まれる。また、本発明のプログラムの一利用形態は、コンピュータにより読み取り可能な記録媒体に記録され、コンピュータと協働して動作する態様であっても良い。

また、本発明のプログラムの一利用形態は、伝送媒体中を伝送し、コンピュータにより読みとられ、 πンピュータと協働して動作する態様であっても良ヽ。 . .

また、本発明のデータ構造としては、データベース、データフォーマット、データテーブル、データリスト、データの種類などを含む。

また、記録媒体としては、 R OM等が含まれ、伝送媒体としては、ィンターネット等の伝送媒体、光 ·電波 ·音波等が含まれる。

また、上述した本発明のコンピュータは、 C P U等の純然たるハードウエアに限らず、ファームゥ-ァや、 O S、更に周辺機器を含むものであっても良い。

なお、以上説明した様に、本発明の構成は、ソフトゥア的に実現しても良いし、ハードウェア的に実現しても良い。産業上の利'用可能性 . 以上説明したところから明らかなように、本発明によれば、リードデータを取り込むタイミングを調節することができ、さまぎまな状況に対しても確実にリドデータを取り込むことが可能となる。

Claims

請求の範囲

1 . クロックを生成するクロック生成回路と、

前記クロックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節回路と、

前記取り达みクロックに基づき、メモリに記録されてるデータをリ一ドして格納するリ一ドデータレジスタとを備えたメモリ制御装置。

2 . 前記ディレイ調節回路は、該メモリ制御装置周辺の環境変化に基づき前記ディレイ調節処理を開始する請求項 1に記 ¾のメモリ制御装置。

3 . 前記ディレイ調節回路は、所定の周期にて前記ディレイ調節処理を開始する請求項 1に記載のメモリ制御装置。

4 . 前記ディレイ調節回路は、前記メモリに対する誤り検出または誤り訂正の動作に基づきディレイ調節処理を開始する請求項 1に記載のメモリ制御装置。

5 . 前記ディレイ調節回路は、該メモリ制御装置周辺の環境変化に基づき前記遅延値を可変する請求項 1から 4のいずれかに記載のメモリ制御装置。 '-

6 . 前記ディレイ調節回路は、所定の周期に基づき前記遅延値を可変する請求項 1から 4のいずれかに記載のメモリ制御装置。

7 . 前記ディレイ調節回路は、 1つまたは複数の遅延素子を有し、前記クロックに所定数の前記遅延素子を経由させることにより、前記ク口ック遅延処理を行う請求項 1に記載のメモリ制御装置。

8 . 前記ディレイ調節回路は、外部からの制御により、前記ディレィ調節処理における遅延量を調節できる請求項 1に記載のメモリ制御装

9 . 前記メモリへの記録対象となるデータと同一のデータを格納する比較用データレジスタと、

前記リードデータレジスタに格納されたデータと、前記比較用データレジスタに格納されているデータとを比較する比較回路とを備え、前記メモリ内の所定のァドレスおよび前記比較用データレジスタに所定のデータがライトされた後、前記リードデータレジスタは、前記所定のデータをリードし、前記比較回路は、前記リードデータレジスタ内の前記所定のデータと、前記比較用データレジスタ内の俞記所定のデータとを照合するライト /リード確認処理を行う請求項 1から 8のいずれかに記載のメモリ制御装置。

1 0 . 外部から内容を書き換え可能なレジスタをさらに備え、前記比較回路は、前記レジスタに設定されたデータを用いて、前記ライト/リード確認処理を行う請求項 9に記載のメモリ制御装置。

1 1 . 前記レジスタには、前記メモリの前記所定のアドレスが少なくとも設定される請求項 9記載のメモリ制御装置。

1 2 . 前記ディレイ調節回路は、前記ライト /リード確認処理の終了後、前記ディレイ調節処理を行い、 . '

前記比較回路は、前記ディレイ調節処理が行われた後、再び前記ライト Zリード確認処理を行うライト Zリード繰り返し確認処理を行い、前記ライト /リード確認処理、または前記ライト Z'リード確認処理おょぴ前記ライトノリード繰り返し確認処理により、前記遅延値は最適化される請求項 9または 1 0に記載のメモリ制御装置。

1 3 . 外部からの制御信号入力時に、前記ディレイ調節回路は、前記ディレイ調節処理を行う請求項 1から 8のいずれかに記載のメモリ制

1 4 . 前記外部信号は、前記メモリ制御装置の電源投入を示す信号である請求項 1 3に記載のメモリ制御装置。

1 5 . 前記外部信号は、前記メモリ制御装置の初期化またはリセットを示す信号である請求項 1 3に記載のメモリ制御装置。

1 6 . 前言己外部信号は、前記メモリ制御装置のスリープ状態からの ' 復帰を示す信号である請求項 1 3に記載のメモリ制御装置。

1 7 . 前記メモリに対してアクセス権を有するブロックのアクセス

. を確認すると共に、該ブロックのアクセスの優先順位を決定する調停回路をさらに備え、

前記調停回路が、前記ブロックが前記メモリにアクセスしていないことを少なくとも確認した場合、前記ディレイ調節回路は、前記ディレイ調節処理を行う請求項 9または 1 0に記載のメモリ制御装置。

1 8 . 前記調停回路が、前記ブロックが前記メモリにアクセスしていることを確認した場合、前記ディレイ調節回路は、前記ディレイ調節処理を行わない請求項 1 7に記載のメモリ制御装置。

1 9 . 外部または前記レジスタによって設定可能な所定の回数を力ゥントするカウンタをさらに備え、

前記調停回路が、前記プロックが前記メモリにァクセしていることを確認すれば、前記ディレイ調節回路は、前記ディレイ調節処理を行わないとともに、前記カウンタの値をインクリメントし、前記カウンタの値が所定の値になれば、前記ディレイ調節処理を行う請求項 9または 1 0に記載のメモリ制御装置。

2 0 . 時間計測を行うタイマをさらに備え、

前記タイマの時間計測に基づき、前記ディレイ調節回路は、所定の時間ごとに前記ディレイ調節処理を行う請求項 1 9に記載のメモリ制御装

2 1 . 前記レジスタには、前記所定の時間が設定可能である請求項 2 1に記載のメモリ制御装置。

2 2 . 温度を計測する温度モニタをさらに備え、

前記メモリに対してアクセス権を有する前記プロックの温度変化に基づき、前記ディレイ調節回路は前記ディレイ調節処理を行う請求項 9 、 1 0，ま汔は 1 ,9のいずれかに記載のメモリ制御装置。，

2 3 . 前記レジスタには、所定の温度が設定可能であり、

前記温度モニタが、前記所定の温度を検出した場合、前記ディレイ調節処理が行われる請求項 2 2に記載のメモリ制御装置。'

2 4 . 電圧を計測する電圧モニタをさらに備え、

前記メモリに対してアクセス権を持つプロックまたは該メモリ制御装置の電圧変化に基づき、前記ディレイ調節回路は、前記ディレイ調節処理を行う請求項 9、 1 0，または 1 9のいずれかに記載のメモリ制御装置。 .

2 5 . 前記レジスタには、所定の電圧が設定可能であり、

前記電圧モニタが、前記所定の電圧以上の電圧を検出した場合、前記ディレイ調節処理が行われる請求項 2 4に記載のメモリ制御装置。

2 6 . 前記メモリに対してアクセス権を持つ誤り検出プロックが前記メモリにアクセスすることによって誤り検出を行った場合に、誤り検出対象となる符号語の特定個数あたりの誤り検出回数が、所定の回数より大きくなつた場合、前記ディレイ調節回路は、前記ディレイ調節処理を行う請求項 9、 1 0，または 1 9のいずれかに記載のメモリ制御装置 _c 2 7 . 前記メモリに対してアクセス権を持つ誤り訂正プロックが前記メモリにアクセスすることによって誤り訂正を行った場合に、誤り訂正回数が、所定の回数より大きくなつた場合、前記ディレイ調節回路は、前記ディレイ調節処理を行う請求項 9、 1 0，または 1 9のいずれかに記載のメモリ制御装置。

2 8 . 前記メモリに対してアクセス権を持つ前記プロックが前記メモリにデータをライトした回数が所定の回数となった場合、前記ディレィ調節回路は、前記ディレイ調節処理を行う請求項 9、 1 0，または 1 9のいずれかに記載のメモリ制御装置。

2 9 . 前記レジスタには、前記所定の回数が設定可能である請求項 2 6から 2 8のいずれかに記載のメモリ制御装置。

3 0 . クロックを生成するクロック生成工程と、

前記ク口ックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節工程と、

前記取り込みク口ックに基づき、メモリに記録されているデータをリードしてリードデータレジスタに格納するリ一ドデータレジスタ格納ェ程とを備えたメモリ制御方法。 '

3 1 . 前記ディレイ調節工程は、該メモリ制御装置周辺の環境変化に基づき前記ディレイ調節処理を開始する請求項 3 0に記載のメモリ制御方法。 .

3 2 . 俞記ディレイ調節工程は、所定の周期にて前記ディレイ調節処理を開始する請求項 3 0に記載のメモリ制御方法。 . '

3 3 . 前記ディレイ調節工程は、前記メモリに対する誤り検出または誤り訂正の動作に基づきディレイ調節処理を開始する請求項 3 0に記載のメモリ制御工程。

3 4 . 前記メモリへの記録対象となるデ^"タと同一のデータを比較用データレジスタに格納する比較用データレジスタ格納工程と、前記リードデータレジスタにて格納されたデータと、前記比較用データレジスタ工程にて格納されているデータとを比較する比較工程とを備え、前記メモリ内の所定のァドレスおよび前記比較用データレジスタに所定のデータがライトされた後、前記リードデータレジスタから、前記所定のデータをリードし、前記比較工程において、前記リードデータレジスタ内の前記所定のデータと、前記比較用データレジスタ内の前記所定のデータとを照合するライト Zリード確認処理を行う請求項 3 0に記載のメモリ制御方法。，

3 5 . 請求項 1に記載のメモリ制御装置の、クロックを生成するクロック生成回路と、前記クロックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節回路と、前記取り込みクロックに基づき、メモリに記録されているデータをリードして格納するリ一ドデータレジスタとの全部または一部としてコンピュータを機能させるためのプログラム。

3 6 . 請求項 3 0に記載のメモリ制御方法の、クロックを生成するク口ック生成工程と、

前記ク口ックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り.込みクロックとして出力するディレイ調節工程と、

前記取り込みクロックに基づき、メモリに記録されているデータをリードしてリードデータレジスタに格納するリ一ドデータレジスタ格納ェ程との全部または一部をコンピュータに実行させるためのプログラム。

3 7 . 請求項 1に記載のメモリ制御装置の、クロックを生成するクロック生成回路と、前記クロックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節回路と、前記取り込みクロックに基づき、メモリに記録されているデータをリードして格納するリ一ドデータレジスタとの全部または一部としてコンピュータを機能させるためのプログラムを担持した媒体であって、コンピュータにより処理可能なことを特徴とする媒体。

3 8 . 請求項 3 0に記載のメモリ制御方法の、クロックを生成するクロック生成工程と、前記クロックに、可変する遅延値にて遅延させるディレイ調節処理を行い、取り込みクロックとして出力するディレイ調節工程と、前記取り込みクロックに基づき、メモリに記録されているデータをリードしてリードデータレジスタに格納するリ一ドデータレジス ' タ格納工程との全部または一部をコンピュータに実行させるためのプログラムを担持した媒体であって、コンピュータにより処理可能なことを特徴とする媒体。