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WO1999065076A1 - Semiconductor device and method for manufacturing the same - Google Patents

Semiconductor device and method for manufacturing the same Download PDF

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WO1999065076A1
WO1999065076A1 PCT/JP1998/002506 JP9802506W WO9965076A1 WO 1999065076 A1 WO1999065076 A1 WO 1999065076A1 JP 9802506 W JP9802506 W JP 9802506W WO 9965076 A1 WO9965076 A1 WO 9965076A1
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WO
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semiconductor device
wirings
groove
semiconductor chip
manufacturing
Prior art date
Application number
PCT/JP1998/002506
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English (en)
French (fr)
Inventor
Kouji Tsuchiya
Noriyuki Takahashi
Keisuke Takahashi
Original Assignee
Hitachi, Ltd.
Hitachi Yonezawa Electronics Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technique which is effective when applied to a chip size package (CSP) type semiconductor device.
  • CSP chip size package
  • CSPs whose package dimensions are almost the same as or slightly larger than those of semiconductor chips, are capable of high-density packaging equivalent to bare-chip packaging, and are relatively inexpensive to manufacture.
  • Demand in the field of small and light electronic devices such as digital cameras and notebook computers is increasing rapidly.
  • the above CSPs come in a variety of package forms.
  • ball grids are used in which solder bumps are attached to one surface of a package substrate on which chips are mounted, and the solder bumps are reflow soldered to the surface of the printed wiring board.
  • An array (gall Grid Array; BGA) structure is adopted.
  • BGA gallium Grid Array
  • TCP lape carrier package
  • tape BGA tape BGA
  • the package substrate on which the chip is mounted is made of insulating tape such as polyimide
  • Japanese Patent Application Laid-Open No. 8-293510 discloses another embodiment of a CSP having a BGA structure and a method of manufacturing the same.
  • a flat molded product made of epoxy resin with a concave groove for chip mounting in the center of one surface is molded by transfer molding, and at the same time, The wiring member, which has been bent so as to correspond to the wall surface, is integrally formed with the flat molded product to form a package substrate.
  • the chip is mounted (with a pellet) inside the above-mentioned groove, and the chip and the wiring fixed to the wall surface of the groove are connected with a wire, and then the potting resin is filled inside the groove and the chip is filled. Is sealed.
  • the package base A CSP is completed by applying solder resist on one side of the board, opening a part of it, exposing a part of the wiring, and joining solder bumps to it.
  • ⁇ 3 8 adopting the 80 structure means that thermal stress such as temperature cycling caused by the difference in thermal expansion coefficient between the package board and the printed wiring board after mounting, There is also a problem that the reliability after mounting on the board is inferior to QFP due to the structure that allows easy concentration.
  • an underfill resin is used in the gap between the package substrate and the printed wiring board to relieve stress (eg, April 1990, Transactions of the Institute of Electronics, Information and Communication Engineers, Cll Vol. J73-C-II No. 9 p516- 524) is also used, but in this case, an increase in the number of manufacturing processes and an increase in manufacturing costs are inevitable in exchange for improved reliability.
  • An object of the present invention is to provide a technique for realizing a CSP with low cost and high reliability.
  • a semiconductor chip is mounted inside a concave groove provided on a first surface of a package substrate, and each of a plurality of wirings formed on the first surface around the concave groove is provided.
  • One end of the semiconductor chip is electrically connected to the semiconductor chip via a wire, the semiconductor chip is sealed with a resin filled in the concave groove, and a part of each of the plurality of wirings is provided.
  • Bump electrode is connected to the surface of the land formed A surface of one end of each of the plurality of wirings to which the wires are connected, a surface of the plurality of wirings excluding the surface of the land portion, and the first surface of the package substrate.
  • An insulating layer is applied to each of the second surfaces.
  • the semiconductor chip is sealed with the resin, the bump electrode is connected to a surface of the land formed on a part of each of the plurality of wires, and the plurality of wires connected to the wires
  • the insulating layer is provided on the surface of one end of each of the plurality of wirings, the surface of the plurality of wirings excluding the surface of the land portion, and the surface of a second surface of the package substrate opposite to the first surface.
  • the manufacturing cost is minimized by simplifying the package substrate.
  • FIG. 1 is a plan view of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a plan view showing a state in which the potting resin has been removed from the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view taken along the line III-III of FIG.
  • FIG. 4 is an enlarged cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5A is an overall plan view of a matrix substrate used for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 5B is a cross-sectional view taken along line BB of FIG. It is a figure.
  • FIG. 6 is a plan view of a main part of a matrix substrate used for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of a main part of a matrix substrate used for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 8 is a plan view of a main part of a glass-epoxy single-layer plate showing a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 9 is an enlarged cross-sectional view of a glass-epoxy single-layer plate showing a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 10 is a plan view of a main part of a glass epoxy single-layer plate showing a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 11 is a fragmentary cross-sectional view of a glass-epoxy single-layer plate showing a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 12 is a plan view of a main portion of a glass epoxy single-layer plate showing a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 13 is a fragmentary cross-sectional view of a glass-epoxy single-layer plate showing a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 14 to FIG. 16 are plan views of a main part of a glass-epoxy single-layer plate showing a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 17 is a cross-sectional view of a main part of a single-layer glass epoxy plate illustrating a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 18 is a plan view of relevant parts of a matrix substrate, illustrating a method for manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 19 is a fragmentary cross-sectional view of the matrix substrate, illustrating the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 20 is a plan view of a main part of a matrix substrate showing a method for manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 21 is a fragmentary cross-sectional view of the matrix substrate, illustrating the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIGS. 22A and 22B are explanatory diagrams illustrating a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 23 is a cross-sectional view of a main part of a matrix substrate, illustrating the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIGS. 24 (a), (b), and (c) are explanatory views of a sealing method using a potting resin.
  • FIG. 25 is an explanatory diagram of a method of connecting solder bumps.
  • FIG. 26 to FIG. 30 are explanatory diagrams of the dicing method of the matrix substrate.
  • FIG. 31 is a cross-sectional view showing a state where the semiconductor device according to the first embodiment of the present invention is mounted on a printed wiring board.
  • FIG. 32 and FIG. 33 are cross-sectional views of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 34 is a cross-sectional view of a semiconductor device according to Embodiment 3 of the present invention.
  • FIG. 35 is a sectional view of a multi-chip module in which semiconductor devices according to the third embodiment of the present invention are stacked.
  • FIG. 1 is a plan view showing the CSP of the present embodiment with its board mounting surface facing upward
  • FIG. 2 is a plan view showing the CSP with a potting resin removed
  • FIG. FIG. 1 is a sectional view taken along the line m-m of FIG.
  • the CSP of the present embodiment includes a rectangular package substrate 2 made of synthetic resin having a plurality of wirings 1 formed on one surface (substrate mounting surface).
  • a square groove 3 is formed in the center of the surface of the package substrate 2 where the wiring 1 is formed (substrate mounting surface), and a semiconductor chip 4 on which LSIs such as microcomputers and ASICs are formed. Is mounted with its element formation surface facing up.
  • the semiconductor chip 4 is fixed to the bottom surface of the concave groove 3 by an adhesive 5 such as Ag paste, and is hermetically sealed by a potting resin 6 filled in the concave groove 3.
  • each of the plurality of wirings 1 formed on the package substrate 2 extends to an intermediate portion of the side wall of the concave groove 3, and a wire 7 having one end bonded thereto is interposed therebetween. 4 is electrically connected to the bonding pad BP. Further, the other end of each of the plurality of wirings 1 extends to the periphery of the package substrate 2 on which the solder resist 8, which is an insulating layer for protecting the wirings 1, is applied. At the periphery, lands 1 A are formed by removing a part of solder resist 8 to expose wiring 1, and external connection terminals of CSP are formed on the surface of each land 1 A.
  • the constituent solder bumps 9 are connected. In the CSP of the present embodiment, for example, 136 solder bumps 9 are arranged in two rows along the outer periphery of the concave groove 3.
  • the other surface of the package substrate 2 facing the surface on which the wiring 1 and the concave groove 2 are formed is a flat surface, and a solder resist 8 is applied to the surface. That is, the CSP of the present embodiment covers the surface of the wiring 1 formed on one surface (substrate mounting surface) of the package substrate 2 with the solder resist 8 and also solders the other surface on which the wiring 1 is not formed. Coated with resist 8.
  • FIG. 4 is an enlarged sectional view showing a part of the package substrate 2.
  • a step-like step is provided on the side wall of the concave groove 3, and the upper part thereof is tapered in order.
  • the inclined surface (s), and the lower part has a surface substantially perpendicular to the bottom surface of the groove 3.
  • One end of each of the plurality of wirings 1 extends to the upper surface of the lower portion, and is electrically connected to the wire 7 in this region. Further, the solder resist 8 covering the surface of the wiring 1 is terminated at a middle part of the inclined surface (s).
  • the package substrate 2 is made of a well-known resin substrate material, such as glass epoxy resin, BT resin, polyimide resin, and the like.
  • the CSP of the present embodiment is an inexpensive substrate material for the package substrate 2. It is composed of a single layer glass / epoxy resin.
  • the wiring 1 is formed by etching the electrolytic copper foil (or rolled copper foil) attached to the surface of the single-layer plate.
  • the package substrate 2 has a simple structure in which one layer of wiring 1 is formed on the surface of a glass / epoxy single layer plate, so that the manufacturing cost can be minimized.
  • FIG. 5 (a) is an overall plan view of the matrix substrate 20 used for manufacturing the CSP
  • FIG. 5 (b) is a cross-sectional view along the line BB of FIG. 5 (a).
  • the matrix substrate 20 is, for example, composed of a glass-epoxy single-layer plate having a height of 0.5 and a width of 50 x XI and a thickness of 0.6 to 0.8.
  • the wiring 1 is formed on one surface of the matrix substrate 20, and the solder resist 8 is coated on the surface on which the wiring 1 is formed and the other surface. Is being worn.
  • the solder resist 8 is applied to both surfaces of the matrix substrate 20, heat treatment in the CSP manufacturing process described later, or a difference in thermal expansion coefficient between both surfaces of the substrate due to filling of potting resin, etc. Glass or epoxy single-layer plate with a thickness of less than 1 mm may warp or deform. This makes it possible to prevent the inconvenience and to ensure flatness.
  • the upper limit of the outer dimensions of the matrix substrate 20 is mainly determined by the area of the bonding stage of the wire bonding apparatus. Therefore, when a wire bonding apparatus having a large stage area is used, a matrix substrate having a size larger than the above-mentioned dimensions, for example, a matrix having a length of about 10 mm and a width of about 10 Omm x 110. It is also possible to use 0. Also in this case, warping and deformation can be prevented by using a structure in which the solder resist 8 is applied to both surfaces of the glass / epoxy single-layer plate.
  • Fig. 6 is a plan view of the main part of the matrix substrate 20 showing an area of 3 to about one (the area surrounded by a circle in Fig. 5 (a)), and Fig. 7 is a cross-sectional view of the same main part. is there.
  • a plurality of wirings 1 having one end extending to an intermediate portion of the side wall of the concave groove 3 are formed around each concave groove 3 formed on one surface of the matrix substrate 20. .
  • the other ends of these wires 1 are connected to a power supply line 21 for electrolytic plating formed along the outer periphery of the concave groove 3.
  • the power supply line 21 extends along the long side direction and the short side direction of the matrix substrate 20 and is formed so as to surround the periphery of each concave groove 3, so that the power supply line 21 is formed on one surface of the matrix substrate 20. It is possible to apply plating such as Ni (nickel) and Au (gold) to all of the wirings 1 that have been made. Further, a land portion 1A is formed at one end of each wiring 1 and at a halfway between the power supply line 21 and the wiring 1 is exposed by removing a part of the solder resist 8.
  • the inclined surface (s) having a forward taper shape is provided on the side wall of the groove 3A, and the angle between the one surface of the glass single-layer plate 2OA and the side wall of the groove 3A is 90 °.
  • the groove is formed by pressing with a large obtuse angle.
  • the lower step portion of the groove 3 is formed on the bottom surface of the groove 3A.
  • a concave groove 3B corresponding to (see FIG. 4) is formed.
  • the four corners of the concave groove 3B are cut into an arc shape in the zigzag processing using a router.
  • the four corners of the concave groove 3B are further cut. Chip and increase the diameter of the arc.
  • the number of types of the semiconductor chips 4 mounted in the four grooves 3 can be increased. Also, by providing the above-described large arc-shaped notches 10 at the four corners of the concave groove 3B, it is possible to prevent a problem in which thermal stress or mechanical stress is concentrated on the four corners of the concave groove 3. In monkey.
  • solder resist 8 made of an epoxy resin having a thickness of about 20 ⁇ is applied to both surfaces of the glass single-layer epoxy board 2OA.
  • the inside of the concave groove 3 and the middle part of the wiring 1 are masked so that the solder resist 2 is not applied to this area.
  • one end of the solder resist 8 is terminated at an intermediate portion of the inclined surface (s) provided on the side wall of the concave groove 3.
  • the pitch of the land portion 1A to which the solder bump 9 is connected in a later step is, for example, 0.5 thigh, but other pitches (for example, 0.8 mm, 1.0 mm, 1.27 mm) Etc.).
  • insulating layers made of, for example, a photosensitive resin may be applied to both surfaces of the glass / epoxy single layer plate 20A.
  • the other surface of the glass / epoxy single-layer plate 2OA is masked with an area (not shown) that forms an index mark (mark indicating the reference position of the pin arrangement) of about one diameter in diameter, and covers the remaining entire surface.
  • a solder resist 8 is applied. Since this surface becomes the upper surface when the completed CSP is mounted on the printed wiring board, the mark such as the product number is written by the screen printing method using silver ink or the laser marking method. Therefore, in order to secure the visibility of the mark, the solder The resist 8 is desirably colored so as to be black or a color close thereto.
  • the surface of the wiring 1 (one end and the land 1A extending inside the concave groove 3) in a region not covered with the solder resist 8 is subjected to plating of Ni and Au, thereby obtaining the matrix substrate. 20 is completed.
  • This plating process can also be performed by a forceless electroplating method performed by an electrolytic plating method using the power supply line 21 formed integrally with the wiring 1.
  • the semiconductor chip 4 is bonded to the inside of each concave groove 3 formed on the matrix substrate 20 using an adhesive 5 such as Ag paste. Mount.
  • each wiring 1 and the bonding pad BP of the semiconductor chip 4 are connected by a wire 7 such as Au.
  • a wire 7 such as Au.
  • the bonding of the wire 7 is performed, for example, by using a known wire bonder using both ultrasonic vibration and thermocompression bonding, and bonding the matrix substrate onto a bonding stage heated to about 170 to 180 ° C. Perform by positioning 20.
  • the depth (d) of the concave groove 3B is larger than the total thickness (t) of the thickness of the semiconductor chip 4 and the thickness of the adhesive 5 in advance ( d> t)
  • the height of the wiring 1 on the second bonding side is higher than the position of the bonding pad BP on the first bonding side.
  • the bottom surface of the concave groove 3A where one end of the wiring 1 is formed has an inclination angle ( ⁇ ) that is closer to the semiconductor chip 4 and higher than the far side. Since the wire 7 is crimped onto the wiring 1 at the tip of the sash 22 during the second bonding, the tensile strength of the wire 7 bonded on the wiring 1 is improved.
  • ⁇ inclination angle
  • the inclination angle ( ⁇ ) is at most about 2 °.
  • a liquid potting resin 6 made of, for example, an epoxy resin is filled into the concave groove 3 in which the semiconductor chip 4 is mounted, and then the potting resin 6 is removed.
  • the semiconductor chip 4 is hermetically sealed by heating and curing at about 150 ° C.
  • the potting resin 6 is filled using a dispenser (not shown) equipped with a single nozzle or a multi-nozzle.
  • the potting resin 6 is dropped while moving the dispenser along a locus as shown in, for example, FIG. 24 (a) or FIG. 24 (b).
  • the potting resin 6 is simultaneously dropped, for example, at a location as shown in FIG.
  • the potting resin 6 can easily flow outward from the center side of the concave groove 3A. Further, by terminating one end of the solder resist 8 at an intermediate portion of the inclined surface (s) formed on the side wall of the groove 3, the flow of the potting resin 6 stops at an intermediate portion of the inclined surface, and the groove 3 Hard to crawl outside By these measures, the surface of the potting resin 6 after curing can be flattened, and the film thickness can be reduced to about 150 / m or less.
  • solder bumps 9 are connected to the surfaces of the lands 1 A formed in the middle of each wiring 1.
  • a plurality of solder bumps 9 previously formed into a ball shape are vacuum-sucked using a suction tool 23 as shown in FIG. Tank (fig.
  • the solder bumps 9 are immersed in (not shown) and a flux is applied to the surfaces thereof, and then the respective solder bumps 9 are temporarily attached to the corresponding land portions 1A at the same time using the adhesive force of the flatness.
  • the solder bump 9 is made of, for example, an Sn (63%) / Pb (37%) alloy and has a diameter of 0.3 thigh.
  • the connection of the solder bumps 9 may be performed for one CSP (136 pieces) at the same time. However, in order to improve the throughput of the bump connection process, multiple CSPs are connected at the same time. It is desirable to do it. In this case, a large area suction tool 23 is used.Therefore, if the matrix substrate 20 is warped or deformed, some solder bumps 9 are not connected to the land portion 1A. Occurs.
  • solder bumps 9 are heated and reflowed at a temperature of about 220 ° C. to fix the solder bumps 9 to the lands 1 A. Then, the flux residue remaining on the surface of the matrix substrate 20 is removed using a neutral detergent or the like. This completes the bump connection process.
  • the matrix substrate 20 is cut and divided into a plurality of package substrates 2, whereby the CSP of the present embodiment shown in FIGS. 1 to 3 is obtained.
  • the package substrate 2 is cut using the die sinter blade 26.
  • the power supply line 21 formed on the surface of the matrix substrate 20 is used as a dicing line, and if the width of the dicing blade 26 is narrow, it is cut twice (see FIG. 28). 28 (a), (b)). If the width is large, cut once (Fig. 28 (c), (d)).
  • the obtained CSP is sucked by one collet 27, and the dicing tape 2 is pushed up using the push-up pins 28.
  • the dicing tape 2 is pushed up using the push-up pins 28.
  • store them one by one in tray 29 as shown in Fig. 30.
  • a cutting die may be used to divide the matrix substrate 20 into a plurality of package substrates 2, but in this case, due to structural limitations such as a cutting punch and a pedestal, one CSP Since the matrix substrate 20 having a certain gap between the region and the region for one adjacent CSP must be prepared, the utilization efficiency of the substrate material is reduced. On the other hand, in the above dicing method, the gap can be reduced to about 0.5 thigh, and the amount of discarded substrate material can be minimized. It has the advantage of high efficiency.
  • the CSP manufactured as described above is subjected to inspection by a burn-in tester and appearance inspection to be sorted into non-defective and non-defective products, and then packed and shipped.
  • the semiconductor chip 4 is mounted inside the concave groove 3 and then the solder bump 9 is connected to the land 1A.
  • the matrix substrate having the solder bump 9 connected to the land 1A in advance is used.
  • FIG. 31 is a cross-sectional view showing a state where the CSP of the present embodiment is mounted on printed wiring board 30.
  • a flux is applied to the surface of the solder pump 9, and each solder bump 9 is applied to the corresponding electrode 3 1 After the temporary attachment to the surface of the solder bumps 9, the solder bumps 9 may be reflowed in a heating furnace.
  • the mounting height of the CSP of this embodiment when mounted on a board is as thin as about lmm, the mounting height is almost the same as TQFP (Thin Quad Flat Package), and the external dimensions in the vertical and horizontal directions are TQFP Since it is much smaller than, it is possible to realize much higher-density mounting than a peripheral terminal type resin package represented by QFP.
  • TQFP Thin Quad Flat Package
  • the package substrate 2 is formed using the same material (glass “epoxy resin”) as the normally used printed wiring board 30.
  • the stress applied to the solder bumps 9 due to the difference in thermal expansion coefficient from the package substrate 2 is small, and there is an advantage that the reliability after mounting the substrate is higher than that of the existing CSP.
  • the CSP of the present embodiment employs a fan-out structure in which solder bumps 9 are arranged on the periphery of the package substrate 2 remote from the semiconductor chip 4. Therefore, compared to a fan-in structure in which the solder bumps 9 are arranged near the semiconductor chip 4, the semiconductor chip 4 is less affected by heat and the reliability of the CSP alone is high.
  • the CSP of the present embodiment has a simple structure in which the package substrate 2 has a single layer of wiring 1 formed on the surface of a glass-epoxy single-layer plate, thereby minimizing the manufacturing cost, and reducing the manufacturing cost of the matrix substrate 20. The manufacturing cost has been reduced by adopting a batch processing process using multiple pieces used.
  • the sealing method using the potting resin 6 adopted in the present embodiment and the cutting method of the matrix substrate 20 by dicing can convert existing package manufacturing equipment. Only a little related to assembly jigs.
  • the concave groove 3 of the package substrate 2 is formed in two steps of press processing and counterboring processing has been described, but the concave groove 3 having a desired depth is formed by one press processing.
  • the concave groove 3 may be formed only by pressing.
  • the wiring 1 is formed when the concave groove 3 is formed. Disconnection at the corners can be prevented.
  • the concave groove 3 of the package substrate 2 is formed in two steps of pressing and counterboring, the concave groove formed by the counterboring
  • a CSP with low thermal resistance can be realized.
  • a metal heat radiating fin (not shown) can be attached to one surface of the heat radiating plate 40, so that a CSP with even lower thermal resistance can be realized.
  • the land 1A is provided in the middle of the wiring 1 formed on one surface of the package substrate 2 and the solder bump 9 is connected to the surface is described.
  • the land 1A was formed on the surface where the wiring 1 was not formed, and the wiring 1 and the land 1A were electrically connected to each other through the through holes 41 formed in the package substrate 2. May be connected.
  • the above structure has an advantage that when the CSP is mounted on the printed wiring board, the wiring 1 and the semiconductor chip 4 are located on the upper surface side of the package board 2, so that the electrical inspection after the board mounting can be easily performed.
  • the above structure in which the through hole 41 is formed in the package substrate 2 allows the land portions 1A to be formed on both surfaces of the package substrate 2; for example, as shown in FIG.
  • the above structure in which the through hole 41 is formed in the package substrate 2 allows the land portions 1A to be formed on both surfaces of the package substrate 2; for example, as shown in FIG.
  • the CSP of the present invention is inexpensive and has high reliability, it can be widely applied to mounting on small and light electronic devices such as portable information devices, digital cameras, and notebook computers.

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Description

明 細 書 半導体装置およびその製造方法 技術分野
本発明は、 半導体装置およびその製造技術に関し、 特に、 チップサイズパッケ ージ hip Size package ; C S P )型の半導体装置に適用して有効な技術に関する。 背景技術
パッケージの外形寸法が半導体チップのそれとほぼ同等、 あるいは僅かに大き い C S Pは、 ベアチップ実装に相当する高密度実装が可能であると共に、 製造コ ストも比較的安価であることから、 携帯情報機器、 ディジタルカメラ、 ノート型 パソコンといった小型軽量電子機器分野での需要が急増している。
上記 C S Pには、 種々のパッケージ形態があるが、 一般的には、 チップを搭載 したパッケージ基板の一面に半田バンプを取り付け、 この半田バンプをプリント 配線基板の表面にリフロー半田付けするボ一ルグリッドアレイ（gall Grid Array ; B G A)構造が採用されている。 特に、 多ピンで薄型の C S Pの場合は、 チップを 搭載するパッケージ基板をポリイミドなどの絶縁テープで構成した T C P (lape C arrier package)型の B G A (テープ B G A) が主流となっている （特開平 7— 3 2 1 2 4 8号公報、 特開平 8— 8 8 2 4 3号公報、 特開平 8— 1 1 1 4 3 3号公 報など） 。
また、 特開平 8— 2 9 3 5 1 0号公報は、 B G A構造を備えた C S Pの他の形 態およびその製造方法を開示している。 この C S Pを製造するには、 まず、 一面 の中央部にチップ搭載用の凹溝を設けたエポキシ樹脂製の平板状成形品をトラン スファ ·モールド法で成形すると同時に、 あらかじめ上記一面と凹溝の壁面とに 対応するように折り曲げ加工しておいた配線部材を上記平板状成形品と一体成形 してパッケージ基板を作成する。 次に、 上記凹溝の内部にチップを搭載 （ペレツ ト付け） し、 チップと凹溝の壁面に固着された配線とをワイヤで結線した後、 凹 溝の内部にポッティング樹脂を充填してチップを封止する。 次に、 パッケージ基 板の一面にソルダレジストを被着し、 その一部を開孔して配線の一部を露出させ た後、 そこに半田バンプを接合することによって、 C S Pが完成する。
上記したような従来の C S Pは、 各種民生機器への適用が進むにつれて、 Q F P (Quad Flat package)に代表される周辺端子型樹脂パッケージと同等の製造コス トと信頼性とが求められるようになつている。 しかしながら、 現状の C S Pの主 流であるテープ B G Aは、 パッケージ基板材料であるポリイミ ドテ一プの価格が 高いことから、 Q F Pに比べて製造コストカ S 1 . 2〜1 . 5倍程度高くなるという 難点がある。
また、 8 0 構造を採用した〇3 ?は、 実装後にパッケージ基板とプリント配 線基板との熱膨張係数差に起因して生じる温度サイクルなどの熱応力が、 両者の 接続部である半田バンプに集中し易い構造になっているために、 Q F Pに比べて 基板実装後の信頼性が劣るという問題もある。 その対策として、 パッケージ基板 とプリント配線基板との隙間に応力緩和用のアンダーフィル樹脂 （例えば 1 9 9 0年 4月、 電子情報通信学会論文誌 Cll Vol. J73-C-II No. 9 p516-524 参照） を 充填することも行われているが、 この場合は、 信頼性の向上と引換えに製造工程 数の増加と製造原価の上昇とが避けられない。
本発明の目的は、 低コス トで信頼性の高い C S Pを実現する技術を提供するこ とにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 以下の通りである。
本発明の半導体装置は、 パッケージ基板の第 1の面に設けられた凹溝の内部に 半導体チップが搭載され、 前記凹溝の周囲の前記第 1の面に形成された複数の配 線のそれぞれの一端部と前記半導体チップとがワイヤを介在して電気的に接続さ れ、 前記凹溝の内部に充填された樹脂によって前記半導体チップが封止され、 前 記複数の配線のそれぞれの一部に形成されたランド部の表面にバンプ電極が接続 され、 前記ワイヤが接続された前記複数の配線のそれぞれの一端部の表面と、 前 記ランド部の表面とを除く前記複数の配線の表面、 および前記パッケージ基板の 前記第 1の面と対向する第 2の面の表面にそれぞれ絶縁層が被着されている。 また、 本発明の半導体装置の製造方法は、 以下の工程を含んでいる。
( a ) マトリクス状に配置された複数の凹溝と、 前記凹溝のそれぞれの周囲に配 置され、それぞれの一端部が前記凹溝のそれぞれの内側に延在する複数の配線と、 前記複数の配線のそれぞれの一部に設けられたランド部とが第 1の面に形成され、 前記複数の配線のそれぞれの一端部の表面と前記ランド部の表面とを除く前記複 数の配線の表面、 およぴ前記第 1の面と対向する第 2の面の表面に絶縁層が被着 されたマトリクス基板を用意する工程、
( b ) 前記マトリクス基板に形成された前記凹溝のそれぞれの内部に半導体チッ プを搭載する工程、
( c ) 前記凹溝のそれぞれの内側に延在する前記複数の配線の一端部と前記半導 体チップとをワイヤで結線する工程、
( d ) 前記凹溝のそれぞれの内部に搭載された前記半導体チップを樹脂封止する 工程、
( e ) 前記複数の配線のそれぞれの一部に設けられた前記ランド部の表面にバン プ電極を接続する工程、
( f ) 前記マトリクス基板を切断して複数のパッケージ基板に分割することによ り、 前記パッケージ基板の第 1の面に設けられた前記凹溝の内部に前記半導体チ ップが搭載され、 前記凹溝の周囲の前記第 1の面に形成された前記複数の配線の それぞれの一端部と前記半導体チップとが前記ワイヤを介在して電気的に接続さ れ、前記凹溝の内部に充填された前記樹脂によつて前記半導体チップが封止され、 前記複数の配線のそれぞれの一部に形成された前記ランド部の表面に前記バンプ 電極が接続され、 前記ワイヤが接続された前記複数の配線のそれぞれの一端部の 表面と、 前記ランド部の表面とを除く前記複数の配線の表面、 および前記パッケ ージ基板の前記第 1の面と対向する第 2の面の表面にそれぞれ前記絶縁層が被着 された複数個の半導体装置を得る工程。
上記した本発明によれば、 パッケージ基板を単純な構造にして製造原価を最小 限に抑え、 かつマトリクス基板を使った多数個取りによる一括処理プロセスを採 用して製造コストを低減することにより、 高密度実装が可能な c s Pを安価に提 供することができる。 図面の簡単な説明
図 1は、 本発明の実施形態 1である半導体装置の平面図である。
図 2は、 本発明の実施形態 1である半導体装置のポッティング樹脂を取り除い た状態を示す平面図である。
図 3は、 図 1の ΙΠ— ΙΠ線に沿った断面図である。
図 4は、 本発明の実施形態 1である半導体装置の拡大断面図である。
図 5 ( a ) は、 本発明の実施形態 1である半導体装置の製造に用いるマトリク ス基板の全体平面図、 同図 （b ) は、 同図 （a ) の B— B線に沿った断面図であ る。
図 6は、 本発明の実施形態 1である半導体装置の製造に用いるマトリクス基板 の要部平面図である。
図 7は、 本発明の実施形態 1である半導体装置の製造に用いるマトリクス基板 の要部断面図である。
図 8は、 本発明の実施形態 1である半導体装置の製造方法を示すガラス ·ェポ キシ単層板の要部平面図である。
図 9は、 本発明の実施形態 1である半導体装置の製造方法を示すガラス ·ェポ キシ単層板の拡大断面図である。
図 1 0は、 本発明の実施形態 1である半導体装置の製造方法を示すガラス ·ェ ポキシ単層板の要部平面図である。
図 1 1は、 本発明の実施形態 1である半導体装置の製造方法を示すガラス ·ェ ポキシ単層板の要部断面図である。
図 1 2は、 本発明の実施形態 1である半導体装置の製造方法を示すガラス ·ェ ポキシ単層板の要部平面図である。
図 1 3は、 本発明の実施形態 1である半導体装置の製造方法を示すガラス ·ェ ポキシ単層板の要部断面図である。 図 1 4〜図 1 6は、 本発明の実施形態 1である半導体装置の製造方法を示すガ ラス ·エポキシ単層板の要部平面図である。
図 1 7は、 本発明の実施形態 1である半導体装置の製造方法を示すガラス ·ェ ポキシ単層板の要部断面図である。
図 1 8は、 本発明の実施形態 1である半導体装置の製造方法を示すマトリクス 基板の要部平面図である。
図 1 9は、 本発明の実施形態 1である半導体装置の製造方法を示すマトリクス 基板の要部断面図である。
図 2 0は、 本発明の実施形態 1である半導体装置の製造方法を示すマトリタス 基板の要部平面図である。
図 2 1は、 本発明の実施形態 1である半導体装置の製造方法を示すマトリクス 基板の要部断面図である。
図 2 2 ( a ) 、 ( b ) は、 本発明の実施形態 1である半導体装置の製造方法を 示す説明図である。
図 2 3は、 本発明の実施形態 1である半導体装置の製造方法を示すマトリクス 基板の要部断面図である。
図 2 4 ( a ) 、 ( b ) 、 ( c ) は、 ポッティング樹脂による封止方法の説明図 である。
図 2 5は、 半田バンプの接続方法の説明図である。
図 2 6〜図 3 0は、 マトリクス基板のダイシング方法の説明図である。
図 3 1は、 本発明の実施形態 1である半導体装置をプリント配線基板に実装し た状態を示す断面図である。
図 3 2、 図 3 3は、 本発明の実施形態 2である半導体装置の断面図である。 図 3 4は、 本発明の実施形態 3である半導体装置の断面図である。
図 3 5は、 本発明の実施形態 3である半導体装置を積層したマルチチップモジ ユールの断面図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面に基づいて詳細に説明する。 なお、 実施形態を 説明するための全図において同一機能を有するものは同一の符号を付し、 その繰 り返しの説明は省略する。
実施形態 1
図 1は、 本実施形態の C S Pを、 その基板実装面を上に向けた状態で示す平面 図、 図 2は、 この C S Pを、 ポッティング樹脂を取り除いた状態で示す平面図、 図 3は、 図 1の m— m線に沿った断面図である。
本実施形態の C S Pは、 片面 （基板実装面） に複数の配線 1が形成された合成 樹脂製の四角いパッケージ基板 2を備えている。 パッケージ基板 2の配線 1が形 成された面 （基板実装面） の中央部には、 四角い凹溝 3が形成されており、 その 内部にはマイコン、 A S I Cなどの L S Iが形成された半導体チップ 4がその素 子形成面を上に向けた状態で搭載されている。 半導体チップ 4は、 A gペース ト などの接着剤 5によって凹溝 3の底面に固着されており、 かつ凹溝 3の内部に充 填されたポッティング榭脂 6によって気密封止されている。
上記パッケージ基板 2に形成された複数の配線 1のそれぞれの一端部は、 上記 凹溝 3の側壁の中途部まで延在し、 そこに一端部がボンディングされたワイヤ 7 を介在して、 半導体チップ 4のボンディングパッド B Pと電気的に接続されてい る。 また、 複数の配線 1のそれぞれの他端部は、 配線 1を保護する絶縁層である ソルダレジスト 8が被着されたパッケージ基板 2の周辺部まで延在している。 こ の周辺部には、 ソルダレジスト 8の一部を取り除いて配線 1を露出させたランド 部 1 Aが形成されており、 それぞれのランド部 1 Aの表面には、 C S Pの外部接 続端子を構成する半田バンプ 9が接続されている。 本実施の形態の C S Pは、 例 えば 1 3 6個の半田バンプ 9を凹溝 3の外周に沿って 2列に配置している。
上記配線 1およぴ凹溝 2が形成された面と対向するパッケージ基板 2のもう一 方の面は平坦な面となっており、 その表面にはソルダレジスト 8が被着されてい る。 すなわち、 本実施の形態の C S Pは、 パッケージ基板 2の一面 （基板実装面） に形成された配線 1の表面をソルダレジスト 8で被覆すると共に、 配線 1が形成 されていないもう一方の面もソルダレジスト 8で被覆している。
図 4は、 上記パッケージ基板 2の一部を拡大して示す断面図である。 図示のよ うに、 凹溝 3の側壁には階段状の段差が設けられており、 その上段部は順テ一パ 状の傾斜面 （s ) 、 下段部は凹溝 3の底面とほぼ直角な面を有している。 複数の 配線 1のそれぞれの一端部は、 上記下段部の上面まで延在し、 この領域でワイヤ 7と電気的に接続されている。 また、 配線 1の表面を覆うソルダレジスト 8は、 上記傾斜面 （s ) の中途部で終端している。
上記パッケージ基板 2は、周知の榭脂基板材料、例えばガラス ·エポキシ樹脂、 B Tレジン、ポリイミ ド樹脂などで構成される力 特に本実施の形態の C S Pは、 パッケージ基板 2を安価な基板材料であるガラス ·エポキシ榭脂の単層板で構成 している。 また配線 1は、 この単層板の表面に貼り付けた電解銅箔 （または圧延 銅箔） をエッチングすることによって形成されている。 このように、 パッケージ 基板 2をガラス ·エポキシ単層板の表面に一層の配線 1を形成した単純な構造と することにより、 その製造原価を最小限に抑えることができる。
次に、 上記した C S Pの製造方法を図 5〜図 3 0を用いて説明する。 なお、 以 下の説明で述べる各部材の寸法は例示的なものであって、 本発明を限定するため のものではない。
図 5 ( a ) は、 上記 C S Pの製造に用いるマトリクス基板 2 0の全体平面図、 同図 （b ) は、 同図 （a ) の B— B線に沿った断面図である。
マトリクス基板 2 0は、 例えば縦 X横 = 5 0關 X I 1 0 . 5腿、 厚さ 0 . 6 〜 0 . 8隱のガラス ·エポキシ単層板からなり、 その一面にはその短辺方向に沿って 4 列、長辺方向に沿って 1 0歹 lj、合計 4 X 1 0 = 4 0個の凹溝 3が形成されている。 これらの凹溝 3は、 C S P 1個分の領域と隣接する C S P 1個分の領域との隙間 が 0 . 5 mm程度となるような間隔で配置されている。 また、 マトリクス基板 2 0の 長辺方向の一辺には、 C S Pの製造工程でマトリクス基板 2 0を搬送する際の保 持部として利用される、 幅 3腿〜 5 mm程度の外枠部 2 4が形成されている。
図 5には示さないが、 上記マトリクス基板 2 0の一面には前記配線 1が形成さ れており、 かっこの配線 1が形成された面ともう一方の面とには前記ソルダレジ スト 8が被着されている。 このように、 マトリクス基板 2 0の両面にソルダレジ スト 8を被着することにより、 後述する C S Pの製造工程での熱処理、 あるいは ポッティング樹脂の充填による基板両面での熱膨張係数差の発生などによって、 1 鹏以下の薄い板厚で構成されたガラス ·エポキシ単層板が反ったり変形したり する不具合を防止して平坦性を確保することが可能となる。
なお、 上記マトリクス基板 2 0の外形寸法は、 主としてワイヤボンディング装 置のボンディングステージの面積によってその上限が規定される。 従って、 ステ 一ジ面積が大きいワイヤボンディング装置を使用する場合には、 上記した寸法よ りもさらに大きレ、、 例えば縦 X横 = 1 0 O mm X 1 1 0 . 5腿程度のマトリクス基板 2 0を使用することも可能である。 この場合も、 ガラス ·エポキシ単層板の両面 にソルダレジスト 8を被着した構造とすることによって、 反りや変形を防止する ことができる。
図 6は、 じ3 ?約1個分の領域 （図 5 ( a ) の丸枠で囲んだ領域） を示すマト リクス基板 2 0の要部平面図、 図 7は、 同じく要部断面図である。
図示のように、 マトリクス基板 2 0の一面に形成されたそれぞれの凹溝 3の周 囲には、 一端部が凹溝 3の側壁の中途部まで延在する複数の配線 1が形成されて いる。 これらの配線 1の他端部は、 凹溝 3の外周に沿って形成された電解メツキ 用の給電ライン 2 1に接続されている。 給電ライン 2 1は、 マトリクス基板 2 0 の長辺方向および短辺方向に沿って延在し、 それぞれの凹溝 3の周囲を囲むよう に形成されているため、 マトリクス基板 2 0の一面に形成された全ての配線 1に N i (ニッケル） 、 A u (金） などのメツキを一括して施すことができるように なっている。また、それぞれの配線 1の一端部と給電ライン 2 1との中途部には、 ソルダレジスト 8の一部を除去して配線 1を露出させたランド部 1 Aが形成され ている。
上記のようなマトリクス基板 2 0を作成するには、 まず図 8、 図 9に示すよう に、 ガラス ·エポキシ単層板 2 O Aの一面に貼り合わせた厚さ 2 0 /z m程度の電 解銅箔 （または圧延銅箔） をエッチングして配線 1および給電ライン 2 1を一体 に形成する。 次に、 図 1 0、 図 1 1に示すように、 上記ガラス 'エポキシ単層板 2 O Aの一面にプレス加工によって複数の凹溝 3 Aを形成する。 これらの凹溝 3 Aは、 前記凹溝 3の上段部 （図 4参照） に相当する部分であり、 その側壁には順 テーパ状の傾斜面 （s ) が形成される。 このように、 凹溝 3 Aの側壁に順テーパ 状の傾斜面 （s ) を設け、 ガラス 'エポキシ単層板 2 O Aの一面と凹溝 3 Aの側 壁とのなす角を 9 0 ° よりも大きい鈍角とすることにより、 プレス加工で凹溝 3 Aを形成する際に配線 1が凹溝 3 Aの角部で断線する不具合を防止することがで さる。
次に、 図 1 2、 図 1 3に示すように、 例えばルータ （フライス盤） などを使つ たザグリ加工（counter sinking)によって、 上記凹溝 3 Aの底面に前記凹溝 3の下 段部 （図 4参照） に相当する凹溝 3 Bを形成する。 ルータを使ったザダリ加工で は、 図 1 2に示すように、 凹溝 3 Bの四隅が円弧状に切削されるので、 その後図 1 4に示すように、 凹溝 3 Bの四隅をさらに切り欠いて円弧の径を大きくする。 このような切り欠き 1 0を設けた場合には、 図 1 5に示すように、 凹溝 3 Bの内 径とほぼ同一の外形寸法を有する半導体チップ 4を搭載することが可能となるの で、 四溝 3内に搭載される半導体チップ 4の品種を増やすことができる。 また、 凹溝 3 Bの四隅に上記のような大きい円弧状の切り欠き 1 0を設けることにより、 熱的な応力や機械的な応力が凹溝 3の四隅に集中する不具合を防止することがで さる。
次に、 図 1 6、 図 1 7に示すように、 上記ガラス 'エポキシ単層板 2 O Aの両 面に膜厚 2 0 μ πι程度のエポキシ系樹脂からなるソルダレジスト 8を被着する。 このとき凹溝 3の内側および配線 1の中途部 （ランド部 1 Αを形成する領域） を マスクしてこの領域にソルダレジスト 2が被着されないようにする。 また前記の ように、 ソルダレジスト 8の一端部は、 凹溝 3の側壁に設けられた傾斜面 （ s ) の中途部で終端させる。 なお、 後の工程で半田バンプ 9が接続されるランド部 1 Aのピッチは、 例えば 0 . 5腿とするが、 その他のピッチ （例えば 0 . 8瞧、 1 . 0 mm、 1 . 2 7 mmなど） とすることもできる。 また、 ガラス .エポキシ単層板 2 0 A の両面には、 上記ソルダレジスト 8に代えて、 例えば感光性樹脂などからなる絶 縁層を被着してもよい。
上記ガラス ·エポキシ単層板 2 O Aのもう一方の面は、 直径 1垂程度のインデ ックスマーク （ピン配列の基準位置を示すマーク） を形成する領域 （図示せず） をマスクし、 残りの全面にソルダレジスト 8を被着する。 なお、 この面は完成し た C S Pをプリント配線基板に実装したときに上面となるので、 シルバーィンク を使つたスクリーン印刷法やレーザーマーキング法によつて品番などのマークが 記される。 従って、 マークの視認性を確保するために、 この面に被着するソルダ レジスト 8は、 黒色またはそれに近い色となるように着色することが望ましい。 その後、 ソルダレジスト 8で覆われていない領域の配線 1 (凹溝 3の内側に延 在する一端部およびランド部 1 A) の表面に N iおよび A uのメツキを施すこと によって、 前記マトリクス基板 20が完成する。 このメツキ処理は、 配線 1と一 体に形成された前記給電ライン 21を利用した電解メツキ法により行う力 無電 解メツキ法で行うことも可能である。
次に、 図 1 8、 図 1 9に示すように、 上記マトリクス基板 20に形成されたそ れぞれの凹溝 3の内部に A gペース トなどの接着剤 5を使って半導体チップ 4を 搭載する。 この半導体チップ 4の寸法は、 例えば縦 X横 =5mmX 5隱、 厚さ 0.2 8腿である。
次に、 図 20、 図 2 1に示すように、 それぞれの配線 1の一端部と半導体チッ プ 4のボンディングパッド BPとを Auなどのワイヤ 7で結線する。 図示は省略 するが、 ワイヤ 7のボンディングは、 例えば超音波振動と熱圧着とを併用した周 知のワイヤボンダを使用し、 1 70〜1 80°C程度に加熱したボンディングステ ージ上にマトリクス基板 20を位置決めして行う。
このとき、 図 22 (a) に示すように、 あらかじめ凹溝 3 Bの深さ （d) を半 導体チップ 4の厚さと接着剤 5の厚さとを合計した厚さ （t) よりも大きく （d〉 t) しておくことにより、 第 2ボンディング側となる配線 1の高さが第 1ボンデ イング側であるボンディングパッド B Pの位置よりも高くなる。 これにより、 ヮ ィャ 7のループを低く した場合でもワイヤ 7の中途部と半導体チップ 4の端部と が短絡し難くなる。 すなわち、 低ループボンディングが可能となるので、 マトリ クス基板 20を薄くすることができ、 より薄型の CS Pを実現することが可能と なる。
また、 同図 （b) に示すように、 配線 1の一端部が形成された凹溝 3 Aの底面 に、 半導体チップ 4に近レ、側が遠い側よりも高くなるような傾斜角 （ Θ ) を持た せておくことにより、 第 2ボンディング時にワイヤ 7がキヤビラリ 22の先端部 で配線 1上に圧着されるようになるので、 配線 1上にボンディングされたワイヤ 7の引っ張り強度が向上する。 凹溝 3 Aの底面に傾斜角 （Θ) を持たせるには、 前述した図 1 0、 図 1 1に示す工程でガラス 'エポキシ単層板 2 OAの一面にプ レス加工で凹溝 3 Aを形成する際に、 凹溝 3 Aの底面の中央部が周辺部よりも高 くなるようなプレス型を使用すればよい。 なお、 この傾斜角 （Θ ) は、 最大でも 2 ° 程度あれば十分である。
次に、図 2 3に示すように、上記半導体チップ 4が搭載された凹溝 3の内部に、 例えばエポキシ系榭脂からなる液状のポッティング樹脂 6を充填した後、 このポ ッティング榭脂 6を 1 5 0 °C程度で加熱 ·硬化することにより、 半導体チップ 4 を気密封止する。 ポッティング榭脂 6の充填は、 シングルノズルまたはマルチノ ズルを備えたデイスペンサ （図示せず） を使用して行う。
シングルノズルを備えたデイスペンサを使用する場合は、 例えば図 2 4 ( a ) または同図 （b) に示すような軌跡でデイスペンサを移動させながらポッティング 樹脂 6を滴下する。また、マルチノズルを備えたデイスペンサを使用する場合は、 例えば同図 （c ) に示すような個所にポッティング榭脂 6を同時に滴下する。 上記ポッティング榭脂 6のレべリング性を確保して膜厚を均一化するためには、 滴下時の粘度を 2 O P a · s以下に設定することが望ましい。 また、 ポッティン グ榭脂 6を滴下する際にマトリクス基板 2 0を 5 0〜8 0 °C程度の温度で予備加 熱しておくことにより、 レべリング性をより向上させることができる。 さらに、 凹溝 3 Aの底面に前記図 2 2に示すような傾斜角 （Θ ) を持たせることにより、 ポッティング樹脂 6が凹溝 3 Aの中央側から外側に向かつて流れ易くなる。また、 ソルダレジスト 8の一端部を凹溝 3の側壁に形成された傾斜面 （s ) の中途部で 終端させることにより、 ポッティング樹脂 6の流れが傾斜面の中途部で停止し、 凹溝 3の外側に這い上がり難くなる。 これらの対策により、 硬化後のポッティン グ榭脂 6の表面を平坦にすることができると共に、 その膜厚を 1 5 0 / m程度以 下まで薄くすることができる。
次に、 上記マトリクス基板 2 0の配線 1が形成されていない面に、 スクリーン 印刷法やレーザーマーキング法によって品番などのマーク （図示せず） を必要に 応じて形成した後、 図 2 5に示すように、 それぞれの配線 1の中途部に形成され たランド部 1 Aの表面に半田バンプ 9を接続する。 半田バンプ 9をランド部 1 A に接続するには、 あらかじめボール状に成形しておいた複数個の半田バンプ 9を 図に示すような吸着ツール 2 3を使って真空吸引し、この状態でフラックス槽（図 示せず） に半田バンプ 9を浸漬してそれらの表面にフラックスを塗布した後、 フ ラッタスの粘着力を利用してそれぞれの半田バンプ 9を対応するランド部 1 Aに 同時に仮付けする。
上記半田バンプ 9は、 例えば S n ( 6 3 %) / P b ( 3 7 %) 合金からなり、 その直径は 0 . 3腿である。 また、 半田バンプ 9の接続は、 C S P 1個分 （1 3 6 個） を同時に一括して行ってもよいが、 バンプ接続工程のスループットを向上さ せるためには、 C S P複数個分を同時に一括して行うことが望ましい。 この場合 は、 大きい面積の吸着ツール 2 3を使用することになるので、 マトリクス基板 2 0に反りや変形があると、 一部の半田バンプ 9がランド部 1 Aに接続されないと いった問題が生じる。 しかし、 両面にソルダレジスト 8を被着したマトリクス基 板 2 0を使用した場合には、 ここまでの工程で生じる反りや変形が極めて少ない ので、 C S P複数個分に相当する多数の半田バンプ 9のそれぞれを対応するラン ド部 1 Aに同時に一括して精度良く接続することが可能である。
その後、 半田バンプ 9を 2 2 0 °C程度の温度で加熱リフローしてランド部 1 A に固着させた後、 マトリクス基板 2 0の表面に残ったフラックス残渣を中性洗剤 などを使って除去することにより、 バンプ接続工程が完了する。
次に、 上記マトリクス基板 2 0を切断して複数のパッケージ基板 2に分割する ことにより、 前記図 1〜図 3に示す本実施形態の C S Pが得られる。 マトリクス 基板 2 0から C S Pを得るには、 図 2 6、 図 2 7に示すように、 半導体ウェハを チップに分割する時と同様、 マトリクス基板 2 0の裏面にダイシングテープ 2 5 を貼り付けた後、ダイシンダブレード 2 6を使つてパッケージ基板 2を切断する。 このとき、 例えば図 2 8に示すように、 マトリクス基板 2 0の表面に形成された 前記給電ライン 2 1をダイシングラインとして利用し、 ダイシングブレード 2 6 の幅が狭い場合には 2度切り （図 2 8 ( a ) 、 ( b ) ) で、 幅が広い場合には 1 度切り （図 2 8 ( c ) 、 ( d ) ) で切断を行う。
マトリクス基板 2 0を複数のパッケージ基板 2に分割した後は、 図 2 9に示す ように、 得られた C S Pを 1個ずっコレッ ト 2 7で吸着し、 突き上げピン 2 8を 使ってダイシングテープ 2 5から切り離した後、 図 3 0に示すようなトレー 2 9 に 1個ずつ収納する。 マトリクス基板 2 0を複数のパッケージ基板 2に分割するには、 切断金型を使 用してもよいが、 この場合は、 切断パンチや受け台などの構造上の制約により、 C S P 1個分の領域と隣接する C S P 1個分の領域との隙間をある程度広くした マトリクス基板 2 0を用意しなければならないので、 基板材料の利用効率が低下 する。 これに対し、 前記のダイシング方式では上記隙間を 0 . 5腿程度まで狭める ことができ、 基板材料の廃棄量も最小限で済むことから、 金型を使った切断方式 に比べて基板材料の利用効率が高いという利点がある。
上記のようにして製造された C S Pは、 バーンィンノテスタによる検査および 外観検査に付されて良品と不良品とに選別された後、 梱包、 出荷される。
なお、 上記した製造方法では、 凹溝 3の内部に半導体チップ 4を搭載してから ランド部 1 Aに半田バンプ 9を接続したが、 あらかじめランド部 1 Aに半田バン プ 9を接続したマトリクス基板 2 0を用意しておき、 製品の受注後に半導体チッ プ 4を搭載することにより、 納期の短縮が可能となる。
図 3 1は、 本実施の形態の C S Pをプリント配線基板 3 0に実装した状態を示 す断面図である。 この C S Pをプリント配線基板 3 0に実装するには、 半田パン プ 9の表面にフラックスを塗布し、 その粘着力を利用してそれぞれの半田バンプ 9をプリント配線基板 3 0の対応する電極 3 1の表面に同時に仮付けした後、 加 熱炉内で半田バンプ 9をリフローすればよい。
本実施の形態の C S Pは、 基板実装時の高さが l mm前後と薄いことから、 T Q F P (Thin Quad Flat Package)とほぼ同等の実装高さで済み、 しかも縦 X横の外 形寸法は T Q F Pに比べて遥かに小さいことから、 Q F Pに代表される周辺端子 型樹脂パッケージに比べて遥かに高密度な実装を実現することができる。
また、 本実施の形態の C S Pは、 通常使用されているプリント配線基板 3 0と 同じ材料 （ガラス 'エポキシ榭脂） を使ってパッケージ基板 2を構成しているの で、 プリント配線基板 3 0とパッケージ基板 2との熱膨張係数差に起因して半田 バンプ 9に加わるス トレスも少なく、 既存の C S Pに比べて基板実装後の信頼性 が高いという利点がある。
また、 本実施の形態の C S Pは、 半導体チップ 4から離れたパッケージ基板 2 の周辺部に半田バンプ 9を配置したファンァゥト（Fan- out)構造を採用しているの で、 半導体チップ 4の近傍に半田バンプ 9が配置されるファンイン（Fan-in)構造 に比べて半導体チップ 4の熱の影響を受け難く、 C S P単体での信頼性も高い。 また、 本実施の形態の C S Pは、 パッケージ基板 2をガラス ·エポキシ単層板 の表面に一層の配線 1を形成した単純な構造にして製造原価を最小限に抑え、 か つマトリクス基板 2 0を使った多数個取りによる一括処理プロセスを採用して製 造コストを低減している。 さらに、 本実施の形態で採用したポッティング樹脂 6 による封止方式おょぴダイシングによるマトリクス基板 2 0の切断方式は、 既存 のパッケージ製造設備の転用が可能であり、 新規設備投資はマトリクス基板製作 と組み立て治具関連程度と僅かで済む。
以上のことから、 本実施の形態によれば、 ベアチップ実装に相当する高密度実 装が可能で、 しかも基板実装後の信頼性が高い C S Pを、 Q F Pとほぼ同等の製 造コストで実現することができる。
実施形態 2
前記実施の形態では、 パッケージ基板 2の凹溝 3をプレス加工とザグリ加工と の 2工程で形成する場合について説明したが、 一回のプレス加工で所望の深さの 凹溝 3を形成することができる場合には、 プレス加工のみで凹溝 3を形成しても よい。 この場合でも、 図 3 2に示すように、 パッケージ基板 2の一面と凹溝 3 A の側壁とのなす角を鈍角とすることにより、 凹溝 3を形成する際に配線 1が凹溝 3の角部で断線する不具合を防止することができる。
また、 図 3 3に示すように、 パッケージ基板 2の凹溝 3をプレス加工とザグリ 加工との 2工程で形成する場合、 ザグリ加工で形成する凹溝をパッケージ基板 2 の裏面まで達する貫通溝 3 Cとし、 パッケージ基板 2の裏面に貼り付けた金属製 の放熱板 4 0で半導体チップ 4を支持することにより、 熱抵抗の小さい C S Pを 実現することができる。 この場合は、放熱板 4 0の一面に金属製の放熱フィン （図 示せず） を取り付けることも可能なため、 熱抵抗のさらに小さい C S Pを実現す ることもできる。
実施形態 3
前記実施の形態 1、 2では、 パッケージ基板 2の一面に形成した配線 1の中途 部にランド部 1 Aを設け、 その表面に半田バンプ 9を接続した場合について説明 したが、 図 3 4に示すように、 配線 1が形成されていない面にランド部 1 Aを形 成し、 パッケージ基板 2に形成したスルーホール 4 1を通じて配線 1とランド部 1 Aと電気的に接続してもよい。
上記の構造は、 C S Pをプリント配線基板に実装したときに、 配線 1や半導体 チップ 4がパッケージ基板 2の上面側に位置するので、 基板実装後の電気検査が 容易に実施できるという利点がある。
また、 パッケージ基板 2にスルーホール 4 1を形成した上記の構造は、 パッケ 一ジ基板 2の両面にランド部 1 Aを形成することも可能になるために、 例えば図 3 5に示すように、 C S Pを上下方向に複数個積層し、 パッケージ基板 2の両面 に形成したランド部 1 Aと半田バンプ 9とを介在して複数個の C S Pの共通する 端子間を電気的に接続することによって、 マルチチップモジュールを実現するこ とも可能である。
以上、 本発明者によってなされた発明を発明の実施形態に基づき具体的に説明 したが、 本発明は前記実施形態に限定されるものではなく、 その要旨を逸脱しな レ、範囲で種々変更可能であることはいうまでもない。 産業上の利用可能性
本発明の C S Pは、製造コストが安価で信頼性も高いことから、携帯情報機器、 ディジタルカメラ、 ノートパソコンといった小型軽量電子機器への実装に広く適 用することができる。

Claims

請 求 の 範 囲
1 . パッケージ基板の第 1の面に設けられた凹溝の内部に半導体チップが搭載さ れ、 前記凹溝の周囲の前記第 1の面に形成された複数の配線のそれぞれの一端部 と前記半導体チップとがワイヤを介在して電気的に接続され、 前記凹溝の内部に 充填された樹脂によつて前記半導体チップが封止され、 前記複数の配線のそれぞ れの一部に形成されたランド部の表面にバンプ電極が接続され、 前記ワイヤが接 続された前記複数の配線のそれぞれの一端部の表面と、 前記ランド部の表面とを 除く前記複数の配線の表面、 および前記パッケージ基板の前記第 1の面と対向す る第 2の面の表面にそれぞれ絶縁層が被着されていることを特徴とする半導体装 置。
2 . 請求項 1記載の半導体装置であって、 前記絶縁層は、 ソルダレジストまたは 感光性樹脂膜であることを特徴とする半導体装置。
3 . 請求項 1記載の半導体装置であって、 前記パッケージ基板は、 ガラス 'ェポ キシ樹脂からなり、 前記半導体チップを封止する前記樹脂は、 ポッティング樹脂 からなることを特徴とする半導体装置。
4 . 請求項 1記載の半導体装置であって、 前記複数の配線の表面に被着された前 記絶縁層は、 その一部が前記凹溝の側壁の中途部で終端していることを特徴とす る半導体装置。
5 .請求項 1記載の半導体装置であって、前記複数の配線のそれぞれの一端部は、 前記凹溝の側壁の中途部まで延在していることを特徴とする半導体装置。
6 . 請求項 5記載の半導体装置であって、 前記複数の配線のそれぞれの一端部の 位置は、 前記凹溝の内部に搭載された前記半導体チップの上面よりも高いことを 特徴とする半導体装置。
7 . 請求項 1記載の半導体装置であって、 前記凹溝の四隅に切り欠きが設けられ ていることを特徴とする半導体装置。
8 . 請求項 1記載の半導体装置であって、 前記パッケージ基板の前記第 2の面に は、 前記第 1の面と前記第 2の面とを貫通するスルーホールを通じて前記ランド 部のそれぞれと電気的に接続された第 2のランド部が形成されていることを特徴 とする半導体装置。
9 . 請求項 8記載の半導体装置を前記パッケージ基板の前記第 1、 第 2の面と垂 直な方向に沿って複数個積層し、 前記ランド部および前記第 2のランド部を介在 して前記複数個の半導体装置の共通する端子間を電気的に接続したことを特徴と するマルチチップモジュール構造の半導体装置。
1 0 . 前記ランド部の表面に接続された前記バンプ電極を介在して請求項 1記載 の半導体装置がプリント配線基板に実装された半導体装置の実装構造であって、 前記半導体装置の前記パッケージ基板を構成する合成樹脂の熱膨張係数と、 前記 プリント配線基板を構成する材料の熱膨張係数とがほぼ等しいことを特徴とする 半導体装置の実装構造。
1 1 . パッケージ基板の第 1の面とこれと対向する第 2の面とを貫通する貫通溝 の内部に搭載された半導体チップが前記第 2の面に固着された放熱板によって支 持され、 前記貫通溝の内部に充填された樹脂によつて前記半導体チップが封止さ れ、 前記貫通溝の周囲の前記第 1の面に形成された複数の配線のそれぞれの一端 部と前記半導体チップとがワイヤを介在して電気的に接続され、 前記複数の配線 のそれぞれの一部に形成されたランド部の表面にバンプ電極が接続されているこ とを特徴とする半導体装置。
1 2 . 以下の工程を含むことを特徴とする半導体装置の製造方法；
( a ) マトリクス状に配置された複数の凹溝と、 前記凹溝のそれぞれの周囲に配 置され、それぞれの一端部が前記凹溝のそれぞれの内側に延在する複数の配線と、 前記複数の配線のそれぞれの一部に設けられたランド部とが第 1の面に形成され、 前記複数の配線のそれぞれの一端部の表面と前記ランド部の表面とを除く前記複 数の配線の表面、 および前記第 1の面と対向する第 2の面の表面に絶縁層が被着 されたマトリクス基板を用意する工程、
( b ) 前記マトリクス基板に形成された前記凹溝のそれぞれの内部に半導体チッ プを搭載する工程、
( c ) 前記凹溝のそれぞれの内側に延在する前記複数の配線の一端部と前記半導 体チップとをワイヤで結線する工程、
( d ) 前記凹溝のそれぞれの内部に搭載された前記半導体チップを榭脂封止する 工程、
( e ) 前記複数の配線のそれぞれの一部に設けられた前記ランド部の表面にバン プ電極を接続する工程、
( f ) 前記マトリクス基板を切断して複数のパッケージ基板に分割することによ り、 前記パッケージ基板の第 1の面に設けられた前記凹溝の内部に前記半導体チ ップが搭載され、 前記凹溝の周囲の前記第 1の面に形成された前記複数の配線の それぞれの一端部と前記半導体チップとが前記ワイヤを介在して電気的に接続さ れ、前記凹溝の内部に充填された前記樹脂によつて前記半導体チップが封止され、 前記複数の配線のそれぞれの一部に形成された前記ランド部の表面に前記バンプ 電極が接続され、 前記ワイヤが接続された前記複数の配線のそれぞれの一端部の 表面と、 前記ランド部の表面とを除く前記複数の配線の表面、 および前記パッケ ージ基板の前記第 1の面と対向する第 2の面の表面にそれぞれ前記絶縁層が被着 された複数個の半導体装置を得る工程。
1 3 . 請求項 1 2記載の半導体装置の製造方法であって、 前記マトリクス基板の 前記第 1の面に前記凹溝を形成する工程は、 前記マトリクス基板の前記第 1の面 に配線を形成し、 次いで前記第 1の面と前記第 2の面とに絶縁層を被着した後、 前記第 1の面をプレス加工して第 1の凹溝を形成し、 次いで前記第 1の凹溝の底 部を切削加工して第 2の凹溝を形成する工程を含むことを特徴とする半導体装置 の製造方法。
1 4 . 請求項 1 3記載の半導体装置の製造方法であって、 前記第 1の面をプレス 加工して前記第 1の凹溝を形成する際、 前記第 1の面と前記第 1の凹溝の側壁と のなす角を鈍角にすることを特徵とする半導体装置の製造方法。
1 5 . 請求項 1 3記載の半導体装置の製造方法であって、 前記第 1の面をプレス 加工して前記第 1の回溝を形成する際、 前記第 1の凹溝の底面にその中央部が周 辺部よりも高くなるような傾斜角を持たせることを特徴とする半導体装置の製造 方法。
1 6 . 請求項 1 2記載の半導体装置の製造方法であって、 前記マトリクス基板の 前記第 1の面に前記複数の配線とメツキの給電ラインとを一体に形成することを 特徴とする半導体装置の製造方法。
1 7 . 請求項 1 2記載の半導体装置の製造方法であって、 前記マトリクス基板を ダイシングによつて切断することを特徴とする半導体装置の製造方法。
1 8 . 請求項 1 2記載の半導体装置の製造方法であって、 前記凹溝の内部に前記 半導体チップを搭載する工程に先だって、 前記ランド部の表面に前記バンプ電極 を接続することを特徴とする半導体装置の製造方法。
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