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WO1993016881A1 - Type discrimination device and method thereof - Google Patents

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Publication number
WO1993016881A1
WO1993016881A1 PCT/JP1992/000227 JP9200227W WO9316881A1 WO 1993016881 A1 WO1993016881 A1 WO 1993016881A1 JP 9200227 W JP9200227 W JP 9200227W WO 9316881 A1 WO9316881 A1 WO 9316881A1
Authority
WO
WIPO (PCT)
Prior art keywords
electronic device
data
address
type
signal
Prior art date
Application number
PCT/JP1992/000227
Other languages
French (fr)
Japanese (ja)
Inventor
Ken-Ichi Wakabayashi
Chitoshi Takayama
Tadashi Shiozaki
Original Assignee
Seiko Epson Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corporation filed Critical Seiko Epson Corporation
Priority to PCT/JP1992/000227 priority Critical patent/WO1993016881A1/en
Publication of WO1993016881A1 publication Critical patent/WO1993016881A1/en

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K17/00—Methods or arrangements for effecting co-operative working between equipments covered by two or more of main groups G06K1/00 - G06K15/00, e.g. automatic card files incorporating conveying and reading operations

Definitions

  • the present invention relates to an apparatus for determining the model of a plurality of types of electronic devices and a method for determining the model.
  • Devices based on such digital logic operations have more flexible control than simple feedback control realized only with hardware, and also change substantial functions by changing software. It has the advantage of being able to do so. Therefore, even with the same hardware, completely different control can be realized only by changing the contents of the ROM storing the processing procedure. In addition, it has the advantage that the function can be purged only by changing the software.
  • Some of such electronic devices can mount a cartridge such as an IC card in the expansion slot. If a cartridge containing data for an electronic device such as a program software is mounted on the electronic device as a cartridge, the function of the electronic device can be changed.
  • the present invention has been made to solve the above-described problems in the related art, and has as its object to provide a device for discriminating a model of a plurality of types of electronic devices and a method for discriminating the model.
  • the present invention which is made as an additional electronic device, is an additional electronic device that can be connected via a connector to a plurality of types of electronic devices having a first processor capable of performing a logical operation.
  • a first storage unit that stores a plurality of types of data applied to each of the plurality of types of electronic devices; and a first storage unit configured to store the plurality of types of data based on a signal given from the connected electronic device.
  • Discriminating means for discriminating a type and selecting at least one of the plurality of types of data stored in the first storage means according to the discriminated type and transmitting the selected data to the electronic device. .
  • the determining means determines the type of the connected electronic device and selects one of a plurality of types of data in accordance with the determined type and transmits it to the electronic device. Can be applied to a plurality of types of electronic devices.
  • the judging means switches the level of at least one predetermined bit of the address given from the first processor according to the type of the connected electronic device, and switches the switched address to the first address. It is preferable to have an address switching means for providing the storage means. With this configuration, even if the electronic device accesses the same address, data corresponding to the type of the electronic device can be read from the first storage unit.
  • each of the plurality of types of data stored in the first storage means is It preferably includes a processing procedure executed by the first processor. This makes it possible to cause different types of electronic devices to execute different types of processing according to the processing procedure read from the first storage means.
  • the determination means may include means for determining a type of the connected electronic device based on at least an address strobe signal output from the first processor. In this way, when the behavior of the address strobe signal differs depending on the type of the electronic device, the type of the electronic device can be determined.
  • the determination means may include means for determining the type of the connected electronic device based on at least a cook signal provided from the connected electronic device. In this way, when the behavior (frequency, etc.) of the clock signal differs depending on the type of the electronic device, the type of the electronic device can be determined.
  • the additional electronic device includes a printed circuit board on which at least the first storage means is mounted, has a housing for housing the printed circuit board, and is configured as a cartridge that can be handled alone. . Since this additional electronic device is configured as a cartridge that can be handled alone, its handling is extremely easy, and the usability is excellent.
  • the additional electronic device includes: a second processor that executes a process different from the first processor; and a second storage unit that stores processing steps executed by the second processor. Is preferred. According to this additional electronic device, the electronic device can be controlled by the second processor, and processing of information required by the electronic device can be realized. Therefore, new functions can be added to the electronic device, Changing or improving functions can be easily realized.
  • the electronic device is a printer that performs printing based on print data received from outside
  • the additional electronic device includes a print data input unit that inputs print data received from outside by the printer
  • the second storage means includes means for storing a processing procedure for causing the second processor to process the print data
  • the first storage means stores the processing procedure based on the data processed by the second processor.
  • the first processor further includes means for storing a print processing procedure for causing the first processor to execute the print processing. In this way, the print data processed by the additional electronic Since printing can be performed by the linter, the function of the printer can be improved by the additional electronic device.
  • the first storage means may be configured such that the electronic device reflects transfer data transferred from the electronic device to the additional control device side in an address signal, and the address signal is transmitted to the additional electronic device via the connector. It is preferable that the additional electronic device further includes a data extracting unit that extracts the transfer data from an address signal output from the electronic device. . With this configuration, even when a data bus for transmitting data from the electronic device to the additional electronic device is not provided, any data can be transmitted from the electronic device to the additional electronic device.
  • the present invention implemented as an electronic system includes: an electronic device having a first processor capable of performing a logical operation; and an additional electronic device that can be connected to the electronic device via a connector.
  • First storage means for storing a plurality of types of data applied to each of the types of electronic devices; and determining the type of the connected electronic device based on a signal given from the connected electronic device.
  • determining means for selecting at least one of the plurality of types of data stored in the first storage means and transmitting the selected data to the electronic device according to the determined type.
  • the determining means determines the type of the connected electronic device, and selects one of a plurality of types of data according to the determined type, and transmits it to the electronic device. Can be provided from the additional electronic device.
  • the present invention implemented as a model determination circuit includes a signal determination circuit that outputs a determination signal for determining a type of the connected electronic device based on a signal given from the connected electronic device; An address switching circuit that switches a level of at least one predetermined bit of an address given from the first processor based on the determination signal.
  • this model discriminating circuit the level of a predetermined bit of an address is switched based on a discriminating signal from the signal discriminating circuit.
  • the present invention performed as a model determination method includes: (a) a step of determining a type of the connected electronic device based on a signal given from the connected electronic device; (b) switching the level of at least one predetermined bit of an address given from the first processor based on the determination.
  • the level of a predetermined bit of the address is switched based on the determination of the model of the electronic device, so that the address can be converted to an address according to the model of the electronic device.
  • FIG. 1 is a block diagram showing a schematic configuration of a laser printer applied to the embodiment and a cartridge mounted on the laser printer.
  • FIG. 2 is a block diagram showing an internal configuration of a line buffer and a cartridge in the first embodiment.
  • Fig. 3 is an explanatory diagram showing the connection between the plug and the connector.
  • FIG. 4 is an explanatory diagram showing the address space of the CPU of the printer for each printer model.
  • FIG. 5 is an explanatory diagram showing data stored in the ROM of the cartridge.
  • FIG. 6 is an explanatory diagram showing the state of the memory area being skipped by the discrimination circuit.
  • FIG. 7 is a block diagram showing the internal configuration of the discrimination circuit.
  • FIG. 8 is a timing chart showing the difference between the behaviors of the two signals / A S B and / A S D b,
  • FIG. 9 is a timing chart showing the operation of the discrimination circuit.
  • FIG. 10 is a timing chart showing the operation of the discrimination circuit.
  • FIG. 11 is a block diagram showing a modification of the address inversion circuit.
  • Figure 12 is a block diagram of a circuit that determines the type of printer based on a clock signal.
  • FIG. 13 is an exploded perspective view showing the configuration of the cartridge 503 in the second embodiment
  • FIG. 14 is a plan view of the front and back of a print board on which a processor and the like are mounted
  • FIG. Explanatory drawing showing the cartridge map of the cartridge 503 viewed from the device 501 side.
  • FIG. 16 is an explanatory diagram showing an address map of the cartridge 503 viewed from the microprocessor 601 side, ll 7 is a block diagram showing the internal configuration of the cartridge 503,
  • FIG. 18 is a circuit diagram showing a configuration example of the interrupt request register 64.
  • FIG. 19 is a circuit diagram showing a configuration example of the polling / command register 643.
  • FIG. 20 is an explanatory diagram showing the contents of the status register 645.
  • FIG. 21 is a circuit diagram showing a configuration example of a read control circuit 62
  • FIG. 22 shows an electronic control unit 5 that realizes data transfer using the read control circuit 62.
  • FIG. 23 is an explanatory diagram showing the structure of data in the ROM 671
  • Fig. 24 shows a cartridge 5 that realizes data transfer using the read control circuit 62.
  • FIG. 25 is a flowchart showing a process on the electronic control unit 501 that realizes data transfer using the FIFO control circuit 623.
  • FIG. 26 is a flow chart showing the processing on the cartridge vpage 503 side for realizing data transfer using the FIFO control circuit 623.
  • FIG. 27 is a circuit diagram showing a configuration example of the double bank control circuit 624.
  • FIG. 28 is a flowchart showing a process for starting data transfer using the double bank control circuit 624.
  • FIG. 29 is a block diagram showing the response processing on the electronic control unit 501 similarly.
  • FIG. 30 is a flowchart showing processing on the electronic control unit 501 realizing data transfer using the double bank control circuit 624;
  • FIG. 31 is a flowchart showing processing on the cartridge 503 side for realizing data transfer using the double bank control circuit 624;
  • FIG. 32 is a timing chart showing the timing of printing of solid image data performed by controlling the laser engine 505. '
  • FIG. 1 is a block diagram showing a schematic configuration of a laser printer 500 applied to the embodiment and a card cartridge 50 mounted on the laser printer 500.
  • the laser printer 500 includes an electronic control unit 501 that controls the entire laser printer 500 and a laser engine 505 that forms an image on paper P.
  • the laser printer 500 is connected to the workstation 507 and has an electronic control unit.
  • the device 50 I develops image data (bit map data) based on the print data sent from the workstation 507, and feeds the developed image data to the laser engine 505 via the connector CN 10.
  • the laser engine 505 drives the xerographic unit 15 in response to this, and prints an image on the paper P.
  • a well-known CPU in this embodiment, MC 68000 manufactured by Motorola
  • a ROM 511 storing a program to be executed by the CPU 510
  • a print data and an image after development as shown in FIG. RAM 5 12 for storing data
  • data input port 514 for receiving print data from the workstation 507 as a host
  • line buffer 515 interposed in the bus line 516 for sending and receiving data to and from the cartridge 50
  • laser engine 505 Register 517 for exchanging commands and status information with the console
  • console panel I ZF 519 for interfacing with the console panel 518 of the laser printer 500
  • double buffer circuit 520 for storing image data to be transferred to the laser engine 505 , are provided.
  • the double-bap-up circuit 520 includes two RAMs 520A and 520B having a storage capacity of eight lines for printing by the laser engine 505, that is, 4K bytes. Write image data.
  • the laser engine 505 alternately reads the two RAMs 520A and 520B via the memory read controller 520D, thereby converting the image data into a video signal in synchronization with the rotation of the photosensitive drum and executing printing. can do.
  • the two RAMs 520A and 520B are provided to alternately write and read data because access from the CPU 510 and access from the laser engine 505 must be performed independently.
  • the CPU 510 After the CPU 510 damages the data in the RAM, the CPU 510 sets a flag in a predetermined bit of the register 517, and the laser engine 505 checks the flag to read the stored image data. During reading, another bit of the register 517 is set to notify the CPU 510 that reading is being performed. At this time, since the other RAM is not accessed from the laser engine 505, the CPU 510 completes the writing of the next eight lines of image data to the other RAM during this time. Laseren When reading from one RAM is completed, the gin 505 resets the flag and switches to reading from the other RAM. The speed at which data from the CPU 510 is damaged is faster than the speed at which data is read from the laser engine 505, that is, the speed at which printing is performed. Transfer of image data is reliably and easily realized.
  • FIG. 2 is a block diagram showing an internal configuration of the line buffer 515 and the cartridge 50.
  • the bus line 516 in the electronic control unit 501 is composed of an address bus 32 and a data bus 34, and the line buffer 515 has a bus driver 36 inserted in the middle of the data bus 34.
  • the bus driver 36 is a one-way buffer that transfers data only in the direction from the connector CN 11 to the CPU 510.
  • the cartridge 50 connected to the connector CN11 is a read-only device.
  • the cartridge 50 includes a plug section 52 connected to the connector CN 11, an address bus CAB and a data bus CDB connected to the plug section 52, a determination circuit 54, and a program executed by the CPU 510 of the electronic control unit 501. , A data buffer 58, and an auxiliary circuit 60 that outputs a clock signal and the like to the determination circuit 54.
  • the address bus C A B connected to the plug section 52 is connected to the ROM 56 via the determination circuit 54
  • the data bus CD B is connected to the ROM 56 via the data buffer 58.
  • the address put on the address bus 32 from the CPU 510 is sent to the ROM 56 via the address bus CAB of the cartridge 50 via the determination circuit 54 to the ROM 56.
  • Data read from ROM 56 according to this address is supplied to connector CN11 via data bus CDB, and further to CPU 510 via bus driver 36.
  • FIG. 3 is a diagram showing a connection relationship between the plug section 52 and the connector CN 11.
  • the plug portion 52 has 25 terminals formed on two surfaces (surfaces A and B) of the double-sided printed circuit board, respectively.
  • the signal corresponding to each terminal of Name is listed.
  • the symbol “ZJ” added before the signal name indicates that the signal is low active.
  • the meaning of each signal is as follows.
  • Signal ZASB Address strobe signal output by CPU510 (Motorola MC 68000).
  • This address strobe assist signal ZADS behaves differently for different types of printers when the printer is started (initialized). In this embodiment, as will be described later, the type of blinking is determined based on the behavior at the time of initialization of the address strobe auxiliary signal ZADS.
  • SIGNAL / OD TACK An artefact data acknowledgment signal for transferring data from the cartridge 50 to the electronic control unit 501 side.
  • Signal ZCTRGSEL Select signal when CPU510 reads data and instructions from ROM56.
  • Signals A1 to A20 Address signals output by CPU510.
  • Signal D 1 to D 15 Output signal from the cartridge 50 side.
  • Signal SCLK Clock signal output from an oscillator (not shown) built into laser printer 500.
  • the signal ZCTRGS given to the laser printer 500 is lowered to L level when the cartridge 50 is inserted, and the CPU 510 detects that the cartridge 50 is inserted into the connector CN 11 by this. .
  • the CPU 510 specifies a door address using the 23-bit address signals A1 to A23, and specifies an upper byte and a lower byte of each mode using signals / UDS and ZLDS. .
  • the CPU 510 can handle a 16 Mbyte address space from 00000 Oh to FFFF FFh.
  • the symbol "h" appended to the address indicates that the display is in hexadecimal.
  • the ROM 56 of the cartridge 50 is allocated to a part of an address space handled by the CPU 510 of the electronic control unit 501. The space allocated to the cartridge 50 often differs depending on the type of laser printer. FIG.
  • FIG. 4 is a diagram showing, for each model, a CPU 510 address space allocated to a ROM cartridge of a laser printer manufactured by Hered Packer.
  • a 2Mbyte space such as 200000h to 3FFFFFh or 40000 Oh to 5FFFFFh is allocated to the ROM cartridge.
  • R0M56 in the cartridge 50 in this embodiment is allocated to the first 128 Kbytes in the 2 Mbyte address space of the ROM cartridge, and the other addresses are allocated.
  • the I / O register is assigned to the space. “X” indicates the value of the four most significant bits of the address.
  • FIG. 5 is an explanatory diagram showing data stored in the ROM 56.
  • ROM56 is divided into two areas, 64K bytes from XOOOOOh to X0FFFFh contain data for type 1 printing, and 64K bytes from X10000h to XlFFFFh contain type 2 and type data.
  • 3Data for printer is stored. In this example, the same data is applied to the type 2 printer and the type 3 printer.
  • the discriminating circuit 54 discriminates the printer type based on a signal supplied from the laser printer 500, and is supplied from the CPU 510 when the printer is inserted into a type 1 printer. The address is supplied to ROM 56 as it is.
  • the discrimination circuit 54 When inserted into a type 2 or type 3 printer, the discrimination circuit 54 inverts the 16-bit address signal A 16 and supplies it to the ROM 56.
  • the address X output when the CPU 510 reads the first 64 Kbytes of data in the ROM 56 0000 Oh -XOFFFFh is given to the ROM 56 as it is in the cartridge 50 inserted in the type 1 printer, and the address X10000h to Xl FFFFh in the cartridge Vge 50 inserted in the type 2 or type 3 printer. Given to 56.
  • FIG. 6A is an explanatory diagram showing a manner in which two areas of the ROM 56 are exchanged (stepped) in the address space of the CPU 510 by the function of the determination circuit 54 described above.
  • the data for the type 1 printer is effectively assigned to addresses X0000 Oh to XOFFFFh
  • the data for the type 2 and type 3 printers is XI OOOOh ⁇ X1 Assigned to FFFFh.
  • data for the type 2 and type 3 printers is effectively assigned to the address X0000 Oh -XOFFFFh
  • the data for the type 1 printer is set to X. 1000 Oh ⁇ X 1 0 assigned to FFFFh
  • Fig. 6 (b) data for a type 1 printer is written-data (II) for a type 2 and type 3 printer is written after an evening.
  • the CPU 510 reads and uses the data for type 1 printer starting with [rPROG]. At this time, for example, data for a type 1 printer is read according to the address X0000 Oh -X0BF F Fh.
  • the CPU 510 starts the data for type 2 and type 3 printers starting with “SYST” ( In addition to reading and using I), it is also possible to read and use data (II), with the data (I) for type 2 and type 3 printers corresponding to addresses X00000h to X0FFFFh.
  • the data read (II) is read, for example, at addresses X1C00 Oh to X1FFFFh. Read out accordingly.
  • the character codes "PROG” and "SYST” are written in the first four bytes of the two 64-byte areas, respectively, when the laser printer 500 is turned on.
  • the CPU 510 sequentially specifies the addresses X0000 Oh-X00003h when the printer is initialized, thereby reading the first four bytes of the ROM 56.
  • the character code of "PRO G” is read, and when it is inserted in the type 2 or type 3 printer, the character code of "SYST" is read.
  • the CPU 510 determines that the ROM for storing the data for the type 1 printer is inserted at the time of “PR 0G”, and the ROM that stores the data for the type 2 or type 3 printer at the time of rSYST]. Is inserted If the printer type indicated by these character codes matches the user's type, the program jumps to the address in the ROM 56 specified by the program start address and is stored in the ROM 56. On the other hand, if the printer type indicated by the character code does not match the user's type, the CPU 510 executes the CPU 510 according to the program stored in the ROM 511 of the laser printer 500. Execute various processes.
  • FIG. 7 is a block diagram showing an internal configuration of the discrimination circuit 54.
  • the determination circuit 54 includes an address strobe signal ZASB, an address strobe auxiliary signal / ADS, a clock signal CLK, a reset signal ZRESET, and an address signal A 1 & (shown in the upper center in the figure). Has been given.
  • the clock signal CLK and The reset signal ZRESET is a signal given from the auxiliary circuit 60 (FIG. 2) in the cartridge 50.
  • the determination circuit 54 determines the type of the laser printer 500 based on the difference between the behaviors of the signals ZASB and ZASD, and outputs the address signal A 16 as it is to the ROM 56 in the case of the type 1 printer. On the other hand, in the case of a type 2 or type 3 blink, the address signal A 16 is inverted and applied to the ROM 56.
  • the discrimination circuit 54 includes two JK flip-flops JK1 and JK2 as main components, four D-type flip-flops FF1 to FF4, a synchronous 4-bit binary counter 70, and an address inversion circuit 72. Have. .
  • the two signals ZASB and ZADS are input to the 3-input NOR gate 80 together with the Q output of the D-type flip-flop FF4.
  • the output of the 3-input NOR gate 80 is given to the J input terminals of the two JK flip-flops JK1 and JK2, and inverted by the inverter 82 to the K input terminals of the two JK flip-flops JK1 and JK2, respectively.
  • the clock signal CLK is supplied to the clock input terminal of the first JK flip-flop JK1 and is inverted by the inverter 84 and input to the clock input terminal of the second JK flip-flop JK2. I have.
  • the Q outputs of the two JK flip-flops JK1 and JK2 are input to the OR gate 86, and the output of the OR gate 86 is applied to the clock input terminal of the D-type flip-flop FF1.
  • the D input terminal of the D-type flip-flop FF 1 is pulled up, and its Q output is supplied to the address inversion circuit 72.
  • an input terminal of the first AND gate 100 is supplied with an address signal A16 from the CPU 510 and an output of the D-type flip-flop FF1 inverted by the inverter 106.
  • the input terminal of the second AND gate 102 is supplied with an address signal A 16 ⁇ inverted by the inverter 104 and an output of the D-type flip-flop FF1.
  • the outputs of the two AND gates 100 and 102 are input to the OR gate 108, and the output of the OR gate 108 is supplied to the ROM 56 as a 16-bit address (FIG. 2).
  • the D input terminal of the second D-type flip-flop FF2 is inverted by the inverter 88.
  • the input signal ZASB is input, and the clock signal CLK is input to the clock input terminal.
  • the Q output of the D-type flip-flop FF 2 is supplied to the input terminal of an AND gate 90, and the other input terminal of the AND gate 90 is supplied with the clock signal CLK inverted by the inverter 92. .
  • the output of the AND gate 90 is given to the clock input terminal of the third D-type flip-flop FF3.
  • the D input terminal of the third D-type flip-flop FF3 is pulled up, and its Q output is input to the count enable terminal P of the counter 70.
  • the clock signal CLK is input to the clock input terminal of the counter 70, and the four data input terminals are grounded.
  • the output of the fourth bit of the counter 70 is supplied to the clock input terminal of the fourth D-type flip-flop FF4.
  • the D input terminal of this D-type flip-flop FF4 is pulled up.
  • the Q output of the D-type flip-flop FF4 is input to the OR gate 94 together with the reset signal ZRESET.
  • the output of the OR gate 94 is provided to the clear input terminal of the first D-type flip-flop FF1.
  • the Q output of the D-type flip-flop F F 4 is also supplied to the 3-input NOR gate 80 (upper left in the figure) as described above.
  • the reset signal / RESET is also input to the clear input terminals of the two JK flip-flops JK1 and JK2, the three D-type flip-flops FF2, FF3 and FF4, and the counter 70.
  • the reset signal ZRESET is a signal for resetting the six flip-flops in the discriminating circuit 54 and the counter 70 after a predetermined time (for example, 100 ms) after the power of the laser printer 500 is turned on, and going to the L level. is there.
  • a predetermined time for example, 100 ms
  • the discrimination circuit 54 is reset by the reset signal ZRESET, the Q output of the D-type flip-flop FF1 becomes L level, and the address inversion circuit 72 outputs an address corresponding to the type 1 printer. That is, the address A 16 given from the CPU 510 is output to the ROM 56 as it is.
  • the determination circuit 54 determines that the printer is a type 2 or type 3 printer based on the behavior of the signals ZASB and ZASD, the Q output of the D-type flip-flop FF1 goes high. At this time, the address A 16 is inverted by the address inversion circuit 72 and input to the ROM 56. In the address signals A1 to A20 transferred from the laser printer 500 to the cartridge 50, address signals other than the address A16 of the 16th bit are directly supplied to the ROM 56.
  • the discriminating circuit 54 discriminates the type of the laser printer 500 based on the difference in the behavior of the two signals / ASB and ZASD given from the CPU 510 of the laser printer 500.
  • FIG. 8 is a timing chart showing the behavior of the two signals / ASB and ZASD at the time of initialization after IS when the power of the laser printer 500 is turned on. As shown in FIG. 8 (a), in the type 1 printer, the signal / ASD is kept at the H level even when the signal / ASB level changes. On the other hand, as shown in FIG. 8B, in the type 2 and type 3 printers, the level of the signal ZASD also changes in accordance with the level change of the signal / ASB.
  • FIG. 9 is a timing chart showing the operation of the discrimination circuit 54 when the printer is initialized, and is a diagram showing an example in which the cartridge 50 is inserted into the type 1 printer.
  • FF 1 to 4 indicate the Q output of each 0-type flip-flop
  • Q70 indicates the output of the fourth bit of the counter 70.At time t10, when the signal / ASB falls, the following The output of the D-type flip-flop FF2 rises at the rise of the clock signal CLK, and the output of the D-type flip-flop FF3 rises at the next fall of the clock signal CLK (time t11).
  • the output of the D-type flip-flop FF 1 remains at the L level because the signal ZADS remains at the H level even when the signal / ASB level changes.
  • the output of the fourth bit of the counter 70 rises, and the output of the D-type flip-flop FF4 rises accordingly.
  • the output of the D-type flip-flop FF 4 is input to the 3-input NOR gate 80 together with the two signals / ASB and / ADS.
  • And ZADS both go low, the output of D-type flip-flop FF 1 goes low. (Time t13).
  • the address A16 input to the cartridge 50 from the laser printer 500 is given to the ROM 56 as it is.
  • FIG. 10 is a timing chart showing the operation of the discrimination circuit 54 when the cartridge 50 is inserted into a type 2 or type 3 printer.
  • the discrimination circuit 54 uses the fact that the behavior of the signals / ASB and / ADS differs between the type 1 printer and the type 2 and type 3 printers to determine the type of the printer. ing.
  • the Q output of the D-type flip-flop FF1 may be directly provided as the address of the 16th bit of the ROM 56 by omitting the address inversion circuit 72 in the determination circuit 54. In this way, in the case of a type 1 printer, the first 64K bits of data in the ROM 58 are always read, and in the case of type 2 and type 3 printers, the latter 64 K bits of data are always read.
  • the address inversion circuit 72 is provided to skip the memory area as in the above embodiment, there is an advantage that the memory area of the ROM 56 can be more effectively utilized as described above. . 'In the above embodiment, the memory area is divided into two, but generally, the memory area may be divided into a plurality.
  • the address inversion circuit 72a shown in FIG. 11 may be used instead of the address inversion circuit 72 in FIG.
  • the address inverting circuit 72a is a circuit that can be mounted as either a 1-Mbit (128K-byte) element or a 4-Mbit (512K-byte) element as the ROM 56.
  • the address inverting circuit 72a receives, in addition to the output of the D-type flip-flop FF1 and the addresses A16 and A18, the enable Z disable signal E / D, the model selection signal L2, and the element selection signal CHGMEM. ing. Each signal has the following functions.
  • Enable / Disable signal EZD A signal that specifies whether or not the address inversion circuit 72a is to be operated.
  • the address inverting circuit 72a functions only when the signal EZD is at the H level, and inverts the address A16 or A18 depending on the type of the printer. When the signal EZD is at the L level, the addresses A16 and A18 are directly supplied to the ROM 56.
  • Model selection signal L2 Selects the evening of the printer, and is valid only when the E / D signal is at the L level. Fix to L level when using a cartridge exclusively for Type 1 printers, and fix to H level when using cartridges exclusively for Type 2 and Type 3 printers. That is, when the signal L2 is at the L level, the addresses A16 and A18 are directly supplied to the ROM 56 irrespective of the levels of other signals, and when the signal L2 is at the H level, the addresses A16 and A16 are regardless of the levels of the other signals. A 18 is inverted and applied to ROM56.
  • Element selection signal CHGMEM A signal that indicates whether a 1-Mbit ROM or a 4-Mbit ROM is installed.
  • the signal CHGMEM is fixed to the H level using a jumper wire when mounting a 1 Mbit ROM, and is fixed to the L level when mounting a 4 Mbit ROM.
  • the address A16 is inverted according to the printer type
  • the signal CHGMEM is fixed at the L level
  • the address A18 is inverted according to the printer type.
  • a detailed description of the configuration of the address inversion circuit 72a is omitted.
  • the level of each of the signals EZD and L2 may be fixed inside the cartridge when the cartridge is manufactured, or the signal level may be switched by providing a dip switch or the like in the cartridge 50. Good.
  • the type of the blink was determined based on the difference in the behavior of the signals / ASB and ZADS.
  • the type of the printer can be determined based on some signal given from the printer. I just need. For example, when the frequency of the clock signal applied to the cartridge side differs depending on the type of the printer, the type of the printer can be determined based on the clock signal.
  • FIG. 12 is a block diagram showing two types of circuit configurations for determining the type of the printer based on the clock signal SCLK supplied from the printer to the cartridge.
  • the clock signal SCLK is input to the clock input terminal of the counter 140, and the output of the fourth bit of the counter 140 is applied to the D input terminal of the D-type flip-flop FF5. I have.
  • the clock signal SCLK is also input to the monostable multivibrator 142.
  • the output of the monostable multivibrator is kept at the L level for a certain period from the rising edge of the clock signal SCLK. Then, the output of the fourth bit of the counter 140 when the output of the monostable multivibrator 142 returns to the H level is latched by the D-type flip-prop FF5.
  • the output of the D-type flip-flop FF5 can be set to a level corresponding to the type of the printer. Then, if the output of the D-type flip-flop FF 5 is given to, for example, the clock input terminal of the D-type flip-flop FF 1 in FIG. 7, the address A 16 can be switched according to the type of the printer. . 'In the circuit of FIG. 12 (b), the clock signal SCLK is given to the fV converter 150, and the f / V converter 150 outputs a signal of a voltage level corresponding to the frequency of the clock signal SCLK.
  • the output of the f / V converter 150 is input to the comparator 152, and is compared with a predetermined level of the reference voltage Vref.
  • the reference voltage By keeping Vref to a particular printer type, the output of comparator 152 can be at a level that is IS dependent on the type of printer. If the output of the comparator 152 is given to, for example, the address inversion circuit 72 in FIG. 7, the address A16 can be switched according to the type of the printer.
  • the discrimination circuit 54 can have various configurations. Generally, the discrimination circuit 54 has a function of discriminating a different type of printer based on a signal given from the printer to the cartridge, and a function of selecting data used for jg for the discriminated type from the memory. Good.
  • the program for the CPU 510 is stored in the ROM 56 in the cartridge 50.
  • the ROM 56 may store other data such as font data.
  • a cartridge only needs to have a memory for storing a plurality of types of data applied to each of a plurality of types of printers.
  • the cartridge 503 of the second embodiment has a multilayer printed circuit board 550 (hereinafter simply referred to as “printing”) between a concave upper case 521 U and a plate-shaped lower case 521 L. ) Is inserted, and a cap 540 is fitted on the connector side of the printed circuit board 550.
  • a circuit element such as a microprocessor 601 described later is attached to the printed circuit board 550.
  • Both upper case 521U and lower case 521L are made of aluminum. Aluminum has high thermal conductivity, so it can efficiently transmit heat from the internal elements to the outside and emit it.
  • the lower case 521L has two pieces to secure the ground connection to the printer body.
  • the grounding spring members 5 2 2 are fixed with rivets 5 2 4 respectively, and the cylindrical pressing silicone rubber 5 2 6 which comes into contact with the printed circuit board 5 50 from below is the rubber on the inner surface of the lower case. It is fitted into the holding section 5 2 8.
  • the pressing silicone rubber 526 is provided at a position directly below the microprocessor 601. Between the upper surface of the microprocessor 601 and the inner surface of the upper case 521U, a sheet-like heat-dissipating silicone rubber 552 for improving adhesion and heat conductivity is interposed.
  • FIG. 14A is a plan view showing the upper surface side of the printed circuit board 550
  • FIG. 14B is a plan view showing the lower surface side of the printed circuit board 550.
  • a microprocessor 600 is attached to one end of the upper surface side of the printed circuit board 550, and a plurality of other ends for connecting to a connector of the printer body are provided at the other end.
  • An insertion plug section 551 is formed in which the electrodes are arranged in parallel.
  • ROMs 606 to 609 each storing a control program for the microprocessor 601 are arranged.
  • four tri-state buffers 617 are arranged in a square shape adjacent to the microphone processor 601.
  • R AM611-614 are arranged in parallel. Note that, for convenience of illustration, a wiring pattern formed on the surface of the printed board 550 is omitted.
  • the microprocessor 601 is a pin grid array (PGA) type device, and the others are SO J type, SOP type or QFP type devices.
  • PGA pin grid array
  • the microphone processor 601 for example, an Am29030 (clock frequency 25 MHz) manufactured by AMD, which is a RISC processor, is used.
  • a plug portion 551 is also formed at one end on the lower surface side of the printed circuit board 550.
  • the pin 601P of the microprocessor 601 is projected as it is.
  • On each side of the microprocessor 601, two tri-state buffers 619 are provided.
  • An ASIC (application-specific LSI) 603 including a control circuit and a register for the micro-sigma sensor 601 is arranged in the center of the printed circuit board 550 and slightly near the plug 551.
  • the configuration of the printer body (parameters related to the operation of the printer, such as the number of prints, the size of the printer, margins, fonts, and communication parameters) is recorded.
  • EEPROM670 is located. Further, adjacent to the EEPROM 670, an R0M618 storing a program for operating the microphone opening processor of the printer main body is arranged.
  • the first oscillator 661 is a circuit for transmitting a signal serving as a base of a clock signal for the microprocessor 601 and, for example, transmits a 50 MHz clock signal.
  • the second oscillator 665 is a circuit for transmitting a close signal used for an interval timer processing unit described later, and transmits a 5 MHz clock signal, for example.
  • a reset element 637, a FIFO memory 621, and a NAND gate 680 are arranged along the side edge of the printed circuit board 550.
  • Sa In addition, five tri-state buffers 684-688 are arranged in parallel with the plug section 551.
  • the longitudinal direction of the rectangular element is aligned with the insertion direction of the cartridge 3.
  • Such an arrangement facilitates the flow of air from the plug 551 toward the microprocessor 601 as indicated by the arrow, and contributes to the cooling of the microprocessor 601.
  • the cartridge 3 is inserted into the cartridge insertion slot for the printer in the printer body.
  • a normal font cartridge is just a ROM containing font data.
  • the cartridge 3 of this embodiment includes a microprocessor 601, ROMs 606 to 609 storing processing programs of the microprocessor 601, and a ROM 618 storing processing programs of a processor in the printer main body. And a control circuit including the AS IC 603.
  • the cartridge 503 is allocated to a part of an address space handled by the CPU 510 of the electronic control unit 501.
  • CPU510 can handle 16M bytes of address space from OOOOOOh to FFFF F Fh, and a part of it is allocated for ROM cartridges.
  • the space allocated to the cartridge 503 varies depending on the type of laser printer. Space is normal.
  • the microprocessor 601 provided inside the cartridge 503 of this embodiment is AMD29030-25MHz manufactured by AMD, and the address space that can be handled is 4 Gbytes from 0000000 Oh to FFFFFFFFh.
  • the address space not only ROM and RAM, but also various registers used for exchanging data with the electronic control unit 501 on the printer side are allocated. This Is shown in FIG.
  • the electrical configuration inside the cartridge 503 will be described together with the assignment of address spaces for both microprocessors.
  • Fig. 17 shows the internal configuration of the cartridge 503.
  • the cartridge 503 mainly includes a microprocessor 601 for controlling the entire system.
  • the cartridge 503 is mainly composed of a memory unit 602 including ROM, RAM and its peripheral circuits, and an electronic control unit 501. It comprises a data transfer control unit 603 that controls all the data exchange and other circuits.
  • the memory unit 602 receives a total of 2 Mbytes of ROMs 606 to 609 for storing a program to be executed by the microprocessor 601, a selector 610 for using the ROMs 606 to 609 for bank switching, and an electronic control unit 501. It consists of a total of 2 Mbytes of RAM 611 to 614, which store print data and image data after expansion.
  • the ROMs 606 and 607, and the ROMs 608 and 609 each constitute a bank, and a set of two banks constitutes a 32-bit data bus.
  • the ROMs 606 to 609 and the microprocessor 601 are connected by an address bus AAB and a control signal bus.
  • the data bus IDB of the ROMs 606 to 609 is connected to the data bus DB 29 via the data selector 610, through which the microprocessor 601 can read data from the ROMs 606 to 609.
  • R0M606 and 607 and R0M608 and 609 receive all address signals except the least significant three bits (AO, A1, ⁇ 2) 'of the address bus AAB from the microprocessor 601.
  • the address A2 since the address A2 is not assigned, when reading data in a predetermined area, four RQM 606 through 609 will output data at the same time.
  • the data selector 610 adjusts the data output at the same time.
  • a 2 Mbyte memory can be further installed.
  • an extended RAM interface 615 is provided.
  • This extended RAM interface 615 is allocated from 2020000 Oh to 203FFFFFFh in the address space.
  • the extended RAM interface 615 can accommodate up to 2 Mbytes of RAM of the SIMM type.
  • the extended RAM need not be limited to the SIMM type, but may be provided in the form of a memory card with a built-in semiconductor memory or in the form of a laser card that stores data by the magneto-optical effect.
  • the data lines of the RAMs 61 1 to 614 and the extended RAM interface 615 are directly connected to the data bus DB 29 of the microprocessor 601, and the address lines of the data buses of the microprocessor 601 are transmitted via the data transfer control unit 603.
  • Adress bus is married to AAB.
  • I / O of various registers and the like described later are allocated from 8000000 Oh in the address space.
  • a ROM is allocated to the first 128K bytes as shown in the right column of FIG. That is, the cartridge 503 also has a built-in program executed by the PU 510 of the electronic control unit 501.
  • the CPU 510 of the electronic control unit 501 has an initial setting when the cartridge 503 is mounted. After completion of the conversion process, a jump instruction to a predetermined address of the ROM is executed. After that, CPU5 10 operates in accordance with the processing procedure longed for in the ROM.
  • the CPU 510 accesses the space of 128 Kbytes from the beginning of the space of 2 Mbytes allocated to the cartridge 503, it is output via the address buffer 617 provided in the connector-side address bus CAB of the cartridge 503.
  • the ROM 618 is accessed by the address signal, and instructions and data stored in the ROM 618 are sent to the CPU 510 of the electronic control device 501 via the data buffer 619 provided on the data bus CDB of the connector.
  • the address signal is supplied to the discriminating circuit 680 before being supplied to the ROM 618, and the address signal corrected according to the type of the blinking signal is supplied from the discriminating circuit 680 to the ROM 618.
  • the discriminating circuit 680 is a circuit having the same function as the discriminating circuit 54 in the first embodiment, and the details are omitted here.
  • addresses other than those to which ROM and RAM are assigned contain various control registers and status registers. Since these registers are realized by the data transfer control unit 603, the data transfer control unit 603 will be described next. Although the explanation of the circuit is the main, refer to the address map (Figs. 15 and 16) as appropriate.
  • the data transfer control unit 603 shown in FIG. 17 is realized by the ASIC of the usable gate 7900. This ASIC is a standard cell of model number SSC 3630, manufactured by Seiko Epson, and is a small power-dissipating device made by a CMOS process.
  • the data transfer control unit 603 was designed using the CAD system “ASDS design system“ LADSNET ”manufactured by Seiko Epson Corporation. This CAD system prepares elements such as latches, flip-flops, counters, and programmable logic arrays used in the design of logic circuits in the form of a library. After designing the necessary logic circuits using these, the AS IC The pattern as can be automatically generated.
  • the data transfer control unit 603 implemented as an AS IC operates with the cartridge 503 attached to the connector CN11 of the printer 500, It controls data exchange between the CPU 510 of the control device 501 and the microprocessor 601 of the cartridge 503. Data exchange between the two is performed by a read control circuit 620 for transmitting data from the electronic control device 501 to the cartridge 503 via a read-only data bus, and a part of the read control circuit 620.
  • a FI FO control circuit 623 that transfers data via the FI FO memory 621 using a FO, and a double bank control circuit 624 that allows the data prepared by the cartridge 503 to be read from the electronic control unit 501 side.
  • the FIFO memory 621 is a RAM that stores and reads out data in a first-in-first-out procedure. In this embodiment, M66252 FP manufactured by Mitsubishi Electric Corporation was used.
  • the data transfer control unit 603 has a signal line with the electronic control unit 501 side.
  • the address bus CAB is connected to the electronic control unit 501 via the address buffer 617
  • the data bus CDB is connected to the electronic control unit 501 via the data buffer 619.
  • the data transfer control unit 603 includes a first decoder 631 that receives the address bus CAB signal and the cartridge select signal CSEL and outputs a selection signal to each unit in the data transfer control unit 603. I have.
  • an address bus AAB and a control signal CCC from the microprocessor 601 are also connected to the data transfer control unit 603.
  • the data transfer control unit 603 receives the address bus AAB, and receives signals from the internal circuits.
  • a second decoder 632 that outputs a selection signal to the second decoder is configured. Further, a bus controller 635 that receives the address bus AAB and the control signal CCC and outputs an address signal and a control signal to the ROMs 606 to 609, the RAMs 611 to 614, and the extended RAM interface 615 is also configured.
  • various registers are configured in the data transfer control unit 603. Reading and writing to the registers are performed not only by a normal read / write operation but also automatically when a specific process is performed. There are not a few things that are written to. The configuration of these special registers will be described later.
  • a register that can be written from the electronic control device 501 performs a read operation from a predetermined address. It is configured to be hurt by doing so. That is, by specifying a predetermined address, a selection signal is output from the first decoder 631, and data is written to the register by this signal. Reading from the register is performed by a normal read cycle.
  • registers are drawn with a read on the readable bus, and the write operations are indicated by simple arrows.
  • Such registers include an interrupt request register 640, a polling and command register 643, a status register (register STATUS) 645 in FIG. 15, a transfer flag register (register BPOLL) 647 in FIG. 16, a PROM control register 649, and a control register 650.
  • registers other than the status register 645 and the transfer flag register 647 are the registers of a plurality of registers assigned as memory-mapped I / O to the CPU 510 of the electronic control unit 501 or the microprocessor 601 of the cartridge 503. It is a generic term. Multiple registers are not necessarily assigned to contiguous addresses.
  • the registers AMDINT0,1,2 and the registers AMDCLR0,1,2 shown in FIGS. 15 and 16 belong to the interrupt request register 640.
  • the polling command register 643 includes a register P COL and a register MCONTCS.
  • the registers EEPCS, EEPSK, and EEPDI belong to the PROM control register 649.
  • the control register 650 is a register that does not belong to the read control circuit 620, the FIFO control circuit 623, and the double bank control circuit 624, and all registers not mentioned in the above description belong to the control register 650. These are the registers ADDMUXA, ADDMUXB, CLKD IV, RTCVAL, RTCON, RTCSEL, RTCCLR, and SYSKEEP shown in FIGS.
  • each of the areas EWWRL and EWWRH of 512 bytes is written from the electronic control unit 501 to the first and second latches 651 and 652 of the read control circuit 620.
  • the register EWR D is equivalent to the register 651, 652 as one word when viewed from the microprocessor 601 side.
  • the registers FI RCLK, RDCLK, FI FORD, and RD RST correspond to the FIF 0 read register 655 of the FIF 0 control circuit 623.
  • the FIFO control circuit 623 is also provided with a latch 657 for holding data to be written to the FIFO memory 621 by using a part of the function of the read control circuit 620.
  • the areas indicated by the symbols DPRAMA and DPR AMB in FIG. 15 are buffers having a capacity of 32 bytes, and the first and second buffers 658 and 659 of the double bank control circuit 624 are viewed from the electronic control device 501 side. Equivalent to Banks DPWROA and DPWROB shown in FIG. 16 show these buffers 658 and 659 from the microprocessor 601 side.
  • the predetermined bits d 1 and d 2 of the status register 645 are also used for data exchange via the double bank control circuit 624, the details of which will be described later.
  • the interrupt request register 640 is a register that generates an interrupt request from the electronic control unit 501 to the microprocessor 601 and holds the interrupt request. Three levels of interrupts from the electronic control unit 501 to the microprocessor 601 are provided, and three registers (AMD ITO, 1, 2) are provided as shown in FIG. By reading any of the interrupt request registers 640 from the electronic control unit 501, an interrupt request to the microprocessor 601 is generated. The setting of this register is performed by a read operation from the electronic control unit 501. However, the read data has no meaning and is not related to the generation of the interrupt request.
  • FIG. 18 shows a specific configuration example of the interrupt request register 640.
  • These registers are composed of D-type flip-flops.
  • the output terminals Q of a, b, and c are set to active low, and interrupt signals / INTO, 1, 2 are output.
  • the sign “/” added before the signal indicates that the signal is active (the same applies hereinafter).
  • the read registers are assigned to predetermined addresses as three read-only registers (AMD CLRO, 1, 2). Therefore, when the microprocessor 601 performs a read operation for each address to which this register is assigned, the second decoder 632 outputs the signals / INTCLR0, 1, 2 respectively, and the corresponding flip-flops are reset. Is
  • the microprocessor 601 determines the priority order and performs processing to respond to the interrupt request. Do. In this case, the microprocessor 601 clears the corresponding interrupt request register 640a, b, c.
  • a signal starting with the symbol rPUPJ such as the signal PUP2 is a signal output from the reset signal output circuit 637, and is a signal that goes low at the time of reset or the like.
  • Signal PUP 2 shown in FIG. 18 is a signal for clearing three interrupt requests at once.
  • the polling command register 643 is a register that transfers a command from the microprocessor 601 to the electronic control device 501, and is a register that can be written from the microprocessor 601 and readable from the electronic control device 501.
  • FIG. 19 shows an example of the configuration of this register on hardware.
  • the polling command register 643 is composed of two octal D-type flip ports, knobs 643a and b, and one D-type flip flop 643c, which constitute a 16-bit width data latch. Can be.
  • the data bus DB 29 (16-bit bus width) from the microprocessor 601 is connected to the data input terminals 1D to 8D of the octal D-type flip-flop, y-643a and b, and the output terminal thereof. 1Q to 8Q are connected to the data bus DB 68 (bus width 16 bits) from the electronic control unit 501 side.
  • the clock terminal CK of the Otaru D-type flip-flops 643 a and b has a signal ZMC ONTCS output from the second decoder 632 when the microprocessor 601 accesses the polling command register 643 ( Figure 16, register MCONTCS).
  • the signal ZMCONTC S and the signal / POLL are connected to the D-type flip-flop port, the clock terminal C and the bliss and the y-terminal PR of the Sop 643c, and the signal CMDRD from the output terminal Q is octal.
  • the signal is set to a high level.
  • this data is read from the electronic control unit 501 (signal / POLL is low). , Is reset to low level.
  • the CMDRD which is the output signal of the D-type flip-flop 643c, is a predetermined bit d3 (hereinafter, also referred to as a flag CMDRD) of the status register 645 that can be read from the electronic control unit 501 side. Therefore, by reading the status register 645 from the electronic control device 501, the electronic control device 501 can know that a command has been set to the polling / command register 643 from the microprocessor 601.
  • the electronic control unit 501 When the electronic control unit 501 sees the flag CMDRD, which is bit d3 of the status register 645, and knows that the command has been set, it polls by a normal read cycle. Read the command sent from 601. The contents of the command include an instruction to start the transfer of print data to the data transfer control unit 603, an instruction to start a mark, and a display of a message on the console panel 518.
  • the electronic control unit 501 reads the contents of the bowling command register 643, as shown in FIG. 19, the output signal CMDRD of the D-type flip-flop 643c is inverted to a high level by the signal / POLL. I do.
  • the microprocessor 601 can know whether or not the command output by itself is read by the electronic control device 501 by monitoring the predetermined bit d2 of the transfer flag register 647.
  • the status register 645 holds the information shown in FIG. 20 in addition to the above-mentioned information indicating whether or not a command has been set from the microprocessor 601. The contents of each bit will be described.
  • the bit dO is set to a low level by a signal EWRDY generated in the read control circuit 620 when data is written from the electronic control device 501 to a read control circuit 620 described later, and the data is stored in the read control circuit 620.
  • EWRDY generated in the read control circuit 620
  • Bits d1 and d2 indicate whether the double bank control # 1 circuit 624 is accessible from the electronic control unit 501 or the microprocessor 601 side, and are called flags ADDMUXA and ADDMUXB, respectively.
  • the two bits correspond to each of the two transfer banks included in the double bank control circuit 624.
  • These bits d1 and d2 are set and reset by the microprocessor 601 writing data to bit d0 of the registers ADDMUXA and ADDMUXAB included in the control register 650, as shown in FIG. It is. Therefore, the microprocessor 601 sets this flag to low level before writing data to one bank of the double bank control circuit 624, resets this flag to high level after writing is completed, and sets the electronic control unit.
  • Bit d3 (flag CMDRD) has already been described.
  • Bit d5 is a flag CLK DIV that is set based on the operation clock of the microprocessor 601.
  • the clock CLK output from the first oscillator 661 using the external crystal oscillator CRC 1 is used as the operating clock of the microprocessor 601, but the microprocessor 601 uses the control register 650 register CLKD IV
  • the operation clock CLK of the microprocessor 601 becomes 25 MHz
  • the operation clock becomes 12.5 MHz.
  • the flag CLKD IV of the register 645 is set to low level when the clock CLK is 25 MHz, and is set to high level when the clock CLK is 12.5 M.
  • the electronic control unit 501 checks this bit of the status register 645 when it is necessary to know the operation clock frequency, that is, the operation speed of the microphone processor 601 in order to adjust the timing of data transfer and the like.
  • Bit d6 is a flag ADMON that is set to a high level when the microprocessor 601 is operating and is set to a low level when the sleeve mode is entered.
  • the microprocessor 601 receives the page description language from the electronic control unit 501 and performs processing for expanding the page description language into image data. Therefore, the page description language to be processed is transmitted from the electronic control unit 501 side. If the predetermined time has elapsed without being received, the microprocessor 601 first sets the operating frequency to 1Z2, that is, 12.5 MHz, in order to save power. Enter mode. At this time, the microprocessor 601 writes the value 0 to the register ADMON of the control register 650. As a result, when viewed from the electronic control unit 501 side, this bit d6 of the status register 645 becomes low level, and by checking this bit from the electronic control unit 501 side, the operation mode of the microprocessor 601 can be known. is there.
  • a real-time clock incorporated in the data transfer control unit 603 is used for such time measurement and the like.
  • the clock RCLK for the real-time clock a clock from a second oscillator 667 configured using an external crystal oscillator 665 is used.
  • the real-time clock is configured in the bus control unit 635, and measures an elapse of a predetermined time in response to an instruction from the microprocessor 601.
  • the two sets of crystal oscillators and oscillators are provided so that the operation clock CLK of the microprocessor 601 can be changed independently of the operation clock RCLK of the real-time clock.
  • the real-time clock can specify four types of interval timers by setting the dl bit of the registers RT CVAL and RTCSEL belonging to the control register 650 to low or high, and the predetermined bit d of the register RT CON can be specified.
  • the timer can be started by writing a value of 1 to 0.
  • the started timer outputs an interrupt request signal to the microprocessor 601 at a predetermined interval until the timer is stopped because the value d0 of the register RTCON is damaged.
  • the microprocessor 601 Upon receiving this interrupt request signal, the microprocessor 601 reads the register RTCCLR and clears the interrupt request. The output of these interval timers is used for counting user time in page description language processing.
  • the PROM control register 649 includes the three registers EEPCS, EEPSK, and EPDDI shown in FIG. 16, and these registers are memories built in the cartridge 503 and electrically erase data. Used to exchange data with the rewritable EE PROM 670.
  • the cartridge 503 of this embodiment stores various variables (configuration) necessary for the operation of the laser printer 500 in the EEPROM 670.
  • This EEPR OM670 is of a type in which data is read, erased, and written by serial transfer.
  • NMC93C66X3 manufactured by National Semiconductor is used.
  • This 10 ⁇ 1670 has a capacity of 16 bits ⁇ 256 bytes (the number of registers) as a storage capacity, and can read, erase, and write the contents of any specified register.
  • the EEPROM 670 is selected by the chip select signal CS, the data of “0” and “1” sent to the serial data input terminal Din is captured in synchronization with the serial data clock SL.
  • bits are interpreted as an instruction to the EEPROM, and the next eight bits are interpreted as the register number where the data is read, erased or written.
  • data to be stored is supplied to the data input terminal Din in synchronization with the serial data clock SL in accordance with these instructions and register specification.
  • the register EEPCS switches the chip select signal.
  • the microprocessor 601 writes the value 1 to bit d0 of this register, the EEPROM 670 is in the selected state.
  • Register EEPSK is the serial data clock
  • the microprocessor 601 generates a serial data clock for the EEPROM 670 by alternately writing a value 0 and a value 1 to this register.
  • the register EEPD I is a register for holding 1-bit data to be written to the EEPROM 670.
  • the microprocessor 601 rewrites the register EEPSK to synchronize with the generation of the serial data clock SK. Then, the predetermined bit d0 of the register EEPDI is rewritten according to the data to be written.
  • the data output terminal D out of the EE PROM 670 is the predetermined bit d 0 of the transfer flag register 647 described above, and the microprocessor 601 outputs the data read command and the register number to be read to the EE PR0M670. Thereafter, by reading bit d0 of transfer flag register 647 in synchronization with serial data clock SK, the contents of the specified register can be read.
  • Ki ⁇ the EE PROM 670 since also stored as power off, immediately after turning on the power to the laser printer 500, reads out the contents of EEPROM670, the configurator Igureshi s down the power-off state immediately before Can be returned to.
  • the read control circuit 620 outputs data necessary for transfer, as well as the 8-bit X2 first and second latches 651 and 652, the R0M671, 3-input AND gate 672, and the status register 645. It has a D-type flip-prop 674 that generates the same flag EWRDY (bit d0).
  • the latches 651 and 652 correspond to two registers EWWRL and EWWRH that transfer data in 8-bit units as shown in FIG.
  • the first and second latches 651 and 652 correspond to the register EWRD shown in FIG. 16 when viewed from the microprocessor 601 side. That is, both latches 651 and 652 can be read as one word from the microprocessor 601 via the data bus DB290.
  • the ROM 671 of the read control circuit 620 is a ROM that stores 256 bytes of data, and can be realized by, for example, a fuse ROM, a small-capacity PROM, or the like. Of course, it may be realized as a part of ROM with a large storage capacity. When using RAM, the same function can be realized by transferring data in advance.
  • the lower eight bits (AC1 to AC8) of the address line from the connector-side address bus CAB are connected to the address terminals AO to A7 of the ROM 671, and the data terminals 00 to 07 are connected to the first terminals.
  • the output of R0M671 is also output to FI F0 control circuit 623 as data buses Z0 to Z7 for FI F0 control circuit 623.
  • the output sides of the first latch 651 and the second latch 652 are connected to the data bus DB 29 and can be read from the microprocessor 601 as a register EWRD.
  • the output signal / EWROM of the 3-input AND gate 672 is input to the chip select CE and the art bit enable 0E of the R0M671, and the signal / EWWRH, / FIFO WR, When any of ZEWWRL becomes active low, it becomes active. At this time, R0M671 outputs the data of the address specified by the lower 8 bits of the connector-side address bus CAB.
  • the signal / EWWRH is a signal that goes low when the transfer of the upper byte by the read control circuit 620 is specified
  • the signal / EWWRL is a signal that goes low when the transfer of the byte is specified
  • the signal / FI FOWR is a signal that goes low when the data transfer by the FI FO control circuit 623 is specified. Since the signal ZEWWRL and the signal / EWWRH are input to the clock terminal CK of the first lapuchi 651 and the second latch 652, respectively, when these signals become active and data is output from the ROM 671, The data is held in a first latch 651 and a second latch 652.
  • the microprocessor 601 performs a read operation on the register EWRD.
  • the signal ZEWR D becomes low active, and this signal is first supplied to the output side of the first latch 651 and the second latch 652 connected to the art-bubble enable terminal, that is, to the data bus DB 29 first.
  • the retained data is output. Since this signal / EWRD is connected to the preset terminal PR of the D-type flip-flop 674, the data of the first latch 651 and the second latch 652 are read from the microprocessor 601 side at the same time.
  • the signal EWRD Y which is the Q output of the D flip-flop 674 is inverted to a high level. That is, the flag dWR of the status register 645 and the flag EWRDY which is the bit d1 of the transfer flag register 647 are set to a value of 1.
  • the electronic control unit 501 and the microprocessor 601 transfer data from the electronic control unit 501 to the microprocessor 601 in the following procedure.
  • Data transferred from the electronic control device 501 to the microprocessor 601 side a print data the electronic control device 501 has received from the workstation shea a down 5 07, with microprocessor Se Uz support 601 of the cartridges 503 side, It is a page description language program to be processed.
  • the data transfer by the read control circuit 620 is performed by a data transfer processing routine to the cartridge (FIG. 22) executed by the CPU 510 of the electronic control unit 501 and data read by the microprocessor 601 of the cartridge 503 side. This is performed by the interrupt processing routine (Fig. 24).
  • the CPU 510 starts the process shown in the flowchart of FIG. 22 and first performs the process of reading the flag EWRDY (bit dO) of the status register 645. (Step S700).
  • the flag EWRDY is set to the first latch 651 and the second latch 651 of the read control circuit 620.
  • the value becomes 0, and when the data is read by the microprocessor 601, the value is set to 1; therefore, it is determined whether the flag EW RDY is the value 1 or not. A determination is made (step S705).
  • the process waits until the flag EWRDY becomes the value 1, and when the value becomes 1, the process of reading the address of (the start address of the area EWWRH + the data DX2 to be transferred) is performed (step S710).
  • read processing is performed on the area EWWRH, data is read from the ROM 671.
  • 256 data from 0 Oh to FFh are sequentially written into the ROM 671 at a private address from the first address EWWRH.
  • the reason why data is not placed at odd addresses is that data access by the CPU 510 is basically performed in one word (16 bits), and access in code units starting from odd addresses is not possible (causes an address bus error). It is.
  • read processing is performed for an address separated by DX2 from the head of the area EWWRH, data D is read from the ROM 671, and this is latched by the second latch 652 as shown in FIG.
  • Step S720 When the upper byte of the data to be transferred is transferred (the second latch 652 holds the data), the CPU 510 similarly transfers the lower byte (the first latch 651 holds the data) (Step S715). As a result of the above processing, assuming that the data for one mode has been held in the first and second ruptures 651 and 652, the CPU 510 sets one of the interrupt request registers (in this embodiment, AMDINT0). (Step S720).
  • CPU 510 continues to execute the transfer processing routine shown in FIG. 22 in a loop, but when data is held by first latch 651, flag EWRDY is set to low level as shown in FIG. Therefore, the next data transfer processing is not performed until this flag EWR DY becomes high level (value 1) (steps S700, 705). '
  • the microphone processor 601 accepts this interrupt request and starts the data read interrupt processing routine shown in FIG. This process is started immediately after data is held in the first and second latches 651 and 652 of the read control circuit 620.
  • the microprocessor 601 reads 1-word data prepared by the electronic control unit 501 (step S730). Thereafter, the microprocessor 601 transfers the read data to a predetermined area of the RAMs 611 to 614 (step S735).
  • the electronic control device 501 can transfer data to the cartridge 503 which is merely connected to the data bus CDB which is a read-only line.
  • the microprocessor 601 can efficiently take in data. Note that here, the case of transferring one word of data has been described as an example; the data transfer does not need to be performed in word units, but may be performed in byte units. In that case, only the transfer using the area EWWRL side is performed, and the upper-order 8-bit data may be discarded on the microphone processor 601 side.
  • the FI FO control circuit 623 includes a latch 657 for latching data to be written to the FI FO memory 621, a FI F0 write register 653 for controlling writing of data to the FI FO memory 621, and a FI FO read register for controlling reading similarly. It has 655.
  • the FIFO memory 621 can store 2048 bytes of data, and internally has a write address counter and a read counter.
  • the FI F0 memory 621 has a reset terminal for writing, a reset terminal for reading, an 8-bit data bus for writing, and an 8-bit data bus for reading, which reset these counters, respectively.
  • a clock terminal for writing and a clock terminal for reading are provided.
  • the CPU 510 of the electronic control device 501 can use the FIFO control circuit 623 to transfer data to the microprocessor 601.
  • Data transfer using the read control circuit 620 is performed on a byte-by-byte basis, and an interrupt request signal is issued to the microprocessor 601 every time data is transferred on a byte-by-byte basis to notify the microprocessor 601 of this.
  • Data transfer using the FO control circuit 623 using the function of the FI FO memory 621, collects multiple bytes. Can be done.
  • the CPU 510 of the electronic control unit 501 executes the transfer processing routine shown in FIG. 25, and the microprocessor 601 of the cartridge 503 executes the processing routine shown in FIG. Are executed respectively.
  • the processing routine shown in the flowchart of FIG. 25 will be described.
  • step S765 a process of reading the register FIFOREQ of the FIFO control circuit 623 and transferring the data D held in the burner 657 to the FIFO memory 621 is performed (step S765).
  • a write clock is output to the clock terminal on the write side of the FI FO memory 621, and the data D held in the latch 657 is stored at the address indicated by the address counter on the write side of the FI FO memory 621.
  • the contents of the write-side address counter in the FIFO memory 621 are incremented by one.
  • step S770 When one byte of data is written, the variable N indicating the number of transferred data is incremented by 1 (step S770), and whether or not the variable N has become equal to the total number of bytes X of the data to be transferred is determined. (Step S775). Therefore, the processing of the above-described steps S760 to S775 is repeated until the number N of bytes of the tilled data matches the total number X of data.
  • the CPU 510 sets one of the interrupt request registers (AMDINT1) and notifies the microprocessor that the data transfer has been completed. Notify the 601 side (step S780), exit to "NEXT", and end this processing routine.
  • AMDINT1 interrupt request registers
  • the microprocessor 601 receives this interrupt request AMDINT1, and activates a data reception interrupt routine shown in the flowchart of FIG.
  • the microprocessor 601 first reads the register RDRST belonging to the FIFO read register 655 of the FI F0 control circuit 623, and performs processing to reset the address counter on the read side of the FIFO memory 621 (step S800). Then, a process of setting a value 0 to a variable M for counting the number of received data is performed (step S805).
  • step S810 a process of reading the register FIRCLK belonging to the FIF0 read register 655 is performed (step S810), and a process of transferring the read data to a predetermined area of the RAMs 611 to 614 is performed (step S815).
  • a read clock is output to the clock terminal on the read side of the FIFO memory 621, and the data D at the address indicated by the read-side address counter at that time is read.
  • the content of the read address counter in the FIFO memory 621 is incremented by one.
  • the data transferred via the FI F0 control circuit 623 is a program in a page description language, so the received data is immediately transferred to a predetermined area of the RAM to prepare for the development of image data. It is done.
  • step S820 When one byte of data is received, the variable M is incremented by 1 (step S820), and it is determined whether or not this variable M is equal to the total number of bytes X (step S825). Therefore, the processes in steps S810 to S825 described above are repeated until the number of bytes M of the received data matches the total number X of data.
  • the microprocessor 601 When it is determined that the reception of all data has been completed, the microprocessor 601 performs a process of writing a command indicating the completion of data reading into the polling command register 643 (step S630). By reading the contents of the polling / command register 643, the CPU 510 of the electronic control device 501 can know the completion of data reception by the FI F0 control circuit 623.
  • the microphone processor 601 exits to the RNTJ and ends the processing routine.
  • the transferred data is stored in a predetermined area of the RAMs 61 1 to 61 4 of the data transfer control unit 603, and waits for processing by the microprocessor 61.
  • the microprocessor 601 receives all print data (program written in a page description language) to be developed from the electronic control unit 501, the microprocessor 601 stores the page description stored in the ROM 606 to 609. Activate the language interpreter and process the print data stored in a predetermined area of the RAM 611 to 614.
  • the image is developed by such processing, and the developed result is stored as image data in a predetermined area of the RAMs 611 to 614.
  • the image data obtained by completing the image development is then transferred to the electronic control unit 501, stored in the RAM 512, and printed by the laser engine 505 at a predetermined timing. Will be.
  • the double bank control circuit 624 transfers such image data.
  • the double-bank control circuit 624 transfers the data from the micro-processor 601 to the electronic control unit 501, and has a bank for storing 32 bytes (16 words) of data. There are two sets, which are called A bank and B bank, but since the rain is completely the same as hardware, only the configuration example on bank A is shown in Fig. 27.
  • Each puncture has a configuration in which the address and data buses can be switched between the microprocessor 61 side and the electronic control unit 501 side, and an address line is selected as shown in the figure.
  • Data selector 6 8 1, 6 8 2, 2 Used to select a data bus (16 bit width) 2 sets Total 4 octal drivers.
  • Sofa 6 8 4 to 6 8 7, 3 2 It is composed of RAMs 691 and 692, each of which has a storage capacity of bytes, OR gates 694, 695, which are other constituent gates, and Imba 6966.
  • FIG. 27 a configuration is used in which two memory chips each having a storage capacity of 32 bytes are used. However, it can be realized by switching the upper address of a single memory chip.
  • the data selector 681 is located at the bottom of the address bus CB on the electronic control unit 501 side. 4 bits (AC 1 to AC4) and the lower 4 bits (A2 to A5) of the address bus AAB of the microprocessor 601 are selected and output. Is performed by the signal ADDMU XA (bit dO of register ADD MUX A) connected to the select terminal S.
  • the data selector 682 switches the read / write signals of the RAMs 691 and 692 in accordance with the selection of the address bus. Similarly, one of the signals is connected to the signal 69 or 692 by the signal ADDMUXA connected to the select terminal S. Is connected to the chip select terminals CE 1 and 2 and the output enable terminal OE.
  • Octal line buffer 684, 685 is a 3-state type line buffer with data bus DB 29 interposed.When the gate terminals 1G, 2G are at the mouth level, the data bus on the microprocessor 601 side Connect DB 29 to the data bus of RAM 691, 692, and enable the microprocessor 601 to write data to RAM 691, 692.
  • the gate terminals 1G and 2G of the Otaru line buffers 684 and 685 are connected to the output of the OR gate 694 that receives the signal / DPWR0A and the signal ADDM UX A.
  • the signal ZDPW R0A is a signal that goes low when the microprocessor 601 attempts to write data to bank A.
  • the octal line buffers 686 and 687 connect the data bus DB68 of the electronic control unit 501 to the data buses of the RAMs 691 and 692 when the gate terminals 1G and 2G become low level. Data can be read from the electronic control unit 501.
  • the gate terminals 1 G and 2 G of the octal line buffers 686 and 687 receive the output of the OR gate 695 that inputs the signal ZDPOE 1 A and the signal obtained by inverting the signal ADDMUX A with the inverter 696. It is connected.
  • the signal ZDPOE 1 A is a signal that goes to a low level when the electronic control unit 501 attempts to read data from the A bank.
  • FIG. 28 is a flowchart showing a processing routine for starting transfer of image data performed by the microprocessor 601. As shown, the microprocessor 601 sets a transfer start command in the polling command register 643 prior to the transfer of image data (step S850).
  • the CPU 510 of the electronic control unit 501 reads the command of the polling / command register 643 and executes a response processing routine shown in FIG. That is, the electronic control unit 501 determines whether the laser printer 500 is in a printable state (step S60). If the electronic control unit 501 determines that the laser printer 500 is in a printable state, the electronic control unit 501 checks the interrupt request register. (AMD INT 2) is set (step S865), and "NEXTJ is exited once.
  • AMD INT 2 is set (step S865), and "NEXTJ is exited once.
  • step S870 The state in which printing is not possible means that printing cannot be performed even when image data is transferred, for example, a state in which the laser engine 505 has not been warmed up or a paper jam has occurred. To tell.
  • the microphone port processor 601 Upon receiving an interrupt request signal AMDINT2 from the electronic control unit 501, the microphone port processor 601 starts an image data transfer interrupt processing routine shown in FIG. When this process is started, the microprocessor 601 first performs a process of writing a value 1 to the bit d0 of the register ADD MUX A (step S900). If bit d0 of this register ADDMUXA has a value of 1, the data bus of RAMs 691 and 692 that make up bank A is It is connected to the data bus DB 29 side of the microprocessor 601 side, and cannot be accessed from the electronic control unit 501 side.
  • the microprocessor 601 performs processing for transferring data of 16 words (32 bytes) to the A bank DPWR0A (step S902).
  • the signal ZD PWR OA shown in FIG. 27 goes low, and the data is written to the RAMs 691 and 692 via the OTTAL line buffers 684 and 685.
  • the microprocessor 601 writes the value 1 to the bit dO of the register ADDMUXA (step S904), and transfers the data bus of the RAMs 691 and 692 constituting the A bank to the data of the electronic control unit 501. Connect to bus DB 68.
  • the microprocessor 601 performs a process of writing command data indicating the completion of the transfer to the bank A into the polling / command register 643 (step S906).
  • the process of transferring the data to the bank A is completed, and the microprocessor 601 subsequently executes the same process as that described above for the bank B (step S910).
  • the microprocessor 601 writes command data to the polling / command register 643 similarly indicating that the transfer has been completed. In this way, the transfer of 32 bytes (64 bytes) of data for banks A and B from cartridge 503 is completed.
  • the CPU 510 of the electronic control unit 501 executes an image data reception processing routine shown in FIG. 31 in response to the processing of the microprocessor ⁇ -processor 601 described above. That is, the CPU 510 first reads bit d3 of the status register 645, that is, the flag CMDRD (step S920), and determines whether or not this value is 0 (step S925). When command data is harmed to the polling command register 643 from the microprocessor 601 side, the flag CMDRD is set to a value of 0. At this time, the CPU 510 sets the command of the polling command register 643. The read data is read (step S930).
  • the read command data is checked, and it is determined whether or not the command data indicates that the data transfer of the A bank has been completed (step S935). If not, other processing is executed (step S940). If the command data of the boring and command register 643 indicates the completion of the data transfer of the A bank, the electronic control unit 501 performs a process of reading 16 words of the A bank DP RAMA (see FIG. 15). In step S945, the read data is transferred to the RAM 512 (step S950).
  • the electronic control unit 501 sets one of the interrupt request registers (AMD I Set NT 2). Then, the processing of steps S920 to S955 described above is executed for bank B. That is, when it is determined from the command data of the command register 643 that the transfer of the data from the microprocessor 601 to the bank B has been completed by one byte, the 16-word data of the bank B DPRAMB is read, and this is stored in the RAM 512. After the transfer, one of the interrupt request registers is set, and an interrupt request is made to the microprocessor 601.
  • the microprocessor 601 executes the interrupt processing routine shown in FIG. 30 again, so that the microprocessor 601 and the CPU 510 execute both routines (FIGS. 30 and 31). This completes the transfer of all image data.
  • the microprocessor 601 writes the value 1 to the register CLKD IV of the control register 650 when the predetermined time has passed, and It switches its own operating frequency to 12.5MHz, which is half, to reduce power consumption and, consequently, calorific value.
  • the electronic control unit 501 that has received the transfer of all the image data performs printing using the image data while exchanging signals with the laser engine 505 using the double buffer circuit 520 and the register 517 described above.
  • the exchange of signals between the electronic control unit 501 and the laser engine 505 is schematically shown in FIG. The outline of printing will be described with reference to this figure.
  • the electronic control unit 501 Upon receiving the developed image data from the cartridge 503, the electronic control unit 501 inquires whether or not the laser engine 505 is in a printable state. If it is determined that there is a print signal, the print signal shown in FIG. 32 is output to the laser engine 505 via the register 517. Upon receiving this signal, the laser engine 505 immediately activates the paper transport motor. In synchronization with this, the rotation of the photosensitive drum, the charging process and the like are started.
  • the laser engine 505 detects the leading end of the sheet and outputs a signal VREQ to the electronic control unit 501 via the register 517.
  • the electronic control unit 501 receives the signal VREQ, the electronic control unit 501 waits for a predetermined time, that is, a time required for the photosensitive drum to rotate to a position where the formation of a latent image by the laser beam is started, and then outputs the signal VSY. Output NC through register 517.
  • the laser engine 505 receives this signal VS YNC and outputs a horizontal synchronization signal H SYNC of the laser beam via the register 517.
  • this signal HSYNC corresponds to a signal instructing the start of reading one line of image data
  • the laser engine 505 reads the image data from one of the RAMs 520A or 520B of the double buffer circuit 520 in synchronization with this signal. .
  • control is performed to ignore the signal VSYNC by the number of lines corresponding to the top margin. This control is the same for the platform that forms the bottom margin.
  • CPU 510 transfers necessary image data to RAM 520 A or RAM 520 B of double bath sofa circuit 520 while counting this signal.
  • the CPU 510 determines whether the image data is The transfer to the double buffer circuit 520 ends.
  • the same effects as in the first embodiment can be obtained.
  • the circuit can be reduced in size and simplified.
  • the data transfer from the electronic control unit 501 to the data transfer control unit 603 is provided in two systems of the read control circuit 620 and the FIFO control circuit 623, the data to be tilled is provided. Efficient data transfer can be achieved by properly using these depending on the type. Also, if one system fails, the other system can compensate for it.
  • the microprocessor 601 of the cartridge 503 since the electronic control unit 501 uses an interrupt to notify the transfer of data to the cartridge 503, the microprocessor 601 of the cartridge 503 always has the electronic control unit 5 There is no need to monitor the operation of the 01 side, and the microprocessor 61 can operate efficiently.
  • the present invention is not limited to application to a printer, but may be applied to, for example, a warp ⁇ , a personal computer, or a work station. Can be.
  • such computer-related equipment has often become capable of mounting not only expansion slots but also cartridge-type expansion devices such as IC cards.
  • the additional electronic device of the present invention is mounted here, and the processing of the processor of the main unit is built in the additional electronic device by a monitor command or the like. If information is processed together with the processor provided in the additional electronic device, the information processing function can be easily improved if the processing is shifted to the processing that is stored in the memory.
  • the content of the processing can be changed in any way, so that the functions of already sold devices can be changed or improved, and software for various dedicated machines such as word processors can be used. It is possible to achieve a barge-up of eight.
  • the present invention is applicable to all devices using a processor, such as electronic components mounted on a vehicle, a facsimile, a telephone, an electronic organizer, an electronic musical instrument, an electronic camera, a translator, a handicap copy, a cash dispenser, a remote control device, and a calculator.
  • the connector can be used for any information processing device to which an additional electronic device can be connected.
  • the processor on the main body side has a function of recognizing the additional electronic device and shifting the processing to an address prepared in the additional electronic device, the additional electronic device of the present invention can be used. It is easy to realize the device and the information processing device. Even if such a function is not provided, various methods for shifting the main processor to processing stored in the additional electronic device can be considered.
  • the 680, 6000 system processor outputs data (slave) to determine whether data on the data bus is established when reading data from a predetermined address. Judge by the signal DTACK which responds to the processor. Therefore, when the processor of the main unit tries to execute the jump instruction to the absolute address while executing the processing stored in the ROM provided in the main unit, the execution of the jump instruction to the absolute address is added.
  • the configuration may be such that the execution address is output to the data bus, the signal DTACK is returned to the processor on the main unit side, and the process is forcibly shifted to a predetermined address or later in the additional electronic device.
  • the processor on the main unit executes the jump instruction to the absolute address.However, focusing on the fact that the jump instruction itself is read from the ROM on the main unit, It can and reads the installation Torakushi s emissions from, before the reading of ⁇ I Nsu Torakushi a down, can be configured and child to return the signal DTACK with placing the codes corresponding to the jump instruction to the data bus from the additional electronic apparatus It is. These techniques may cause a problem of signal DTACK contention, but can be realized by analyzing the timing of the bus in detail.
  • the additional electronic device is configured as a cartridge in which the printed circuit board is housed in the housing and can be handled alone, but the additional electronic device may be configured as a single board mounted on the expansion slot. Absent.
  • a single additional electronic device may be realized by occupying a plurality of connectors.
  • a case in which the housing itself is configured as a printed circuit board can also be realized as one embodiment of the present invention.
  • the present invention is not limited to the above-described embodiments.
  • a cartridge with a built-in font receives data such as the number of character points from the printer, generates a bit image of the specified number of characters, and transfers it to the printer. It goes without saying that the present invention can be implemented in various modes without departing from the gist of the present invention, such as a configuration of a printer.
  • the present invention is based on a connector using any device using a processor, such as electrical components mounted on a vehicle, a facsimile, a telephone, an electronic organizer, an electronic musical instrument, an electronic camera, a translator, a handy copy, a cash dispenser, a remote control device, and a calculator.
  • the present invention can be applied to any information processing device to which the additional electronic device can be connected. When applied to these, the functions of electronic devices can be improved, added or changed, and can be used in a wide range of industrial fields, including the effective use of existing devices.

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Abstract

A cartridge (50) adapted to an electronic device is equipped with a discriminatiion circuit (54) and a ROM (56). The discrimination circuit discriminates the type of an electronic device in which the cartridge is inserted by utilizing the fact that the behavior of an address strobe signal given from a CPU (510) in the electronic device varies depending upon the type of the electronic device. A predetermined bit of address given from the CPU is transformed depending upon the type of the electronic device and is given to the ROM (56). As a result, a data determined by the type of the electronic device is read out from the ROM (56) and is given to the electronic device.

Description

明細書 機種判別装置およびその方法  Description Model determination device and method
【技術分野】 【Technical field】
本発明は、 複数種類の電子装置の機種を判別する装置および機種を判別する方 法に関する。  The present invention relates to an apparatus for determining the model of a plurality of types of electronic devices and a method for determining the model.
【背景技術】 [Background Art]
近年、 パーソナルコンピュータ， ワードプロセッサ， ワークステーショ ンなど のディジタル演算に基礎を置く電子装置、 あるいはマイクロプロセッサを組み込 んだプリンタ， ファクシミ リ ， 電子手帳， 電子楽器， 電子調理器， 電子カメラな どが、 社会の広範な領域で用いられている。 また、 自動車， ロボッ ト， 工作機械 ， あるいは各種電化製品においても、 マイクロプロセッサを利用したものが、広 く実用に供されている。  In recent years, electronic devices based on digital operations such as personal computers, word processors, workstations, etc., or printers with built-in microprocessors, facsimile machines, electronic notebooks, electronic musical instruments, electronic cookers, electronic cameras, etc. Used in a wide range of societies. In addition, automobiles, robots, machine tools, and various electric appliances that use a microprocessor are widely and practically used.
こうしたディジタルな論理演算に基礎を置く機器は、 ハードウ アのみで実現 された単純なフィードバック制御と比べて柔軟な制御が可能であることの他、 ソ フ トウユアの変更により実質的な機能を変更することができるという利点を有す る。 従って、 同一のハードウエアであっても、 処理手頫を記憶した R OMの中身 を変更するだけで、 全く異なった制御を実現することも可能である。 更に、 ソフ トウュァの変更のみで機能のパージ 3ンアツプが可能であるという利点も有する のである。  Devices based on such digital logic operations have more flexible control than simple feedback control realized only with hardware, and also change substantial functions by changing software. It has the advantage of being able to do so. Therefore, even with the same hardware, completely different control can be realized only by changing the contents of the ROM storing the processing procedure. In addition, it has the advantage that the function can be purged only by changing the software.
このような電子装置の中には、 拡張スロッ 卜に I Cカードなどのカートリッジ を装着できるものがある。 カートリッジとして、 プログラムゃフ才ントなどの電 子装置用データを内蔵したものを電子装置に装着すれば、 電子装置の機能を変更' することができる。  Some of such electronic devices can mount a cartridge such as an IC card in the expansion slot. If a cartridge containing data for an electronic device such as a program software is mounted on the electronic device as a cartridge, the function of the electronic device can be changed.
ほぼ同一の機能を有する電子装置 （例えばプリンタ） に複数の種類が存在する 場合に、 従来は、 各種類の電子装置のぞれぞれに対して専用のカートリヅジが販 売されていることが多い。 この理由は、 電子装置にカートリ ッジが挿入されると 、 力一トリ ッジに記憶されたデータなどに基づいて、 電子装置が自分に適した力 —トリ ツジか否かを判別し、 適したカートリ ッジでないとカートリッジ内のデー タを利用しないことがあるからである。 When there are multiple types of electronic devices (for example, printers) that have almost the same function, conventionally, dedicated cartridges are often sold for each type of electronic device. . The reason for this is that when a cartridge is inserted into an electronic device, The electronic device determines whether or not the electronic device is a suitable force based on the data stored in the force cartridge, etc., and does not use the data in the cartridge unless it is a suitable cartridge. Because there is.
従って、複数種類の電子装置の所有者は、 各種類の電子装置専用のカートリッ ジをそれぞれ準備しなければならないという問題があつた。 このような問題 、 カートリツジに限らず、 コネクタを介して電子装置に装着される付加的な装置や 回路に共通する問題であった。  Therefore, there has been a problem that owners of a plurality of types of electronic devices must prepare cartridges dedicated to each type of electronic device. Such a problem is not limited to a cartridge, but is a problem common to additional devices and circuits attached to an electronic device via a connector.
この発明は、 従来技術における上述の課題を解決するためになされたものであ り、複数種類の電子装置の機種を判別する装匱および機種を判別する方法を提供 することを目的とする。  SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems in the related art, and has as its object to provide a device for discriminating a model of a plurality of types of electronic devices and a method for discriminating the model.
【発明の開示]  [Disclosure of the Invention]
上述の課題を解決するため、 付加電子装置としてなされたこの発明は、 論理演 算可能な第 1のプロセッサを有する複数種類の電子装置に、 コネクタを介して接 続可能な付加電子装置であって、前記複数種類の電子装置のそれぞれに適用され る複数種類のデータを記僮する第 1の記憶手段と、接鲩された電子装置から与え られる信号に基づいて、 前記接烷された電子装置の種類を判別するとともに、判 別した種類に応じて、 前記第 1の記憶手段に記億された前記複数種類のデータの 少なくとも 1つを選択して前記電子装置に伝達する判別手段と、 を備える。  In order to solve the above-described problems, the present invention, which is made as an additional electronic device, is an additional electronic device that can be connected via a connector to a plurality of types of electronic devices having a first processor capable of performing a logical operation. A first storage unit that stores a plurality of types of data applied to each of the plurality of types of electronic devices; and a first storage unit configured to store the plurality of types of data based on a signal given from the connected electronic device. Discriminating means for discriminating a type and selecting at least one of the plurality of types of data stored in the first storage means according to the discriminated type and transmitting the selected data to the electronic device. .
ここで言う 「データ」 は、 プロセッサが実行する処理プログラムや、 フォント データなどを含む広い概念の用語である。 ■  The term "data" used here is a broad term that includes processing programs executed by the processor and font data. ■
この付加電子装置では、 判別手段が、接続された電子装置の種類を判別すると ともに、判別した種類に応じて複数種類のデータの 1つを選択し、 電子装置に伝 達するので、 同じ付加電子装 を複数種類の電子装置に適用することができる。 前記判别手段は、 前記第 1のプロセッサから与えられるアドレスの少なくとも 1つの所定のビッ トのレベルを前記接铙された電子装置の種類に応じて切換え、' 該切換えられたァドレスを前記第 1の 憶手段に与えるアドレス切換手段を有す るのが好ましい。 こうすれば、 電子装置が同じァドレスをアクセスしても電子装 置の種類に応じたデータを第 1の記憶手段から読出すことができる。  In this additional electronic device, the determining means determines the type of the connected electronic device and selects one of a plurality of types of data in accordance with the determined type and transmits it to the electronic device. Can be applied to a plurality of types of electronic devices. The judging means switches the level of at least one predetermined bit of the address given from the first processor according to the type of the connected electronic device, and switches the switched address to the first address. It is preferable to have an address switching means for providing the storage means. With this configuration, even if the electronic device accesses the same address, data corresponding to the type of the electronic device can be read from the first storage unit.
また、前記第 1の記憶手段に記憧された複数種類のデータのそれぞれは、前記 第 1のプロセッサが実行する処理手順を含むのが好ましい。 こうすれば、 第 1の 記憶手段から読み出された処理手順に従って、 異なる種類の電子装置に異なる種 類の処理を実行させることができる。 Further, each of the plurality of types of data stored in the first storage means is It preferably includes a processing procedure executed by the first processor. This makes it possible to cause different types of electronic devices to execute different types of processing according to the processing procedure read from the first storage means.
前記判別手段は、 少なくとも前記第 1のプロセッサが出力するァドレスス ト口 ーブ信号に基づいて、 前記接続された電子装置の種類を判別する手段を含むよう にしてもよい。 こうすれば、 電子装置の種類によってァ ドレスス ト ローブ信号の 挙動が異なる場合に、 電子装置の種類を判別することができる。  The determination means may include means for determining a type of the connected electronic device based on at least an address strobe signal output from the first processor. In this way, when the behavior of the address strobe signal differs depending on the type of the electronic device, the type of the electronic device can be determined.
また、 前記判別手段が、 少なくとも前記接続された電子装置から与えられるク 口ック信号に基づいて、 該接続された電子装置の種類を判別する手段を含むよう にしてもよい。 こうすれば、 電子装置の種類によってクロック信号の挙動 （周波 数など） が異なる場合に、 電子装置の種類を判別することができる。  Further, the determination means may include means for determining the type of the connected electronic device based on at least a cook signal provided from the connected electronic device. In this way, when the behavior (frequency, etc.) of the clock signal differs depending on the type of the electronic device, the type of the electronic device can be determined.
一実施例において、 付加電子装置は、 少なくとも前記第 1の記憶手段が実装さ れたプリント基板を備え、 該プリント基板を収納する筐体を有し、 単体で取扱い 可能なカートリッジとして構成されている。 この付加電子装置は、 単体で取扱い 可能なカートリッジとして構成されているので、 その取扱いが極めて容易であり 、 使い勝手に優れたものとなる。  In one embodiment, the additional electronic device includes a printed circuit board on which at least the first storage means is mounted, has a housing for housing the printed circuit board, and is configured as a cartridge that can be handled alone. . Since this additional electronic device is configured as a cartridge that can be handled alone, its handling is extremely easy, and the usability is excellent.
また、 付加電子装置は、 前記第 1のプロセッサとは別個の処理を実行する第 2 のプロセッサと、 該第 2のプロセッサが実行する処理手顒を記憶した第 2の記憶 手段と、 を備えるのが好ましい。 この付加電子装置によれば、 第 2のプロセッサ により電子装置を制御したり、 電子装置が必要とする情報の処理を実現すること ができ、 従って、 電子装置に新たな機能を追加したり、 その機能を変更したり、 向上させるといつた^とが容易に実現できる。  In addition, the additional electronic device includes: a second processor that executes a process different from the first processor; and a second storage unit that stores processing steps executed by the second processor. Is preferred. According to this additional electronic device, the electronic device can be controlled by the second processor, and processing of information required by the electronic device can be realized. Therefore, new functions can be added to the electronic device, Changing or improving functions can be easily realized.
前記電子装置は、 外部から受け取った印字データに基づいて印字を行なうプリ ンタであり、 前記付加電子装置は、 該プリンタが外部から受け取った印字データ を入力する印字データ入力手段を備えると共に、 前記第 2の記憧手段は、 前記印 字データを前記第 2のプロセッサに処理させる処理手順を記僮する手段を備え、 前記第 1の記憶手段は、 前記第 2のプロセッサにより処理されたデータに基づい て、 前記第 1のプロセッサに、 印字処理を実行させる印字処理手順を記憶する手 段を備えるのが好ましい。 こうすれば、 付加電子装置で処理した印字データをプ リンタによつて印字させることができるので、 プリンタの機能を付加電子装置に よって向上させることができる。 The electronic device is a printer that performs printing based on print data received from outside, and the additional electronic device includes a print data input unit that inputs print data received from outside by the printer, The second storage means includes means for storing a processing procedure for causing the second processor to process the print data, and the first storage means stores the processing procedure based on the data processed by the second processor. It is preferable that the first processor further includes means for storing a print processing procedure for causing the first processor to execute the print processing. In this way, the print data processed by the additional electronic Since printing can be performed by the linter, the function of the printer can be improved by the additional electronic device.
また、 前記第 1の記憶手段は、 前記電子装置から前記付加制御装置側に転送す る転送データを前記電子装置がァドレス信号に反映させるとともに、 該アドレス 信号を前記コネクタを介して前記付加電子装置に出力するための処理手順を記憶 する手段を傭えており、 前記付加電子装置は、 さらに、 前記電子装置から出力さ れたァドレス信号から前記転送データを取り出すデータ取出手段を備えるのが好 ましい。 こうすれば、電子装置から付加電子装置側にデータを伝達するデータバ スが設けられていない場合にも、 電子装置から付加電子装置に任意のデータを送 ることができる。  In addition, the first storage means may be configured such that the electronic device reflects transfer data transferred from the electronic device to the additional control device side in an address signal, and the address signal is transmitted to the additional electronic device via the connector. It is preferable that the additional electronic device further includes a data extracting unit that extracts the transfer data from an address signal output from the electronic device. . With this configuration, even when a data bus for transmitting data from the electronic device to the additional electronic device is not provided, any data can be transmitted from the electronic device to the additional electronic device.
電子システムとしてなされた本発明は、 論理演算可能な第 1のプロセッサを有 する電子装置と、 コネクタを介して前記電子装置に接梡可能な付加電子装置とを 備え、 前記付加電子装置は、 複数種類の電子装置のそれぞれに適用される複数種 類のデータを記憶する第 1の記憶手段と、接緣された電子装置から与えられる信 号に基づいて、前記接続された電子装置の種類を判別するとともに、 判別した種 類に応じて、 前記第 1の記憶手段に記憶された前記複数種類のデータの少なくと も 1つを選択して前記電子装置に伝達する判別手段と、 を備える。 この電子シス テムでは、 判別手段が、 接続された電子装置の種類を判別するとともに、 判別し た種類に応じて複数種類のデータの 1つを選択し、 電子装置に伝達するので、電 子装置に応じたデータを付加電子装置から与えることができる。  The present invention implemented as an electronic system includes: an electronic device having a first processor capable of performing a logical operation; and an additional electronic device that can be connected to the electronic device via a connector. First storage means for storing a plurality of types of data applied to each of the types of electronic devices; and determining the type of the connected electronic device based on a signal given from the connected electronic device. And determining means for selecting at least one of the plurality of types of data stored in the first storage means and transmitting the selected data to the electronic device according to the determined type. In this electronic system, the determining means determines the type of the connected electronic device, and selects one of a plurality of types of data according to the determined type, and transmits it to the electronic device. Can be provided from the additional electronic device.
さらに、 機種判別回路としてなされたこの発明は、 接耪された電子装置から与 えられる信号に基づいて、前記接接された電子装置の種類を判別する判別信号を 出力する信号判別回路と、前記判別信号に基づいて、前記第 1のプロセッサから 与えられるァドレスの少なくとも 1つの所定のビッ トのレベルを切換えるァドレ ス切換回路と、 を備える。 この機種判別回路では、信号判別回路からの判別信号 に基づいてァドレスの所定のビッ トのレベルを切換えるので、電子装置の機種に Further, the present invention implemented as a model determination circuit includes a signal determination circuit that outputs a determination signal for determining a type of the connected electronic device based on a signal given from the connected electronic device; An address switching circuit that switches a level of at least one predetermined bit of an address given from the first processor based on the determination signal. In this model discriminating circuit, the level of a predetermined bit of an address is switched based on a discriminating signal from the signal discriminating circuit.
IEじたァドレスに変換することができる。 It can be converted to IE-like address.
また、 機種判別方法としてなされた本発明は、 （a ) 接続された電子装置から 与えられる信号に基づいて、 前記接続された電子装置の種類を判別する工程と、 ( b ) 前記判別に基づいて、 前記第 1のプロセッサから与えられるアドレスの少 なくとも 1つの所定のビッ トのレベルを切換える工程と、 を備える。 この方法で は、 電子装置の機種の判別に基づいてァドレスの所定のビッ トのレベルを切換え るので、 電子装置の機種に応じたァドレスに変換することができる。 In addition, the present invention performed as a model determination method includes: (a) a step of determining a type of the connected electronic device based on a signal given from the connected electronic device; (b) switching the level of at least one predetermined bit of an address given from the first processor based on the determination. In this method, the level of a predetermined bit of the address is switched based on the determination of the model of the electronic device, so that the address can be converted to an address according to the model of the electronic device.
【図面の簡単な説明】 [Brief description of the drawings]
図 1は、 実施例に適用されるレーザプリンタこれに装着されたカートリ ッジの 概略構成を示すプロック図、  FIG. 1 is a block diagram showing a schematic configuration of a laser printer applied to the embodiment and a cartridge mounted on the laser printer.
図 2は、 第 1実施例におけるラインバッファとカートリ ッジの内部構成を示す ブロック図、  FIG. 2 is a block diagram showing an internal configuration of a line buffer and a cartridge in the first embodiment.
図 3は、 プラグ部とコネクタの結線関係を示す説明図、  Fig. 3 is an explanatory diagram showing the connection between the plug and the connector.
図 4は、 プリンタの C P Uのァドレス空間をプリンタの機種ごとに示す説明図 図 5は、 カートリ ッジの R O Mに記憶されたデータを示す説明図、  FIG. 4 is an explanatory diagram showing the address space of the CPU of the printer for each printer model. FIG. 5 is an explanatory diagram showing data stored in the ROM of the cartridge.
図 6は、 判別回路によるメモリ領域のスヮップの様子を示す説明図、 図 7は、 判別回路の内部構成を示すプロック図、  FIG. 6 is an explanatory diagram showing the state of the memory area being skipped by the discrimination circuit. FIG. 7 is a block diagram showing the internal configuration of the discrimination circuit.
図 8は、 2つの信号/ A S B , /A S Dの挙動の差異を示すタイ ミングチヤ一 b、  FIG. 8 is a timing chart showing the difference between the behaviors of the two signals / A S B and / A S D b,
図 9は、 判別回路の動作を示すタイ ミングチャート、  FIG. 9 is a timing chart showing the operation of the discrimination circuit.
図 1 0は、 判別回路の動作を示すタイ ミングチャート、  FIG. 10 is a timing chart showing the operation of the discrimination circuit.
図 1 1は、 アドレス反転回路の変形例を示すブロック図、  FIG. 11 is a block diagram showing a modification of the address inversion circuit.
図 1 2は、 クロック信号に基づいてプリンタのタイプを判別する回路のプロッ ク図、  Figure 12 is a block diagram of a circuit that determines the type of printer based on a clock signal.
図 1 3は、 第 2実施例におけるカートリッジ 5 0 3の構成を示す分解斜視図、 図 1 4は、 プロセッサ等が実装されたプリン ト基板の裏表の平面図、 ' 図 1 5は、 電子制御装置 5 0 1側からみたカートリ ッジ 5 0 3のァドレスマツ プを示す説明図、  FIG. 13 is an exploded perspective view showing the configuration of the cartridge 503 in the second embodiment, FIG. 14 is a plan view of the front and back of a print board on which a processor and the like are mounted, and FIG. Explanatory drawing showing the cartridge map of the cartridge 503 viewed from the device 501 side.
図 1 6は、 マイクロプロセッサ 6 0 1側からみたカートリッジ 5 0 3のァドレ スマップを示す説明図、 l l 7は、 カートリ ッジ 5 0 3の内部構成を示すプロック図、 FIG. 16 is an explanatory diagram showing an address map of the cartridge 503 viewed from the microprocessor 601 side, ll 7 is a block diagram showing the internal configuration of the cartridge 503,
図 1 8は、 割込要求レジスタ 6 4 0の構成例を示す回路図、  FIG. 18 is a circuit diagram showing a configuration example of the interrupt request register 64.
図 1 9は、 ポーリング · コマンドレジスタ 6 4 3の構成例を示す回路図、 図 2 0は、 ステーダスレジスタ 6 4 5の内容を示す説明図、  FIG. 19 is a circuit diagram showing a configuration example of the polling / command register 643. FIG. 20 is an explanatory diagram showing the contents of the status register 645.
図 2 1は、 読出制御回路 6 2 0の構成例を示す回路図、  FIG. 21 is a circuit diagram showing a configuration example of a read control circuit 62;
図 2 2は、 読出制御回路 6 2 0を用いたデータ転送を実現する電子制御装置 5 FIG. 22 shows an electronic control unit 5 that realizes data transfer using the read control circuit 62.
0 1側の処理を示すフローチヤ一ト、 0 Flow chart showing processing on the 1 side,
図 2 3は、 RO M 6 7 1内のデータの構造を示す説明図である  FIG. 23 is an explanatory diagram showing the structure of data in the ROM 671
図 2 4は、 読出制御回路 6 2 0を用いたデータ転送を実現するカートリッジ 5 Fig. 24 shows a cartridge 5 that realizes data transfer using the read control circuit 62.
0 3側の処理を示すフローチャート、 03 is a flowchart showing the processing on the third side,
図 2 5は、 F I F O制御回路 6 2 3を用いたデータ転送を実現する電子制御装 置 5 0 1側の処理を示すフローチヤ一ト、  FIG. 25 is a flowchart showing a process on the electronic control unit 501 that realizes data transfer using the FIFO control circuit 623.
図 2 6は、 F I F O制御回路 6 2 3を いたデータ転送を実現するカートリ v ジ 5 0 3側の処理を示すフローチヤ一ト、  FIG. 26 is a flow chart showing the processing on the cartridge vpage 503 side for realizing data transfer using the FIFO control circuit 623.
図 2 7は、 ダブルバンク制御回路 6 2 4の構成例を示す回路図、  FIG. 27 is a circuit diagram showing a configuration example of the double bank control circuit 624.
図 2 8は、 ダブルバンク制御回路 6 2 4を用いたデータ転送の開始のための処 理を示すフローチヤ一ド、  FIG. 28 is a flowchart showing a process for starting data transfer using the double bank control circuit 624.
図 2 9は、 同じく電子制御装置 5 0 1側におけるその応答処理を示すブローチ ャ一卜、  FIG. 29 is a block diagram showing the response processing on the electronic control unit 501 similarly.
図 3 0は、 ダブルバンク制御回路 6 2 4を用いたデータ転送を実現する電子制 御装置 5 0 1側の処理を示すフローチャート、  FIG. 30 is a flowchart showing processing on the electronic control unit 501 realizing data transfer using the double bank control circuit 624;
図 3 1は、 ダブルバンク制御回路 6 2 4を用いたデータ転送を実現するカート リツジ 5 0 3側の処理を示すフローチャート、  FIG. 31 is a flowchart showing processing on the cartridge 503 side for realizing data transfer using the double bank control circuit 624;
図 3 2は、 レーザエンジン 5 0 5を制御して行なわれる固像データの印刷の夕 イ ミングを示すタイ ミングチャートである。 '  FIG. 32 is a timing chart showing the timing of printing of solid image data performed by controlling the laser engine 505. '
【符号の説明】 [Explanation of symbols]
1 5 ゼログラフィュニッ ト  1 5 Zero Graphite
3 2 アドレスバス 34 データバス 3 2 Address bus 34 Data bus
36 バス ラ  36 Bas La
50 カート リ ッジ  50 Cartridge
52 プラグ部  52 Plug section
54 判别回路  54 Judgment circuit
56 ROM  56 ROM
58 データバッファ  58 data buffer
60 補助回路  60 Auxiliary circuit
70 4ビッ トバイナリ カウンタ 72 アドレス反転回路  70 4-bit binary counter 72 Address inversion circuit
140 カウンタ  140 counter
142 単安定マルチバイブレータ 142 monostable multivibrator
150 fZV変換器 150 fZV converter
152 コン レータ  152 Conlator
500 レーザプリンタ  500 laser printer
501 電子制御装置  501 electronic control unit
503 カート リ ッジ  503 Cartridge
505 レーザェンジン  505 Laser Engine
507 ワークステーション 507 workstation
510 CPU 510 CPU
51 1 ROM  51 1 ROM
512 RAM  512 RAM
514 データ入力ポート 514 data input port
515 ラインバッファ 515 line buffer
516 バスライン  516 bus line
517 レジスタ  517 registers
518 コンソールパネル  518 console panel
519 コンソールパネル ί /¥ 519 Console panel ί / ¥
520 ダブルバッファ回路 2 OA RAM 520 Double buffer circuit 2 OA RAM
2 OB RAM  2 OB RAM
20 C メモリ書込コントローラ 20D メモリ読出コントローラ 50 プリン ト基板  20 C memory write controller 20D memory read controller 50 Printed circuit board
01 マイクロプロセッサ  01 Microprocessor
02 メモリ部  02 Memory section
03 データ転送制御部  03 Data transfer control unit
20 読出制御回路 20 Read control circuit
21 F IFOメモリ  21 F IFO memory
23 F I FO制御回路  23 F I FO control circuit
24 ダブルバツファ制御回路  24 Double buffer control circuit
35 バス制御部 35 Bus control unit
40 割込要求レジスタ  40 Interrupt request register
643 コマンドレジスタ  643 Command Register
645 ステータスレジスタ  645 Status register
647 転送フラグレジスタ  647 Transfer flag register
649 PROMコン トロールレジスタ 649 PROM control register
650 コントロールレジスタ 650 control register
653 F IFO書込レジスタ  653 F IFO write register
655 F I FO読出レジスタ  655 F I FO read register
670 EEPROM  670 EEPROM
680 判別回路  680 discrimination circuit
CAB アドレスバス  CAB address bus
CD B データバス  CD B data bus
CHGMEM 素子選択信号  CHGMEM element selection signal
CLK クロック信号  CLK clock signal
C 10 コネクタ  C 10 connector
C 11 コネクタ L2 機種選択信号 C 11 connector L2 Model selection signal
SCLK クロック信号  SCLK clock signal
【発明を実施するための最良の形態】 BEST MODE FOR CARRYING OUT THE INVENTION
本発明をより詳細に説述するために、 添付の図面に従って、 本発明の実施例を 説明する。 説明が多岐に亘るため、 実施例は以下の各項に分けて説明する。  In order to describe the present invention in more detail, embodiments of the present invention will be described with reference to the accompanying drawings. Since the description is diversified, the embodiment will be described in the following sections.
[ i ] 第 1の実施例  [i] First embodiment
A. 装置の全体構成  A. Overall configuration of the device
B . 判別回路の構成と機能の詳細  B. Details of the configuration and function of the discrimination circuit
C . 第 1の実施例の変形例  C. Modification of First Embodiment
Ci i ]第 2の実施例  Ci i] Second embodiment
A. カートリ ツジの構造  A. Cartridge structure
B . カー ト リ ッ ジのア ドレス空間  B. Cartridge address space
C . カートリ ツジの内部構成  C. Cartridge internal structure
D. データ転送制御部 603の説明  D. Description of Data Transfer Control Unit 603
E . 各レジスタの説明  E. Explanation of each register
F . 読出制御回路 620の構成と働き  F. Configuration and Function of Readout Control Circuit 620
G. F I FO制御回路 623の構成と働き  Configuration and function of G.FIFO control circuit 623
H. ダブルバンク制御回路 624の構成と働き  H. Configuration and Function of Double Bank Control Circuit 624
I . 画像データの印刷  I. Printing of image data
J . 第 2実施例の効果  J. Effect of the second embodiment
[ i ] 第 1の実施例 [i] First embodiment
A.装置の全体構成  A. Overall configuration of the device
図 1は、 実施例に適用されるレーザプリンタ 500とこれに装着されたカード リ ッジ 50の概略構成を示すプロック図である。  FIG. 1 is a block diagram showing a schematic configuration of a laser printer 500 applied to the embodiment and a card cartridge 50 mounted on the laser printer 500.
レーザプリンタ 500は、 レーザプリンタ 500全体の制御を司る電子制御装 置 501と、 用紙 Pに画像を形成するレーザエンジン 505とを備えている。 レ 一ザプリンタ 500はワークステージョン 507に接続されており、 電子制御装 置 50 Iがワークステーシヨン 507から送られる印字データに基づいて画像デ —タ （ビヅ トマツプデータ） を展開し、 コネクタ CN 10を介して展開した画像 データをレーザエンジン 505に耘送する。 レーザエンジン 505は、 これに応 じてゼログラフィュニッ ト 15を駆動し、用紙 Pに画像を印刷する。 The laser printer 500 includes an electronic control unit 501 that controls the entire laser printer 500 and a laser engine 505 that forms an image on paper P. The laser printer 500 is connected to the workstation 507 and has an electronic control unit. The device 50 I develops image data (bit map data) based on the print data sent from the workstation 507, and feeds the developed image data to the laser engine 505 via the connector CN 10. The laser engine 505 drives the xerographic unit 15 in response to this, and prints an image on the paper P.
電子制御装置 501の内部には、 図 1に示すように、 周知の CPU (本実施例 ではモトローラ社製 MC 68000) 510、 CPU510が実行するプログラ ムを記憶した ROM511、 印字データや展開後の画像データを蓄える RAM5 12、 ホストであるワークステーション 507からの印字データを受け取るデー 夕入力ポート 514、 カートリ ッジ 50とのデータの授受を行なうバスライン 5 16に介装されたラインバッファ 515、 レーザェンジン 505とのコマンドや ステータス情報のやり取りを行なうためのレジスタ 517、 レーザプリンタ 50 0のコンソールパネル 518とのインタフヱースを司るコンソールパネル I ZF 519、 レーザエンジン 505に転送する画像デー夕を保存するダブルバッファ 回路 520、 を備える。  As shown in FIG. 1, a well-known CPU (in this embodiment, MC 68000 manufactured by Motorola) 510, a ROM 511 storing a program to be executed by the CPU 510, a print data and an image after development, as shown in FIG. RAM 5 12 for storing data, data input port 514 for receiving print data from the workstation 507 as a host, line buffer 515 interposed in the bus line 516 for sending and receiving data to and from the cartridge 50, laser engine 505 Register 517 for exchanging commands and status information with the console, console panel I ZF 519 for interfacing with the console panel 518 of the laser printer 500, double buffer circuit 520 for storing image data to be transferred to the laser engine 505 , Are provided.
ダブルバップア回路 520は、 レーザエンジン 505による印字の 8ライン分 、 即ち 4Kバイ トの記憶容量を有する 2つの RAM520A， 520Bを備え、 CPU510側からは、 メモリ害込コントローラ 520 Cを介して交互に画像デ —タを書き込む。 一方、 レーザエンジン 505は、 メモリ読出コントローラ 52 0Dを介して、 この 2つの RAM520A, 520 Bを交互に読み出すことで、 感光ドラムの回転に同期して画像データをビデオ信号に変換し、 印字を実行する ことができる。 2つの RAM520A, 520 Bを設けて交互にデータを書き込 んだり読み出したりするのは、 CPU 510からのアクセスとレーザエンジン 5 05側からのアクセスを独立して行なわねばならないためである。  The double-bap-up circuit 520 includes two RAMs 520A and 520B having a storage capacity of eight lines for printing by the laser engine 505, that is, 4K bytes. Write image data. On the other hand, the laser engine 505 alternately reads the two RAMs 520A and 520B via the memory read controller 520D, thereby converting the image data into a video signal in synchronization with the rotation of the photosensitive drum and executing printing. can do. The two RAMs 520A and 520B are provided to alternately write and read data because access from the CPU 510 and access from the laser engine 505 must be performed independently.
CPU510がー方の RAMにデータを害き込んだ後、 レジスタ 517の所定 ビッ トにフラグを立て、 レーザエンジン 505はこのフラグをチ -ックして記憶 された画像データを読み出す。 読み出し中は、 レジスタ 517の別のビッ トを立 てて CPU510に読み出し中であることを知らせる。 この時、 他方の RAMは レーザエンジン 505からアクセスされないから、 この間に、 CPU510は、 他方の RAMに次の 8ライン分の画像データの書き込みを完了する。 レーザェン ジン 505は、 一方の RAMからの読出が完了すると、 フラグをリセッ トし、 他 方の RAMからの読み出しに切り換える。 CPU 510からのデータの害き込む の速度は、 レーザエンジン 505からのデータの読み出し速度、 即ち印刷の実行 速度より速いので、 両者によるメモリへのアクセスの衝突を回避しつつ、 1ぺー ジ分の画像データの転送を確実かつ簡易に実現している。 After the CPU 510 damages the data in the RAM, the CPU 510 sets a flag in a predetermined bit of the register 517, and the laser engine 505 checks the flag to read the stored image data. During reading, another bit of the register 517 is set to notify the CPU 510 that reading is being performed. At this time, since the other RAM is not accessed from the laser engine 505, the CPU 510 completes the writing of the next eight lines of image data to the other RAM during this time. Laseren When reading from one RAM is completed, the gin 505 resets the flag and switches to reading from the other RAM. The speed at which data from the CPU 510 is damaged is faster than the speed at which data is read from the laser engine 505, that is, the speed at which printing is performed. Transfer of image data is reliably and easily realized.
カートリ ッジ 50は、 コネクタ CN 1 1を介して電子制御装置 501に接铰さ れている。 図 2は、 ラインバッファ 515とカートリ ツジ 50の内部構成を示す プロック図である。 電子制御装置 501内のバスライン 516は、 ァドレスバス 32とデータバス 34で構成されており、 ラインバッファ 515はデータバス 3 4の途中に介挿されたバスドライバ 36を有している。 バスドライバ 36は、 コ ネクタ CN 1 1から CPU510の方向のみにデータを転送する一方向のバッフ ァである。 CPU 510から見た場合、 コネクタ CN 1 1に接続されたカートリ ッジ 50は、 読み出し専用のデバイスとなっている。  The cartridge 50 is connected to the electronic control unit 501 via the connector CN11. FIG. 2 is a block diagram showing an internal configuration of the line buffer 515 and the cartridge 50. The bus line 516 in the electronic control unit 501 is composed of an address bus 32 and a data bus 34, and the line buffer 515 has a bus driver 36 inserted in the middle of the data bus 34. The bus driver 36 is a one-way buffer that transfers data only in the direction from the connector CN 11 to the CPU 510. When viewed from the CPU 510, the cartridge 50 connected to the connector CN11 is a read-only device.
カートリッジ 50は、 コネクタ CN 1 1に接接されるプラグ部 52と、 プラグ 部 52に接続されたァドレスバス CABおよびデータバス CDBと、 判別回路 5 4と、 電子制御装置 501の CPU 510が実行するプログラムを記憶する RO M56と、 データバッファ 58と、 クロック信号などを判別回路 54に出力する 補助回路 60とを有している。 プラグ部 52に接続されているアドレスバス C A Bは判別回路 54を介して ROM56に接続されており、 また、 データバス CD Bはデータバッファ 58を介して ROM 56に接続されている。  The cartridge 50 includes a plug section 52 connected to the connector CN 11, an address bus CAB and a data bus CDB connected to the plug section 52, a determination circuit 54, and a program executed by the CPU 510 of the electronic control unit 501. , A data buffer 58, and an auxiliary circuit 60 that outputs a clock signal and the like to the determination circuit 54. The address bus C A B connected to the plug section 52 is connected to the ROM 56 via the determination circuit 54, and the data bus CD B is connected to the ROM 56 via the data buffer 58.
CPU510がカートリッジ 50内の ROM56の内容を読出す際には、 CP U510からアドレスバス 32に乗せられたアドレスが、 カートリ ッジ 50側の ア ドレスバス CABを通じ、 判別回路 54を介して ROM 56に与えられる。 こ のァ ドレスに応じて ROM56から読出されたデータは、 データバス CD Bを通 じてコネクタ CN1 1に与えられ、 さらに、 バスドライバ 36を介して CPU5 10に与えられる。  When the CPU 510 reads the contents of the ROM 56 in the cartridge 50, the address put on the address bus 32 from the CPU 510 is sent to the ROM 56 via the address bus CAB of the cartridge 50 via the determination circuit 54 to the ROM 56. Given. Data read from ROM 56 according to this address is supplied to connector CN11 via data bus CDB, and further to CPU 510 via bus driver 36.
図 3は、 プラグ部 52とコネクタ CN 1 1の結線関係を示す図である。 プラグ 部 52は、 両面プリン ト基板の 2つの面 （A面と B面） にそれぞれ形成された 2 5個の端子を有している。 図 3において、 プラグ部 52の各端子に対応して信号 名が記載されている。 なお、 信号名の前に付けられた符号 「ZJは、 信号がロウ アクティブであることを示している。 各信号の意味は、 次の通りである。 FIG. 3 is a diagram showing a connection relationship between the plug section 52 and the connector CN 11. The plug portion 52 has 25 terminals formed on two surfaces (surfaces A and B) of the double-sided printed circuit board, respectively. In FIG. 3, the signal corresponding to each terminal of Name is listed. The symbol “ZJ” added before the signal name indicates that the signal is low active. The meaning of each signal is as follows.
信号 ZASB： CPU510 (モトローラ社製 MC 68000)が出力するァ ドレスス トローブ信号。  Signal ZASB: Address strobe signal output by CPU510 (Motorola MC 68000).
信号/ UDS： CPU510が出力する上部データス トローブ信号。  Signal / UDS: Upper data strobe signal output by CPU510.
信号 ZLD S： CPU510が出力する下部データス トローブ信号。  Signal ZLDS: Lower data strobe signal output by CPU510.
信号/ AD S：電子制御装置 501内においてァドレスス トローブ信号/ AS Bに基づいて生成されるアドレスストローブ補助信号。 このァドレスストローブ 被助信号 ZADSは、 プリンタの起動時 （イニシャライズ時） において、 異なる タイプのプリンタでは異なる挙動を示す。 この実施例では、 後述するように、 こ のアドレスストロープ補助信号 Z A D Sのィニシャライズ時の挙動に基づいて、 ブリン夕のタイプを判別している。  Signal / ADS: Address strobe auxiliary signal generated in electronic control device 501 based on address strobe signal / ASB. This address strobe assist signal ZADS behaves differently for different types of printers when the printer is started (initialized). In this embodiment, as will be described later, the type of blinking is determined based on the behavior at the time of initialization of the address strobe auxiliary signal ZADS.
信号/ OD TACK： カートリッジ 50から電子制御装置 501側にデータを 転送する際のァゥ トブッ トデータァクナリツジ信号。  SIGNAL / OD TACK: An artefact data acknowledgment signal for transferring data from the cartridge 50 to the electronic control unit 501 side.
信号 ZCTRGSEL： CPU510が ROM56のデータや命令を読出す際 のセレク ト信号。  Signal ZCTRGSEL: Select signal when CPU510 reads data and instructions from ROM56.
信号 A1~A20： CPU510が出力するアドレス信号。  Signals A1 to A20: Address signals output by CPU510.
信号 D 1~D 15： カートリ ッジ 50側からの出力信号。  Signal D 1 to D 15: Output signal from the cartridge 50 side.
信号 R W： CPU 510が出力するリード/ライ ト信号。  Signal RW: Read / write signal output by CPU 510.
信号 SCLK： レーザプリンタ 500に内蔵された発振器 （図示せず） から出 力されるクロック信号。  Signal SCLK: Clock signal output from an oscillator (not shown) built into laser printer 500.
なお、 レーザプリンタ 500側に与えられる信号 ZCTRGSは、 カートリツ ジ 50が揷入されると Lレベルに引き下げられ、 CPU510は、 これによつて カートリッジ 50がコネクタ CN 11に挿入されていることを検出する。  Note that the signal ZCTRGS given to the laser printer 500 is lowered to L level when the cartridge 50 is inserted, and the CPU 510 detects that the cartridge 50 is inserted into the connector CN 11 by this. .
CPU 510は、 23ビッ トのァドレス信号 A 1〜A23を用いてヮードア'ド レスを指定し、 また、信号/ UD S , ZLD Sを用いて各ヮードの上位バイ トと 下位バイ トを指定する。 この結果、 CPU510は 00000 Ohから FFFF FFh までの 16Mバイ トのァドレス空間を扱うことができる。 ここで、 ァドレ スの後に付した記号 「h」 は 16進数表示であることを示している。 このカート リッジ 50の ROM56は、 電子制御装置 501の CPU510の 扱うァ ドレス空間の一部に割り付けられる。 カートリ ッジ 50に割り当てられる 空間は、 レーザプリンタの機種により異なることが多い。 図 4は、 ヒユーレッ ド パッカー社製のレーザプリンタの ROMカートリ ッジに割り当てられる CPU5 10のァドレス空間を機種ごとに示す図である。 図 4の （a)〜 （c ) に示すよ うに、 ROMカート リ ッジに対して 200000h ~3FFFFFh ， 4000 0 Oh ~5FFFFFh などの 2Mバイ トの空間が割り当てられる。 また、 図 4 (d) に示すように、 この実施例におけるカートリツジ 50内の R0M56は、 ROMカートリッジの 2Mバイ トのァドレス空間の中で、 最初の 128Kバイ ト に割り当てられており、 他のァドレス空間には I /0レジスタが割り当てられて いる。 なお、 「X」 はァドレスの最上位 4ビッ トの値を示している。 The CPU 510 specifies a door address using the 23-bit address signals A1 to A23, and specifies an upper byte and a lower byte of each mode using signals / UDS and ZLDS. . As a result, the CPU 510 can handle a 16 Mbyte address space from 00000 Oh to FFFF FFh. Here, the symbol "h" appended to the address indicates that the display is in hexadecimal. The ROM 56 of the cartridge 50 is allocated to a part of an address space handled by the CPU 510 of the electronic control unit 501. The space allocated to the cartridge 50 often differs depending on the type of laser printer. FIG. 4 is a diagram showing, for each model, a CPU 510 address space allocated to a ROM cartridge of a laser printer manufactured by Hered Packer. As shown in (a) to (c) in Fig. 4, a 2Mbyte space such as 200000h to 3FFFFFh or 40000 Oh to 5FFFFFh is allocated to the ROM cartridge. Further, as shown in FIG. 4D, R0M56 in the cartridge 50 in this embodiment is allocated to the first 128 Kbytes in the 2 Mbyte address space of the ROM cartridge, and the other addresses are allocated. The I / O register is assigned to the space. “X” indicates the value of the four most significant bits of the address.
図 5は、 ROM56に記憶されているデータを示す説明図である。 ROM56 は 2つの領域に分割されており、 XOOOOOh〜X0FFFFh の 64 Kバイ トにはタイプ 1のプリン夕用のデータが記僮されており、 X10000h ~Xl FFFFh の 64Kバイ トにはタイプ 2およびタイプ 3プリンタ用のデータが記 憶されている。 なお、 この例では、 タイプ 2のプリンタとタイプ 3のプリンタと には同一のデータが適用される。  FIG. 5 is an explanatory diagram showing data stored in the ROM 56. ROM56 is divided into two areas, 64K bytes from XOOOOOh to X0FFFFh contain data for type 1 printing, and 64K bytes from X10000h to XlFFFFh contain type 2 and type data. 3Data for printer is stored. In this example, the same data is applied to the type 2 printer and the type 3 printer.
カートリ ツジ 50がタイプ 1のプリンタに挿入されている時には前半の 64K バイ トのデータが ROM56から読出され、 タイプ 2または夕イブ 3のプリンタ に挿入されている時には後半の 64 Kバイ トのデータが ROM 56から読出され る。 カートリ ツジ 50が挿入されているプリン夕のタイブは判別回路 54 (図 2 ) によって判別される。 判別回路 54の構成と動作については、 さらに後述する 判別回路 54はレーザプリンタ 500から与えられる信号に基づいてプリンタ のタイプを判別し、 タイプ 1のプリン夕に挿入されている時には CPU510か ら与えられるア ドレスをそのまま ROM56に供給する。 また、 タイプ 2または タイプ 3のプリンタに挿入されている時には、 判別回路 54は 16ビッ ト目のァ ドレス信号 A 16を反転して ROM56に供給する。 言い換えれば、 CPU51 0が ROM 56の最初の 64 Kバイ トのデータを読出す時に出力するア ドレス X 0000 Oh -XOFFFFhが、 タイプ 1のプリンタに挿入されたカートリッ ジ 50ではそのまま ROM56に与えられ、 タイプ 2またはタイプ 3のプリンタ に揷入されたカートリ Vジ 50ではァドレス X10000h ~Xl FFFFh と して ROM 56に与えられる。 When the cartridge 50 is inserted into the type 1 printer, the first 64 Kbytes of data are read from the ROM 56, and when the cartridge 50 is inserted into the type 2 or evening 3 printer, the latter 64 Kbytes of data are read. Read from ROM 56. The type of the print in which the cartridge 50 is inserted is determined by the determination circuit 54 (FIG. 2). The configuration and operation of the discriminating circuit 54 will be described later. The discriminating circuit 54 discriminates the printer type based on a signal supplied from the laser printer 500, and is supplied from the CPU 510 when the printer is inserted into a type 1 printer. The address is supplied to ROM 56 as it is. When inserted into a type 2 or type 3 printer, the discrimination circuit 54 inverts the 16-bit address signal A 16 and supplies it to the ROM 56. In other words, the address X output when the CPU 510 reads the first 64 Kbytes of data in the ROM 56 0000 Oh -XOFFFFh is given to the ROM 56 as it is in the cartridge 50 inserted in the type 1 printer, and the address X10000h to Xl FFFFh in the cartridge Vge 50 inserted in the type 2 or type 3 printer. Given to 56.
図 6 (a) は、 上述の判別回路 54の機能によって、 ROM56の 2つの領域 が CPU510のァドレス空間において交換 （スヮップ） される様子を示す説明 図である。 これから解るように、 タイプ 1プリンタにカートリッジが挿入されて いる時には、 実質的に、 タイプ 1プリンタ用のデータがァドレス X0000 Oh 〜XOFFFFh に割り当てられ、 タイプ 2およびタイプ 3プリンタ用のデータ が XI OOOOh ~X1 FFFFhに割り当てられている。 また、 タイプ 2プリ ン夕にカートリ ッジが挿入されている時には、実質的に、 タイプ 2およびタイプ 3プリンタ用のデータがアドレス X0000 Oh -XOFFFFhに割り当てら れ、 タイプ 1プリンタ用のデータが X 1000 Oh ~X 1 FFFFh に割り当て りれる 0 FIG. 6A is an explanatory diagram showing a manner in which two areas of the ROM 56 are exchanged (stepped) in the address space of the CPU 510 by the function of the determination circuit 54 described above. As can be seen, when a cartridge is inserted into a type 1 printer, the data for the type 1 printer is effectively assigned to addresses X0000 Oh to XOFFFFh, and the data for the type 2 and type 3 printers is XI OOOOh ~ X1 Assigned to FFFFh. Also, when a cartridge is inserted in the type 2 printer, data for the type 2 and type 3 printers is effectively assigned to the address X0000 Oh -XOFFFFh, and the data for the type 1 printer is set to X. 1000 Oh ~ X 1 0 assigned to FFFFh
判別回路 54が ROM56内の 2つの領域をスワップすると、 上述のように、 同一の ROM 56内に異なるタイプに適用するデータを記僮しておくことができ るという利点がある。 また、 以下に説明するように、 R0M56のメモリ領域を 有効に利用できるという利点もある。 図 6 (b)では、 タイプ 1プリンタ用のデ —夕の後にタイプ 2およびタイプ 3プリンタ用のデータ （I I)が書き込まれて いる。 タイプ 1プリンタにカートリッジ 50が挿入された場合には、 図 6 ( b ) の左側に示すように、 CPU 510は rPROG]で始まるタイプ 1プリンタ用 データを読出して利用する。 この際、 例えばアドレス X0000 Oh -X0BF F Fh に応じてタイプ 1プリンタ用データが読みだされる。 タイプ 2またはタイ ブ 3プリンタにカートリッジ 50が挿入された場合には、 図 6 (b)の右側に示 すように、 CPU510は「S YST]で始まるタイプ 2およびタイプ 3プリン 夕用のデータ （I) を読出して利用することができるとともに、 データ （I I) も読出して利用することが可能である。 この際、 タイプ 2およびタイプ 3ブリン タ用データ （I) はアドレス X00000h ~X0FFFFhに応じて読出され 、 また、 データ （ I I ) は、 例えばァドレス X 1 C00 Oh〜X 1 FFFFhに 応じて読出される。 When the discrimination circuit 54 swaps two areas in the ROM 56, there is an advantage that data applicable to different types can be stored in the same ROM 56 as described above. In addition, as described below, there is an advantage that the memory area of the R0M56 can be used effectively. In Fig. 6 (b), data for a type 1 printer is written-data (II) for a type 2 and type 3 printer is written after an evening. When the cartridge 50 is inserted into the type 1 printer, as shown on the left side of FIG. 6B, the CPU 510 reads and uses the data for type 1 printer starting with [rPROG]. At this time, for example, data for a type 1 printer is read according to the address X0000 Oh -X0BF F Fh. When the cartridge 50 is inserted into a type 2 or type 3 printer, as shown on the right side of FIG. 6 (b), the CPU 510 starts the data for type 2 and type 3 printers starting with “SYST” ( In addition to reading and using I), it is also possible to read and use data (II), with the data (I) for type 2 and type 3 printers corresponding to addresses X00000h to X0FFFFh. The data read (II) is read, for example, at addresses X1C00 Oh to X1FFFFh. Read out accordingly.
このように、 ROM56の領域をスワップするようにすれば、 あるタイプのプ リンタ用のメモリ領域に空き領域が存在する場合に、 その空き領域に他のタイプ のプリ ンタ用のデータを記憶しておき、 これを読出すことが可能である。 一方、 2つのメモリ領域をスヮップせずに、 どちらか一方のみしかアクセスできないよ うにすることも可能だが、 この場合にはメモリ領域に存在する空き領域を有効に 利用することは困難である。  In this way, if the area of the ROM 56 is swapped, if there is an empty area in the memory area for a certain type of printer, data for another type of printer is stored in that empty area. It is possible to read this. On the other hand, it is possible to access only one of the two memory areas without skipping them, but in this case, it is difficult to make effective use of the free space existing in the memory area.
図 5において、 64 バイ トの 2つの領域の先頭の 4バイ トには、 「PROG ] と 「SYST] という文字コードがそれぞれ書き込まれている。 レーザプリン タ 500の電源が投入された時にカート リ ッジ 50が挿入されていると、 CPU 510はプリンタのィニシャライズ時にアドレス X0000 Oh -X00003 h を順次指定し、 これによつて ROM56の先頭の 4バイ トを読み出す。 この時 、 タイプ 1のプリンタにカートリ ッジ 50が挿入されている場合には、 「PRO G] の文字コードが読出され、 タイプ 2またはタイプ 3のプリンタに挿入されて いる場合には 「S YST]の文字コードが読出される。 CPU510は、 「PR 0G] の時にはタイプ 1のプリンタ用のデータを記僮した ROMが挿入されてい ると判断し、 rSYST]の時にはタイブ 2またはタイプ 3のプリンタ用のデー 夕を記憶した ROMが挿入されていると判断する。 そして、 これらの文字コード で示されるプリンタタイプと自分のタイブとが適合した場合には、 プログラム開 始ァドレスで指定された ROM56内の番地にジャンプし、 ROM56に記僮さ れたプログラムに従って CPU510が各種の処理を実行する。 一方、 文字コー ドで示されるプリンタタイプと自分のタイブとが適合しない場合には、 レーザブ リンタ 500内の ROM 511に記憧されたプログラムに従って CPU510が 各種の処理を実行する。  In Fig. 5, the character codes "PROG" and "SYST" are written in the first four bytes of the two 64-byte areas, respectively, when the laser printer 500 is turned on. When the printer 50 is inserted, the CPU 510 sequentially specifies the addresses X0000 Oh-X00003h when the printer is initialized, thereby reading the first four bytes of the ROM 56. When the cartridge 50 is inserted, the character code of "PRO G" is read, and when it is inserted in the type 2 or type 3 printer, the character code of "SYST" is read. The CPU 510 determines that the ROM for storing the data for the type 1 printer is inserted at the time of “PR 0G”, and the ROM that stores the data for the type 2 or type 3 printer at the time of rSYST]. Is inserted If the printer type indicated by these character codes matches the user's type, the program jumps to the address in the ROM 56 specified by the program start address and is stored in the ROM 56. On the other hand, if the printer type indicated by the character code does not match the user's type, the CPU 510 executes the CPU 510 according to the program stored in the ROM 511 of the laser printer 500. Execute various processes.
B . 判別回路の構成と機能の詳細 ' 図 7は、 判別回路 54の内部構成を示すプロック図である。 判別回路 54には 、 ア ドレスス トローブ信号 ZASBと、 アドレスストローブ補助信号/ ADSと 、 クロ ック信号 CLKと、 リセッ ト信号 ZRESETと、 アドレス信号 A 1 &と (図中、 中央上部に示す） が与えられている。 このうち、 クロック信号 CLKと リセッ ト信号 ZRESETは、 カートリ ッジ 50内都の補助回路 60 (図 2)か ら与えられる信号である。 B. Details of Configuration and Function of Discrimination Circuit ′ FIG. 7 is a block diagram showing an internal configuration of the discrimination circuit 54. The determination circuit 54 includes an address strobe signal ZASB, an address strobe auxiliary signal / ADS, a clock signal CLK, a reset signal ZRESET, and an address signal A 1 & (shown in the upper center in the figure). Has been given. Of these, the clock signal CLK and The reset signal ZRESET is a signal given from the auxiliary circuit 60 (FIG. 2) in the cartridge 50.
判別回路 54は、信号 ZASB, ZASDの挙動の差異に基づいてレーザプリ ンタ 500のタイプを判别し、 タイプ 1のプリンタの場合にはァドレス信号 A 1 6をそのまま出力して ROM 56に与える。 一方、 タイプ 2またはタイプ 3のブ リン夕の場合にはァドレス信号 A 16を反転して ROM56に与える。  The determination circuit 54 determines the type of the laser printer 500 based on the difference between the behaviors of the signals ZASB and ZASD, and outputs the address signal A 16 as it is to the ROM 56 in the case of the type 1 printer. On the other hand, in the case of a type 2 or type 3 blink, the address signal A 16 is inverted and applied to the ROM 56.
判別回路 54は、 主要な構成要素として 2つの J Kフリッブフ口ッブ JK1， JK2と、 4つの D型フリップフロッブ FF 1~FF4と、 同期式 4ビッ トバイ ナリカウンタ 70と、 アドレス反転回路 72とを備えている。 .  The discrimination circuit 54 includes two JK flip-flops JK1 and JK2 as main components, four D-type flip-flops FF1 to FF4, a synchronous 4-bit binary counter 70, and an address inversion circuit 72. Have. .
2つの信号 ZASB， ZAD Sは、 D型フリップフロッブ F F 4の Q出力とと もに 3入力 NORゲート 80に入力されている。 3入力 NORゲート 80の出力 は 2つの J Kフリ 'ソプフロッブ JK1， J K2の J入力端子に与えられおり、 ま た、 インバータ 82で反転されて 2つの J Kプリップフロップ JK1， JK2の K入力端子にそれぞれ与えられている。 また、 クロック信号 CLKは、 第 1の J Kフリッブフロップ J K1のクロック入力端子に与えられているとともに、 イン バータ 84で反転されて第 2の J Kフリップフロップ J K 2のクロック入力端子 に入力されている。  The two signals ZASB and ZADS are input to the 3-input NOR gate 80 together with the Q output of the D-type flip-flop FF4. The output of the 3-input NOR gate 80 is given to the J input terminals of the two JK flip-flops JK1 and JK2, and inverted by the inverter 82 to the K input terminals of the two JK flip-flops JK1 and JK2, respectively. Has been given. The clock signal CLK is supplied to the clock input terminal of the first JK flip-flop JK1 and is inverted by the inverter 84 and input to the clock input terminal of the second JK flip-flop JK2. I have.
2つの J Kフリ 'ソプフロップ JK1， J K2の Q出力は ORゲート 86に入力 されており、 ORゲート 86の出力は D型フリ づプフ αップ F F 1のクロック入 力端子に与えられている。 D型フリップフロツプ FF 1の D入力端子はプルアツ プされており、 その Q出力はァドレス反転回路 72に供給されている。  The Q outputs of the two JK flip-flops JK1 and JK2 are input to the OR gate 86, and the output of the OR gate 86 is applied to the clock input terminal of the D-type flip-flop FF1. The D input terminal of the D-type flip-flop FF 1 is pulled up, and its Q output is supplied to the address inversion circuit 72.
了ドレス反転回路 72内において、第 1の ANDゲート 100の入力端子には 、 CPU510からのァドレス信号 A 16と、 ィンバータ 106で反転された D 型フリツプフロップ FF 1の出力とが与えられている。 また、 第 2の ANDゲー ト 102の入力端子には、 ィンバータ 104で反転されたァドレス信号 A 16≥ D型フリップフ口ツプ FF 1の出力とが与えられている。 2つの ANDゲート 1 00, 102の出力は ORゲート 108に入力され、 ORゲート 108の出力が 16ビッ ト目のァドレスとして ROM 56に供給される （図 2) 。  In the input address inverting circuit 72, an input terminal of the first AND gate 100 is supplied with an address signal A16 from the CPU 510 and an output of the D-type flip-flop FF1 inverted by the inverter 106. The input terminal of the second AND gate 102 is supplied with an address signal A 16 ≥inverted by the inverter 104 and an output of the D-type flip-flop FF1. The outputs of the two AND gates 100 and 102 are input to the OR gate 108, and the output of the OR gate 108 is supplied to the ROM 56 as a 16-bit address (FIG. 2).
第 2の D型フリ ツプフロップ FF 2の D入力端子には、 インバータ 88で反転 された信号 ZAS Bが入力され、 クロック入力端子にはクロック信号 CLKが入 力されている。 D型フリ ップフロップ F F 2の Q出力は、 ANDゲート 90の入 力端子に与えられており、 この ANDゲート 90の他の入力端子にはィンバー夕 92で反転されたクロック信号 CLKが与えられている。 そして、 ANDゲート 90の出力は第 3の D型フリ ップフロップ F F 3のクロック入力端子に与えられ ている。 第 3の D型フリ ップフ口ップ F F 3の D入力端子はプルアツブされてお り、 その Q出力はカウンタ 70のカウン トイネーブル端子 Pに入力されている。 カウンタ 70のクロック入力端子にはクロツク信号 C LKが入力されており、 4つのデータ入力端子は接地されている。 カウンタ 70の 4ビッ ト目の出力は、 第 4の D型フリ ップフロップ F F 4のクロック入力端子に与えられている。 この D型フリップフロップ F F 4の D入力端子はプルアツプされている。 The D input terminal of the second D-type flip-flop FF2 is inverted by the inverter 88. The input signal ZASB is input, and the clock signal CLK is input to the clock input terminal. The Q output of the D-type flip-flop FF 2 is supplied to the input terminal of an AND gate 90, and the other input terminal of the AND gate 90 is supplied with the clock signal CLK inverted by the inverter 92. . The output of the AND gate 90 is given to the clock input terminal of the third D-type flip-flop FF3. The D input terminal of the third D-type flip-flop FF3 is pulled up, and its Q output is input to the count enable terminal P of the counter 70. The clock signal CLK is input to the clock input terminal of the counter 70, and the four data input terminals are grounded. The output of the fourth bit of the counter 70 is supplied to the clock input terminal of the fourth D-type flip-flop FF4. The D input terminal of this D-type flip-flop FF4 is pulled up.
D型フリ ップフロップ FF 4の Q出力は、 リセッ ト信号 ZRE S ETとともに ORゲート 94に入力されている。 ORゲート 94の出力は、 第 1の D型フリッ プフロップ FF 1のクリァ入力端子に与えられている。 D型フリ ップフロップ F F 4の Q出力は、 前述したように、 3入力 NORゲート 80 (図中、 左上部） に も与えられている。  The Q output of the D-type flip-flop FF4 is input to the OR gate 94 together with the reset signal ZRESET. The output of the OR gate 94 is provided to the clear input terminal of the first D-type flip-flop FF1. The Q output of the D-type flip-flop F F 4 is also supplied to the 3-input NOR gate 80 (upper left in the figure) as described above.
なお、 リセッ ト信号/ RESETは、 2つの J Kフリ ップフロップ J K 1， J K2と、 3つの D型フリ ップフロップ FF2， F F 3 , FF4と、 カウンタ 70 のそれぞれのクリァ入力端子にも入力されている。  The reset signal / RESET is also input to the clear input terminals of the two JK flip-flops JK1 and JK2, the three D-type flip-flops FF2, FF3 and FF4, and the counter 70.
リセッ ト信号 ZRESETは、 レーザプリンタ 500の電源が投入されてから 、 所定の時間 （例えば 100ms)後に Lレベルとなって判別回路 54内の 6つ のフリ ップフロップとカウンタ 70とをリセッ トする信号である。 リセッ ト信号 ZRESETによって判別回路 54がリセッ トされると、 D型フリ ップフロップ FF 1の Q出力は Lレベルになり、 ァドレス反転回路 72はタイプ 1プリンタに 対応したァドレスを出力する。 すなわち、 CPU 510から与えられたア ドレス A 16をそのまま ROM56に出力する。 一方、 判別回路 54が信号 ZA S B， ZASDの挙動に基づいて、 タイプ 2またはタイプ 3のプリンタであると判別す ると、 D型フリップフロップ FF 1の Q出力が Hレベルになる。 このとき、 アド レス A 16がァドレス反転回路 72によって反転されて ROM56に入力される なお、 レーザプリンタ 500からカートリッジ 50側に転送されるアドレス信 号 A 1〜A20の中で、 16ビッ ト目のァドレス A16以外のァドレス信号は、 そのまま ROM56に与えられる。 The reset signal ZRESET is a signal for resetting the six flip-flops in the discriminating circuit 54 and the counter 70 after a predetermined time (for example, 100 ms) after the power of the laser printer 500 is turned on, and going to the L level. is there. When the discrimination circuit 54 is reset by the reset signal ZRESET, the Q output of the D-type flip-flop FF1 becomes L level, and the address inversion circuit 72 outputs an address corresponding to the type 1 printer. That is, the address A 16 given from the CPU 510 is output to the ROM 56 as it is. On the other hand, when the determination circuit 54 determines that the printer is a type 2 or type 3 printer based on the behavior of the signals ZASB and ZASD, the Q output of the D-type flip-flop FF1 goes high. At this time, the address A 16 is inverted by the address inversion circuit 72 and input to the ROM 56. In the address signals A1 to A20 transferred from the laser printer 500 to the cartridge 50, address signals other than the address A16 of the 16th bit are directly supplied to the ROM 56.
判別回路 54は、 レーザプリンタ 500の CPU510から与えられる 2つの 信号/ ASB， ZASDの挙動の差異に基づいてレーザプリンタ 500のタイプ を判別する。 図 8は、 レーザプリンタ 500に電源を投入した IS後のィニシャラ ィズ時における 2つの信号 /AS B， ZASDの挙動を示すタイ ミングチャート である。 図 8 (a) に示すように、 タイプ 1プリンタでは、信号/ A SBのレべ ルが変化しても信号/ AS Dは Hレベルに保たれている。 一方、 図 8 (b) に示 すように、 タイプ 2およびタイプ 3プリンタでは、信号/ AS Bのレベル変化に 対応して信号 ZASDのレベルも変化している。  The discriminating circuit 54 discriminates the type of the laser printer 500 based on the difference in the behavior of the two signals / ASB and ZASD given from the CPU 510 of the laser printer 500. FIG. 8 is a timing chart showing the behavior of the two signals / ASB and ZASD at the time of initialization after IS when the power of the laser printer 500 is turned on. As shown in FIG. 8 (a), in the type 1 printer, the signal / ASD is kept at the H level even when the signal / ASB level changes. On the other hand, as shown in FIG. 8B, in the type 2 and type 3 printers, the level of the signal ZASD also changes in accordance with the level change of the signal / ASB.
図 9は、 プリンタのイニシャライズ時における判別回路 54の動作を示すタイ ミングチャートであり、 タイプ 1プリンタにカートリツジ 50が挿入された場合 の例を示す図である。 図 9において、 FF 1~ 4は各0型フリツブフロッブ の Q出力を示し、 また、 Q70はカウンタ 70の 4ビッ ト目の出力を示している 時刻 t 10において信号/ ASBが立ち下がると、 次のクロック信号 CLKの 立ち上がりで D型フリ ップフ口ッブ F F 2の出力が立ち上がり、 さらにその次の クロック信号 CLKの立ち下がり （時刻 t 11)で D型フリップフ口ッブ FF 3 の出力が立ち上がる。 タイプ 1のプリンタの場合には、 信号/ ASBのレベルが 変化しても信号 ZAD Sが Hレベルのままなので、 D型フリップフ口ッブ FF 1 の出力は Lレベルのままである。  FIG. 9 is a timing chart showing the operation of the discrimination circuit 54 when the printer is initialized, and is a diagram showing an example in which the cartridge 50 is inserted into the type 1 printer. In FIG. 9, FF 1 to 4 indicate the Q output of each 0-type flip-flop, and Q70 indicates the output of the fourth bit of the counter 70.At time t10, when the signal / ASB falls, the following The output of the D-type flip-flop FF2 rises at the rise of the clock signal CLK, and the output of the D-type flip-flop FF3 rises at the next fall of the clock signal CLK (time t11). In the case of a type 1 printer, the output of the D-type flip-flop FF 1 remains at the L level because the signal ZADS remains at the H level even when the signal / ASB level changes.
時刻 t 11から 8番目のクロック信号 CLKの立ち上がり （時刻 t 12) にお いて、 カウンタ 70の 4ビッ ト目の出力が立ち上がり、 これに従って D型プリ プフロップ FF 4の出力も立ち上がる。 D型フリ ップフ口ップ FF 4の出力は、 図 7に示すように、 2つの信号 /ASB， /ADSとともに 3入力 NORゲート 80に入力されており、 時刻 t 12以降に 2つの信号 /ASB， ZADSがとも に Lレベルになったとしても、 D型フリ ッブフ口ップ FF 1の出力は Lレベルに 保たれる （時刻 t 13) 。 この結果、 時刻 t 12以降においては、 レーザプリン タ 500からカート リ ッジ 50に入力されたアドレス A16がそのまま ROM5 6に与えられる。 At the rising edge of the eighth clock signal CLK from time t11 (time t12), the output of the fourth bit of the counter 70 rises, and the output of the D-type flip-flop FF4 rises accordingly. As shown in FIG. 7, the output of the D-type flip-flop FF 4 is input to the 3-input NOR gate 80 together with the two signals / ASB and / ADS. , And ZADS both go low, the output of D-type flip-flop FF 1 goes low. (Time t13). As a result, after time t12, the address A16 input to the cartridge 50 from the laser printer 500 is given to the ROM 56 as it is.
図 10は、 タイプ 2またはタイプ 3プリンタにカートリ ッジ 50が挿入された 場合の判別回路 54の動作を示すタイ ミングチャートである。  FIG. 10 is a timing chart showing the operation of the discrimination circuit 54 when the cartridge 50 is inserted into a type 2 or type 3 printer.
時刻 t 20において信号/ A SBが立ち下がると、 次のクロック信号 C LKの 立ち上がりで D型フリ ッブフロッブ F F 2の出力が立ち上がり、 さらにその次の クロック信号 CLKの立ち下がり （時刻 t 21 ) で D型フリ ッブフロッブ FF 3 の出力が立ち上がる。 信号 ZASBが Lレベルになつてから約 100 n s後に信 号 ZADSが Lレベルに下がり （時刻 t 22) 、 これに応じて D型フリツブフロ ップ F F 1の出力が Hレベルになる。 この結果、 ァドレス反転回路 72からは、 入力されたアドレス A 16が反転されて出力される。  When the signal / ASB falls at time t20, the output of the D-type flip-flop FF2 rises at the next rise of the clock signal CLK, and D rises at the next fall of the clock signal CLK (time t21). The output of type flip-flop FF 3 rises. Approximately 100 ns after the signal ZASB goes low, the signal ZADS goes low (time t22), and the output of the D-type flip-flop FF1 goes high accordingly. As a result, the input address A 16 is inverted and output from the address inversion circuit 72.
このように、 判別回路 54は、 タイプ 1プリンタの埸合とタイプ 2およびタイ ブ 3プリンタの場合で信号/ AS B, /AD Sの挙動が異なることを利用して、 プリンタのタイプを判別している。  As described above, the discrimination circuit 54 uses the fact that the behavior of the signals / ASB and / ADS differs between the type 1 printer and the type 2 and type 3 printers to determine the type of the printer. ing.
C . 第 1の実施例の変形例  C. Modification of First Embodiment
上記の第 1の実施例については、 例えば次のような変形も可能である。  For the first embodiment, for example, the following modifications are also possible.
(1)判別回路 54内のアドレス反転回路 72を省略して、 D型フリップフロッ プ FF 1の Q出力をそのまま ROM56の 16ビッ ト目のァドレスとして与える ようにしてもよい。 こうすれば、 タイプ 1プリンタの場合には必ず ROM58内 の前半の 64Kビッ トのデータが読出され、 タイプ 2およびタイプ 3プリンタの 場合には必ず後半の 64 Kビッ トのデータが読出される。  (1) The Q output of the D-type flip-flop FF1 may be directly provided as the address of the 16th bit of the ROM 56 by omitting the address inversion circuit 72 in the determination circuit 54. In this way, in the case of a type 1 printer, the first 64K bits of data in the ROM 58 are always read, and in the case of type 2 and type 3 printers, the latter 64 K bits of data are always read.
ただし、 上記実施例のようにァドレス反転回路 72を設けてメモリ領域をスヮ ップするようにすれば、 前述したように ROM56のメモリ領域をより有効に活 用することができるという利点がある。 ' なお、 上記実施例ではメモリ領域を 2つに分割したが、 一般には、 複数に分割 すればよい。  However, if the address inversion circuit 72 is provided to skip the memory area as in the above embodiment, there is an advantage that the memory area of the ROM 56 can be more effectively utilized as described above. . 'In the above embodiment, the memory area is divided into two, but generally, the memory area may be divided into a plurality.
また、 上記実施例ではァドレスの 1つのビッ トを反転していたが、 複数のビッ トを反転してもよい。 一般には、 1つ以上の所定のビッ トを反転すればよい。 (2)図 7のァドレス反転回路 72の代わりに、 図 11に示すァドレス反転回路 72 aを用いてもよい。 このアドレス反転回路 72 aは、 ROM56として 1M ビッ ト （128Kバイ ト） の素子と 4Mビッ ト （512Kバイ ト） の素子のどち らでも実装することができるようにした回路である。 すなわち、 D型フリップフ 口ップ FF 1の Q出力が Lレベルの時にはァドレス A 16と A 18をそのまま R OM56に出力し、 Hレベルの時にはァドレス A 16または A18を反転して R 0M56に出力する。 In the above embodiment, one bit of the address is inverted, but a plurality of bits may be inverted. Generally, one or more predetermined bits need to be inverted. (2) The address inversion circuit 72a shown in FIG. 11 may be used instead of the address inversion circuit 72 in FIG. The address inverting circuit 72a is a circuit that can be mounted as either a 1-Mbit (128K-byte) element or a 4-Mbit (512K-byte) element as the ROM 56. That is, when the Q output of the D-type flip-flop FF1 is at the L level, the addresses A16 and A18 are output to the ROM56 as is, and when the Q output of the D-type flip-flop FF1 is at the H level, the addresses A16 or A18 are inverted and output to R0M56. .
アドレス反転回路 72 aには、 D型フリッブフロッブ FF 1の出力とァドレス A 16， A 18の他に、 ィネーブル Zデイスエーブル信号 E/Dと、 機種選択信 号 L2と、 素子選択信号 CHGMEMとが入力されている。 各信号は次のような 機能を有する。  The address inverting circuit 72a receives, in addition to the output of the D-type flip-flop FF1 and the addresses A16 and A18, the enable Z disable signal E / D, the model selection signal L2, and the element selection signal CHGMEM. ing. Each signal has the following functions.
①ィネーブル/ディスェ一ブル信号 EZD：ァドレス反転回路 72 aを機能させ るか否かを指定する信号。 信号 EZDが Hレベルの時にのみァドレス反転回路 7 2 aが機能し、 プリンタのタイプに応じてアドレス A 16または A 18を反転す る。 信号 EZDが Lレベルの時にはアドレス A16， A18はそのまま ROM5 6に与えられる。  (1) Enable / Disable signal EZD: A signal that specifies whether or not the address inversion circuit 72a is to be operated. The address inverting circuit 72a functions only when the signal EZD is at the H level, and inverts the address A16 or A18 depending on the type of the printer. When the signal EZD is at the L level, the addresses A16 and A18 are directly supplied to the ROM 56.
②機種選択信号 L 2： プリンタの夕イブを選択する信号で、 E/D信号が Lレべ ルの時にみ有効である。 タイプ 1プリンタ専用のカートリ ッジにするときには L レベルに固定し、 タイプ 2およびタイプ 3プリンタ専用のカートリッジにすると きには Hレベルに固定する。 すなわち、 信号 L 2が Lレベルの時には他の信号の レベルに係わらずァドレス A16, A18がそのまま ROM56に与えられ、 信 号 L 2が Hレベルの時には他の信号のレベルに係わらずァドレス A 16， A 18 が反転して ROM56に与えられる。  (2) Model selection signal L2: Selects the evening of the printer, and is valid only when the E / D signal is at the L level. Fix to L level when using a cartridge exclusively for Type 1 printers, and fix to H level when using cartridges exclusively for Type 2 and Type 3 printers. That is, when the signal L2 is at the L level, the addresses A16 and A18 are directly supplied to the ROM 56 irrespective of the levels of other signals, and when the signal L2 is at the H level, the addresses A16 and A16 are regardless of the levels of the other signals. A 18 is inverted and applied to ROM56.
③素子選択信号 CHGMEM： 1Mビッ トの ROMを実装しているか 4Mビッ ト の ROMを実装しているかを示す信号。 1Mビッ トの ROMを実装する時にはジ ヤンパ線などを用いて信号 CHGMEMを Hレベルに固定し、 4Mビッ トの RO Mを実装する時には Lレベルに固定する。信号 CHGMEMが Hレベルに固定さ れるとアドレス A 16がプリンタのタイプに応じて反転され、 Lレベルに固定さ れているとァドレス A 18がプリンタのタイプに応じて反転される。 なお、 ア ドレス反転回路 72 aの構成に関する詳細な説明は省略する。 信号 E ZD , L 2のレベルは、 いずれもカートリッジを作成するときにカートリ ッジ内 部で固定してもよく、 また、 ディ ップスィツチなどをカートリッジ 50に設けて 信号レベルを切換えられるようにしてもよい。 (3) Element selection signal CHGMEM: A signal that indicates whether a 1-Mbit ROM or a 4-Mbit ROM is installed. The signal CHGMEM is fixed to the H level using a jumper wire when mounting a 1 Mbit ROM, and is fixed to the L level when mounting a 4 Mbit ROM. When the signal CHGMEM is fixed at the H level, the address A16 is inverted according to the printer type, and when the signal CHGMEM is fixed at the L level, the address A18 is inverted according to the printer type. A detailed description of the configuration of the address inversion circuit 72a is omitted. The level of each of the signals EZD and L2 may be fixed inside the cartridge when the cartridge is manufactured, or the signal level may be switched by providing a dip switch or the like in the cartridge 50. Good.
(3) 上記実施例では、 信号 /ASB， ZADSの挙動の差異に基づいてブリン 夕のタイブを判別していたが、 一般には、 プリンタから与えられるなんらかの信 号に基づいてプリンタのタイプを判別すればよい。 例えば、 プリンタのタイプに よってカートリ ツジ側に与えられるクロック信号の周波数が異なる場合には、 ク 口ック信号に基づいてプリンタのタイプを判別することができる。  (3) In the above embodiment, the type of the blink was determined based on the difference in the behavior of the signals / ASB and ZADS. However, in general, the type of the printer can be determined based on some signal given from the printer. I just need. For example, when the frequency of the clock signal applied to the cartridge side differs depending on the type of the printer, the type of the printer can be determined based on the clock signal.
図 12は、 プリンタからカートリッジに与えられるクロック信号 SCLKに基 づいてプリンタのタイプを判別するための 2種類の回路構成を示すプロツク図で ある。  FIG. 12 is a block diagram showing two types of circuit configurations for determining the type of the printer based on the clock signal SCLK supplied from the printer to the cartridge.
図 12 (a) では、 クロック信号 S C LKがカウンタ 140のクロック入力端 子に入力されており、 カウンタ 140の 4ビッ ト目の出力が D型フリ ップフロツ プ F F 5の D入力端子に与えられている。 クロック信号 S C LKは単安定マルチ バイブレータ 142にも入力されている。 図 12 (a) の回路では、 単安定マル チバイブレー夕の出力がクロック信号 SCLKの立ち上がりエツジから一定期間 Lレベルに保たれる。 そして、 単安定マルチバイブレー夕 142の出力が Hレべ ルに復 するときのカウンタ 140の 4ビッ ト目の出力が D型フリッププロップ F F 5でラツチされる。 単安定マルチバイブレータ 142のパルス幅を特定のブ リンタタイプに合わせておくことにより、 D型フリッブフロッブ F F 5の出力を プリンタのタイプに応じたレベルにすることができる。 そして、 D型フリップフ πップ F F 5の出力を、 例えば図 7の D型フリ ッププロップ F F 1のクロ ' yク入 力端子に与えれば、 プリンタのタイプに応じてァドレス A 16を切換えることが できる。 ' 図 12 (b) の回路では、 クロック信号 SCLKが f V変換器 150に与え れており、 f /V変換器 150はクロック信号 SCLKの周波数に応じた電圧レ ベルの信号を出力する。 f /V変換器 150の出力はコンパレータ 152に入力 され、 所定の基準電圧 V r e f のレベルと比較される。 この回路では、 基準電圧 V r e fを特定のプリンタタイプに合わせておくことにより、 コンパレータ 15 2の出力をプリンタのタイプに ISじたレベルにすることができる。 そして、 コン パレ一タ 152の出力を、 例えば図 7のァドレス反転回路 72に与えれば、 プリ ンタのタイプに応じてァドレス A16を切換えることができる。 In FIG. 12 (a), the clock signal SCLK is input to the clock input terminal of the counter 140, and the output of the fourth bit of the counter 140 is applied to the D input terminal of the D-type flip-flop FF5. I have. The clock signal SCLK is also input to the monostable multivibrator 142. In the circuit in Fig. 12 (a), the output of the monostable multivibrator is kept at the L level for a certain period from the rising edge of the clock signal SCLK. Then, the output of the fourth bit of the counter 140 when the output of the monostable multivibrator 142 returns to the H level is latched by the D-type flip-prop FF5. By adjusting the pulse width of the monostable multivibrator 142 to a specific printer type, the output of the D-type flip-flop FF5 can be set to a level corresponding to the type of the printer. Then, if the output of the D-type flip-flop FF 5 is given to, for example, the clock input terminal of the D-type flip-flop FF 1 in FIG. 7, the address A 16 can be switched according to the type of the printer. . 'In the circuit of FIG. 12 (b), the clock signal SCLK is given to the fV converter 150, and the f / V converter 150 outputs a signal of a voltage level corresponding to the frequency of the clock signal SCLK. The output of the f / V converter 150 is input to the comparator 152, and is compared with a predetermined level of the reference voltage Vref. In this circuit, the reference voltage By keeping Vref to a particular printer type, the output of comparator 152 can be at a level that is IS dependent on the type of printer. If the output of the comparator 152 is given to, for example, the address inversion circuit 72 in FIG. 7, the address A16 can be switched according to the type of the printer.
このように、判別回路 54としては種々の構成をとることが可能である。 一般 に、 判別回路 54は、 プリンタからカートリッジに与えられる信号に基づいて、 異なるタイプのプリンタを判別するとともに、 判別したタイプに jg用されるデー 夕をメモリ内から選択する機能を有していれば良い。  As described above, the discrimination circuit 54 can have various configurations. Generally, the discrimination circuit 54 has a function of discriminating a different type of printer based on a signal given from the printer to the cartridge, and a function of selecting data used for jg for the discriminated type from the memory. Good.
(4)上記実施例ではカートリッジ 50内の ROM56に CPU510用のプロ グラムを記憧していたが、 ROM56がフォン トデータなどの他のデータを記憧 するものであってもよい。 一般に、 カートリ ジは、 複数タイプのプリンタのそ れぞれに適用される複数種類のデータを記僮するメモリを有していればよい。  (4) In the above embodiment, the program for the CPU 510 is stored in the ROM 56 in the cartridge 50. However, the ROM 56 may store other data such as font data. In general, a cartridge only needs to have a memory for storing a plurality of types of data applied to each of a plurality of types of printers.
(5) CPU510から与えられるァドレスに応じて ROM56内のデータが読 出す代わりに、 プリンタ夕イブの判別を行なった後に、 そのタイプに利用される すべてのデータを ROMから読出して、 別のメモリに記僮しておくようにしても よい。 この場合には、 ブリンタタイブ毎のデータを ROMから一括して読出す読 出回路を設けておいてもよい。  (5) Instead of reading the data in the ROM 56 according to the address given from the CPU 510, after determining the printer type, read all the data used for that type from the ROM and store it in another memory. You may keep them. In this case, there may be provided a reading circuit which collectively reads the data for each blinker type from the ROM.
[i i ] 第 2の実施例 [i i] Second embodiment
A. カートリツジの構造  A. Cartridge structure
第 2の実施例のカートリッジ 503は、図 13に示すように、 内部が凹状の上 部ケース 521 Uと、 板状の下部ケース 521 Lとの間に多層プリント基板 55 0 (以下、 単に 「プリント基板」 と呼ぶ） が挿入された構造を有しており、 プリ ント基板 550のコネクタ側にはキャップ 540がはめ込まれる。 ブリント基板 550には、 後述するマイクロプロセッサ 601などの回路素子が取り付けられ' ている。上部ケース 521Uと下部ケース 521 Lとはどちらもアルミニウム製 である。 アルミユウムは熱伝導率が高いので、 内部の素子からの発熱を効率的に 外部に伝達し、 放出することができる。  As shown in FIG. 13, the cartridge 503 of the second embodiment has a multilayer printed circuit board 550 (hereinafter simply referred to as “printing”) between a concave upper case 521 U and a plate-shaped lower case 521 L. ) Is inserted, and a cap 540 is fitted on the connector side of the printed circuit board 550. A circuit element such as a microprocessor 601 described later is attached to the printed circuit board 550. Both upper case 521U and lower case 521L are made of aluminum. Aluminum has high thermal conductivity, so it can efficiently transmit heat from the internal elements to the outside and emit it.
下部ケース 521 Lには、 プリンタ本体とのアース接接を確保するための 2枚 のアース用バネ部材 5 2 2がリベッ ト 5 2 4でそれぞれ固定されており、 また、 プリン ト基板 5 5 0に下方から当接する円柱状の押圧用シリコーンゴム 5 2 6が 下部ケース内面のゴム保持部 5 2 8にはめ込まれている。 押圧用シリコーンゴム 5 2 6は、 マイクロプロセッサ 6 0 1の直下の位置に設けられている。 マイクロ プロセッサ 6 0 1 の上面と上部ケース 5 2 1 Uの内面との間には、 密着性と熱伝 導性を改善するためのシート状の放熱用シリコーンゴム 5 5 2が介装される。 力 —ト リ ッジ 5 0 3が組み立てられた状態では、 押圧用シリコーンゴム 5 2 6がブ リン ト基板 5 5 0を押圧し、 マイクロプロセッサ 6 0 1 —放熱用シリコーンゴム 5 5 2—上部ケース 5 2 1 Uの密着性を高められる。 この結果、 マイクロプロセ ッサ 6 0 1から上部ケース 5 2 1 Uへの熱の伝導は良好なものとなり、 上方への 放熱が効率よく行なわれる。 The lower case 521L has two pieces to secure the ground connection to the printer body. The grounding spring members 5 2 2 are fixed with rivets 5 2 4 respectively, and the cylindrical pressing silicone rubber 5 2 6 which comes into contact with the printed circuit board 5 50 from below is the rubber on the inner surface of the lower case. It is fitted into the holding section 5 2 8. The pressing silicone rubber 526 is provided at a position directly below the microprocessor 601. Between the upper surface of the microprocessor 601 and the inner surface of the upper case 521U, a sheet-like heat-dissipating silicone rubber 552 for improving adhesion and heat conductivity is interposed. Force—In the state where the bridge 503 is assembled, the pressing silicone rubber 526 presses the printed circuit board 550, and the microprocessor 601—Silicone rubber 552 for heat dissipation—top Case 5 2 1 U The adhesion of U can be improved. As a result, the heat conduction from the microprocessor 61 to the upper case 5211U is good, and the heat is efficiently radiated upward.
組立の際には、 まず上部ケース 5 2 1 Uを裏返し、 放熱用シリコーンゴム 5 5 2を上部ケース 5 2 1 Uの所定の位置に置いた後、 プリント基板 5 5 0を 1本の ネジ 5 6 0によって上部ケース 5 2 1 U内に固定する。 さらに、 下部ケース 5 2 1 Lを上部ケース 5 2 1 Uにはめてその四隅をネジ 5 6 2でそれぞれ固定する。 その後、上部ケース 5 2 1 Uと下部ケース 5 2 1 Lとの間に形成されたキヤッブ 口にキャップ 5 4 0を挿入することによって、 カートリッジ 5 0 3が完成する。 図 1 4 (A ) はプリント基板 5 5 0の上面側を示す平面図であり、 （B ) はプ リント基板 5 5 0の下面側を示す平面図である。  When assembling, first turn the upper case 5 2 1 U upside down, place the silicone rubber for heat dissipation 5 52 in place on the upper case 5 2 1 U, and then attach the printed circuit board 5 50 to one screw 5 Fix it in the upper case 52 1 U by 60. Furthermore, the lower case 5 2 1 L is fitted to the upper case 5 2 1 U, and the four corners are fixed with screws 5 62 respectively. After that, the cartridge 503 is completed by inserting the cap 540 into a cap opening formed between the upper case 521U and the lower case 521L. FIG. 14A is a plan view showing the upper surface side of the printed circuit board 550, and FIG. 14B is a plan view showing the lower surface side of the printed circuit board 550.
図 1 4 (A) に示すように、 プリント基板 5 5 0の上面側の一端にはマイ クロ プロセッサ 6 0 1が取り付けられており、 他端にはプリンタ本体のコネクタと接 続するための複数の電極が並行に配列された差し込みブラグ部 5 5 1が形成され ている。  As shown in Fig. 14 (A), a microprocessor 600 is attached to one end of the upper surface side of the printed circuit board 550, and a plurality of other ends for connecting to a connector of the printer body are provided at the other end. An insertion plug section 551 is formed in which the electrodes are arranged in parallel.
マイクロプロセッサ 6 0 1に近いプリント基板 5 5 0の両側部には、 マイクロ プロセッサ 6 0 1用の制御プログラムなどを記億する 2つの R OM 6 0 6 ~ 6 0 9がそれぞれ配置されている。 また、 ブリント基板 5 5 0の中央部には、 マイク 口プロセッサ 6 0 1 と隣接して 4つのトライステートバッファ 6 1 7が正方状に 配列されている。 R O M 6 0 6 - 6 0 9とプラグ部 5 5 1 との間、 および、 トラ イステートバッファ 6 1 7とプラグ部 5 5 1 との間には、 4つのダイナミ ック R AM611-614が並行に配列されている。 なお、 図示の便宜上、 プリント基 板 550の表面上に形成された配線パターンは省略されている。 On both sides of the printed circuit board 550 near the microprocessor 601, two ROMs 606 to 609 each storing a control program for the microprocessor 601 are arranged. In the center of the printed circuit board 550, four tri-state buffers 617 are arranged in a square shape adjacent to the microphone processor 601. Between the ROM 606-609 and the plug 551, and between the tri-state buffer 617 and the plug 551, four dynamics R AM611-614 are arranged in parallel. Note that, for convenience of illustration, a wiring pattern formed on the surface of the printed board 550 is omitted.
マイクロプロセッサ 601はピングリッ ドアレイ （PGA) タイプの素子であ り、他は SO Jタイプ、 SOPタイプまたは QFPタイプの素子である。 マイク 口プロセッサ 601としては、 例えば、 RI SCプロセッサである AMD社製の Am29030 (クロック周波数 25MH z )が使用される。  The microprocessor 601 is a pin grid array (PGA) type device, and the others are SO J type, SOP type or QFP type devices. As the microphone processor 601, for example, an Am29030 (clock frequency 25 MHz) manufactured by AMD, which is a RISC processor, is used.
図 14 (B)に示すように、 プリント基板 550の下面側の一端にもプラグ部 551が形成されている。 また、 その他端部には、 マイクロプロセッサ 601の ピン 601 Pがそのまま突出してきている。 マイクロプロセッサ 601の両側に は、 トライステートバッファ 619が 2つずつそれぞれ配匱されている。 ブリン ト基板 550の中央部でややプラグ部 551寄りの位置には、 マイクロブ σセッ サ 601用の制御回路やレジスタなどを含む AS I C (特定用途向け LS I) 6 03が配置されている。  As shown in FIG. 14B, a plug portion 551 is also formed at one end on the lower surface side of the printed circuit board 550. At the other end, the pin 601P of the microprocessor 601 is projected as it is. On each side of the microprocessor 601, two tri-state buffers 619 are provided. An ASIC (application-specific LSI) 603 including a control circuit and a register for the micro-sigma sensor 601 is arranged in the center of the printed circuit board 550 and slightly near the plug 551.
AS I C603に近いプリント基板 550の側部には、 プリン夕本体のコンフ ィグレーシヨ ン （印刷枚数、 用抵サイズ、 マージン、 フォン ト、 通信パラメータ などのプリンタの動作に関連するパラメータ） を記億する EEPROM670が 配置されている。 また、 EEPROM670に隣接して、 プリンタ本体のマイク 口プロセッサを動作させるためのプログラムを記僮した R0M618が配置され ている。  On the side of the printed circuit board 550 close to the AS I C603, the configuration of the printer body (parameters related to the operation of the printer, such as the number of prints, the size of the printer, margins, fonts, and communication parameters) is recorded. EEPROM670 is located. Further, adjacent to the EEPROM 670, an R0M618 storing a program for operating the microphone opening processor of the printer main body is arranged.
EEPROM670と反対側の端部には、 2つの発振器 661 , 665が設置 されている。第 1の発振器 661はマイクロプロセッサ 601用のクロック信号 の基となる信号を発信する回路であり、 例えば 50 MHzのクロプク信号を発信 する。 第 2の発振器 665は後述するイ ンターバルタイマ処理部に利用されるク 口プク信号を発信する回路であり、 例えば 5MHzのクロック信号を発信する。 このように、 マイクロプロセッサ 601専用の発振器 661を設けておけば、 こ の発振器 661を交換するだけでマイクロプロセッサ 601のクロック周波数を 容易に変更できるという利点がある。  At the end opposite to the EEPROM 670, two oscillators 661 and 665 are provided. The first oscillator 661 is a circuit for transmitting a signal serving as a base of a clock signal for the microprocessor 601 and, for example, transmits a 50 MHz clock signal. The second oscillator 665 is a circuit for transmitting a close signal used for an interval timer processing unit described later, and transmits a 5 MHz clock signal, for example. Thus, if the oscillator 661 dedicated to the microprocessor 601 is provided, there is an advantage that the clock frequency of the microprocessor 601 can be easily changed only by replacing the oscillator 661.
発振器 665の隣には、 リセッ ト素子 637と、 F I FOメモリ 621と、 N ANDゲート 680とがプリント基板 550の側端に沿って配列されている。 さ らに、 ブラグ部 551に並行に、 5つのトライステートバッファ 684-688 が配列されている。 Next to the oscillator 665, a reset element 637, a FIFO memory 621, and a NAND gate 680 are arranged along the side edge of the printed circuit board 550. Sa In addition, five tri-state buffers 684-688 are arranged in parallel with the plug section 551.
図 14に示すように、 プリン ト基板 550の上面側も下面側も共に、 長方形の 素子の長手方向が、 カートリ ッジ 3の挿入方向に揃えられている。 このような配 列は、 矢印で示すように、 プラグ部 551からマイクロプロセッサ 601の方向 に向かう空気の流れを容易にしており、 マイクロプロセッサ 601の冷却に寄与 している。  As shown in FIG. 14, on both the upper surface side and the lower surface side of the print substrate 550, the longitudinal direction of the rectangular element is aligned with the insertion direction of the cartridge 3. Such an arrangement facilitates the flow of air from the plug 551 toward the microprocessor 601 as indicated by the arrow, and contributes to the cooling of the microprocessor 601.
前述したように、 このカートリツジ 3はプリンタ本体のフ才ン ト用カートリツ ジ挿入口に挿入される。 通常のフォント用カートリツジは、 フォントデータを記 憶した ROMを収納したものに過ぎない。 これに対して、 この実施例のカートリ ッジ 3は、 マイクロプロセッサ 601と、 マイクロプロセッサ 601の処理プロ グラムを記僮した ROM 606~609と、 プリンタ本体内のプロセッサの処理 プログラムを記憶した ROM 618と、 AS I C 603を含む制御回路とを備え ている点が特徴的である。  As described above, the cartridge 3 is inserted into the cartridge insertion slot for the printer in the printer body. A normal font cartridge is just a ROM containing font data. In contrast, the cartridge 3 of this embodiment includes a microprocessor 601, ROMs 606 to 609 storing processing programs of the microprocessor 601, and a ROM 618 storing processing programs of a processor in the printer main body. And a control circuit including the AS IC 603.
B . カートリッジのアドレス空間 B. Cartridge address space
このカートリッジ 503は、電子制御装置 501の CPU510の扱うアドレ ス空間の一部に割り付けられる。 CPU510は、 OOOOOOh から FFFF F Fh までの 16Mバイ トのァドレス空間を扱うことができ、 その一部を ROM カートリッジ用に割り当てている。 カートリツジ 503に割り当てられる空間は 、 レーザプリンタの機種により異なるが、 ヒユーレッ ドパッカー社製のレーザプ リン夕の場合、 図 15左欄に示すように、 200000h ないし 3 FFFF Fh あるいは 400000h ないし 5FFFFFh といった 2Mバイ 卜の空間が通常 である。  The cartridge 503 is allocated to a part of an address space handled by the CPU 510 of the electronic control unit 501. CPU510 can handle 16M bytes of address space from OOOOOOh to FFFF F Fh, and a part of it is allocated for ROM cartridges. The space allocated to the cartridge 503 varies depending on the type of laser printer. Space is normal.
一方、 本実施例のカートリ ッジ 503の内部に設けられたマイクロプロセッサ 601は、 AMD社製 AMD29030— 25MHzであり、 その扱えるァドレ ス空間は 0000000 Oh から FFFFFFFFh までの 4Gバイ トである。 このアドレス空間には、 ROMや RAMのみならず、 プリンタ側の電子制御装置 501側とのデータのやり取りに用いる各種レジスタ等が割り当てられる。 これ を、 図 16に示した。 以下、 カートリ ッジ 503内部の電気的な構成を、 両マイ クロプロセッサにとってのアドレス空間の割付と共に説明する。 On the other hand, the microprocessor 601 provided inside the cartridge 503 of this embodiment is AMD29030-25MHz manufactured by AMD, and the address space that can be handled is 4 Gbytes from 0000000 Oh to FFFFFFFFh. In this address space, not only ROM and RAM, but also various registers used for exchanging data with the electronic control unit 501 on the printer side are allocated. this Is shown in FIG. Hereinafter, the electrical configuration inside the cartridge 503 will be described together with the assignment of address spaces for both microprocessors.
C. カートリッジの内部構成 C. Cartridge internal structure
カートリ ッジ 503の内部構成を、 図 17に示す。 図示するように、 カートリ ッジ 503は、全体の制御を司るマイクロプロセッサ 601を中心に構成されて おり、 大きくは、 ROM, RAMとその周辺回路からなるメモリ部 602と、電 子制御装置 501とのデータのやり取りの一切を司るデータ転送制御部 603と 、 その他の回路とから構成されている。  Fig. 17 shows the internal configuration of the cartridge 503. As shown in the figure, the cartridge 503 mainly includes a microprocessor 601 for controlling the entire system. The cartridge 503 is mainly composed of a memory unit 602 including ROM, RAM and its peripheral circuits, and an electronic control unit 501. It comprises a data transfer control unit 603 that controls all the data exchange and other circuits.
メモリ部 602は、 このマイクロプロセッサ 601が実行するプログラムを記 憧する計 2Mバイ トの ROM606ないし 609、 この ROM606ないし 60 9をバンク切換で使用するためのセレクタ 610、電子制御装置 501から受け 取った印字データを保存したり展開した後の画像データを保存する計 2Mバイ ト の RAM611ないし 614、 から構成されている。 2Mバイ トの ROM606 ないし 609は、 各々 16ビッ ト X256キロ = 4Mビッ トのマスク ROMであ り、 図 16に示したように、 ァドレス空間の 0000 OOOOhから 00 IFF FFFhに割り当てられている。 ROM606および 607、 ROM608およ び 609は、 各々バンクを構成し、 2個一組の 1バンクで、 各々 32ビッ トのデ ータバスを構成している。 ROM606ないし 609とマイクロプロセッサ 60 1とは、 アドレスバス AABおよび制御信号バスにより接接されている。 また、 ROM606ないし 609のデータバス IDBは、 データセレクタ 610を介し てデータバス DB 29に接続されており、 これを介してマイクロプロセッサ 60 1は ROM606ないし 609からのデータを読み取ることができる。  The memory unit 602 receives a total of 2 Mbytes of ROMs 606 to 609 for storing a program to be executed by the microprocessor 601, a selector 610 for using the ROMs 606 to 609 for bank switching, and an electronic control unit 501. It consists of a total of 2 Mbytes of RAM 611 to 614, which store print data and image data after expansion. Each of the 2M bytes of ROM 606 to 609 is a mask ROM of 16 bits x 256 kilometers = 4M bits, and is allocated from 0000 OOOOh to 00 IFF FFFh in the address space as shown in FIG. The ROMs 606 and 607, and the ROMs 608 and 609 each constitute a bank, and a set of two banks constitutes a 32-bit data bus. The ROMs 606 to 609 and the microprocessor 601 are connected by an address bus AAB and a control signal bus. The data bus IDB of the ROMs 606 to 609 is connected to the data bus DB 29 via the data selector 610, through which the microprocessor 601 can read data from the ROMs 606 to 609.
R0M606および 607、 R0M608および 609には、 マイクロプロセ ッサ 601からのァドレスバス AABの最下位の 3ビッ ト （AO , A 1， Α2)' を除く全アドレス信号が入力されている。最下位の 2ビッ ト （AO, A1)が入 力されていないのは、 マイグロプロセッサ 601からのデータの読み取りが、 1 ワード =32ビッ ト単位 （4バイ ト単位） で行なわれることよる。 また、 ァドレ スの A2が付与されていないから、 所定の領域のデータを読み取る場合、 4個の RQM606ないし 609は同時にデータを出力することになる。 同時に出力さ れたデータを調整しているのが、 データセレクタ 610である。 即ち、 マイクロ プロセッサ 601からの ROMへのアクセスは、 連緩した番地に対して行なわれ ることが多いから、 32ビツ トを 1ワードとして連続する 2ワードを一度に RO M606ないし 609から読み出しておき、 実際に連耪したヮードの読み取りで ある場合には、 データセレクタ 610により ROMの属するバンクを顒次切り換 えて、 連梡してデータを読み取るのである。 この結果、 連校する 2ワードに対す るデータの読出は、 極めて高速になる。 R0M606 and 607 and R0M608 and 609 receive all address signals except the least significant three bits (AO, A1, Α2) 'of the address bus AAB from the microprocessor 601. The reason that the two least significant bits (AO, A1) are not input is that data is read from the micro processor 601 in units of 1 word = 32 bits (4 bytes). Also, since the address A2 is not assigned, when reading data in a predetermined area, four RQM 606 through 609 will output data at the same time. The data selector 610 adjusts the data output at the same time. That is, since the access from the microprocessor 601 to the ROM is often performed at a contiguous address, two consecutive words are read from the ROM 606 to 609 at a time with 32 bits as one word. However, in the case of reading consecutively connected codes, the bank to which the ROM belongs is switched by the data selector 610, and the data is read continuously. As a result, data reading for two consecutive words is extremely fast.
一方、 RAM61 1ないし 614は、 16ビッ ト X256キロ = 4Mビッ ト D RAMであり、 図 16に示したように、 ア ドレス空間の 20000000h から 201 FFFFFh の 2Mバイ トに割り当てられている。 カートリッジ 503内 には、 更に 2Mバイ トのメモリが增設可能であり、 このために拡張 RAMインタ フ ース 615が設けられている。 この拡張 RAMインタフ ース 615は、 ァ ドレス空間の 2020000 Ohから 203FFFFFFh に割り当てられてい る。 拡張 RAMィンタフ-一ス 615には、 S I MMタイプの RAMが最大 2M バイ ト分装着可能である。 なお、 拡張 RAMとしては、 S I MMタイプに限る必 要はなく、 半導体メモリを内蔵したメモリカードの形態や、 データを光磁気効果 により記憶するレーザカードの形態などで提供しても差し支えない。  On the other hand, the RAMs 611 to 614 are 16-bit × 256-kilo = 4M-bit DRAM, and as shown in FIG. 16, are allocated to 2 Mbytes in the address space from 20000000h to 201 FFFFFh. In the cartridge 503, a 2 Mbyte memory can be further installed. For this purpose, an extended RAM interface 615 is provided. This extended RAM interface 615 is allocated from 2020000 Oh to 203FFFFFFh in the address space. The extended RAM interface 615 can accommodate up to 2 Mbytes of RAM of the SIMM type. The extended RAM need not be limited to the SIMM type, but may be provided in the form of a memory card with a built-in semiconductor memory or in the form of a laser card that stores data by the magneto-optical effect.
RAM 61 1ないし 614および拡張 RAMィンタフ —ス 615のデータラ イ ンは、 マイクロプロセッサ 601のデータバス DB 29と直接接続されており 、 そのアドレスラインはデータ転送制御部 603を介してマイクロプロセッサ 6 01のァドレスバス AABに接嫁されている。 なお、 後述する各種レジスタ等の I /0は、 ァドレス空間の 8000000 Ohからに割り当てられている。  The data lines of the RAMs 61 1 to 614 and the extended RAM interface 615 are directly connected to the data bus DB 29 of the microprocessor 601, and the address lines of the data buses of the microprocessor 601 are transmitted via the data transfer control unit 603. Adress bus is married to AAB. In addition, I / O of various registers and the like described later are allocated from 8000000 Oh in the address space.
—方、 このカートリ ッジ 503をプリンタ 500の電子制御装置 501側から 見た場合、 図 15の右欄に示したように、 先頭の 128Kバイ トには、 ROMが 割り当てられいる。 即ち、 このカート リ ッジ 503は、 電子制御装置 501のじ PU510が実行するプログラムも内蔵しており、電子制御装置 501の CPU 510は、 カートリ ッジ 503が装着されている場合には、 初期化の処理の完了 後、 この ROMの所定の番地へのジャンプ命令を実行する。 それ以後、 CPU5 10は、 この ROMに記憧された処理手顒に従って動作する。 On the other hand, when the cartridge 503 is viewed from the electronic control unit 501 side of the printer 500, a ROM is allocated to the first 128K bytes as shown in the right column of FIG. That is, the cartridge 503 also has a built-in program executed by the PU 510 of the electronic control unit 501. The CPU 510 of the electronic control unit 501 has an initial setting when the cartridge 503 is mounted. After completion of the conversion process, a jump instruction to a predetermined address of the ROM is executed. After that, CPU5 10 operates in accordance with the processing procedure longed for in the ROM.
CPU510がカートリッジ 503に割り当てられたこの 2Mバイ トの空間の 先頭から 128 Kバイ トの空間をアクセスすると、 カートリ ッジ 503のコネク タ側ァドレスバス CABに設けられたァドレスバッファ 617を介して出力され るアドレス信号により ROM618がアクセスされ、 この ROM618に記憶さ れた命合やデータが、 コネクタ側のデータバス CDBに設けられたデータバッフ ァ 619を介して電子制御装置 501側の CPU510に送られる。 なお、 アド レス信号は、 ROM618に与えられる前に判別回路 680に与えられ、 ブリン 夕のタイプに応じて修正されたァドレス信号が判別回路 680から ROM618 に与えられる。 判別回路 680は、第 1の実施例における判別回路 54と同じ機 能を有する回路であり、 ここではその詳細は省略する。  When the CPU 510 accesses the space of 128 Kbytes from the beginning of the space of 2 Mbytes allocated to the cartridge 503, it is output via the address buffer 617 provided in the connector-side address bus CAB of the cartridge 503. The ROM 618 is accessed by the address signal, and instructions and data stored in the ROM 618 are sent to the CPU 510 of the electronic control device 501 via the data buffer 619 provided on the data bus CDB of the connector. Note that the address signal is supplied to the discriminating circuit 680 before being supplied to the ROM 618, and the address signal corrected according to the type of the blinking signal is supplied from the discriminating circuit 680 to the ROM 618. The discriminating circuit 680 is a circuit having the same function as the discriminating circuit 54 in the first embodiment, and the details are omitted here.
D. データ転送制御部 603の説明 D. Description of Data Transfer Control Unit 603
図 15， 図 16に示したァドレスマップにおいて ROMや RAMが割り当てら れたァドレス以外のァドレスには、 種々のコントロールレジスタ， ステータスレ ジス夕が置かれている。 これらのレジスタは、 データ転送制御部 603により実 現されているので、 次にこのデータ転送制御部 603について説明する。 回路の 説明が中心となるが、 アドレスマップ （図 15， 図 16 ) を適宜参照する。 図 17に示すデータ転送制御部 603は、 ユーザブルゲート 7900の AS I Cにより実現されている。 この AS I Cは、 セィコーエブソン社製、型番 SSC 3630のスタンダードセルであり、 CMOSプロセスにより作られた電力消黄 の小さな素子である。 .データ転送制御部 603は、 CADシステムであるセィコ 一エプソン社製 AS I Cデザインシステム 「LADSNET」 を用いて設計され た。 この CADシステムは、 論理回路設計に使用するラッチ、 フリッブフロッブ 、 カウンタ、 プログラマブルロジックアレイ等の要素をライブラリの形で用意し ており、 これらを用いて必要な論理回路の設計を行なった後、 AS I Cとしての パターンを自動生成することができる。  In the address maps shown in Figs. 15 and 16, addresses other than those to which ROM and RAM are assigned contain various control registers and status registers. Since these registers are realized by the data transfer control unit 603, the data transfer control unit 603 will be described next. Although the explanation of the circuit is the main, refer to the address map (Figs. 15 and 16) as appropriate. The data transfer control unit 603 shown in FIG. 17 is realized by the ASIC of the usable gate 7900. This ASIC is a standard cell of model number SSC 3630, manufactured by Seiko Epson, and is a small power-dissipating device made by a CMOS process. The data transfer control unit 603 was designed using the CAD system “ASDS design system“ LADSNET ”manufactured by Seiko Epson Corporation. This CAD system prepares elements such as latches, flip-flops, counters, and programmable logic arrays used in the design of logic circuits in the form of a library. After designing the necessary logic circuits using these, the AS IC The pattern as can be automatically generated.
AS I Cとして実現されたデータ転送制御部 603は、 カートリツジ 503が プリンタ 500のコネクタ CN11に装着された状態で、 プリンタ 500の電子 制御装置 501の CPU510と、 カートリ ッジ 503のマイクロプロセッサ 6 01との間のデータのやり取りを制御するものである。 両者間のデータのやり取 りは、 電子制御装置 501側からカートリッジ 503側に読み出し専用のデータ バスを介してデータを送るための読出制御回路 620と、 同じく読出制御回路 6 20の一部の構成を利用し F I FOメモリ 621を介してデータを受け渡す F I FO制御回路 623、 カートリ ッジ 503側が用意したデータを電子制御装置 5 01の側から読み取り可能とするダブルバンク制御回路 624により実現される 。 なお、 F I FOメモリ 621は、 ファース トインファース トアゥ トの手順でデ 一夕を記憶し読み出す RAMであり、 本実施例では、 三菱電機社製 M66252 FPを使用した。 The data transfer control unit 603 implemented as an AS IC operates with the cartridge 503 attached to the connector CN11 of the printer 500, It controls data exchange between the CPU 510 of the control device 501 and the microprocessor 601 of the cartridge 503. Data exchange between the two is performed by a read control circuit 620 for transmitting data from the electronic control device 501 to the cartridge 503 via a read-only data bus, and a part of the read control circuit 620. This is realized by a FI FO control circuit 623 that transfers data via the FI FO memory 621 using a FO, and a double bank control circuit 624 that allows the data prepared by the cartridge 503 to be read from the electronic control unit 501 side. . The FIFO memory 621 is a RAM that stores and reads out data in a first-in-first-out procedure. In this embodiment, M66252 FP manufactured by Mitsubishi Electric Corporation was used.
また、 データ転送制御部 603には、 電子制御装置 501側との信号線として 、 そのア ドレスバス CABがアドレスバッファ 617を介して、 一方、 データバ ス CDBがデータバッファ 619を介して、 各々接校されている。 データ転送制 御部 603内には、 このァドレスバス CABの信号をおよびカートリッジセレク トの信号 CSELを受けて、 データ転送制御部 603内の各部に選択信号を出力 する第 1のデコーダ 631が構成されている。 同様に、 マイクロプロセッサ 60 1からのァドレスバス AABおよびコン トロール信号 C C Cもデータ転送制御部 603に接続されており、 データ転送制御部 603内には、 このアドレスバス A ABを受けて、 内部の各回路に選択信号を出力する第 2のデコーダ 632が構成 されている。 更に、 このァドレスバス AABおよびコントロール信号 CCCを受 けて、 R0M606ないし 609 , RAM61 1ないし 614および拡張 RAM ィンタフェース 615にァドレス信号および制御信号を出力するバス制御部 63 5も、 構成されている。  The data transfer control unit 603 has a signal line with the electronic control unit 501 side. The address bus CAB is connected to the electronic control unit 501 via the address buffer 617, and the data bus CDB is connected to the electronic control unit 501 via the data buffer 619. Have been. The data transfer control unit 603 includes a first decoder 631 that receives the address bus CAB signal and the cartridge select signal CSEL and outputs a selection signal to each unit in the data transfer control unit 603. I have. Similarly, an address bus AAB and a control signal CCC from the microprocessor 601 are also connected to the data transfer control unit 603. The data transfer control unit 603 receives the address bus AAB, and receives signals from the internal circuits. A second decoder 632 that outputs a selection signal to the second decoder is configured. Further, a bus controller 635 that receives the address bus AAB and the control signal CCC and outputs an address signal and a control signal to the ROMs 606 to 609, the RAMs 611 to 614, and the extended RAM interface 615 is also configured.
これらの他、 データ転送制御部 603内部には種々のレジスタが構成されてい るが、 レジスタへの読み書きは、 通常のリード ·ライ ト動作によるものの他、特 定の処理を行なったとき、 自動的に書き込まれるものも少なくない。 これらの特 殊なレジスタの構成については、 後述する。 また、 カートリッジ 503が電子制 御装置 501側から見て読出専用のデバイスとして扱われている関係で、 電子制 御装置 501側から書込可能なレジスタは、 所定の番地からの読み取り動作を行 なうことで害き込まれる構成となっている。 即ち、所定の番地を指定することで 第 1のデコーダ 631から選択信号が出力され、 この信号によりレジスタにデー タが書き込まれるのである。 レジスタからの読出は、 通常のリードサイクルによ り行なわれる。 また、 マイクロプロセッサ 601側からは、 通常の読出 ·書込動 作によりデータのリード ·ライ トが行なわれる。 図 17では、 レジスタは読み取 り可能なバスに接読した状態で描き、 書込動作は単なる矢印で示した。 こうした レジスタとしては、 割込要求レジスタ 640、 ポーリング， コマンドレジスタ 6 43、 ステータスレジスタ （図 15レジスタ STATUS) 645、 転送フラグ レジスタ （図 16レジスタ BPOLL) 647、 PROMコントロールレジスタ 649、 コントロールレジスタ 650がある。 In addition to these, various registers are configured in the data transfer control unit 603. Reading and writing to the registers are performed not only by a normal read / write operation but also automatically when a specific process is performed. There are not a few things that are written to. The configuration of these special registers will be described later. In addition, since the cartridge 503 is treated as a read-only device when viewed from the electronic control device 501, a register that can be written from the electronic control device 501 performs a read operation from a predetermined address. It is configured to be hurt by doing so. That is, by specifying a predetermined address, a selection signal is output from the first decoder 631, and data is written to the register by this signal. Reading from the register is performed by a normal read cycle. From the microprocessor 601 side, data read / write is performed by normal read / write operation. In Figure 17, the registers are drawn with a read on the readable bus, and the write operations are indicated by simple arrows. Such registers include an interrupt request register 640, a polling and command register 643, a status register (register STATUS) 645 in FIG. 15, a transfer flag register (register BPOLL) 647 in FIG. 16, a PROM control register 649, and a control register 650.
これらのレジスタのうち、 ステータスレジスタ 645と転送フラグレジスタ 6 47を除くレジスタは、 電子制御装置 501の CPU510もしくはカートリ ジ 503のマイクロプロセッサ 601にメモリマップド I/Oとして割り当てら れた複数のレジスタの総称である。 複数のレジスタは、 必ずしも連耪したァドレ スに割り当てられている訳ではない。 割込要求レジスタ 640には、 図 15,図 16に示したレジスタ AMD I NT0， 1， 2およびレジスタ AMD C LR0， 1 , 2が属する。 また、 ポーリング ·コマンドレジスタ 643には、 レジスタ P OLLおよびレジスタ MCONTCSが属する。 PROMコントロールレジスタ 649には、 レジスタ EEPCS, EEPSK, EEPD Iが属する。  Of these registers, registers other than the status register 645 and the transfer flag register 647 are the registers of a plurality of registers assigned as memory-mapped I / O to the CPU 510 of the electronic control unit 501 or the microprocessor 601 of the cartridge 503. It is a generic term. Multiple registers are not necessarily assigned to contiguous addresses. The registers AMDINT0,1,2 and the registers AMDCLR0,1,2 shown in FIGS. 15 and 16 belong to the interrupt request register 640. The polling command register 643 includes a register P COL and a register MCONTCS. The registers EEPCS, EEPSK, and EEPDI belong to the PROM control register 649.
コン トロールレジスタ 650には、 読出制御回路 620， F I FO制御回路 6 23， ダブルバンク制御回路 624に属さないレジスタで、以上の説明に挙がら なかった総てのレジスタが属する。 これらは、 図 15， 図 16に示したレジスタ ADDMUXA, ADDMUXB , CLKD IV, RTCVAL , RTCON, RTCSEL, RTCCLR, SYSKEEPである。  The control register 650 is a register that does not belong to the read control circuit 620, the FIFO control circuit 623, and the double bank control circuit 624, and all registers not mentioned in the above description belong to the control register 650. These are the registers ADDMUXA, ADDMUXB, CLKD IV, RTCVAL, RTCON, RTCSEL, RTCCLR, and SYSKEEP shown in FIGS.
また、 図 15， 図 16のメモリマツブに示したうち、 各々 512バイ トの領域 EWWRL, EWWRHは、 電子制御装置 501側から読出制御回路 620の第 1， 第 2のラッチ 651， 652への書込に用いる領域であり、 レジスタ EWR Dはこのラッチ 651， 652を 1ワードとしてマイクロプロセッサ 601側か らみたものに相当する。 レジスタ F I FOREQ, F I FORST, F I F OW Rは F I 0制御回路623の？ I FOレジスタ 653に相当し、 レジスタ F I RCLK, RDCLK, F I FORD , RD R S Tは F I F 0制御回路 623の F I F 0読出レジスタ 655に相当する。 なお、 F I FO制御回路 623には、 F I F0メモリ 621に書き込むデータを、 読出制御回路 620の機能の一部を 用いて保持するラッチ 657も備えられている。 In the memory map shown in FIGS. 15 and 16, each of the areas EWWRL and EWWRH of 512 bytes is written from the electronic control unit 501 to the first and second latches 651 and 652 of the read control circuit 620. The register EWR D is equivalent to the register 651, 652 as one word when viewed from the microprocessor 601 side. Register FI FOREQ, FI FORST, FIF OW R for FI 0 control circuit 623? The registers FI RCLK, RDCLK, FI FORD, and RD RST correspond to the FIF 0 read register 655 of the FIF 0 control circuit 623. Note that the FIFO control circuit 623 is also provided with a latch 657 for holding data to be written to the FIFO memory 621 by using a part of the function of the read control circuit 620.
図 15に符号 DPRAMA, D PR AMBで示した領域は、 32バイ トの容量 を有するバッファであり、 ダブルバンク制御回路 624の第 1， 第 2のバッファ 658, 659を電子制御装置 501側から見たものに相当する。 このバッファ 658, 659をマイクロプロセッサ 601側から見たのが、 図 16に示すバン ク DPWROA, DPWROBである。 なお、 ダブルバンク制御回路 624を介 したデータのやり取りには、 ステータスレジスタ 645の所定ビッ ト d 1 , d 2 も用いられるが、 その詳細は後述する。  The areas indicated by the symbols DPRAMA and DPR AMB in FIG. 15 are buffers having a capacity of 32 bytes, and the first and second buffers 658 and 659 of the double bank control circuit 624 are viewed from the electronic control device 501 side. Equivalent to Banks DPWROA and DPWROB shown in FIG. 16 show these buffers 658 and 659 from the microprocessor 601 side. The predetermined bits d 1 and d 2 of the status register 645 are also used for data exchange via the double bank control circuit 624, the details of which will be described later.
E . 各レジスタの説明 E. Explanation of each register
割込要求レジスタ 640は、 電子制御装置 501側からマイクロプロセッサ 6 01への割込の要求を発生させ、 これを保持するレジスタである。電子制御装置 501からマイクロプロセッサ 601への割込は 3レベル用意されており、 図 1 5に示すように、 3つのレジスタ （AMD I TO, 1 , 2)が設けられている 。 電子制御装置 501側からこの割込要求レジスタ 640のいずれかを読み取る ことで、 マイクロプロセッサ 601に対する割込要求が発生する。 このレジスタ のセッ トは、 電子制御装置 501からの読み取り動作により行なわれるが、 読み 取られるデータには意味がなく、 割込要求に発生には無関係である。  The interrupt request register 640 is a register that generates an interrupt request from the electronic control unit 501 to the microprocessor 601 and holds the interrupt request. Three levels of interrupts from the electronic control unit 501 to the microprocessor 601 are provided, and three registers (AMD ITO, 1, 2) are provided as shown in FIG. By reading any of the interrupt request registers 640 from the electronic control unit 501, an interrupt request to the microprocessor 601 is generated. The setting of this register is performed by a read operation from the electronic control unit 501. However, the read data has no meaning and is not related to the generation of the interrupt request.
この割込要求レジスタ 640の具体的な構成例を図 18に示す。 これらのレジ スタは、 D型フリ ップフロツプから構成されており、 電子制御装置 501からの 上記レジスタの読み取り動作により第 1のデコーダ 631が出力する信号 ΖΑΜ D I NT0 , 1， 2により、 各フリ ップフロップ 640 a, b， cの出力端子 Q はアクティブロウにセッ トされ、 割込信号/ I NTO， 1 , 2が出力される。 な お、 信号明の前に付けられた符号 「/」 は、 信号がロウァクティブであることを 示す （以下、 同じ） 。 これらのフリ ップフロップ 640 a, b， cの出力をクリ ァするレジスタは、 図 16に示すように、読み取り専用の 3のレジスタ （AMD CLRO， 1， 2) として所定のァドレスに割り当てられている。 従って、 マイ クロプロセッサ 601からこのレジスタが割り当てられた各ァドレスに対する読 み取り動作を行なうと、 第 2のデコーダ 632は信号/ INTCLR0, 1， 2 を各々出力し、対応するフリップフ口ップはプリセッ トされる。 FIG. 18 shows a specific configuration example of the interrupt request register 640. These registers are composed of D-type flip-flops. The signals output from the first decoder 631 by the reading operation of the above-mentioned registers from the electronic control unit 501 ΖΑΜ DINT0, 1, 2 NT The output terminals Q of a, b, and c are set to active low, and interrupt signals / INTO, 1, 2 are output. The sign “/” added before the signal indicates that the signal is active (the same applies hereinafter). Clear the output of these flip-flops 640 a, b, and c. As shown in FIG. 16, the read registers are assigned to predetermined addresses as three read-only registers (AMD CLRO, 1, 2). Therefore, when the microprocessor 601 performs a read operation for each address to which this register is assigned, the second decoder 632 outputs the signals / INTCLR0, 1, 2 respectively, and the corresponding flip-flops are reset. Is
電子制御装置 501側から割込要求をかける場合には、 割込要求レジスタ 64 0のいずれかをアクセスすれば良く、 マイクロプロセッサ 601は優先顒位を判 定して、割込要求に応える処理を行なう。 この場合に、 マイクロプロセッサ 60 1は、対応する割込要求レジスタ 640 a， b， cをクリアする。 なお、 信号 P UP 2等のように符号 rPUPJで始まる信号は、 リセッ ト信号出力回路 637 から出力される信号であり、 リセッ ト時等にロウになる信号である。 図 18に示 した信号 PUP 2は、 3つの割込要求を一度にクリアするための信号である。 ポーリング ·コマンドレジスタ 643は、 マイクロプロセッサ 601側から電 子制御装置 501側へコマンドを引き渡すレジスタであり、 マイクロプロセッサ 601側から書込可能でかつ電子制御装置 501側から読み取り可能なレジスタ である。 このレジスタのハードウヱァ上の構成例を、 図 19に示す。図示するよ うに、 ポーリング ·コマンドレジスタ 643は、 16ビッ ト幅のデータラツチを 構成する 2個のォクタル D型フリツブフ口 -ノブ 643 a， b、 および 1個の D型 フリップフロ プ 643 cから構成することができる。  When making an interrupt request from the electronic control unit 501, it is only necessary to access one of the interrupt request registers 640, and the microprocessor 601 determines the priority order and performs processing to respond to the interrupt request. Do. In this case, the microprocessor 601 clears the corresponding interrupt request register 640a, b, c. Note that a signal starting with the symbol rPUPJ, such as the signal PUP2, is a signal output from the reset signal output circuit 637, and is a signal that goes low at the time of reset or the like. Signal PUP 2 shown in FIG. 18 is a signal for clearing three interrupt requests at once. The polling command register 643 is a register that transfers a command from the microprocessor 601 to the electronic control device 501, and is a register that can be written from the microprocessor 601 and readable from the electronic control device 501. FIG. 19 shows an example of the configuration of this register on hardware. As shown, the polling command register 643 is composed of two octal D-type flip ports, knobs 643a and b, and one D-type flip flop 643c, which constitute a 16-bit width data latch. Can be.
ォクタル D型フリ ップフ口、 yプ 643 a， bのデータ入力端子 1 Dないし 8D には、 マイクロプロセッサ 601からのデータバス DB 29 (バス幅 16ビッ ト ) が接较されており、 その出力端子 1 Qないし 8 Qには、電子制御装置 501側 からのデータバス DB 68 (バス幅 16ビッ ト） に接続されている。 オタタル D 型フリ ップフロップ 643 a， bのクロック端子 CKには、 マイクロプロセッサ 601側からのポーリング ·コマンドレジスタ 643のアクセス （図 16、 レジ スタ MCONTCS) に際して第 2のデコーダ 632から出力される信号 ZMC ONTCSが接続されており、 この信号がアクティブロウとなったとき、 マイク 口プロセッサ 601側のデータバス DB 29の内容がオタタル D型フリップフロ ッブ 643 a， bにラツチされる。 また、 ォクタル D型フリップフロップ 643 a， bの出力を有効にするァゥ トプッ トイネーブル端子 OEには、 電子制御装置 501側からのポーリング， コマンドレジスタ 643のアクセス （図 15、 レジ スタ POLL) に際して第 1のデコーダ 631から出力される信号/ POLしが 接続されており、 この信号がロウアクティブとなったとき、 ォクタル D型フリツ プフロップ 643 a, bに保持されたデータが電子制御装置 501側のデータバ ス DB 68に出力される。 The data bus DB 29 (16-bit bus width) from the microprocessor 601 is connected to the data input terminals 1D to 8D of the octal D-type flip-flop, y-643a and b, and the output terminal thereof. 1Q to 8Q are connected to the data bus DB 68 (bus width 16 bits) from the electronic control unit 501 side. The clock terminal CK of the Otaru D-type flip-flops 643 a and b has a signal ZMC ONTCS output from the second decoder 632 when the microprocessor 601 accesses the polling command register 643 (Figure 16, register MCONTCS). Is connected, and when this signal becomes active low, the contents of the data bus DB 29 of the microphone processor 601 are latched to the Otaru D-type flip-flops 643 a, b. Also, Octal D-type flip-flop 643 The output enable terminal OE which enables the output of a and b is output from the first decoder 631 at the time of polling from the electronic control unit 501 side and access to the command register 643 (FIG. 15, register POLL). When this signal goes low active, the data held in the octal D-type flip-flops 643 a and b are output to the data bus DB 68 on the electronic control unit 501 side. .
なお、 信号 ZMCONTC Sおよび信号/ POLLは、 D型フリ ッブフ口、ソプ 643 cのクロック端子 Cおよびブリセ、 yト端子 PRに接接されており、 その出 力端子 Qからの信号 CMDRDは、 ォクタル D型フリ ップフロップ 643 a， b によるデータのラツチが行なわれると （信号/ MCONTC Sがロウ） 、 ハイレ ベルにセッ トされ、 このデータを電子制御装置 501側から読み出すと （信号/ POLLがロウ） 、 ロウレベルにリセッ トされる。 D型フリ ップフ口ッブ 643 cの出力信号である CMDRDは、 電子制御装置 501側から読出可能なステー タスレジスタ 645の所定ビッ ト d3 (以下、 フラグ CMDRDとも呼ぶ） とな つている。 従って、 電子制御装置 501側からこのステータスレジスタ 645を 読み取ることで、 電子制御装置 501は、 マイクロプロセッサ 601からポーリ ング · コマンドレジスタ 643にコマン ドがセッ トされたことを知ることができ る。  The signal ZMCONTC S and the signal / POLL are connected to the D-type flip-flop port, the clock terminal C and the bliss and the y-terminal PR of the Sop 643c, and the signal CMDRD from the output terminal Q is octal. When data is latched by the D-type flip-flops 643 a and b (signal / MCONTCS is low), the signal is set to a high level. When this data is read from the electronic control unit 501 (signal / POLL is low). , Is reset to low level. The CMDRD, which is the output signal of the D-type flip-flop 643c, is a predetermined bit d3 (hereinafter, also referred to as a flag CMDRD) of the status register 645 that can be read from the electronic control unit 501 side. Therefore, by reading the status register 645 from the electronic control device 501, the electronic control device 501 can know that a command has been set to the polling / command register 643 from the microprocessor 601.
電子制御装置 501は、 ステータスレジスタ 645のビッ ト d 3であるフラグ CMDRDを見て、 コマンドがセツ トされたことを知ると、通常のリードサイク ルによりポーリング · コマンドレジスタ 643の内容、 即ちマイクロプロセッサ 601から送られるコマンドを読み取る。 コマンドの内容としては、 印字データ のデータ転送制御部 603側への転送開始の指示， 印 の開始の指示あるいはコ ンソールパネル 518へのメ ッセージの表示等がある。 電子制御装置 501がボ 一リング · コマンドレジスタ 643の内容を読み取ると、 図 19に示したように 、 D型フリ ップフ口ップ 643cの出力信号 CMDRDは、 信号/ POLLによ りハイレベルに反転する。 従って、 マイクロプロセッサ 601は、 この転送フラ グレジスタ 647の所定ビッ ト d 2を監視することで、 自己の出力したコマンド が電子制御装置 501側に読み取られた否かを知ることができる。 ステータスレジスタ 645は、 マイクロプロセッサ 601からコマンドがセッ トされたか否かを示す上述した情報以外に、 図 20に示す情報を保持するレジス タである。 各ビッ トの内容について説明する。 ビ ト dOは、 後述する読出制御 回路 620に電子制御装置 501側からデータが書き込まれたとき、 読出制御回 路 620内で生成される信号 EWRDYによりロウレベルにセヅ トされ、 そのデ 一夕がマイクロプロセッサ 601側によって読み取られたとき、 第 2のデコーダ 632からの信号によりハイレベルにリセツ トされる。 このビッ トをフラグ EW RDYと呼ぶ。 When the electronic control unit 501 sees the flag CMDRD, which is bit d3 of the status register 645, and knows that the command has been set, it polls by a normal read cycle. Read the command sent from 601. The contents of the command include an instruction to start the transfer of print data to the data transfer control unit 603, an instruction to start a mark, and a display of a message on the console panel 518. When the electronic control unit 501 reads the contents of the bowling command register 643, as shown in FIG. 19, the output signal CMDRD of the D-type flip-flop 643c is inverted to a high level by the signal / POLL. I do. Therefore, the microprocessor 601 can know whether or not the command output by itself is read by the electronic control device 501 by monitoring the predetermined bit d2 of the transfer flag register 647. The status register 645 holds the information shown in FIG. 20 in addition to the above-mentioned information indicating whether or not a command has been set from the microprocessor 601. The contents of each bit will be described. The bit dO is set to a low level by a signal EWRDY generated in the read control circuit 620 when data is written from the electronic control device 501 to a read control circuit 620 described later, and the data is stored in the read control circuit 620. When read by the microprocessor 601 side, it is reset to a high level by a signal from the second decoder 632. This bit is called the flag EW RDY.
ビッ ト d 1， d2は、 ダブルバンク制 ¾1回路 624が電子制御装置 501側と マイクロプロセッサ 601側のいずれからアクセス可能な状態であるかを示すも のであり、 それぞれフラグ ADDMUXA, ADDMUXBと呼ぶ。 2つのビッ トは、 ダブルバンク制御回路 624に内蔵された 2つの転送用バンクの各々に対 応している。 このビッ ト d 1， d 2は、 マイクロプロセッサ 601が、 図 16に 示したように、 コントロールレジスタ 650に含まれるレジスタ ADDMUXA ， ADDMUXABのビッ ト d 0にデータを書き込むことでセッ ト · リセッ トさ れる。従って、 マイクロプロセッサ 601側からは、 ダブルバンク制御回路 62 4の一方のバンクへのデータの書込に先だって、 このフラグをロウレベルにセッ トレ、 書込完了後にハイレベルにリセッ トし、電子制御装置 501側からは、 こ のフラグがハイレベルである側のバンクからデータを読み出すものとすれば、 2 つのバンクに交互にデータを書き込み、 読み出すことで、 マイクロプロセッサ 6 01側から電子制御装置 501側に連耪してデータを受け渡すことができる。 ビッ ト d3 (フラグ CMDRD)については、 既に説明した。 ビッ ト d 5は、 マイクロプロセッサ 601の動作クロックに基づいてセ ヅ トされるフラグ CLK D I Vである。 マイクロプロセッサ 601の動作クロックは、 外付けの水晶発振 子 CRC 1を用いた第 1の発振器 661から出力されるクロック CLKが使用さ れるが、 マイクロプロセッサ 601側からコントロールレジスタ 650のレジス 夕 CLKD IVの所定ビッ ト d 0に値 0を書き込むと、 マイクロプロセッサ 60 1の動作クロ ク CLKは 25MHzとなり、 ビッ ト d 0に値 1を害き込むと、 動作クロックは 12. 5MHzとなる。電子制御装置 501側からみたステータ スレジスタ 645のフラグ CLKD I Vは、 このクロック CLKが 25 MHzの 場合にロウレベルにセッ トされ、 12. 5Mの場合にハイレベルにセッ トされる 。 電子制御装置 501側は、 データ転送のタイ ミング等を合わせるためにマイク 口プロセッサ 601の動作クロ クの周波数、 つまり動作速度を知る必要がある 場合、 ステータスレジスタ 645のこのビッ トをチェックする。 Bits d1 and d2 indicate whether the double bank control # 1 circuit 624 is accessible from the electronic control unit 501 or the microprocessor 601 side, and are called flags ADDMUXA and ADDMUXB, respectively. The two bits correspond to each of the two transfer banks included in the double bank control circuit 624. These bits d1 and d2 are set and reset by the microprocessor 601 writing data to bit d0 of the registers ADDMUXA and ADDMUXAB included in the control register 650, as shown in FIG. It is. Therefore, the microprocessor 601 sets this flag to low level before writing data to one bank of the double bank control circuit 624, resets this flag to high level after writing is completed, and sets the electronic control unit. From the 501 side, if it is assumed that data is to be read from the bank on which this flag is at a high level, data is alternately written to and read from the two banks. The data can be transferred continuously. Bit d3 (flag CMDRD) has already been described. Bit d5 is a flag CLK DIV that is set based on the operation clock of the microprocessor 601. The clock CLK output from the first oscillator 661 using the external crystal oscillator CRC 1 is used as the operating clock of the microprocessor 601, but the microprocessor 601 uses the control register 650 register CLKD IV When the value 0 is written to the predetermined bit d0, the operation clock CLK of the microprocessor 601 becomes 25 MHz, and when the value 1 is harmed to the bit d0, the operation clock becomes 12.5 MHz. Stator viewed from electronic control unit 501 side The flag CLKD IV of the register 645 is set to low level when the clock CLK is 25 MHz, and is set to high level when the clock CLK is 12.5 M. The electronic control unit 501 checks this bit of the status register 645 when it is necessary to know the operation clock frequency, that is, the operation speed of the microphone processor 601 in order to adjust the timing of data transfer and the like.
ビッ ト d 6は、 マイクロプロセッサ 601が動作している場合にハイレベルに セッ トされ、 スリーブモードに入った場合にロウレベルにセヅ トされるフラグ A DMONである。 本実施例では、 マイクロプロセッサ 601は、 ページ記述言語 を電子制御装置 501側から受け取り、 これを展開して画像データにする処理を 行なうから、 電子制御装置 501側から処理すべきページ記述言語が送られて来 ないまま所定時間が経過した場合には、 マイクロプロセッサ 601は、 省電力を 図るため、 最初動作周波数を 1Z2、 即ち 12. 5MHzとし、 更に時間が経過 すると自らの動作を止めていわゆるスリープモードに入る。 この時マイクロプロ セッサ 601は、 コン トロールレジスタ 650のレジスタ ADMONに値 0を書 き込む。 この結果、 電子制御装置 501側からみて、 ステータスレジスタ 645 のこのビッ ト d6がロウレベルとなり、 電子制御装置 501側からこのビッ トを チェックすることにより、 マイクロプロセッサ 601の動作モードを知ることが できるのである。  Bit d6 is a flag ADMON that is set to a high level when the microprocessor 601 is operating and is set to a low level when the sleeve mode is entered. In the present embodiment, the microprocessor 601 receives the page description language from the electronic control unit 501 and performs processing for expanding the page description language into image data. Therefore, the page description language to be processed is transmitted from the electronic control unit 501 side. If the predetermined time has elapsed without being received, the microprocessor 601 first sets the operating frequency to 1Z2, that is, 12.5 MHz, in order to save power. Enter mode. At this time, the microprocessor 601 writes the value 0 to the register ADMON of the control register 650. As a result, when viewed from the electronic control unit 501 side, this bit d6 of the status register 645 becomes low level, and by checking this bit from the electronic control unit 501 side, the operation mode of the microprocessor 601 can be known. is there.
なお、 こうした時間の計測等には、 データ転送制御部 603に組み込まれたリ アルタイムクロックが用いられる。 このリアルタイムクロック用のクロック RC LKは、外付けの水晶発振子 665を用いて構成された第 2の発振器 667から のクロックが用いられている。 リアルタイムクロックは、 バス制御部 635内に 構成されており、 マイクロプロセッサ 601からの指示を受けて、 所定時間の経 過を計測する。 水晶発振子および発振器を 2組設けているのは、 マイクロプロセ ッサ 601の動作クロック C LKを、 リアルタイムクロヅクの動作クロ ク RC LKとは独立に変更可能とするためである。  Note that a real-time clock incorporated in the data transfer control unit 603 is used for such time measurement and the like. As the clock RCLK for the real-time clock, a clock from a second oscillator 667 configured using an external crystal oscillator 665 is used. The real-time clock is configured in the bus control unit 635, and measures an elapse of a predetermined time in response to an instruction from the microprocessor 601. The two sets of crystal oscillators and oscillators are provided so that the operation clock CLK of the microprocessor 601 can be changed independently of the operation clock RCLK of the real-time clock.
リアルタイムクロックは、 コン トロールレジスタ 650に属するレジスタ R T CVAL， RTCSELの d lビッ トをロウまたはハイにすることで、 4種類の ィンターバルタイマを指定することができ、 レジスタ RT CONの所定ビッ ト d 0に値 1を書き込むことでそのタイマをスタートさせることができる。 スタ了ト されたタイマは、 レジスタ RTCONのビッ ト d 0に値 0が害き込まれて停止さ れるまで、所定のィンターバルでマイクロプロセッサ 601に対して割込要求信 号を出力する。 マイクロプロセッサ 601は、 この割込要求信号を受け付けると 、 レジスタ RTCCLRを読み取って割込要求をクリアする。 これらのインター バルタイマの出力は、 ページ記述言語処理におけるユーザタイム等のカウントに 利用している。 The real-time clock can specify four types of interval timers by setting the dl bit of the registers RT CVAL and RTCSEL belonging to the control register 650 to low or high, and the predetermined bit d of the register RT CON can be specified. The timer can be started by writing a value of 1 to 0. The started timer outputs an interrupt request signal to the microprocessor 601 at a predetermined interval until the timer is stopped because the value d0 of the register RTCON is damaged. Upon receiving this interrupt request signal, the microprocessor 601 reads the register RTCCLR and clears the interrupt request. The output of these interval timers is used for counting user time in page description language processing.
次に PROMコントロールレジスタ 649の構成について説明する。 PROM コントロールレジスタ 649には、 図 16に示す 3のレジスタ EEPCS , EE P SK, E EPD Iが含まれるが、 これらのレジスタは、 カートリッジ 503に 内蔵されたメモリであって電気的にデータを消去 ·書換可能な EE PROM67 0とのデータのやり取りに用いられる。  Next, the configuration of the PROM control register 649 will be described. The PROM control register 649 includes the three registers EEPCS, EEPSK, and EPDDI shown in FIG. 16, and these registers are memories built in the cartridge 503 and electrically erase data. Used to exchange data with the rewritable EE PROM 670.
本実施例のカートリ ッジ 503は、 レーザプリンタ 500の動作に必要な諸変 数 （コンフィグレーション） を、 EEPROM670に記僮する。 この EE PR OM670は、 シリアル転送によりデータの読出， 消去， 書込を行なうタイプの ものであり、 本実施例では、 ナショナルセミコンダクター社製 NMC93C66 X 3を使用している。 この£∑?10\1670は、記僮容量として 16ビッ ト X 256バイ ト （レジスタ数） の容量を持ち、 指定された任意のレジスタの内容を 読出， 消去, 書込可能である。 EEPROM670は、 チップセレクト信号 CS により選択状態にされると、 シリアルデータ入力端子 Dinに送り込まれる 「0」 「1」 のデータをシリアルデータクロック S Lに同期して取り込むが、 データの 転送の最初の 3ビッ トは EEPROMへの命令として解釈され、 次の 8ビッ トが データの読出， 消去もしくは書込が行なわれるレジスタ番号と解釈される。 デー 夕の書込の場合には、 これらの命令およびレジスタの指定に较いて、 シリアルデ 一夕クロック SLに同期して記僮すべきデータがデータ入力端子 Dinに与えられ ることになる。  The cartridge 503 of this embodiment stores various variables (configuration) necessary for the operation of the laser printer 500 in the EEPROM 670. This EEPR OM670 is of a type in which data is read, erased, and written by serial transfer. In this embodiment, NMC93C66X3 manufactured by National Semiconductor is used. This 10∑1670 has a capacity of 16 bits × 256 bytes (the number of registers) as a storage capacity, and can read, erase, and write the contents of any specified register. When the EEPROM 670 is selected by the chip select signal CS, the data of “0” and “1” sent to the serial data input terminal Din is captured in synchronization with the serial data clock SL. The bits are interpreted as an instruction to the EEPROM, and the next eight bits are interpreted as the register number where the data is read, erased or written. In the case of data writing, data to be stored is supplied to the data input terminal Din in synchronization with the serial data clock SL in accordance with these instructions and register specification.
レジスタ EEPCSは、 チップセレク ト信号を切り換えるものであり、 マイク 口プロセッサ 601がこのレジスタのビッ ト d 0に値 1を書き込むと、 E E P R OM670は選択状態となる。 レジスタ EEPSKは、 シリアルデータクロック を生成するレジスタであり、 マイクロプロセッサ 601はこのレジスタに値 0と値 1とを交互に書き込むことで、 EEPROM670用のシリアルデータク ロックを生成する。 レジスタ EEPD Iは、 EEPROM670に書き込まれる べき 1ビッ トのデータを保持するレジスタであり、 マイクロプロセッサ 601は 、 レジスタ E EP S Kを書き換えてシリアルデータクロ '：；ク SKを生成するのに 同期して、 このレジスタ EEPD Iの所定ビッ ト d 0を、 書き込むべきデータに 従って書き換える。 E E PROM670のデータ出力端子 D outは、 先に説明し た転送フラグレジス夕 647の所定ビッ ト d 0になっており、 マイクロプロセッ サ 601は、 EE PR0M670にデータ読出命令と読み出すレジスタの番号を 出力した後、 シリアルデータクロック S Kに同期して転送フラグレジスタ 647 のビッ ト d 0を読み取れば、 指定したレジスタの内容を読み込むことができる。 The register EEPCS switches the chip select signal. When the microprocessor 601 writes the value 1 to bit d0 of this register, the EEPROM 670 is in the selected state. Register EEPSK is the serial data clock The microprocessor 601 generates a serial data clock for the EEPROM 670 by alternately writing a value 0 and a value 1 to this register. The register EEPD I is a register for holding 1-bit data to be written to the EEPROM 670. The microprocessor 601 rewrites the register EEPSK to synchronize with the generation of the serial data clock SK. Then, the predetermined bit d0 of the register EEPDI is rewritten according to the data to be written. The data output terminal D out of the EE PROM 670 is the predetermined bit d 0 of the transfer flag register 647 described above, and the microprocessor 601 outputs the data read command and the register number to be read to the EE PR0M670. Thereafter, by reading bit d0 of transfer flag register 647 in synchronization with serial data clock SK, the contents of the specified register can be read.
E E PROM 670に記僮されたデータは、 電源をオフとしても保存されるから 、 レーザプリンタ 500に電源を投入した直後に、 EEPROM670の内容を 読み出して、 コンフ ィグレーシ sンを電源断の直前の状態に戻すことができる。 Data is Ki僮the EE PROM 670, since also stored as power off, immediately after turning on the power to the laser printer 500, reads out the contents of EEPROM670, the configurator Igureshi s down the power-off state immediately before Can be returned to.
F. 読出制御回路 620の構成と锄き F. Configuration and readout of read control circuit 620
次に、 読出制御回路 620の構成例と読出制御回路 620によるデータ転送の 手順について説明する。 読出制御回路 620は、 8ビッ ト X2個の第 1， 第 2の ラッチ 651， 652と共に、 図 21に示すように、 転送に必要なデータを出力 する R0M671、 3入力アンドゲート 672、 ステータスレジスタ 645のフ ラグ EWRDY (ビッ ト d0) を生成する D型フリ ッププロップ 674を備える 。 読出制御回路 620を電子制御装置 501側から見ると、 このラッチ 651， 652が、 図 15に示したように、 8ビヅ ト単位でデータを転送する 2つのレジ スタ EWWRL, EWWRHに相当する。 これらのレジスタは、 各々 1ワード 1 6ビッ トのデータの下位バイ ト， 上位バイ トの転送に用いられる。 なお、 第 1 ; 第 2のラッチ 651 , 652は、 マイクロプロセッサ 601側から見ると、 図 1 6に示すレジスタ EWRDに相当する。 即ち、 マイクロプロセッサ 601側から は、 データバス DB290介して、 両ラッチ 651， 652を 1ワードとして読 み取ることができる。 読出制御回路 620の ROM671は、 256バイ トのデータを記憶する RO Mであり、 例えばヒューズ ROM, 小容量の PROM等により実現することがで きる。 もとより、 記憶容量の大きな ROMの一部として実現してもよく、 RAM を用いる場合には予めデータを転送しておくことで同等の機能を実現するができ る。 この ROM671のアドレス端子 AOないし A7には、 コネクタ側アドレス バス CABからのァドレスラインのうち下位の 8ビツ ト （AC 1ないし AC8) が接铙されており、 データ端子 00ないし 07は、第 1のラッチ 651および第 2のラッチ 652の入力側 1 Dなし 8 Dに接铰されている。 なお、 R0M671 の出力は、 F I F0制御回路 623にとつてのデータバス Z0ないし Z7として 、 F I F0制御回路 623にも出力されている。 Next, a configuration example of the read control circuit 620 and a procedure of data transfer by the read control circuit 620 will be described. As shown in FIG. 21, the read control circuit 620 outputs data necessary for transfer, as well as the 8-bit X2 first and second latches 651 and 652, the R0M671, 3-input AND gate 672, and the status register 645. It has a D-type flip-prop 674 that generates the same flag EWRDY (bit d0). When the read control circuit 620 is viewed from the electronic control device 501 side, the latches 651 and 652 correspond to two registers EWWRL and EWWRH that transfer data in 8-bit units as shown in FIG. These registers are used to transfer the lower byte and the upper byte of 16-bit data per word, respectively. The first and second latches 651 and 652 correspond to the register EWRD shown in FIG. 16 when viewed from the microprocessor 601 side. That is, both latches 651 and 652 can be read as one word from the microprocessor 601 via the data bus DB290. The ROM 671 of the read control circuit 620 is a ROM that stores 256 bytes of data, and can be realized by, for example, a fuse ROM, a small-capacity PROM, or the like. Of course, it may be realized as a part of ROM with a large storage capacity. When using RAM, the same function can be realized by transferring data in advance. The lower eight bits (AC1 to AC8) of the address line from the connector-side address bus CAB are connected to the address terminals AO to A7 of the ROM 671, and the data terminals 00 to 07 are connected to the first terminals. Input side of latch 651 and second latch 652 1 D No 8 D connected. The output of R0M671 is also output to FI F0 control circuit 623 as data buses Z0 to Z7 for FI F0 control circuit 623.
第 1のラッチ 651 ,第 2のラツチ 652の出力側は、 データバス DB 29に 接烷されており、 マイクロプロセッサ 601から、 レジスタ EWRDとして読み 取り可能である。 R0M671のチップセレクト CEおよびァゥ トブッ トイネー ブル 0Eには、 3入力アンドゲート 672の出力信号/ EWROMが入力されて おり、 3入力アンドゲート 672の各入力に入る信号/ EWWRH, /F I FO WR, ZEWWRLのいずれかがアクティブロウとなったとき、 アクティブとな り、 この時 R0M671は、 コネクタ側アドレスバス CABの下位 8ビソ トによ り指定されたァドレスのデータを出力する。  The output sides of the first latch 651 and the second latch 652 are connected to the data bus DB 29 and can be read from the microprocessor 601 as a register EWRD. The output signal / EWROM of the 3-input AND gate 672 is input to the chip select CE and the art bit enable 0E of the R0M671, and the signal / EWWRH, / FIFO WR, When any of ZEWWRL becomes active low, it becomes active. At this time, R0M671 outputs the data of the address specified by the lower 8 bits of the connector-side address bus CAB.
信号/ EWWRHは、 読出制御回路 620による上位バイ トの転送が指定され た時にロウレベルになる信号であり、 信号/ EWWRLは、 同じくその下位はバ ィ トの転送が指定された時にロウレベルになる信号であ 、 信号/ F I FOWR は、 F I FO制御回路 623によるデータ転送が指定された時にロウレベルにな る信号である。信号 ZEWWRLおよび信号/ EWWRHは、 各々第 1のラプチ 651および第 2のラッチ 652のクロック端子 CKに入力されているから、 こ れらの信号がアクティブとなって ROM671からデータが出力されたとき、 そ のデータは、 第 1のラッチ 651， 第 2のラツチ 652に保持される。 しかも、 信号/ EWWRLは、 D型フリップフ口ップ 674のクロック端子 Cにも入力し ているから、 下位バイ トの転送時には、 D型フリップフロップ 674の出力 Qは ロウレベルに反転する。 この出力 EWRDYは、 既述したステータスレジス 64 5のビッ ト d 0および転送フラグレジスタ 647のビッ ト d l、 即ちフラグ EW RD Yとして扱われている。 The signal / EWWRH is a signal that goes low when the transfer of the upper byte by the read control circuit 620 is specified, and the signal / EWWRL is a signal that goes low when the transfer of the byte is specified. The signal / FI FOWR is a signal that goes low when the data transfer by the FI FO control circuit 623 is specified. Since the signal ZEWWRL and the signal / EWWRH are input to the clock terminal CK of the first lapuchi 651 and the second latch 652, respectively, when these signals become active and data is output from the ROM 671, The data is held in a first latch 651 and a second latch 652. Moreover, since the signal / EWWRL is also input to the clock terminal C of the D-type flip-flop 674, the output Q of the D-type flip-flop 674 is inverted to a low level at the time of transferring the lower byte. This output EWRDY is the same as the status register 64 described above. It is treated as bit d0 of 5 and bit dl of transfer flag register 647, that is, flag EWRDY.
第 1のラッチ 651 , 第 2のラッチ 652は、 マイクロプロセッサ 601側か らはレジスタ EWRDとして扱われるから、 第 1のラッチ 651および第 2のラ ツチ 652に保持されたデータを読み取ろうとする場合、 マイクロプロセッサ 6 01はレジスタ EWRDに対する読み取り動作を行なう。 この時、 信号 ZEWR Dがロウアクティブとなり、 この信号がァゥ トブッ トイネーブル端子に接梡され た第 1のラッチ 651 , 第 2のラツチ 652の出力側、 即ちデータバス DB 29 には、 先に保持されたデータが出力される。 この信号/ EWRDは、 D型フリッ プフロップ 674のプリセッ ト端子 PRに接烷されているから、 マイクロプロセ ッサ 601側から第 1のラッチ 651 , 第 2のラツチ 652のデータが読み取ら れると同時に、 D型フリ ツプフ口ツブ 674の Q出力である信号 EWRD Yはハ ィレベルに反転する。 即ち、 ステータスレジスタ 645のビッ ト d 0および転送 フラグレジスタ 647のビッ ト d 1であるフラグ EWRDYは、 値 1にセツ トさ れる。  Since the first latch 651 and the second latch 652 are treated as a register EWRD from the microprocessor 601 side, when trying to read data held in the first latch 651 and the second latch 652, The microprocessor 601 performs a read operation on the register EWRD. At this time, the signal ZEWR D becomes low active, and this signal is first supplied to the output side of the first latch 651 and the second latch 652 connected to the art-bubble enable terminal, that is, to the data bus DB 29 first. The retained data is output. Since this signal / EWRD is connected to the preset terminal PR of the D-type flip-flop 674, the data of the first latch 651 and the second latch 652 are read from the microprocessor 601 side at the same time. The signal EWRD Y which is the Q output of the D flip-flop 674 is inverted to a high level. That is, the flag dWR of the status register 645 and the flag EWRDY which is the bit d1 of the transfer flag register 647 are set to a value of 1.
かかるハードウ ァを前提として、 電子制御装置 501およびマイクロプロセ ッサ 601は、以下の手順で、 電子制御装置 501側からマイクロプロセッサ 6 01側へのデータの転送を行なう。 電子制御装置 501側からマイクロプロセッ サ 601側に転送されるデータは、 電子制御装置 501がワークステーシ aン 5 07から受け取った印字データであり、 カートリ ッジ 503側のマイクロプロセ ヅサ 601で、処理しょうとするページ記述言語のプログラムである。 読出制御 回路 620によるデータ転送は、 電子制御装置 501側の CPU 510が実行す るカートリッジへのデータ転送処理ルーチン （図 22) 、 およびカートリ ッジ 5 03側のマイクロプロセッサ 601が実行するのデータ読み込み割込処理ルーチ ン （図 24) により行なわれる。 ' カートリ ッジ 503側に転送すべき印字データが整うと、 CPU510は、 図 22のフローチヤ一トに示す処理を起動し、 まずステータスレジスタ 645のフ ラグ EWRDY (ビッ ト dO) を読み取る処理を行なう （ステップ S700) 。 このフラグ EWRDYは、 読出制御回路 620の第 1のラツチ 651， 第 2のラ ツチ 652にデータがセッ トされると値 0となり、 そのデータがマイクロプロセ ッサ 601により読み取られると値 1にセッ トされるから、 次にこのフラグ EW RDYが値 1であるか否かの判断を行なう （ステップ S 705) 。 Assuming such hardware, the electronic control unit 501 and the microprocessor 601 transfer data from the electronic control unit 501 to the microprocessor 601 in the following procedure. Data transferred from the electronic control device 501 to the microprocessor 601 side, a print data the electronic control device 501 has received from the workstation shea a down 5 07, with microprocessor Se Uz support 601 of the cartridges 503 side, It is a page description language program to be processed. The data transfer by the read control circuit 620 is performed by a data transfer processing routine to the cartridge (FIG. 22) executed by the CPU 510 of the electronic control unit 501 and data read by the microprocessor 601 of the cartridge 503 side. This is performed by the interrupt processing routine (Fig. 24). '' When the print data to be transferred to the cartridge 503 is ready, the CPU 510 starts the process shown in the flowchart of FIG. 22 and first performs the process of reading the flag EWRDY (bit dO) of the status register 645. (Step S700). The flag EWRDY is set to the first latch 651 and the second latch 651 of the read control circuit 620. When data is set in the switch 652, the value becomes 0, and when the data is read by the microprocessor 601, the value is set to 1; therefore, it is determined whether the flag EW RDY is the value 1 or not. A determination is made (step S705).
フラグ EWRDYが値 1となるまで待機し、値 1となると、 次に （領域 EWW RHの先頭ァ ドレス +転送したいデータ DX2)のァ ドレスを読み取る処理を行 なう （ステップ S 710) 。 領域 EWWRHに対する読取処理を行なうと、 RO M671からデータが読出される。 ROM671には、 図 23に示すように、 そ の先頭番地 EWWRHからの僕数番地に 0 Ohから FFh までの 256のデータ が、 順に書き込まれている。 奇数番地にデータを置かないのは、 CPU510の データアクセスは 1ワード （16ビッ ト） で行なうのが基本であり、奇数番地か ら始まるヮード単位のアクセスはできない （ァドレスバスエラー要因となる） か らである。 領域 EWWRHの先頭から DX2だけ隔たったァドレスに対して読出 処理を行なうと、 ROM671からはデータ Dが読出され、 これが図 21に示し たように、第 2のラツチ 652にラッチされる。  The process waits until the flag EWRDY becomes the value 1, and when the value becomes 1, the process of reading the address of (the start address of the area EWWRH + the data DX2 to be transferred) is performed (step S710). When read processing is performed on the area EWWRH, data is read from the ROM 671. As shown in FIG. 23, 256 data from 0 Oh to FFh are sequentially written into the ROM 671 at a private address from the first address EWWRH. The reason why data is not placed at odd addresses is that data access by the CPU 510 is basically performed in one word (16 bits), and access in code units starting from odd addresses is not possible (causes an address bus error). It is. When read processing is performed for an address separated by DX2 from the head of the area EWWRH, data D is read from the ROM 671, and this is latched by the second latch 652 as shown in FIG.
こうして転送したいデータの上位バイ トの転送 （第 2のラッチ 652がデータ を保持） が行なわれると、 CPU510は、 同様に下位バイ トの転送（第 1ラツ チ 651がデータを保持） を行なう （ステップ S 715) 。 以上の処理により、 1ヮード分のデータが第 1， 第 2のラプチ 651， 652に保持されたとして、 CPU510は、割込要求レジスタのひとつ （本実施例では AMD I NT0)を セッ トする処理を行なう （ステップ S 720) 。  When the upper byte of the data to be transferred is transferred (the second latch 652 holds the data), the CPU 510 similarly transfers the lower byte (the first latch 651 holds the data) ( Step S715). As a result of the above processing, assuming that the data for one mode has been held in the first and second ruptures 651 and 652, the CPU 510 sets one of the interrupt request registers (in this embodiment, AMDINT0). (Step S720).
CPU510は、 引き続き図 22に示した転送処理ルーチンを線り返し実行す るが、 第 1のラッチ 651によるデータの保持が行なわれると、 図 21に示した ように、 フラグ EWRD Yはロウレベルにセッ トされるから、 このフラグ EWR DYがハイ レベル （値 1) となるまで、 次のデータの転送処理は行なわれない （ ステップ S 700， 705) 。 ' CPU 510 continues to execute the transfer processing routine shown in FIG. 22 in a loop, but when data is held by first latch 651, flag EWRDY is set to low level as shown in FIG. Therefore, the next data transfer processing is not performed until this flag EWR DY becomes high level (value 1) (steps S700, 705). '
CPU510が割込要求レジスタ （AMD INTO) をセッ トすると、 マイク 口プロセッサ 601は、 この割込要求を受け付けて、 図 24に示すデータ読み込 み割込処理ルーチンを起動する。 この処理が起動されるのは、読取制御回路 62 0の第 1， 第 2のラッチ 651， 652にデータが保持された直後であり、 マイ クロプロセッサ 601は、 レジスタ EWRDを読み込むことにより、 電子制御装 置 501側が用意した 1ヮードのデータを読み取る （ステップ S730) 。 その 後、 マイクロプロセッサ 601は、 読み取つたこのデータを RAM 61 1ないし 614の所定の領域に転送する （ステップ S 735) 。 When the CPU 510 sets the interrupt request register (AMD INTO), the microphone processor 601 accepts this interrupt request and starts the data read interrupt processing routine shown in FIG. This process is started immediately after data is held in the first and second latches 651 and 652 of the read control circuit 620. By reading the register EWRD, the microprocessor 601 reads 1-word data prepared by the electronic control unit 501 (step S730). Thereafter, the microprocessor 601 transfers the read data to a predetermined area of the RAMs 611 to 614 (step S735).
以上説明した処理により、 電子制御装置 501側は、 読出専用線であるデータ バス CDBで接铙されているに過ぎないカートリ ッジ 503側にデータを転送す ることができる。 しかも、 データの書込はバイ ト単位で行ない、 読出はワード単 位で行なうので、 マイクロプロセッサ 601は効率良くデータを取り込むことが できる。 なお、 ここでは 1ワードのデータを転送する場合を例に取って説明した 力;、 データの転送はワード単位である必要はなく、 バイ ト単位で転送するものと してもよい。 そのばあいには、 領域 EWWRL側を用いた転送のみを行ない、 マ イク口プロセッサ 601側で上位の 8ビッ トのデータを捨てれば良い。  By the processing described above, the electronic control device 501 can transfer data to the cartridge 503 which is merely connected to the data bus CDB which is a read-only line. In addition, since data is written in units of bytes and readout is performed in units of words, the microprocessor 601 can efficiently take in data. Note that here, the case of transferring one word of data has been described as an example; the data transfer does not need to be performed in word units, but may be performed in byte units. In that case, only the transfer using the area EWWRL side is performed, and the upper-order 8-bit data may be discarded on the microphone processor 601 side.
G. F I FO制御回路 623の構成と働き Configuration and function of G.FIFO control circuit 623
F I FO制御回路 623は、 F I FOメモリ 621に書き込むデータをラッチ するラッチ 657、 この F I FOメモリ 621へのデータの書込を制御する F I F0書込レジスタ 653、 同じく読出を制御する F I FO読出レジスタ 655を 備える。 この F I FOメモリ 621は、 2048バイ トのデータを蓄えることが でき、 内部に書き込み用アドレスカウンタと読み出し用カウン夕とを備える。 F I F0メモリ 621には、 これらのカウンタをそれぞれリセッ トする書込側リセ ッ ト端子， 読出側リセッ ト端子、 書込側の 8ビッ トのデータバスと読出側の 8ビ ッ トのデータバス、 書込用のクロック端子、 読出用のクロック端子が設けられて いる。  The FI FO control circuit 623 includes a latch 657 for latching data to be written to the FI FO memory 621, a FI F0 write register 653 for controlling writing of data to the FI FO memory 621, and a FI FO read register for controlling reading similarly. It has 655. The FIFO memory 621 can store 2048 bytes of data, and internally has a write address counter and a read counter. The FI F0 memory 621 has a reset terminal for writing, a reset terminal for reading, an 8-bit data bus for writing, and an 8-bit data bus for reading, which reset these counters, respectively. A clock terminal for writing and a clock terminal for reading are provided.
この F I FOメモリ 621を用い、 電子制御装置 501側の CPU 510は、 F I FO制御回路 623を使って、 マイクロプロセッサ 601側にデータ転送を 行なうことができる。 読出制御回路 620を用いたデータ転送がバイ ト単位を基 本として行なわれ、 バイ ト単位のデータ転送の度にマイクロプロセッサ 601に 割込要求信号を出してこれを通知するのに対して、 F I FO制御回路 623を用 いたデータ転送は、 F I FOメモリ 621の機能を生かして、 複数バイ トまとめ て行なうことができる。 データを電子制御装置 501側からマイクロプロセッサ 601側にデータを転送するには、 電子制御装置 501の CPU 510は図25 に示す転送処理ルーチンを、 カートリッジ 503のマイクロプロセッサ 601は 図 26に示す処理ルーチンを、 各々実行する。 まず、 図 25のフローチヤ一トに 示した処理ルーチンを説明する。 Using this FIFO memory 621, the CPU 510 of the electronic control device 501 can use the FIFO control circuit 623 to transfer data to the microprocessor 601. Data transfer using the read control circuit 620 is performed on a byte-by-byte basis, and an interrupt request signal is issued to the microprocessor 601 every time data is transferred on a byte-by-byte basis to notify the microprocessor 601 of this. Data transfer using the FO control circuit 623, using the function of the FI FO memory 621, collects multiple bytes. Can be done. In order to transfer data from the electronic control unit 501 to the microprocessor 601, the CPU 510 of the electronic control unit 501 executes the transfer processing routine shown in FIG. 25, and the microprocessor 601 of the cartridge 503 executes the processing routine shown in FIG. Are executed respectively. First, the processing routine shown in the flowchart of FIG. 25 will be described.
電子制御装置 501の CPU 510が図 25に示したデータ転送処理ルーチン を起動すると、 まず F I FO制御回路 623の F I F 0書込回路 654に属する レジスタ F I FORSTを読み出す処理を行ない、書込側のァドレスカウンタを リセッ トする処理を行なう （ステップ S 750) 。椟いて、送り出すデータの数 をカウントするために変数 Nを値 0にリセッ トする （ステップ S 755) 。 その 後、 （レジスタ F I FOWRの先頭ァドレス +転送したいデータ DX2)番地を 読み出す処理を行なう （ステップ S 760) 。 このァドレスを読み出すと、 読出 制御回路 620と同様に、 ROM671の所定の番地がアクセスされて （図 23 参照） 、 CPU510が転送しょうとしたデータ Dが出力され、 これが図 21に 示すバス Z 0ないし Z 7を介してラッチ 657にラッチされる。  When the CPU 510 of the electronic control unit 501 starts the data transfer processing routine shown in FIG. 25, first, a process of reading the register FI FORST belonging to the FIF 0 writing circuit 654 of the FIFO control circuit 623 is performed, and the address of the writing side is read. The counter is reset (step S750). Then, the variable N is reset to a value of 0 to count the number of data to be sent (step S755). Thereafter, a process of reading the address (the start address of the register FI FOWR + the data DX2 to be transferred) is performed (step S760). When this address is read, a predetermined address of the ROM 671 is accessed similarly to the read control circuit 620 (see FIG. 23), and the data D which the CPU 510 has attempted to transfer is output. Latched to latch 657 via Z7.
铙いて、 F I FO制御回路 623のレジスタ F I F ORE Qを読み出してラ-ノ チ 657に保持されたデータ Dを F I FOメモリ 621に転送する処理を行なう (ステップ S765) 。 レジスタ F I FOREQを読み出すと、 F I FOメモリ 621の書込側のクロック端子に書込クロックが出力され、 ラッチ 657に保持 されたデータ Dが、 F I FOメモリ 621の書込側ァドレスカウン夕が示す番地 に書き込まれる。 と同時に F I FOメモリ 621内の書込側アドレスカウンタの 内容は、値 1だけインクリメントされる。 こうして 1バイ トのデータを書き込む と、 転送したデータ数を示す変数 Nを値 1だけィンクリメントし （ステップ S 7 70) 、変数 Nが転送しょうとするデータの総バイ ト数 Xと等しくなつたか否か の判断を行なう （ステツブ S 775) 。 従って、 耘送したデータのバイ ト数 Nが データの総数 Xに一致するまで、 上述したステツブ S 760ないし S 775の処 理を繰り返す。  Then, a process of reading the register FIFOREQ of the FIFO control circuit 623 and transferring the data D held in the burner 657 to the FIFO memory 621 is performed (step S765). When the register FI FOREQ is read, a write clock is output to the clock terminal on the write side of the FI FO memory 621, and the data D held in the latch 657 is stored at the address indicated by the address counter on the write side of the FI FO memory 621. Written. At the same time, the contents of the write-side address counter in the FIFO memory 621 are incremented by one. When one byte of data is written, the variable N indicating the number of transferred data is incremented by 1 (step S770), and whether or not the variable N has become equal to the total number of bytes X of the data to be transferred is determined. (Step S775). Therefore, the processing of the above-described steps S760 to S775 is repeated until the number N of bytes of the tilled data matches the total number X of data.
全データの転送が完了すると、 CPU 510は、割込要求レジスタの一つ （A MD I NT 1 ) をセツ トし、 データの転送が完了したことをマイクロプロセッサ 601側に通知し （ステップ S780) 、 「NEXT」 に抜けて本処理ルーチン を終了する。 When the transfer of all data is completed, the CPU 510 sets one of the interrupt request registers (AMDINT1) and notifies the microprocessor that the data transfer has been completed. Notify the 601 side (step S780), exit to "NEXT", and end this processing routine.
一方、 マイクロプロセッサ 601は、 この割込要求 AMD I NT 1を受けて図 26にフローチヤ一トを示すデータ受信割込ルーチンを起動する。 このルーチン を起動すると、 マイクロプロセッサ 601は、 まず F I F0制御回路 623の F I FO読出レジスタ 655に属するレジスタ RDRSTを読み出して、 F I FO メモリ 621の読出側のァドレスカウンタをリセッ トする処理を行なう （ステツ プ S800) 。蜣いて、 受信したデータ数をカウントするための変数 Mに値 0を セッ トする処理を行なう （ステップ S 805)。  On the other hand, the microprocessor 601 receives this interrupt request AMDINT1, and activates a data reception interrupt routine shown in the flowchart of FIG. When this routine is started, the microprocessor 601 first reads the register RDRST belonging to the FIFO read register 655 of the FI F0 control circuit 623, and performs processing to reset the address counter on the read side of the FIFO memory 621 (step S800). Then, a process of setting a value 0 to a variable M for counting the number of received data is performed (step S805).
その後、 F I F0読出レジスタ 655に属するレジスタ F I RCLKを読み込 む処理を行ない （ステツプ S 810) 、 読み取ったデータを RAM61 1ないし 614の所定の領域に転送する処理を行なう （ステップ S 815) 。 レジスタ F I RCLKを読み出すと、 F I FOメモリ 621の読出側のクロック端子に読出 クロ '；/クが出力され、 その時の読出側ァドレスカウンタの示す番地のデータ Dが 、 読み出される。 と同時に F I FOメモリ 621内の読出側ァドレスカウンタの 内容は、 値 1だけインクリメントされる。 なお、 通常 F I F0制御回路 623を 介して転送されるのは、 ページ記述言語のプログラムであることから、 受信され たデータは、 直ちに RAMの所定の領域に転送され、 画像データの展開に備えら れるのである。  Thereafter, a process of reading the register FIRCLK belonging to the FIF0 read register 655 is performed (step S810), and a process of transferring the read data to a predetermined area of the RAMs 611 to 614 is performed (step S815). When the register FI RCLK is read, a read clock is output to the clock terminal on the read side of the FIFO memory 621, and the data D at the address indicated by the read-side address counter at that time is read. At the same time, the content of the read address counter in the FIFO memory 621 is incremented by one. Normally, the data transferred via the FI F0 control circuit 623 is a program in a page description language, so the received data is immediately transferred to a predetermined area of the RAM to prepare for the development of image data. It is done.
1バイ トのデータを受信すると、 変数 Mを値 1だけインクリメントし （ステツ プ S820) 、 この変数 Mが総バイ ト数 Xに等しくなつか否かの判断を行なう （ ステップ S 825) 。 従って、 受信したデータのバイ ト数 Mがデータの総数 Xに 一致するまで、 上述したステップ S810ないし S 825の処理を繰り返す。 全データの受信が完了したと判断されると、 マイクロプロセッサ 601は、 デ 一タの読み込みの完了を示すコマンドをポーリング · コマンドレジスタ 643に 書き込む処理を行なう （ステップ S630) 。 電子制御装置 501側の CPU 5 10は、 このポーリング ·コマンドレジスタ 643の内容を読み取ることで、 F I F0制御回路 623によるデータ受信の完了を知ることができる。 その後、 マ イク口プロセッサ 601は、 「RNTJ に抜けて本処理ルーチンを終了する。 以上説明した処理により、 大量のデータを効率よく転送することができる。 転 送されたデータは、 データ転送制御部 6 0 3の RAM 6 1 1ないし 6 1 4の所定 の領域に保存され、 マイクロプロセッサ 6 0 1による処理を待つ。 マイクロプロ セヅサ 6 0 1は、 電子制御装置 5 0 1側から展開すべき印字データ （ページ記述 言語により記述されたプログラム） を総て受け取ると、 R O M 6 0 6ないし 6 0 9に記憶したページ記述言語のィンタープリタを起動し、 RAM 6 1 1ないし 6 1 4の所定の領域に保存されたこの印字データを処理する。 かかる処理により画 像の展開がなされ、 展開された結果は、 RAM 6 1 1ないし 6 1 4の所定の領域 に函像データとして記僮される。 When one byte of data is received, the variable M is incremented by 1 (step S820), and it is determined whether or not this variable M is equal to the total number of bytes X (step S825). Therefore, the processes in steps S810 to S825 described above are repeated until the number of bytes M of the received data matches the total number X of data. When it is determined that the reception of all data has been completed, the microprocessor 601 performs a process of writing a command indicating the completion of data reading into the polling command register 643 (step S630). By reading the contents of the polling / command register 643, the CPU 510 of the electronic control device 501 can know the completion of data reception by the FI F0 control circuit 623. After that, the microphone processor 601 exits to the RNTJ and ends the processing routine. By the processing described above, a large amount of data can be efficiently transferred. The transferred data is stored in a predetermined area of the RAMs 61 1 to 61 4 of the data transfer control unit 603, and waits for processing by the microprocessor 61. When the microprocessor 601 receives all print data (program written in a page description language) to be developed from the electronic control unit 501, the microprocessor 601 stores the page description stored in the ROM 606 to 609. Activate the language interpreter and process the print data stored in a predetermined area of the RAM 611 to 614. The image is developed by such processing, and the developed result is stored as image data in a predetermined area of the RAMs 611 to 614.
H . ダブルバンク制御回路 6 2 4の構成と働き H. Configuration and Function of Double Bank Control Circuit 6 2 4
画像の展開が完了して得られた画像データは、 次に電子制御装置 5 0 1側に転 送され、 その RAM 5 1 2に記憶され、所定のタイ ミングでレーザエンジン 5 0 5により印刷されることになる。 かかる画像データの転送を行なうのが、 ダブル バンク制御回路 6 2 4である。 ダブルバンク制御回路 6 2 4は、 マイクロブロセ ッサ 6 0 1側から電子制御装置 5 0 1側に転送^"るものであり、 3 2バイ ト （1 6ワード） のデータを蓄えるバンクを 2セッ ト備える。 これを Aバンク， Bバン クと呼ぶが、雨者はハードウェアとしては全く同一なので、 Aバンク側の構成例 のみを図 2 7に示す。  The image data obtained by completing the image development is then transferred to the electronic control unit 501, stored in the RAM 512, and printed by the laser engine 505 at a predetermined timing. Will be. The double bank control circuit 624 transfers such image data. The double-bank control circuit 624 transfers the data from the micro-processor 601 to the electronic control unit 501, and has a bank for storing 32 bytes (16 words) of data. There are two sets, which are called A bank and B bank, but since the rain is completely the same as hardware, only the configuration example on bank A is shown in Fig. 27.
この各パンクは、 そのアドレスおよびデータバスを、 マイクロプロセッサ 6 0 1側からと電子制御装置 5 0 1側からとに切り換えられる構成になっており、 図 示するように、 ア ドレスラインを選択するデータセレクタ 6 8 1 , 6 8 2、 2個 一組で用いられデータバス （1 6ビッ ト幅） を選択する 2組計 4個のォクタルラ イ ンバ.ソファ 6 8 4ないし 6 8 7、 3 2バイ ト分の記憧容量を有する RAM6 9 1 , 6 9 2、 その他の構成ゲートであるオアゲート 6 9 4 , 6 9 5およびィンバ 一夕 6 9 6から構成されている。 図 2 7では、 3 2バイ ト分の記億容量を有する メモリチップを 2個用いた構成としているが、 単一のメモリチップの上位ァドレ スを切り換えることで実現しても差し支えない。  Each puncture has a configuration in which the address and data buses can be switched between the microprocessor 61 side and the electronic control unit 501 side, and an address line is selected as shown in the figure. Data selector 6 8 1, 6 8 2, 2 Used to select a data bus (16 bit width) 2 sets Total 4 octal drivers. Sofa 6 8 4 to 6 8 7, 3 2 It is composed of RAMs 691 and 692, each of which has a storage capacity of bytes, OR gates 694, 695, which are other constituent gates, and Imba 6966. In FIG. 27, a configuration is used in which two memory chips each having a storage capacity of 32 bytes are used. However, it can be realized by switching the upper address of a single memory chip.
データセレクタ 6 8 1は、 電子制御装置 5 0 1側のァドレスバス C ABの最下 位 4ビッ ト （AC 1ないし AC4) と、 マイクロプロセッサ 601側のア ドレス バス AABの下位の 4ビッ ト （A2ないし A5) とを選択して出力する構成とな つており、 了ドレスバスの選択は、 セレク ト端子 Sに接接された信号 ADDMU X A (レジスタ ADD MUX Aのビッ ト dO) により行なわれる。 データセレク タ 682は、 ァドレスバスの選択に合わせて、 RAM691， 692のリード · ライ トの信号を切り換えるものであり、 同じくセレク ト端子 Sに接続された信号 ADDMUXAにより、 いずれかの信号が RAM691， 692のチッブセレク ト端子 CE 1 , 2、 アウ トプッ トイネーブル端子 OEに接烷されるかを切り換え ている。 The data selector 681 is located at the bottom of the address bus CB on the electronic control unit 501 side. 4 bits (AC 1 to AC4) and the lower 4 bits (A2 to A5) of the address bus AAB of the microprocessor 601 are selected and output. Is performed by the signal ADDMU XA (bit dO of register ADD MUX A) connected to the select terminal S. The data selector 682 switches the read / write signals of the RAMs 691 and 692 in accordance with the selection of the address bus. Similarly, one of the signals is connected to the signal 69 or 692 by the signal ADDMUXA connected to the select terminal S. Is connected to the chip select terminals CE 1 and 2 and the output enable terminal OE.
ォクタルラインバッファ 684 , 685をデータバス D B 29に介装されたト ライステートタイプのラインバッファであり、 ゲート端子 1 G, 2Gが口ウレべ ルとなったとき、 マイクロプロセッサ 601側のデータバス DB 29と RAM 6 91， 692のデータバスを接较し、 マイクロプロセッサ 601側から RAM6 91， 692へのデータの書込が可能な状態とする。 オタタルラインバッファ 6 84， 685のゲート端子 1 G, 2Gには、 信号/ DPWR0Aと信号 ADDM UX Aとを入力とするオアゲート 694の出力が接嫁されている。 信号 ZDPW R0Aは、 マイクロプロセッサ 601側が Aバンクにデータを書き込もうとする ときロウレベルになる信号である。 従って、 Aバンクへのデータの書込を行なう として、 予めレジスタ ADD MUX Aのビツ ト d 0をロウレベルにしておけば、 マイクロプロセッサ 601側から Aバンクへのデータの書込処理を行なうと、 ォ クタルラインバッファ 684， 685のゲートが開き、 データバス DB29に出 力されたデータは、 RAM691 , 692のデータバスに出力され、 これに書き 込まれる。  Octal line buffer 684, 685 is a 3-state type line buffer with data bus DB 29 interposed.When the gate terminals 1G, 2G are at the mouth level, the data bus on the microprocessor 601 side Connect DB 29 to the data bus of RAM 691, 692, and enable the microprocessor 601 to write data to RAM 691, 692. The gate terminals 1G and 2G of the Otaru line buffers 684 and 685 are connected to the output of the OR gate 694 that receives the signal / DPWR0A and the signal ADDM UX A. The signal ZDPW R0A is a signal that goes low when the microprocessor 601 attempts to write data to bank A. Therefore, assuming that data is written to bank A, if bit d0 of register ADD MUX A is set to low level in advance, when data is written from bank 601 to bank A, The gates of the kutar line buffers 684 and 685 are opened, and the data output to the data bus DB29 is output to the data buses of the RAM 691 and 692 and written there.
一方、 ォクタルラインバッファ 686， 687は、 そのゲート端子 1 G, 2G がロウレベルとなったとき、 電子制御装置 501側のデータバス DB68と RA M691 , 692のデータバスを接続し、 RAM691， 692から電子制御装 置 501へのデータの読出が可能な状態とする。 ォクタルラインバッファ 686 ， 687のゲート端子 1 G， 2 Gには、 信号 ZDPOE 1 Aと信号 ADDMUX Aをィンバータ 696で反転した信号とを入力とするオアゲート 695の出力が 接続されている。 信号 ZDPOE 1 Aは、 電子制御装置 501側が Aバンクのデ —タを読み取ろうとするときロウレベルになる信号である。 従って、 Aバンクの データの読出を行なうとして、 予めレジスタ ADDMUXAのビッ ト d0をハイ レベルにしておけば、 電子制御装置 501側から Aバンクに対する読出処理を行 なうと、 ォクタルラインバッファ 686， 687のゲートが開き、 RAM 691 ， 692のデータバスに出力されたデータは、 データバス DB 68に出力される かかるハードウ-ァを前提として、 マイクロプロセッサ 601が行なう画像デ 一夕の転送処理と電子制御装置 501の CPU510が行なうその受け取り処理 とを説明する。 図 28は、 マイクロプロセッサ 601が行なう画像データの転送 開始処理ルーチンを示すフローチャートである。 図示するように、 マイクロブ口 セッサ 601は、 画像データの転送に先立って、 ポーリング ·コマンドレジスタ 643に転送開始のコマンドをセッ トする （ステップ S 850) 。 On the other hand, the octal line buffers 686 and 687 connect the data bus DB68 of the electronic control unit 501 to the data buses of the RAMs 691 and 692 when the gate terminals 1G and 2G become low level. Data can be read from the electronic control unit 501. The gate terminals 1 G and 2 G of the octal line buffers 686 and 687 receive the output of the OR gate 695 that inputs the signal ZDPOE 1 A and the signal obtained by inverting the signal ADDMUX A with the inverter 696. It is connected. The signal ZDPOE 1 A is a signal that goes to a low level when the electronic control unit 501 attempts to read data from the A bank. Therefore, if bit d0 of register ADDMUXA is set to a high level in advance assuming that data in bank A is to be read, the readout of bank A from electronic control unit 501 will result in octal line buffers 686, 687. The gates of the RAMs 691 and 692 are opened, and the data output to the data buses of the RAMs 691 and 692 are output to the data bus DB68. The receiving process performed by the CPU 510 of the device 501 will be described. FIG. 28 is a flowchart showing a processing routine for starting transfer of image data performed by the microprocessor 601. As shown, the microprocessor 601 sets a transfer start command in the polling command register 643 prior to the transfer of image data (step S850).
電子制御装置 501側の CPU510は、 このポーリング · コマンドレジスタ 643のコマンドを読み取って、 図 29に示す応答処理ルーチンを実行する。即 ち、 電子制御装置 501は、 レーザプリンタ 500が印刷可能な状態にあるか否 かの判断を行ない （ステップ S 60) 、 印刷できる状態にあると判断した場合 には、 割込要求レジスタの一つ （AMD I NT 2)をセッ トし （ステップ S 86 5) 、 「NEXTJに抜けて本ルーチンを一旦終了する。 印刷できる状態にない 場合には、 これをカートリッジ 503のマイクロプロセッサ 601に通知する処 理を行なう （ステップ S 870) 。 印刷できない状態とは、例えばレーザェンジ ン 505がまだウォーミングアップされていない状態、 紙づまりなどが生じた状 態など、画像データの転送を受けても印 できない場合を言う。  The CPU 510 of the electronic control unit 501 reads the command of the polling / command register 643 and executes a response processing routine shown in FIG. That is, the electronic control unit 501 determines whether the laser printer 500 is in a printable state (step S60). If the electronic control unit 501 determines that the laser printer 500 is in a printable state, the electronic control unit 501 checks the interrupt request register. (AMD INT 2) is set (step S865), and "NEXTJ is exited once. If the printer is not ready for printing, this is notified to the microprocessor 601 of the cartridge 503." Processing is performed (step S870) The state in which printing is not possible means that printing cannot be performed even when image data is transferred, for example, a state in which the laser engine 505 has not been warmed up or a paper jam has occurred. To tell.
電子制御装置 501側からの割込要求信号 AMD I NT 2を受け付けると、 マ イク口プロセッサ 601は、 図 30に示す画像データ転送割込処理ルーチンを起 動する。 この処理を起動すると、 マイクロプロセッサ 601は、 まずレジスタ A DD MUX Aのビツ ト d 0に値 1を書き込む処理を行なう （ステップ S 900) 。 このレジスタ ADDMUXAのビッ ト d 0が値 1の場合には、 図 27を用いて 説明したように、 Aバンクを構成する RAM691 , 692のデータバスはマイ クロプロセッサ 601側のデータバス DB 29側に接烷され、 電子制 装置 50 1側からのアクセスはできない状態となる。 Upon receiving an interrupt request signal AMDINT2 from the electronic control unit 501, the microphone port processor 601 starts an image data transfer interrupt processing routine shown in FIG. When this process is started, the microprocessor 601 first performs a process of writing a value 1 to the bit d0 of the register ADD MUX A (step S900). If bit d0 of this register ADDMUXA has a value of 1, the data bus of RAMs 691 and 692 that make up bank A is It is connected to the data bus DB 29 side of the microprocessor 601 side, and cannot be accessed from the electronic control unit 501 side.
続いて、 マイクロプロセッサ 601は Aバンク DPWR0Aに 16ワード （3 2バイ ト） 分のデータを転送する処理を行なう （ステップ S 902) 。 Aバンク DPWR OAへのデータの書込処理を行なうと、 図 27に示した信号 ZD PWR OAがロウレベルとなり、 オタタルラインバッファ 684, 685を介してデー 夕が RAM691 , 692に書き込まれる。 16ワードのデータ転送が完了する と、 マイクロプロセッサ 601はレジスタ ADDMUXAのビツ ト dOに値 1を 書き込み （ステップ S904) 、 Aバンクを構成する RAM691 , 692のデ 一夕バスを電子制御装置 501のデータバス DB 68に接烷する。  Subsequently, the microprocessor 601 performs processing for transferring data of 16 words (32 bytes) to the A bank DPWR0A (step S902). When data is written to the A bank DPWR OA, the signal ZD PWR OA shown in FIG. 27 goes low, and the data is written to the RAMs 691 and 692 via the OTTAL line buffers 684 and 685. When the 16-word data transfer is completed, the microprocessor 601 writes the value 1 to the bit dO of the register ADDMUXA (step S904), and transfers the data bus of the RAMs 691 and 692 constituting the A bank to the data of the electronic control unit 501. Connect to bus DB 68.
その後、 マイクロプロセッサ 601はポーリング · コマンドレジスタ 643に Aバンクへの転送の完了を知らせるコマンドデータを書き込む処理を行なう （ス テツプ S 906) 。 以上で、 Aバンクへのデータの転送処理を完了し、 マイクロ プロセッサ 601は、 引き続き Bバンクについて上述した処理と同一の処理を実 行する （ステップ S 910) 。 Bバンクへのデータ転送が完了した場合には、 マ イク口プロセッサ 601はポーリング · コマンドレジス夕 643に、 同様に転送 が完了したことを知らせるコマンドデータを書き込む。 こうしてカートリッジ 5 03側から A, Bバンク、 計 32ヮード （64バイ ト） のデータの転送が完了す る c  Thereafter, the microprocessor 601 performs a process of writing command data indicating the completion of the transfer to the bank A into the polling / command register 643 (step S906). Thus, the process of transferring the data to the bank A is completed, and the microprocessor 601 subsequently executes the same process as that described above for the bank B (step S910). When the data transfer to the bank B is completed, the microprocessor 601 writes command data to the polling / command register 643 similarly indicating that the transfer has been completed. In this way, the transfer of 32 bytes (64 bytes) of data for banks A and B from cartridge 503 is completed. C
以上説明したマイクロプ πセツサ 601の処理に対して、 電子制御装置 501 の CPU510は、 図 31に示す画像データ受け取り処理ルーチンを実行する。 即ち、 CPU510は、 まずステータスレジスタ 645のビッ ト d 3、 即ちフラ グ CMDRDを読み取り （ステップ S920) 、 これが値 0であるか否かの判断 を行なう （ステップ S 925) 。 マイクロプロセッサ 601側からポーリング · コマン ドレジスタ 643にコマン ドデータが害き込まれた場合、 このフラグ CM DRDは、 値 0にセッ トされるので、 この時、 CPU 510はポーリング · コマ ンドレジスタ 643のコマン ドデータを読み取る （ステップ S930) 。  The CPU 510 of the electronic control unit 501 executes an image data reception processing routine shown in FIG. 31 in response to the processing of the microprocessor π-processor 601 described above. That is, the CPU 510 first reads bit d3 of the status register 645, that is, the flag CMDRD (step S920), and determines whether or not this value is 0 (step S925). When command data is harmed to the polling command register 643 from the microprocessor 601 side, the flag CMDRD is set to a value of 0. At this time, the CPU 510 sets the command of the polling command register 643. The read data is read (step S930).
読み取ったコマンドデータをチ ックし、 Aバンクのデータ転送が完了したこ とを示すコマンドデータであるか否かの判断を行ない （ステツブ S 935) 、 違 う場合には、 その他の処理を実行する （ステップ S 940) 。 ボーリング， コマ ンドレジスタ 643のコマン ドデータが Aバンクのデータ転送の完了を示すもの であった場合には、 電子制御装置 501は Aバンク DP RAMA (図 15参照） の 16ワードを読み込む処理を行ない （ステップ S 945) 、 読み取ったデータ を RAM512に転送する （ステップ S 950) 。 The read command data is checked, and it is determined whether or not the command data indicates that the data transfer of the A bank has been completed (step S935). If not, other processing is executed (step S940). If the command data of the boring and command register 643 indicates the completion of the data transfer of the A bank, the electronic control unit 501 performs a process of reading 16 words of the A bank DP RAMA (see FIG. 15). In step S945, the read data is transferred to the RAM 512 (step S950).
以上の処理により Aバンクの 16ワードのデータの読み取りが完了するので、 マイクロプロセッサ 601から次の 16ワードの転送を許可すべく、 電子制御装 置 501は、 割込要求レジスタの一つ （AMD I NT 2) をセツ トする。较いて 、 Bバンクについて上述したステツブ S 920ないし S 955の処理を実行する 。 即ち、 Bバンクに対するマイクロプロセッサ 601からのデータの 1£送が完了 したことをポーリング · コマンドレジスタ 643のコマンドデータにより判断す ると、 Bバンク DPRAMBの 16ワードのデータを読み取り、 これを RAM5 12に転送した後、 割込要求レジスタの一つをセッ トして、 マイクロプロセッサ 601に対して割込要求を立てるのである。  With the above processing, the reading of 16 words of data in bank A is completed. To allow the microprocessor 601 to transfer the next 16 words, the electronic control unit 501 sets one of the interrupt request registers (AMD I Set NT 2). Then, the processing of steps S920 to S955 described above is executed for bank B. That is, when it is determined from the command data of the command register 643 that the transfer of the data from the microprocessor 601 to the bank B has been completed by one byte, the 16-word data of the bank B DPRAMB is read, and this is stored in the RAM 512. After the transfer, one of the interrupt request registers is set, and an interrupt request is made to the microprocessor 601.
かかる割込要求を受けて、 マイクロプロセッサ 601は図 30に示した割込処 理ルーチンを再度実行することになるから、 マイクロプロセッサ 601および C PU510が両ルーチン （図 30， 図 31) を実行することで、 全画像データの 転送が完了する。 全画像データの転送後、新たな印字データを電子制御装置 50 1側から受け取らなければ、 マイクロプロセッサ 601は、 所定時間が柽遏する と、 コントロールレジスタ 650のレジスタ CLKD IVに値 1を書き込んで、 自らの動作周波数を半分の 12. 5MHzに切り換え、 消費電力ひいては発熱量 を低减する。  In response to such an interrupt request, the microprocessor 601 executes the interrupt processing routine shown in FIG. 30 again, so that the microprocessor 601 and the CPU 510 execute both routines (FIGS. 30 and 31). This completes the transfer of all image data. After the transfer of all image data, if new print data is not received from the electronic control unit 501, the microprocessor 601 writes the value 1 to the register CLKD IV of the control register 650 when the predetermined time has passed, and It switches its own operating frequency to 12.5MHz, which is half, to reduce power consumption and, consequently, calorific value.
I . 画像データの印刷 I. Printing of image data
全画像データの転送を受けた電子制御装置 501は、 既述したダブルバッファ- 回路 520およびレジスタ 517を用いてレーザエンジン 505と信号をやり取 りしつつ、 画像データによる印刷を行なう。 電子制御装置 501とレーザェンジ ン 505との信号のやり取りを図 32に簡略に示した。 この図を参照しつつ、 印 刷の概要について説明する。 カートリ ッジ 503から展開された後の画像データを受け取ると、 電子制御装 置 501は、 レーザエンジン 505が印刷可能な状態か否かを問い合わせ、 ゥォ ーミングアップなどが完了して印劂可能な状態にあると判断すると、 図 32に示 すプリント信号をレジスタ 517を介してレーザエンジン 505に出力する。 レ 一ザエンジン 505は、 この信号を受けて、 直ちに用紙搬送用のモータを起動す る。 これに同期して、 感光ドラムの回転、 帯電処理等が開始される。 The electronic control unit 501 that has received the transfer of all the image data performs printing using the image data while exchanging signals with the laser engine 505 using the double buffer circuit 520 and the register 517 described above. The exchange of signals between the electronic control unit 501 and the laser engine 505 is schematically shown in FIG. The outline of printing will be described with reference to this figure. Upon receiving the developed image data from the cartridge 503, the electronic control unit 501 inquires whether or not the laser engine 505 is in a printable state. If it is determined that there is a print signal, the print signal shown in FIG. 32 is output to the laser engine 505 via the register 517. Upon receiving this signal, the laser engine 505 immediately activates the paper transport motor. In synchronization with this, the rotation of the photosensitive drum, the charging process and the like are started.
印刷される用紙が感光ドラムに対して所定钜離だけ離間した位置に至ったとき 、 レーザエンジン 505は用紙の先端を検出し、 信号 VREQをレジスタ 517 を介して電子制御装置 501に出力する。 電子制御装置 501はこの信号 VRE Qを受け取ると、 所定時間、 即ち感光ドラムがレーザビームによる潜像形成の開 始される位置まで回転するのに必要とされる時間だけ待機してから、 信号 VSY NCをレジスタ 517を介して出力する。 レーザエンジン 505はこの信号 VS YNCを受けて、 レーザビームの水平同期信号 H SYNCをレジスタ 517を介 して出力する。 この信号 HSYNCは、 1ライン分の画像データの読み取り開始 を指示する信号に相当するので、 レーザエンジン 505は、 この信号に同期して 画像データをダブルバッファ回路 520の一方の RAM520Aもしくは 520 Bから読み取る。 なお、 トップマージンを形成する場合には、 トツプマージンに 対応するライン数だけ、 信号 VSYNCを無視する制御が行なわれる。 この制御 はボトムマージンを形成する場台も同様である。  When the sheet to be printed reaches a position separated by a predetermined distance from the photosensitive drum, the laser engine 505 detects the leading end of the sheet and outputs a signal VREQ to the electronic control unit 501 via the register 517. When the electronic control unit 501 receives the signal VREQ, the electronic control unit 501 waits for a predetermined time, that is, a time required for the photosensitive drum to rotate to a position where the formation of a latent image by the laser beam is started, and then outputs the signal VSY. Output NC through register 517. The laser engine 505 receives this signal VS YNC and outputs a horizontal synchronization signal H SYNC of the laser beam via the register 517. Since this signal HSYNC corresponds to a signal instructing the start of reading one line of image data, the laser engine 505 reads the image data from one of the RAMs 520A or 520B of the double buffer circuit 520 in synchronization with this signal. . When the top margin is formed, control is performed to ignore the signal VSYNC by the number of lines corresponding to the top margin. This control is the same for the platform that forms the bottom margin.
と同時に、 CPU510はこの信号をカウントしつつ、 必要な画像データをダ ブルバソファ回路 520の RAM520 Aもしくは RAM 520 Bに転送する。 レーザエンジン 505が用紙後端を検出してから所定時間が経過するか、 水平同 期信号のカンゥト値が予め用紙サイズに合わせて設定された値に等しくなるかす ると、 CPU510は、 画像データのダブルバッファ回路 520への転送を終了 する。 以上の処理により、 1ページ分の画像データはレーザエンジン 505に転 送され、 用紙にその画像が印刷される。  At the same time, CPU 510 transfers necessary image data to RAM 520 A or RAM 520 B of double bath sofa circuit 520 while counting this signal. When a predetermined time elapses after the laser engine 505 detects the trailing edge of the paper or when the count value of the horizontal synchronization signal becomes equal to a value set in advance according to the paper size, the CPU 510 determines whether the image data is The transfer to the double buffer circuit 520 ends. Through the above processing, one page of image data is transferred to the laser engine 505, and the image is printed on a sheet.
J . 第 2実施例の効果 J. Effect of the second embodiment
以上説明した第 2実施例によれば、 第 1実施例と同様の効果を奏する。 しかも 、 本実施例では、 A S I Cを用いているので、 回路を小型化、 簡略化することが できる。更に、電子制御装置 5 0 1側からデータ転送制御部 6 0 3へのデータの 転送を読出制御回路 6 2 0と F I F O制御回路 6 2 3の 2系統用意しているので 、 耘送するデータの種別によりこれを使い分けて、効率よくデータ転送を行なう ことができる。 また、 1系統が故障したとき、 他の系統でこれを補うこともでき る。 According to the second embodiment described above, the same effects as in the first embodiment can be obtained. Moreover In this embodiment, since the ASIC is used, the circuit can be reduced in size and simplified. Furthermore, since the data transfer from the electronic control unit 501 to the data transfer control unit 603 is provided in two systems of the read control circuit 620 and the FIFO control circuit 623, the data to be tilled is provided. Efficient data transfer can be achieved by properly using these depending on the type. Also, if one system fails, the other system can compensate for it.
本実施^!では、電子制御装置 5 0 1はカートリッジ 5 0 3へのデータの転送の 通知に割込を利用しているので、 カートリッジ 5 0 3のマイクロプロセッサ 6 0 1は常時電子制御装置 5 0 1側の動作を監視する必要がなく、 マイクロプロセッ サ 6 0 1を効率よく動作させることができる。  In this embodiment, since the electronic control unit 501 uses an interrupt to notify the transfer of data to the cartridge 503, the microprocessor 601 of the cartridge 503 always has the electronic control unit 5 There is no need to monitor the operation of the 01 side, and the microprocessor 61 can operate efficiently.
以上、本発明をプリンタに適用した実施例について説明したが、本発明は、 ブ リンタへの適用に限るものではなく、例えばワープ πやパーソナルコンピュータ 、 あるいはワークステーシ sンなどにも遛用することができる。 近年、 こうした コンピュータ関連機器は、 拡張スロッ トはもとより、 I Cカードといったカート リ ツジタイプの拡張装置が取付け可能となっていることが多い。 こうした拡張ス ロッ トや I Cカードなどを備えたワープロ、 パーソナルコンピュータ等では、 こ こに本発明の付加電子装匱を装着し、 本体側のプロセッサの処理を、 モニタコマ ンドなどで付加電子装置に内蔵したメモリに記憧した処理に移し、 付加電子装置 に備えられたプロセ Vサと共に情報を処理するものとすれば、 情報処理機能の向 上を図ることが容易である。 更に、 一旦制御を付加電子装置側に移してしまえば 、 処理の内容はいかようにも変更することができるから、 既に販売した機器の機 能の変更や向上、 ワープロなど各種専用機におけるソフトのバージ8ンアップな どを実現することができる。  Although the embodiment in which the present invention is applied to a printer has been described above, the present invention is not limited to application to a printer, but may be applied to, for example, a warp π, a personal computer, or a work station. Can be. In recent years, such computer-related equipment has often become capable of mounting not only expansion slots but also cartridge-type expansion devices such as IC cards. In a word processor or personal computer equipped with such an expansion slot or IC card, the additional electronic device of the present invention is mounted here, and the processing of the processor of the main unit is built in the additional electronic device by a monitor command or the like. If information is processed together with the processor provided in the additional electronic device, the information processing function can be easily improved if the processing is shifted to the processing that is stored in the memory. Furthermore, once control is transferred to the additional electronic device side, the content of the processing can be changed in any way, so that the functions of already sold devices can be changed or improved, and software for various dedicated machines such as word processors can be used. It is possible to achieve a barge-up of eight.
このように、本発明は、 プロセッサを用いたあらゆる装置、例えば車載の電装 品、 ファクシミリ、 電話、 電子手帳、電子楽器、電子カメラ、 翻訳器、 ハンデ コピー、 キャッシュディスぺンサ、 リモコン装置、電卓など、 コネクタにより付 加電子装置が接続可能なあらゆる情報処理装置に通用可能である。 こうした情報 処理装置では、本体側のプロセッザが付加電子装置を認識してその処理を付加電 子装置側に用意したァドレスに移行する機能を傭えていれば、本発明の付加電子 装置および情報処理装置を実現することは容易である。 かかる機能を備えていな い場合でも、 本体側プロセッサを付加電子装置に記憶した処理に移行させる手法 は種々考えられる。 As described above, the present invention is applicable to all devices using a processor, such as electronic components mounted on a vehicle, a facsimile, a telephone, an electronic organizer, an electronic musical instrument, an electronic camera, a translator, a handicap copy, a cash dispenser, a remote control device, and a calculator. The connector can be used for any information processing device to which an additional electronic device can be connected. In such an information processing apparatus, if the processor on the main body side has a function of recognizing the additional electronic device and shifting the processing to an address prepared in the additional electronic device, the additional electronic device of the present invention can be used. It is easy to realize the device and the information processing device. Even if such a function is not provided, various methods for shifting the main processor to processing stored in the additional electronic device can be considered.
6 8 0 0 , 6 8 0 0 0系のプロセッサは、 データを所定のアドレスから読み込 む処理を行なう際、 データバス上のデータが確立しているか否かをデータを出力 する機器 （スレーブ） がプロセッサに応答する信号 D T A C Kにより判断してい る。 そこで、 本体側のプロセッサが本体側に備える R O Mに記僮した処理を実行 中に、 絶対番地へのジャンプ命令を実行しょうとしたとき、 絶対番地へのジヤン プ命令の実行であることを付加電子装置側でィンストラクシ sンを解析して検出 しておき、 本体側の本来の R OMがデータバスにジャンプ先の絶対番地を出力す るタイ ミングより先に、 付加電子装置側に内蔵した R OMの実行ァドレスをデー タバスに出力すると共に信号 D T A C Kを本体側プロセッサに返し、 強制的に付 加電子装置内の所定ァドレス以降に処理を移行させる構成が取り得る。 一旦、 処 理が付加電子装置側の R OMに移ってしまえば、 その後の処理はいかようにも構 成することができる。 The 680, 6000 system processor outputs data (slave) to determine whether data on the data bus is established when reading data from a predetermined address. Judge by the signal DTACK which responds to the processor. Therefore, when the processor of the main unit tries to execute the jump instruction to the absolute address while executing the processing stored in the ROM provided in the main unit, the execution of the jump instruction to the absolute address is added. in apparatus previously detected by analyzing the Insutorakushi s down, before the original R OM is Rutai timing to output the absolute address of the jump destination to the data bus of the main body, built into the additional electronic apparatus R OM The configuration may be such that the execution address is output to the data bus, the signal DTACK is returned to the processor on the main unit side, and the process is forcibly shifted to a predetermined address or later in the additional electronic device. Once the processing is transferred to the ROM of the additional electronic device, the subsequent processing can be configured in any manner.
この例では、本体側のプロセッサが絶対ァドレスへのジャンプ命令を実行する ことを前提としているが、 ジヤンプ命令そのものも本体側の R OMから読出して いることに着目し、 電源投入後最初に R OMからインス トラクシ sンを読出すと き、 該イ ンス トラクシ aンの読出より先に、 付加電子装置側からジャンプ命令に 相当するコードをデータバスに載せると共に信号 D T A C Kを返す構成とするこ とも可能である。 これらの手法では、 信号 D T A C Kの競合という問題を生じる 恐れはあるが、 バスのタイ ミングを細かく解析すれば、 実現可能である。 In this example, it is assumed that the processor on the main unit executes the jump instruction to the absolute address.However, focusing on the fact that the jump instruction itself is read from the ROM on the main unit, It can and reads the installation Torakushi s emissions from, before the reading of該I Nsu Torakushi a down, can be configured and child to return the signal DTACK with placing the codes corresponding to the jump instruction to the data bus from the additional electronic apparatus It is. These techniques may cause a problem of signal DTACK contention, but can be realized by analyzing the timing of the bus in detail.
また、 以上説明した実施例では、 付加電子装置は筐体内にプリント基板を収納 し単体で取り扱い可能なカート リ ッジとして構成したが、拡張スロッ トに装着さ れる基板単体の構成としても差しつかえない。 また、 複数のコネクタを占有しで ひとつの付加電子装置を実現するものであっても差しつかえない。 更に、 筐体自 体をプリント基板として構成したものも、 本発明の一態様として実現可能である 本発明は以上の実施例に何等限定されるものではなく、 例えば、 アウ トライン フォ.ントを内蔵したカートリ ッジにおいてプリンタ本体から文字のボイント数等 のデータを受け取りその文字の指定ボイント数のビッ トイメージを生成してプリ ンタ本体に転送する構成や、 プリンタ本体がインクジ-ッ トプリンタである構成 など、 本発明の要旨を逸脱しない範囲内において、種々なる態様で実施し得るこ とは勿論である。 Further, in the embodiment described above, the additional electronic device is configured as a cartridge in which the printed circuit board is housed in the housing and can be handled alone, but the additional electronic device may be configured as a single board mounted on the expansion slot. Absent. In addition, a single additional electronic device may be realized by occupying a plurality of connectors. Furthermore, a case in which the housing itself is configured as a printed circuit board can also be realized as one embodiment of the present invention. The present invention is not limited to the above-described embodiments. A cartridge with a built-in font receives data such as the number of character points from the printer, generates a bit image of the specified number of characters, and transfers it to the printer. It goes without saying that the present invention can be implemented in various modes without departing from the gist of the present invention, such as a configuration of a printer.
[産業上の利用可能性】 [Industrial applicability]
本発明は、 プロセッサを用いたあらゆる装置、 例えば車載の電装品、 ファクシ ミリ、 電話、 電子手帳、 電子楽器、 電子カメラ、 翻訳器、 ハンディコピー、 キヤ ツシュデイスペンサ、 リモコン装置、 電卓など、 コネクタにより付加電子装置が 接皖可能なあらゆる情報処理装置に適用可能である。 これらに適用すれば、電子 装置の機能を向上、 追加もしくは変更することができ、 既存の装置の有効利用を 含めて、産業の広範な分野において、 利用することができる。  The present invention is based on a connector using any device using a processor, such as electrical components mounted on a vehicle, a facsimile, a telephone, an electronic organizer, an electronic musical instrument, an electronic camera, a translator, a handy copy, a cash dispenser, a remote control device, and a calculator. The present invention can be applied to any information processing device to which the additional electronic device can be connected. When applied to these, the functions of electronic devices can be improved, added or changed, and can be used in a wide range of industrial fields, including the effective use of existing devices.

Claims

請求の範囲 The scope of the claims
1 . 論理演算可能な第 1のプロセッサを有する複数種類の電子装置に、 コネク タを介して接蜣可能な付加電子装置であって、 1. An additional electronic device that can be connected to a plurality of types of electronic devices having a first processor capable of performing a logical operation through a connector,
前記複数種類の電子装置のそれぞれに通用される複数種類のデータを記憶する 第 1の記憶手段と、  A first storage unit that stores a plurality of types of data that are used for each of the plurality of types of electronic devices;
接続された電子装置から与えられる信号に基づいて、前記接続された電子装置 の種類を判別するとともに、判別した種類に応じて、前記第 1の記憧手段に記僮 された前記複数種類のデータの少なくとも 1つを選択して前記電子装置に伝達す る判別手段と、  The type of the connected electronic device is determined based on a signal provided from the connected electronic device, and the plurality of types of data stored in the first storage unit are determined according to the determined type. Discriminating means for selecting at least one of the following and transmitting to the electronic device;
を備えることを特徴とする多機種電子装置用の付加電子装置。 An additional electronic device for a multi-model electronic device, comprising:
2 . 請求項 1記載の付加電子装匱であって、 2. The additional electronic device according to claim 1,
前記判別手段は、前記第 1のプロセッサから与えられるアドレスの少なくとも The determining means includes at least an address given from the first processor.
1つの所定のビッ トのレベルを前 aa接铰された電子装置の種類に応じて切換え、 該切換えられたァドレスを前記第 1の記懨手段に与えるアドレス切換手段を有す る多機種電子装置用の付加電子装置。 A multi-type electronic device having address switching means for switching the level of one predetermined bit in accordance with the type of the electronic device connected to the previous aa, and providing the switched address to the first recording means; For additional electronic devices.
3 . 請求項 1記載の付加電子装置であって、 3. The additional electronic device according to claim 1, wherein
前記第 1の記僮手段に記憶された複数種類のデータのそれぞれは、前記第 1の プロセッサが実行する処理手顒を含む多機種電子装置用の付加電子装置。  Each of the plurality of types of data stored in the first storage unit is an additional electronic device for a multi-model electronic device including processing steps executed by the first processor.
4 . 請求項 1記載の付加電子装置であって、 4. The additional electronic device according to claim 1, wherein
前記判別手段は、少なくとも前記第 1のプロセッサが出力するアドレスス トロ ーブ信号に基づいて、前記接耪された電子装置の種類を判別する手段を含む多機 種電子装置用の付加電子装置。  The additional electronic device for a multi-type electronic device, comprising: a determination unit configured to determine a type of the connected electronic device based on at least an address strobe signal output from the first processor.
5 . 請求項 1記載の付加電子装置であって、 5. The additional electronic device according to claim 1, wherein
前記判別手段は、少なくとも前記接続された電子装置から与えられるクロック 信号に基づいて、該接続された電子装置の種類を判別する手段を含む多機種電子 装置用の付加電子装置。 The discriminating means includes a clock provided from at least the connected electronic device. An additional electronic device for a multi-model electronic device including means for determining a type of the connected electronic device based on a signal.
6 . 請求項 1記載の付加電子装置であって、 さらに、 6. The additional electronic device according to claim 1, further comprising:
少なくとも前記第 1の記憶手段が実装されたブリント基板を備え、該ブリント 基板を収納する筐体を有し、単体で取扱い可能なカートリヅジとして構成された 多機種電子装置用の付加電子装置。  An additional electronic device for a multi-model electronic device, comprising a blind board on which at least the first storage means is mounted, a housing for accommodating the blind board, and configured as a cartridge that can be handled independently.
7 . 請求項 3ないし 6のいずれかに記載の付加電子装置であって、 さらに、 前記第 1のプロセッサとは別個の処理を実行する第 2のプロセッサと、 該第 2のプロセッサが実行する処理手顒を記憶した第 2の記憧手段と、 を備える多機種電子装置用の付加電子装置。 7. The additional electronic device according to any one of claims 3 to 6, further comprising: a second processor that executes processing that is different from the first processor; and a processing that is executed by the second processor. An additional electronic device for a multi-model electronic device, comprising: a second memory storing a procedure;
8 .請求項 7記載の付加電子装置であって、 8. The additional electronic device according to claim 7, wherein
. 前記電子装置は、外部から受け取った印字データに基づいて印字を行なうプリ ンタであり、  The electronic device is a printer that performs printing based on print data received from outside,
前記付加電子装置は、  The additional electronic device,
該プリンタが外部から受け取った印字データを入力する印字データ入力手段 を傭えると共に、  The printer employs print data input means for inputting print data received from outside,
前記第 2の記憶手段は、前記印字データを前記第 2のプロセッサに処理させ る処理手照を記憧する手段を備え、  The second storage unit includes a unit that stores a processing instruction for causing the second processor to process the print data,
前記第 1の記憧手段は、前記第 2のプロセッサにより処理されたデータに基 づいて、前記第 1のプロセッサに、印字処理を実行させる印字処理手顕を記僮す る手段を備える多機種電子装置用の付加電子装置。  The first memory means is a multi-model comprising a means for storing a print processing instruction for causing the first processor to execute a print processing based on data processed by the second processor. Additional electronics for electronic devices.
9 . 請求項 7記載の付加電子装置であって、 9. The additional electronic device according to claim 7, wherein
前記第 1の記憶手段は、前記電子装置から前記付加電子装置側に転送する耘送 データを前記電子装置がアドレス信号に反映させるとともに、該ァドレス信号を 前記コネクタを介して前記付加電子装置に出力するための処理手順を記憶する手 段を備えており、 The first storage means is configured such that the electronic device reflects tillage data transferred from the electronic device to the additional electronic device side in an address signal, and outputs the address signal to the additional electronic device via the connector. To memorize the processing procedure for With steps,
前記付加電子装置は、 さらに、 前記電子装置から出力されたア ドレス信号から 前記転送データを取り出すデータ取出手段を備える付加電子装置。  The additional electronic device further includes a data extracting unit that extracts the transfer data from an address signal output from the electronic device.
1 0 . 電子システムであって、 1 0. An electronic system,
論理演算可能な第 1のプロセッサを有する電子装置と、  An electronic device having a first processor capable of performing a logical operation;
コネクタを介して前記電子装置に接続可能な付加電子装置とを備え、 前記付加電子装置は、  An additional electronic device connectable to the electronic device via a connector, wherein the additional electronic device includes:
複数種類の電子装置のそれぞれに適用される複数種類のデータを記僮する第 1 の記憶手段と、  A first storage means for storing a plurality of types of data applied to each of the plurality of types of electronic devices;
接较された電子装置から与えられる信号に基づいて、 前記接続された電子装置 の種類を判別するとともに、 判別した種類に応じて、 前記第 1の記僮手段に記憧 された前記複数種類のデータの少なくとも 1つを選択して前記電子装置に伝達す る判別手段と、  The type of the connected electronic device is determined based on a signal given from the connected electronic device, and the plurality of types of the plurality of devices stored in the first storage unit are determined according to the determined type. Determining means for selecting at least one of the data and transmitting the selected data to the electronic device;
を備えることを特徴とする電子システム。 An electronic system comprising:
1 1 . 請求項 1 0記載の電子システムであって、 11. The electronic system according to claim 10, wherein
前記判別手段は、 前 β第 1のプロセッサから与えられるア ドレスの少なくとも 1つの所定のビッ トのレベルを前記接嫁された電子装置の種類に応じて切換え、 該切換えられたァドレスを前記第 1の記憧手段に与えるアドレス切換手段を有す る電子システム。  The discriminating means switches the level of at least one predetermined bit of the address given from the first β processor in accordance with the type of the connected electronic device, and switches the switched address to the first bit. An electronic system having an address switching means for giving the desired means.
1 2 . 請求項 1 0記載の電子システムであって、 12. The electronic system according to claim 10, wherein
前記第 1の記憶手段に記憶された複数種類のデータのそれぞれは、 前記第 1の プロセッサが実行する処理手順を含む電子システム。 '  An electronic system including a processing procedure executed by the first processor, wherein each of the plurality of types of data stored in the first storage unit. '
1 3 . 請求項 1 2記載の電子システムであって、 さらに、 13. The electronic system according to claim 12, further comprising:
前記第 1のプロセッサとは別個の処理を実行する第 2のプロセッサと、 該第 2のプロセッサが実行する処理手順を記憧した第 2の記億手段と、 を備える電子システム。 A second processor that performs processing separate from the first processor, a second storage unit that remembers a processing procedure performed by the second processor, An electronic system comprising:
1 4 .請求項 1 3記載の電子システムであって、 14. The electronic system according to claim 13, wherein
前記電子装匱は、外部から受け取った印字データに基づいて印字を行なうプリ ンタであり、  The electronic equipment is a printer that performs printing based on print data received from outside,
前 HS付加電子装置は、  Previous HS additional electronics
該プリンタが外部から受け取った印字データを入力する印字データ入力手段 を備えると共に、  The printer comprises print data input means for inputting print data received from outside;
前記第 2の記僮手段は、前記印字データを前記第 2のプロセッサに処理させ る処理手頤を記憧する手段を備え、  The second storage means includes means for storing a processing procedure for causing the second processor to process the print data,
前記第 1の記憶手段は、前記第 2のプロセッサにより処理されたデータに基 づいて、前記第 1のプロセッサに、印字処理を実行させる印字処理手顒を記僮す る手段を備える電子システム。  An electronic system comprising: a first storage unit that stores, based on data processed by the second processor, print processing instructions for causing the first processor to execute a print process.
1 5 . 請求項 1 3記載の電子システムであって、 15. The electronic system according to claim 13, wherein
前記第 1の記僮手段は、前記電子装置から前記付加電子装置側に転送する転送 データを前記電子装置がァドレス信号に反映させるとともに、該ァドレス信号を 前記コネクタを介して前記付加電子装置に出力するための処理手顒を記憧^ *る手 段を備えており、  The first storage unit is configured such that the electronic device reflects transfer data transferred from the electronic device to the additional electronic device side in an address signal, and outputs the address signal to the additional electronic device via the connector. It has a means to record processing procedures for
前記付加電子装置は、 さらに、前記電子装置から出力されたァドレス信号から 前 ia転送データを取り出すデータ取出手段を備える電子システム。  The electronic system further comprising: a data extracting unit that extracts pre-ia transfer data from an address signal output from the electronic device.
1 6 . 論理演算^!能な第 1のプロセッサを有する複数種類の電子装置の機種を 判別する機種判別回路であって、 1 6. A type determination circuit for determining the types of a plurality of types of electronic devices having a first processor capable of performing logical operations,
接镜された電子装置から与えられる信号に基づいて、前記接较された電子装置 の種類を判別する判別信号を出力する信号判別回路と、  A signal discriminating circuit that outputs a discrimination signal for discriminating the type of the connected electronic device based on a signal provided from the connected electronic device;
前記判別信号に基づいて、前記第 1のプロセッサから与えられるアドレスの少 なくとも 1つの所定のビツトのレベルを切換えるアドレス切換回路と、 を備えることを特徴とする機種判別回路。 An address switching circuit for switching a level of at least one predetermined bit supplied from the first processor based on the determination signal.
1 7 . 請求項 1 6記載の機種判別回路であつて、 さらに、 17. The model identification circuit according to claim 16, further comprising:
前記ァドレス切換回路に接接され、前記複数種類の電子装置のそれぞれに適用 される複数種類のデータを記憶する第 1のメモリを備えている機種判別回路。  A model discriminating circuit that is connected to the address switching circuit and includes a first memory that stores a plurality of types of data applied to each of the plurality of types of electronic devices.
1 8 . 請求項 1 7記載の機種判别回路であつて、 さらに、 18. The model judgment circuit according to claim 17, further comprising:
前記第 1のメモリに記億された複数種類のデータのそれぞれは、前記第 1のプ 口セッサが実行する処理手順を含む機種判別回路。  A model discriminating circuit including a processing procedure executed by the first processor for each of the plurality of types of data stored in the first memory.
1 9 . 請求項 1 6記載の機種判別回路であって、 1 9. The model identification circuit according to claim 16, wherein
前記判別回路は、少なくとも前 ia第 1のプロセッサが出力するアドレス トロ 一ブ信号に基づいて、前記接接された電子装置の種類を判別する回路を ti ¾種 判別回路。  The discrimination circuit is a circuit for discriminating the type of the connected electronic device based on at least an address probe signal output from the first processor.
. .
2 0 . 請求項 1 6記載の機種判別回路であつて、 20. The model identification circuit according to claim 16,
前記判別回路は、少なくとも前記接较された電子装置から与えられるクロック 信号に基づいて、該接铰された電子装置の種類を判別する回路を含む機種判別回 路。  A model discrimination circuit including a circuit for discriminating a type of the connected electronic device based on at least a clock signal supplied from the connected electronic device.
2 1 . 諭理演算可能な第 1のプロセッサを有する複数種類の電子装置の種類を 判別する方法であって、 21. A method for determining the type of a plurality of types of electronic devices having a first processor capable of performing a logical operation,
( a )接続された電子装置から与えられる信号に基づいて、前記接続された電 子装置の種類を判別する工程と、  (a) determining a type of the connected electronic device based on a signal given from the connected electronic device;
( b )前記判別に基づいて、前記第 1のプロセッサから与えられるアドレスの 少なくとも 1つの所定のビッ トのレベルを切換える工程と、  (b) switching the level of at least one predetermined bit of an address given from the first processor based on the determination;
を備えることを特徴とする機種判別方法。 ， A model identification method characterized by comprising: ,
2 2 . 請求項 2 1記載の機種判別方法であって、 さらに、 22. The method of claim 21, further comprising:
( c )前記複数種類の電子装置のそれぞれに適用される複数種類のデータを記 憶する第 1のメモリを予め準備する工程と、 (c) A plurality of types of data applied to each of the plurality of types of electronic devices are described. Preparing a first memory to be stored in advance;
(d)前記工程（b) において切換えられたァドレスに応じて前記第 1のメモ リに記憶されたデータを読出す工程と、  (d) reading data stored in the first memory according to the address switched in the step (b);
を備える機種判別方法。 Model identification method with
23.請求項 21記載の機種判別方法であって、 さらに、 23. The model identification method according to claim 21, further comprising:
(e)前記工程（d) において読出されたデータに従って、前記第 1のブロセ ッザが所定の処理を実行する工程、  (e) a step in which the first processor performs a predetermined process according to the data read in the step (d);
を備える機種判別方法。 Model identification method with
24.請求項 21記載の機種判別方法であって、 24. The model identification method according to claim 21, wherein
前記工程 (a) は、少なくとも前 E第 1のプロセッサが出力するアドレススト 口一ブ信号に基づいて、前記接接された電子装置の種類を判別する工程を含む機 種判別方法。  The type determining method includes the step (a) of determining the type of the connected electronic device based on at least the address strobe signal output from the first processor.
25.請求項 21記載の機種判別方法であって、 25. The method according to claim 21, wherein
前記工程（a) は、少なくとも前記接接された電子装置から与えられるクロッ ク信号に基づいて、該接较された電子装置の種類を判別する工程を含む機種判別 方法。  A model discriminating method, wherein the step (a) includes a step of discriminating a type of the connected electronic device based on at least a clock signal given from the connected electronic device.
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