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KR19980036839A - Flash memory device and manufacturing method thereof - Google Patents

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KR19980036839A
KR19980036839A KR1019960055468A KR19960055468A KR19980036839A KR 19980036839 A KR19980036839 A KR 19980036839A KR 1019960055468 A KR1019960055468 A KR 1019960055468A KR 19960055468 A KR19960055468 A KR 19960055468A KR 19980036839 A KR19980036839 A KR 19980036839A
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 장치 제조Semiconductor device manufacturing

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

이레이즈시 소오스의 영역에서의 높은 전압 인가에 의한 오버 이레이즈 현상이 나타나 플래시 메모리 장치의 신뢰도를 저하시키는 문제점이 있었음.When erasing, there was a problem of over erasing due to the application of a high voltage in the source region, thereby reducing the reliability of the flash memory device.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

소오스측의 게이트 산화막의 두께를 다른 부위보다 얇게 형성시킴으로써 오버 이레이즈를 방지하여 동작 특성을 개선하는 플래시 메모리 장치 및 그 제조방법을 제공하고자 함.It is to provide a flash memory device and a method of manufacturing the same, by forming a thickness of the gate oxide film on the source side thinner than other portions to prevent over erasure and to improve operating characteristics.

4. 발명의 중요한 용도4. Important uses of the invention

플래시 메모리 장치, 특히 적층 게이트형 프레시 메모리 제조에 이용됨.Used in the manufacture of flash memory devices, in particular stacked gate fresh memories.

Description

플래시 메모리 장치 및 그 제조방법Flash memory device and manufacturing method thereof

본 발명은 플래시 메모리 장치 및 그 제조방법에 관한 것으로, 특히 오버 이레이즈(over erase)를 감소시킨 적층 게이트(stack gate)형 플래시 메모리 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly, to a stack gate type flash memory device having reduced over erase and a method of manufacturing the same.

첨부된 도면 도 1은 종래 기술에 따라 형성된 플래시 메모리 장치의 단면도로써, 이하 이를 참조하여 종래의 플래시 메모리 장치 제조방법 및 그 문제점을 살펴본다.1 is a cross-sectional view of a flash memory device formed in accordance with the prior art, and looks at the conventional flash memory device manufacturing method and its problems with reference to the following.

종래의 플래시 메모리 장치 제조 공정은 먼저, p-웰(11)이 형성된 실리콘 기판(10) 상에 게이트 산화막(12), 부유 게이트 전극(13), O-N-O(Oxide-Nitride-Oxide)막(14), 제어 게이트 전극(15)을 차례로 형성한다.In a conventional flash memory device manufacturing process, a gate oxide film 12, a floating gate electrode 13, and an oxide-nitride-oxide (ONO) film 14 are formed on a silicon substrate 10 on which a p-well 11 is formed. The control gate electrode 15 is formed in this order.

다음으로, 전체구조 표면에 고농도의 n형 불순물을 이온주입하여 p-웰(11) 상에 n+소오스/드레인(16a,16b)을 형성한다.Next, a high concentration of n-type impurities are ion-implanted on the entire structure surface to form n + sources / drains 16a and 16b on the p-well 11.

이어서, 전체구조 상부에 포토레지스트를 도포하고, 이를 패터닝하여 n-소오스 이온주입 마스크를 형성하고, n-소오스 이온주입을 실시하여 n-소오스(17)를 형성한다.Subsequently, a photoresist is applied over the entire structure and patterned to form an n - source ion implantation mask, and n - source ion implantation is performed to form an n - source 17.

다음으로, n-소오스 이온주입 마스크를 제거하고, 전체구조 상부에 포토레지스트를 도포한 다음, 이를 패터닝하여 p+드레인 이온주입 마스크를 형성하고, p+드레인 이온주입을 실시하여 p+드레인(19)을 형성한다.Next, the n − source ion implantation mask is removed, a photoresist is applied over the entire structure, and then patterned to form a p + drain ion implantation mask, and p + drain ion implantation is performed to p + drain (19 ).

끝으로, p+드레인 이온주입 마스크를 제거하고, 열처리를 실시하여 이온주입에 의한 기판의 손상을 치유하고, 도핑된 불순물을 정렬시킨다.Finally, the p + drain ion implantation mask is removed and heat treatment is performed to cure damage to the substrate by ion implantation and align the doped impurities.

그러나, 이러한 종래의 플래시 메모리 장치의 p-웰 상의 소오스에서는 n+, n-접합으로 형성되어 이레이즈(erase) 동작이 일어나게 되고, 드레인에서는 n+, p+접합으로 형성되어 프로그램(program) 동작이 일어나는데, 특히 이레이즈 동작시 소오스쪽에 높은 전압 인가에 의해 규정된 셀(cell)에 인접하는 다른 셀이 이레이즈 동작을 일으키는 오버 이레이즈 현상이 나타나 반도체 장치의 신뢰도를 저하시키는 문제점이 있다.However, in a source on a p-well of such a conventional flash memory device, an erase operation is performed by forming n + and n − junctions, and an erase operation occurs by n + and p + junctions in a drain and a program operation. In this case, in particular, an over erasure phenomenon occurs in which another cell adjacent to a cell defined by a high voltage is applied to the source side during the erasure operation, causing the erasure operation to degrade the reliability of the semiconductor device.

본 발명은 소오스측의 게이트 산화막의 두께를 다른 부위보다 얇게 형성시킴으로써 오버 이레이즈를 방지하는 플래시 메모리 장치 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a flash memory device and a method of manufacturing the same, which prevent over erasure by forming a thickness of the gate oxide film on the source side thinner than other portions.

도 1은 종래 기술에 따라 형성된 플래시 메모리 장치의 단면도,1 is a cross-sectional view of a flash memory device formed according to the prior art,

도 2A 내지 도 2F는 본 발명의 일실시예에 따른 플래시 메모리 장치 제조 공정도,2A to 2F are flowcharts of manufacturing a flash memory device according to an embodiment of the present invention;

도 3은 본 발명의 다른 실시예에 따라 형성된 플래시 메모리 장치의 단면도.3 is a cross-sectional view of a flash memory device formed in accordance with another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10, 20, 30 : 실리콘 기판11, 21, 31 : p-웰10, 20, 30: silicon substrate 11, 21, 31: p-well

12, 22, 22a, 22b, 32 : 게이트 산화막13, 24, 33 : 부유 게이트 전극12, 22, 22a, 22b, 32: gate oxide film 13, 24, 33: floating gate electrode

14, 25, 34 : O-N-O막15, 26, 35 : 제어 게이트 전극14, 25, 34: O-N-O film 15, 26, 35: control gate electrode

16a, 27a, 36a : n+소오스 16b, 27b, 36a : n+드레인16a, 27a, 36a: n + source 16b, 27b, 36a: n + drain

17, 29 : n-소오스18, 28, 37 : p+드레인17, 29: n - source 18, 28, 37: p + drain

27a : p+소오스M1, M2 : 이온주입 마스크27a: p + source M1, M2: ion implantation mask

상기 목적을 달성하기 위하여 본 발명은 제1 불순물 웰이 형성된 반도체 기판; 상기 반도체 기판 상부에 제1 접합부측이 제2 접합부측에 비해 얇게 형성된 게이트 절연막; 상기 게이트 절연막 상부에 차례로 적층된 부유 게이트 전극, 유전막 및 제어 게이트 전극; 제2 불순물로 도핑된 제1 접합부, 및 제1 불순물 및 제2 불순물 영역이 차례로 적층된 제2 접합부를 구비하여 이루어진다. 또한, 본 발명은 제1 불순물 웰이 형성된 반도체 기판상에 제1 게이트 절연막을 형성하는 단계; 제1 접합층이 형성되는 영역 상의 상기 제1 게이트 산화막을 식각하기 위한 마스크를 형성하는 단계; 상기 마스크를 제거하고, 전체구조 상부에 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막 상부에 부유 게이트 전극, 유전막, 제어 게이트 전극을 차례로 형성하는 단계, 및 상기 반도체 기판 상에 제1 접합층 및 제2 접합층을 형성하는 단계를 포함하여 이루어진다.The present invention to achieve the above object is a semiconductor substrate formed with a first impurity well; A gate insulating film formed on the semiconductor substrate thinner than a second junction part side at a first junction part side; A floating gate electrode, a dielectric film, and a control gate electrode sequentially stacked on the gate insulating film; And a first junction doped with a second impurity, and a second junction in which the first impurity and the second impurity region are sequentially stacked. In addition, the present invention includes forming a first gate insulating film on a semiconductor substrate on which a first impurity well is formed; Forming a mask for etching the first gate oxide film on the region where the first bonding layer is formed; Removing the mask and forming a second gate insulating layer on the entire structure; And sequentially forming a floating gate electrode, a dielectric layer, and a control gate electrode on the second gate insulating layer, and forming a first bonding layer and a second bonding layer on the semiconductor substrate.

이하, 첨부된 도면 도 2A 내지 도 2F를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings, FIGS. 2A to 2F.

먼저, 도 2A에 도시된 바와 같이 p-웰(21)이 형성된 실리콘 기판(20) 상에 제1 게이트 산화막(22)을 약 100Å 내지 약 300Å 두께로 성장시키고, 그 상부에 소오스측의 제1 게이트 산화막(22)을 선택 식각하기 위한 마스크(23)를 형성한다.First, as shown in FIG. 2A, the first gate oxide film 22 is grown to a thickness of about 100 GPa to about 300 GPa on the silicon substrate 20 having the p-well 21 formed thereon, and the first source on the source side thereon. A mask 23 for selectively etching the gate oxide film 22 is formed.

다음으로, 도 2B에 도시된 바와 같이 마스크(23)를 제거하고, 전체구조 상부에 제2 게이트 산화막(22)을 약 50Å 내지 약 200Å 두께로 성장시킨다. 그리하여, 전체적인 게이트 산화막은 소오스측이 다른 부위에 비하여 얇게 형성된다. 미설명 도면 부호 22a는 패터닝된 제1 게이트 산화막이다.Next, as shown in FIG. 2B, the mask 23 is removed, and the second gate oxide film 22 is grown to a thickness of about 50 GPa to about 200 GPa on the entire structure. Thus, the entire gate oxide film is formed thinner than other portions of the source side. Reference numeral 22a denotes a patterned first gate oxide film.

이어서, 도 2C에 도시된 바와 같이 부유 게이트 전극(24), O-N-O(Oxide-Nitride-Oxide)막(25), 제어 게이트 전극(26)을 차례로 형성한 다음, 전체구조 표면에 고농도의 n형 불순물을 이온주입하여 p-웰(21) 상에 n+소오스/드레인(27a,27b)을 형성한다.Subsequently, as shown in FIG. 2C, a floating gate electrode 24, an oxide-nitride-oxide (ONO) film 25, and a control gate electrode 26 are sequentially formed, and then a high concentration of n-type impurities are formed on the entire structure surface. Is implanted to form n + sources / drains 27a and 27b on the p-well 21.

다음으로, 도 2D에 도시된 바와 같이 드레인 이온주입을 위한 마스크(M1)를 형성한 다음, 고농도의 p형 불순물을 이온주입하여 n+드레인(27b) 하부에 p+드레인(28)을 형성한다.Next, as shown in FIG. 2D, a mask M1 for drain ion implantation is formed, and then a p + drain 28 is formed below the n + drain 27b by implanting a high concentration of p-type impurities. .

계속하여, 도 2E에 도시된 바와 같이 사용된 마스크(M1)를 제거하고, 소오스 이온주입을 위한 마스크(M2)를 형성한 다음, 저농도의 n형 불순물을 이온주입하여 n-소오스(29)를 형성한다. 이때, 이온주입 에너지를 조절하여 n+소오스(27a) 하부에 접합이 형성되도록 한다.Subsequently, the mask M1 used as shown in FIG. 2E is removed, a mask M2 for source ion implantation is formed, and then n-type impurities are implanted at a low concentration to form n − source 29. Form. At this time, the ion implantation energy is controlled to form a junction under the n + source 27a.

이어서, 도 2F에 도시된 바와 같이 소오스 이온주입 마스크(M2)를 제거하고, 열처리를 실시하여 이온주입에 의한 기판의 손상을 치유하고, 도핑된 불순물을 정렬시킨다. 이렇게 함으로써 소오스측의 게이트 산화막이 얇기 때문에 인가 전압이 12V 이하에서도 이레이즈 동작이 쉽게 일어나 높은 인가 전압에 의한 오버 이레이즈 현상을 방지할 수 있다.Subsequently, as shown in FIG. 2F, the source ion implantation mask M2 is removed and heat treatment is performed to cure damage to the substrate by ion implantation and to align the doped impurities. In this way, since the gate oxide film on the source side is thin, the erasure operation easily occurs even when the applied voltage is 12 V or less, and the over erasure phenomenon due to the high applied voltage can be prevented.

첨부된 도면 도 3은 본 발명의 다른 실시예에 따라 형성된 플래시 메모리 장치의 단면도를 나타낸 것으로, 도면 부호 30은 실리콘 기판, 31은 p-웰, 32a,32b는 게이트 산화막, 33은 부유 게이트 전극, 34는 O-N-O막, 35는 제어 게이트 전극, 36a는 소오스, 36b는 n+드레인, 37은 p+드레인을 각각 냐타낸다.3 is a cross-sectional view of a flash memory device formed according to another exemplary embodiment of the present invention, wherein a reference numeral 30 denotes a silicon substrate, 31 a p-well, 32a and 32b a gate oxide film, 33 a floating gate electrode, 34 denotes an ONO film, 35 denotes a control gate electrode, 36a denotes a source, 36b denotes n + drain, and 37 denotes p + drain.

도 3에 도시된 바와 같이 본 발명의 다른 실시예는 본 발명의 일실시예의 도 2E에 도시된 공정 즉, 소오스 이온주입을 위한 마스크(M2)를 형성한 다음, 저농도의 n형 불순물을 이온주입하여 n-소오스를 형성하는 공정을 생략한 것이다. 이러한 n-소오스를 형성하지 않더라도 소오스측의 게이트 산화막이 얇기 때문에 인가 전압이 낮더라도 이레이즈 동작이 쉽게 일어나 높은 인가 전압에 의한 오버 이레이즈 현상을 방지할 수 있다.As shown in FIG. 3, another embodiment of the present invention forms a mask M2 for the process shown in FIG. 2E of one embodiment of the present invention, that is, source ion implantation, and then implants a low concentration of n-type impurities. Thus eliminating the process of forming an n - source. Even if the n - source is not formed, since the gate oxide film on the source side is thin, an erase operation can be easily performed even at a low applied voltage, thereby preventing over erasure due to a high applied voltage.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 본 발명은 플래시 메모리 장치의 소오스측의 게이트 산화막 두께를 주위보다 얇게 형성함으로써 오버 이레이즈를 방지하여 플래시 메모리 장치의 특성을 향상시키는 효과가 있다.As described above, the present invention has an effect of improving the characteristics of the flash memory device by preventing over erasure by forming the gate oxide film thickness on the source side of the flash memory device to be thinner than the surroundings.

Claims (9)

제1 불순물 웰이 형성된 반도체 기판;A semiconductor substrate on which first impurity wells are formed; 상기 반도체 기판 상부에 제1 접합부측이 제2 접합부측에 비해 얇게 형성된 게이트 절연막;A gate insulating film formed on the semiconductor substrate thinner than a second junction part side at a first junction part side; 상기 게이트 절연막 상부에 차례로 적층된 부유 게이트 전극, 유전막 및 제어 게이트 전극;A floating gate electrode, a dielectric film, and a control gate electrode sequentially stacked on the gate insulating film; 제2 불순물로 도핑된 제1 접합부, 및A first junction doped with a second impurity, and 제1 불순물 및 제2 불순물 영역이 차례로 적층된 제2 접합부를 구비하여 이루어진 플래시 메모리 장치.A flash memory device comprising a second junction in which a first impurity and a second impurity region are sequentially stacked. 제 1 항에 있어서,The method of claim 1, 상기 제1 접합층측의 상기 게이트 절연막이 약 50Å 내지 약 200Å 두께인 것을 특징으로하는 플래시 메모리 장치.And the gate insulating film on the side of the first bonding layer is about 50 mW to about 200 mW thick. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 접합부는The first junction portion 저농도의 제2 불순물 영역 및 고농도의 제2 불순물 영역을 구비하는 것을 특징으로하는 플래시 메모리 장치.A flash memory device comprising a low concentration of a second impurity region and a high concentration of a second impurity region. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 접합부는The first junction portion 고농도의 제2 불순물 영역으로 이루어진 것을 특징으로하는 플래시 메모리 장치.A flash memory device comprising a high concentration of second impurity regions. 제1 불순물 웰이 형성된 반도체 기판상에 제1 게이트 절연막을 형성하는 단계;Forming a first gate insulating film on the semiconductor substrate on which the first impurity well is formed; 제1 접합층이 형성되는 영역 상의 상기 제1 게이트 산화막을 식각하기 위한 마스크를 형성하는 단계;Forming a mask for etching the first gate oxide film on the region where the first bonding layer is formed; 상기 마스크를 제거하고, 전체구조 상부에 제2 게이트 절연막을 형성하는 단계;Removing the mask and forming a second gate insulating layer on the entire structure; 상기 제2 게이트 절연막 상부에 부유 게이트 전극, 유전막, 제어 게이트 전극을 차례로 형성하는 단계, 및Sequentially forming a floating gate electrode, a dielectric film, and a control gate electrode on the second gate insulating film, and 상기 반도체 기판 상에 제1 접합층 및 제2 접합층을 형성하는 단계를 포함하여 이루어진 플래시 메모리 장치 제조방법.Forming a first bonding layer and a second bonding layer on the semiconductor substrate. 제 5 항에 있어서,The method of claim 5, 상기 제1 접합층 및 제2 접합층을 형성하는 단계는Forming the first bonding layer and the second bonding layer 전체구조 상부에 고농도의 제2 불순물을 이온주입하는 단계;Ion implanting a high concentration of a second impurity on the entire structure; 상기 제2 접합층 형성을 위한 이온주입 마스크를 형성하고, 고농도의 제1 불순물을 이온주입한 다음, 상기 이온주입 마스크를 제거하는 단계, 및Forming an ion implantation mask for forming the second bonding layer, ion implanting a high concentration of first impurities, and then removing the ion implantation mask, and 열처리하는 단계를 포함하여 이루어진 것을 특징으로하는 플래시 메모리 장치 제조방법.A flash memory device manufacturing method comprising the step of heat treatment. 제 6 항에 있어서,The method of claim 6, 상기 제1 접합층 및 제2 접합층을 형성하는 단계는Forming the first bonding layer and the second bonding layer 상기 이온주입 마스크를 제거하는 단계 이후에 상기 제1 접합층을 형성하기 위한 이온주입 마스크를 형성하고, 저농도의 제2 불순물을 이온주입한 다음, 사용된 상기 마스크를 제거하는 단계를 더 포함하여 이루어진 것을 특징으로하는 플래시 메모리 장치 제조방법.And after removing the ion implantation mask, forming an ion implantation mask for forming the first bonding layer, implanting a low concentration of a second impurity, and then removing the mask used. Method for manufacturing a flash memory device, characterized in that. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서The method according to any one of claims 5 to 7. 상기 제1 게이트 절연막은 약 100Å 내지 약 300Å 두께인 것을 특징으로하는 플래시 메모리 장치 제조방법.And the first gate insulating film is about 100 microseconds to about 300 microns thick. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서The method according to any one of claims 5 to 7. 상기 제2 게이트 절연막은 약 50Å 내지 약 200Å 두께인 것을 특징으로하는 플래시 메모리 장치 제조방법.And the second gate insulating film is about 50 microseconds to about 200 microns thick.
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