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JP7267882B2 - Method for calibrating substrates, patterns, and metrology equipment - Google Patents

Method for calibrating substrates, patterns, and metrology equipment Download PDF

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Description

本発明の実施形態は、基板、パターン、及び計測装置の較正方法に関する。 Embodiments of the present invention relate to substrates, patterns, and methods for calibrating metrology devices.

パターンの延伸方向の粗度であるＬＥＲ（Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ）は半導体装置の特性に大きく影響する。測長ＳＥＭ等の計測装置による計測に基づいてＬＥＲを算出する場合、較正により計測装置のノイズを差し引く必要がある。 LER (Line Edge Roughness), which is roughness in the extending direction of the pattern, greatly affects the characteristics of the semiconductor device. When calculating the LER based on the measurement by a measurement device such as a critical dimension SEM, it is necessary to subtract the noise of the measurement device by calibration.

特開平１１－３２６２４７号公報JP-A-11-326247 特開平４－２７４３３３号公報JP-A-4-274333

１つの実施形態は、計測装置の較正の精度を向上させることができる基板、パターン、及び計測装置の較正方法を提供することを目的とする。 An object of one embodiment is to provide a substrate, a pattern, and a method of calibrating a metrology device that can improve the accuracy of calibration of the metrology device.

実施形態のパターンは、＜１１１＞方向に交わる方向に延び、延伸方向の側面が少なくとも１つの｛１１１｝結晶面を有する第１および第２のラインパターンを備え、前記第１のラインパターンの前記側面が有する第１のラフネスは所定値未満であり、前記第２のラインパターンの前記側面は、前記第１のラフネスよりも大きい第２のラフネスを有し、前記第１のラインパターンは、前記第２のラインパターンよりも、＜１１１＞方向に直交する方向に近い第１の方向に延伸し、前記第２のラインパターンは、前記第１のラインパターンの前記延伸方向に対して斜交する第２の方向に延伸し、前記第２のラインパターンの前記側面は第１の周期で現れる原子ステップを有する。 The pattern of the embodiment comprises first and second line patterns extending in a direction crossing the <111> direction and having at least one {111} crystal plane on a side surface in the extending direction, wherein the A first roughness of a side surface is less than a predetermined value, the side surface of the second line pattern has a second roughness greater than the first roughness, and the first line pattern has a second roughness greater than the first roughness. The second line pattern extends in a first direction closer to a direction orthogonal to the <111> direction than the second line pattern, and the second line pattern obliquely crosses the extending direction of the first line pattern. Extending in a second direction, the side surface of the second line pattern has atomic steps occurring at a first period .

図１は、実施形態１にかかる試料の構成の一例を模式的に示す平面図である。FIG. 1 is a plan view schematically showing an example of the configuration of a sample according to Embodiment 1. FIG. 図２は、実施形態１にかかる試料が有するパターンの構成を模式的に示す図である。FIG. 2 is a diagram schematically showing the structure of the pattern of the sample according to the first embodiment; 図３は、実施形態１にかかる試料の製造方法の手順の一例を示す模式図である。FIG. 3 is a schematic diagram showing an example of the procedure of the sample manufacturing method according to the first embodiment. 図４は、実施形態１にかかる計測装置の構成の一例を示す模式図である。FIG. 4 is a schematic diagram illustrating an example of the configuration of the measuring device according to the first embodiment; 図５は、実施形態１にかかる計測装置の制御部が備えるハードウェア構成の一例を示すブロック図である。5 is a block diagram illustrating an example of a hardware configuration included in a control unit of the measuring device according to the first embodiment; FIG. 図６は、実施形態１にかかる試料のパターンが示すＬＥＲのＰＳＤを模式的に示すグラフである。FIG. 6 is a graph schematically showing the PSD of the LER indicated by the sample pattern according to the first embodiment. 図７は、実施形態１にかかる試料および任意のサンプルのラインパターンが示すＬＥＲ及び自己相関長の実測値の一例を示すグラフである。7 is a graph showing an example of measured values of LER and autocorrelation length indicated by line patterns of a sample and an arbitrary sample according to the first embodiment; FIG. 図８は、実施形態１にかかる試料および任意のサンプルのラインパターンが示すＬＥＲ及び自己相関長の較正後の実測値の一例を示すグラフである。8 is a graph showing an example of measured values after calibration of LER and autocorrelation length indicated by line patterns of a sample and an arbitrary sample according to Embodiment 1. FIG. 図９は、実施形態１にかかる試料を用いた計測装置の較正方法の手順の一例を示すフロー図である。FIG. 9 is a flow chart showing an example of the procedure of the method for calibrating the measuring device using the sample according to the first embodiment. 図１０は、実施形態１の変形例１にかかる試料が有するパターンの構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a pattern configuration of a sample according to Modification 1 of Embodiment 1. FIG. 図１１は、実施形態１の変形例２にかかる試料が有するパターンの構成を模式的に示す平面図である。FIG. 11 is a plan view schematically showing a configuration of a pattern of a sample according to Modification 2 of Embodiment 1. FIG. 図１２は、或るラインパターンが有する各種結晶面を示す模式図である。FIG. 12 is a schematic diagram showing various crystal planes of a certain line pattern. 図１３は、実施形態２にかかる試料の材料となるＳＯＩウェハと、試料が有するラインパターンとを模式的に示す断面図である。FIG. 13 is a cross-sectional view schematically showing an SOI wafer as a material of a sample according to Embodiment 2 and a line pattern of the sample. 図１４は、実施形態２の変形例１にかかる試料の構成の一例を模式的に示す平面図である。14 is a plan view schematically showing an example of the configuration of a sample according to Modification 1 of Embodiment 2. FIG. 図１５は、実施形態２の変形例１にかかるラインパターンから得られる画像の信号強度プロファイルを示すグラフである。15 is a graph showing a signal intensity profile of an image obtained from a line pattern according to Modification 1 of Embodiment 2. FIG. 図１６は、実施形態３にかかるラインパターンの形成方法の手順の一例を示す平面図である。FIG. 16 is a plan view showing an example of the procedure of the line pattern forming method according to the third embodiment. 図１７は、実施形態４にかかるラインパターンの形成方法の手順の一例を示す断面図である。17A and 17B are cross-sectional views showing an example of the procedure of the line pattern forming method according to the fourth embodiment. 図１８は、実施形態４にかかるラインパターンの形成方法の手順の一例を示す断面図である。18A and 18B are cross-sectional views showing an example of the procedure of the line pattern forming method according to the fourth embodiment.

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。 BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in detail below with reference to the drawings. In addition, the present invention is not limited by the following embodiments. In addition, components in the following embodiments include those that can be easily assumed by those skilled in the art or substantially the same components.

なお、本明細書において、（ｈｋｌ）は特定の結晶面を示し、｛ｈｋｌ｝は等価な結晶面を示し、＜ｈｋｌ＞は等価な方向を示す。 In this specification, (hkl) indicates a specific crystal plane, {hkl} indicates an equivalent crystal plane, and <hkl> indicates an equivalent direction.

［実施形態１］
以下、図面を参照して、実施形態１について詳細に説明する。 [Embodiment 1]
Embodiment 1 will be described in detail below with reference to the drawings.

（試料の構成例）
図１は、実施形態１にかかる試料１の構成の一例を模式的に示す平面図である。試料１は、例えば測長ＳＥＭ（ＣＤ－ＳＥＭ：Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等の計測装置の較正用試料として用いられる。 (Sample configuration example)
FIG. 1 is a plan view schematically showing an example of the configuration of a sample 1 according to Embodiment 1. FIG. The sample 1 is used as a calibration sample for a measurement device such as a CD-SEM (Critical Dimension Scanning Electron Microscope).

図１に示すように、試料１は例えば矩形状の平板である。試料１の主面にはパターン１０が配置されている。パターン１０は、第１のラインパターンとしてのラインパターン１１、第２のラインパターンとしてのラインパターン１２、及び第３のラインパターンとしてのラインパターン１３を含む。これらの詳細については後述する。 As shown in FIG. 1, the sample 1 is, for example, a rectangular flat plate. A pattern 10 is arranged on the main surface of the sample 1 . The pattern 10 includes a line pattern 11 as a first line pattern, a line pattern 12 as a second line pattern, and a line pattern 13 as a third line pattern. Details of these will be described later.

試料１は、例えば（１１０）面を主面とするシリコン製の１５０ｍｍ基板または２００ｍｍ基板からチップ状に切り出されたものである。よって、試料１の主面は（１１０）面となっている。また、試料１の主面に沿う方向は＜１１１＞方向であり、主面と直交する方向が＜１１０＞方向である。 The sample 1 is, for example, cut into chips from a 150 mm or 200 mm substrate made of silicon having the (110) plane as the main surface. Therefore, the main surface of sample 1 is the (110) plane. The direction along the main surface of Sample 1 is the <111> direction, and the direction perpendicular to the main surface is the <110> direction.

試料１は、例えばザグリ１ｃを有する１５０ｍｍ基板、２００ｍｍ基板、または３００ｍｍ基板等のウェハＷにはめ込まれて用いられる。これにより、それぞれ１５０ｍｍ基板用、２００ｍｍ基板用、３００ｍｍ基板用等の異なる搬送系を有する種々の計測装置において試料１を用いることができる。 The sample 1 is used by being fitted in a wafer W such as a 150 mm substrate, a 200 mm substrate, or a 300 mm substrate having a counterbore 1c. As a result, the sample 1 can be used in various measurement apparatuses having different transfer systems, such as those for 150 mm substrates, 200 mm substrates, and 300 mm substrates.

図２は、実施形態１にかかる試料１が有するパターン１０の構成を模式的に示す図である。図２（ａ）～（ｃ）はパターン１０の平面図であり、図２（ｄ）～（ｆ）はパターン１０の斜視図である。 FIG. 2 is a diagram schematically showing the structure of the pattern 10 of the sample 1 according to the first embodiment. 2A to 2C are plan views of the pattern 10, and FIGS. 2D to 2F are perspective views of the pattern 10. FIG.

図２に示すように、パターン１０が有するラインパターン１１～１３は、それぞれ複数のラインを備えるラインアンドスペース（ＬＳ）パターンである。複数のラインは、シリコンが有するダイアモンド構造の結晶方位である＜１１１＞方向と交わる方向に延びる。＜１１１＞方向と交わる方向とは、例えば＜１１１＞方向と直交する方向である。また例えば、＜１１１＞方向と交わる方向は、＜１１１＞方向と完全に直交していなくともよい。 As shown in FIG. 2, line patterns 11 to 13 of pattern 10 are line and space (LS) patterns each having a plurality of lines. A plurality of lines extend in a direction crossing the <111> direction, which is the crystal orientation of the diamond structure of silicon. The direction crossing the <111> direction is, for example, a direction perpendicular to the <111> direction. Further, for example, the direction crossing the <111> direction may not be completely orthogonal to the <111> direction.

より具体的には、ラインパターン１１は、ラインパターン１１～１３のうち、＜１１１＞方向に直交する方向に最も近い方向に延伸している。ラインパターン１２は、ラインパターン１１に対して例えば時計回りに０．２°回転している。ラインパターン１３は、ラインパターン１１に対して例えば時計回りに０．４°回転している。 More specifically, the line pattern 11 extends in the direction closest to the direction orthogonal to the <111> direction among the line patterns 11-13. The line pattern 12 is rotated clockwise by 0.2°, for example, with respect to the line pattern 11 . The line pattern 13 is rotated clockwise by 0.4°, for example, with respect to the line pattern 11 .

複数のラインの上面１１ｔ～１３ｔは、試料１の主面である（１１０）面から構成される。複数のラインの延伸方向の側面１１ｓ～１３ｓは、少なくとも１つの｛１１１｝結晶面を有する。ラインパターン１１は、＜１１１＞方向に略直交しており、その側面１１ｓは略単一の１つの｛１１１｝結晶面から構成される。そして、ラインパターン１１の側面１１ｓの粗度、つまり、ＬＥＲ（Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ）は略ゼロである。 The upper surfaces 11t to 13t of the plurality of lines are composed of the (110) plane, which is the main surface of the sample 1. FIG. The side faces 11s to 13s of the plurality of lines in the drawing direction have at least one {111} crystal face. The line pattern 11 is substantially orthogonal to the <111> direction, and its side surface 11s is composed of substantially a single {111} crystal plane. The roughness of the side surface 11s of the line pattern 11, that is, the LER (Line Edge Roughness) is substantially zero.

ラインパターン１２は、＜１１１＞方向に直交する方向から若干回転している。この場合、ラインパターン１２の側面１２ｓには、結晶学的な周期を持って原子ステップ１２ａが現れる。 The line pattern 12 is slightly rotated from the direction perpendicular to the <111> direction. In this case, atomic steps 12a appear on the side surface 12s of the line pattern 12 with a crystallographic periodicity.

ここで、原子ステップとは、結晶表面上に現れる１原子～数原子で構成される原子層の段差のことである。原子ステップの大きさは結晶面によって決まっている。シリコンの｛１１１｝面の場合、１原子で構成される原子ステップは３．１４Å（約０．３ｎｍ）である。原子ステップの周期は、すなわち原子ステップの間隔のことであり、ラインパターンの延伸方向と結晶方位とのずれ量によって異なる。ずれ量が大きいと原子ステップの間隔は狭くなり、ずれ量が小さいと原子ステップの間隔は広くなる。 Here, the atomic step is a step of an atomic layer composed of one to several atoms appearing on the crystal surface. The size of the atomic step is determined by the crystal plane. In the case of the {111} plane of silicon, the atomic step composed of one atom is 3.14 Å (approximately 0.3 nm). The period of atomic steps is the interval between atomic steps, and varies depending on the amount of deviation between the extending direction of the line pattern and the crystal orientation. If the shift amount is large, the atomic step interval will be narrow, and if the shift amount is small, the atomic step interval will be wide.

側面１２ｓの周期的な原子ステップ１２ａによって、ラインパターン１２は所定のＬＥＲを有する。例えば原子ステップ１２ａが１原子で構成されている場合には、ラインパターン１２のＬＥＲは０．３ｎｍ、３σでは０．９ｎｍである。 Due to the periodic atomic steps 12a on the side surfaces 12s, the line pattern 12 has a given LER. For example, when the atomic step 12a is composed of one atom, the LER of the line pattern 12 is 0.3 nm and 0.9 nm at 3σ.

ラインパターン１３は、＜１１１＞方向に直交する方向からラインパターン１２よりも更に回転している。このため、ラインパターン１３の側面１３ｓには、ラインパターン１２よりも短い周期で原子ステップ１３ａが現れる。ラインパターン１３は、例えばラインパターン１２と同じＬＥＲを有する。 The line pattern 13 is rotated further than the line pattern 12 from the direction perpendicular to the <111> direction. For this reason, atomic steps 13 a appear on the side surface 13 s of the line pattern 13 with a shorter period than the line pattern 12 . Line pattern 13 has the same LER as line pattern 12, for example.

（試料の製造方法）
次に、図３を用いて、実施形態１の試料１の製造方法について説明する。図３は、実施形態１にかかる試料１の製造方法の手順の一例を示す模式図である。 (Sample manufacturing method)
Next, a method for manufacturing Sample 1 of Embodiment 1 will be described with reference to FIG. FIG. 3 is a schematic diagram showing an example of the procedure of the method for manufacturing the sample 1 according to the first embodiment.

図３（ａ）に示すように、（１１０）面を主面とするシリコン製のウェハ１ｗに、条件出し用のラインＬａ～Ｌｅを形成する。ラインＬａ～Ｌｅは、アライメントマークＭＫｓを基準にして、時計回りに例えば０．１°ずつ回転している。それぞれのラインＬａ～ＬｅにもアライメントマークＭＫａ～ＭＫｅが設けられる。 As shown in FIG. 3A, lines La to Le for setting conditions are formed on a silicon wafer 1w having a (110) plane as a principal surface. The lines La to Le are rotated clockwise by 0.1°, for example, with respect to the alignment mark MKs. Alignment marks MKa to MKe are also provided on the respective lines La to Le.

このようなラインＬａ～Ｌｅ及びアライメントマークＭＫａ～ＭＫｅ，ＭＫｓは、例えば電子線描画等によりレジストパターンを形成し、このレジストパターンをマスクに、ＫＯＨ溶液等のアルカリ性エッチング溶液で、ウェハ１ｗを所定深さまでウェットエッチングすることで得られる。 Such lines La to Le and alignment marks MKa to MKe and MKs are formed by forming a resist pattern by, for example, electron beam drawing. obtained by wet etching up to

ＫＯＨ溶液等を用いたウェットエッチングでは、結晶面によってウェットエッチング速度が異なる。それぞれのラインＬａ～Ｌｅの側面にはウェットエッチング速度が最も遅い｛１１１｝結晶面が現れる。原子ステップは、ラインＬａ～Ｌｅの延伸方向が完璧な結晶面方位から若干ずれることで生じる。 In wet etching using a KOH solution or the like, the wet etching rate differs depending on the crystal plane. A {111} crystal plane having the slowest wet etching rate appears on the side surface of each of the lines La to Le. Atomic steps occur when the extending directions of the lines La to Le deviate slightly from the perfect crystal plane orientation.

このように得られたラインＬａ～Ｌｅのうち、どのラインＬａ～Ｌｅが＜１１１＞方向と直交する方向に最も近い延伸方向を有するかを確認する。つまり、原子ステップが生じていないもの、あるいは、ラインＬａ～Ｌｅのうち原子ステップが最も少ないものを選べばよい。ここでは、ラインＬｂがそれに該当するものとする。この場合、ラインＬｂと同じ回転角度となるようラインパターン１１を形成する。 Among the lines La to Le thus obtained, it is confirmed which of the lines La to Le has the drawing direction closest to the direction perpendicular to the <111> direction. In other words, the line in which no atomic steps are generated or the line in which the atomic steps are the least among the lines La to Le should be selected. Here, the line Lb shall correspond to it. In this case, the line pattern 11 is formed so as to have the same rotation angle as the line Lb.

図３（ｂ）に示すように、ラインパターン１１を形成する際には、ラインＬｂに設けられたアライメントマークＭＫｂと、基準となるアライメントマークＭＫｓとに合わせてレジストパターンを形成し、ウェハ１ｗをウェットエッチングする。 As shown in FIG. 3B, when forming the line pattern 11, a resist pattern is formed in accordance with the alignment mark MKb provided on the line Lb and the reference alignment mark MKs to form the wafer 1w. Wet etch.

ラインパターン１２を形成する際には、ラインＬｂから０．２°回転しているラインＬｄのアライメントマークＭＫｄと、アライメントマークＭＫｓとに合わせてレジストパターンを形成し、ウェハ１ｗをウェットエッチングする。 When forming the line pattern 12, a resist pattern is formed in accordance with the alignment mark MKd of the line Ld rotated by 0.2° from the line Lb and the alignment mark MKs, and the wafer 1w is wet-etched.

ラインパターン１３を形成する際には、ラインＬｄから更に０．２°回転しているラインのアライメントマークと、アライメントマークＭＫｓとに合わせてレジストパターンを形成し、ウェハ１ｗをウェットエッチングする。 When forming the line pattern 13, a resist pattern is formed in accordance with the alignment mark of the line rotated by 0.2° from the line Ld and the alignment mark MKs, and the wafer 1w is wet-etched.

これにより、各ラインパターン１１～１３の側面には｛１１１｝結晶面が現れる。また、＜１１１＞と直交する方向からの回転角度に応じて、側面に原子ステップが形成されていく。 As a result, {111} crystal planes appear on the side surfaces of the line patterns 11-13. Further, atomic steps are formed on the side surface according to the rotation angle from the direction orthogonal to <111>.

以上により、実施形態１の試料１が製造される。 As described above, the sample 1 of the first embodiment is manufactured.

（計測装置の構成例）
次に、図４及び図５を用いて、試料１を用いた較正が行われる計測装置２００の構成例について説明する。図４は、実施形態１にかかる計測装置２００の構成の一例を示す模式図である。計測装置２００は、例えばパターンの寸法変換差やＬＥＲ等を計測する測長ＳＥＭとして構成されている。 (Configuration example of measuring device)
Next, a configuration example of the measurement device 200 that performs calibration using the sample 1 will be described with reference to FIGS. 4 and 5. FIG. FIG. 4 is a schematic diagram showing an example of the configuration of the measuring device 200 according to the first embodiment. The measurement apparatus 200 is configured as a length measurement SEM that measures, for example, a pattern dimension conversion difference, LER, and the like.

図４に示すように、計測装置２００は、電子ビームＥＢの照射源としての電子銃２２１が設置された鏡筒２１１と、ウェハＷが配置される試料室２１２と、計測装置２００の各部を制御する制御部２７０と、を備える。 As shown in FIG. 4, the measurement apparatus 200 controls a lens barrel 211 in which an electron gun 221 as an irradiation source of the electron beam EB is installed, a sample chamber 212 in which a wafer W is arranged, and each part of the measurement apparatus 200. and a control unit 270 that

鏡筒２１１は、閉塞された上端部と、電子ビームＥＢを通過させるために開放された下端部と、を備える筒状である。試料室２１２は、ウェハＷを収容可能に構成される。鏡筒２１１と試料室２１２とは気密に封止された状態で組み合わされている。鏡筒２１１内および試料室２１２内は、図示しないポンプ等により減圧に保持することが可能なように構成される。 The lens barrel 211 is cylindrical with a closed upper end and an open lower end for passing the electron beam EB. The sample chamber 212 is configured to accommodate the wafer W therein. The lens barrel 211 and the sample chamber 212 are combined in an airtight manner. The inside of the lens barrel 211 and the inside of the sample chamber 212 are constructed so as to be able to be kept at a reduced pressure by a pump or the like (not shown).

鏡筒２１１内には、上端部近傍から順に、電子銃２２１、集束レンズ２３１ａ，２３１ｂ、コイル２４１ａ，２４１ｂ，２４２ａ，２４２ｂ、対物レンズ２３２、及び検出器２５１が設置される。 Inside the lens barrel 211, an electron gun 221, focusing lenses 231a and 231b, coils 241a, 241b, 242a and 242b, an objective lens 232, and a detector 251 are installed in this order from the vicinity of the upper end.

電子銃２２１は、鏡筒２１１内下方に向かって電子ビームＥＢを照射する。電子銃２２１から照射された電子ビームＥＢは、鏡筒２１１の長軸方向に沿うように進行する。 The electron gun 221 emits an electron beam EB downward inside the barrel 211 . An electron beam EB emitted from the electron gun 221 travels along the longitudinal direction of the lens barrel 211 .

集束レンズ２３１ａ，２３１ｂは、鏡筒２１１の光軸を中心として同心円状に巻かれた電磁コイルであって、磁界により電子ビームＥＢを集束させる。 The focusing lenses 231a and 231b are electromagnetic coils concentrically wound around the optical axis of the lens barrel 211, and focus the electron beam EB by a magnetic field.

コイル２４１ａ，２４１ｂ，２４２ａ，２４２ｂは、電子ビームＥＢを偏向させるため、または非点収差補正をするため、２つで１組になった電磁コイルであって、鏡筒２１１の光軸に対して互いに対称に配置される。 The coils 241a, 241b, 242a, and 242b are two electromagnetic coils for deflecting the electron beam EB or correcting astigmatism. arranged symmetrically to each other.

対物レンズ２３２は、鏡筒２１１の光軸を中心として同心円状に巻かれた電磁コイルであって、磁界によりウェハＷへ向かって出射した電子ビームＥＢを集束させる。 The objective lens 232 is an electromagnetic coil concentrically wound around the optical axis of the lens barrel 211, and converges the electron beam EB emitted toward the wafer W by a magnetic field.

検出器２５１は、電子ビームＥＢが入射されたウェハＷから発生した二次電子を検出する。 The detector 251 detects secondary electrons generated from the wafer W on which the electron beam EB is incident.

試料室２１２内には、ウェハＷが載置されるウェハステージ２６１が設置されている。ウェハステージ２６１にはアクチュエータ２６２が取り付けられ、ウェハステージ２６１を前後左右に駆動可能に構成される。ウェハステージ２６１が駆動することで、ウェハＷ上の所定のポイントに電子ビームＥＢを照射して、ウェハＷに入射させることができる。 A wafer stage 261 on which the wafer W is mounted is installed in the sample chamber 212 . An actuator 262 is attached to the wafer stage 261 so that the wafer stage 261 can be driven forward, backward, leftward, and rightward. By driving the wafer stage 261 , a predetermined point on the wafer W can be irradiated with the electron beam EB to be incident on the wafer W. FIG.

制御部２７０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、記憶装置、及びＩ／Ｏポート等を備えたコンピュータとして構成されている。 The control unit 270 is configured as a computer including a CPU (Central Processing Unit), a RAM (Random Access Memory), a storage device, an I/O port, and the like.

図５は、実施形態１にかかる計測装置２００の制御部２７０が備えるハードウェア構成の一例を示すブロック図である。 FIG. 5 is a block diagram showing an example of a hardware configuration included in the control unit 270 of the measuring device 200 according to the first embodiment.

図１に示すように、計測装置２００の制御部２７０は、ＣＰＵ２０１、記憶装置としてのＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２０２、ＲＡＭ２０３、表示部２０４、入力部２０５、及びＩＯポート２０６を有している。制御部２７０では、これらのＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、表示部２０４、入力部２０５、及びＩＯポート２０６がバスラインを介して接続されている。 As shown in FIG. 1 , the control unit 270 of the measuring device 200 has a CPU 201 , a ROM (Read Only Memory) 202 as a storage device, a RAM 203 , a display unit 204 , an input unit 205 and an IO port 206 . In the control unit 270, the CPU 201, ROM 202, RAM 203, display unit 204, input unit 205, and IO port 206 are connected via bus lines.

ＣＰＵ２０１は、各種制御プログラムを用いて計測装置２００により計測を行う。また、ＣＰＵ２０１は、コンピュータプログラムである較正プログラム２０７を用いて計測装置２００の較正を行う。較正プログラム２０７は、コンピュータで実行可能な、較正を行うための複数の命令を含むコンピュータ読取り可能な記録媒体を有するコンピュータプログラムプロダクトである。較正プログラム２０７では、これらの複数の命令が、計測装置２００の較正処理をコンピュータに実行させる。 The CPU 201 performs measurement with the measuring device 200 using various control programs. The CPU 201 also calibrates the measuring device 200 using a calibration program 207, which is a computer program. The calibration program 207 is a computer program product having a computer readable recording medium containing a plurality of computer-executable instructions for performing a calibration. In the calibration program 207 , these multiple instructions cause the computer to perform the calibration process for the measuring device 200 .

表示部２０４は、液晶モニタなどの表示装置であり、ＣＰＵ２０１からの指示に基づいて、計測装置２００による計測結果や較正パラメータなどを表示する。入力部２０５は、マウスやキーボードを備えて構成され、使用者から外部入力される計測や較正に必要なパラメータ等の指示情報を入力する。入力部２０５へ入力された指示情報は、ＣＰＵ２０１へ送られる。 A display unit 204 is a display device such as a liquid crystal monitor, and displays measurement results, calibration parameters, and the like of the measurement device 200 based on instructions from the CPU 201 . The input unit 205 is configured with a mouse and a keyboard, and inputs instruction information such as parameters necessary for measurement and calibration input from the outside by the user. The instruction information input to the input unit 205 is sent to the CPU 201 .

ＩＯポート２０６は、電子銃２２１、集束レンズ２３１ａ，２３１ｂ、コイル２４１ａ，２４１ｂ，２４２ａ，２４２ｂ、対物レンズ２３２、検出器２５１、及びウェハステージ２６１のアクチュエータ２６２等に接続されている。 The IO port 206 is connected to an electron gun 221, focusing lenses 231a, 231b, coils 241a, 241b, 242a, 242b, an objective lens 232, a detector 251, an actuator 262 of a wafer stage 261, and the like.

ＣＰＵ２０１は、ＲＯＭ２０２等から読み出した制御プログラムの内容に沿うように、ＩＯポート２０６を介して、電子銃２２１、集束レンズ２３１ａ，２３１ｂ、コイル２４１ａ，２４１ｂ，２４２ａ，２４２ｂ、対物レンズ２３２、検出器２５１、及びウェハステージ２６１のアクチュエータ２６２等を制御する。 The CPU 201 controls the electron gun 221, the condenser lenses 231a and 231b, the coils 241a, 241b, 242a and 242b, the objective lens 232, and the detector 251 through the IO port 206 so as to comply with the contents of the control program read from the ROM 202 or the like. , and the actuator 262 of the wafer stage 261 and the like.

較正プログラム２０７は、較正パラメータ等と共にＲＯＭ２０２内に格納されており、バスラインを介してＲＡＭ２０３へロードされる。図５では、較正プログラム２０７がＲＡＭ２０３へロードされた状態を示している。 A calibration program 207 is stored in the ROM 202 together with calibration parameters and the like, and loaded into the RAM 203 via the bus line. FIG. 5 shows the calibration program 207 loaded into the RAM 203 .

ＣＰＵ２０１はＲＡＭ２０３内にロードされた較正プログラム２０７を実行する。具体的には、制御部２７０では、使用者による入力部２０５からの指示入力に従って、ＣＰＵ２０１がＲＯＭ２０２内から較正プログラム２０７を読み出してＲＡＭ２０３内のプログラム格納領域に展開して各種較正処理を実行する。ＣＰＵ２０１は、この各種較正処理に際して生じる各種データをＲＡＭ２０３内に形成されるデータ格納領域に一時的に記憶させておく。較正処理が終了すると較正パラメータは更新される。 CPU 201 executes calibration program 207 loaded into RAM 203 . Specifically, in the control unit 270, the CPU 201 reads out the calibration program 207 from the ROM 202 according to the instruction input from the input unit 205 by the user, develops it in the program storage area in the RAM 203, and executes various calibration processes. The CPU 201 temporarily stores various data generated during the various calibration processes in a data storage area formed within the RAM 203 . The calibration parameters are updated when the calibration process is finished.

制御部２７０で実行される較正プログラム２０７はモジュール構成となっており、これらが主記憶装置上にロードされ、主記憶装置上に生成される。 The calibration program 207 executed by the control unit 270 has a module configuration, which is loaded onto the main storage device and generated on the main storage device.

（計測装置の較正方法）
次に、図６～図９を用いて、実施形態１の試料１を用いて実施される計測装置２００の較正方法について説明する。 (Method for calibrating measuring device)
Next, a method for calibrating the measurement device 200 using the sample 1 of Embodiment 1 will be described with reference to FIGS. 6 to 9. FIG.

計測装置２００の較正は、例えばパターンのＬＥＲ及び自己相関長（Ｃｏｒｒｅｌａｔｉｏｎ Ｌｅｎｇｔｈ）ξに対して行われる。自己相関長ξは、同じ周期構造がどれくらいの間隔で繰り返されるかの指標である。試料１が有するパターン１０のＬＥＲに関して言えば、自己相関長ξは原子ステップが現れる間隔に相当する。試料１と異なり、ランダムなＬＥＲを有する実パターンの計測において、ＬＥＲの値そのものに加え、自己相関長ξは重要なパラメータの１つであり、これを正確に較正することも非常に重要である。 Calibration of metrology apparatus 200 is performed, for example, on LER and autocorrelation length ξ of the pattern. The autocorrelation length ξ is an index of how often the same periodic structure is repeated. Regarding the LER of the pattern 10 of the sample 1, the autocorrelation length ξ corresponds to the interval at which atomic steps appear. Unlike sample 1, in the measurement of real patterns with random LER, the autocorrelation length ξ is one of the important parameters in addition to the LER value itself, and it is also very important to calibrate it accurately. .

試料１は、所定の結晶面と、その結晶面に現れる原子ステップを利用した既知のＬＥＲ及び自己相関長ξを有する較正用試料である。また、試料１の有するＬＥＲは非常に小さい。このような試料１を用いることで、計測装置２００を精度よく較正することができる。 A sample 1 is a calibration sample having a predetermined crystal plane and a known LER and autocorrelation length ξ using atomic steps appearing on the crystal plane. Also, the LER of sample 1 is very small. By using such a sample 1, the measuring device 200 can be accurately calibrated.

図６は、実施形態１にかかる試料１のパターン１０が示すＬＥＲのパワースペクトル密度関数（ＰＳＤ：Ｐｏｗｅｒ Ｓｐｅｃｔｒａｌ Ｄｅｎｓｉｔｙ Ｆｕｎｃｔｉｏｎ）を模式的に示すグラフである。ＰＳＤは、連続信号が周波数帯域ごとに持つパワー分布を表す。 FIG. 6 is a graph schematically showing the LER power spectral density function (PSD) indicated by the pattern 10 of the sample 1 according to the first embodiment. PSD represents the power distribution that a continuous signal has for each frequency band.

図６のグラフの横軸は周波数（ｆ）であり、縦軸はＰＳＤである。また、グラフの実線は計測装置２００によるパターン１０の実測値であり、破線は実測値の正確度の許容範囲を示す。また、グラフの一点鎖線は、計測装置２００で得られる画像のノイズ成分を除去した値をプロットしたものである。 The horizontal axis of the graph in FIG. 6 is frequency (f), and the vertical axis is PSD. Also, the solid line in the graph is the measured value of the pattern 10 by the measuring device 200, and the dashed line indicates the allowable range of accuracy of the measured value. Also, the dashed-dotted line in the graph plots values obtained by removing noise components from the image obtained by the measuring device 200 .

パターン１０が有するＬＥＲの自己相関長ξは、例えばグラフの低周波の平坦領域の値から１／ｅ下がったポイントＰ１～Ｐ３における周波数の逆数として求めることができる。ここで、「ｅ」は自然対数の底である。 The LER autocorrelation length ξ of the pattern 10 can be obtained, for example, as the reciprocal of the frequency at points P1 to P3 that are 1/e below the value in the low-frequency flat region of the graph. where "e" is the base of the natural logarithm.

図６（ａ）に示すように、ＬＥＲがゼロと見做せ、自己相関長ξが無限大となるラインパターン１１のＰＳＤは、理想的にはデルタ関数となる。ただし、計測装置２００の画像に起因するノイズ成分が現れるため、実線で示す値が実測値として得られる。グラフのポイントＰ１から求められる自己相関長ξも無限大とはならない。 As shown in FIG. 6(a), the PSD of the line pattern 11 where the LER can be assumed to be zero and the autocorrelation length ξ is infinite is ideally a delta function. However, since noise components resulting from the image of the measuring device 200 appear, the values indicated by the solid line are obtained as actual measurement values. The autocorrelation length ξ obtained from point P1 on the graph also does not become infinite.

図６（ｂ）に示すように、所定周期の原子ステップを有するラインパターン１２のＰＳＤは、ラインパターン１１のＰＳＤよりも緩やかな傾きを示し、ポイントＰ２から求められる自己相関長ξはラインパターン１１よりも小さくなる。 As shown in FIG. 6B, the PSD of the line pattern 12 having atomic steps of a predetermined period exhibits a gentler slope than the PSD of the line pattern 11, and the autocorrelation length ξ obtained from the point P2 is the line pattern 11 be smaller than

図６（ｃ）に示すように、更に小さな周期の原子ステップを有するラインパターン１３のＰＳＤは、ラインパターン１２のＰＳＤよりも緩やかな傾きを示し、ポイントＰ３から求められる自己相関長ξはラインパターン１２よりも小さくなる。 As shown in FIG. 6(c), the PSD of the line pattern 13, which has atomic steps with a smaller period, exhibits a gentler slope than the PSD of the line pattern 12, and the autocorrelation length ξ obtained from the point P3 is the line pattern less than 12.

図７は、実施形態１にかかる試料１および任意のサンプルのラインパターン１１～１３，Ａ～Ｃが示すＬＥＲ及び自己相関長ξの実測値の一例を示すグラフである。 FIG. 7 is a graph showing an example of measured values of the LER and the autocorrelation length ξ indicated by the line patterns 11 to 13 and AC of the sample 1 and arbitrary samples according to the first embodiment.

図７（ａ）はラインパターン１１～１３のＬＥＲのグラフであり、実線が実測値を示し、破線が実測値の正確度の許容範囲を示す。グラフの横軸は各ラインパターン１１～１３を示し、グラフの縦軸はＬＥＲである。図７（ｂ）はラインパターン１１～１３自己相関長ξのグラフであり、実線が実測値を示し、破線が実測値の正確度の許容範囲を示す。グラフの横軸は各ラインパターン１１～１３を示し、グラフの縦軸は自己相関長ξである。図７（ｃ）は任意のサンプルのラインパターンＡ～ＣのＬＥＲのグラフであり、実線が実測値を示し、破線が実測値の正確度の許容範囲を示す。グラフの横軸は各ラインパターンＡ～Ｃを示し、グラフの縦軸はＬＥＲである。 FIG. 7(a) is a graph of LER for line patterns 11 to 13, where the solid line indicates the measured value and the dashed line indicates the allowable range of accuracy of the measured value. The horizontal axis of the graph indicates each line pattern 11 to 13, and the vertical axis of the graph is LER. FIG. 7(b) is a graph of the autocorrelation length ξ of the line patterns 11 to 13, where the solid line indicates the measured values and the dashed line indicates the allowable range of accuracy of the measured values. The horizontal axis of the graph indicates each line pattern 11 to 13, and the vertical axis of the graph indicates the autocorrelation length ξ. FIG. 7(c) is a graph of the LER of line patterns A to C of arbitrary samples, where the solid line indicates the measured value and the dashed line indicates the allowable range of accuracy of the measured value. The horizontal axis of the graph indicates each line pattern A to C, and the vertical axis of the graph is LER.

図７（ａ）（ｂ）の例では、ラインパターン１２，１３のＬＥＲ及び自己相関長ξの実測値は許容範囲内に入っている。しかし、ラインパターン１１のＬＥＲ及び自己相関長ξの実測値は共に許容範囲から外れている。つまり図７（ａ）（ｂ）の例では、計測装置２００は、ＬＥＲが無限小、つまり略ゼロの場合の計測値の補正が必要であることが判る。 In the examples of FIGS. 7A and 7B, the measured values of the LER and the autocorrelation length ξ of the line patterns 12 and 13 are within the allowable range. However, both the measured values of the LER of the line pattern 11 and the autocorrelation length ξ are out of the allowable range. That is, in the examples of FIGS. 7A and 7B, the measuring apparatus 200 needs to correct the measured value when the LER is infinitesimally small, that is, substantially zero.

このような状態で、任意のサンプルである実サンプルのラインパターンＡ～ＣのＬＥＲを計測すると、図７（ｃ）に示すように、やはり、ＬＥＲが小さい側のラインパターンＡの実測値が許容範囲からはずれてしまう。 In this state, when the LER of line patterns A to C of real samples, which are arbitrary samples, is measured, as shown in FIG. It goes out of range.

図８は、実施形態１にかかる試料１および任意のサンプルのラインパターン１１～１３，Ａ～Ｃが示すＬＥＲ及び自己相関長ξの較正後の実測値の一例を示すグラフである。 FIG. 8 is a graph showing an example of measured values after calibration of the LER and the autocorrelation length ξ indicated by the line patterns 11 to 13 and AC of the sample 1 and arbitrary samples according to the first embodiment.

図８（ａ）ラインパターン１１～１３ＬＥＲのグラフであり、実線が計測装置２００の較正後の実測値を示し、破線が実測値の正確度の許容範囲を示す。グラフの横軸は各ラインパターン１１～１３を示し、グラフの縦軸はＬＥＲである。図８（ｂ）はラインパターン１１～１３自己相関長ξのグラフであり、実線が計測装置２００の較正後の実測値を示し、破線が実測値の正確度の許容範囲を示す。グラフの横軸は各ラインパターン１１～１３を示し、グラフの縦軸は自己相関長ξである。図８（ｃ）は任意のサンプルのラインパターンＡ～ＣのＬＥＲのグラフであり、実線が実測値を示し、破線が実測値の正確度の許容範囲を示す。グラフの横軸は各ラインパターンＡ～Ｃを示し、グラフの縦軸はＬＥＲである。 FIG. 8(a) is a graph of line patterns 11 to 13LER, where the solid line indicates the measured values after calibration of the measuring device 200, and the dashed line indicates the allowable range of accuracy of the measured values. The horizontal axis of the graph indicates each line pattern 11 to 13, and the vertical axis of the graph is LER. FIG. 8(b) is a graph of the autocorrelation length ξ of line patterns 11 to 13, where the solid line indicates the measured values after calibration of the measuring device 200, and the dashed line indicates the allowable range of accuracy of the measured values. The horizontal axis of the graph indicates each line pattern 11 to 13, and the vertical axis of the graph indicates the autocorrelation length ξ. FIG. 8(c) is a graph of LER for line patterns A to C of arbitrary samples, where the solid line indicates the measured value and the dashed line indicates the allowable range of accuracy of the measured value. The horizontal axis of the graph indicates each line pattern A to C, and the vertical axis of the graph is LER.

図８（ａ）（ｂ）に示すように、ラインパターン１１～１３の全てのプロットが許容範囲内に入っている。既知のＬＥＲ及び自己相関長ξを有する試料１を用いた較正により、計測装置２００において、図８（ｃ）に示すように、その後の未知でランダムなＬＥＲ及び自己相関長ξを有するサンプルの精度の高い計測が可能となる。 As shown in FIGS. 8(a) and 8(b), all plots of line patterns 11-13 are within the allowable range. By calibration using sample 1 with known LER and autocorrelation length ξ, the measurement device 200 is shown in FIG. high measurement is possible.

なお、図７では、ＬＥＲが小さくなり、また、自己相関長ξが大きくなるほど計測装置２００による実測値がずれていく例について示したが、試料１で特定できる計測装置の実測値のずれの傾向はこれに限られない。計測装置によっては、ＬＥＲが大きくなり、または、自己相関長ξが小さくなるほど実測値がずれる場合や、特定のＬＥＲ及び自己相関長ξにおいて実測値がずれる場合等があり、試料１を用いればこれらの傾向を把握することができる。 FIG. 7 shows an example in which the values measured by the measuring device 200 deviate as the LER decreases and the autocorrelation length ξ increases. is not limited to this. Depending on the measuring device, the measured value may deviate as the LER increases or the autocorrelation length ξ decreases, or the measured value may deviate at a specific LER and autocorrelation length ξ. It is possible to grasp the trend of

図９は、実施形態１にかかる試料１を用いた計測装置２００の較正方法の手順の一例を示すフロー図である。 FIG. 9 is a flow diagram showing an example of a procedure of a method for calibrating the measuring device 200 using the sample 1 according to the first embodiment.

図９に示すように、計測装置２００により、試料１の各ラインパターン１１～１３を計測し、ＬＥＲ及び自己相関長ξの実測値を取得する（ステップＳ１０１）。 As shown in FIG. 9, the line patterns 11 to 13 of the sample 1 are measured by the measuring device 200 to obtain the measured values of the LER and the autocorrelation length ξ (step S101).

得られた実測値の正確度が許容範囲内か否かを判定する（ステップＳ１０２）。 It is determined whether or not the accuracy of the obtained measured value is within the allowable range (step S102).

実測値の正確度が許容範囲内でない場合には（ステップＳ１０２：Ｎｏ）、計測装置２００の較正を行う（ステップＳ１０３）。 If the accuracy of the measured value is not within the allowable range (step S102: No), the measuring device 200 is calibrated (step S103).

計測装置２００の較正後、改めて、試料１の各ラインパターン１１～１３を計測し、ＬＥＲ及び自己相関長ξの実測値を取得する（ステップＳ１０４）。 After calibrating the measurement device 200, the line patterns 11 to 13 of the sample 1 are measured again to obtain the measured values of the LER and the autocorrelation length ξ (step S104).

得られた実測値の正確度が許容範囲内か否かを判定する（ステップＳ１０２）。実測値の正確度が許容範囲内である場合には（ステップＳ１０２：Ｙｅｓ）、処理を終了する。 It is determined whether or not the accuracy of the obtained measured value is within the allowable range (step S102). If the accuracy of the measured values is within the allowable range (step S102: Yes), the process is terminated.

以上により、実施形態１の試料１を用いた計測装置２００の較正が終了する。 As described above, the calibration of the measuring device 200 using the sample 1 of the first embodiment is completed.

（比較例）
測長ＳＥＭ等の計測装置で計測されたＬＥＲはノイズの影響で大きく見積もられる傾向にある。そこで、比較例の構成として、計測装置の較正によりノイズ成分をソフトウェア上で差し引く計算手法が提案されている。 (Comparative example)
The LER measured by a measurement device such as a critical dimension SEM tends to be overestimated due to the influence of noise. Therefore, as a configuration of a comparative example, a calculation method is proposed in which noise components are subtracted on software by calibrating a measuring device.

しかしながら、計算方法が定まっておらず、同じサンプルを用いて計測したＬＥＲ及び自己相関長ξの値が異なってしまう。また、既知のＬＥＲ及び自己相関長ξを有する標準試料が存在せず、得られたＬＥＲ及び自己相関長ξの正確度を検証することができないという種々の課題がある。標準試料に関して言えば、将来的に求められる２ｎｍ以下のＬＥＲ計測を可能とするような試料が必要となってくると考えられる。 However, the calculation method is not fixed, and the values of LER and autocorrelation length ξ measured using the same sample are different. In addition, there are various problems in that there is no standard sample with known LER and autocorrelation length ξ, and the accuracy of the obtained LER and autocorrelation length ξ cannot be verified. As for the standard sample, it is considered that a sample that enables LER measurement of 2 nm or less, which is required in the future, will be required.

しかしながら、光リソグラフィや電子線リソグラフィを用いた微細加工では、２ｎｍ以下のＬＥＲを有する標準試料を意図的に作製することは非常に困難である。 However, in microfabrication using optical lithography or electron beam lithography, it is very difficult to intentionally prepare a standard sample having an LER of 2 nm or less.

実施形態１の試料１によれば、＜１１１＞方向に交わる方向に延び、延伸方向の側面が少なくとも１つの｛１１１｝結晶面を有するラインパターン１１～１３を備える。これにより、既知のＬＥＲ及び自己相関長ξを有する試料１が得られる。原子ステップに起因するＬＥＲは非常に微小であるので、試料１は例えば１ｎｍ前後のＬＥＲに基づき、計測装置２００を較正することが可能となる。 According to the sample 1 of Embodiment 1, the line patterns 11 to 13 extend in the direction intersecting the <111> direction and have at least one {111} crystal plane on the side surface in the extending direction. This gives sample 1 with known LER and autocorrelation length ξ. Since the LER caused by the atomic step is very small, it is possible to calibrate the measuring device 200 based on the LER of the sample 1, for example, around 1 nm.

実施形態１の試料１によれば、試料１は種々の大きさのウェハＷにはめ込まれて用いられる。これにより、様々な計測装置２００に共通して試料１を用いることができる。よって、様々な計測装置２００のいずれにおいても、同じサンプルに対して同一の計測結果が得られるよう、これらの計測装置２００を較正することができる。 According to the sample 1 of the first embodiment, the sample 1 is used by being fitted in wafers W of various sizes. Thereby, the sample 1 can be used in common with various measuring devices 200 . Therefore, any of the various measuring devices 200 can be calibrated so that the same measurement results are obtained for the same sample.

なお、実施形態１の試料１は、チップ状であり、ウェハＷにはめ込まれて用いられることとしたが、これに限られない。ウェハ１ｗにパターン１０を形成した後、チップに切り出すことなく、そのまま計測装置２００での計測および較正に用いられてもよい。 Note that the sample 1 of the first embodiment is in the form of a chip and is used by being fitted in the wafer W, but the present invention is not limited to this. After the pattern 10 is formed on the wafer 1w, the wafer 1w may be directly used for measurement and calibration by the measuring device 200 without being cut into chips.

また、上述のように原子ステップは１原子～数原子で構成することが可能であり、原子ステップを構成する原子数を調整することで、種々のＬＥＲに対応することができる。上述のように、原子ステップの構成原子が１原子である場合には、ＬＥＲは０．３ｎｍ（３σで０．９ｎｍ）である。原子ステップの構成原子が２原子である場合には、原子ステップの段差は６．２８Åであり、ＬＥＲは０．６ｎｍ（３σで１．８ｎｍ）となる。 Further, as described above, the atomic step can be composed of one to several atoms, and by adjusting the number of atoms constituting the atomic step, it is possible to deal with various LERs. As described above, when the atomic step consists of one atom, the LER is 0.3 nm (0.9 nm at 3σ). When the atomic step consists of two atoms, the step height of the atomic step is 6.28 Å and the LER is 0.6 nm (1.8 nm at 3σ).

原子ステップの構成原子数は、ラインパターンの回転角度を大きくすることで増加させることができる。つまり、＜１１１＞方向の直交方向からのずれが大きくなるほど、段差の大きな原子ステップが現れやすい。これにより、原子ステップの間隔、つまり、自己相関長ξも縮小方向に調整することができる。 The number of constituent atoms of the atomic step can be increased by increasing the rotation angle of the line pattern. In other words, the larger the deviation from the orthogonal direction to the <111> direction, the more likely atomic steps with large steps appear. As a result, the interval between atomic steps, that is, the autocorrelation length ξ can also be adjusted in the contraction direction.

原子ステップの段差や間隔は、エッチング液やウェットエッチングの条件等によってもコントロールすることが可能である。 The steps and intervals of the atomic steps can also be controlled by the etchant, wet etching conditions, and the like.

また、試料の材料となる（１１０）面を主面とするウェハは、シリコンだけでなく、ＧａＡｓまたはＧａＳｎ等の閃亜鉛（Ｚｉｎｃｂｌｅｎｄｅ）構造結晶の多元結晶を有するウェハであってもよい。例えば、ＧａＡｓの場合、格子間隔がシリコンとは若干異なり、ＧａＡｓの｛１１１｝結晶面の面間隔は３．２６Åと、シリコンより若干大きい。このように、ウェハの材料を様々に選定することによっても、ＬＥＲの大きさを制御することができる。 Moreover, the wafer having the (110) plane as the main surface, which is the material of the sample, may be a wafer having a multi-element crystal of a zinc blende structure crystal such as GaAs or GaSn, as well as silicon. For example, in the case of GaAs, the lattice spacing is slightly different from that of silicon. Thus, the magnitude of the LER can also be controlled by variously selecting the wafer material.

（変形例１）
次に、図１０を用いて、実施形態１の変形例１の試料２について説明する。図１０は、実施形態１の変形例１にかかる試料２が有するパターン２０の構成を模式的に示す平面図である。変形例１の試料２はＬＥＲの周期がランダムである点が、上述の実施形態１の試料１とは異なる。 (Modification 1)
Next, Sample 2 of Modification 1 of Embodiment 1 will be described with reference to FIG. FIG. 10 is a plan view schematically showing the structure of the pattern 20 of the sample 2 according to Modification 1 of Embodiment 1. FIG. Sample 2 of Modification 1 is different from Sample 1 of Embodiment 1 described above in that the period of the LER is random.

図１０に示すように、試料２の（１１０）面である主面にはパターン２０が配置されている。パターン２０は、第１のラインパターンとしてのラインパターン２１、第２のラインパターンとしてのラインパターン２２、及び第３のラインパターンとしてのラインパターン２３を含む。 As shown in FIG. 10, a pattern 20 is arranged on the main surface of the sample 2, which is the (110) plane. The pattern 20 includes a line pattern 21 as a first line pattern, a line pattern 22 as a second line pattern, and a line pattern 23 as a third line pattern.

ラインパターン２１～２３は、＜１１１＞方向に略直交する方向に延伸している。つまり、ラインパターン２１～２３のベースとなるパターンは、上述の実施形態１のラインパターン１１と同様に構成されており、ＬＥＲが略ゼロであり、自己相関長ξは原理的には無限大である。 The line patterns 21 to 23 extend in a direction substantially perpendicular to the <111> direction. In other words, the base pattern of the line patterns 21 to 23 is configured in the same manner as the line pattern 11 of Embodiment 1 described above, has an LER of approximately zero, and an autocorrelation length ξ that is infinite in principle. be.

このようなラインパターンをベースとして、ラインパターン２２，２３にはランダムな周期を有するＬＥＲが導入されている。このようなラインパターン２２，２３は、例えばアッシングまたはドライエッチング等により、ラインパターン２２，２３の側面を荒らして微小な凹凸２２ｃ，２３ｃを設けることで形成することができる。 Based on such line patterns, LERs having random periods are introduced into the line patterns 22 and 23 . Such line patterns 22 and 23 can be formed by roughening the side surfaces of the line patterns 22 and 23 by, for example, ashing or dry etching to provide fine irregularities 22c and 23c.

また、ラインパターン２３は、ラインパターン２２よりも大きなＬＥＲを有する。ＬＥＲは、アッシングやドライエッチングの条件を異ならせることで調整することができる。例えば、アッシングであれば、プラズマ生成用電圧を高めたり、処理時間を長くしたりすることで、より大きなＬＥＲが得られる。ドライエッチングであれば、上記手法の他、所定のＬＥＲを有するレジストパターンをマスクに、選択的にエッチングを行うことで異なるＬＥＲが得られる。 Line pattern 23 also has a larger LER than line pattern 22 . LER can be adjusted by changing the conditions of ashing and dry etching. For example, in the case of ashing, a higher LER can be obtained by increasing the plasma generation voltage or extending the processing time. In dry etching, in addition to the above method, different LERs can be obtained by selectively etching using a resist pattern having a predetermined LER as a mask.

ラインパターン２２，２３のＬＥＲ及び自己相関長ξを既知のものとするには、例えば、予め、使用するアッシングやドライエッチンの条件ごとに、これらの条件により作成されたダミーパターン等を、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等により観測し、ＬＥＲ及び自己相関長ξの値を取得しておけばよい。 In order to make the LER and the autocorrelation length ξ of the line patterns 22 and 23 known, for example, for each ashing or dry etching condition to be used, a dummy pattern or the like created under these conditions is prepared in advance by a transmission type. It is sufficient to observe with an electron microscope (TEM: Transmission Electron Microscope) or the like to acquire the values of LER and autocorrelation length ξ.

なお、ラインパターン２１には、アッシングやドライエッチング等は行わず、初期状態のままのミラー面とする。 The line pattern 21 is not subjected to ashing, dry etching, or the like, and is left as a mirror surface in its initial state.

（変形例２）
次に、図１１を用いて、実施形態１の変形例２の試料３について説明する。図１１は、実施形態１の変形例２にかかる試料３が有するパターン３０の構成を模式的に示す平面図である。変形例２の試料３はＬＥＲの導入手法が、上述の変形例１の試料２とは異なる。 (Modification 2)
Next, Sample 3 of Modification 2 of Embodiment 1 will be described with reference to FIG. FIG. 11 is a plan view schematically showing the configuration of the pattern 30 of the sample 3 according to Modification 2 of Embodiment 1. FIG. Sample 3 of Modification 2 differs from Sample 2 of Modification 1 described above in the LER introduction method.

図１１に示すように、試料３の（１１０）面である主面にはパターン３０が配置されている。パターン３０は、第１のラインパターンとしてのラインパターン３１、第２のラインパターンとしてのラインパターン３２、及び第３のラインパターンとしてのラインパターン３３を含む。 As shown in FIG. 11, a pattern 30 is arranged on the main surface of the sample 3, which is the (110) plane. The pattern 30 includes a line pattern 31 as a first line pattern, a line pattern 32 as a second line pattern, and a line pattern 33 as a third line pattern.

ラインパターン３１～３３は、＜１１１＞方向に略直交する方向に延伸している。つまり、ラインパターン３１～３３のベースとなるパターンは、上述の実施形態１のラインパターン１１と同様に構成されており、ＬＥＲが略ゼロであり、自己相関長ξは原理的には無限大である。 The line patterns 31 to 33 extend in a direction substantially perpendicular to the <111> direction. That is, the base pattern of the line patterns 31 to 33 is configured in the same manner as the line pattern 11 of Embodiment 1 described above, has an LER of approximately zero, and an autocorrelation length ξ that is infinite in principle. be.

このようなラインパターンをベースとして、ラインパターン３２，３３には、パーティクル３２ｐ，３３ｐを利用して、ランダムな周期を有するＬＥＲが導入されている。つまり、粒子サイズが既知のパーティクル３２ｐ，３３ｐをそれぞれのラインパターン３２，３３に付着させる。ラインパターン３３に付着させるパーティクル３３ｐは、ラインパターン３２に付着させるパーティクル３２ｐよりも粒子サイズの大きなものとする。 Based on such line patterns, LER having a random period is introduced into line patterns 32 and 33 using particles 32p and 33p. That is, particles 32p and 33p having known particle sizes are attached to the line patterns 32 and 33, respectively. The particles 33p attached to the line pattern 33 are larger in particle size than the particles 32p attached to the line pattern 32 .

なお、ラインパターン３１には、パーティクルを付着させることなく、初期状態のままのミラー面とする。 Note that the line pattern 31 has a mirror surface in the initial state without adhering particles.

［実施形態２］
以下、図面を参照して、実施形態２について詳細に説明する。実施形態２では、試料の材料となる基板としてＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハを用いる点が、上述の実施形態１の構成とは異なる。 [Embodiment 2]
The second embodiment will be described in detail below with reference to the drawings. Embodiment 2 differs from the configuration of Embodiment 1 in that an SOI (Silicon On Insulator) wafer is used as a substrate that is a sample material.

図１２は、或るラインパターン４０が有する各種結晶面を示す模式図である。ラインパターン４０は、（１１０）面を主面とする基板に＜１１１＞方向と略直交する方向に延びるラインを有する。 FIG. 12 is a schematic diagram showing various crystal planes of a certain line pattern 40. FIG. The line pattern 40 has lines extending in a direction substantially orthogonal to the <111> direction on a substrate having a (110) plane as a principal surface.

図１２に示すように、ラインパターン４０は、（１１０）面である上面４１に対して略垂直な｛１１１｝結晶面である側面４２と、（１１０）面である底面４３との接合部分に裾部４４を有する。裾部４４は、ラインパターン４０の形成時に出現した他の｛１１１｝結晶面である（参考文献：Ｍｉｃｒｏ ａｎｄ Ｎａｎｏ Ｅｎｇｉｎｅｅｒｉｎｇ３（２０１９）４４－４９）。裾部４４の｛１１１｝結晶面は、側面４２の｛１１１｝結晶面とは異なる角度を有している。 As shown in FIG. 12, the line pattern 40 is formed at the junction between the side surface 42 which is the {111} crystal plane substantially perpendicular to the top surface 41 which is the (110) plane and the bottom surface 43 which is the (110) plane. It has a skirt 44 . The skirt 44 is another {111} crystal plane that appeared when the line pattern 40 was formed (Reference: Micro and Nano Engineering 3 (2019) 44-49). The {111} crystal planes of skirt 44 have a different angle than the {111} crystal planes of side surfaces 42 .

例えば計測装置２００等による計測時、顕微鏡の焦点深度が深い場合等において、上記の裾部４４のような斜めの｛１１１｝結晶面が画像に写り込み、ラインパターン４０の輪郭が不鮮明になる場合がある。 For example, when measuring with the measuring device 200 or the like, when the depth of focus of the microscope is deep, etc., the oblique {111} crystal plane such as the skirt portion 44 is reflected in the image, and the outline of the line pattern 40 becomes unclear. There is

以下に述べる実施形態２の構成は、斜めの｛１１１｝結晶面が形成されてしまうのを抑制する。 The configuration of Embodiment 2 described below suppresses the oblique {111} crystal planes from being formed.

（試料の製造方法）
図１３は、実施形態２にかかる試料の材料となるＳＯＩウェハ５ｗと、試料が有するラインパターン５１とを模式的に示す断面図である。 (Sample manufacturing method)
FIG. 13 is a cross-sectional view schematically showing an SOI wafer 5w, which is the material of the sample according to the second embodiment, and a line pattern 51 of the sample.

図１３（ａ）に示すように、ＳＯＩウェハ５ｗは、シリコン等から構成される基板５０ｓｂ、シリコン酸化層等の絶縁層から構成されるボックス層５０ｂｘ、及びシリコン層等から構成される活性層５０ａｃを備える。 As shown in FIG. 13A, the SOI wafer 5w includes a substrate 50sb made of silicon or the like, a box layer 50bx made of an insulating layer such as a silicon oxide layer, and an active layer 50ac made of a silicon layer or the like. Prepare.

活性層５０ａｃは、（１１０）面を主面とする結晶構造を有する。ＳＯＩウェハ５ｗが、例えばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ ｏｆ ＯＸｙｇｅｎ）方式で作製されている場合には、基板５０ｓｂも（１１０）結晶となる。基板５０ｓｂが（１１０）結晶であると、劈開等の加工が容易であるなどの利点がある。 The active layer 50ac has a crystal structure with the (110) plane as the main surface. If the SOI wafer 5w is manufactured by, for example, the SIMOX (Separation by IMplantation of OXygen) method, the substrate 50sb is also a (110) crystal. If the substrate 50sb is a (110) crystal, there is an advantage that processing such as cleavage is easy.

ただし、基板５０ｓｂは必ずしも（１１０）結晶構造を有する必要はない。例えば、ＳＯＩウェハを貼り合わせ方式で作製した場合には、基板が（１１０）結晶以外の結晶構造を有することもある。 However, the substrate 50sb does not necessarily have a (110) crystal structure. For example, when an SOI wafer is produced by a bonding method, the substrate may have a crystal structure other than the (110) crystal.

ＳＯＩウェハ５ｗを用いて、ＳＯＩウェハ５ｗの活性層５０ａｃにラインを形成することで、ラインパターン５１を得ることができる。 A line pattern 51 can be obtained by forming lines in the active layer 50ac of the SOI wafer 5w using the SOI wafer 5w.

図１３（ｂ）に示すように、第１のラインパターンとしてのラインパターン５１は、底面５１ｂがボックス層５０ｂｘに達するラインアンドスペースパターンとなっている。ラインパターン５１は、例えば活性層５０ａｃの結晶方位である＜１１０＞方向に略直交する方向に延びる。 As shown in FIG. 13B, the line pattern 51 as the first line pattern is a line-and-space pattern in which the bottom surface 51b reaches the box layer 50bx. The line pattern 51 extends, for example, in a direction substantially orthogonal to the <110> direction, which is the crystal orientation of the active layer 50ac.

ＫＯＨ溶液等によるウェットエッチングでは、シリコン等である活性層５０ａｃに対し、シリコン酸化層等であるボックス層５０ｂｘは殆どエッチングされず、高い選択比を有する。この高選択比を利用して、図１２に示した裾部４４の｛１１１｝結晶面のような傾斜面が消失するまでウェットエッチングを継続することにより、傾斜面の無いラインパターン５１が得られる。 In wet etching with a KOH solution or the like, the box layer 50bx, which is a silicon oxide layer or the like, is hardly etched with respect to the active layer 50ac, which is silicon or the like, and has a high selection ratio. Utilizing this high selectivity, wet etching is continued until the inclined plane such as the {111} crystal plane of the skirt portion 44 shown in FIG. .

このようなＳＯＩウェハ５ｗを用いた試料に対しては、上述の実施形態１及びその変形例１，２の構成を適用することが可能である。つまり、ラインパターン５１をベースに、＜１１０＞方向の直交方向から意図的にずらして延伸させた第２及び第３のラインパターンを形成することで、上述の実施形態１に相当する試料が得られる。また、ラインパターン５１をベースに、ドライエッチング等により側面を荒らした第２及び第３のラインパターンを形成することで、上述の実施形態１の変形例１に相当する試料が得られる。また、ラインパターン５１をベースに、粒子サイズが既知であるパーティクルを付着させた第２及び第３のラインパターンを形成することで、上述の実施形態１の変形例２に相当する試料が得られる。 The configurations of Embodiment 1 and Modifications 1 and 2 described above can be applied to a sample using such an SOI wafer 5w. That is, based on the line pattern 51, the second and third line patterns are intentionally shifted from the direction orthogonal to the <110> direction to form a sample corresponding to the first embodiment described above. be done. Further, a sample corresponding to Modification 1 of Embodiment 1 described above is obtained by forming second and third line patterns whose side surfaces are roughened by dry etching or the like based on the line pattern 51 . Further, by forming second and third line patterns to which particles having a known particle size are attached based on the line pattern 51, a sample corresponding to Modification 2 of Embodiment 1 described above can be obtained. .

なお、ＳＯＩウェハの作製条件や、作製後の研磨処理等により、活性層の厚さは種々に調整可能である。厚膜の活性層を有するＳＯＩウェハを使って、ドライエッチングとウェットエッチングとの複合処理によりラインパターンを形成してもよい。 Note that the thickness of the active layer can be variously adjusted depending on the manufacturing conditions of the SOI wafer, the polishing treatment after manufacturing, and the like. A line pattern may be formed by a combination of dry etching and wet etching using an SOI wafer having a thick active layer.

ドライエッチングは垂直性の高い深溝の形成に優れる。ただし、ドライエッチングによる加工面に完全な結晶面が現れるわけではない。一方、ＫＯＨ溶液等を用いたウェットエッチングでは、加工面は略完全な結晶面となるが、ウェットエッチングは等方的にエッチングが進行することから狭ピッチのパターン形成には不向きである。 Dry etching is excellent in forming deep grooves with high verticality. However, a complete crystal plane does not appear on the surface processed by dry etching. On the other hand, in wet etching using a KOH solution or the like, the processed surface becomes a substantially perfect crystal plane, but wet etching progresses isotropically and is therefore unsuitable for narrow-pitch pattern formation.

そこで、ドライエッチングにより厚膜の活性層をボックス層に達するまで深掘りし、その後、ＫＯＨ溶液等を用いたウェットエッチングを行うことで、ウェットエッチングの処理時間を短縮することができ、ラインパターンのピッチが広がってしまうことを抑制できる。これにより、側面に｛１１１｝結晶面を有する狭ピッチのラインパターンを形成することができる。 Therefore, dry etching is performed to deepen the thick active layer until it reaches the box layer, and then wet etching is performed using a KOH solution or the like. It is possible to suppress the spread of the pitch. As a result, a narrow-pitch line pattern having {111} crystal planes on the side surfaces can be formed.

狭ピッチのラインパターンを形成する際、金属触媒エッチング（ＭａｃＥｔｃｈ：Ｍｅｔａｌ－Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）等の、より高アスペクト比のパターンの加工性に優れる手法を用いてもよい。 When forming a narrow-pitch line pattern, a method such as metal-assisted chemical etching (MacEtch), which is excellent in workability of a pattern with a higher aspect ratio, may be used.

（変形例１）
次に、図１４及び図１５を用いて、実施形態２の変形例１の試料６について説明する。変形例１の試料６は、電気的な状態の異なるラインパターン６１ａ～６３ａ，６１ｆ～６３ｆを備える点が、上述の実施形態２とは異なる。 (Modification 1)
Next, the sample 6 of Modification 1 of Embodiment 2 will be described with reference to FIGS. 14 and 15. FIG. The sample 6 of Modification 1 differs from Embodiment 2 in that it includes line patterns 61a to 63a and 61f to 63f having different electrical states.

図１４は、実施形態２の変形例１にかかる試料６の構成の一例を模式的に示す平面図である。図１４に示すように、変形例１の試料６もＳＯＩウェハから構成され、ボックス層６０ｂｘ上に配置されたパターン６０を備える。パターン６０は、ラインパターン６１ａ～６３ａ，６１ｆ～６３ｆを含む。 FIG. 14 is a plan view schematically showing an example of the configuration of the sample 6 according to Modification 1 of Embodiment 2. FIG. As shown in FIG. 14, the sample 6 of Modification 1 is also composed of an SOI wafer and has a pattern 60 arranged on a box layer 60bx. The pattern 60 includes line patterns 61a-63a and 61f-63f.

第１のラインパターンとしてのラインパターン６１ａ，６１ｆは、＜１１０＞方向と略直交する方向に延び、実質的にゼロと見做せるＬＥＲ、及び実質的に無限大の自己相関長ξを有する。第２のラインパターンとしてのラインパターン６２ａ，６２ｆ、及び第３のラインパターンとしてのラインパターン６３ａ，６３ｆには、上述の実施形態１及びその変形例１，２の少なくともいずれかの手法により、所定の自己相関長ξを有するＬＥＲが導入されている。 The line patterns 61a and 61f as the first line patterns extend in a direction substantially perpendicular to the <110> direction, and have an LER that can be regarded as substantially zero and an autocorrelation length ξ that is substantially infinite. For the line patterns 62a and 62f as the second line patterns and the line patterns 63a and 63f as the third line patterns, predetermined A LER with an autocorrelation length ξ of

また、ラインパターン６１ｆ～６３ｆは、絶縁層であるボックス層６０ｂｘ上に配置されていることからフローティング状態となっている。ラインパターン６１ａ～６３ａは、接地線６４に接続されてアース状態となっている。これにより、計測装置の電子ビームによる帯電が計測制度に与える影響を調べることができる。 Further, the line patterns 61f to 63f are placed on the box layer 60bx, which is an insulating layer, and are therefore in a floating state. The line patterns 61a to 63a are connected to the ground line 64 and are grounded. In this way, it is possible to examine the influence of charging due to the electron beam of the measuring device on the measurement accuracy.

ただし、ラインパターン６１ａ～６３ａは、これ以外の手法でアース状態とされていてもよい。例えば、ＳＯＩウェハの基板と物理的に接触させることで、ラインパターン６１ａ～６３ａをアース状態にすることができる。また、ラインパターン６１ａ～６３ａの体積が充分に大きければ電気的な容量も大きくなり、帯電の影響を無視することができる。 However, the line patterns 61a to 63a may be grounded by other methods. For example, the line patterns 61a-63a can be grounded by making physical contact with the substrate of an SOI wafer. Also, if the volume of the line patterns 61a to 63a is sufficiently large, the electrical capacity will also be large, and the influence of charging can be ignored.

図１５は、実施形態２の変形例１にかかるラインパターン６１ａ，６１ｆから得られる画像の信号強度プロファイルを示すグラフである。グラフの横軸は、ラインパターン６１ａ，６１ｆの延伸方向と直交する方向の断面における計測位置であり、グラフの縦軸は信号強度である。 FIG. 15 is a graph showing signal intensity profiles of images obtained from the line patterns 61a and 61f according to the first modification of the second embodiment. The horizontal axis of the graph is the measurement position in the cross section in the direction perpendicular to the extending direction of the line patterns 61a and 61f, and the vertical axis of the graph is the signal intensity.

図１５に示すように、フローティング状態で帯電されたラインパターン６１ｆの線幅は、アース状態のラインパターン６１ａの線幅よりも太く計測される（参考文献：Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ＆Ｔｅｃｈｎｏｌｏｇｙ Ｂ３６，０６Ｊ５０２（２０１８））。帯電されていない状態でラインパターン６１ａ，６１ｆを計測すると、これらの信号強度プロファイルはほぼ一致し、これらが等しい線幅であることが判っている。したがって、図１５のグラフの信号強度プロファイルの違いは帯電の影響によるものであることが判る。 As shown in FIG. 15, the line width of the line pattern 61f charged in the floating state is measured to be thicker than the line width of the grounded line pattern 61a (Reference: Journal of Vacuum Science & Technology B36, 06J502 (2018) ). When the line patterns 61a and 61f are measured in an uncharged state, their signal intensity profiles are almost the same, and it is known that they have equal line widths. Therefore, it can be seen that the difference in the signal intensity profile in the graph of FIG. 15 is due to the influence of charging.

実施形態２の変形例１の試料６によれば、帯電の影響下にあるパターンの計測結果の確度および精度を知ることができ、計測装置における帯電対策技術の評価も可能となる。 According to the sample 6 of Modification 1 of Embodiment 2, it is possible to know the accuracy and precision of the measurement result of the pattern under the influence of electrification, and it is also possible to evaluate anti-electrification technology in the measuring apparatus.

（変形例２）
上述の実施形態２及びその変形例１の構成を欠陥検査装置の較正用の試料に転用することも可能である。計測装置としての欠陥検査装置は、例えば隣り合うダイ同士のパターンを比較することにより、ピンドット欠陥やピンホール欠陥等の欠陥を検出する装置である。 (Modification 2)
It is also possible to divert the configurations of the second embodiment and its first modified example described above to a sample for calibration of a defect inspection apparatus. A defect inspection device as a measurement device is a device that detects defects such as pin dot defects and pinhole defects by comparing patterns of adjacent dies, for example.

欠陥検査装置においては、欠陥検査装置の検出対象となるピンドット欠陥やピンホール欠陥等のサイズを意図的に変化させたプログラム欠陥と呼ばれる欠陥を導入したパターンを評価することで、所定サイズの欠陥を正しく検出できるか否かを判定することがある。判定結果は欠陥検査装置の較正に用いられる。 In the defect inspection system, defects of a predetermined size are detected by evaluating a pattern that introduces a defect called a program defect, which intentionally changes the size of a pin dot defect, a pinhole defect, etc. can be detected correctly. The judgment result is used for calibrating the defect inspection device.

しかしながら、判定に用いるパターンが所定の大きさ以上のＬＥＲを有していると、欠陥検査装置における評価を攪乱させる要因となってしまう。 However, if the pattern used for determination has an LER greater than or equal to a predetermined size, it becomes a factor that disturbs the evaluation in the defect inspection apparatus.

そこで、図１６に示すように、実施形態２のラインパターン５１をベースに、プログラム欠陥の無いラインパターン６１ｉｅと、プログラム欠陥６５ｐを導入したラインパターン６５ｉｅとを形成することで、攪乱要因となるＬＥＲが実質的にゼロであるような状態で、欠陥検査装置の評価を行うことができる。また、プログラム欠陥６５ｐの導入に際しては、ＬＥＲの影響を考慮しなくともよく、プログラム欠陥６５ｐを例えば約２ｎｍ以下の微小サイズとすることも可能である。 Therefore, as shown in FIG. 16, based on the line pattern 51 of the second embodiment, a line pattern 61ie having no program defect and a line pattern 65ie having a program defect 65p introduced are formed. Evaluation of the defect inspection system can be performed under conditions such that the is substantially zero. Also, when introducing the program defect 65p, the influence of LER may not be taken into consideration, and the program defect 65p may be made to have a very small size of, for example, about 2 nm or less.

また、上述の変形例１のラインパターン６１ａ，６１ｆをベースに、プログラム欠陥の無いラインパターンと、プログラム欠陥を導入したラインパターンとを形成することで、帯電の影響が欠陥検査装置に与える影響をも調べることが可能となる。 Further, by forming a line pattern without programming defects and a line pattern with programming defects based on the line patterns 61a and 61f of Modification 1 described above, the influence of electrification on the defect inspection apparatus can be minimized. can also be investigated.

［実施形態３］
以下、図面を参照して、実施形態３について詳細に説明する。実施形態３の構成では、結晶成長により所定の結晶面を側壁に有するラインパターンを形成する点が、上述の実施形態１，２とは異なる。 [Embodiment 3]
The third embodiment will be described in detail below with reference to the drawings. The configuration of Embodiment 3 differs from Embodiments 1 and 2 in that a line pattern having a predetermined crystal plane on the side wall is formed by crystal growth.

（試料の製造方法）
図１７は、実施形態３にかかるラインパターン７１の形成方法の手順の一例を示す平面図である。 (Sample manufacturing method)
FIG. 17 is a plan view showing an example of the procedure of the method for forming the line pattern 71 according to the third embodiment.

図１７（ａ）は、光リソグラフィや電子線リソグラフィ等のリソグラフィ技術と、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等のドライエッチング技術とによって形成したラインパターン７１ｐである。ラインパターン７１ｐは、＜１１０＞方向と略直交する方向に延びる。 FIG. 17A shows a line pattern 71p formed by a lithography technique such as optical lithography or electron beam lithography and a dry etching technique such as reactive ion etching (RIE). The line pattern 71p extends in a direction substantially perpendicular to the <110> direction.

図１７（ａ）に示すように、リソグラフィとドライエッチングにより形成されたラインパターン７１ｐは、例えばレジストパターンが有していたＬＥＲが転写されたり、ドライエッチングにより側壁荒れが起きたりすることによって側面に凹凸７１ｃが形成されて、ラインパターン７１ｐのＬＥＲが大きくなることがある。 As shown in FIG. 17(a), the line pattern 71p formed by lithography and dry etching may have side surfaces due to, for example, the transfer of the LER of the resist pattern or roughening of the side walls due to dry etching. Asperities 71c are formed and the LER of the line pattern 71p may be increased.

次に、ラインパターン７１ｐの上面に絶縁層等による保護層（不図示）を形成する。ラインパターン７１ｐの形成時、レジストパターン等の補助のためにハードマスクを形成しておき、それを保護層として転用してもよい。 Next, a protective layer (not shown) made of an insulating layer or the like is formed on the upper surface of the line pattern 71p. When forming the line pattern 71p, a hard mask may be formed to assist the resist pattern or the like and used as a protective layer.

次に、液相成長技術等を用いてラインパターン７１ｐに対して結晶成長を行う。液相成長技術では、平衡状態に近い状態で結晶成長が進行するため、最安定面である｛１１１｝結晶面が容易に形成される。ラインパターン７１ｐ上面は保護層の存在により、結晶成長は殆ど行われない。 Next, crystal growth is performed on the line pattern 71p using a liquid phase growth technique or the like. In the liquid phase growth technique, crystal growth proceeds in a state close to an equilibrium state, so the {111} crystal plane, which is the most stable plane, is easily formed. Due to the presence of the protective layer on the upper surface of the line pattern 71p, almost no crystal growth occurs.

また、溶液または融液の温度を調整することで、溶解または融解等のエッチングと、結晶成長との両方が並行して行われる。これにより、ラインパターン７１ｐの線幅の太りを抑制しつつ、主にラインパターン７１ｐ側面での結晶成長を行うことができる。 Also, by adjusting the temperature of the solution or melt, both etching such as dissolution or melting and crystal growth are performed in parallel. As a result, crystal growth can be performed mainly on the side surfaces of the line pattern 71p while suppressing the increase in line width of the line pattern 71p.

具体的には、溶液または融液の温度を平衡温度よりも若干高くすることで、まずはエッチングを進行させる。その際、ラインパターン７１ｐ側面の凹凸７１ｃのような曲率半径が小さい部分が優先的にエッチングされる。その後、線幅が細りすぎないよう、溶液または融液の温度を下げて結晶成長を進行させる。 Specifically, etching proceeds by raising the temperature of the solution or melt slightly higher than the equilibrium temperature. At that time, portions with a small radius of curvature such as the unevenness 71c on the side surface of the line pattern 71p are preferentially etched. Thereafter, the temperature of the solution or melt is lowered to promote crystal growth so that the line width is not too thin.

ラインパターン７１ｐの側面が略完全な｛１１１｝結晶面で覆われたところで、液相成長を終了する。その後、ラインパターン７１ｐの上面から図示しない保護層を除去する。 Liquid phase growth ends when the side surfaces of the line pattern 71p are covered with substantially perfect {111} crystal planes. After that, the protective layer (not shown) is removed from the upper surface of the line pattern 71p.

図１７（ｂ）は、以上により得られた第１のラインパターンとしてのラインパターン７１である。ラインパターン７１は、｛１１１｝結晶面である側面７１ｓを有し、実質的にゼロと見做せるＬＥＲ、及び実質的に無限大の自己相関長ξを有する。 FIG. 17B shows the line pattern 71 as the first line pattern obtained as described above. The line pattern 71 has sides 71s that are {111} crystal planes, has an LER that can be considered substantially zero, and an autocorrelation length ξ that is substantially infinite.

ラインパターン７１をベースに、上述の実施形態１及びその変形例１，２の少なくともいずれかの手法により、所定の自己相関長ξを有するＬＥＲが導入された第２及び第３のラインパターンを形成することで、実施形態３の試料が得られる。 Based on the line pattern 71, the second and third line patterns introduced with LER having a predetermined autocorrelation length ξ are formed by at least one of the methods of the first embodiment and its modifications 1 and 2. By doing so, the sample of Embodiment 3 is obtained.

なお、リソグラフィ技術とドライエッチング技術とを用いた加工においては、例えばハーフピッチが２０ｎｍ以下の微細パターンを作製することも可能である。それには、例えば電子線リソグラフィ技術やダブルパターニング技術を用いればよい。ダブルパターニング技術は、二重露光により、１回の露光で形成したレジストパターンの間に、もう１回の露光で新たなレジストパターンを形成する技術である。 In processing using lithography technology and dry etching technology, it is also possible to fabricate a fine pattern with a half pitch of 20 nm or less, for example. For that purpose, for example, an electron beam lithography technique or a double patterning technique may be used. The double patterning technique is a technique of forming a new resist pattern by another exposure between the resist patterns formed by one exposure by double exposure.

実施形態３の試料によれば、例えばハーフピッチが２０ｎｍ以下の微細なラインパターン７１における計測結果の確度および精度を知ることができる。これを計測装置の較正に活かすことで、微細パターンにおける計測の精度を向上させることができる。 According to the sample of Embodiment 3, for example, the accuracy and precision of the measurement result in the fine line pattern 71 with a half pitch of 20 nm or less can be known. By making use of this in calibrating the measuring device, it is possible to improve the precision of measurement in fine patterns.

なお、実施形態３の試料の材料としては、シリコンウェハ及びＳＯＩウェハのいずれも用いることができる。 As the material of the sample of the third embodiment, both a silicon wafer and an SOI wafer can be used.

（変形例）
実施形態３における液相成長技術に替えて、変形例として、分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）技術や有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術等の気相成長技術を用いることも可能である。 (Modification)
Instead of the liquid phase epitaxy technique in Embodiment 3, as a modified example, a vapor phase epitaxy technique such as a molecular beam epitaxy (MBE) technique or a metal organic chemical vapor deposition (MOCVD) technique is used. It is also possible to use

気相成長技術では、結晶成長の速度が液相成長技術に比べて遅く、線幅の制御が容易である。また、結晶成長の条件によって最安定面である｛１１１｝結晶面のみならず、｛１１０｝結晶面や｛１００｝結晶面のような準安定面も形成可能である。得られる結晶面は、結晶成長の下地の結晶方位にも大きく依存する。これを利用して、例えば、ドライエッチング後にラインパターンの上面である（１１０）面を露出させておくことで、上面には（１１０）面が成長しやすく、側面には｛１１１｝結晶面が成長しやすい状態を作ることができる。 In the vapor phase epitaxy, the crystal growth rate is slower than in the liquid phase epitaxy, and the line width can be easily controlled. Further, depending on the crystal growth conditions, not only the {111} crystal plane, which is the most stable plane, but also metastable planes such as the {110} crystal plane and the {100} crystal plane can be formed. The obtained crystal plane greatly depends on the crystal orientation of the base for crystal growth. Using this, for example, by exposing the (110) plane, which is the upper surface of the line pattern after dry etching, the (110) plane easily grows on the upper surface and the {111} crystal plane is formed on the side surface. You can create conditions for growth.

なお、気相成長技術を用いる場合には、予め、ドライエッチング後のラインパターンの線幅を狭くしておくことが好ましい。電子線リソグラフィや極端紫外線（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いたリソグラフィでは、ネガレジストが多用される。この場合、スペース幅に比べてライン幅（線幅）を狭くすることが容易である。これにより、気相成長により線幅が太っても所望の線幅のラインパターンが得られる。 It should be noted that when the vapor deposition technique is used, it is preferable to narrow the line width of the line pattern after dry etching in advance. Negative resists are often used in electron beam lithography and lithography using extreme ultraviolet (EUV). In this case, it is easy to make the line width (line width) narrower than the space width. As a result, a line pattern with a desired line width can be obtained even if the line width is thickened by vapor deposition.

変形例の試料の材料としても、シリコンウェハ及びＳＯＩウェハのいずれも用いることができる。 Both a silicon wafer and an SOI wafer can be used as the material of the sample of the modified example.

［実施形態４］
以下、図面を参照して、実施形態４について詳細に説明する。実施形態４の構成では、ラインパターンが更に微細化されている点が、上述の実施形態１～３とは異なる。 [Embodiment 4]
The fourth embodiment will be described in detail below with reference to the drawings. The configuration of Embodiment 4 differs from Embodiments 1 to 3 described above in that the line pattern is further miniaturized.

（試料の製造方法）
図１８は、実施形態４にかかるラインパターン８１の形成方法の手順の一例を示す断面図である。 (Sample manufacturing method)
FIG. 18 is a cross-sectional view showing an example of the procedure of the method for forming the line pattern 81 according to the fourth embodiment.

図１８（ａ）に示すように、例えば（１１０）面を主面とするウェハ８ｗ上に、シリコン酸化層等のマスクパターン８０ｏｘを形成する。マスクパターン８０ｏｘは、ウェハ８ｗの＜１１０＞方向に略直交する方向に延びるよう形成される。 As shown in FIG. 18A, a mask pattern 80ox such as a silicon oxide layer is formed on a wafer 8w having, for example, a (110) plane as its main surface. The mask pattern 80ox is formed to extend in a direction substantially perpendicular to the <110> direction of the wafer 8w.

マスクパターン８０ｏｘの形成には、例えば、ネガ型電子ビームレジストであるＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｘａｎｅ）レジストを用いることができる。ＨＳＱレジストは現在最も微細加工性に優れる材料と言われ、ハーフピッチが１０ｎｍ前後、あるいは、孤立パターンであれば線幅数ｎｍが実現されたという報告もある。 HSQ (Hydrogen Silsesquixane) resist, which is a negative type electron beam resist, can be used to form the mask pattern 80ox, for example. HSQ resist is currently said to be the most excellent material for microfabrication, and there is a report that a half pitch of about 10 nm or a line width of several nm in the case of an isolated pattern has been achieved.

ＨＳＱレジストはシリコン系のレジストであり、パターニング後にアニール処理を行うことでＳｉＯ２化する。ＨＳＱレジストのパターニングは、例えば電子線リソグラフィ等により行う。ＨＳＱレジストを用いることで、比較的容易に、シリコン酸化層等の微細なマスクパターン８０ｏｘを得ることができる。 The HSQ resist is a silicon-based resist, and is converted to SiO 2 by annealing after patterning. The patterning of the HSQ resist is performed, for example, by electron beam lithography. By using the HSQ resist, a fine mask pattern 80ox such as a silicon oxide layer can be obtained relatively easily.

次に、マスクパターン８０ｏｘが形成されたウェハ８ｗに対して、液相成長技術または気相成長技術を用いて結晶成長を行う。結晶は、マスクパターン８０ｏｘから露出したウェハ８ｗの（１１０）面上に選択的に成長する。結晶の上面がマスクパターン８０ｏｘの高さを超えると、結晶は若干横方向にも広がる。このとき、結晶の上面は、下地であるウェハ８ｗの主面と同じ（１１０）面となる。結晶の側面は、最安定面である｛１１１｝結晶面となる。なお、液相成長技術を用いた場合、結晶上面に｛１１１｝結晶面が形成される場合もある。その場合には、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術により、結晶上面を平坦化する。 Next, crystal growth is performed on the wafer 8w on which the mask pattern 80ox is formed, using a liquid phase epitaxy technique or a vapor phase epitaxy technique. Crystals grow selectively on the (110) plane of the wafer 8w exposed from the mask pattern 80ox. When the top surface of the crystal exceeds the height of the mask pattern 80ox, the crystal also spreads slightly laterally. At this time, the top surface of the crystal is the same (110) plane as the main surface of the underlying wafer 8w. The sides of the crystal are {111} crystal planes, which are the most stable planes. Note that {111} crystal faces may be formed on the upper surface of the crystal when the liquid phase epitaxy technique is used. In that case, the upper surface of the crystal is flattened by a chemical mechanical polishing (CMP) technique.

図１８（ｂ）は、以上により得られた第１のラインパターンとしてのラインパターン８１である。ラインパターン８１は、結晶成長により得られた結晶８０ｇｒから構成され、｛１１１｝結晶面である側面８１ｓを有し、実質的にゼロと見做せるＬＥＲ、及び実質的に無限大の自己相関長ξを有する。 FIG. 18B shows a line pattern 81 as the first line pattern obtained as described above. The line pattern 81 is composed of a crystal 80gr obtained by crystal growth, has a side surface 81s that is a {111} crystal plane, has an LER that can be regarded as substantially zero, and an autocorrelation length that is substantially infinite. ξ.

ラインパターン８１をベースに、上述の実施形態１及びその変形例１，２の少なくともいずれかの手法により、所定の自己相関長ξを有するＬＥＲが導入された第２及び第３のラインパターンを形成することで、実施形態４の試料が得られる。 Based on the line pattern 81, the second and third line patterns into which LER having a predetermined autocorrelation length ξ is introduced are formed by at least one of the methods of Embodiment 1 and Modifications 1 and 2 thereof. By doing so, the sample of Embodiment 4 is obtained.

上記において、ラインパターン８１をベースに、＜１１０＞方向の直交方向から意図的にずらして延伸させた第２及び第３のラインパターンを形成した場合には、ウェハ８ｗ主面の（１１０）面が種結晶となる。したがって、そこから成長する結晶の側面は｛１１１｝結晶面となり、結晶学的な周期を持った原子ステップが形成される。 In the above, when the line pattern 81 is used as a base to form the second and third line patterns that are intentionally shifted from the direction perpendicular to the <110> direction and extended, the (110) plane of the main surface of the wafer 8w is formed. becomes the seed crystal. Therefore, the sides of the crystal growing therefrom become {111} crystal planes, and atomic steps with a crystallographic periodicity are formed.

なお、実施形態４の試料の材料としては、シリコンウェハ及びＳＯＩウェハのいずれも用いることができる。 As the material of the sample of the fourth embodiment, both a silicon wafer and an SOI wafer can be used.

ところで、上述の実施形態３，４のように、結晶成長を用いたラインパターン７１，８１等にプログラム欠陥を導入し、欠陥検査装置の較正用の試料とすることもできる。プログラム欠陥を例えばエッチングのみにより形成する場合には、プログラム欠陥の側面には高指数面が現れるため、エッチング速度が大きく、プログラム欠陥の大きさの制御が困難である。上述のように、結晶成長を用いれば、プログラム欠陥の側面に｛１１１｝結晶面を形成することが可能となり、プログラム欠陥の大きさの制御が容易になる。 By the way, as in the third and fourth embodiments described above, it is also possible to introduce programmed defects into the line patterns 71, 81, etc. using crystal growth and use them as samples for calibrating the defect inspection apparatus. When the programmed defect is formed only by etching, for example, high index planes appear on the sides of the programmed defect, so that the etching rate is high and it is difficult to control the size of the programmed defect. As described above, the use of crystal growth makes it possible to form {111} crystal planes on the sides of programmed defects, facilitating control of the size of programmed defects.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 While several embodiments of the invention have been described, these embodiments have been presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and modifications can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and equivalents thereof.

１，２，３，６…試料、１ｗ，８ｗ…ウェハ、５ｗ…ＳＯＩウェハ、１０，２０，３０，６０…パターン、１１～１３，２１～２３，３１～３３，５１，６１ａ～６３ａ，６１ｆ～６３ｆ，７１，８１…ラインパターン、１２ａ，１３ａ…原子ステップ、１１ｓ～１３ｓ，７１ｓ，８１ｓ…側面、２００…計測装置、２０７…較正プログラム。 1, 2, 3, 6 ... sample, 1w, 8w ... wafer, 5w ... SOI wafer, 10, 20, 30, 60 ... pattern, 11 to 13, 21 to 23, 31 to 33, 51, 61a to 63a, 61f 63f, 71, 81... line pattern, 12a, 13a... atomic step, 11s to 13s, 71s, 81s... side surface, 200... measuring device, 207... calibration program.

Claims (11)

＜１１１＞方向に交わる方向に延び、延伸方向の側面が少なくとも１つの｛１１１｝結晶面を有する第１および第２のラインパターンを備え、
前記第１のラインパターンの前記側面が有する第１のラフネスは所定値未満であり、
前記第２のラインパターンの前記側面は、前記第１のラフネスよりも大きい第２のラフネスを有し、
前記第１のラインパターンは、前記第２のラインパターンよりも、＜１１１＞方向に直交する方向に近い第１の方向に延伸し、
前記第２のラインパターンは、前記第１のラインパターンの前記延伸方向に対して斜交する第２の方向に延伸し、前記第２のラインパターンの前記側面は第１の周期で現れる原子ステップを有する、
基板。 comprising first and second line patterns extending in a direction crossing the <111> direction and having at least one {111} crystal plane on a side surface in the extending direction;
A first roughness of the side surface of the first line pattern is less than a predetermined value;
the side surface of the second line pattern has a second roughness greater than the first roughness;
The first line pattern extends in a first direction closer to a direction perpendicular to the <111> direction than the second line pattern,
The second line pattern extends in a second direction oblique to the extending direction of the first line pattern, and the side surface of the second line pattern has atomic steps appearing in a first period. having
substrate. ＜１１１＞方向に交わる方向に延び、延伸方向の側面が少なくとも１つの｛１１１｝結晶面を有する第１および第２のラインパターンを備え、
前記第１のラインパターンの前記側面が有する第１のラフネスは所定値未満であり、
前記第２のラインパターンの前記側面は、前記第１のラフネスよりも大きい第２のラフネスを有し、
前記第１のラインパターンの前記側面はミラー面となっており、
前記第２のラインパターンの前記側面はランダムな凹凸を有する、
基板。 comprising first and second line patterns extending in a direction crossing the <111> direction and having at least one {111} crystal plane on a side surface in the extending direction;
A first roughness of the side surface of the first line pattern is less than a predetermined value;
the side surface of the second line pattern has a second roughness greater than the first roughness;
The side surface of the first line pattern is a mirror surface,
The side surface of the second line pattern has random unevenness ,
substrate . 前記第１および第２のラインパターンは、（１１０）面を主面とする基板に配置され、
前記第１および第２のラインパターンの上面は前記基板の前記主面から構成される、
請求項１または請求項２に記載の基板。 the first and second line patterns are arranged on a substrate having a (110) plane as a main surface,
upper surfaces of the first and second line patterns are composed of the main surface of the substrate;
3. A substrate according to claim 1 or claim 2 . 前記第１および第２のラインパターンは、（１１０）面を主面とする基板上に配置され、
前記第１および第２のラインパターンの下面は前記基板の前記主面と接している、
請求項１または請求項２に記載の基板。 The first and second line patterns are arranged on a substrate having a (110) plane as a main surface,
lower surfaces of the first and second line patterns are in contact with the main surface of the substrate;
3. A substrate according to claim 1 or claim 2 . 前記基板上には前記基板の一部を覆う絶縁層が配置され、
前記第１および第２のラインパターンは、前記絶縁層から露出した前記基板上に配置されている、
請求項４に記載の基板。 an insulating layer is disposed on the substrate to cover a portion of the substrate;
The first and second line patterns are arranged on the substrate exposed from the insulating layer.
A substrate according to claim 4 . 前記第１および第２のラインパターンは絶縁層上に配置されている、
請求項１または請求項２に記載の基板。 the first and second line patterns are disposed on an insulating layer;
3. A substrate according to claim 1 or claim 2 . それぞれの前記第１および第２のラインパターンの一部はフローティング状態となっており、
それぞれの前記第１および第２のラインパターンの他の一部はアース状態となっている、
請求項６に記載の基板。 A portion of each of the first and second line patterns is in a floating state,
another part of each of the first and second line patterns is grounded;
A substrate according to claim 6 . ＜１１１＞方向に交わる方向に延び、延伸方向の側面が少なくとも１つの｛１１１｝結晶面を有する第１および第２のラインパターンを備え、
前記第１のラインパターンの前記側面が有する第１のラフネスは所定値未満であり、
前記第２のラインパターンの前記側面は、前記第１のラフネスよりも大きい第２のラフネスを有し、
前記第１のラインパターンは、前記第２のラインパターンよりも、＜１１１＞方向に直交する方向に近い第１の方向に延伸し、
前記第２のラインパターンは、前記第１のラインパターンの前記延伸方向に対して斜交する第２の方向に延伸し、前記第２のラインパターンの前記側面は第１の周期で現れる原子ステップを有する、
パターン。 comprising first and second line patterns extending in a direction crossing the <111> direction and having at least one {111} crystal plane on a side surface in the extending direction;
A first roughness of the side surface of the first line pattern is less than a predetermined value;
the side surface of the second line pattern has a second roughness greater than the first roughness;
The first line pattern extends in a first direction closer to a direction perpendicular to the <111> direction than the second line pattern,
The second line pattern extends in a second direction oblique to the extending direction of the first line pattern, and the side surface of the second line pattern has atomic steps appearing in a first period. having
pattern. ＜１１１＞方向に交わる方向に延び、延伸方向の側面が少なくとも１つの｛１１１｝結晶面を有する第１および第２のラインパターンを備え、comprising first and second line patterns extending in a direction crossing the <111> direction and having at least one {111} crystal plane on a side surface in the extending direction;
前記第１のラインパターンの前記側面が有する第１のラフネスは所定値未満であり、A first roughness of the side surface of the first line pattern is less than a predetermined value;
前記第２のラインパターンの前記側面は、前記第１のラフネスよりも大きい第２のラフネスを有し、the side surface of the second line pattern has a second roughness greater than the first roughness;
前記第１のラインパターンの前記側面はミラー面となっており、The side surface of the first line pattern is a mirror surface,
前記第２のラインパターンの前記側面はランダムな凹凸を有する、The side surface of the second line pattern has random unevenness,
パターン。pattern. ＜１１１＞方向に交わる方向に延び、延伸方向の側面が少なくとも１つの｛１１１｝結晶面を有する第１および第２のラインパターンを備え、
前記第１のラインパターンの前記側面が有する第１のラフネスは所定値未満であり、
前記第２のラインパターンの前記側面は、前記第１のラフネスよりも大きい第２のラフネスを有し、または、前記第１のラフネスを有する側面にプログラム欠陥が導入されたものである試料をそれぞれ計測装置で計測し、
計測結果に基づき前記計測装置の較正を行い、
前記第１のラインパターンは、前記第２のラフネスを有する前記第２のラインパターンよりも、＜１１１＞方向に直交する方向に近い第１の方向に延伸し、
前記第２のラフネスを有する前記第２のラインパターンは、前記第１のラインパターンの前記延伸方向に対して斜交する第２の方向に延伸し、前記第２のラインパターンの前記側面は第１の周期で現れる原子ステップを有し、
前記第１のラフネスを有する前記第２のラインパターンは前記第１の方向に延伸している、
計測装置の較正方法。 comprising first and second line patterns extending in a direction crossing the <111> direction and having at least one {111} crystal plane on a side surface in the extending direction;
A first roughness of the side surface of the first line pattern is less than a predetermined value;
The side surface of the second line pattern has a second roughness larger than the first roughness, or the side surface having the first roughness has a program defect introduced therein. Measured with a measuring device,
Calibrating the measuring device based on the measurement results ,
the first line pattern extends in a first direction closer to a direction perpendicular to the <111> direction than the second line pattern having the second roughness;
The second line pattern having the second roughness extends in a second direction oblique to the extending direction of the first line pattern, and the side surface of the second line pattern extends in the second direction. having atomic steps appearing with a period of 1,
the second line pattern having the first roughness extends in the first direction;
A method of calibrating a measuring device. ＜１１１＞方向に交わる方向に延び、延伸方向の側面が少なくとも１つの｛１１１｝結晶面を有する第１および第２のラインパターンを備え、comprising first and second line patterns extending in a direction crossing the <111> direction and having at least one {111} crystal plane on a side surface in the extending direction;
前記第１のラインパターンの前記側面が有する第１のラフネスは所定値未満であり、A first roughness of the side surface of the first line pattern is less than a predetermined value;
前記第２のラインパターンの前記側面は、前記第１のラフネスよりも大きい第２のラフネスを有し、または、前記第１のラフネスを有する側面にプログラム欠陥が導入されたものである試料をそれぞれ計測装置で計測し、The side surface of the second line pattern has a second roughness larger than the first roughness, or the side surface having the first roughness has a program defect introduced therein. Measured with a measuring device,
計測結果に基づき前記計測装置の較正を行い、Calibrating the measuring device based on the measurement results,
前記第１のラインパターンの前記側面はミラー面となっており、The side surface of the first line pattern is a mirror surface,
前記第２のラフネスを有する前記第２のラインパターンの前記側面はランダムな凹凸を有し、The side surface of the second line pattern having the second roughness has random unevenness,
前記第１のラフネスを有する前記第２のラインパターンの前記側面はミラー面となっている、The side surface of the second line pattern having the first roughness is a mirror surface,
計測装置の較正方法。A method of calibrating a measuring device.
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