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JP5836552B2 - 半導体装置 - Google Patents

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Description

トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージを有する発光表示装置等を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
ところで、特に酸化物半導体においては、水素がキャリアの供給源となることが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜の水素を低減することで、しきい値電圧の変動を低減している（特許文献３参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２００９−２２４４７９号公報
しかしながら、酸化物半導体を用いたトランジスタにおいて、酸化物半導体の側面が減圧雰囲気に曝されると、酸化物半導体中の酸素が脱離してしまい、酸素欠陥（酸素空孔あるいは酸素欠損とも呼ぶ。）が形成されてしまう。酸化物半導体において酸素欠陥が形成された領域は、キャリアが流れやすいため、トランジスタの電気特性に影響する。代表的にはトランジスタのソース及びドレインの間においてリーク電流が高くなるという問題がある。
そこで、本発明の一態様は、酸化物半導体を用いるトランジスタにおいて、電気特性の良好なトランジスタ及びその作製方法を提供することを課題の一とする。
本発明の一態様は、基板上に第１の酸化絶縁膜を形成し、該第１の酸化絶縁膜上に第１の酸化物半導体膜を形成した後、加熱処理を行い、第１の酸化物半導体膜に含まれる水素を脱離させつつ、第１の酸化絶縁膜に含まれる酸素の一部を第１の酸化物半導体膜に拡散させ、水素濃度及び酸素欠陥を低減させた第２の酸化物半導体膜を形成する。次に、第２の酸化物半導体膜を選択的にエッチングして、第３の酸化物半導体膜を形成した後、第２の酸化絶縁膜を形成し、当該第２の酸化絶縁膜を選択的にエッチングして、第３の酸化物半導体膜の端部を覆う保護膜を形成する。この後、第３の酸化物半導体膜及び保護膜上に一対の電極、ゲート絶縁膜、及びゲート電極を形成することを特徴とする。
本発明の一態様は、基板上に第１の酸化絶縁膜を形成し、該第１の酸化絶縁膜上に第１の酸化物半導体膜を形成し、該第１の酸化物半導体膜を選択的にエッチングして、第２の酸化物半導体膜を形成する。次に、第１の酸化絶縁膜及び第２の酸化物半導体膜を覆う第２の酸化絶縁膜を形成した後、加熱処理を行って、第１の酸化絶縁膜及び第２の酸化絶縁膜に含まれる酸素の一部を第２の酸化物半導体膜に拡散させ、水素濃度及び酸素欠陥を低減させた第３の酸化物半導体膜を形成する。次に、第２の酸化絶縁膜を選択的にエッチングして、第３の酸化物半導体膜の端部を覆う保護膜を形成する。この後、第３の酸化物半導体膜及び保護膜上に一対の電極、ゲート絶縁膜、及びゲート電極を形成することを特徴とする。
本発明の一態様は、基板上に第１の酸化絶縁膜を形成し、該第１の酸化絶縁膜上に第１の酸化物半導体膜を形成し、第１の酸化物半導体膜上に一対の電極を形成する。次に、第１の酸化物半導体膜を選択的にエッチングし第２の酸化物半導体膜を形成する。次に、第１の酸化絶縁膜、一対の電極、及び第２の酸化物半導体膜を覆う第２の酸化絶縁膜を形成した後、加熱処理を行って、第１の酸化絶縁膜及び第２の酸化絶縁膜に含まれる酸素の一部を第２の酸化物半導体膜に拡散させ、水素濃度及び酸素欠陥を低減させた第３の酸化物半導体膜を形成する。次に、第２の酸化絶縁膜を選択的にエッチングして、第３の酸化物半導体膜の端部を覆う保護膜を形成する。この後、第３の酸化物半導体膜及び保護膜上に、ゲート絶縁膜、及びゲート電極を形成することを特徴とする。
第１の酸化絶縁膜及び第２の酸化絶縁膜は、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成する。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、加熱により第１の酸化物半導体膜または第２の酸化物半導体膜に酸素を拡散させることができる。加熱により酸素の一部が脱離する酸化絶縁膜の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等がある。
本発明の一態様においては、少なくとも第１の酸化絶縁膜と接する状態で第１の酸化物半導体膜または第２の酸化物半導体膜を加熱することで、第１の酸化絶縁膜に含まれる酸素を第１の酸化物半導体膜または第２の酸化物半導体膜に拡散させ、酸素欠陥を低減することができる。また、第１の酸化絶縁膜と、第１の酸化物半導体膜または第２の酸化物半導体膜との界面における界面準位を低減することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減することができる。
また、第３の酸化物半導体膜の端部を保護膜で覆った後、一対の電極、ゲート絶縁膜、及びゲート電極を形成するため、第３の酸化物半導体膜の側面は減圧雰囲気に曝されない。また、一対の電極の作製工程において、第３の酸化物半導体膜の側面がエッチング雰囲気に曝されない。これらのため、第３の酸化物半導体膜の側面における酸素欠陥の生成を低減することができる。
また、本発明の一態様において、上記保護膜、ゲート電極、一対の電極をマスクとして第３の酸化物半導体膜にドーパントを添加することで、セルフアラインで一対のドーパントを含む領域を形成することを特徴とする。ドーパントとしては、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくともいずれか一以上であり、一対のドーパントを含む領域のドーパントの濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下とする。この結果、ゲート電極と重畳する第１の酸化物半導体領域と、第１の酸化物半導体領域を挟む一対のドーパントを含む領域と、一対の電極と重畳し且つ一対のドーパントを含む領域を挟む一対の第２の酸化物半導体領域とを形成することができる。第１の酸化物半導体領域はチャネル領域として機能し、ドーパントを含む領域は電界緩和領域として機能する。このため、トランジスタの短チャネル効果を抑制することができる。また、ゲート電極と、一対の電極とが重畳していないため、寄生容量を低減することができ、トランジスタを高速動作させることができる。
また、上記のドーパントの添加した後に、加熱処理を行ってもよい。
酸化物半導体は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含むことができる。
また、酸化物半導体は、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、または、金属原子と酸素原子が層状に配列した相を含む材料とすることもできる。
なお、本明細書では、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、または、金属原子と酸素原子が層状に配列した相を含む材料を、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｓ）酸化物半導体という。
ＣＡＡＣ酸化物半導体とは単結晶ではないが、また、非晶質のみから形成されているものでもない。また、ＣＡＡＣ酸化物半導体は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。ＣＡＡＣ酸化物半導体を構成する酸素の一部あるいは全部は窒素で置換されてもよい。また、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持する基板面やＣＡＡＣ酸化物半導体の表面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持する基板面、ＣＡＡＣ酸化物半導体の表面等に垂直な方向）を向いていてもよい。
ＣＡＡＣ酸化物半導体は、その組成等に応じて、導体または絶縁体となりうる。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。このようなＣＡＡＣ酸化物半導体の例として、膜状に形成され、膜表面、或いは、基板面、或いは、界面に垂直な方向から観察すると三角形、または、六角形の原子配列が認められ、且つ、その膜断面を観察すると金属原子、または、金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる材料を挙げることもできる。
本発明の一態様によって、酸化物半導体膜の酸素欠陥を低減することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソース及びドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気特性を向上させることができる。
本発明の一態様に係る半導体装置を説明する上面図及び断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する上面図である。 本発明の一態様に係る半導体装置を説明する上面図及び断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置を説明する上面図及び断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置及びその作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様を示す半導体装置を説明する回路図である。 本発明の一態様を示す半導体装置を説明する回路図である。 本発明の一態様を示す半導体装置を説明する回路図である。 本発明の一態様を示す半導体装置を説明する回路図である。 ＣＰＵの具体例を示す半導体装置を説明するブロック図及びその一部の回路図である。 本発明の一態様である半導体装置を用いた表示装置を説明する上面図及び断面図である。 液晶の動作モードを説明する断面図である。 液晶の動作モードを説明する断面図である。 液晶の動作モードを説明する断面図である。 液晶の動作モードを説明する上面図及び断面図である。 画素電極の構造を説明する上面図である。 画素電極の構造を説明する上面図である。 保護回路の一形態を示す回路図及び上面図である。 計算に用いたモデルを説明する図である。 計算に用いたモデルを説明する図である。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、リーク電流の低減が可能なトランジスタの構造及び作製方法について、図１乃至図３を用いて説明する。
図１は、本実施の形態に示すトランジスタの上面図及び断面図である。図１（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ−Ｂに対応する断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ｃ−Ｄに対応する断面図であり、図１（Ｄ）は図１（Ａ）の一点鎖線Ｅ−Ｆに対応する断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜１１１、絶縁膜１２５など）を省略している。
図１に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０２と、酸化絶縁膜１０２上に設けられる酸化物半導体膜１２０と、酸化物半導体膜１２０の端部を覆う保護膜１０７と、保護膜１０７上に形成され、且つ酸化物半導体膜１２０に接する一対の電極１０９と、保護膜１０７、一対の電極１０９、及び酸化物半導体膜１２０を覆うゲート絶縁膜１１１と、ゲート絶縁膜１１１上であって、且つ酸化物半導体膜１２０と重畳するゲート電極１１３とを有する。また、ゲート絶縁膜１１１及びゲート電極１１３を覆う絶縁膜１２５を有してもよい。また、酸化物半導体膜１２０は、ゲート電極１１３と重畳する酸化物半導体領域１１９と、酸化物半導体領域１１９を挟む一対のドーパントを含む領域１１５、１１７と、一対のドーパントを含む領域１１５、１１７を挟み、且つ一対の電極１０９と接する一対の酸化物半導体領域１２１、１２３を有する。なお、酸化物半導体領域１１９はチャネル領域として機能し、一対のドーパントを含む領域１１５、１１７は電界緩和領域として機能し、一対の酸化物半導体領域１２１、１２３において、一対の電極１０９と接する領域はソース領域及びドレイン領域として機能する。なお、保護膜１０７が覆う酸化物半導体膜１２０の端部とは、少なくとも酸化物半導体膜１２０の側面であり、さらに酸化物半導体膜１２０の表面の一部を含んでもよい。
基板１０１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
また、基板１０１として、可撓性基板を用いてもよい。基板１０１と酸化絶縁膜１０２の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０１より分離し、他の基板に転載するのに用いることができる。その際、半導体装置は耐熱性の劣る基板や可撓性の基板にも転載できる。
酸化絶縁膜１０２は、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成する。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、加熱により酸化半導体膜に酸素を拡散させることができる。酸化絶縁膜１０２は、代表的には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等で形成することができる。
酸化絶縁膜１０２は、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする。酸化絶縁膜１０２を厚くすることで、酸化絶縁膜１０２の酸素脱離量を増加させることができると共に、酸化絶縁膜１０２及び後に形成される酸化物半導体膜との界面における界面準位を低減することが可能である。
ここで、「加熱により酸素の一部が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値の標準試料の基準値に対する比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量についても見積もることができる。
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の脱離量の２倍となる。
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
酸化絶縁膜から酸化物半導体膜に酸素が供給されることで、酸化絶縁膜及び酸化物半導体膜の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の酸化絶縁膜及び酸化物半導体膜の界面に捕獲されることを抑制することができ、しきい値電圧のマイナスシフトを低減できる、電気特性の劣化の少ないトランジスタを得ることができる。
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に、酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、図１（Ｂ）に示す酸化物半導体領域１１９において酸化絶縁膜１０２との界面近傍を指す。酸化絶縁膜から酸化物半導体膜に酸素が十分に脱離されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を補うことができる。
即ち、酸化物半導体膜に酸素欠損が生じると、酸化絶縁膜と酸化物半導体膜との界面における電荷の捕獲を抑制することが困難となるところ、酸化絶縁膜に、加熱により酸素脱離される絶縁膜を設けることで、酸化物半導体膜及び酸化絶縁膜の界面準位、ならびに酸化物半導体膜の酸素欠損を低減し、酸化物半導体膜及び酸化絶縁膜の界面における電荷捕獲の影響を小さくすることができる。
酸化物半導体膜１２０としては、少なくとも、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含む酸化物半導体膜である。代表的には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、一元系金属酸化物であるＺｎＯ、ＳｎＯ、ＩｎＯなどを用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、インジウムとガリウムと亜鉛以外の元素を含んでいてもよい。このとき、上記酸化物半導体膜においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎに対するＩｎの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、酸化物半導体膜１２０に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
なお、酸化物半導体膜１２０は、非晶質構造であってもよい。
また、酸化物半導体膜１２０は、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、または、金属原子と酸素原子が層状に配列した相を含む材料、即ちｃ軸配向結晶材料を用いて形成してもよい。
酸化物半導体膜１２０には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
酸化物半導体膜１２０において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成することがあり、トランジスタのオフ電流の上昇の原因となるためである。
酸化物半導体膜１２０は、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
ここでは、酸化物半導体膜１２０として非晶質構造の酸化物半導体膜を形成する。
酸化物半導体膜１２０の厚さは、１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下とすることが好ましい。
酸化物半導体膜１２０において、保護膜１０７、一対の電極１０９、ゲート電極１１３に覆われていない領域に、一対のドーパントを含む領域１１５、１１７を設ける。一対のドーパントを含む領域１１５、１１７は、窒素、リン、または砒素などの１５族元素が含まれている。または、一対のドーパントを含む領域１１５、１１７には、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくともいずれか一以上のドーパントが含まれている。
一対のドーパントを含む領域１１５、１１７に含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
また、一対のドーパントを含む領域１１５、１１７はドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない酸化物半導体領域１１９と比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、一対のドーパントを含む領域１１５、１１７の導電性を低下させることになる。
一対のドーパントを含む領域１１５、１１７は、導電率が１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
酸化物半導体膜１２０において、一対のドーパントを含む領域１１５、１１７を有することで、チャネル領域として機能する酸化物半導体領域１１９の端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
なお、酸化物半導体膜１２０において、一対の電極１０９、ゲート電極１１３、及び保護膜１０７に覆われている領域は、酸化物半導体領域１２１、１２３に示すように、窒素、リン、または砒素などの１５族元素、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくともいずれか一以上のドーパントを、イオンドーピング法、イオン注入法、プラズマ処理法等で添加していない。
保護膜１０７は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、及び窒化シリコン膜の単層または積層で形成することができる。また、保護膜１０７において、少なくとも酸化物半導体膜１２０に接する領域において、酸化絶縁膜１０２に示すような、加熱により酸素が脱離する酸化絶縁膜を用いることが好ましい。
保護膜１０７の厚さは、３０ｎｍ以上１０００ｎｍ以下、より好ましくは１００ｎｍ以上１０００ｎｍ以下とすることで、酸化物半導体膜１２０の端部へのドーパントの添加を妨げると共に、酸化物半導体膜１２０及び一対の電極１０９の間での絶縁性を保つことができる。また、保護膜１０７が端部において酸化物半導体膜１２０の表面を覆う距離は、５０ｎｍ以下、更に好ましくは２０ｎｍ以下とすると、マスクずれが生じても確実に酸化物半導体膜１２０の側面を保護膜で覆うことができる。
保護膜１０７が酸化物半導体膜１２０の端部を覆うことで、酸化物半導体膜１２０の側面と、一対の電極１０９とが接触せず、当該領域におけるリーク電流の発生を抑制することができる。
一対の電極１０９は導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。なお、一対の電極１０９は配線としても機能する。
ゲート絶縁膜１１１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウムまたは酸化ガリウムなどを用いればよく、積層または単層で設ける。また、ゲート絶縁膜１１１は、酸化絶縁膜１０２に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。ゲート絶縁膜１１１に加熱により酸素が脱離する膜を用いることで、酸化物半導体膜に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
また、ゲート絶縁膜１１１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。
ゲート絶縁膜１１１の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
なお、ゲート絶縁膜１１１は、酸化物半導体領域１１９上にのみ形成され、一対のドーパントを含む領域１１５、１１７を覆っていない構造としてもよい。
ゲート電極１１３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１１３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１１３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１１３とゲート絶縁膜１１１との間に、ゲート絶縁膜１１１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１２０より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
絶縁膜１２５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。
本実施の形態に示すトランジスタは、酸化物半導体膜１２０の端部を保護膜１０７で覆っているため、保護膜１０７で覆われている酸化物半導体膜１２０の領域は、ドーパントが添加されない。このため、当該領域におけるリーク電流の発生を低減することができる。また、一対の電極１０９及びゲート電極１１３が重畳しないため、一対の電極１０９及びゲート電極１１３の間に生じる寄生容量を低減することができる。このため、トランジスタの高速動作が可能である。また、酸化物半導体膜１２０の水素濃度が低いため、トランジスタの電気特性及び信頼性を高めることができる。
なお、本実施の形態においては、一対の電極１０９の対向領域が直線状のトランジスタを用いて説明したが、一対の電極１０９の対向領域を適宜、Ｕ字状、Ｃ字状等としてもよい。このような構造のトランジスタは、チャネル幅を大きくすることが可能であり、オン電流を高くすることができる。
次に、図１に示すトランジスタの作製方法について、図２及び図３を用いて説明する。
図２（Ａ）に示すように、基板１０１上に酸化絶縁膜１０２を形成する。次に、酸化絶縁膜１０２上に酸化物半導体膜１０３を形成する。
酸化絶縁膜１０２は、スパッタリング法、ＣＶＤ法等により形成する。なお、加熱により酸素の一部が脱離する酸化絶縁膜は、スパッタリング法を用いることで形成しやすいため好ましい。
加熱により酸素の一部が脱離する酸化絶縁膜をスパッタリング法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にすることが好ましい。
加熱により酸素の一部が脱離する酸化絶縁膜の代表例として酸化シリコン膜を形成する場合、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％以下）として、ＲＦスパッタリング法により酸化シリコン膜を形成することが好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
酸化物半導体膜１０３は、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等により形成することができる。
ここでは、酸化物半導体膜１０３は、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下の厚さで形成する。
次に、酸化物半導体膜を成膜するスパッタリング装置について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
このように、酸化物半導体膜１０３の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにより、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠陥が形成されてしまう。このため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠陥を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信頼性を高めることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
ターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。ターゲットとしては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、一元系金属酸化物であるＺｎＯ系金属酸化物、ＳｎＯ系金属酸化物などのターゲットを用いることができる。
ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１［ｍｏｌ数比］〜１：４の組成比を有するターゲットを用いることもできる。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
なお、酸化絶縁膜１０２及び酸化物半導体膜１０３は連続的に形成することが好ましい。酸化絶縁膜１０２を形成した後、大気に曝さず酸化物半導体膜１０３を形成することで、酸化絶縁膜１０２及び酸化物半導体膜１０３界面における水素の付着を低減することができる。または、加熱装置を有するマルチチャンバーのスパッタリング装置において、酸化絶縁膜１０２を形成し、加熱装置で酸化絶縁膜１０２を加熱して水素を脱離させた後、酸化絶縁膜１０２上に酸化物半導体膜１０３を形成してもよい。
次に、基板１０１に加熱処理を施して、酸化物半導体膜より水素を放出させると共に、酸化絶縁膜１０２に含まれる酸素の一部を、酸化物半導体膜１０３と、酸化絶縁膜１０２及び酸化物半導体膜１０３の界面近傍に拡散させる。この結果、図２（Ｂ）に示すように、水素濃度及び酸素欠陥が低減された酸化物半導体膜１０４を形成することができる。
該加熱処理の温度は、酸化物半導体膜から水素を放出させると共に、酸化絶縁膜１０２に含まれる酸素の一部を放出させ、さらには酸化物半導体膜に拡散させる温度が好ましく、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
また、該加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜からの水素の放出、及び酸化絶縁膜１０２から酸化物半導体膜１０３への酸素拡散の時間を短縮することができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。
酸化物半導体膜中における酸素欠損はドナーとなり、キャリアである電子が生じてしまう。酸化物半導体膜１０３が酸化絶縁膜１０２を覆う状態で加熱処理を行うことで、酸化絶縁膜１０２に含まれる酸素の一部が酸化物半導体膜１０３に拡散するため、酸化物半導体膜１０３に含まれる酸素欠損を低減することができる。また、酸化絶縁膜１０２が酸化物半導体膜１０３に覆われており、酸化絶縁膜１０２の表面が露出していないため、酸化絶縁膜１０２から酸化物半導体膜１０３へ拡散せず外部へ放出する量を低減することができるため、酸化物半導体膜の酸素欠陥、及び酸化絶縁膜１０２及び酸化物半導体膜１０３の界面の界面準位を低減することができる。
また、酸化物半導体膜１０３の成膜工程において、処理室の圧力、処理室のリークレートなどにより、不純物の混入を極力抑えることによって、酸化絶縁膜１０２及び酸化物半導体膜１０３に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜１０２から酸化物半導体膜１０３への水素を含む不純物の拡散を低減することができる。また、加熱処理により酸化物半導体膜１０３中の水素濃度を低減することができる。酸化物半導体においては、水素との結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。このため、酸化物半導体膜の成膜工程及びその後の加熱工程において、不純物、代表的には水素を極めて減らすことにより、酸化物半導体膜の欠陥を低減することが可能である。
次に、該酸化物半導体膜１０４上にマスクを形成した後、当該マスクを用いて酸化物半導体膜１０４を選択的にエッチングして、酸化物半導体膜１０５を形成する（図２（Ｃ）参照）。
酸化物半導体膜１０４をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いることができる。また、酸化物半導体膜のエッチングはウエットエッチングまたはドライエッチングを適宜用いることができる。この後、マスクを除去する。なお、マスクを除去するために、剥離液を用いると、酸化物半導体膜１０５の側面から酸素が脱離する場合があるため、マスクの除去方法としてアッシングを用いてもよい。
次に、図２（Ｄ）に示すように、酸化絶縁膜１０２及び酸化物半導体膜１０５上に酸化絶縁膜１０６を形成する。酸化絶縁膜１０６は、酸化絶縁膜１０２と同様に、熱により酸素の一部が脱離する酸化絶縁膜を用いて形成する。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。
また、酸化絶縁膜１０６の成膜方法は、酸化絶縁膜１０２と同様の成膜方法を適宜選択することができる。なお、酸化絶縁膜１０６を形成する際において、酸化物半導体膜１０５の側面から酸素の脱離量を低減するため、酸化絶縁膜１０６の成膜温度は、可能な限り低い温度、好ましくは室温で成膜することが望ましい。
なお、酸化物半導体膜１０５の側面において酸素脱離により酸素欠陥が生じたとしても、酸化絶縁膜１０６として、熱により酸素の一部が脱離する酸化絶縁膜を用いることで、後の加熱処理により、酸化物半導体膜１０５の側面における酸素欠陥を低減することができる。
次に、酸化絶縁膜１０６上にマスクを形成した後、当該マスクを用いて酸化絶縁膜１０６を選択的にエッチングして、保護膜１０７を形成する。この後、マスクを除去する（図２（Ｅ）参照）。保護膜１０７は、少なくとも、酸化物半導体膜１０５の端部を覆うため、後の作製工程において、酸化物半導体膜１０５の側面が減圧雰囲気に曝されることがない。また、後のエッチング工程において、酸化物半導体膜１０５の側壁がエッチャントに曝されない。これらの結果、酸化物半導体膜１０５の側面からの酸素脱離、及びそれに伴う酸素欠陥の生成を妨げることができる。また、酸化物半導体膜１０５の側面と、一対の電極１０９とが接触しないため、酸化物半導体膜１０５の側面付近の領域におけるリーク電流の発生を抑制することができる。
次に、図３（Ａ）に示すように、印刷法またはインクジェット法により一対の電極１０９を形成する。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導電膜をエッチングして、一対の電極１０９を形成する。導電膜上に形成するマスクは、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。なお、マスクを用いて一対の電極１０９を形成した場合は、この後マスクを除去する。
次に、図３（Ｂ）に示すように、酸化物半導体膜１０５、保護膜１０７、及び一対の電極１０９上に、ゲート絶縁膜１１１を形成した後、ゲート絶縁膜１１１上にゲート電極１１３を形成する。
ゲート絶縁膜１１１は、熱酸化法、ＣＶＤ法、スパッタリング法などで形成する。
ゲート電極１１３は、印刷法またはインクジェット法により形成する。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導電膜をエッチングして、ゲート電極１１３を形成する。導電膜上に形成するマスクは、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。なお、マスクを用いてゲート電極１１３を形成した場合は、この後マスクを除去する。
次に、図３（Ｃ）に示すように、酸化物半導体膜１０５にドーパントを添加する処理を行って、ドーパントを含む領域１１５、１１７を形成する。ゲート電極１１３及び一対の電極１０９をマスクにしてドーパントを添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域１１５、１１７、及びドーパントが添加されない酸化物半導体領域１１９、１２１、１２３を形成することができる。なお、ドーパントを含む領域１１５、１１７は、電界緩和領域として機能する。また、酸化物半導体領域１１９、一対のドーパントを含む領域１１５、１１７、及び一対の酸化物半導体領域１２１、１２３を酸化物半導体膜１２０と示す。
酸化物半導体膜１０５にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、窒素、リン、若しくは砒素などの１５族元素、水素、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンから少なくとも一つを選択する。ここでは、一対の電極１０９及びゲート電極１１３がマスクとなるため、ドーパントが添加される領域であるドーパントを含む領域１１５、１１７、ゲート電極１１３と重畳すると共にドーパントを含む領域１１５、１１７に挟まれる酸化物半導体領域１１９、一対の電極１０９に重畳すると共にドーパントを含む領域１１５、１１７を挟む酸化物半導体領域１２１、１２３をセルフアラインで形成することができる。
また、上記酸化物半導体膜１０５へのドーパントの添加は、酸化物半導体膜１０５を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜１０３が露出している状態でドーパントの添加を行ってもよい。
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
次に、絶縁膜１２５を形成し、加熱処理を行う。絶縁膜１２５は、例えば、熱酸化法、ＣＶＤ法またはスパッタリング法などで形成する。また、当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
当該加熱処理により、保護膜１０７から酸化物半導体膜１２０に酸素が拡散し、酸化物半導体膜１２０の側面における酸素欠陥を低減することができる。また、ドーパントを含む領域１１５、１１７の抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む領域１１５、１１７は、結晶状態でも非晶質状態でもよい。
ここで、酸化物半導体膜の上面及び側面における酸素の欠損しやすさについて、以下のモデルを用いて計算を行い検証した結果について説明する。なお、ＣＡＡＣ酸化物半導体は、一側面に複数の結晶面を有することから計算が複雑になる。そのため、ここではｃ軸に配向したウルツ鉱構造であるＺｎＯ単結晶を用いて計算を行った。結晶のモデルとしては、図２７に示すように、ｃ軸に平行な面と垂直な面でそれぞれ切断し、（００１）表面、（１００）表面、及び（１１０）表面を作製した。
表面構造を作製した後、図２８（Ａ）乃至図２８（Ｃ）に示すように（１００）表面、（１１０）表面、及び（００１）表面から酸素が抜ける場合の計算を行い、その抜けやすさを各表面で比較した。
結晶構造を（００１）面が表面になるように切断したモデルを作製した。ただし、計算は３次元周期構造で行うため、（００１）表面が２つ存在する真空領域が１ｎｍのスラブモデルを作製した。同様にして、側面は（００１）面と垂直な面と想定されるため、側面の一例として（１００）面と（１１０）面が表面に出たスラブモデルを作製した。この２つの面を計算することで、（００１）に垂直な面における酸素の抜けやすさの傾向を見ることができる。この場合も真空領域は１ｎｍである。原子数は（１００）表面モデル、（１１０）表面モデル、（００１）表面モデルでそれぞれ、６４、１０８、１０８原子とした。また、上記３構造の表面から酸素を抜いた構造を作製した。
計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いた。密度汎関数の方法として平面波基底擬ポテンシャル法を用い、汎関数はＧＧＡＰＢＥを用いた。始めにウルツ構造の４原子のユニットセルにおいて、格子定数を含めた構造最適化を行った。次に、最適化された構造をもとにして、表面構造を作製した。その後、作製した表面構造の酸素が欠損有りの構造と欠損無しの構造において、格子定数を固定した構造最適化を行った。エネルギーは構造最適化後のものを使用している。
カットオフエネルギーとして、ユニットセルの計算では３８０ｅＶ、表面構造の計算では３００ｅＶを用いた。ｋ点として、ユニットセルの計算では９×９×６、（１００）表面モデルの計算では３×２×１、（１１０）表面モデルの計算では１×２×２、（００１）表面モデルの計算では２×２×１を用いた。
上記の表面構造に、酸素欠損有りの構造のエネルギーと酸素分子のエネルギーの半分を足した値から、酸素欠損無しの構造のエネルギーを引いたエネルギー差（ここでは、束縛エネルギーとよぶ。）を計算した。束縛エネルギーの小さい表面で酸素が抜けやすいと言える。
数式２により得られた各表面の束縛エネルギーを表１に示す。
表１に示す結果より、（００１）表面と比べ、（１００）表面及び（１１０）表面は束縛エネルギーが小さく、酸素が抜けやすいと言える。即ち、表面に垂直な方向にｃ軸を有し、該ｃ軸に配向したＺｎＯ膜は上面よりも側面の方が酸素が抜けやすいことが分かる。ＣＡＡＣ酸化物半導体の一例であるＺｎＯについても、様々な結晶面が混ざり合っているが、ＺｎＯ単結晶と同種の結晶面を側面に有している。そのため、ＺｎＯ単結晶における酸素の抜けやすさと同様の傾向があると言える。
また、酸化物半導体膜を選択的にエッチングするとき、例えばドライエッチングにおいて酸化物半導体膜の側面が塩素ラジカル、フッ素ラジカル等を含むプラズマに曝されると、酸化物半導体膜の側面に露出する金属原子と、塩素ラジカル、フッ素ラジカル等とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸化物半導体膜中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜の側面には酸素欠損が生じやすい。
これらのため、本実施の形態で説明するトランジスタは、加熱により酸素の一部が脱離する酸化絶縁膜上に酸化物半導体膜を形成した後、加熱処理を行って、酸化物半導体膜における酸素欠陥と、酸化絶縁膜及び酸化物半導体膜の界面における界面準位を低減することができる。また、酸化物半導体膜を選択的にエッチングした後、エッチングされた酸化物半導体膜の端部を覆う保護膜として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成する。この結果、エッチングされた酸化物半導体膜の側面が減圧雰囲気及びエッチャントに曝されないため、酸化物半導体膜の側面における酸素欠陥の生成を低減することができる。さらに、この後の加熱工程により、保護膜から酸化物半導体膜に酸素拡散が生じるため、酸化物半導体膜の側面に酸素欠陥が生じたとしても、当該酸素欠陥を補償することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、トランジスタのソース及びドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気特性を向上させることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる作製方法により、図１に示すトランジスタを作製する方法について、図３及び図４を用いて説明する。
実施の形態１と同様に、図４（Ａ）に示すように、基板１０１上に酸化絶縁膜１０２を形成する。次に、酸化絶縁膜１０２上に酸化物半導体膜１０３を形成する。なお、酸化絶縁膜１０２及び酸化物半導体膜１０３は連続的に形成することが好ましい。または、加熱装置を有するマルチチャンバーのスパッタリング装置において、酸化絶縁膜１０２を形成した後、加熱装置で酸化絶縁膜１０２を加熱して水素を脱離させた後、酸化絶縁膜１０２上に酸化物半導体膜１０３を形成してもよい。
次に、該酸化物半導体膜１０３上にマスクを形成した後、当該マスクを用いて酸化物半導体膜１０３を選択的にエッチングして、酸化物半導体膜１３１を形成する。この後、マスクを除去する。次に、酸化物半導体膜１３１上に酸化絶縁膜１０６を形成する（図４（Ｂ）参照）。酸化絶縁膜１０２及び酸化絶縁膜１０６は、熱により酸素の一部が脱離する酸化絶縁膜を用いて形成する。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。
次に、基板１０１に加熱処理を施して、酸化物半導体膜１３１から水素を放出させると共に、酸化絶縁膜１０２及び酸化絶縁膜１０６に含まれる酸素の一部を、酸化物半導体膜１３１と、酸化絶縁膜１０２及び酸化絶縁膜１０６における酸化物半導体膜１３１の界面近傍とに拡散させる。この結果、図４（Ｃ）に示すように、水素濃度及び酸素欠陥が低減された酸化物半導体膜１０５を形成することができる。
本実施の形態では、実施の形態１と比較して、酸化絶縁膜１０２及び酸化絶縁膜１０６から酸化物半導体膜１３１に酸素を拡散させる点が異なる。本実施の形態では、酸化物半導体膜１３１の表面のみでなく、酸化物半導体膜１３１の側面も酸化絶縁膜１０６に覆われているため、上記加熱処理により、酸化物半導体膜１３１における酸素欠陥、及び酸化物半導体膜１３１及び酸化絶縁膜１０２、１０６との界面における界面準位を低減すると共に、酸化物半導体膜１３１の側面における酸素欠陥に酸素が供給されるため、酸化物半導体膜１３１の側面に酸素欠陥が生じたとしても、当該酸素欠陥を補償することができる。
また、酸化絶縁膜１０６上にブロッキング膜を設けることで、上記加熱処理において、酸化絶縁膜１０６から酸素が外部に放出するのを妨げることができる。ブロッキング膜としては、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、ダイヤモンドライクカーボン等がある。
次に、酸化絶縁膜１０６上にマスクを形成した後、当該マスクを用いて酸化絶縁膜１０６を選択的にエッチングして、保護膜１０７を形成する（図４（Ｄ）参照）。保護膜１０７は、少なくとも、酸化物半導体膜１０５の端部を覆う。この結果、後の作製工程において、酸化物半導体膜１０５の側面が減圧雰囲気に曝されることがない。また、後のエッチング工程において、酸化物半導体膜１０５の側壁がエッチャントに曝されない。これらの結果、酸化物半導体膜１０５の側面からの酸素脱離、及びそれに伴う酸素欠陥の生成を妨げることができる。また、酸化物半導体膜１０５の側面と、一対の電極１０９とが接触しないため、酸化物半導体膜１０５の側面付近の領域におけるリーク電流の発生を抑制することができる。
この後、図３の工程を経ることで、図１と同様に、しきい値電圧のマイナスシフトと、ソース及びドレインにおけるリーク電流とが低減されたトランジスタを作製することができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と異なるトランジスタの作製方法について、図３、図５及び図６を用いて説明する。ここでは、実施の形態１に示すトランジスタの作製方法の別形態として説明するが、実施の形態２を適宜適用することができる。なお、図６は、絶縁膜１４５の作製工程における上面図であり、図５（Ａ）は図６の一点鎖線Ａ−Ｂの断面図に相当する。
実施の形態１と同様に、図２（Ａ）乃至図２（Ｄ）の工程の後、図５（Ａ）及び図６に示すように、開口部１４１、１４３を有する絶縁膜１４５を形成する。次に、図５（Ｂ）に示すように、酸化物半導体膜１０５及び絶縁膜１４５上に導電膜１４７を形成する。導電膜１４７は、実施の形態１に示す一対の電極１０９の材料及び作製方法を適宜用いることができる。
次に、実施の形態１と同様に、導電膜１４７上にマスクを形成した後、当該マスクを用いて導電膜１４７を選択的にエッチングして、一対の電極１０９を形成する。次に、酸化物半導体膜１０５の端部を覆うように絶縁膜１４５をエッチングして、保護膜１０７を形成する。以上の工程により、酸化物半導体膜１０５の端部を覆う保護膜１０７と、酸化物半導体膜１０５に接する一対の電極１０９を形成することができる。保護膜１０７は、酸化物半導体膜１０５の端部を覆うため、後の作製工程において、酸化物半導体膜１０５の側面が減圧雰囲気に曝されることがない。また、後のエッチング工程において、酸化物半導体膜１０５の側壁がエッチャントに曝されない。これらの結果、酸化物半導体膜１０５の側面からの酸素脱離、及びそれに伴う酸素欠陥の生成を妨げることができる。また、酸化物半導体膜１０５の側面と、一対の電極１０９とが接触しないため、酸化物半導体膜１０５の側面付近の領域におけるリーク電流の発生を抑制することができる。
この後、実施の形態１と同様の工程により、図３の工程を経ることでしきい値電圧のマイナスシフトと、ソース及びドレインにおけるリーク電流とが低減されたトランジスタを作製することができる。
（実施の形態４）
本実施の形態では、実施の形態１及び実施の形態２と異なる構造のトランジスタの構造及び作製方法について、図２、図３、図７、及び図８を用いて説明する。ここでは、実施の形態１に示すトランジスタの作製方法の別形態として説明するが、実施の形態２に適宜適用することができる。
図７は、本実施の形態に示すトランジスタの上面図及び断面図である。図７（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図７（Ｂ）は、図７（Ａ）の一点鎖線Ｅ−Ｆに対応する断面図である。なお、図７（Ａ）では、煩雑になることを避けるため、トランジスタの構成要素の一部（例えば、絶縁膜１５３など）を省略している。
図７に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０２と、酸化絶縁膜１０２上に設けられる酸化物半導体膜１２０と、酸化物半導体膜１２０の端部を覆うと共に、一部がゲート絶縁膜として機能する保護膜１５０と、保護膜１５０上に形成され、且つ酸化物半導体膜１２０に接する一対の電極１０９と、保護膜１５０上であって、且つ酸化物半導体膜１２０と重畳するゲート電極１５１とを有する。また、一対の電極１０９、酸化物半導体膜１２０、保護膜１５０、及びゲート電極１５１を覆う絶縁膜１５３を有する。また、絶縁膜１５３に設けられる開口部において、一対の電極１０９と接続する一対の配線１５５を有する。また、酸化物半導体膜１２０は、ゲート電極１５１と重畳する酸化物半導体領域１１９と、酸化物半導体領域１１９を挟む一対のドーパントを含む領域１１５、１１７と、一対のドーパントを含む領域１１５、１１７を挟み、且つ一対の電極１０９と接する一対の酸化物半導体領域１２１、１２３を有する。なお、一対のドーパントを含む領域１１５、１１７は電界緩和領域として機能し、一対の酸化物半導体領域１２１、１２３はソース領域及びドレイン領域として機能する。
本実施の形態では、保護膜１５０が、酸化物半導体膜１２０の端部を覆うと共に、ゲート絶縁膜として用いることを特徴とする。この結果、工程数を削減することができる。なお、ゲート電極１５１及び一対の電極１０９は同じ層で形成されているため、一部がゲート電極１５１である走査線と、一対の電極１０９と接続する信号線が接触しないように、一対の電極１０９に電気的に接続する一対の配線１５５と、一部がゲート電極１５１である走査線とを絶縁膜１５３を介して交差させている。
次に、図７に示すトランジスタの作製方法について、図２、図３、及び図８を用いて説明する。
実施の形態１と同様に、図２（Ａ）乃至図２（Ｄ）の工程の後、図８（Ａ）に示すように、開口部を有する絶縁膜１４５を形成した後、酸化物半導体膜１０５及び絶縁膜１４５上に導電膜１４７を形成する。
次に、導電膜１４７上にマスクを形成した後、当該マスクを用いて導電膜１４７を選択的にエッチングして、一対の電極１０９及びゲート電極１５１を形成する。この後、マスクを除去する。次に、一対の電極１０９、絶縁膜１４５、及びゲート電極１５１上にマスクを形成した後、一対の電極１０９及びゲート電極１５１に覆われていない絶縁膜１４５において、酸化物半導体膜１０５の端部を覆うように絶縁膜１４５をエッチングして、酸化物半導体膜１０５の端部を覆うと共に、ゲート絶縁膜として機能する保護膜１５０を形成する。この後、マスクを除去する。
次に、実施の形態１と同様の工程により、図３（Ｃ）の工程により、酸化物半導体膜１０５にドーパントを添加する処理を行って、ドーパントを含む領域１１５、１１７を形成する。ゲート電極１５１及び一対の電極１０９をマスクにしてドーパントを添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域１１５、１１７、及びドーパントが添加されない酸化物半導体領域１１９、１２１、１２３を形成することができる。なお、ドーパントを含む領域１１５、１１７は、電界緩和領域として機能する。また、酸化物半導体領域１１９、一対のドーパントを含む領域１１５、１１７、及び一対の酸化物半導体領域１２１、１２３を酸化物半導体膜１２０と示す。
次に、酸化物半導体膜１２０、一対の電極１０９、保護膜１５０上に絶縁膜１５３を形成した後、絶縁膜１５３上にマスクを形成し、絶縁膜１５３を選択的にエッチングして開口部を形成する。この後、マスクを除去する。次に、当該開口部において、一対の電極１０９に接する一対の配線１５５を形成し、加熱処理を行う（図８（Ｃ）参照。）。当該加熱処理により、保護膜１５０から酸化物半導体膜１２０に酸素が拡散し、酸化物半導体膜１２０の側面における酸素欠陥を低減することができる。また、ドーパントを含む領域１１５、１１７の抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む領域１１５、１１７は、結晶状態でも非晶質状態でもよい。
絶縁膜１５３は、実施の形態１に示す絶縁膜１２５と同様の材料及び形成方法を適宜用いることができる。または、絶縁膜１５３として、ポリイミド、アクリル樹脂、エポキシ樹脂等の有機樹脂を用いて形成してもよい。
一対の配線１５５は、一対の電極１０９と同様の材料及び形成方法を適宜用いることができる。
以上の工程により、図７に示すような、しきい値電圧のマイナスシフトと、ソース及びドレインにおけるリーク電流とが低減されたトランジスタを作製することができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４と異なる構造のトランジスタ及びその作製方法について、図９乃至図１１を用いて説明する。
図９は、本実施の形態に示すトランジスタの上面図及び断面図である。図９（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図９（Ｂ）は、図９（Ａ）の一点鎖線Ｇ−Ｈに対応する断面図であり、図９（Ｃ）は図９（Ａ）の一点鎖線Ｉ−Ｊに対応する断面図である。なお、図９（Ａ）では、煩雑になることを避けるため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜２１１、絶縁膜２２５など）を省略している。
図９（Ａ）に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０２と、酸化絶縁膜１０２上に設けられる酸化物半導体膜２２０と、酸化物半導体膜２２０に接する一対の電極２０９と、酸化物半導体膜２２０の端部を覆うと共に、一対の電極２０９の一部を覆う保護膜２０７と、保護膜２０７、一対の電極２０９、酸化物半導体膜２２０を覆うゲート絶縁膜２１１と、ゲート絶縁膜２１１上であって、且つ酸化物半導体膜２２０と重畳するゲート電極２１３とを有する。また、ゲート絶縁膜２１１及びゲート電極２１３を覆う絶縁膜２２５を有してもよい。また、酸化物半導体膜２２０は、ゲート電極２１３と重畳する酸化物半導体領域２１９と、酸化物半導体領域２１９を挟む一対のドーパントを含む領域２１５、２１７と、一対のドーパントを含む領域２１５、２１７を挟み、且つ一対の電極２０９と接する一対の酸化物半導体領域２２１、２２３を有する。なお、酸化物半導体領域２１９はチャネル領域として機能し、一対のドーパントを含む領域２１５、２１７は電界緩和領域として機能し、一対の酸化物半導体領域２２１、２２３はソース領域及びドレイン領域として機能する。
なお、酸化物半導体膜２２０、一対の電極２０９、保護膜２０７、ゲート絶縁膜２１１、ゲート電極２１３、及び絶縁膜２２５はそれぞれ、実施の形態１に示す酸化物半導体膜１２０、一対の電極１０９、保護膜１０７、ゲート絶縁膜１１１、ゲート電極１１３、及び絶縁膜１２５と同様の材料を適宜用いることができる。また、酸化物半導体領域２１９、一対のドーパントを含む領域２１５、２１７、一対の酸化物半導体領域２２１、２２３はそれぞれ、実施の形態１に示す酸化物半導体領域１１９、一対のドーパントを含む領域１１５、１１７、一対の酸化物半導体領域１２１、１２３と同様の材料を適宜用いることができる。
次に、図９に示すトランジスタの作製方法について、図１０及び図１１を用いて説明する。
実施の形態１と同様に、図１０（Ａ）に示すように、基板１０１上に酸化絶縁膜１０２を形成する。次に、酸化絶縁膜１０２上に酸化物半導体膜１０３を形成する。なお、酸化絶縁膜１０２及び酸化物半導体膜１０３は連続的に形成することが好ましい。または、加熱装置を有するマルチチャンバーのスパッタリング装置において、酸化絶縁膜１０２を形成した後、加熱装置で酸化絶縁膜１０２を加熱して水素を脱離させた後、酸化絶縁膜１０２上に酸化物半導体膜１０３を形成してもよい。
次に、基板１０１に加熱処理を施して、酸化物半導体膜からより水素を放出させると共に、酸化絶縁膜１０２に含まれる酸素の一部を、酸化物半導体膜と、酸化絶縁膜１０２における酸化物半導体膜の界面近傍とに拡散させる。この結果、図１０（Ｂ）に示すように、水素濃度及び酸素欠陥が低減された酸化物半導体膜１０４を形成することができる。
次に、図１０（Ｃ）に示すように、酸化物半導体膜１０４上に、一対の電極２０９を形成する。一対の電極２０９は、実施の形態１に示す一対の電極１０９と同様に形成することができる。
なお、本実施の形態では、酸化絶縁膜１０２上に酸化物半導体膜１０３を形成した後、加熱処理を行って酸化絶縁膜１０２に含まれる酸素の一部を、酸化物半導体膜と、酸化絶縁膜１０２における酸化物半導体膜の界面近傍に拡散させる処理を行ったが、上記一対の電極２０９を形成するための導電膜を形成した後、上記加熱処理を行ってもよい。
次に、酸化物半導体膜１０４及び一対の電極２０９上にマスクを形成した後、酸化物半導体膜１０４を選択的にエッチングして、酸化物半導体膜２０５を形成する（図１０（Ｄ）参照。）当該工程により、図９（Ａ）の酸化物半導体膜２２０で示すように、一対の電極２０９と重畳し、且つ一部が露出する酸化物半導体膜２０５を形成することができる。この後、マスクを除去する。なお、マスクを除去するために、剥離液を用いると、酸化物半導体膜２０５の側面から酸素が脱離する場合があるため、マスクの除去方法としてアッシングを用いてもよい。
次に、図１１（Ａ）に示すように、酸化物半導体膜２０５及び一対の電極２０９上に酸化絶縁膜２０６を形成する。酸化絶縁膜２０６は、実施の形態１に示す酸化絶縁膜１０６と同様に、熱により酸素の一部が脱離する酸化絶縁膜を用いて形成する。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。
酸化物半導体膜２０５の側面において酸素脱離により酸素欠陥が生じたとしても、酸化絶縁膜２０６として、熱により酸素の一部が脱離する酸化絶縁膜を用いることで、後の加熱処理により、酸化物半導体膜２０５の側面における酸素欠陥を低減することができる。
次に、酸化絶縁膜２０６上にマスクを形成した後、当該マスクを用いて酸化絶縁膜２０６を選択的にエッチングして、保護膜２０７を形成する。この後、マスクを除去する（図１１（Ｂ）参照）。当該工程により、一対の電極２０９の一部を覆うと共に、一対の電極２０９から露出した酸化物半導体膜２０５の端部を覆う保護膜２０７を形成することができる。この結果、後の作製工程において、酸化物半導体膜２０５の側面が減圧雰囲気に曝されることがない。また、後のエッチング工程において、酸化物半導体膜２０５の側壁がエッチャントに曝されない。さらには、一対の電極を形成した後、酸化物半導体膜１０４をエッチングして酸化物半導体膜２０５を形成し、その後に酸化物半導体膜２０５の側面を覆う絶縁膜を形成するため、一対の電極と重畳する酸化物半導体膜が形成される。これらの結果、酸化物半導体膜２０５の側面からの酸素脱離、及びそれに伴う酸素欠陥の生成を妨げることができる。酸化物半導体膜２０５の側面と、一対の電極２０９とが接触しないため、酸化物半導体膜２０５の側面付近の領域におけるリーク電流の発生を抑制することができる。
次に、図１１（Ｃ）に示すように、実施の形態１と同様に、酸化物半導体膜２０５、保護膜２０７、及び一対の電極２０９上に、ゲート絶縁膜２１１を形成した後、ゲート絶縁膜２１１上にゲート電極２１３を形成する。
次に、図１１（Ｄ）に示すように、酸化物半導体膜２０５にドーパントを添加する処理を行って、ドーパントを含む領域２１５、２１７を形成する。ゲート電極２１３及び一対の電極２０９をマスクにしてドーパントを添加することにより、セルフアラインでドーパントが添加されたドーパントを含む領域２１５、２１７、及びドーパントが添加されない酸化物半導体領域２１９、２２１、２２３を形成することができる。なお、ドーパントを含む領域２１５、２１７は、電界緩和領域として機能する。
次に、絶縁膜２２５を形成し、加熱処理を行う。当該加熱処理により、保護膜２０７から酸化物半導体膜２０５に酸素が拡散し、酸化物半導体膜の側面における酸素欠陥を低減することができる。また、酸化物半導体膜２０５からの酸素の脱離を低減すると共に、ドーパントを含む領域２１５、２１７の抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む領域２１５、２１７は、結晶状態でも非晶質状態でもよい。
以上の工程により、図９に示すような、しきい値電圧のマイナスシフトと、ソース及びドレインにおけるリーク電流とが低減されたトランジスタを作製することができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５と異なる構造のトランジスタについて、図１２を用いて説明する。
本実施の形態に示すトランジスタの断面構造について、図１２を用いて説明する。
図１２に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０２と、酸化絶縁膜１０２上に設けられる一対の電極の一方１６１と、一対の電極の一方１６１と接する酸化物半導体膜１６３と、酸化物半導体膜１６３の端部及び一対の電極の一方１６１の一部を覆う保護膜１６５と、保護膜１６５上に形成され、且つ酸化物半導体膜１６３に接する一対の電極の他方１６７と、保護膜１６５、酸化物半導体膜１６３、及び一対の電極の他方１６７を覆うゲート絶縁膜１６９と、ゲート絶縁膜１６９を介して酸化物半導体膜１６３と重畳するゲート電極１７１とを有する。また、ゲート絶縁膜１６９及びゲート電極１７１を覆う絶縁膜１７３を有してもよい。
酸化物半導体膜１６３は、ゲート電極１７１と重畳する酸化物半導体領域１７５と、酸化物半導体領域１７５を挟む一対のドーパントを含む領域１７７、１７９と、一対のドーパントを含む領域１７７、１７９を挟み、且つ一対の電極の一方１６１及び他方１６７と接する一対の酸化物半導体領域１８１、１８３を有する。なお、酸化物半導体領域１７５はチャネル領域として機能し、一対のドーパントを含む領域１７７、１７９は電界緩和領域として機能し、一対の酸化物半導体領域１８１、１８３はソース領域及びドレイン領域として機能する。
次に、本実施の形態に示すトランジスタの作製方法について、以下に説明する。ここでは、実施の形態１に示すトランジスタの作製方法の応用形態として説明するが、実施の形態２乃至実施の形態５に適宜適用することができる。
本実施の形態に示すトランジスタは、酸化絶縁膜１０２上に酸化物半導体膜１０３を形成する前に、一対の電極の一方１６１を形成する。次に、実施の形態１と同様の工程を経て、選択的にエッチングされた酸化物半導体膜上に保護膜１６５を形成した後、一対の電極の他方１６７を形成する。この後、実施の形態１と同様に、ゲート絶縁膜１６９、ゲート電極１７１を形成する。次に、ゲート電極、保護膜１６５、及び一対の電極の他方１６７をマスクとしてドーパントを添加することで、酸化物半導体領域１７５、一対のドーパントを含む領域１７７、１７９、及び一対の酸化物半導体領域１８１、１８３を有する酸化物半導体膜１６３を形成することができる。また、この後、絶縁膜１７３を形成した後、実施の形態１と同様に加熱処理を行ってもよい。
以上の工程により、図１２に示すトランジスタを作製することができる。
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６と異なる保護膜の作製方法について、図１３を用いて説明する。
図１３（Ａ）に示すように、基板１０１上に酸化絶縁膜１０２を形成する。次に、後に保護膜となる酸化絶縁膜１９１を酸化絶縁膜１０２上に形成する。なお、酸化絶縁膜１９１は、図１３（Ｄ）に示すような、後に形成される酸化物半導体膜１９７が位置する領域において、酸化絶縁膜１０２を露出するように形成する。
酸化絶縁膜１９１は、酸化絶縁膜１０２と同様に、熱により酸素の一部が脱離する酸化絶縁膜を用いて形成する。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。
次に、図１３（Ｂ）に示すように、酸化絶縁膜１０２及び酸化絶縁膜１９１上に酸化物半導体膜１９２を形成する。この後、実施の形態１と同様に、加熱処理を施して、酸化物半導体膜１９２から水素を放出させると共に、酸化絶縁膜１０２及び酸化絶縁膜１９１に含まれる酸素の一部を、酸化物半導体膜１９２と、酸化絶縁膜１０２及び酸化絶縁膜１９１における酸化物半導体膜１９２の界面近傍とに拡散させる。この結果、図１３（Ｃ）に示すように、水素濃度及び酸素欠陥が低減された酸化物半導体膜１９３を形成することができる。（図１３（Ｃ）参照）。
次に、少なくとも酸化物半導体膜１９３を研磨し、酸化絶縁膜１９１の厚さの影響を受けず、表面が平坦な酸化物半導体膜１９７と、酸化物半導体膜１９７と同様の厚さであり、且つ表面が酸化物半導体膜１９７と同様に平坦である保護膜１９５を形成することができる。また、酸化物半導体膜１９７の側面は、加熱により酸素の一部が脱離する酸化絶縁膜である保護膜１９５と接するため、酸化物半導体膜１９７の側面に酸素欠陥を有していても、後の加熱処理により酸素欠陥を低減することができる。
なお、この結果、保護膜との表面における凹凸差が少なく、且つ側面の酸素欠陥を低減できる酸化物半導体膜を形成することができる。このため、後に酸化物半導体膜１９７上に形成するゲート絶縁膜の厚さを薄くすることができる。また、後に形成するゲート電極の加工精度を高めることができる。なお、本実施の形態においては、酸化絶縁膜１０２から酸化物半導体膜への酸素供給方法として、実施の形態１を用いたが、実施の形態２と同様に、酸化物半導体膜１９２上に酸化絶縁膜を形成した後、加熱処理して、酸化物半導体膜１９２を挟む酸化絶縁膜から、酸化物半導体膜１９２に酸素を供給した後、酸化物半導体膜及び該酸化物半導体膜上の酸化物絶縁膜の凸部をエッチングすることで、保護膜との表面における凹凸差が少なく、且つ酸素欠陥を低減した酸化物半導体膜を形成することができる。
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７に示す酸化物半導体膜１０３、１９２にＣＡＡＣ酸化物半導体を用いて形成する方法について、説明する。なお、ここでは酸化物半導体膜１０３を用いて説明する。
ＣＡＡＣ酸化物半導体を用いて酸化物半導体膜１０３を形成する第１の方法について、以下に説明する。
ＣＡＡＣ酸化物半導体を用いて酸化物半導体膜１０３を形成する方法は、実施の形態１に示す酸化物半導体膜１０３の方法において、スパッタリング法を用いる場合、基板温度を１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下とすることで、酸化物半導体膜中への水分（水素を含む）などの混入を防ぎつつ、結晶を含むＣＡＡＣ酸化物半導体を形成することができる。
上記形成方法によりＣＡＡＣ酸化物半導体を用いて酸化物半導体膜１０３を形成した後の加熱処理により、酸化物半導体膜１０３からより水素を放出させると共に、酸化絶縁膜１０２に含まれる酸素の一部を、酸化物半導体膜１０３と、酸化絶縁膜１０２及び酸化物半導体膜１０３の界面近傍とに拡散させることができると共に、当該加熱処理により、より結晶性の高いＣＡＡＣ酸化物半導体を有する酸化物半導体膜１０４を形成することができる。
次に、ＣＡＡＣ酸化物半導体を用いて酸化物半導体膜１０３を形成する第２の方法について、以下に説明する。
酸化絶縁膜１０２上に第１の酸化物半導体膜を形成する。第１の酸化物半導体膜は、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とする。
第１の酸化物半導体膜の形成時、基板温度を１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下とすることが好ましい。これにより、形成した第１の酸化物半導体膜中に含まれる水分（水素を含む）などの不純物の混入を低減させることができる。さらに、第１の酸化物半導体膜の結晶性を向上させることができ、配向性の高いＣＡＡＣ酸化物半導体を用いて酸化物半導体膜を形成することができる。
なお、第１の酸化物半導体膜の形成後、第１の加熱処理を行ってもよい。該第１の加熱処理により、第１の酸化物半導体膜から、より水分（水素含む）を脱離させることができ、さらに結晶性も向上させることができる。該第１の加熱処理を行うことにより、配向性の高いＣＡＡＣ酸化物半導体を形成することができる。また、該第１の加熱処理は、２００℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。
また該第１の加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。
該第１の加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
次に、第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する。第２の酸化物半導体膜は、第１の酸化物半導体膜と同様の方法で成膜することができる。
第２の酸化物半導体膜を成膜する際、基板加熱しながら成膜することで、第１の酸化物半導体膜を種結晶に、第２の酸化物半導体膜を結晶化させることができる。このとき、第１の酸化物半導体膜と第２の酸化物半導体膜が同一の元素から構成されることをホモ成長という。または、第１の酸化物半導体膜と第２の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。
なお、第２の酸化物半導体膜を成膜した後、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の方法で行えばよい。第２の加熱処理を行うことによって、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜とすることができる。または、第２の加熱処理を行うことによって、第１の酸化物半導体膜を種結晶に、第２の酸化物半導体膜を結晶化させることができる。このとき、第１の酸化物半導体膜と第２の酸化物半導体膜が同一の元素から構成されるホモ成長としても構わない。または、第１の酸化物半導体膜と第２の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されるヘテロ成長としても構わない。
以上の方法で、ＣＡＡＣ酸化物半導体を用いて酸化物半導体膜１０３を形成することができる。酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠陥が形成されてしまう。このため、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導体膜の欠陥を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させたＣＡＡＣ酸化物半導体を用いた酸化物半導体膜によってチャネル領域を形成することにより、トランジスタに対する光照射やＢＴ試験前後でのしきい値電圧の変化量が少ない安定した電気的特性を有することができる。
なお、上記第１の加熱処理及び第２の加熱処理において、酸化絶縁膜１０２から酸化物半導体膜への酸素が拡散する場合がある。この場合は、図２（Ａ）及び図２（Ｂ）の間の加熱処理を行わなくとも、酸化物半導体膜１０３の欠陥を低減することが可能であるため、加熱工程数を削減することができる。
（実施の形態９）
図１４（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料（例えば、シリコン、ゲルマニウム、炭化シリコン、ガリウムヒ素、窒化ガリウム、有機化合物など）をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、実施の形態１乃至実施の形態８に従って作製することができる。なお、酸化物半導体をチャネル形成領域に用いたトランジスタを、図中においてＯＳと示す。
図１４（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬ（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線ＢＬ（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線Ｓ１（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線Ｓ２の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線Ｓ１の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
トランジスタ１１６２のオフ電流は極めて小さいため、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態またはオフ状態が保持された状態において、第１の配線ＳＬに所定の電位（定電位）が与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線ＢＬの電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線ＳＬの電位に対して、第２の配線ＢＬの電位が近づくことになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線ＢＬの電位は変化しない。
このように、情報が保持された状態において、第２の配線ＢＬの電位と、所定の電位とを比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線Ｓ２の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線Ｓ１の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
また、図１４（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図１４（Ｂ）に示す。
図１４（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４及びトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
次に、回路の動作の具体的な例について説明する。なお、以下の説明で例示する電位、電圧等の数字は適宜変更しても構わない。
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位を変化させる前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、上述したようにトランジスタ１１６１のオフ電流は極めて小さいため、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１４（Ａ）や図１４（Ｂ）に限定されず、適宜変更することができる。
図１５に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
図１５に示す半導体装置は、ｍ本の第５の配線ＷＬ（１）〜ＷＬ（ｍ）及びｍ本の第４の配線Ｓ２（１）〜Ｓ２（ｍ）と、ｎ本の第２の配線ＢＬ（１）〜ＢＬ（ｎ）及びｎ本の第３の配線Ｓ１（１）〜Ｓ１（ｎ）と、マトリクス状に配置された縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のメモリセル１１００（１、１）〜１１００（ｍ、ｎ）を有するメモリセルアレイ１１１０と、第２の配線ＢＬ及び第３の配線Ｓ１と接続する駆動回路１１１１や、第４の配線Ｓ２及び第５の配線ＷＬと接続する駆動回路１１１３や、読出し回路１１１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ）、及び第１の配線にそれぞれ接続されている。第１の配線ＳＬには第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１（ｎ）は第２の配線ＢＬ及び第３の配線Ｓ１と接続する駆動回路１１１１及び読出し回路１１１２に、第５の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）は第４の配線Ｓ２及び第５の配線ＷＬを介して駆動回路１１１３にそれぞれ接続されている。
図１５に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読出しを行う。
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第１の配線ＳＬの電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位を変化させる前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線は０Ｖ、非選択の第４の配線は０Ｖとする。
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行ったメモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡの電位は変わらない。
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、第１の配線の電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、第５の配線ＷＬ（ｉ）以外の第５の配線ＷＬは０Ｖ、第４の配線Ｓ２（ｉ）以外の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
本実施の形態によって、酸化物半導体をチャネル領域に用いたトランジスタと接続するノードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力にて、情報の書き込み、保持、読み出しが可能なメモリセルを作製することができる。
（実施の形態１０）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図１６（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
酸化物半導体をチャネル形成領域に用いたトランジスタ１１７２は、実施の形態１乃至８に従って作製することができる。
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極またはドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線と、容量素子１１７３の他方の電極とは、電気的に接続されている。
次に、回路の動作について具体的に説明する。
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位を変化させる前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１７２をオフ状態にする。
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極とドレイン電極間の容量Ｃ２に依存する。
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線ＷＬ電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線ＷＬ電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。例えば、トランジスタ１１７１のしきい値電圧とすればよい。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値電圧でも構わない。
また、第１のゲート電極、及び第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図１６（Ｂ）を用いて説明する。
図１６（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数。）ｊ列（ｊは３以上の自然数。）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１〜ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１〜ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１〜ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１〜ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。ここで、ｉ及びｊは便宜上３以上の自然数としているが、本実施の形態に示すメモリセルアレイの行数及び列数は、それぞれ３以上に限定されるものではない。１行又は１列のメモリセルアレイとしてもよいし、２行又は２列のメモリセルアレイとしてもよい。
図１６（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
トランジスタ１１８１（Ｍ，Ｎ）は、ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、及び第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をｎチャネル型トランジスタにしなくてもよい。
トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。また、トランジスタ１１８１（Ｍ，Ｎ）において、ソース電極、ドレイン電極、及びチャネル形成領域、並びに第１のゲート電極または第２のゲート電極は、実施の形態１乃至８に示す、一対の電極、酸化物半導体膜、及びゲート電極の、構造及び作製方法を適宜適用することができる。
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をｐチャネル型トランジスタにしなくてもよい。
トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノード及びゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１の閾値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
本実施の形態によって、酸化物半導体をチャネル領域に用いたトランジスタに接続するノードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力にて、情報の書き込み、保持、読み出しが可能なメモリセルを作製することができる。なお、図１６（Ｂ）に示すメモリセルアレイにおいて、メモリセル１１８０の代わりに、図１６（Ａ）に示すメモリセル１１７０を用いることができる。なお、この際、メモリセル１１７０に合わせて、適宜配線を設ける。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１１）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図１７を参照して説明する。
図１７（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１７（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線ＢＬ、及びｎ本の第２の配線ＷＬを有する。なお、本実施の形態においては、第１の配線ＢＬをビット線ＢＬと呼び、第２の配線ＷＬをワード線ＷＬと呼ぶ。
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第２の配線ＷＬ（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第１の配線ＢＬ（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１７（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
図１７（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１７（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線ＢＬ、第２の配線ＢＬＢ（反転ビット線）、第３の配線ＷＬ、電源線Ｖｄｄ、及び接地電位線Ｖｓｓを有する。
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１２）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１８（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１８（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けてもよい。もちろん、図１８（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１８（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、実施の形態９乃至実施の形態１１に記載されているメモリセルを用いることができる。
図１８（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図１８（Ｂ）または図１８（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１８（Ｂ）及び図１８（Ｃ）の回路の説明を行う。
図１８（Ｂ）及び図１８（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
図１８（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態９乃至実施の形態１１に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１８（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１８（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１８（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図１８（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１３）
実施の形態１乃至実施の形態８で例示したトランジスタを用いた表示装置の一形態を図１９に示す。
図１９（Ａ）は、トランジスタ７５０及び液晶素子７１３を、第１の基板７０１と第２の基板７０６との間にシール材７０５によって封止したパネルの上面図であり、図１９（Ｂ）は、図１９（Ａ）の一点鎖線Ｍ−Ｎにおける断面図に相当する。
第１の基板７０１上に設けられた画素部７０２を囲むようにして、シール材７０５が設けられ、画素部７０２上に第２の基板７０６が設けられている。よって画素部７０２は、第１の基板７０１とシール材７０５と第２の基板７０６とによって、液晶層７０８と共に封止されている。
また、第１の基板７０１上のシール材７０５によって囲まれている領域とは異なる領域に、入力端子７２０を有し、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）７１８ａ、ＦＰＣ７１８ｂが接続されている。ＦＰＣ７１８ａは、別途異なる基板に作製された信号線駆動回路７０３と電気的に接続され、ＦＰＣ７１８ｂは、別途異なる基板に作製された走査線駆動回路７０４と電気的に接続されている。画素部７０２に与えられる各種信号及び電位は、ＦＰＣ７１８ａ及びＦＰＣ７１８ｂを介して、信号線駆動回路７０３及び走査線駆動回路７０４から供給される。
なお、別途異なる基板に作製された駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）を用いることができる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
図１９に示す表示装置は、電極７１５及び配線７１６を有しており、電極７１５及び配線７１６はＦＰＣ７１８ａが有する端子と異方性導電膜７１９を介して、電気的に接続されている。
電極７１５は、第１の電極７３０と同じ導電膜から形成され、配線７１６は、トランジスタ７５０のソース電極及びドレイン電極と同じ導電膜から形成されている。
なお、画素部７０２に設けられたトランジスタ７５０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。トランジスタ７５０として、実施の形態１乃至実施の形態８に示すような酸化物半導体膜を用いたトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
本実施の形態で用いる酸化物半導体膜を用いたトランジスタは、加熱処理により水素濃度を低くすることができる。そのため、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。また、酸化物半導体膜を用いたトランジスタは、保持容量を設けなくても、液晶素子に印加された電位の保持が可能となる。
また、実施の形態１乃至実施の形態８に示すような酸化物半導体膜を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することもできるため、液晶表示装置の部品点数を削減することができる。
図１９は、表示素子として液晶素子を用いた表示装置の形態を示している。図１９において、表示素子である液晶素子７１３は、第１の電極７３０、第２の電極７３１、及び液晶層７０８を含む。なお、液晶層７０８を挟持するように配向膜として機能する絶縁膜７３２、絶縁膜７３３が設けられている。第２の電極７３１は第２の基板７０６側に設けられ、第１の電極７３０と第２の電極７３１とは液晶層７０８を介して積層する構成となっている。
また、スペーサ７３５は、第２の基板７０６上に絶縁膜で形成された柱状のスペーサであり、液晶層７０８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いても良い。
表示素子として、液晶素子を用いる場合、液晶層７０８に、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶層７０８に、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するためにカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ミリ秒以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗率の値は、２０℃で測定した値とする。
本実施の形態に示す液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、垂直配向（ＶＡ）モード、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ−Ｖｉｅｗ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）などの動作モードなどを適宜用いることができる。
また、液晶表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うことができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の液晶表示装置に限定されるものではなく、モノクロ表示の液晶表示装置に適用することもできる。
ここで、液晶表示装置の代表的な駆動方法について、幾つかの液晶の動作モードを例に挙げて説明する。液晶表示装置には、液晶の駆動方法に、基板に対して直交に電圧を印加する縦電界方式、基板に対して平行に電圧を印加する横電界方式がある。
まず、図２０（Ａ）及び図２０（Ｂ）に、ＴＮモードの液晶表示装置の画素構成を説明する断面模式図を示す。
互いに対向するように配置された第１の基板３１０１及び第２の基板３１０２に、表示素子を有する層３１００が挟持されている。また、第１の基板３１０１側に第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
なお、図示しないが、バックライト等は、第２の偏光板３１０４の外側に配置される。第１の基板３１０１、及び第２の基板３１０２上には、それぞれ第１の電極３１０８、第２の電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。
このような構成を有する液晶表示装置において、ノーマリホワイトモードの場合、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加（縦電界方式とよぶ。）されると、図２０（Ａ）に示すように、液晶分子３１０５は縦に並んだ状態となる。すると、バックライトからの光は第１の偏光板３１０３を通過することができず、黒色表示となる。
また、図２０（Ｂ）に示すように、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５は横に並び、平面内で捩れている状態となる。その結果、バックライトからの光は第１の偏光板３１０３を通過することができ、白色表示となる。また、第１の電極３１０８及び第２の電極３１０９の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
なお、ＴＮモードに使用される液晶材料は、公知のものを使用すればよい。
次に、図２０（Ｃ）及び図２０（Ｄ）に、ＶＡモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＶＡモードは、無電界の時に液晶分子３１０５が基板に垂直となるように配向されているモードである。
図２０（Ａ）及び図２０（Ｂ）と同様に、第１の基板３１０１、及び第２の基板３１０２上には、それぞれ第１の電極３１０８、第２の電極３１０９が設けられている。バックライトと反対側、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加される（縦電界方式）と、図２０（Ｃ）に示すように液晶分子３１０５は横に並んだ状態となる。すると、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
また、図２０（Ｄ）に示すように、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５は縦に並んだ状態となる。その結果、第２の偏光板３１０４により偏光されたバックライトからの光は、液晶分子３１０５の複屈折の影響を受けることなくセル内を通過する。このため、偏光されたバックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、第１の電極３１０８及び第２の電極３１０９の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
次に、図２０（Ｅ）及び図２０（Ｆ）に、ＭＶＡモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＭＶＡモードは一画素を複数に分割し、それぞれの部分の配向方向を異ならせて、視野角依存性を互いに補償する方法である。図２０（Ｅ）に示すように、ＭＶＡモードでは、第１の電極３１０８及び第２の電極３１０９上に配向制御用に断面が三角の突起物３１５８及び３１５９が設けられている。なお、他の構成はＶＡモードと同等である。
第１の電極３１０８及び第２の電極３１０９の間に電圧が印加される（縦電界方式）と、図２０（Ｅ）に示すように液晶分子３１０５は突起物３１５８及び３１５９の面に対して液晶分子３１０５の長軸が概ね垂直となるように配向する。すると、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
また、図２０（Ｆ）に示すように、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５は縦に並んだ状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、第１の電極３１０８及び第２の電極３１０９の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
ＭＶＡモードの他の例を上面図及び断面図を図２３に示す。図２３（Ａ）において、第２の電極は、くの字型のように屈曲したパターンに形成されており、第２の電極３１０９ａ、第２の電極３１０９ｂ、第２の電極３１０９ｃとなっている。図２３（Ｂ）で示すように、第２の電極３１０９ａ、３１０９ｂ、３１０９ｃ上に配向膜である絶縁層３１６２が形成されている。第１の電極３１０８上には突起物３１５８が第２の電極３１０９ｂと重畳するように形成されている。第１の電極３１０８及び突起物３１５８上に配向膜である絶縁層３１６３が形成されている。
次に、図２１（Ａ）及び図２１（Ｂ）に、ＯＣＢモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＯＣＢモードは、液晶層内で液晶分子３１０５が視野角依存性を補償するように配向しており、これはベンド配向とよばれる。
図２０と同様に、第１の基板３１０１、及び第２の基板３１０２上には、それぞれ第１の電極３１０８、第２の電極３１０９が設けられている。バックライトと反対側、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、第１の電極３１０８及び第２の電極３１０９に一定の電圧が印加される（縦電界方式）と、図２１（Ａ）に示すように黒色表示が行われる。このとき液晶分子３１０５は縦に並んだ状態となる。すると、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。
また、図２１（Ｂ）に示すように、第１の電極３１０８及び第２の電極３１０９の間に一定の電圧が印加されると、液晶分子３１０５はベンド配向の状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。また、第１の電極３１０８及び第２の電極３１０９の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
このようなＯＣＢモードでは、液晶層内で液晶分子３１０５の配列により視野角依存性を補償できる。
次に、図２１（Ｃ）及び図２１（Ｄ）に、ＦＬＣモード及びＡＦＬＣモードの液晶表示装置の画素構成を説明する断面模式図を示す。
図２０と同様に、第１の基板３１０１、及び第２の基板３１０２上には、それぞれ第１の電極３１０８、第２の電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。そして第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、第１の電極３１０８及び第２の電極３１０９に電圧が印加（縦電界方式と呼ぶ）されると、液晶分子３１０５はラビング方向からずれた方向で横に並んでいる状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
また、図２１（Ｄ）に示すように、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５はラビング方向に沿って横に並んだ状態となる。すると、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、第１の電極３１０８及び第２の電極３１０９の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
なお、ＦＬＣモード及びＡＦＬＣモードに使用される液晶材料は、公知のものを使用すればよい。
次に、図２２（Ａ）及び図２２（Ｂ）に、ＩＰＳモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＩＰＳモードは、液晶分子３１０５を基板に対して常に平面内で回転させるモードであり、電極は一方の基板側のみに設けた横電界方式をとる。
ＩＰＳモードは一方の基板に設けられた一対の電極により液晶を制御することを特徴とする。そのため、第２の基板３１０２上に一対の電極３１５０、電極３１５１が設けられている。一対の電極３１５０、電極３１５１は、それぞれ透光性を有するとよい。第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、一対の電極３１５０、電極３１５１に電圧が印加されると、図２２（Ａ）に示すように液晶分子３１０５はラビング方向からずれた電気力線に沿って配向する。すると、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
また、図２２（Ｂ）に示すように、一対の電極３１５０、電極３１５１の間に電圧が印加されていないとき、液晶分子３１０５は、ラビング方向に沿って横に並んだ状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、一対の電極３１５０、電極３１５１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
ＩＰＳモードで用いることできる一対の電極３１５０及び３１５１の例を図２４に示す。図２４（Ａ）乃至（Ｃ）の上面図に示すように、一対の電極３１５０及び３１５１が互い違いとなるように形成されており、図２４（Ａ）では電極３１５０ａ及び電極３１５１ａはうねりを有する波状形状であり、図２４（Ｂ）では電極３１５０ｂ及び電極３１５１ｂは櫛歯状であり一部重なっている形状であり、図２４（Ｃ）では電極３１５０ｃ及び電極３１５１ｃは櫛歯状であり電極同士がかみ合うような形状である。
次に、図２２（Ｃ）及び図２２（Ｄ）に、ＦＦＳモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＦＦＳモードはＩＰＳモードと同じ横電界方式であるが、図２２（Ｃ）及び図２２（Ｄ）に示すように、電極３１５０上に絶縁膜を介して電極３１５１が形成される構造である。
一対の電極３１５０、電極３１５１は、それぞれ透光性を有するとよい。そして第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、一対の電極３１５０、電極３１５１に電圧が印加されると、図２２（Ｃ）に示すように液晶分子３１０５はラビング方向からずれた電気力線に沿って配向する。すると、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
また、図２２（Ｄ）に示すように、一対の電極３１５０、電極３１５１の間に電圧が印加されていないとき、液晶分子３１０５は、ラビング方向に沿って横に並んだ状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、一対の電極３１５０、電極３１５１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
ＦＦＳモードで用いることできる一対の電極３１５０及び３１５１の例を図２５に示す。図２５（Ａ）乃至（Ｃ）の上面図に示すように、電極３１５０上に様々なパターンに形成された電極３１５１が形成されており、図２５（Ａ）では電極３１５０ａ上の電極３１５１ａは屈曲したくの字形状であり、図２５（Ｂ）では電極３１５０ｂ上の電極３１５１ｂは櫛歯状で電極同士がかみ合うような形状であり、図２５（Ｃ）では電極３１５０ｃ上の電極３１５１ｃは櫛歯状の形状である。
なお、ＩＰＳモード及びＦＦＳモードに使用される液晶材料は、公知のものを使用すればよい。または、ブルー相を示す液晶を用いてもよい。
なお、図１９において、第１の基板７０１及び第２の基板７０６として、実施の形態１に示す基板１０１を適宜用いることができる。または、第１の基板７０１及び第２の基板７０６として、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ｐｏｌｙｖｉｎｙｌ ｆｌｕｏｒｉｄｅ）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
液晶表示装置は光源または表示素子からの光を透過させて表示を行う。よって光が透過する画素部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対して透光性とする。
表示素子に電圧を印加する第１の電極及び第２の電極（画素電極、共通電極、対向電極などともいう。）においては、取り出す光の方向、電極が設けられる場所、及び電極のパターン構造によって透光性、反射性を選択すればよい。
第１の電極７３０、第２の電極７３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯともいう。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、１枚乃至１０枚のグラフェンシートよりなる材料を用いてもよい。
また、第１の電極７３０及び第２の電極７３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
また、反射型の液晶表示装置の場合、第１の電極７３０及び第２の電極７３１のいずれか一方はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、またはその合金、もしくはその窒化物から一つ、または複数種を用いて形成することができる。
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。ここで、本実施の形態の表示装置に用いることが可能な保護回路の一形態について、図２６を用いて説明する。
保護回路９９７は、ｎ型のトランジスタ９７０ａ及び９７０ｂによって構成されており、それぞれダイオードと同様の特性を示すように、ゲート端子がドレイン端子と接続されている。なお、トランジスタ９７０ａ及び９７０ｂとして、実施の形態１乃至実施の形態８で説明したトランジスタを適宜用いてもよい。
トランジスタ９７０ａの第１端子（ゲート）と第３端子（ドレイン）は第１の配線９４５に接続され、第２端子（ソース）は第２の配線９６０に接続されている。また、トランジスタ９７０ｂの第１端子（ゲート）と第３端子（ドレイン）は第２の配線９６０に接続され、第２端子（ソース）は第１の配線９４５に接続されている。すなわち、図２６（Ａ）で示す保護回路は、二つのトランジスタのそれぞれが整流方向を逆向きにして、第１の配線９４５と第２の配線９６０を接続する構成を備えている。言い換えると、整流方向が第１の配線９４５から第２の配線９６０に向かうトランジスタと、整流方向が第２の配線９６０から第１の配線９４５に向かうトランジスタを、第１の配線９４５と第２の配線９６０の間に有する構成である。
上記の保護回路は、第２の配線９６０が静電気等により正または負に帯電した場合、その電荷を打ち消す方向に電流が流れる。例えば、第２の配線９６０が正に帯電した場合は、その正電荷を第１の配線９４５に逃がす方向に電流が流れる。この動作により、帯電した第２の配線９６０に接続している回路や素子の静電破壊または誤動作を防止することができる。また、帯電した第２の配線９６０と他の配線が絶縁層を介して交差する構成において、該絶縁層が絶縁破壊される現象を防止することができる。
なお、保護回路は上記構成に限定されない。例えば、整流方向が第１の配線９４５から第２の配線９６０に向かう複数のトランジスタと、整流方向が第２の配線９６０から第１の配線９４５に向かう複数のトランジスタを有する構成であってもよい。また、奇数個のトランジスタを使って保護回路を構成することもできる。
図２６（Ａ）に例示した保護回路は様々な用途に適用することができる。例えば、第１の配線９４５を表示装置の共通配線とし、第２の配線９６０を複数の信号線の一とし、その間に当該保護回路を適用することができる。保護回路が設けられた信号線に接続された画素トランジスタは、配線の帯電による静電破壊やしきい値電圧のシフト等の不具合から保護される。
なお、該保護回路は液晶表示装置の他の回路にも適用できるのはもちろんのこと、他の実施の形態に示す半導体装置にも適宜用いることができる。
次に、基板上に保護回路９９７を構成する形態を説明する。保護回路９９７の上面図の一例を図２６（Ｂ）に示す。ここでは、実施の形態１に示すトランジスタを用いて説明する。なお、煩雑になることを避けるため、トランジスタの構成要素の一部（例えば、保護膜、ゲート絶縁膜、絶縁膜など）を省略している。
トランジスタ９７０ａはゲート電極９１１ａを有し、ゲート電極９１１ａは第１の配線９４５と接続している。トランジスタ９７０ａのソース電極は第２の配線９６０と接続され、ドレイン電極は第１の電極９１５ａを介して第１の配線９４５と接続している。また、トランジスタ９７０ａはソース電極とドレイン電極の間にゲート電極９１１ａと重畳する半導体層９１３を備える。
トランジスタ９７０ｂはゲート電極９１１ｂを有し、ゲート電極９１１ｂはコンタクトホール９２５ｂを介して第２の配線９６０と接続している。トランジスタ９７０ｂのドレイン電極は第２の配線９６０と接続され、ソース電極は第１の電極９１５ａとコンタクトホール９２５ａを介して第１の配線９４５と接続している。また、トランジスタ９７０ｂはソース電極とドレイン電極の間にゲート電極９１１ｂと重畳する半導体層９１４を備える。
以上のように実施の形態１乃至実施の形態８で例示したトランジスタを保護回路のトランジスタに適用することで、信頼性の高い液晶表示装置を提供することができる。なお、実施の形態１乃至実施の形態８で例示したトランジスタは上述の表示機能を有する半導体装置のみでなく、対象物の情報を読み取るイメージセンサ機能を有する半導体装置など様々な機能を有する半導体装置に適用することが可能である。
なお、本実施の形態においては、表示素子として液晶素子を用いた液晶表示装置を表示装置の一形態として説明したが、これ限定されない。例えば、表示素子として発光素子を用いることで、表示装置の一形態として発光表示装置とすることができる。また、表示素子として電気泳動素子を用いるで、表示装置の一形態として電気泳動表示装置とすることができる。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。

Claims (6)

  1. 酸化物半導体膜と、
    前記酸化物半導体膜の下方にある、第１の絶縁膜と、
    前記酸化物半導体膜の上方にある、第２の絶縁膜と、を有し、
    前記第１の絶縁膜は、昇温脱離ガス分光法分析にて、酸素の放出量が１．０×１０ １８ ａｔｏｍｓ／ｃｍ ３ 以上であり、
    前記第１の絶縁膜は、前記酸化物半導体膜の全体と重なり、
    前記第２の絶縁膜は、前記酸化物半導体膜の端部と重なることを特徴とする半導体装置。
  2. 酸化物半導体膜と、
    前記酸化物半導体膜の下方にある、第１の絶縁膜と、
    前記酸化物半導体膜の上方にある、第２の絶縁膜と、を有し、
    前記第１の絶縁膜及び前記第２の絶縁膜はそれぞれ、昇温脱離ガス分光法分析にて、酸素の放出量が１．０×１０ １８ ａｔｏｍｓ／ｃｍ ３ 以上であり、
    前記第１の絶縁膜は、前記酸化物半導体膜の全体と重なり、
    前記第２の絶縁膜は、前記酸化物半導体膜の端部と重なることを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１の絶縁膜は、酸素が過剰な酸化絶縁膜を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１の絶縁膜は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、又は酸化イットリウムを有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記酸化物半導体膜と電気的に接続された、ソース電極と、
    前記酸化物半導体膜と電気的に接続された、ドレイン電極とを有し、
    前記ソース電極は、前記酸化物半導体膜の端部と接せず、
    前記ドレイン電極は、前記酸化物半導体膜の端部と接しないことを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記酸化物半導体膜は、結晶を有し、
    前記結晶は、前記酸化物半導体膜の表面に垂直な方向と沿うように配向したｃ軸を有することを特徴とする半導体装置。
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