JP5525773B2 - Ｔｆｔ基板及びその製造方法 - Google Patents

Description

本発明はＴＦＴ基板及びその製造方法に関する。

液晶を用いたディスプレイ用液晶表示装置はＣＲＴに変わるフラットパネルディスプレイの一つとして、低消費電力や薄型であるという特徴を活かした製品への応用が盛んになされている。

液晶を用いたディスプレイ用液晶表示装置には、単純マトリックス型液晶表示装置とアクティブマトリックス型液晶表示装置がある。アクティブマトリックス型液晶表示装置は、例えば、ＴＦＴをスイッチング素子として用いるＴＦＴ−ＬＣＤである。ＴＦＴ−ＬＣＤは、携帯性、表示品位の点でＣＲＴや単純マトリックス型液晶表示装置より優れた特徴をもち、ノート型パソコンなどに広く実用化されている。ＴＦＴ−ＬＣＤでは、一般にＴＦＴアレイ基板と対向基板との間に液晶層が挟持されている。ＴＦＴアレイ基板上にはＴＦＴがアレイ状に形成されている。このようなＴＦＴアレイ基板および対向基板の外側にはそれぞれ偏光板が設けられ、さらに一方の側にはバックライトが設けられている。このような構造によって良好なカラー表示が得られる。

しかしながら、ＴＦＴ−ＬＣＤに用いられるＴＦＴアレイ基板は、半導体技術を用いてガラス基板上にＴＦＴをアレイ状に形成する必要があり、多くの工程数を必要とする。このため、各種の欠陥や不良が発生しやすく歩留の低下を招くとともに、製造に必要な装置数が多くなり製造コストが高くなるという問題がある。

ＬＣＤ用ＴＦＴアレイ基板の製造方法として従来よく用いられる方法として、例えば特許文献１には５回のフォトリソグラフィープロセス（以下、５枚マスクプロセス）を用いて製造するいくつかの方法とその構造が開示されている。

さらには、この特許文献１の第７実施例（段落００８３〜００８９、および図５４〜図６３）に記載されている基本構造をベースとして、ハーフトーン露光技術を用いることにより、４回のフォトリソグラフィープロセス（以下、４枚マスクプロセス）でＴＦＴアレイ基板を製造する方法が、特許文献２（段落００１９〜００２５、および図１４〜図１５）及び特許文献３に開示されている。４枚マスクプロセスでは、ハーフトーン露光技術を用いて、フォトレジストの膜厚を変える。そして、異なる膜厚を有するフォトレジストを用いて、ＴＦＴの半導体能動膜とソース・ドレイン電極ならびにチャネル領域を形成する。すなわち、第２と第３の２回のフォトリソグラフィープロセスをまとめて１回のフォトリソグラフィープロセスとすることができる。

特開平８−５０３０８号公報 特開２００５−２８３６８９号公報 特開２００１−３３９０７２号公報 特開２００２−１５１３８１号公報

しかしながら、特許文献２に開示されるような４枚マスクプロセスは、ＴＦＴのチャネル長の制御が非常に困難であるという問題点がある。上記のように、４枚マスクプロセスでは、膜厚の厚いレジストパターンと膜厚の薄いレジストパターンとの少なくとも２種類の膜厚を有するレジストパターンを形成する。すなわち、従来２回必要であったフォトリソグラフィープロセスを１回のフォトリソグラフィープロセスに集約してレジストパターンを形成する。そして、このレジストパターンを用いて、半導体活性層と、ソース電極およびドレイン電極を形成する。

このため、膜厚の薄いレジストパターンの幅を制御することが非常に困難である。すなわち、このレジストパターンの幅によって決定される、ＴＦＴのチャネル長と呼ばれる半導体活性層の幅を制御することが非常に困難である。換言すると、ソース電極とドレイン電極間の距離を制御することが非常に困難である。なお、上記の問題点については特許文献２の段落００３０に記載されている。

ＴＦＴのチャネル長を正確に制御するためには、露光前のレジスト膜厚均一性、レジスト膜質均一性、最適（ハーフトーン）露光量、レジスト現像の特性均一性、レジストを減じる工程での均一性などのすべてのパラメーターを正確に制御しなければならない。特に、レジストを薄く残すフォトリソグラフィー技術と、そのレジストを均一に減じるプロセス技術は非常に制御が困難であるのが現状である。それ故に、従来の４枚マスクプロセスで製造されたＴＦＴアレイ基板を用いた表示パネルは、パネル内でチャネル長の異なるＴＦＴがいくつも存在する。この結果、ＴＦＴ特性のばらつきが生じ、表示ムラや点欠陥を多く発生させ、表示品質の低下や歩留の低下などの問題点を招いていた。

さらに、ソース電極及びドレイン電極を形成するメタルを２回エッチングするため、ウエットエッチング法を用いた場合は、ゲート配線との交差段差部でソース配線の断線（段切れ）が発生しやすく歩留りを低下させるという問題点があった。チャネル長のバラツキを抑えるためのハーフトーン露光後のレジストベーク温度を規定する技術も例えば特許文献４（段落０００８〜０００９）に開示されているが、依然としてソース配線の段切れを有効に防止することは困難であった。

本発明は、上記の問題を解決するためになされたものであり、生産性及び特性のばらつきを抑えて性能が向上したＴＦＴ基板、さらにはソース−ドレイン間のリーク電流を抑制してオフ電流を低減させたＴＦＴ基板、及びその製造方法を提供することを目的とする。

本発明にかかるＴＦＴ基板は、厚膜部及び前記厚膜部よりも膜厚が薄い薄膜部を有するゲート電極と、前記厚膜部上及び前記薄膜部上に形成された半導体能動膜と、前記半導体能動膜の内側であって、前記厚膜部より外側の前記薄膜部に対応する前記半導体能動膜上に形成されたオーミックコンタクト膜と、ソース電極及びドレイン電極を構成し、前記オーミックコンタクト膜の内側に形成された電極膜とを備えるものである。

他方、本発明にかかるＴＦＴ基板の製造方法は、厚膜部及び前記厚膜部よりも膜厚が薄い薄膜部を有するゲート電極を形成する工程と、前記ゲート電極上に、半導体能動膜、オーミックコンタクト膜、及び電極膜を順次成膜する工程と、前記電極膜上に、フォトレジストを塗布する工程と、露光量が２段階で異なるフォトマスクパターンを用いて、前記フォトレジストを露光し、フォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクとして、前記半導体能動膜、前記オーミックコンタクト膜、及び前記電極膜をエッチングする工程と、前記フォトレジストパターンを薄膜化し、前記厚膜部上の前記フォトレジストパターンを除去する工程と、薄膜化された前記フォトレジストパターンをマスクとして、前記電極膜及び前記オーミックコンタクト膜をエッチングし、ソース電極、ドレイン電極、及びチャネル領域を形成する工程とを備えるものである。

本発明によれば、生産性及び性能が向上したＴＦＴ基板及びその製造方法を提供することができる。

実施の形態にかかるＴＦＴ基板の構成を示す平面図である。 実施の形態にかかるＴＦＴ基板の要部の構成を示す平面図である。 図２のＡ−Ａ'線、Ｂ−Ｂ'線、及びＣ−Ｃ'線での構成を示す断面図である。 図２のＤ−Ｄ'線の構成を示す断面図である。 実施の形態にかかるＴＦＴ基板の製造方法を示す断面図である。 実施の形態にかかるＴＦＴ基板の製造方法を示す断面図である。 実施の形態にかかる図５（ｂ）に示す製造方法の詳細を示す断面図である。ＴＦＴ基板の製造方法を示す断面図である。 実施の形態にかかる図５（ｂ）に示す製造方法の詳細を示す断面図である。 実施の形態にかかる図６（ｂ）に示す製造方法の詳細を示す断面図である。

実施の形態
本実施の形態にかかるＴＦＴ基板は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられた基板である。ＴＦＴ基板は、液晶表示装置（ＬＣＤ）や有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）に用いられる。始めに、図１を参照して、ＴＦＴ基板について説明する。図１は、ＴＦＴ基板の構成を示す平面図である。ここでは、ＬＣＤ用のＴＦＴ基板を例にとって詳しく説明する。

ＴＦＴ基板１００は、例えば、ＴＦＴ１０８がアレイ状に配列されたＴＦＴアレイ基板である。ＴＦＴ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）３、複数の補助容量電極５、及び複数のソース配線（表示信号線）１２が形成されている。

複数のゲート配線３及び複数の補助容量電極５は、平行に設けられている。補助容量電極５は、隣接するゲート配線３間にそれぞれ設けられている。すなわち、ゲート配線３と補助容量電極５とは、交互に配置されている。そして、複数のソース配線１２は平行に設けられている。ゲート配線３とソース配線１２とは、互いに交差するように形成されている。同様に、補助容量電極５とソース配線１２とは、互いに交差するように形成されている。また、ゲート配線３とソース配線１２とは直交している。同様に、補助容量電極５とソース配線１２とは直交している。そして、隣接するゲート配線３と補助容量電極５、及び隣接するソース配線１２に囲まれた領域が画素１０５となる。ＴＦＴ基板１００では、画素１０５がマトリクス状に配列される。

さらに、ＴＦＴ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられる。ゲート配線３は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線３は、ＴＦＴ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線１２も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線１２は、ＴＦＴ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線３に供給する。このゲート信号によって、ゲート配線３が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線１２に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。

画素１０５内には、少なくとも１つのＴＦＴ１０８と補助容量１０９とが形成されている。画素１０５内において、ＴＦＴ１０８と補助容量１０９は直列に接続されている。ＴＦＴ１０８はソース配線１２とゲート配線３の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給するためのスイッチング素子となる。ＴＦＴ１０８のゲート電極はゲート配線３に接続され、ゲート端子から入力されるゲート信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線１２に接続されている。ゲート電極に電圧が印加され、ＴＦＴ１０８がＯＮされると、ソース配線１２から電流が流れるようになる。これにより、ソース配線１２から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。

一方、補助容量１０９は、ＴＦＴ１０８だけでなく、補助容量電極５を介して対向電極とも電気的に接続されている。従って、補助容量１０９は、画素電極と対向電極との間の容量と並列接続されていることになる。補助容量１０９によって画素電極に印加される電圧を一定時間保持することができる。ＴＦＴ基板１００の表面には、配向膜（不図示）が形成される。ＴＦＴ基板１００は、以上のように構成される。

さらに、液晶表示装置の場合、ＴＦＴ基板１００には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板１００側に配置される。ＴＦＴ基板１００と対向基板とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入・封止される。すなわち、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板１００と対向基板との外側の面には、偏光板、位相差板等が設けられる。また、以上のように構成された液晶表示パネルの反視認側には、バックライトユニット等が配設される。

画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、ＴＦＴ基板１００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。なお、これら一連の動作で、補助容量１０９においては画素電極と対向電極との間の電界と並列に電界を形成させることにより、表示電圧の保持に寄与する。

次に、図２〜４を参照して、ＴＦＴ基板１００の要部の構成について説明する。図２は、本実施の形態に係るＴＦＴ基板１００の要部の構成を示す平面図である。図３は、図２のＡ−Ａ'線、Ｂ−Ｂ'線、及びＣ−Ｃ'線での構成を示す断面図である。ここで、Ａ−Ａ'線は画素１０５の構成を示しており、Ｂ−Ｂ'線はソース端子部の構成を示しており、Ｃ−Ｃ'線はゲート端子部の構成を示している。図４は、図２のＤ−Ｄ'線の構成を示す断面図である。

ＴＦＴ基板１００には、ゲート配線３、ソース配線１２、及び補助容量電極５が形成される。図２においては、ゲート配線３が横方向に形成され、ソース配線１２が縦方向に形成されている。さらに、補助容量電極５は、ゲート配線３と平行に形成されている。ゲート配線３と、補助容量電極５と、２本のソース配線１２とで囲まれた矩形状の領域が画素１０５となる。

図３に示されるように、絶縁性基板１上には、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５が形成される。絶縁性基板１としては、ガラスやプラスチック等からなる透明絶縁性基板を用いることができる。ゲート電極２は、絶縁性基板１側から順次形成された第１導電膜２ａ及び第２導電膜２ｂを有する。ゲート配線３は、絶縁性基板１側から順次形成された第１導電膜３ａ及び第２導電膜３ｂを有する。ゲート端子４は、絶縁性基板１側から順次形成された第１導電膜４ａ及び第２導電膜４ｂを有する。補助容量電極５は、絶縁性基板１側から順次形成された第１導電膜５ａ及び第２導電膜５ｂを有する。第１導電膜２ａ、３ａ、４ａ、５ａは、同一層に形成される。また、第２導電膜２ｂ、３ｂ、４ｂ、５ｂは、同一層に形成される。

第１導電膜２ａ、３ａ、４ａ、５ａの幅Ｗａは、第２導電膜２ｂ、３ｂ、４ｂ、５ｂの幅Ｗｂより広くなっている。第２導電膜２ｂ、３ｂ、４ｂ、５ｂは、第１導電膜２ａ、３ａ、４ａ、５ａの内側に形成される。また、第２導電膜２ｂ、３ｂ、４ｂ、５ｂは、第１導電膜２ａ、３ａ、４ａ、５ａの略中央部上に形成される。すなわち、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５は、略中央部に凸型形状を有する。従って、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５は、中央部が厚く、幅方向の両端部が薄くなっている。第２導電膜２ｂ、３ｂ、４ｂ、５ｂが形成された部分が厚膜部となる。そして、第２導電膜２ｂ、３ｂ、４ｂ、５ｂより外側の第１導電膜２ａ、３ａ、４ａ、５ａのみが形成された部分が、厚膜部よりも膜厚が薄い薄膜部となる。換言すると、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５は、凸状段差がストライプ状に設けられた形状を有する。ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５は一体的に形成される。ゲート配線３の端部にゲート端子４が形成される。ゲート端子４は、図１に示された走査信号駆動回路１０３に接続され、走査信号が入力される。

そして、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５を覆うように、ゲート絶縁膜６が形成される。また、第１導電膜２ａ、３ａ、４ａ、５ａ及び第２導電膜２ｂ、３ｂ、４ｂ、５ｂが下層に形成されているため、ゲート絶縁膜６は２段階の段差を有する。すなわち、絶縁性基板１表面からゲート絶縁膜６表面までの高さが異なっている。具体的には、後述するバックチャネル領域（チャネル領域）１１において、上記の高さが最も高くなっている。ゲート絶縁膜６上には、半導体能動膜７が形成される。ゲート電極２と半導体能動膜７とは、ゲート絶縁膜６を介して対向配置される。具体的には、半導体能動膜７は、ゲート電極２の厚膜部上及び薄膜部上に形成される。また、半導体能動膜７は、ソース電極９、ドレイン電極１０、ソース配線１２、及びソース端子１３の直下にも形成される。

半導体能動膜７上には、オーミックコンタクト膜８が形成される。オーミックコンタクト膜８には、不純物が導入され、半導体能動膜７と比較して低抵抗化されている。オーミックコンタクト膜８は、半導体能動膜７の内側に形成される。オーミックコンタクト膜８は、ゲート電極２上の中央部には形成されない。具体的には、オーミックコンタクト膜８は、第２導電膜２ｂ上には形成されない。なお、オーミックコンタクト膜８の一部は、第１導電膜２ａ上に形成される。すなわち、オーミックコンタクト膜８は、厚膜部より外側であって薄膜部に対応する半導体能動膜７上に形成される。換言すると、第２導電膜２ｂによって生じた半導体能動膜７の段差部より若干外側に、オーミックコンタクト膜８が形成される。このオーミックコンタクト膜８が形成されない領域の半導体能動膜７がバックチャネル領域１１である。

ゲート電極２上において、補助容量電極５側のオーミックコンタクト膜８がドレイン領域、補助容量電極５とは反対側のオーミックコンタクト膜８がソース領域を形成する。ここで、バックチャネル領域１１とは、ゲート電極２にゲート電圧を印加した際に、チャネルが形成される領域を示す。これにより、ゲート電極２にゲート電圧を印加すると、バックチャネル領域１１における、ゲート絶縁膜６との界面近傍には、チャネルが形成される。そして、ソース領域とドレイン領域との間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域とドレイン領域の間にはゲート電圧に応じたドレイン電流が流れる。

オーミックコンタクト膜８上には、ソース電極９、ドレイン電極１０、ソース配線１２、及びソース端子１３が形成される。ソース電極９、ドレイン電極１０、ソース配線１２、及びソース端子１３を形成する電極膜は、オーミックコンタクト膜８の内側に形成される。なお、ここでの内側とは、上面から見ると、オーミックコンタクト膜８と電極膜とが略一致する場合も含む。ソース領域上に、ソース電極９が形成される。ソース領域とソース電極９とは直接接する。また、ソース電極９は、ソース配線１２及びソース端子１３と一体的に形成される。ソース配線１２の端部にソース端子１３が形成される。ソース端子１３は、図１に示された表示信号駆動回路１０４に接続され、表示信号（映像信号）が入力される。

そして、ドレイン領域上に、ドレイン電極１０が形成される。ドレイン領域とドレイン電極１０とは直接接する。ドレイン電極１０は、ゲート電極２上から補助容量電極５側に向けてはみ出すように形成される。ＴＦＴ１０８は、ゲート電極２、ゲート絶縁膜６、半導体能動膜７、オーミックコンタクト膜８、ソース電極９、ドレイン電極１０等から構成される。ＴＦＴ１０８は、逆スタガ型（ボトムゲート型）のＴＦＴである。

ソース電極９、ドレイン電極１０、ソース配線１２、及びソース端子１３の上には、絶縁膜としての層間絶縁膜１４が形成される。層間絶縁膜１４は、基板全体を覆うように形成される。ドレイン電極１０上の層間絶縁膜１４には、画素ドレイン部コンタクトホール１５が形成される。すなわち、画素ドレイン部コンタクトホール１５は、ドレイン電極１０に達するように形成される。また、ゲート端子４上のゲート絶縁膜６及び層間絶縁膜１４には、ゲート端子部コンタクトホール１６が形成される。すなわち、ゲート端子部コンタクトホール１６は、ゲート端子４に達するように形成される。また、ゲート端子部コンタクトホール１６は、第２導電膜４ｂより幅広に形成される。さらに、ソース端子１３上の層間絶縁膜１４には、ソース端子部コンタクトホール１７が形成される。すなわち、ソース端子部コンタクトホール１７は、ソース端子１３に達するように形成される。

層間絶縁膜１４上には、画素電極１９、ゲート端子パッド２０、ソース端子パッド２１、及びソース配線接続パッド２２が形成される。画素電極１９は、画素１０５の略全体に形成される。また、画素電極１９は、少なくとも、ドレイン電極１０及び補助容量電極５と重なるように形成される。画素電極１９と補助容量電極５とは、ゲート絶縁膜６と層間絶縁膜１４を介して重なる。これにより、画素電極１９に印加される電圧を一定時間保持する補助容量１０９が構成される。画素電極１９は、画素ドレイン部コンタクトホール１５に埋設される。これにより、画素ドレイン部コンタクトホール１５を介して、画素電極１９とドレイン電極１０とが電気的に接続される。

図２に示されるように、ゲート端子パッド２０は、例えば、矩形状のゲート端子部コンタクトホール１６より一回り大きい矩形状に形成される。ゲート端子パッド２０の内側に、ゲート端子部コンタクトホール１６が形成される。ソース端子パッド２１及びソース端子部コンタクトホール１７も同様に構成される。

図３に示されるように、ゲート端子パッド２０は、ゲート端子４上に形成される。ゲート端子パッド２０は、ゲート端子部コンタクトホール１６に埋設される。これにより、ゲート端子部コンタクトホール１６を介して、ゲート端子４とゲート端子パッド２０とが電気的に接続される。ソース端子パッド２１は、ソース端子１３上に形成される。ソース端子パッド２１は、ソース端子部コンタクトホール１７に埋設される。これにより、ソース端子部コンタクトホール１７を介して、ソース端子１３とソース端子パッド２１とが電気的に接続される。

図４に示されるように、ゲート配線３上において、ソース配線１２は分断されている。具体的には、ソース配線１２及びオーミックコンタクト膜８は、第２導電膜３ｂ上には形成されない。すなわち、第２導電膜３ｂ上に、ソース配線分断部２３がある。なお、ソース配線１２及びオーミックコンタクト膜８の一部は、第１導電膜３ａ上に形成される。換言すると、第２導電膜３ｂによって形成された凸状段差部によって、ソース配線１２は分断される。また、分断されたソース配線１２上の層間絶縁膜１４には、それぞれソース配線−ソース配線コンタクトホール１８が形成される。すなわち、２つのソース配線−ソース配線コンタクトホール１８の間にソース配線分断部２３がある。ソース配線−ソース配線コンタクトホール１８は、ソース配線１２に達するように形成される。

ソース配線接続パッド２２は、ソース配線１２上及びゲート配線３上に形成される。すなわち、ソース配線分断部２３にもソース配線接続パッド２２が形成される。具体的には、一方のソース配線−ソース配線コンタクトホール１８から他方のソース配線−ソース配線コンタクトホール１８に亘って、ソース配線接続パッド２２が形成される。ソース配線接続パッド２２は、ソース配線分断部２３を挟む２つのソース配線−ソース配線コンタクトホール１８に埋設される。これにより、ソース配線−ソース配線コンタクトホール１８を介して、分断されたソース配線１２同士が電気的に接続される。ＴＦＴ基板１００は、以上のように構成される。このような構成により、生産性及び性能が向上する。

次に、図５、６を参照して、上記のＴＦＴ基板１００の製造方法について説明する。図５、６は、ＴＦＴ基板１００の製造方法を示す断面図である。なお、図５は図３に対応し、図６は図４に対応する。

まず、ガラス基板や石英基板などの光透過性を有する絶縁性基板１を純水又は熱硫酸を用いて洗浄する。そして、この絶縁性基板１上に、スパッタリング法等により、第１電極膜として少なくとも２層からなる金属薄膜を成膜する。ここでは、第１導電膜２ａ、３ａ、４ａ、５ａ、及び第２導電膜２ｂ、３ｂ、４ｂ、５ｂの２層からなる金属薄膜を成膜する。金属薄膜としては、電気的比抵抗の低いＡｌ、Ｍｏ、Ｃｒやこれらを主成分とする合金を用いることが好ましい。

そして、第１電極膜上に、感光性樹脂であるフォトレジストをスピンコートによって塗布し、塗布したフォトレジストを露光、現像する第１回目のフォトリソグラフィープロセスを行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、フォトレジストパターンをマスクとして、第１電極膜をエッチングし、所望の形状にパターニングする。すなわち、第１導電膜２ａ、３ａ、４ａ、５ａ、及び第２導電膜２ｂ、３ｂ、４ｂ、５ｂをエッチングし、パターニングする。また、第２導電膜２ｂ、３ｂ、４ｂ、５ｂは、第１導電膜２ａ、３ａ、４ａ、５ａの内側に形成される。これにより、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５が形成される。

好適な実施例としてここではまず、公知のＡｒガスを用いたＤＣマグネトロンスパッタリング法で、第１導電膜２ａ、３ａ、４ａ、５ａとしてのＡｌ膜を１００ｎｍの厚さに成膜する。さらにその上層に、公知のＡｒガスを用いたＤＣマグネトロンスパッタリング法で、第２導電膜２ｂ、３ｂ、４ｂ、５ｂとしてのＭｏ膜を４００ｎｍの厚さに成膜する。そして、公知の燐酸＋硝酸＋酢酸を含むエッチング液を用いてエッチングを行い、Ａｌ膜とＭｏ膜の積層膜をパターニングする。

本実施例では、燐酸５０重量％＋硝酸１０重量％＋酢酸２．５重量％＋水の組成比のエッチング液を液温４０℃にしてエッチングを行う。この場合、一般的に上層のＭｏ膜のエッチングレートは、下層のＡｌ膜のエッチングレートに比べて速い。また、これらの膜のエッチングは等方的に進行する。このため、上層のＭｏ膜のサイドエッチング量は、下層のＡｌ膜のサイドエッチング量に比べて大きくなる。従って、第１電極膜の断面形状は、Ａｌ膜上に幅が狭いＭｏ膜が設けられた凸型形状となる。例えばゲート電極２の形状は、図５（ａ）に示すように、第１導電膜２ａとしてのＡｌ膜と、Ａｌ膜のパターン幅Ｗａよりも小さなパターン幅Ｗｂを有する第２導電膜２ｂとしてのＭｏ膜とを備える凸型形状となる。本実施例ではＷａ：Ｗｂが約４：１となる凸型形状が得られる。その後、フォトレジストパターンを除去する。以上の工程により、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５が形成され、図５（ａ）、図６（ａ）に示す構成となる。

次に、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５の上に、ゲート絶縁膜６、半導体能動膜７、オーミックコンタクト膜８、及び第２電極膜を連続して成膜する。その後、第２回目のフォトリソグラフィープロセス及びエッチングにより、第２電極膜をパターニングして、ソース電極９、ドレイン電極１０、ソース配線１２、ソース端子１３を形成する。また、この工程により、半導体能動膜７、オーミックコンタクト膜８もパターニングされ、ＴＦＴ１０８のバックチャネル領域１１が形成される。以上の工程により、図５（ｂ）、図６（ｂ）に示す構成となる。

次に、図７〜９を参照して、図５（ｂ）、図６（ｂ）に示す製造方法を詳細に説明する。すなわち、ソース電極９、ドレイン電極１０、ソース配線１２、ソース端子１３、及びバックチャネル領域１１を形成する工程について詳細に説明する。図７、８は、図５（ｂ）に示す製造方法の詳細を示す断面図である。図９は、図６（ｂ）に示す製造方法の詳細を示す断面図である。

まず、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５の上に、ゲート絶縁膜６、半導体能動膜７、オーミックコンタクト膜８、及び第２電極膜３０を順次成膜する。また、上記のように、ゲート電極２、ゲート配線３、ゲート端子４、及び補助容量電極５は凸型形状を有するため、これらの上層に形成される膜の表面には２段階の凸型形状が形成される。すなわち、絶縁性基板１表面から第２電極膜３０の表面までの高さが異なる。具体的には、上記の高さは、高い方から順番に、第２導電膜２ｂ、３ｂ、４ｂ、５ｂに対応する部分、第２導電膜２ｂ、３ｂ、４ｂ、５ｂより外側の第１導電膜２ａ、３ａ、４ａ、５ａに対応する部分、第１導電膜２ａ、３ａ、４ａ、５ａより外側に対応する部分となる。すなわち、第１導電膜２ａ、３ａ、４ａ、５ａの幅方向両端の周辺部上、及び第２導電膜２ｂ、３ｂ、４ｂ、５ｂの幅方向両端の周辺部上それぞれにおいて、第２電極膜３０は段差を有する。

好適な実施例として、ここでは化学的気相成膜（ＣＶＤ）法を用いて、ゲート絶縁膜６、半導体能動膜７、及びオーミックコンタクト膜８を連続して成膜する。ゲート絶縁膜６としては、ＳｉＮ膜を用いる。そして、ＳｉＮ膜を厚さ４００ｎｍに成膜する。半導体能動膜７としては、不純物を含まない真性アモルファスシリコン（ａ−Ｓｉ）膜を用いる。そして、ａ−Ｓｉ膜を厚さ１５０ｎｍに成膜する。オーミックコンタクト膜８としては、不純物としてＰ（リン）を添加した低抵抗なａ−Ｓｉ（ｎ^＋ａ−Ｓｉ）膜を用いる。そして、ｎ^＋ａ−Ｓｉ膜を厚さ５０ｎｍに成膜する。その後、公知のＡｒガスを用いたＤＣマグネトロンスパッタリング法を用いて、オーミックコンタクト膜８上に第２電極膜３０を成膜する。第２電極膜３０としては金属膜を用いることができる。本実施例では、第２電極膜３０としてはＭｏ膜を用いる。そして、Ｍｏ膜を厚さ２００ｎｍに成膜する。以上の工程により、図７（ａ）、図９（ａ）に示す構成となる。

次に、第２回目のフォトリソグラフィープロセスにより、第２電極膜３０上に、フォトレジストパターンＲを形成する。フォトレジストパターンＲの表面は、略水平になっている。また、上記のように、第２電極膜３０は２段階の凸型形状を有する。このため、フォトレジストパターンＲは、３段階の膜厚を有する。

具体的には、フォトレジストパターンＲの膜厚は、第２導電膜２ｂ、３ｂ、４ｂ、５ｂ上ではｈ１、第２導電膜２ｂ、３ｂ、４ｂ、５ｂより外側の第１導電膜２ａ、３ａ、４ａ、５ａ上ではｈ２、第１導電膜２ａ、３ａ、４ａ、５ａより外側ではｈ３となっている。また、ｈ１＜ｈ２＜ｈ３の関係を有する。すなわち、ゲート電極２およびゲート／ソース配線交差部のゲート配線３のパターン部上層では、第２導電膜２ｂ、３ｂの段差により、フォトレジストパターンＲの膜厚がｈ１となって他の部分の膜厚ｈ２、ｈ３よりも薄くなる。従って、バックチャネル領域１１上では、フォトレジストパターンＲは最も薄くなる。

好適な実施例として、ここでは、フォトレジストパターンＲとしてノボラック樹脂系のポジ型フォトレジストを用いる。そして、スピンコータにより、このポジ型フォトレジストを約１．６μｍの厚さに塗布する。その後、１２０℃で約９０秒のプリベークを行ったのちに、ソース電極９、ドレイン電極１０、ソース配線１２、ソース端子１３のパターンを形成するためのフォトマスクパターンを用いて露光を行う。なお、ここでは、ハーフトーン露光を行わない。すなわち、フォトマスクパターンは、露光量が２段階に異なる。フォトマスクパターンは、例えば、露光量０％の領域と露光量１００％の領域を有する。そして、現像を行うことにより、第２電極膜３０上にフォトレジストパターンＲが形成される。また、本実施例では、フォトレジストパターンＲの厚さは、ｈ１が約１．１μｍ、ｈ３が約１．６μｍとなる。以上の工程により、図７（ｂ）、図９（ｂ）に示す構成となる。

次に、フォトレジストパターンＲをマスクとして、第２電極膜３０をエッチングする。その後、フォトレジストパターンＲ及び第２電極膜３０をマスクとして、半導体能動膜７及びオーミックコンタクト膜８をエッチングする。これにより、フォトレジストパターンＲの平面形状と略同一の形状に、第２電極膜３０、半導体能動膜７、及びオーミックコンタクト膜８がパターニングされる。好適な実施例として、ここでは、公知のウエットエッチング法を用いて、第２電極膜３０としてのＭｏ膜をエッチングする。続いて、ＳＦ_６等の公知の弗素を含むガスを用いたドライエッチング法を用いて、オーミックコンタクト膜８としてのｎ^＋ａ−Ｓｉ膜、及び半導体能動膜７としてのａ−Ｓｉ膜を順次エッチングする。以上の工程により、図７（ｃ）に示す構成となる。

次に、フォトレジストパターンＲをレジストアッシングにより薄膜化する。これにより、厚さｈ１の部分のフォトレジストパターンＲが除去される。すなわち、第２導電膜２ｂ、３ｂ、４ｂ、５ｂ上の第２電極膜３０が露出する。また、厚さｈ２、ｈ３の部分のフォトレジストパターンＲは薄膜化されて残存する。厚さｈ２の部分のフォトレジストパターンＲは、厚さｈ２'（ｈ２'＜ｈ２）となる。また、厚さｈ３の部分のフォトレジストパターンＲは、厚さｈ３'（ｈ３'＜ｈ３）となる。好適な実施例として、公知の酸素プラズマを用いたレジストアッシングにより、厚さｈ１の部分のフォトレジストパターンＲを除去する。そして、第２電極膜３０上に、厚さｈ２'及び厚さｈ３'を有するフォトレジストパターンＲ'が形成される。レジストアッシングによる薄膜化の際には平面方向にもレジスト除去が進行するため、レジストアッシング後のフォトレジストパターンＲ'の平面形状は、フォトレジストパターンＲに比べると内側に後退（本実施例では約０．８μｍ後退）した形状となる。以上の工程により、図８（ｄ）、図９（ｃ）に示す構成となる。

次に、厚さｈ２'、ｈ３'のフォトレジストパターンＲ'をマスクとして、露出した第２電極膜３０をエッチング除去する。すなわち、フォトレジストパターンＲが除去された部分の第２電極膜３０をエッチング除去する。具体的には、図７（ｂ）、図９（ｂ）において、厚さｈ１の部分のフォトレジストパターンＲに対応する部分の第２電極膜３０をエッチング除去する。換言すると、第２導電膜２ｂ、３ｂ、４ｂ、５ｂ上では、第２電極膜３０はエッチング除去される。これにより、第２導電膜２ｂ、３ｂ、４ｂ、５ｂ上では、オーミックコンタクト膜８が露出する。その後、露出したオーミックコンタクト膜８をエッチング除去する。このように第２電極膜３０がパターニングされることにより、ソース電極９、ソース配線１２、ソース端子１３、及びドレイン電極１０が形成される。また、バックチャネル領域１１及びソース配線分断部２３では、第２電極膜３０及びオーミックコンタクト膜８が除去され、半導体能動膜７が露出する。ソース電極９、ソース配線１２、ソース端子１３、ドレイン電極１０、及びこれらの下層部に位置するオーミックコンタクト膜８のパターンの平面形状は、下層の半導体能動膜７のパターンよりも内側に後退した形状となる。

好適な実施例として、公知のウエットエッチング法を用いて、フォトレジストパターンＲが除去された部分の第２電極膜３０としてのＭｏ膜をエッチング除去する。続けて、公知の弗素を含むガスを用いたドライエッチング法を用いて、オーミックコンタクト膜８としてのｎ^＋ａ−Ｓｉ膜をエッチングする。以上の工程により、図８（ｅ）、図９（ｄ）に示す構成となる。

その後、フォトレジストパターンＲ'を除去することにより、図５（ｂ）、図６（ｂ）に示す構成となる。そして、ソース電極９、ソース配線１２、ソース端子１３、ドレイン電極１０、及びバックチャネル領域１１を覆うように、層間絶縁膜１４を成膜する。その後、第３回目のフォトリソグラフィープロセス及びエッチングを用いて、層間絶縁膜１４及びゲート絶縁膜６を所望の形状にパターニングし、フォトレジストパターンを除去する。これにより、画素−ドレイン部コンタクトホール１５、ゲート端子部コンタクトホール１６、ソース端子部コンタクトホール１７、及びソース配線−ソース配線コンタクトホール１８を同時に形成する。

具体的には、ドレイン電極１０上の層間絶縁膜１４を除去して、画素−ドレイン部コンタクトホール１５を開口する。すなわち、画素−ドレイン部コンタクトホール１５では、ドレイン電極１０が露出する。また、ゲート端子４上の層間絶縁膜１４及びゲート絶縁膜６を除去して、ゲート端子部コンタクトホール１６を開口する。すなわち、ゲート端子部コンタクトホール１６では、ゲート端子４が露出する。また、ソース端子１３上の層間絶縁膜１４を除去して、ソース端子部コンタクトホール１７を開口する。すなわち、ソース端子部コンタクトホール１７では、ソース端子１３が露出する。また、ソース配線１２上の層間絶縁膜１４を除去して、ソース配線−ソース配線コンタクトホール１８を開口する。すなわち、ソース配線−ソース配線コンタクトホール１８では、ソース配線１２が露出する。

好適な実施例として、ここでは化学的気相成膜（ＣＶＤ）法を用いて層間絶縁膜１４としてのＳｉＮ膜を３００ｎｍの厚さに成膜する。その後、フォトレジストパターンをマスクとして、公知のＳＦ_６等の弗素系ガスを含むドライエッチング法を用いて、画素−ドレイン部コンタクトホール１５、ゲート端子部コンタクトホール１６、ソース端子部コンタクトホール１７、及びソース配線−ソース配線コンタクトホール１８を同時に形成する。以上の工程により、図５（ｃ）、図６（ｃ）に示す構成となる。

次に、層間絶縁膜１４上に、画素電極膜としての透明導電膜を成膜する。そして、第４回目のフォトリソグラフィープロセス及びエッチングを用いて、画素電極１９、ゲート端子パッド２０、ソース端子パッド２１、及びソース配線接続パッド２２を形成する。画素電極１９は、画素−ドレイン部コンタクトホール１５に埋設される。これにより、画素電極１９とドレイン電極１０とが電気的に接続される。ゲート端子パッド２０は、ゲート端子部コンタクトホール１６に埋設される。これにより、ゲート端子パッド２０とゲート端子４とが電気的に接続される。ソース端子パッド２１は、ソース端子部コンタクトホール１７に埋設される。これにより、ソース端子パッド２１とソース端子１３とが電気的に接続される。また、ソース配線接続パッド２２は、ソース配線−ソース配線コンタクトホール１８に埋設される。これにより、ソース配線接続パッド２２を介して、分断されたソース配線１２同士が電気的に接続される。

好適な実施例として、ここでは公知の透明導電膜として酸化インジウム（Ｉｎ_２Ｏ_３）と酸化スズ（ＳｎＯ_２）とを混合したＩＴＯ膜を用いる。そして、公知のＡｒガスを用いたスパッタリング法で、このＩＴＯ膜を１００ｎｍの厚さに成膜する。その後、フォトレジストパターンをマスクとして、公知の塩酸＋硝酸を含むエッチング液を用いて、透明導電膜をエッチングする。これにより、画素電極１９、ゲート端子パッド２０、ソース端子パッド２１、及びソース配線接続パッド２２が形成される。以上の工程により、図５（ｄ）、図６（ｄ）に示す構成となり、ＴＦＴ基板１００が完成する。

本実施の形態では、バックチャネル領域１１に対応する部分のゲート電極２の膜厚を厚くしている。このため、第２電極膜３０上にフォトレジストを塗布すれば、バックチャネル領域１１に対応するフォトレジストパターンＲの膜厚が薄くなる。従って、従来、４回のフォトリソグラフィープロセスによりＴＦＴ基板１００を製造する際に行われていたハーフトーン露光を行う必要がない。

ハーフトーン露光の制御は困難であるため、ハーフトーン露光の状態によってバックチャネル領域の幅が決定する従来の方法ではチャネル長のばらつきが大きかった。本実施の形態では、ゲート電極２の厚さによってバックチャネル領域１１の幅が決定する。ゲート電極２の厚さは容易に制御できるため、チャネル長のばらつきを抑えることができる。すなわち、特性のばらつきを抑え性能が向上するＴＦＴ基板１００を得ることができる。このように、本実施の形態の製造工程によれば、ハーフトーン露光を行うことなく４回のフォトリソグラフィープロセスによりＴＦＴ基板１００を製造することができるので、生産性及び性能が向上する。

また、ゲート電極２に凸状段差がストライプ状に設けられ、このストライプの凸状段差がＴＦＴ１０８のチャネル領域内でチャネル幅方向に平行に横切っているように構成されている。換言すれば、チャネル長方向に対して垂直方向に段差が延在する構造となっているので、ＴＦＴ１０８の実効的なチャネル長が長くなり、オフ電流を低減させることができる。

本実施の形態におけるＴＦＴ１０８は、低抵抗のオーミックコンタクト膜８をエッチングすることによってバックチャネル領域１１を形成するボトムゲート型のＴＦＴである。この場合、オーミックコンタクト膜８のエッチング時に、ＴＦＴ１０８を構成する半導体能動膜７のパターン端部から側面にオーミックコンタクト膜８の成分が再付着することがある。このため、ＴＦＴ１０８の外周部がソース−ドレイン電極間のリーク電流の経路を形成してしまうという問題があった。ここで、本実施の形態によれば、ソース電極９、ドレイン電極１０、及びこれらの電極の下層に位置する低抵抗のオーミックコンタクト膜８のパターンが、平面的には下層の半導体能動膜７のパターン端部よりも常に内側に後退した形状となる。このため、ソース−ドレイン電極間のリーク電流を抑制でき、オフ電流を低減させることができる。

また、ゲート配線３とソース配線１２の交差部における段差でソース配線１２をいったん分断させる。そして、新たに設けたソース配線接続パッド２２を用いて、これらのソース配線１２間を接続するように構成する。このため、従来大きな問題となっていたソース配線１２の断線不良を効果的に防止できるようになる。

従って、本実施の形態にかかるＴＦＴ基板１００によれば、ＴＦＴ１０８の特性ばらつきが少なく、表示ムラやクロストークを抑制することができる。さらに、ソース配線１２の断線不良による表示の線欠陥不良を抑制することができる。従って、本実施の形態にかかるＴＦＴ基板１００を用いたアクティブマトリクス型の液晶表示装置は高い表示品質を有する。また、ＴＦＴ基板１００を４回のフォトリソグラフィープロセスで製造することができ、生産効率よく低コストで製造することができるという効果を奏する。

なお、本実施の形態においては、好適な実施例として、ゲート電極２における幅Ｗａと幅Ｗｂのパターン寸法をＷａ：Ｗｂ＝約４：１としたがこれに限られない。少なくともＷａ＞３Ｗｂとすることが好ましい。また、好適な実施例として、第１導電膜２ａ、３ａ、４ａ、５ａ及び第２導電膜２ｂ、３ｂ、４ｂ、５ｂをエッチングする際に、燐酸５０重量％＋硝酸１０重量％＋酢酸２．５重量％＋水の組成比のエッチング液を用いたがこれに限られない。エッチング液としては、例えば燐酸４０〜８０重量％、硝酸１〜１０重量％、酢酸２〜１０重量％の組成とすることが好ましい。また、好適な実施例として、このエッチング液の液温４０℃にしたがこれに限られず、３０〜５０℃に設定することが好ましい。

また、上記の実施例では、上層のＡｌ膜（第２導電膜２ｂ、３ｂ、４ｂ、５ｂ）と下層のＭｏ膜（第１導電膜２ａ、３ａ、４ａ、５ａ）とを一括でエッチングすることにより凸型形状を形成したがこれに限られない。上層のＡｌ膜と下層のＭｏ膜とを選択エッチングすることによって凸型形状を形成してもよい。例えば、まず、第１のエッチングで上層のＭｏ膜だけを選択エッチングした後に、第２のエッチングで上層のＭｏ膜と下層のＡｌ膜を同時にエッチングする。第２のエッチングでは、下層のＡｌ膜をエッチング除去する間に、上層のＭｏ膜のサイドエッチングが進行するため、確実に凸型形状を形成することができる。

第１のエッチングとしては、ＳＦ_６等の公知の弗素を含むガスを用いたドライエッチング法や硝酸第２セリウムアンモニウム＋過塩素酸系のエッチング液等を用いたウエットエッチング法を用いることができる。また、第２のエッチングとしては、上記の燐酸＋硝酸＋酢酸系エッチング液等を用いたウエットエッチング法を用いることができる。

さらには、本実施の形態では、ゲート電極２を２層の積層構造とすることにより、ゲート電極２の厚さを変化させたがこれに限られない。バックチャネル領域１１に対応する部分に厚膜部、その他の部分に厚膜部よりも膜厚が薄い薄膜部を有するゲート電極２とすることができればどのような構成としてもよい。例えば、ゲート電極２を単層構造、又は３層以上の積層構造としてもよい。この場合でも、バックチャネル領域１１に対応する部分において膜厚の薄いフォトレジストパターンＲを形成することができる。

また、好適な実施例では、透明導電膜としてＩＴＯ膜を用いたが、これに限らず、非晶質ＩＴＯ膜、または酸化インジウムと酸化亜鉛とを混合したＩＺＯ膜、または酸化インジウムと酸化スズと酸化亜鉛とを混合したＩＴＺＯ膜を使用してもよい。これらの透明導電膜は、弱酸である蓚酸系のエッチング液でエッチングできるので、エッチング時に下層に形成された配線および電極を腐食させることがほとんどなく、ＴＦＴ基板１００の製造歩留りを向上させることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 絶縁性基板、２ ゲート電極、３ ゲート配線、４ ゲート端子、
５ 補助容量電極、２ａ、３ａ、４ａ、５ａ 第１導電膜、
２ｂ、３ｂ、４ｂ、５ｂ 第２導電膜、６ ゲート絶縁膜、７ 半導体能動膜、
８ オーミックコンタクト膜、９ ソース電極、１０ ドレイン電極、
１１ バックチャネル領域、１２ ソース配線、１３ ソース端子、１４ 層間絶縁膜、
１５ 画素−ドレイン部コンタクトホール、１６ ゲート端子部コンタクトホール、
１７ ソース端子部コンタクトホール、
１８ ソース配線−ソース配線コンタクトホール、１９ 画素電極、
２０ ゲート端子パッド、２１ ソース端子パッド、２２ ソース配線接続パッド、
２３ ソース配線分断部、３０ 第２電極膜、
１００ ＴＦＴアレイ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ 補助容量、
Ｒ、Ｒ' フォトレジストパターン

Claims (8)

1. 厚膜部及び前記厚膜部よりも膜厚が薄い薄膜部を有するゲート電極と、
   前記ゲート電極の前記厚膜部上及び前記薄膜部上に形成された半導体能動膜と、
   前記半導体能動膜の内側であって、前記厚膜部より外側の前記薄膜部に対応する前記半導体能動膜上に形成されたオーミックコンタクト膜と、
   ソース電極及びドレイン電極を構成し、前記オーミックコンタクト膜の内側に形成された電極膜とを備え、
   前記半導体能動膜は、前記厚膜部と前記薄膜部の形状に起因する段差部分を含み、
   前記厚膜部と対向する前記半導体能動膜および前記段差部分がチャネル領域となるように、前記オーミックコンタクト膜が、前記厚膜部および前記段差部分と対向しない前記半導体能動膜上に形成されているＴＦＴ基板。
2. 前記ゲート電極は、
   第１導電膜と、
   前記第１導電膜上において、前記第１導電膜より幅が狭く、前記第１導電膜の内側に形成された第２導電膜とを備える請求項１に記載のＴＦＴ基板。
3. 前記ゲート電極と同一層に形成され、前記厚膜部及び前記薄膜部を有するゲート配線と、
   前記電極膜によって形成され、前記ゲート配線の前記厚膜部上で分断されたソース配線と、
   前記電極膜上に形成された絶縁膜と、
   前記ドレイン電極上の前記絶縁膜に形成された画素−ドレイン部コンタクトホールと、
   分断された前記ソース配線上のそれぞれに形成されたソース配線−ソース配線コンタクトホールと、
   前記画素−ドレイン部コンタクトホールを介して、前記ドレイン電極と電気的に接続された画素電極と、
   前記画素電極と同一層に形成され、前記ソース配線−ソース配線コンタクトホールを介して、分断された前記ソース配線同士を電気的に接続するソース配線−ソース配線接続パッドとをさらに備える請求項１又は２に記載のＴＦＴ基板。
4. 前記オーミックコンタクト膜は、前記第２導電膜と対向せず、且つ前記第１導電膜の部分と対向する請求項２に記載のＴＦＴ基板。
5. 厚膜部及び前記厚膜部よりも膜厚が薄い薄膜部を有するゲート電極を形成する工程と、
   前記ゲート電極上に、半導体能動膜、オーミックコンタクト膜、及び電極膜を順次成膜する工程と、
   前記電極膜上に、フォトレジストを塗布する工程と、
   露光量が２段階で異なるフォトマスクパターンを用いて、前記フォトレジストを露光し、フォトレジストパターンを形成する工程と、
   前記フォトレジストパターンをマスクとして、前記半導体能動膜、前記オーミックコンタクト膜、及び前記電極膜をエッチングする工程と、
   前記フォトレジストパターンを薄膜化し、前記厚膜部上の前記フォトレジストパターンを除去する工程と、
   薄膜化された前記フォトレジストパターンをマスクとして、前記電極膜及び前記オーミックコンタクト膜をエッチングし、ソース電極、ドレイン電極、及びチャネル領域を形成する工程とを備え、
   前記半導体能動膜は、前記厚膜部と前記薄膜部の形状に起因する段差部分が形成され、
   前記厚膜部と対向する前記半導体能動膜および前記段差部分がチャネル領域となるように、前記オーミックコンタクト膜を、前記厚膜部および前記段差部分と対向しない前記半導体能動膜上に形成するＴＦＴ基板の製造方法。
6. 前記ゲート電極を形成する工程では、
   第１導電膜及び第２導電膜を順次成膜する工程と、
   前記第２導電膜の幅が前記第１導電膜の幅より狭く、前記第２導電膜が前記第１導電膜の内側に配置されるように、前記第１導電膜及び前記第２導電膜をパターニングする工程とを備える請求項５に記載のＴＦＴ基板の製造方法。
7. 前記ゲート電極を形成する工程では、前記厚膜部及び前記薄膜部を有するゲート配線を形成し、
   前記ソース電極、前記ドレイン電極、及び前記チャネル領域を形成する工程では、前記ゲート配線の前記厚膜部上で分断されたソース配線を形成し、
   前記ソース電極、前記ドレイン電極、及び前記チャネル領域を形成する工程後、前記ソース電極、前記ソース配線、前記ドレイン電極、及び前記チャネル領域を覆うように絶縁膜を成膜する工程と、
   前記ドレイン電極上の前記絶縁膜に配置される画素−ドレイン部コンタクトホール、及び分断された前記ソース配線上のそれぞれに配置されるソース配線−ソース配線コンタクトホールを形成する工程と、
   前記画素−ドレイン部コンタクトホール及び前記ソース配線−ソース配線コンタクトホールが形成された前記絶縁膜上に画素電極膜を成膜する工程と、
   前記画素電極膜をパターニングし、前記画素−ドレイン部コンタクトホールを介して前記ドレイン電極と電気的に接続された画素電極、及び前記ソース配線−ソース配線コンタクトホールを介して、分断された前記ソース配線同士を電気的に接続するソース配線−ソース配線接続パッドを形成する工程とをさらに備える請求項５又は６に記載のＴＦＴ基板の製造方法。
8. 前記オーミックコンタクト膜は、前記第２導電膜の部分に重ならずに、前記第１導電膜の部分と対向する請求項６に記載のＴＦＴ基板の製造方法。

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