JP2666293B2 - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- insulating film
- gate electrode
- forming
- mos transistor
- semiconductor substrate
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体層を挟む一対のゲート電極を有する
MOSトランジスタの製造方法に関する。 ［発明の概要］ 本発明は、MOSトランジスタの製造方法において、 半導体基板の第１の主表面を熱酸化して第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上に第１のゲート
電極を形成する工程と、前記第１のゲート電極及び前記
第１の絶縁膜上に絶縁層を介して支持体を形成する工程
と、前記半導体基板を薄膜化して第２の主表面を形成す
る工程と、前記第２の主表面を熱酸化して第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上に第２のゲート
電極を形成する工程と、を順次備えた製造方法としたこ
とにより、 ゲート絶縁膜と半導体層との界面特性を良好にすると
共に、ゲート絶縁膜の膜厚の制御性を高め、さらに、構
造の平坦化を可能としたものである。 ［従来の技術］ 従来のMOSトランジスタの製造方法を、第９図に示す
従来のMOSトランジスタの断面図を基に説明する。 先ず、石英基板１に多結晶シリコン（Poly−Si）を堆
積した後、パターニングにより第１ゲート電極２を形成
する。次に、石英基板１及び第１ゲート電極２の露呈面
にSiO2をCVD法を用いて堆積させてゲート絶縁層３を形
成する。さらに、ゲート絶縁層３の上に多結晶シリコン
をCVD法にて堆積させた後所定の活性層４を形成する。
次に、SiO2でなるゲート絶縁層５をCVD法にて堆積さ
せ、このゲート絶縁層５を介して活性層４の上方に第２
ゲート電極６を多結晶シリコンで形成する。そして、第
２ゲート電極６とセルフアラインにソース用不純物とド
レイン用不純物とをイオン注入してソース領域4A,ドレ
イン領域4Bを形成する。その他、絶縁層７やAlでなる取
り出し電極8,8を設けて大略製造されている。 ［発明が解決しようとする問題点］ しかしながら、このような従来例にあっては、活性層
４、ゲート絶縁層3,5、第1,第２ゲート電極2,6の夫々が
個別の工程で作られるため、その界面特性が良くないと
いう問題点を有している。 本発明は、このような従来の問題点に着目して創案さ
れたものであって、半導体層と絶縁層との界面特性が良
く、しかもコンパクトな所謂SOI素子としてのMOSトラン
ジスタを得んとするものである。 ［問題点を解決するための手段］ 第１及び第２の主表面を有する半導体基板の第１の主
表面を熱酸化して第１の絶縁膜を形成する工程と、前記
第１の絶縁膜上に第１のゲート電極を形成する工程と、
前記第１のゲート電極及び前記第１の絶縁膜上に絶縁層
を介して支持体を形成する工程と、前記半導体基板の前
記第２の主表面側を薄膜化し第３の主表面を形成する工
程と、前記第３の主表面を熱酸化して第２の絶縁膜を形
成する工程と、前記第２の絶縁膜上に第２のゲート電極
を形成する工程と、を備えてなることを、その解決手段
としている。 ［作用］ 半導体基板の第１及び第３の主表面に第１及び第２の
絶縁膜を熱酸化して形成することにより、半導体層と絶
縁膜との界面特性を良好にし、素子の制御性を向上す
る。 ［実施例］ 以下、本発明に係るMOSトランジスタの製造方法の詳
細を図面に示す実施例に基づいて説明する。 図中、11はシリコンでなる半導体基板であって、該半
導体基板11の一側面を高温の酸化雰囲気中で熱酸化し、
第１ゲート絶縁膜12を形成する（第１図）。次に、ゲー
ト電極となる多結晶シリコン層13を積層し（第２図）、
リソグラフィで窓明けして第１ゲート電極13Aを形成す
る（第３図）。さらに、SiO2をCVD法で成長させて絶縁
層14を形成し（第４図）、該絶縁層の上に、多結晶シリ
コンをCVD法にて厚く成長させて支持体15を設ける。 次に、第６図に示すように、前記支持体15を固定し、
前記半導体基板11を研削して薄膜に形成する。そして、
この半導体基板11の表面を、上記したゲート絶縁膜12と
同様に、高温の酸化雰囲気中で熱酸化し、第２ゲート絶
縁膜16を形成した後（第７図）、第２ゲート電極17を多
結晶シリコンで形成し、さらに、SiO2でなる保護膜18を
所定の箇所に形成する。次に、第８図に示すように、ア
ルミニウムで取り出し電極19を形成してMOSトランジス
タが完成される。 なお、本実施例にあっては、第２ゲート電極17のゲー
ト長を第１ゲート電極13Aよりも小さく設定しており、
ソース及びドレイン用の不純物を拡散する場合に、第１
ゲート電極13Aをマスクとしてセルフアラインで拡散さ
せ、さらに第２ゲート電極17をマスクとしてセルフアラ
インで拡散させることにより、ソース領域11A及びドレ
イン領域11Bにドープ濃度にプロファイルを作り公知のL
DD構造としている。 また、本実施例におけるチャネル領域となる半導体基
板11の厚さは上記した研削工程により略100nm以下の薄
膜になっていて、移動度μが大きく設定されている。 以上、実施例について説明したが、この他に各種の設
計変更が可能である。即ち、上記実施例にあっては、第
１ゲート電極13A及び第２ゲート電極17を用いてセルフ
アラインでソース領域11A及びドレイン領域11Bを形成し
たが、いずれか一方のゲート電極を用いてセルフアライ
ンで形成するようにしても勿論よい。 また、上記実施例にあっては、チャネル領域となる半
導体基板11の厚さを略100nm以下としたが、これに限る
ものではない。 さらに、上記実施例においては、支持体15をCVD法に
より成長させているが、支持体を接着させる方法を用い
ても勿論よい。 ［発明の効果］ 以上の説明から明らかなように、本発明に係るMOSト
ランジスタの製造方法にあっては、ゲート絶縁膜である
第１及び第２の絶縁膜が熱酸化されて形成されるため、
チャネルを形成する半導体層とゲート絶縁膜との界面特
性が良く、また膜厚の制御性を向上させると共に、平坦
な形状にしてコンパクト化することを可能にする効果が
ある。
MOSトランジスタの製造方法に関する。 ［発明の概要］ 本発明は、MOSトランジスタの製造方法において、 半導体基板の第１の主表面を熱酸化して第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上に第１のゲート
電極を形成する工程と、前記第１のゲート電極及び前記
第１の絶縁膜上に絶縁層を介して支持体を形成する工程
と、前記半導体基板を薄膜化して第２の主表面を形成す
る工程と、前記第２の主表面を熱酸化して第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上に第２のゲート
電極を形成する工程と、を順次備えた製造方法としたこ
とにより、 ゲート絶縁膜と半導体層との界面特性を良好にすると
共に、ゲート絶縁膜の膜厚の制御性を高め、さらに、構
造の平坦化を可能としたものである。 ［従来の技術］ 従来のMOSトランジスタの製造方法を、第９図に示す
従来のMOSトランジスタの断面図を基に説明する。 先ず、石英基板１に多結晶シリコン（Poly−Si）を堆
積した後、パターニングにより第１ゲート電極２を形成
する。次に、石英基板１及び第１ゲート電極２の露呈面
にSiO2をCVD法を用いて堆積させてゲート絶縁層３を形
成する。さらに、ゲート絶縁層３の上に多結晶シリコン
をCVD法にて堆積させた後所定の活性層４を形成する。
次に、SiO2でなるゲート絶縁層５をCVD法にて堆積さ
せ、このゲート絶縁層５を介して活性層４の上方に第２
ゲート電極６を多結晶シリコンで形成する。そして、第
２ゲート電極６とセルフアラインにソース用不純物とド
レイン用不純物とをイオン注入してソース領域4A,ドレ
イン領域4Bを形成する。その他、絶縁層７やAlでなる取
り出し電極8,8を設けて大略製造されている。 ［発明が解決しようとする問題点］ しかしながら、このような従来例にあっては、活性層
４、ゲート絶縁層3,5、第1,第２ゲート電極2,6の夫々が
個別の工程で作られるため、その界面特性が良くないと
いう問題点を有している。 本発明は、このような従来の問題点に着目して創案さ
れたものであって、半導体層と絶縁層との界面特性が良
く、しかもコンパクトな所謂SOI素子としてのMOSトラン
ジスタを得んとするものである。 ［問題点を解決するための手段］ 第１及び第２の主表面を有する半導体基板の第１の主
表面を熱酸化して第１の絶縁膜を形成する工程と、前記
第１の絶縁膜上に第１のゲート電極を形成する工程と、
前記第１のゲート電極及び前記第１の絶縁膜上に絶縁層
を介して支持体を形成する工程と、前記半導体基板の前
記第２の主表面側を薄膜化し第３の主表面を形成する工
程と、前記第３の主表面を熱酸化して第２の絶縁膜を形
成する工程と、前記第２の絶縁膜上に第２のゲート電極
を形成する工程と、を備えてなることを、その解決手段
としている。 ［作用］ 半導体基板の第１及び第３の主表面に第１及び第２の
絶縁膜を熱酸化して形成することにより、半導体層と絶
縁膜との界面特性を良好にし、素子の制御性を向上す
る。 ［実施例］ 以下、本発明に係るMOSトランジスタの製造方法の詳
細を図面に示す実施例に基づいて説明する。 図中、11はシリコンでなる半導体基板であって、該半
導体基板11の一側面を高温の酸化雰囲気中で熱酸化し、
第１ゲート絶縁膜12を形成する（第１図）。次に、ゲー
ト電極となる多結晶シリコン層13を積層し（第２図）、
リソグラフィで窓明けして第１ゲート電極13Aを形成す
る（第３図）。さらに、SiO2をCVD法で成長させて絶縁
層14を形成し（第４図）、該絶縁層の上に、多結晶シリ
コンをCVD法にて厚く成長させて支持体15を設ける。 次に、第６図に示すように、前記支持体15を固定し、
前記半導体基板11を研削して薄膜に形成する。そして、
この半導体基板11の表面を、上記したゲート絶縁膜12と
同様に、高温の酸化雰囲気中で熱酸化し、第２ゲート絶
縁膜16を形成した後（第７図）、第２ゲート電極17を多
結晶シリコンで形成し、さらに、SiO2でなる保護膜18を
所定の箇所に形成する。次に、第８図に示すように、ア
ルミニウムで取り出し電極19を形成してMOSトランジス
タが完成される。 なお、本実施例にあっては、第２ゲート電極17のゲー
ト長を第１ゲート電極13Aよりも小さく設定しており、
ソース及びドレイン用の不純物を拡散する場合に、第１
ゲート電極13Aをマスクとしてセルフアラインで拡散さ
せ、さらに第２ゲート電極17をマスクとしてセルフアラ
インで拡散させることにより、ソース領域11A及びドレ
イン領域11Bにドープ濃度にプロファイルを作り公知のL
DD構造としている。 また、本実施例におけるチャネル領域となる半導体基
板11の厚さは上記した研削工程により略100nm以下の薄
膜になっていて、移動度μが大きく設定されている。 以上、実施例について説明したが、この他に各種の設
計変更が可能である。即ち、上記実施例にあっては、第
１ゲート電極13A及び第２ゲート電極17を用いてセルフ
アラインでソース領域11A及びドレイン領域11Bを形成し
たが、いずれか一方のゲート電極を用いてセルフアライ
ンで形成するようにしても勿論よい。 また、上記実施例にあっては、チャネル領域となる半
導体基板11の厚さを略100nm以下としたが、これに限る
ものではない。 さらに、上記実施例においては、支持体15をCVD法に
より成長させているが、支持体を接着させる方法を用い
ても勿論よい。 ［発明の効果］ 以上の説明から明らかなように、本発明に係るMOSト
ランジスタの製造方法にあっては、ゲート絶縁膜である
第１及び第２の絶縁膜が熱酸化されて形成されるため、
チャネルを形成する半導体層とゲート絶縁膜との界面特
性が良く、また膜厚の制御性を向上させると共に、平坦
な形状にしてコンパクト化することを可能にする効果が
ある。
【図面の簡単な説明】
第１図〜第８図は、本発明に係るMOSトランジスタの製
造方法の各工程を示す断面図、第９図は、従来例を示す
断面図である。 11……半導体基板、12……第１ゲート絶縁膜、13A……
第１ゲート電極、16……第２ゲート絶縁膜、17……第２
ゲート電極。
造方法の各工程を示す断面図、第９図は、従来例を示す
断面図である。 11……半導体基板、12……第１ゲート絶縁膜、13A……
第１ゲート電極、16……第２ゲート絶縁膜、17……第２
ゲート電極。
Claims (1)
- (57)【特許請求の範囲】 １．第１及び第２の主表面を有する半導体基板の第１の
主表面を熱酸化して第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１のゲート電極を形成する工程
と、 前記第１のゲート電極及び前記第１の絶縁膜上に絶縁層
を介して支持体を形成する工程と、 前記半導体基板の前記第２の主表面側を薄膜化し第３の
主表面を形成する工程と、 前記第３の主表面を熱酸化して第２の絶縁膜を形成する
工程と、 前記第２の絶縁膜上に第２のゲート電極を形成する工程
と、 を備えてなることを特徴とするMOSトランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216588A JP2666293B2 (ja) | 1987-08-31 | 1987-08-31 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216588A JP2666293B2 (ja) | 1987-08-31 | 1987-08-31 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6459866A JPS6459866A (en) | 1989-03-07 |
| JP2666293B2 true JP2666293B2 (ja) | 1997-10-22 |
Family
ID=16690773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62216588A Expired - Lifetime JP2666293B2 (ja) | 1987-08-31 | 1987-08-31 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666293B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864508B2 (en) | 2001-07-17 | 2005-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US6906344B2 (en) | 2001-05-24 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding plural overlapping electrodes |
| US6914302B2 (en) | 1998-12-18 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7276730B2 (en) | 1998-12-28 | 2007-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3254007B2 (ja) | 1992-06-09 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 薄膜状半導体装置およびその作製方法 |
| US7081938B1 (en) | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JPH07302912A (ja) | 1994-04-29 | 1995-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP4008133B2 (ja) | 1998-12-25 | 2007-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6740938B2 (en) | 2001-04-16 | 2004-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Transistor provided with first and second gate electrodes with channel region therebetween |
| JP4554180B2 (ja) | 2003-09-17 | 2010-09-29 | ソニー株式会社 | 薄膜半導体デバイスの製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252582A (en) * | 1975-10-25 | 1977-04-27 | Toshiba Corp | Device and production for semiconductor |
| JPS5817675A (ja) * | 1981-07-24 | 1983-02-01 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
| JPS58218169A (ja) * | 1982-06-14 | 1983-12-19 | Seiko Epson Corp | 半導体集積回路装置 |
-
1987
- 1987-08-31 JP JP62216588A patent/JP2666293B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914302B2 (en) | 1998-12-18 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7276730B2 (en) | 1998-12-28 | 2007-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8643015B2 (en) | 1998-12-28 | 2014-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US6906344B2 (en) | 2001-05-24 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding plural overlapping electrodes |
| US7154119B2 (en) | 2001-05-24 | 2006-12-26 | Semiconductory Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding plural overlapping electrodes |
| US7535022B2 (en) | 2001-05-24 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding overlapping electrode |
| US6864508B2 (en) | 2001-07-17 | 2005-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US6952023B2 (en) | 2001-07-17 | 2005-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US7265390B2 (en) | 2001-07-17 | 2007-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US7485896B2 (en) | 2001-07-17 | 2009-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6459866A (en) | 1989-03-07 |
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Legal Events
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