JPH065757B2 - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
- Publication number
- JPH065757B2 JPH065757B2 JP62073252A JP7325287A JPH065757B2 JP H065757 B2 JPH065757 B2 JP H065757B2 JP 62073252 A JP62073252 A JP 62073252A JP 7325287 A JP7325287 A JP 7325287A JP H065757 B2 JPH065757 B2 JP H065757B2
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- JP
- Japan
- Prior art keywords
- film
- gate electrode
- insulating film
- semiconductor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMISFET製造方法に関する。
〔従来の技術〕 近年、SOI基板を用いた積層デバイスが盛んに開発され
ている。その一例として、A.H.Shah等による積層CMOS S
RAM(1984．シンポジウム オン ブイエルエスアイ シ
ンポジウム，ダイジェスト オブ テクニカル ペーパ
ース，1984.Symposium on VLSI Technology Digest of
Technical papers）がある。その構造を第２図に示す。
図において、３はゲート電極、４はゲート絶縁膜、21は
ｎ＋＋拡散層、22はｐ＋拡散層、23はｎ＋層、24はAl電
極である。図より、ゲート電極３をnMOSFETとpMOSFETと
が共通に使用していることがわかる。
ている。その一例として、A.H.Shah等による積層CMOS S
RAM(1984．シンポジウム オン ブイエルエスアイ シ
ンポジウム，ダイジェスト オブ テクニカル ペーパ
ース，1984.Symposium on VLSI Technology Digest of
Technical papers）がある。その構造を第２図に示す。
図において、３はゲート電極、４はゲート絶縁膜、21は
ｎ＋＋拡散層、22はｐ＋拡散層、23はｎ＋層、24はAl電
極である。図より、ゲート電極３をnMOSFETとpMOSFETと
が共通に使用していることがわかる。
このとき、上層に位置するpMOSFET用の半導体膜表面が
平坦化されていないためソース・ドレイン領域を形成す
る時に、イオン注入用マスクとして使用するフォトレジ
ストの露光精度が上がらず、これが素子の微細化にとっ
て欠点となっている。素子の微細化のためには、セルフ
アライン法によりソース・ドレイン領域を形成する必要
がある。
平坦化されていないためソース・ドレイン領域を形成す
る時に、イオン注入用マスクとして使用するフォトレジ
ストの露光精度が上がらず、これが素子の微細化にとっ
て欠点となっている。素子の微細化のためには、セルフ
アライン法によりソース・ドレイン領域を形成する必要
がある。
本発明の目的はこのような従来の欠点を除去したMISFET
製造方法を提供することにある。また、チャネル領域と
なる半導体膜が平坦化されているので、作製したMISFET
のドレイン電流−ゲート電圧特性においてサブスレッシ
ョルド電流の傾きをより急峻なものにすることが可能に
なる。
製造方法を提供することにある。また、チャネル領域と
なる半導体膜が平坦化されているので、作製したMISFET
のドレイン電流−ゲート電圧特性においてサブスレッシ
ョルド電流の傾きをより急峻なものにすることが可能に
なる。
本発明はSOI基板を用いたMISFET製造方法において、半
導体基板上に絶縁膜を形成したのち、ゲート電極を形成
する工程と、前記ゲート電極表面にゲート絶縁膜を成長
させる工程と、前記ゲート電極膜厚とゲート絶縁膜厚の
合計膜厚より厚い半導体膜を形成したのち、イオン注入
法により前記半導体膜表面に不純物層を形成する工程
と、ゲート電極上の不純物層が除去され、かつ前記ゲー
ト電極上以外の不純物層が除去されない程度に前記半導
体膜表面を研磨して平坦化する工程を含むことを特徴と
する半導体素子製造方法である。
導体基板上に絶縁膜を形成したのち、ゲート電極を形成
する工程と、前記ゲート電極表面にゲート絶縁膜を成長
させる工程と、前記ゲート電極膜厚とゲート絶縁膜厚の
合計膜厚より厚い半導体膜を形成したのち、イオン注入
法により前記半導体膜表面に不純物層を形成する工程
と、ゲート電極上の不純物層が除去され、かつ前記ゲー
ト電極上以外の不純物層が除去されない程度に前記半導
体膜表面を研磨して平坦化する工程を含むことを特徴と
する半導体素子製造方法である。
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
ここで、MISFETとしてシリコンを用いたnMOSFETを例に
とってのべるが、シリコンは他の半導体膜でも、またnM
OSFET以外にpMOSFETでも可能である。
とってのべるが、シリコンは他の半導体膜でも、またnM
OSFET以外にpMOSFETでも可能である。
第１図(a)において、Si基板１上にまず１μｍSiO2２を
熱酸化法により形成する。つぎに、ｎ+poly-SiをLPCVD
法により0.5μm成長したのち、ゲート電極３をレジスト
工程およびエッチング工程により形成する。つぎに、熱
酸化法を用いてゲート電極３の表面にゲート絶縁膜４と
して酸化膜を400Å成長させる。その後、第１図(b)に示
すようにLPCVD法を用いて0.7μmの膜厚を有するSi薄膜
５を表面に堆積し、イオン注入法を用いて、AsをSi薄膜
５に導入する。このときの注入条件は加速電圧が180Ke
V，ドーズ量が５×１０15cm-2である。このSi薄膜５の
表面にはゲート電極３の形状に対応した凹凸が存在する
ので、これを平坦化するために機械化学研磨法により表
面を研磨し、第１図(c)に示すような表面が平坦化され
たSi薄膜７を得る。このとき、研磨はゲート絶縁膜４を
露出させず、かつ、ソース領域８およびドレイン領域９
となるイオン注入層が残る程度で終了される。つぎに表
面保護膜となるSiO210を０．５μｍ，LPCVD法により成
長させたのち、ソース領域８およびドレイン領域９にコ
ンタクト孔を開孔し、Alによるソース電極11およびドレ
イン電極12を形成し、MISFETを完成する。
熱酸化法により形成する。つぎに、ｎ+poly-SiをLPCVD
法により0.5μm成長したのち、ゲート電極３をレジスト
工程およびエッチング工程により形成する。つぎに、熱
酸化法を用いてゲート電極３の表面にゲート絶縁膜４と
して酸化膜を400Å成長させる。その後、第１図(b)に示
すようにLPCVD法を用いて0.7μmの膜厚を有するSi薄膜
５を表面に堆積し、イオン注入法を用いて、AsをSi薄膜
５に導入する。このときの注入条件は加速電圧が180Ke
V，ドーズ量が５×１０15cm-2である。このSi薄膜５の
表面にはゲート電極３の形状に対応した凹凸が存在する
ので、これを平坦化するために機械化学研磨法により表
面を研磨し、第１図(c)に示すような表面が平坦化され
たSi薄膜７を得る。このとき、研磨はゲート絶縁膜４を
露出させず、かつ、ソース領域８およびドレイン領域９
となるイオン注入層が残る程度で終了される。つぎに表
面保護膜となるSiO210を０．５μｍ，LPCVD法により成
長させたのち、ソース領域８およびドレイン領域９にコ
ンタクト孔を開孔し、Alによるソース電極11およびドレ
イン電極12を形成し、MISFETを完成する。
本実施例では、イオン注入不純物としてAsを、またゲー
ト絶縁膜としてSi酸化膜を使用したが、他のものでもよ
いことは明らかである。
ト絶縁膜としてSi酸化膜を使用したが、他のものでもよ
いことは明らかである。
本発明はゲート電極をSOI薄膜の裏面に有したMISFETの
製造に際し、SOI薄膜表面を研磨などの処理を用いて平
坦化することにより、ソースおよびドレイン領域をセル
フアライン的に形成でき、このため、素子の微細化を容
易に行うことができ、また、チャネル領域がより薄膜化
できるため、素子の特性を向上できる効果を有する。
製造に際し、SOI薄膜表面を研磨などの処理を用いて平
坦化することにより、ソースおよびドレイン領域をセル
フアライン的に形成でき、このため、素子の微細化を容
易に行うことができ、また、チャネル領域がより薄膜化
できるため、素子の特性を向上できる効果を有する。
第１図(a)〜(d)は本発明の実施例を工程順に示す断面
図、第２図は従来例を示す断面図である。 １…Si基板 2,10…SiO2 ３…ゲート電極 ４…ゲート絶縁膜 5,7…Si薄膜 ６…イオン注入層 ８…ソース領域 ９…ドレイン領域 11…ソース電極 12…ドレイン電極
図、第２図は従来例を示す断面図である。 １…Si基板 2,10…SiO2 ３…ゲート電極 ４…ゲート絶縁膜 5,7…Si薄膜 ６…イオン注入層 ８…ソース領域 ９…ドレイン領域 11…ソース電極 12…ドレイン電極
Claims (1)
- 【請求項１】SOI基板を用いたMISFETの製造方法におい
て、半導体基板上に絶縁膜を形成したのち、ゲート電極
を形成する工程と、前記ゲート電極表面にゲート絶縁膜
を成長させる工程と、前記ゲート電極膜厚とゲート絶縁
膜厚の合計膜厚より厚い半導体膜を形成したのち、イオ
ン注入法により前記半導体膜表面に不純物層を形成する
工程と、ゲート電極上の不純物層が除去され、かつ前記
ゲート電極上以外の不純物層が除去されない程度に前記
半導体膜表面を研磨して平坦化する工程を含むことを特
徴とする半導体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073252A JPH065757B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073252A JPH065757B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体素子製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237576A JPS63237576A (ja) | 1988-10-04 |
| JPH065757B2 true JPH065757B2 (ja) | 1994-01-19 |
Family
ID=13512799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073252A Expired - Lifetime JPH065757B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065757B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4417154C2 (de) * | 1993-05-20 | 1998-07-02 | Gold Star Electronics | Dünnfilmtransistor und Verfahren zu deren Herstellung |
| DE4435461C2 (de) * | 1993-10-06 | 2001-09-20 | Micron Technology Inc N D Ges | Dünnfilmtransistor und dessen Herstellverfahren |
| KR0124626B1 (ko) * | 1994-02-01 | 1997-12-11 | 문정환 | 박막 트랜지스터 제조방법 |
| JP2754184B2 (ja) * | 1995-08-24 | 1998-05-20 | エルジイ・セミコン・カンパニイ・リミテッド | 薄膜トランジスタ及びその製造方法 |
-
1987
- 1987-03-26 JP JP62073252A patent/JPH065757B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63237576A (ja) | 1988-10-04 |
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