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WO2018198952A1 - フィルタ装置およびその製造方法 - Google Patents

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WO2018198952A1
WO2018198952A1 PCT/JP2018/016242 JP2018016242W WO2018198952A1 WO 2018198952 A1 WO2018198952 A1 WO 2018198952A1 JP 2018016242 W JP2018016242 W JP 2018016242W WO 2018198952 A1 WO2018198952 A1 WO 2018198952A1
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conductor
piezoelectric substrate
wiring
filter device
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PCT/JP2018/016242
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幸一郎 川崎
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株式会社村田製作所
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    • H03H9/725—Duplexers

Definitions

  • the present invention relates to a filter device and a manufacturing method thereof, and more particularly to a wafer level chip size package type filter device and a manufacturing method thereof.
  • WLCSP wafer level chip size package
  • Patent Document 1 discloses an example of a WLCSP type filter device. Specifically, an acoustic wave element and wiring connected to the acoustic wave element are formed on a wafer made of a piezoelectric substrate. A cover body that forms a vibration space for sealing the acoustic wave element between the piezoelectric substrate and the piezoelectric substrate is disposed on the piezoelectric substrate. The filter device forms a ladder type filter by alternately connecting a plurality of acoustic wave elements in series and in parallel.
  • Patent Document 1 describes a configuration in which wiring is efficiently transmitted to the through conductor by bringing the wiring into contact with the through conductor disposed in the cover body. Further, Patent Document 1 describes that the through conductor may be electrically connected to a reference potential or an input / output signal line.
  • inter-terminal wiring a wiring connecting between two series arm resonators (hereinafter also referred to as “inter-terminal wiring”) as compared with a wiring connecting to a parallel arm resonator.
  • a relatively large amount of heat is generated in the inter-terminal wiring.
  • heat tends to be trapped
  • the present invention has been made to solve such problems, and an object of the present invention is to provide a filter device capable of improving the heat dissipation characteristics of the inter-terminal wiring without changing the filter characteristics, and The manufacturing method is provided.
  • the filter device includes a piezoelectric substrate, first and second functional elements, a first conductive layer, an insulating layer, a cover, a support layer, and a first conductor.
  • the first and second functional elements are disposed on the surface of the piezoelectric substrate.
  • the first conductive layer is disposed on the surface of the piezoelectric substrate and electrically connects the first and second functional elements.
  • the insulating layer is disposed on at least the first conductive layer.
  • the cover is disposed to face the surface of the piezoelectric substrate.
  • the support layer is disposed between the surface of the piezoelectric substrate and the cover, and forms a hollow portion in which the first and second functional elements are accommodated between the piezoelectric substrate and the cover.
  • the first conductor connects the insulating layer and the cover.
  • the support layer is disposed on the insulating layer.
  • the first conductor is a first via conductor that penetrates the cover and the support layer and contacts the insulating layer.
  • the first via conductor is disposed at a position overlapping the first conductive layer in a plan view in the thickness direction of the piezoelectric substrate.
  • the support layer is disposed on the insulating layer.
  • the first conductor includes a first via conductor that penetrates the cover and the support layer, and a wiring conductor that is positioned between the first via conductor and the insulating layer.
  • the first via conductor and the wiring conductor are arranged at a position overlapping the first conductive layer in a plan view in the thickness direction of the piezoelectric substrate.
  • the first conductor is a wiring conductor extending from the insulating layer to the cover along the outer peripheral surface of the support layer.
  • the filter device is flip-chip mounted on the circuit board.
  • the filter device further includes a first external connection terminal that connects the first conductor and the circuit board.
  • the filter device further includes a second conductive layer, a second conductor, and a second external connection terminal.
  • the second conductive layer electrically connects the first functional element and the circuit board.
  • the second conductor connects the second conductive layer and the cover.
  • the second external connection terminal connects the second conductor and the circuit board.
  • the second conductor is a second via conductor that penetrates the cover and the support layer and contacts the second conductive layer.
  • the filter device is a ladder type filter having a series arm resonator and a parallel arm resonator.
  • Each of the first and second functional elements constitutes a series arm resonator.
  • the insulating layer is disposed on the surface of the piezoelectric substrate so as to cover the first and second functional elements and the first conductive layer.
  • the filter device includes a piezoelectric substrate, first and second functional elements, a first conductive layer, a cover, a support layer, and a first conductor.
  • the first and second functional elements are disposed on the surface of the piezoelectric substrate.
  • the first conductive layer is disposed on the surface of the piezoelectric substrate and connects the first and second functional elements.
  • the cover is disposed to face the front surface of the piezoelectric substrate.
  • the support layer is disposed between the surface of the piezoelectric substrate and the cover, and forms a hollow portion in which the first and second functional elements are accommodated between the piezoelectric substrate and the cover.
  • the first conductor connects the piezoelectric substrate and the cover.
  • the method for manufacturing a filter according to the present invention includes: (i) a step of preparing a piezoelectric substrate; (ii) connecting the first and second functional elements and the first and second functional elements to the surface of the piezoelectric substrate. Disposing a first conductive layer and a second conductive layer for connecting the first functional element to the external connection terminal; (iii) forming an insulating layer on at least the first and second conductive layers (Iv) a step of partially removing the insulating layer located on the second conductive layer, (v) a step of forming a support layer on the first and second conductive layers, (vi) a support layer A first hole that exposes a part of the surface of the insulating layer on the first conductive layer and a second hole that exposes a part of the surface of the two conductive layers through the support layer. (Vii) filling the first and second holes with a conductor, thereby forming the first and second conductors; Comprising the step of respectively forming.
  • the filter device manufacturing method further includes (viii) connecting an external connection terminal to each of the first and second conductors.
  • the method for manufacturing a filter device further includes (ix) a step of disposing a cover layer on the support layer so as to face the surface of the piezoelectric substrate. (Vi) In the step of forming the first and second holes, the first and second holes are formed through the cover layer and the support layer.
  • the WLCSP type filter device in the WLCSP type filter device, it is possible to improve the heat dissipation characteristics of the inter-terminal wiring without changing the filter characteristics.
  • FIG. 2 is a schematic cross-sectional view for explaining a configuration of a series arm resonator and wiring in the filter device shown in FIG. 1.
  • FIG. 3 is a partial cross-sectional view for explaining a configuration of a via conductor 8c (first via conductor) shown in FIG.
  • FIG. 3 is a plan view of the filter device shown in FIG. 2.
  • FIG. 3 is a partial cross-sectional view for explaining a configuration of a via conductor 8a (second via conductor) shown in FIG. It is a figure which shows the manufacturing process of a 1st via conductor. It is a figure which shows the manufacturing process of a 2nd via conductor.
  • FIG. 10 is a partial cross-sectional view showing a configuration of a first via conductor according to Modification 1.
  • FIG. 10 is a partial cross-sectional view showing a configuration of a first via conductor according to Modification 2.
  • FIG. 12 is a partial cross-sectional view showing a configuration of a first via conductor according to Modification 3.
  • FIG. 10 is a partial cross-sectional view showing a configuration of a first via conductor according to Modification 4.
  • 10 is a partial cross-sectional view showing a configuration of a first via conductor according to Modification Example 5.
  • FIG. 12 is a partial cross-sectional view showing a configuration of a first via conductor according to Modification 6.
  • FIG. 12 is a partial cross-sectional view showing a configuration of a first via conductor according to Modification 7.
  • FIG. FIG. 10 is a partial cross-sectional view showing a configuration of a first via conductor according to Modification Example 8.
  • 12 is a partial cross-sectional view showing a configuration of a first via conductor according to Modification 9.
  • FIG. It is a top view which shows the 1st example of arrangement
  • the filter device 100 is applied to an RF (Radio Frequency) circuit in communication equipment such as a mobile phone, for example.
  • the filter device 100 is a component that operates by sound waves, and includes, for example, a surface acoustic wave (SAW) filter, a bulk acoustic wave (BAW) filter, and the like.
  • SAW surface acoustic wave
  • BAW bulk acoustic wave
  • a surface acoustic wave filter is illustrated as an example of the filter device 100.
  • FIG. 1 schematically shows a circuit configuration of filter device 100 according to the embodiment of the present invention.
  • filter device 100 can be applied, for example, to a duplexer transmission filter.
  • the filter device 100 is connected between the input terminal T1 and the antenna terminal T2.
  • the filter device 100 is configured to filter a signal input to the input terminal T1 and output the signal to the antenna terminal T2.
  • the reception filter Rx is connected between the antenna terminal T2 and the output terminal T3.
  • the reception filter Rx is configured to filter a signal input to the antenna terminal T2 and output the signal to the output terminal T3.
  • the reception filter Rx is, for example, a balanced longitudinally coupled resonator type surface acoustic wave filter having a balanced-unbalanced conversion function.
  • the filter device 100 used as a transmission filter is required to have excellent power durability.
  • the filter device 100 is a ladder type filter in which a plurality of surface acoustic wave resonators are connected in a ladder type. Specifically, the filter device 100 includes series arm resonators S1 to S3, parallel arm resonators P1 and P2, and wirings 5a to 5h.
  • the series arm resonators S1 to S3 are connected in series between the input terminal T1 and the antenna terminal T2.
  • the series arm resonator S1 has one terminal connected to the input terminal T1 via the wiring 5a and the other terminal connected to one terminal of the series arm resonator S2 via the wiring 5b.
  • the other terminal of series arm resonator S2 is connected to one terminal of series arm resonator S3 via wiring 5c.
  • the other terminal of the series arm resonator S3 is connected to the antenna terminal T2 via the wiring 5d.
  • the parallel arm resonator P1 has one terminal connected to the connection node of the series arm resonators S1 and S2 through the wiring 5e, and the other terminal connected to the ground wiring GND through the wiring 5f.
  • the parallel arm resonator P2 has one terminal connected to the connection node of the series arm resonators S2 and S3 through the wiring 5g, and the other terminal connected to the ground wiring GND through the wiring 5h.
  • Each of the series arm resonators S1 to S3 and the parallel arm resonators P1 and P2 is composed of a 1-port surface acoustic wave resonator.
  • the surface acoustic wave resonator corresponds to an example of the “functional element” in the present invention.
  • the filter device 100 In the filter device 100, a larger current flows in the wirings 5a to 5d for connecting the series arm resonators S1 to S3 in series than the wirings 5e to 5h for connecting the parallel arm resonators P1 and P2 in parallel. For this reason, the amount of heat generated in the wirings 5a to 5d is larger than the amount of heat generated in the wirings 5e to 5h.
  • the wiring 5b connected between the series arm resonators S1 and S2 and the wiring 5c connected between the series arm resonators S2 and S3 constitute an inter-terminal wiring. Heat is transferred to the inter-terminal wiring from the series arm resonators at both ends. Therefore, the heat generation amount of the wirings 5b and 5c tends to be larger than the heat generation amount of the wirings 5a and 5d. Therefore, improvement of the heat dissipation characteristics of the wirings 5b and 5c is required.
  • FIG. 2 shows an example of a state in which the filter device 100 shown in FIG. 1 is mounted on the circuit board 10.
  • the filter device 100 is mounted on the circuit board 10 by being sealed with a resin 16 in a state where the bumps 9 a, 9 c, and 9 d are in contact with the wiring 11 formed on the circuit board 10. That is, the filter device 100 is flip-chip mounted on the circuit board 10.
  • the circuit board 10 is composed of a laminate of a plurality of dielectric layers and a plurality of electrode layers.
  • Each of the plurality of dielectric layers can be made of, for example, resin or ceramics such as alumina (Al 2 O 3 ). That is, the circuit board 10 may be a printed wiring multilayer board made of resin or a ceramic multilayer board.
  • FIG. 2 is a schematic cross-sectional view for explaining the configuration of the series arm resonators S1 to S3 and the wirings 5a to 5d in the filter device 100 shown in FIG.
  • the filter device 100 includes a piezoelectric substrate 1, a cover layer 2, series arm resonators S1 to S3, electrode layers 4a to 4d, wiring layers 12a to 12d, and an insulating layer 6.
  • series arm resonators S1 to S3 are comprehensively described, they are also simply referred to as “series arm resonator S”, and when the electrode layers 4a to 4d are comprehensively described, they are simply referred to as “electrode layers”. 4 ”and when the wiring layers 12a to 12d are comprehensively described, they are also simply referred to as“ wiring layer 12 ”.
  • via conductors 8a, 8c, and 8d are comprehensively described, they are also simply referred to as “via conductor 8”, and when the bumps 9a, 9c, and 9d are comprehensively described, they are simply referred to as “bump 9”. Called.
  • the piezoelectric substrate 1 is formed of a piezoelectric crystal substrate such as lithium tantalate (LiTaO 3 ) or lithium niobate (LiNbO 3 ).
  • the piezoelectric substrate 1 may be composed of a piezoelectric ceramic or a substrate provided with a piezoelectric thin film on the main surface.
  • the piezoelectric substrate 1 may be configured by a substrate having a silicon oxide (SiO 2 ) film laminated on the surface.
  • the piezoelectric substrate 1 is formed in a rectangular parallelepiped shape, for example, and has a rectangular shape in plan view when viewed from the thickness direction of the piezoelectric substrate 1.
  • the piezoelectric substrate 1 has a main surface 1a.
  • the main surface 1 a indicates a main surface that faces the circuit board 10 out of the two main surfaces of the piezoelectric substrate 1.
  • the series arm resonators S1 to S3 are disposed on the main surface 1a of the piezoelectric substrate 1.
  • the series arm resonator S is made of a conductor layer made of aluminum (Al), copper (Cu), nickel (Ni), gold (Au), platinum (Pt), etc. formed on the main surface 1a, and has a pair of comb teeth. It has electrodes (hereinafter also referred to as “IDT (Inter Digital Transducer) electrodes”).
  • the series arm resonator S may further include two reflectors disposed on both sides of the surface acoustic wave propagation direction with respect to the IDT electrode.
  • each of the series arm resonators S1 to S3 is set so that the ladder filter shown in FIG. 1 has a desired pass characteristic. Since the configuration and principle of the series arm resonator S are the same as the configuration and principle of a general surface acoustic wave resonator, detailed description thereof is omitted.
  • the electrode layers 4 a to 4 d are disposed on the main surface 1 a of the piezoelectric substrate 1.
  • the electrode layer 4 includes a part of the IDT electrode of the series arm resonator S or a wiring connected to the part.
  • the electrode layer 4 is made of a conductor layer made of Al, Cu, Ni, Au, Pt or the like formed on the main surface 1a.
  • the electrode layer 4a is provided to electrically connect one comb electrode of the series arm resonator S1 to the input terminal T1 (FIG. 1).
  • the electrode layer 4b is provided to electrically connect the other comb-tooth electrode of the series arm resonator S1 and one comb-tooth electrode of the series arm resonator S2.
  • the electrode layer 4c is provided to electrically connect the other comb-tooth electrode of the series arm resonator S2 and one comb-tooth electrode of the series arm resonator S3.
  • the electrode layer 4d is provided to electrically connect the other electrode of the series arm resonator S3 to the antenna terminal T2 (FIG. 1).
  • the wiring layers 12a to 12d are disposed on the electrode layers 4a to 4d, respectively.
  • the wiring layer 12 is provided in order to improve adhesion with the via conductor 8 to be formed later.
  • the wiring layer 12 can be formed of an appropriate metal according to the metal constituting the via conductor 8. The wiring layer 12 is not always necessary.
  • the electrode layer 4 and the wiring layer 12 correspond to an example of a “conductive layer” connected to the series arm resonator S.
  • the conductive layer realizes the wirings 5a to 5d in the filter device 100 shown in FIG.
  • the electrode layer 4a and the wiring layer 12a constitute a wiring 5a
  • the electrode layer 4b and the wiring layer 12b constitute a wiring 5b
  • the electrode layer 4c and the wiring layer 12c constitute a wiring 5c
  • the electrode layer 4d and the wiring layer 12d constitute a wiring 5d.
  • the cover layer 2 is disposed on the main surface 1a of the piezoelectric substrate 1 and faces the main surface 1a.
  • the cover layer 2 has a rectangular shape in plan view that is substantially the same as the main surface 1a.
  • the cover layer 2 is made of an insulating material.
  • a resin such as epoxy or polyimide, or an insulating ceramic such as silicon oxide (SiO 2 ) or Al 2 O 3 can be used.
  • the cover layer 2 is composed of two cover layers 2a and 2b.
  • the cover layer 2b plays a role of preventing moisture from entering the filter device 100, and is formed of an insulating material (for example, polyimide) having excellent water resistance. Since the cover layer 2b is formed after the support layer 7 is cured, when the cover layer 2b is directly laminated on the support layer 7, the cover layer 2b may be difficult to adhere to the support layer 7. Therefore, the cover layer 2a is provided between the support layer 7 and the cover layer 2b. That is, the cover layer 2a bonds the support layer 7 and the cover layer 2b.
  • the cover layer 2a is made of, for example, epoxy.
  • the support layer 7 is disposed between the piezoelectric substrate 1 and the cover layer 2, and forms a hollow portion 17 in which the series arm resonator S is accommodated between the piezoelectric substrate 1 and the cover layer 2. Specifically, the support layer 7 is disposed on the main surface 1 a so as to surround a region where the series arm resonator S is formed in order to form the hollow portion 17.
  • the support layer 7 is made of an insulating material, and for example, resin or insulating ceramics can be used.
  • the support layer 7 is formed of an insulating material (for example, polyimide) having excellent water resistance in order to prevent moisture from entering the filter device 100.
  • the insulating layer 6 is disposed on the main surface 1 a so as to cover the series arm resonator S, the electrode layer 4 and the wiring layer 12.
  • SiO 2 , silicon nitride (Si 3 N 4 ), silicon (Si), or the like can be used for the insulating layer 6.
  • the insulating layer 6 covers the series arm resonator S, the electrode layer 4, and the wiring layer 12, but it may be disposed at least on the wiring layer 12 c.
  • Via conductors 8a, 8c, and 8d penetrate the cover layer 2 and the support layer 7 in the thickness direction, as shown in FIG.
  • the via conductors 8a and 8d further penetrate the insulating layer 6. That is, the end of the via conductor 8a on the piezoelectric substrate 1 side is connected to the wiring layer 12a, and the end of the via conductor 8d on the piezoelectric substrate 1 side is connected to the wiring layer 12d.
  • the via conductor 8c does not penetrate the insulating layer 6, and the end on the piezoelectric substrate 1 side is connected to the insulating layer 6.
  • the bumps 9a, 9c and 9d are arranged on the cover layer 2 and connected to the end portions of the via conductors 8a, 8c and 8d on the circuit board 10 side, respectively.
  • the bump 9 corresponds to an example of the “external connection terminal” of the present invention.
  • the bump 9 is connected to the wiring 11 formed on the circuit board 10.
  • the bumps 9 can be formed using solder such as Pb—Sn alloy solder, lead-free solder, Au—Sn alloy solder, Au—Ge alloy solder, for example.
  • solder such as Pb—Sn alloy solder, lead-free solder, Au—Sn alloy solder, Au—Ge alloy solder, for example.
  • the external connection terminals are not limited to bumps.
  • a thin film may be formed from a conductive material and formed as a flat pad.
  • each of the via conductors 8a and 8d passes through the cover layer 2, the support layer 7 and the insulating layer 6, and electrically connects the wiring layers 12a and 12d and the bumps 9a and 9d, respectively. Yes.
  • the via conductor 8c penetrates the cover layer 2 and the support layer 7, but does not penetrate the insulating layer 6, and electrically isolates the wiring layer 12c and the bump 9c.
  • the via conductor 8c corresponds to an example of the “first via conductor” in the present invention, and constitutes the “first conductor” in the present invention.
  • the “first conductor” is connected between the insulating layer 6 and the cover layer 2 to be electrically separated from the wiring (first conductive layer) under the insulating layer 6. Heat of the wiring can be received via the insulating layer 6 and released to the outside of the cover layer 2.
  • the via conductors 8a and 8d correspond to an example of the “second via conductor” in the present invention, and constitute the “second conductor” in the present invention.
  • the “second conductor” is connected between the wiring (second conductive layer) and the cover layer 2 so that the heat of the wiring is electrically connected to the wiring (conductive layer). It can be received and released to the outside of the cover layer 2.
  • FIG. 3 is a partial cross-sectional view for explaining the configuration of the via conductor 8c (first via conductor) shown in FIG.
  • the via conductor 8c is connected to the wiring layer 12c through the insulating layer 6.
  • the wiring layer 12c is connected to the electrode layer 4c.
  • the electrode layer 4c and the wiring layer 12c constitute a wiring 5c (inter-terminal wiring) that connects the series arm resonator S2 and the series arm resonator S3. Heat generated in each of the series arm resonators S2 and S3 is transmitted to the wiring 5c. Further, the wiring 5c itself generates Joule heat.
  • the wiring 5c is originally a wiring that is not electrically connected to the bump 9. If the wiring 5 c is electrically connected to the bump 9, the wiring 5 c is electrically connected to the wiring 11 on the circuit board 10 via the bump 9, and the potential of the wiring 5 c becomes the potential of the wiring 11 ( This is because, for example, the ground potential is changed. When the potential of the wiring 5c changes, the filter characteristics of the filter device 100 change, and as a result, there is a concern that the filter function may not be performed.
  • the inter-terminal wiring transmits the heat generated by the series arm resonator and the heat generated by itself to the external connection wiring via the piezoelectric substrate, and from the external connection wiring to the via conductor. It is discharged from the bump via. Therefore, the inter-terminal wiring has to have a relatively long heat dissipation path compared to the external connection wiring, and the thermal resistance of the heat dissipation path tends to be high. As a result, the heat dissipation characteristics of the inter-terminal wiring and the series arm resonator connected thereto are deteriorated, and there is a possibility that the filter characteristics of the filter device are fluctuated.
  • the insulating layer 6 reduces the thermal resistance of the path through which heat is transferred from the wiring layer 12c to the via conductor 8c while maintaining electrical insulation between the wiring layer 12c and the via conductor 8c. It is made of a material and thickness that can be used.
  • the insulating layer 6 may be made of a resin having high thermal conductivity such as SiO 2 or Si 3 N 4 .
  • the thickness of the insulating layer 6 is sufficiently thinner than the thickness of the support layer 7, for example, about 10 nm to 10 ⁇ m.
  • the insulating layer 6 may be a single layer, or a plurality of different types of insulating layers may be stacked.
  • the wiring 5c can transmit heat to the via conductor 8c via the insulating layer 6. That is, the insulating layer 6 can thermally connect the wiring 5c and the via conductor 8c while electrically separating them.
  • the bump 9c by connecting the bump 9c to the via conductor 8c, heat can be released from the via conductor 8c to the wiring 11 of the circuit board 10 via the bump 9c. That is, the insulating layer 6 and the via conductor 8c can be thermally connected to each other while electrically separating the wiring 5c and the bump 9c.
  • the heat generated in the inter-terminal wiring can be released without going through the piezoelectric substrate and the external connection wiring as in the prior art, the heat dissipation path of the inter-terminal wiring can be shortened. The thermal resistance of the heat radiation path can be reduced. Further, the potential of the inter-terminal wiring is not changed. As a result, it is possible to improve the heat dissipation characteristics of the inter-terminal wiring without changing the filter characteristics of the filter device 100.
  • FIG. 4 is a plan view of the filter device 100 shown in FIG. 2, in which the wirings 5b to 5d and the series arm resonators S2 and S3 are partially enlarged.
  • the via conductor 8 c is disposed at a position overlapping the wiring 5 c connected between the series arm resonators S ⁇ b> 2 and S ⁇ b> 3 in a plan view viewed from the thickness direction of the piezoelectric substrate 1.
  • the via conductor 8c has a substantially rectangular shape in plan view, and one via conductor is formed near the center of the wiring 5c.
  • the first via conductor may be disposed at a position overlapping the wiring 5b connected between the series arm resonators S1 and S2 in plan view.
  • FIG. 5 is a partial cross-sectional view for explaining the configuration of the via conductor 8a (second via conductor) shown in FIG.
  • via conductor 8a penetrates insulating layer 6 and is connected to wiring layer 12a.
  • the wiring layer 12a is connected to the electrode layer 4a.
  • the electrode layer 4a and the wiring layer 12a constitute a wiring 5a (external connection wiring) that connects the series arm resonator S1 and the input terminal T1. Heat generated in the series arm resonator S1 is transmitted to the wiring 5a. Further, the wiring 5a itself generates Joule heat.
  • the wiring 5a can transmit heat to the bump 9a via the via conductor 8a, and can release heat to the wiring 11 on the circuit board 10 from the bump 9a. That is, the via conductor 8a can electrically connect the wiring 5c and the bump 9c, and can thermally connect both.
  • the via conductor 8c (first via conductor) is the same as the via conductor 8a (second via conductor) except that the via conductor 8c does not penetrate the insulating layer 6. It has the composition of. Therefore, as will be described later, the via conductor 8c and the via conductor 8a can be formed using the same material and the same process.
  • FIG. 6 is a diagram illustrating a manufacturing process of the via conductor 8c.
  • a piezoelectric substrate 1 is prepared.
  • a piezoelectric substrate 1 made of a piezoelectric single crystal such as LiTaO 3 or LiNbO 3 is prepared.
  • each surface acoustic wave resonator includes an IDT electrode and reflectors disposed on both sides of the IDT electrode in the surface acoustic wave propagation direction.
  • Each surface acoustic wave resonator constitutes a series arm resonator or a parallel arm resonator in a ladder type filter.
  • the electrode layer 4 constitutes a part of the IDT electrode or a wiring connected to the IDT electrode.
  • the surface acoustic wave resonator and the electrode layer 4 can be formed by a thin film forming method such as sputtering, vapor deposition, or CVD (Chemical Vapor Deposition). Patterning is performed by a photolithography method using a reduction projection exposure machine (stepper) and an RIE (Reactive Ion Etching) apparatus to obtain a desired shape.
  • the surface acoustic wave resonator and the electrode layer 4 can be formed using the same material and the same process.
  • a wiring layer 12 is further formed on the electrode layer 4.
  • the wiring layer 12 can also be formed by the same thin film forming method as the surface acoustic wave element and the electrode layer 4.
  • the electrode layer 4 and the wiring layer 12 constitute a conductive layer.
  • the conductive layer functions as a wiring connected to the surface acoustic wave resonator.
  • the insulating layer 6 is formed on the surface acoustic wave resonator, the electrode layer 4 and the wiring layer 12.
  • the insulating layer 6 can be formed by, for example, a thin film forming method such as a sputtering method, a vapor deposition method, or a CVD method.
  • a support layer 7 is formed on the insulating layer 6 by photolithography. Specifically, photosensitive polyimide is applied on the surface of the piezoelectric substrate 1 by spin coating. Next, the photosensitive polyimide is exposed and developed. Further, the photosensitive polyimide is cured by heating, and organic substances adhering to the insulating layer covering the surface acoustic wave resonator are removed by oxygen plasma. Thereby, the support layer 7 is formed.
  • a beam is irradiated to a position where the via conductor 8 c of the support layer 7 is formed, thereby forming a via hole 7 c in the support layer 7.
  • the method for forming the via hole 7c is not limited to the beam irradiation method, and may be a photolithography method.
  • cover layers 2 a and 2 b are formed on the support layer 7. Specifically, a laminated film in which a cover layer 2a made of an epoxy film and a cover layer 2b made of a polyimide film are laminated is prepared. Then, the laminated film is placed on the support layer 7 and thermocompression bonded.
  • a beam is irradiated to the positions where the via conductors 8c of the cover layers 2a and 2b are formed, thereby forming via holes 2c in the cover layers 2a and 2b.
  • the method for forming the via hole 2c is not limited to the beam irradiation method, and may be a photolithography method.
  • the via hole 2c and the via hole 7c communicate with each other.
  • the via holes 2c and 7c are filled with a conductor by electrolytic plating to form a via conductor 8c.
  • the periphery of the via conductor 8 c is surrounded by the support layer 7, the infiltration of the plating solution into the hollow portion 17 is suppressed.
  • a bump 9c is formed by printing a solder paste on the via conductor 8c.
  • FIG. 7 is a diagram showing a manufacturing process of the via conductor 8a, and is a diagram contrasted with FIG.
  • the manufacturing process shown in FIG. 7 is obtained by adding a process of removing a part of the insulating layer 6 (see FIG. 7D) to the manufacturing process shown in FIG.
  • the steps shown in FIGS. 7A to 7C are the same as the steps shown in FIGS. 6A to 6C, respectively, and thus description thereof will not be repeated.
  • an opening 6a is formed in the insulating layer 6 by masking the periphery of the position where the via conductor 8a of the insulating layer 6 is formed with a resist and then performing etching. Thereby, the surface of the wiring layer 12a at the position where the via conductor 8a is formed is exposed through the opening 6a.
  • FIGS. 6E to 6J are the same as those shown in FIGS. 6E to 6J, respectively, and description thereof will not be repeated.
  • the support layer 7 is formed on the wiring layer 12 in the portion where the insulating layer 6 is removed (opening 6a). Therefore, as shown in FIG. 7G, the opening 6a also becomes a part of the via hole 7c, and is finally occupied by a part of the via conductor 8a as shown in FIG. 7I.
  • the via conductor 8c first via conductor
  • the via conductor 8a second via conductor
  • the via hole 7c can be formed in the same process as the via hole 7a without requiring a complicated adjustment work to form the via hole 7c. Therefore, the via conductor 8c can be formed easily.
  • the manufacturing method of the via conductors 8a and 8c and the filter apparatus 100 is an example, and is not limited to this.
  • the first via conductor is formed on the inter-terminal wiring connected between the two series arm resonators with the thin film insulating layer interposed therebetween.
  • the inter-terminal wiring and the circuit board can be electrically connected while being electrically separated.
  • the heat generated in the inter-terminal wiring can be transmitted to the circuit board via the insulating layer, the first via conductor and the bump without changing the potential of the inter-terminal wiring, and the heat dissipation of the inter-terminal wiring is achieved.
  • the sex can be further improved.
  • the filter device 100 According to the filter device 100 according to the present embodiment, it is possible to improve the heat dissipation characteristics of the inter-terminal wiring without changing the filter characteristics.
  • FIG. 8 is a partial cross-sectional view for explaining the configuration of via conductor 8c according to the first modification, and is a view compared with FIG. In FIG. 3, the insulating layer 6 covers the electrode layer 4c and the wiring layer 12c. However, in Modification 1, the wiring layer 12c is not formed on the electrode layer 4c, and the insulating layer 6 covers the electrode layer 4c. Yes. Also in the modified example 1, since the electrode layer 4c and the via conductor 8c are electrically separated by the insulating layer 6, the same effect as the above-described embodiment can be realized.
  • FIG. 9 is a partial cross-sectional view for explaining the configuration of via conductor 8c according to the second modification, and is a view compared with FIG.
  • the insulating layer 6 covers the electrode layer 4c and the wiring layer 12c.
  • the wiring layer 12c is not formed on the electrode layer 4c, and the insulating layer 6 covers the electrode layer 4c. Yes.
  • the wiring layer 12 c is located between the via conductor 8 c and the insulating layer 6. Portions of the insulating layer 6 and the wiring layer 12 c that are not connected to the via conductors 8 c are covered with a silicon nitride (Si 3 N 4 ) layer 15.
  • the wiring layer 12c corresponds to an example of “wiring conductor”.
  • the wiring layer 12c and the via conductor 8c are electrically connected and constitute the “first conductor” in the present invention.
  • the electrode layer 4c and the first conductor are electrically separated by the insulating layer 6, the same effect as the above-described embodiment. Can be realized.
  • FIG. 10 is a partial cross-sectional view for explaining the configuration of via conductor 8c according to the third modification, and is a diagram to be compared with FIG.
  • the insulating layer 6 does not cover the entire electrode layer 4c, but covers only the position where the via conductor 8c of the electrode layer 4c is disposed. Also in the modified example 3, since the electrode layer 4c and the via conductor 8c are electrically separated by the insulating layer 6, the same effects as those of the embodiment can be realized.
  • FIG. 11 is a partial cross-sectional view for explaining the configuration of via conductor 8c according to the fourth modification, and is a view compared with FIG.
  • the wiring layer 12c has an opening 120 at a position where the via conductor 8c is disposed.
  • the insulating layer 6 is disposed in the opening 120. Also in the modified example 3, since the electrode layer 4c and the via conductor 8c are electrically separated by the insulating layer 6, the same effects as those of the embodiment can be realized.
  • FIG. 12 is a partial cross-sectional view for illustrating the configuration of via conductor 8c according to the fifth modification, and is a diagram contrasted with FIG.
  • the support layer 7 is not formed on the electrode layer 4 but is formed on the piezoelectric substrate 1. Therefore, the insulating layer 6 is also formed on the piezoelectric substrate 1 instead of on the electrode layer 4c.
  • the electrode layer 4 c and the via conductor 8 c are electrically separated by the piezoelectric substrate 1 and the insulating layer 6. Therefore, the heat generated in the electrode layer 4 c is transferred to the via conductor 8 c via the piezoelectric substrate 1 and the insulating layer 6.
  • the piezoelectric substrate 1 is included in the heat dissipation path, the heat dissipation path is longer than that in FIG. Therefore, as shown in FIG. 12, the increase in thermal resistance can be suppressed by arranging the support layer 7 and the insulating layer 6 close to the electrode layer 4c. Thereby, the heat dissipation characteristic of the wiring between terminals can be improved.
  • FIG. 13 is a partial cross-sectional view for explaining the configuration of via conductor 8c according to the modified example 6, and is a view compared with FIG.
  • the support layer 7 is not formed on the electrode layer 4 but formed on the piezoelectric substrate 1.
  • the insulating layer 6 is not present, and the via conductor 8 c is directly connected to the piezoelectric substrate 1.
  • the electrode layer 4c and the via conductor 8c are electrically separated by the piezoelectric substrate 1. Therefore, the heat generated in the electrode layer 4c is transferred to the via conductor 8c via the piezoelectric substrate 1.
  • the piezoelectric substrate 1 since the piezoelectric substrate 1 is included in the heat dissipation path, the heat dissipation path is longer than that in FIG.
  • the support layer 7 is disposed in the vicinity of the electrode layer 4c, so that an increase in thermal resistance can be suppressed. Thereby, the heat dissipation characteristic of the wiring between terminals can be improved.
  • FIG. 14 is a partial cross-sectional view for explaining the configuration of via conductor 8c according to the modified example 7, and is a view compared with FIG.
  • the conductor 13a is arrange
  • the conductor 13a is disposed at a position overlapping the via conductor 8c in plan view, and electrically connects the via conductor 8c and the bump 9c.
  • the conductor 13a is, for example, a wiring pattern.
  • the heat generated in the electrode layer 4c is transmitted to the wiring 11 on the circuit board 10 via the insulating layer 6, the via conductor 8c, the conductor 13a, and the bump 9c.
  • the conductor 13a By connecting the conductor 13a to the via conductor 8c, the heat capacity and surface area of the via conductor 8c are substantially increased as compared with FIG. 3, and heat is more easily transmitted. Therefore, the heat dissipation characteristics of the inter-terminal wiring can be further improved.
  • FIG. 15 is a partial cross-sectional view for explaining the configuration of via conductor 8c according to the modification 8, and is a view compared with FIG.
  • an electrode layer 4e is disposed on the piezoelectric substrate 1 in the vicinity of the electrode layer 4c.
  • the electrode layer 4e is electrically separated from the electrode layer 4c, and is also electrically separated from other electrode layers 4a, 4b and 4d (not shown). That is, the electrode layer 4e is arranged on the piezoelectric substrate 1 like a floating island.
  • the electrode layer 4e is covered with the insulating layer 6 together with the electrode layer 4c.
  • the support layer 7 is formed on the electrode layer 4c and the electrode layer 4e.
  • a via conductor 8 e is further formed through the cover layer 2 and the support layer 7.
  • the via conductor 8e is disposed at a position overlapping the electrode layer 4e in plan view.
  • a conductor 13b is disposed between the cover layer 2a and the cover layer 2b.
  • the conductor 13b is disposed at a position overlapping the via conductors 8c and 8e in plan view, and electrically connects the via conductors 8c and 8e and the bump 9c.
  • the conductor 13b is, for example, a wiring pattern.
  • the heat generated in the electrode layer 4c is transmitted to the wiring 11 on the circuit board 10 via the insulating layer 6, the via conductor 8c, the conductor 13b, and the bump 9c. Part of the heat generated in the electrode layer 4 c is transmitted to the piezoelectric substrate 1.
  • the heat transferred to the piezoelectric substrate 1 is transferred to the conductor 13b via the electrode layer 4e, the insulating layer 6 and the via conductor 8e, and is transferred from the conductor 13b to the wiring 11 on the circuit board 10 via the bump 9c. Reportedly.
  • the same effect as that of the first embodiment can be realized.
  • the heat radiation path of the heat generated in the electrode layer 4c can be increased as compared with the embodiment shown in FIG.
  • the heat capacity and surface area of each via conductor are substantially increased, and heat is easily transferred.
  • the heat dissipation characteristics of the inter-terminal wiring can be further improved.
  • FIG. 16 is a partial cross-sectional view for explaining the configuration of the wiring conductor 14 according to the modification 9, and is a diagram contrasted with FIG.
  • the wiring conductor 14 is disposed so as to extend from the insulating layer 6 to the cover layer 2 along the outer peripheral surface of the columnar support layer 7.
  • the end of the wiring conductor 14 on the circuit board 10 side is connected between the cover layer 2a and the cover layer 2b.
  • a bump 9c is connected to this end.
  • the heat generated in the electrode layer 4c is released to the wiring conductor 14 through the insulating layer 6.
  • the heat released to the wiring conductor 14 is transmitted to the wiring 11 on the circuit board 10 via the bumps 9c. Since the surface of the wiring conductor 14 is exposed without being covered with the support layer 7, the heat radiation area can be increased as compared with the via conductor 8c, and the heat radiation effect can be further enhanced.
  • 17 to 25 are plan views of the filter device 100 shown in FIG. 2, and are compared with FIG.
  • other arrangement examples of the first via conductors will be mainly described with respect to differences from the arrangement example of the via conductors 8c shown in FIG.
  • the via conductor 8c is arranged at a position overlapping the wiring 5c connected between the series arm resonators S2 and S3 in plan view.
  • the via conductor 8c has a substantially square shape in plan view, and is formed at one end in the surface acoustic wave propagation direction of the series arm resonator S2.
  • the wiring 5 f is arranged on the main surface of the piezoelectric substrate 1 along with the wirings 5 c and 5 b.
  • the wiring layer 12f is electrically separated from the wiring including the wirings 5c and 5b. That is, the wiring 5f is arranged on the piezoelectric substrate 1 like a floating island.
  • the via conductor 8f is disposed on the wiring 5f.
  • the configuration of the via conductor 8f is the same as the configuration of the via conductor 8c.
  • the heat generated in the wiring 5c is transferred to the via conductor 8c via the insulating layer 6 (not shown).
  • a part of the heat generated in the wiring 5c is transmitted to the piezoelectric substrate 1.
  • the heat transmitted to the piezoelectric substrate 1 is transmitted to the via conductor 8f via the wiring 5f and the insulating layer 6.
  • a plurality of via conductors 8c are arranged side by side at a position overlapping the wiring 5c in plan view. According to the third arrangement example, heat generated in the wiring 5c can be released to the plurality of via conductors 8c, so that the heat dissipation characteristics of the wiring 5c can be further improved.
  • a plurality of via conductors 8b are arranged in addition to the plurality of via conductors 8c.
  • the plurality of via conductors 8b are arranged side by side at a position overlapping the wiring 5b in plan view.
  • the wiring 5b is a wiring connected between the series arm resonators S1 and S2, and constitutes an inter-terminal wiring like the wiring 5c. Since the heat generated in the wiring 5b can be released to the plurality of via conductors 8b, the heat dissipation characteristics of the wiring 5b can be improved.
  • the via conductor 8b may be one like the via conductor 8c shown in FIG.
  • the via conductor 8c has a circular shape in plan view. Also according to the fifth arrangement example, the heat generated in the wiring 5c can be released to the via conductor 8c as in FIG.
  • the via conductor 8c has a rectangular shape with a long side in the surface acoustic wave propagation direction of the series arm resonator S2 in plan view.
  • the via conductor 8c forms a through groove in the support layer 7 disposed on the wiring 5c, extending in the thickness direction of the support layer 7 and extending along the surface acoustic wave propagation direction. It can be formed by filling a conductor. According to the sixth arrangement example, since the heat generated in the wiring 5c can be efficiently released to the via conductor 8c, the heat dissipation characteristics of the wiring 5c can be further improved.
  • each wiring 5 has a rectangular shape with a long side in the surface acoustic wave propagation direction of the series arm resonator S2 in plan view. According to the seventh arrangement example, the heat dissipation characteristics of the wires 5c and 5b can be improved.
  • the number of via conductors 8 arranged in each wiring 5 may be three or more.
  • the shape of the via conductor 8c in plan view is also substantially L-shaped, corresponding to the shape of the wiring 5c in plan view being substantially L-shaped.
  • the via conductor 8c is arranged so as to surround the series arm resonator S2 in plan view.
  • the via conductor 8c has a square shape in plan view, and is disposed at a position overlapping the wirings 5c and 5b. According to the ninth arrangement example, the heat generated in the wirings 5c and 5b can be released to the via conductor 8c. Therefore, the heat dissipation characteristics of the wirings 5c and 5b can be improved.
  • 1 Piezoelectric substrate 1a main surface, 2, 2a, 2b cover layer, 2c, 7c via hole, 4, 4a-4e electrode layer, 5, 5a-5h, 11 wiring, 6 insulating layer, 6a, 120 opening, 7 Support layer, 8, 8a-8f via conductor, 9, 9a, 9c, 9d bump, 10 circuit board, 12, 12a-12f wiring layer, 13a, 13b conductor, 14 wiring conductor, 16 resin, 17 hollow part, 100 Filter device, P1, P2 parallel arm resonator, S1 to S3 series arm resonator, Rx reception filter, T1 input terminal, T2 antenna terminal, T3 output terminal.

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Abstract

フィルタ装置（１００）は、圧電性基板（１）と、圧電性基板（１）の表面に配置される第１および第２の機能素子（Ｓ２，Ｓ３）と、圧電性基板（１）の表面に配置され、第１および第２の機能素子（Ｓ２，Ｓ３）を接続する第１の導電層（５ｃ）と、少なくとも第１の導電層（５ｃ）上に配置される絶縁層（６）と、圧電性基板（１）の表面に対向して配置されるカバー（２）と、圧電性基板（１）の表面とカバー（２）との間に配置され、圧電性基板（１）とカバー（２）との間に、第１および第２の機能素子（Ｓ２，Ｓ３）が収容される中空部を形成する支持層（７）と、絶縁層（６）とカバー（２）とを接続する第１の導体（８ｃ）とを備える。

Description

フィルタ装置およびその製造方法
　この発明は、フィルタ装置およびその製造方法に関し、特に、ウェハーレベル・チップサイズパッケージ型フィルタ装置およびその製造方法に関する。
　近年、素子サイズにまでパッケージを小型化したウェハーレベル・チップサイズパッケージ（Wafer　Level　Chip　Size　Package：以下、単にＷＬＣＳＰという）型フィルタ装置が開発されている。
　たとえば、特開２０１５－１５６６２６号公報（特許文献１）には、ＷＬＣＳＰ型フィルタ装置の一例が開示されている。具体的には、圧電性基板からなるウェハー上に、弾性波素子および該弾性波素子に接続された配線が形成されている。そして、圧電性基板上に、圧電性基板との間に該弾性波素子を封止するための振動空間を形成するカバー体が配置されている。フィルタ装置は、複数の弾性波素子を直列および並列に交互に接続してラダー型フィルタを構成している。
　このような構成においては、弾性波素子および配線から生じる熱を装置外部に効率良く放出し、弾性波素子および配線の耐電力性を向上させることが強く望まれている。特許文献１では、配線をカバー体内に配置された貫通導体に接触させることで、配線の熱を貫通導体に効率良く伝える構成が記載されている。さらに、特許文献１には、上記貫通導体を基準電位または入出力信号線に電気的に接続させてもよいことが記載されている。
特開２０１５－１５６６２６号公報
　ラダー型フィルタにおいては、２つの直列腕共振子間を接続する配線（以下、「端子間配線」とも称する）には、並列腕共振子に接続する配線に比べて相対的に大きな電流が流れるため、端子間配線には相対的に多くの熱が発生する。特に、フィルタ装置の小型化に伴なって圧電性基板上に複数の弾性波素子が高密度で配置されると、端子間配線では熱が逃げにくくなり（熱がこもりやすくなり）、温度が上昇する傾向がある。
　しかしながら、上記特許文献１に記載されるように、端子間配線が接続された貫通導体を基準電位または入出力信号線に電気的に接続すると、端子間配線の電位が基準電位または入出力信号線の電位に変化してしまう。その結果、フィルタ装置のフィルタ特性が変化することとなり、所望のフィルタ機能を果たさなくなることが懸念される。したがって、端子間配線の放熱特性を改善することが難しいという課題がある。
　この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、フィルタ特性を変化させずに、端子間配線の放熱特性を改善することができるフィルタ装置およびその製造方法を提供することである。
　本発明に係るフィルタ装置は、圧電性基板、第１および第２の機能素子、第１の導電層、絶縁層、カバー、支持層、および第１の導体を備える。第１および第２の機能素子は、圧電性基板の表面に配置される。第１の導電層は、圧電性基板の表面に配置され、第１および第２の機能素子を電気的に接続する。絶縁層は、少なくとも第１の導電層上に配置される。カバーは、圧電性基板の表面に対向して配置される。支持層は、圧電性基板の表面とカバーとの間に配置され、圧電性基板とカバーとの間に、第１および第２の機能素子が収容される中空部を形成する。第１の導体は、絶縁層とカバーとを接続する。
　好ましくは、支持層は絶縁層上に配置される。第１の導体は、カバーおよび支持層を貫通し、絶縁層と接する第１のビア導体である。
　好ましくは、第１のビア導体は、圧電性基板の厚み方向の平面視において、第１の導電層と重なる位置に配置される。
　好ましくは、支持層は、絶縁層上に配置される。第１の導体は、カバーおよび支持層を貫通する第１のビア導体と、第１のビア導体と絶縁層との間に位置する配線導体とを有する。
　好ましくは、第１のビア導体および配線導体は、圧電性基板の厚み方向の平面視において、第１の導電層と重なる位置に配置される。
　好ましくは、第１の導体は、絶縁層から支持層の外周面に沿ってカバーまで延びる配線導体である。
　好ましくは、フィルタ装置は、回路基板上にフリップチップ実装される。フィルタ装置は、第１の導体と回路基板とを接続する第１の外部接続端子をさらに備える。
　好ましくは、フィルタ装置は、第２の導電層、第２の導体、および第２の外部接続端子をさらに備える。第２の導電層は、第１の機能素子と回路基板とを電気的に接続する。第２の導体は、第２の導電層とカバーとを接続する。第２の外部接続端子は、第２の導体と回路基板とを接続する。
　好ましくは、第２の導体は、カバーおよび支持層を貫通し、第２の導電層と接する第２のビア導体である。
　好ましくは、フィルタ装置は、直列腕共振子および並列腕共振子を有するラダー型フィルタである。第１および第２の機能素子の各々は直列腕共振子を構成する。
　好ましくは、絶縁層は、圧電性基板の表面上に、第１および第２の機能素子および第１の導電層を覆うように配置される。
　好ましくは、絶縁層の厚みは、支持層の厚みよりも薄い。
　本発明に係るフィルタ装置は、圧電性基板と、第１および第２の機能素子と、第１の導電層と、カバーと、支持層と、第１の導体とを備える。第１および第２の機能素子は圧電性基板の表面に配置される。第１の導電層は、圧電性基板の表面に配置され、第１および第２の機能素子を接続する。カバーは圧電性基板の前表面に対向して配置される。支持層は、圧電性基板の表面とカバーとの間に配置され、圧電性基板とカバーとの間に、第１および第２の機能素子が収容される中空部を形成する。第１の導体は、圧電性基板とカバーとを接続する。
　本発明に係るフィルタの製造方法は、（ｉ）圧電性基板を準備する工程、（ｉｉ）圧電性基板の表面に、第１および第２の機能素子、第１および第２の機能素子を接続する第１の導電層、および第１の機能素子を外部接続端子に接続する第２の導電層とを配置する工程と、（ｉｉｉ）少なくとも第１および第２の導電層上に絶縁層を形成する工程、（ｉｖ）第２の導電層上に位置する絶縁層を部分的に除去する工程、（ｖ）第１および第２の導電層上に支持層を形成する工程、（ｖｉ）支持層を貫通して第１の導電層上の絶縁層の一部表面を露出させる第１の孔部と、支持層を貫通して２の導電層の一部表面を露出させる第２の孔部を形成する工程、（ｖｉｉ）第１および第２の孔部に導体を充填することにより、第１および第２の導体をそれぞれ形成する工程を備える。
　好ましくは、フィルタ装置の製造方法は、（ｖｉｉｉ）第１および第２の導体の各々に外部接続端子を接続する工程をさらに備える。
　好ましくは、フィルタ装置の製造方法は、（ｉｘ）支持層上に圧電性基板の表面に対向させてカバー層を配置する工程をさらに備える。（ｖｉ）第１および第２の孔部を形成する工程では、カバー層および支持層を貫通して第１および第２の孔部を形成する。
　この発明によれば、ＷＬＣＳＰ型フィルタ装置において、フィルタ特性を変化させずに、端子間配線の放熱特性を改善することができる。
この発明の実施の形態に従うフィルタ装置の回路構成を模式的に示す図である。 図１に示したフィルタ装置のうち、直列腕共振子および配線の構成を説明するための模式的断面図である。 図２に示したビア導体８ｃ（第１のビア導体）の構成を説明するための部分断面図である。 図２に示したフィルタ装置の平面図である。 図２に示したビア導体８ａ（第２のビア導体）の構成を説明するための部分断面図である。 第１のビア導体の製造工程を示す図である。 第２のビア導体の製造工程を示す図である。 変形例１に従う第１のビア導体の構成を示す部分断面図である。 変形例２に従う第１のビア導体の構成を示す部分断面図である。 変形例３に従う第１のビア導体の構成を示す部分断面図である。 変形例４に従う第１のビア導体の構成を示す部分断面図である。 変形例５に従う第１のビア導体の構成を示す部分断面図である。 変形例６に従う第１のビア導体の構成を示す部分断面図である。 変形例７に従う第１のビア導体の構成を示す部分断面図である。 変形例８に従う第１のビア導体の構成を示す部分断面図である。 変形例９に従う第１のビア導体の構成を示す部分断面図である。 第１のビア導体の第１の配置例を示す平面図である。 第１のビア導体の第２の配置例を示す平面図である。 第１のビア導体の第３の配置例を示す平面図である。 第１のビア導体の第４の配置例を示す平面図である。 第１のビア導体の第５の配置例を示す平面図である。 第１のビア導体の第６の配置例を示す平面図である。 第１のビア導体の第７の配置例を示す平面図である。 第１のビア導体の第８の配置例を示す平面図である。 第１のビア導体の第９の配置例を示す平面図である。
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分には同一符号を付してその説明は繰返さない。
　なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。
　本実施の形態に係るフィルタ装置１００は、たとえば、携帯電話機など通信機器におけるＲＦ（Radio　Frequency）回路に適用されるものである。フィルタ装置１００は、音波によって動作する部品であり、たとえば、弾性表面波（ＳＡＷ：Saw　Acoustic　Wave）フィルタ、およびバルク弾性波（ＢＡＷ：Bulk　Acoustic　Wave）フィルタなどが含まれる。本実施の形態では、フィルタ装置１００の一形態として、弾性表面波フィルタを例示する。
　（フィルタ装置の構成）
　図１は、この発明の実施の形態に従うフィルタ装置１００の回路構成を模式的に示す図である。
　図１を参照して、本実施の形態に係るフィルタ装置１００は、たとえば、デュプレクサの送信フィルタに適用することができる。フィルタ装置１００は、入力端子Ｔ１とアンテナ端子Ｔ２との間に接続される。フィルタ装置１００は、入力端子Ｔ１に入力される信号をフィルタリングしてアンテナ端子Ｔ２に出力するように構成される。受信フィルタＲｘは、アンテナ端子Ｔ２と出力端子Ｔ３との間に接続される。受信フィルタＲｘは、アンテナ端子Ｔ２に入力される信号をフィルタリングして出力端子Ｔ３に出力するように構成される。受信フィルタＲｘは、たとえば、平衡－不平衡変換機能を有するバランス型の縦結合共振子型弾性表面波フィルタである。
　デュプレクサにおいては、一般的に、通信機器のＲＦ回路を構成する送信フィルタに大きな電力が印加される。そのため、送信フィルタとして用いられるフィルタ装置１００には、耐電力性が優れていることが求められる。
　フィルタ装置１００は、複数の弾性表面波共振子をラダー型に接続したラダー型フィルタである。具体的には、フィルタ装置１００は、直列腕共振子Ｓ１～Ｓ３と、並列腕共振子Ｐ１，Ｐ２と、配線５ａ～５ｈとを備える。
　直列腕共振子Ｓ１～Ｓ３は、入力端子Ｔ１とアンテナ端子Ｔ２との間に直列に接続されている。直列腕共振子Ｓ１は、一方端子が配線５ａを介して入力端子Ｔ１に接続され、他方端子が配線５ｂを介して直列腕共振子Ｓ２の一方端子に接続される。直列腕共振子Ｓ２の他方端子は配線５ｃを介して直列腕共振子Ｓ３の一方端子に接続される。直列腕共振子Ｓ３の他方端子は配線５ｄを介してアンテナ端子Ｔ２に接続される。
　並列腕共振子Ｐ１は、一方端子が配線５ｅを介して直列腕共振子Ｓ１，Ｓ２の接続ノードに接続され、他方端子が配線５ｆを介して接地配線ＧＮＤに接続される。並列腕共振子Ｐ２は、一方端子が配線５ｇを介して直列腕共振子Ｓ２，Ｓ３の接続ノードに接続され、他方端子が配線５ｈを介して接地配線ＧＮＤに接続される。
　直列腕共振子Ｓ１～Ｓ３および並列腕共振子Ｐ１，Ｐ２の各々は、１ポート型の弾性表面波共振子により構成されている。弾性表面波共振子はこの発明における「機能素子」の一実施例に対応する。
　フィルタ装置１００において、直列腕共振子Ｓ１～Ｓ３を直列接続するための配線５ａ～５ｄには、並列腕共振子Ｐ１，Ｐ２を並列接続するための配線５ｅ～５ｈに比べて大きな電流が流れる。そのため、配線５ａ～５ｄで発生する熱量は、配線５ｅ～５ｈで発生する熱量に比べて大きくなる。
　さらに、配線５ａ～５ｄのうち、直列腕共振子Ｓ１，Ｓ２間に接続される配線５ｂ、および直列腕共振子Ｓ２，Ｓ３間に接続される配線５ｃは端子間配線を構成する。端子間配線には、両端の直列腕共振子から熱が伝達される。そのため、配線５ｂ，５ｃの発熱量は配線５ａ，５ｄの発熱量に比べて大きくなる傾向がある。したがって、配線５ｂ，５ｃの放熱特性の改善が求められる。
　図２に、図１に示したフィルタ装置１００を回路基板１０に実装した状態の一例を示す。フィルタ装置１００は、バンプ９ａ，９ｃ，９ｄを回路基板１０上に形成された配線１１に当接させた状態で、樹脂１６によって封止されることにより、回路基板１０に実装されている。すなわち、フィルタ装置１００は、回路基板１０の上にフリップチップ実装されている。
　回路基板１０は、複数の誘電体層と複数の電極層との積層体により構成されている。複数の誘電体層の各々は、たとえば、樹脂、またはアルミナ（Ａｌ２Ｏ３）などのセラミックスなどにより構成することができる。すなわち、回路基板１０は、樹脂からなるプリント配線多層基板、またはセラミック多層基板であってもよい。
　図２は、図１に示したフィルタ装置１００のうち、直列腕共振子Ｓ１～Ｓ３および配線５ａ～５ｄの構成を説明するための模式的断面図である。
　図２を参照して、フィルタ装置１００は、圧電性基板１と、カバー層２と、直列腕共振子Ｓ１～Ｓ３と、電極層４ａ～４ｄと、配線層１２ａ～１２ｄと、絶縁層６と、支持層７と、ビア導体８ａ，８ｃ，８ｄと、バンプ９ａ，９ｃ，９ｄとを備える。
　以下では、直列腕共振子Ｓ１～Ｓ３を包括的に表記する場合には、単に「直列腕共振子Ｓ」とも称し、電極層４ａ～４ｄを包括的に表記する場合には、単に「電極層４」とも称し、配線層１２ａ～１２ｄを包括的に表記する場合には、単に「配線層１２」とも称する。また、ビア導体８ａ，８ｃ，８ｄを包括的に表記する場合には、単に「ビア導体８」とも称し、バンプ９ａ，９ｃ，９ｄを包括的に表記する場合には、単に「バンプ９」とも称する。
　圧電性基板１は、タンタル酸リチウム（ＬｉＴａＯ３）またはニオブ酸リチウム（ＬｉＮｂＯ３）などの圧電性を有する結晶の基板によって構成されている。圧電性基板１は、圧電セラミックス、または圧電性の薄膜が主面上に設けられた基板により構成してもよい。あるいは、圧電性基板１は、表面に酸化珪素（ＳｉＯ２）膜が積層された基板により構成してもよい。圧電性基板１は、たとえば、直方体状に形成されており、圧電性基板１の厚み方向から見た平面視の形状が矩形状となっている。圧電性基板１は主面１ａを有している。主面１ａは、圧電性基板１の２つの主面のうちの回路基板１０に対向する主面を指している。
　直列腕共振子Ｓ１～Ｓ３は、圧電性基板１の主面１ａ上に配置されている。直列腕共振子Ｓは、主面１ａ上に形成されたアルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）、白金（Ｐｔ）などの導体層からなり、一対の櫛歯電極（以下、「ＩＤＴ（Inter　Digital　Transducer）電極」とも称する）を有している。直列腕共振子Ｓは、さらに、ＩＤＴ電極に対して弾性表面波の伝搬方向の両側に配置される２つの反射器を有してもよい。
　直列腕共振子Ｓ１～Ｓ３の各々は、図１に示したラダー型フィルタが所望の通過特性を有するように、そのサイズが設定されている。直列腕共振子Ｓの構成および原理については、一般的な弾性表面波共振子の構成および原理と同じであるので、詳細な説明を省略する。
　電極層４ａ～４ｄは、圧電性基板１の主面１ａ上に配置されている。電極層４は、直列腕共振子ＳのＩＤＴ電極の一部分、または該一部分に接続される配線を含む。電極層４は、主面１ａ上に形成されたＡｌ、Ｃｕ、Ｎｉ、Ａｕ、Ｐｔなどの導体層からなる。
　電極層４ａは、直列腕共振子Ｓ１の一方の櫛歯電極を入力端子Ｔ１（図１）に電気的に接続するために設けられている。電極層４ｂは、直列腕共振子Ｓ１の他方の櫛歯電極と直列腕共振子Ｓ２の一方の櫛歯電極とを電気的に接続するために設けられている。電極層４ｃは、直列腕共振子Ｓ２の他方の櫛歯電極と直列腕共振子Ｓ３の一方の櫛歯電極とを電気的に接続するために設けられている。電極層４ｄは、直列腕共振子Ｓ３の他方電極をアンテナ端子Ｔ２（図１）に電気的に接続するために設けられている。
　配線層１２ａ～１２ｄは、電極層４ａ～４ｄ上にそれぞれ配置される。配線層１２は、後に形成されるビア導体８との密着性を高めるために設けられている。配線層１２は、ビア導体８を構成する金属に応じて適宜の金属により形成することができる。なお、配線層１２は必ずしも必要ではない。
　本実施の形態１では、電極層４および配線層１２は、直列腕共振子Ｓに接続される「導電層」の一実施例に対応する。導電層は、図１に示したフィルタ装置１００における配線５ａ～５ｄを実現する。具体的には、電極層４ａおよび配線層１２ａは配線５ａを構成し、電極層４ｂおよび配線層１２ｂは配線５ｂを構成する。電極層４ｃおよび配線層１２ｃは配線５ｃを構成し、電極層４ｄおよび配線層１２ｄは配線５ｄを構成する。
　カバー層２は、圧電性基板１の主面１ａ上に配置され、主面１ａと対向している。カバー層２は、平面視の形状が主面１ａと略同じ矩形状となっている。カバー層２は、絶縁性材料によって構成されており、たとえば、エポキシ、ポリイミドなどの樹脂または、酸化珪素（ＳｉＯ２）、Ａｌ２Ｏ３などの絶縁性セラミックスを用いることができる。
　図２の例では、カバー層２は、２層のカバー層２ａ，２ｂにより構成されている。カバー層２ｂは、フィルタ装置１００内に水分が浸入することを防止する役割を果たしており、耐水性に優れた絶縁材料（たとえば、ポリイミド）により形成されている。カバー層２ｂは、支持層７が硬化した後に形成されるので、カバー層２ｂを支持層７上に直接積層すると、カバー層２ｂが支持層７に密着しにくい場合がある。そのため、支持層７とカバー層２ｂとの間に、カバー層２ａが設けられている。すなわち、カバー層２ａは、支持層７とカバー層２ｂとを接着している。カバー層２ａはたとえばエポキシにより形成されている。
　支持層７は、圧電性基板１とカバー層２との間に配置され、圧電性基板１とカバー層２との間に、直列腕共振子Ｓが収容される中空部１７を形成する。具体的には、支持層７は、中空部１７を形成するために、主面１ａ上に、直列腕共振子Ｓが形成されている領域を囲むように配置されている。支持層７は、絶縁性材料によって構成されており、たとえば、樹脂または絶縁性セラミックスを用いることができる。支持層７は、フィルタ装置１００内に水分が浸入することを防ぐために、耐水性に優れた絶縁材料（たとえば、ポリイミド）により形成されている。
　絶縁層６は、主面１ａ上に、直列腕共振子Ｓ、電極層４および配線層１２を覆うように配置されている。絶縁層６は、たとえば、ＳｉＯ２、窒化珪素（Ｓｉ３Ｎ４）またはシリコン（Ｓｉ）などを用いることができる。図２の例では、絶縁層６は、直列腕共振子Ｓ、電極層４および配線層１２を覆っているが、少なくとも配線層１２ｃ上に配置されていればよい。
　ビア導体８ａ，８ｃ，８ｄは、図２に示すように、カバー層２および支持層７を厚み方向に貫通している。ビア導体８ａ，８ｄは絶縁層６をさらに貫通している。すなわち、ビア導体８ａの圧電性基板１側の端部は配線層１２ａに接続され、ビア導体８ｄの圧電性基板１側の端部は配線層１２ｄに接続されている。一方、ビア導体８ｃは、ビア導体８ａ，８ｄとは異なり、絶縁層６を貫通しておらず、圧電性基板１側の端部が絶縁層６に接続されている。
　バンプ９ａ，９ｃ，９ｄは、カバー層２上に配置され、ビア導体８ａ，８ｃ，８ｄの回路基板１０側の端部にそれぞれ接続されている。バンプ９は、本発明の「外部接続端子」の一実施例に対応する。フィルタ装置１００が回路基板１０に実装される際、バンプ９は回路基板１０上に形成された配線１１に接続される。
　バンプ９は、たとえば、Ｐｂ－Ｓｎ合金半田、鉛フリー半田、Ａｕ－Ｓｎ合金半田、Ａｕ－Ｇｅ合金半田などの半田を用いて形成することができる。ただし、外部接続端子は、バンプに限定されるものではなく、たとえば、導電性を有する材料で薄膜を形成し、平坦なパッドとして形成してもよい。
　上述したように、ビア導体８ａ，８ｄの各々は、カバー層２、支持層７および絶縁層６を貫通しており、配線層１２ａ，１２ｄとバンプ９ａ，９ｄとをそれぞれ電気的に接続している。これに対して、ビア導体８ｃは、カバー層２および支持層７を貫通するが、絶縁層６を貫通しておらず、配線層１２ｃとバンプ９ｃとを電気的に分離している。
　ビア導体８ｃは本発明における「第１のビア導体」の一実施例に対応し、本発明における「第１の導体」を構成する。「第１の導体」は、絶縁層６とカバー層２との間に接続されることで、絶縁層６の下層にある配線（第１の導電層）と電気的に分離された状態で、該配線の熱を絶縁層６を経由して受け入れてカバー層２の外部に放出することができる。
　これに対して、ビア導体８ａ，８ｄは本発明における「第２のビア導体」の一実施例に対応し、本発明における「第２の導体」を構成する。「第２の導体」は、配線（第２の導電層）とカバー層２との間に接続されることで、配線（導電層）と電気的に接続された状態で、該配線の熱を受け入れてカバー層２の外部に放出させることができる。
　以下に、第１のビア導体および第２のビア導体の構成についてより詳細に説明する。
　（第１のビア導体の構成）
　図３は、図２に示したビア導体８ｃ（第１のビア導体）の構成を説明するための部分断面図である。
　図３を参照して、ビア導体８ｃは、絶縁層６を介して配線層１２ｃに接続されている。配線層１２ｃは電極層４ｃと接続されている。電極層４ｃおよび配線層１２ｃは、直列腕共振子Ｓ２と直列腕共振子Ｓ３とを接続する配線５ｃ（端子間配線）を構成する。配線５ｃには、直列腕共振子Ｓ２およびＳ３の各々で発生した熱が伝達される。さらに、配線５ｃ自身もジュール熱を発生する。
　配線５ｃは、配線５ａ，５ｄとは異なり、本来、バンプ９に電気的に接続されない配線である。仮に配線５ｃをバンプ９に電気的に接続したとすると、配線５ｃがバンプ９を介して回路基板１０上の配線１１に電気的に接続されることとなり、配線５ｃの電位が配線１１の電位（たとえば、接地電位）に変化してしまうためである。配線５ｃの電位が変化すると、フィルタ装置１００のフィルタ特性が変化し、結果的にフィルタ機能を果たさなくなることが懸念される。
　したがって、従来のフィルタ装置においては、端子間配線は、直列腕共振子で発生した熱および自身が発生した熱を、圧電性基板を経由して外部接続配線に伝達し、外部接続配線からビア導体を経由してバンプから放出している。そのため、端子間配線は、外部接続配線に比べて放熱経路が相対的に長くならざるを得ず、放熱経路の熱抵抗が高くなる傾向がある。その結果、端子間配線およびそれに接続される直列腕共振子の放熱特性が低下することとなり、フィルタ装置のフィルタ特性の変動を招いてしまうおそれがある。
　本実施の形態に係るフィルタ装置１００では、絶縁層６は、配線層１２ｃおよびビア導体８ｃ間の電気絶縁性を保ちつつ、配線層１２ｃからビア導体８ｃに熱が伝わる経路の熱抵抗を小さくすることができる材質および厚さで構成されている。たとえば、絶縁層６は、ＳｉＯ２、Ｓｉ３Ｎ４などの高い熱伝導性を有する樹脂を用いることができる。絶縁層６の厚みは、支持層７の厚みよりも十分に薄く、たとえば１０ｎｍ～１０μｍ程度である。絶縁層６は、単層であってもよいし、異なる種類の複数の絶縁層を積層してもよい。
　このようにすると、配線５ｃは、絶縁層６を経由してビア導体８ｃに熱を伝えることができる。すなわち、絶縁層６は、配線５ｃおよびビア導体８ｃを電気的に分離しつつ、両者を熱的に接続することができる。
　さらに、ビア導体８ｃにバンプ９ｃを接続することで、ビア導体８ｃからバンプ９ｃを経由して回路基板１０の配線１１に熱を放出することができる。すなわち、絶縁層６およびビア導体８ｃは、配線５ｃおよびバンプ９ｃを電気的に分離しつつ、両者を熱的に接続することができる。
　したがって、従来のように圧電性基板および外部接続配線を経由することなく、端子間配線で発生した熱を放出することができるため、端子間配線の放熱経路を短くすることができ、結果的に放熱経路の熱抵抗を減少させることができる。また、端子間配線の電位を変化させることがない。この結果、フィルタ装置１００のフィルタ特性を変化させずに、端子間配線の放熱特性を改善することが可能となる。
　図４は、図２に示したフィルタ装置１００の平面図であり、配線５ｂ～５ｄおよび直列腕共振子Ｓ２，Ｓ３を部分的に拡大して示す図である。
　図４に示すように、ビア導体８ｃは、圧電性基板１の厚み方向から見た平面視において、直列腕共振子Ｓ２，Ｓ３間に接続される配線５ｃと重なる位置に配置されている。図４の例では、ビア導体８ｃは、平面視の形状が略矩形状となっており、配線５ｃの中央付近に１個形成されている。さらに、平面視において直列腕共振子Ｓ１，Ｓ２間に接続される配線５ｂと重なる位置にも、第１のビア導体を配置してもよい。
　（第２のビア導体の構成）
　図５は、図２に示したビア導体８ａ（第２のビア導体）の構成を説明するための部分断面図である。
　図５を参照して、ビア導体８ａは、絶縁層６を貫通して配線層１２ａに接続されている。配線層１２ａは電極層４ａと接続されている。電極層４ａおよび配線層１２ａは、直列腕共振子Ｓ１と入力端子Ｔ１とを接続する配線５ａ（外部接続配線）を構成する。配線５ａには、直列腕共振子Ｓ１で発生した熱が伝達される。さらに、配線５ａ自身もジュール熱を発生する。
　配線５ａは、ビア導体８ａを経由してバンプ９ａに熱を伝えることができ、バンプ９ａから回路基板１０上の配線１１に熱を放出することができる。すなわち、ビア導体８ａは、配線５ｃおよびバンプ９ｃを電気的に接続し、かつ、両者を熱的に接続することができる。
　なお、図３および図５から明らかなように、ビア導体８ｃ（第１のビア導体）は、絶縁層６を貫通していない点を除いて、ビア導体８ａ（第２のビア導体）と同一の構成を有している。したがって、後述するように、ビア導体８ｃおよびビア導体８ａは同一材料および同一工程で形成することができる。
　（フィルタ装置１００の製造方法）
　次に、図６および図７を参照して、ビア導体８ｃ（第１のビア導体）およびビア導体８ａ（第２のビア導体）の製造工程について説明する。なお、ビア導体８ｃとビア導体８ａとはフィルタ装置１００を製造する過程において同時に形成できることを確認的に記載する。
　図６は、ビア導体８ｃの製造工程を示す図である。図６を参照して、まず図６（Ａ）に示すように、圧電性基板１を準備する。たとえばＬｉＴａＯ３またはＬｉＮｂＯ３などの圧電単結晶からなる圧電性基板１が準備される。
　次に図６（Ｂ）に示すように、圧電性基板１の主面１ａ上に、複数の弾性表面波共振子（図示せず）とともに、電極層４および配線層１２を形成する。各弾性表面波共振子は、ＩＤＴ電極と、ＩＤＴ電極の弾性表面波伝搬方向の両側に配置された反射器とを有する。各弾性表面波共振子は、ラダー型フィルタにおける直列腕共振子または並列腕共振子を構成する。
　電極層４は、ＩＤＴ電極の一部分またはＩＤＴ電極に接続された配線を構成する。弾性表面波共振子および電極層４は、スパッタリング法、蒸着法またはＣＶＤ（Chemical　Vapor　Deposition）法などの薄膜形成法により形成することができる。縮小投影露光機（ステッパー）およびＲＩＥ（Reactive　Ion　Etching）装置を用いたフォトリソグラフィ法などによりパターニングされて所望の形状を得る。弾性表面波共振子および電極層４は同一材料および同一工程で形成することができる。
　次に、電極層４上に、さらに配線層１２を形成する。配線層１２についても、弾性表面波素子および電極層４と同様の薄膜形成法により形成することができる。電極層４および配線層１２は導電層を構成する。導電層は、弾性表面波共振子に接続される配線として機能する。
　次に図６（Ｃ）に示すように、弾性表面波共振子、電極層４および配線層１２上に絶縁層６を形成する。絶縁層６は、たとえば、スパッタリング法、蒸着法またはＣＶＤ法などの薄膜形成法により形成することができる。
　次に図６（Ｅ）に示すように、絶縁層６上に、支持層７をフォトリソグラフィ法により形成する。具体的には、スピンコート法により圧電性基板１の表面上に感光性ポリイミドを塗布する。次に感光性ポリイミドを露光および現像する。さらに、感光性ポリイミドを加熱することにより硬化させ、酸素プラズマにより弾性表面波共振子を覆う絶縁層に付着している有機物を除去する。これにより、支持層７が形成される。
　次に図６（Ｆ）に示すように、支持層７のビア導体８ｃが形成される位置にビームを照射して、支持層７にビアホール７ｃを形成する。なお、ビアホール７ｃの形成方法は、ビームを照射する方法に限定されず、フォトリソグラフィ法であってもよい。
　次に図６（Ｇ）に示すように、支持層７上にカバー層２ａ，２ｂを形成する。具体的には、エポキシフィルムからなるカバー層２ａとポリイミドフィルムからなるカバー層２ｂが積層された積層フィルムを準備する。そして、積層フィルムを支持層７上に配置して熱圧着する。
　次に図６（Ｈ）に示すように、カバー層２ａ，２ｂのビア導体８ｃが形成される位置にビームを照射して、カバー層２ａ，２ｂにビアホール２ｃを形成する。なお、ビアホール２ｃの形成方法は、ビームを照射する方法に限定されず、フォトリソグラフィ法であってもよい。ビアホール２ｃとビアホール７ｃとは連通している。
　次に図６（Ｉ）に示すように、ビアホール２ｃおよび７ｃの内部に電解めっきにより導体を充填して、ビア導体８ｃを形成する。なお、ビア導体８ｃの周囲が支持層７により取り囲まれているので、中空部１７内にめっき液が浸入することが抑制されている。
　最後に図６（Ｊ）に示すように、ビア導体８ｃ上にはんだペーストを印刷することによって、バンプ９ｃを形成する。
　図７は、ビア導体８ａの製造工程を示す図であり、図６と対比される図である。図７に示す製造工程は、図６に示す製造工程に対して、絶縁層６の一部を除去する工程（図７（Ｄ）参照）が加えられたものである。図７（Ａ）～図７（Ｃ）に示す工程は、それぞれ、図６（Ａ）～図６（Ｃ）に示す工程と同様であるので、特に説明を繰り返さない。
　図７（Ｄ）では、絶縁層６のビア導体８ａが形成される位置の周囲をレジストでマスクし、その後エッチングを行なうことで、絶縁層６に開口部６ａを形成する。これにより、開口部６ａを通じて、ビア導体８ａが形成される位置の配線層１２ａの表面が露出される。
　図７（Ｅ）～図７（Ｊ）に示す工程は、それぞれ、図６（Ｅ）～図６（Ｊ）と同様であるので、説明を繰り返さない。ただし、図７（Ｄ）において絶縁層６を除去した部分（開口部６ａ）では配線層１２上に支持層７が形成されることとなる。したがって、図７（Ｇ）に示すように、開口部６ａもビアホール７ｃの一部となり、最終的に図７（Ｉ）に示すように、ビア導体８ａの一部で占められている。
　図６および図７から明らかなように、絶縁層６を形成した後であって、支持層７を形成する前に、ビア導体が形成される位置の絶縁層６を除去するか否かによって、支持層７を形成する工程以降、ビア導体８ｃ（第１のビア導体）とビア導体８ａ（第２のビア導体）とを同一工程で形成することができる。すなわち、ビア導体８ｃが形成される位置の配線層１２ｃは絶縁層６で覆われているため、図６（Ｆ）に示すように、支持層７を貫通するビアホール７ｃを形成することができる。
　配線層１２ｃ上に絶縁層６が存在しない場合には、支持層７を貫通させないように、ビアホール７ｃを形成することが必要となる。これには、高さの管理が困難なビームを支持層７の途中で止めなければならず、複雑な調整作業が必要となる。
　本実施の形態１によれば、ビアホール７ｃを形成するために複雑な調整作業を必要とせず、ビアホール７ａと同じ工程でビアホール７ｃを形成することができる。よって、簡易にビア導体８ｃを形成することができる。なお、ビア導体８ａ，８ｃおよびフィルタ装置１００の製造方法は一例であり、これに限定されるものではない。
　以上説明したように、本実施の形態に係るフィルタ装置１００によれば、２つの直列腕共振子間に接続される端子間配線上に、薄膜の絶縁層を挟んで第１のビア導体を形成することにより、直列腕共振子および端子間配線で発生した熱を、従来よりも短い放熱経路を経由して、第１のビア導体に放出させることができる。よって、端子間配線の放熱特性を改善することができる。
　さらに、第１のビア導体にバンプを介して回路基板に接続することで、端子間配線と回路基板とを電気的に分離しつつ、両者を熱的に接続することができる。これにより、端子間配線の電位を変化させることなく、端子間配線で発生した熱を絶縁層、第１のビア導体およびバンプを経由して回路基板に伝えることが可能となり、端子間配線の放熱性をさらに改善することができる。
　この結果、本実施の形態に係るフィルタ装置１００によれば、フィルタ特性を変化させずに、端子間配線の放熱特性を改善することが可能となる。
　（第１のビア導体の変形例）
　次に、図８～図１６を参照して、第１のビア導体であるビア導体８ｃの変形例について説明する。以下の説明では、各変形例に係る第１のビア導体の構成および作用効果について、図３に示したビア導体８ｃの構成および作用効果と異なる点を主として説明し、共通する部分については必要がない限り説明を繰り返さない。
　＜変形例１＞
　図８は、変形例１に従うビア導体８ｃの構成を説明するための部分断面図であって、図３と対比される図である。図３では絶縁層６は電極層４ｃおよび配線層１２ｃを覆っているが、変形例１では、電極層４ｃ上に配線層１２ｃが形成されておらず、絶縁層６は電極層４ｃを覆っている。変形例１においても、電極層４ｃとビア導体８ｃとは絶縁層６により電気的に分離されているため、上述した実施の形態と同様の作用効果を実現できる。
　＜変形例２＞
　図９は、変形例２に従うビア導体８ｃの構成を説明するための部分断面図であって、図３と対比される図である。図３では絶縁層６は電極層４ｃおよび配線層１２ｃを覆っているが、変形例２では、電極層４ｃ上に配線層１２ｃが形成されておらず、絶縁層６は電極層４ｃを覆っている。配線層１２ｃは、ビア導体８ｃと絶縁層６との間に位置する。絶縁層６および配線層１２ｃのビア導体８ｃと接続されていない部分は、窒化珪素（Ｓｉ３Ｎ４）層１５で覆われている。
　変形例２では、配線層１２ｃは「配線導体」の一実施例に対応する。配線層１２ｃおよびビア導体８ｃは電気的に接続されており、本発明における「第１の導体」を構成する。なお、変形例２においても、電極層４ｃと第１の導体（配線層１２ｃおよびビア導体８ｃ）とは絶縁層６により電気的に分離されているため、上述した実施の形態と同様の作用効果を実現できる。
　＜変形例３＞
　図１０は、変形例３に従うビア導体８ｃの構成を説明するための部分断面図であって、図３と対比される図である。変形例３では、図３とは異なり、絶縁層６は電極層４ｃ全体を覆うことなく、電極層４ｃのビア導体８ｃが配置される位置にのみを覆っている。変形例３においても、電極層４ｃとビア導体８ｃとは絶縁層６により電気的に分離されているため、実施の形態と同様の作用効果を実現できる。
　＜変形例４＞
　図１１は、変形例４に従うビア導体８ｃの構成を説明するための部分断面図であって、図３と対比される図である。変形例４では、配線層１２ｃには、ビア導体８ｃが配置される位置に開口部１２０が形成されている。そして、この開口部１２０内に絶縁層６が配置されている。変形例３においても、電極層４ｃとビア導体８ｃとは絶縁層６により電気的に分離されているため、実施の形態と同様の作用効果を実現できる。
　＜変形例５＞
　図１２は、変形例５に従うビア導体８ｃの構成を説明するための部分断面図であって、図３と対比される図である。変形例５では、支持層７が電極層４上に形成されず、圧電性基板１上に形成されている。そのため、絶縁層６も、電極層４ｃ上ではなく、圧電性基板１上に形成されている。
　変形例５では、電極層４ｃとビア導体８ｃとは、圧電性基板１および絶縁層６により電気的に分離されている。したがって、電極層４ｃで発生した熱は圧電性基板１および絶縁層６を経由してビア導体８ｃに伝えられることとなる。変形例５では、放熱経路に圧電性基板１が含まれるため、図３に比べて放熱経路が長くなる。そこで、図１２に示すように、支持層７および絶縁層６を電極層４ｃに近接して配置することで、熱抵抗の増加を抑制することができる。これにより、端子間配線の放熱特性を改善することができる。
　＜変形例６＞
　図１３は、変形例６に従うビア導体８ｃの構成を説明するための部分断面図であって、図３と対比される図である。変形例６では、支持層７が電極層４上に形成されず、圧電性基板１上に形成されている。そして、絶縁層６が存在せず、圧電性基板１に直接的にビア導体８ｃが接続されている。
　変形例６では、電極層４ｃとビア導体８ｃとは、圧電性基板１により電気的に分離されている。したがって、電極層４ｃで発生した熱は圧電性基板１を経由してビア導体８ｃに伝えられることとなる。変形例６では、放熱経路に圧電性基板１が含まれるため、図３に比べて放熱経路が長くなる。図１３に示すように、支持層７を電極層４ｃに近接して配置することで、熱抵抗の増加を抑制することができる。これにより、端子間配線の放熱特性を改善することができる。
　＜変形例７＞
　図１４は、変形例７に従うビア導体８ｃの構成を説明するための部分断面図であって、図３と対比される図である。変形例６では、カバー層２において、カバー層２ａとカバー層２ｂとの間に、導電体１３ａが配置されている。導電体１３ａは、平面視において、ビア導体８ｃと重なる位置に配置されており、ビア導体８ｃとバンプ９ｃとを電気的に接続する。導電体１３ａは、たとえば、配線パターンである。
　変形例７では、電極層４ｃで発生した熱は、絶縁層６、ビア導体８ｃ、導電体１３ａおよびバンプ９ｃを経由して回路基板１０上の配線１１に伝えられる。ビア導体８ｃに導電体１３ａを接続することで、図３に比べて、実質的にビア導体８ｃの熱容量および表面積が大きくなり、より熱が伝わりやすくなる。よって、端子間配線の放熱特性をさらに改善することができる。
　＜変形例８＞
　図１５は、変形例８に従うビア導体８ｃの構成を説明するための部分断面図であって、図３と対比される図である。変形例８では、圧電性基板１上には、電極層４ｃに近接して、電極層４ｅが配置されている。電極層４ｅは、電極層４ｃと電気的に分離されており、かつ、図示しない他の電極層４ａ，４ｂ，４ｄとも電気的に分離されている。すなわち、電極層４ｅは、圧電性基板１上に浮島のように配置されている。電極層４ｅは、電極層４ｃとともに、絶縁層６で覆われている。
　支持層７は、電極層４ｃおよび電極層４ｅの上に形成されている。カバー層２および支持層７を貫通して、ビア導体８ｅがさらに形成されている。ビア導体８ｅは、平面視において、電極層４ｅと重なる位置に配置されている。
　カバー層２において、カバー層２ａとカバー層２ｂとの間に、導電体１３ｂが配置されている。導電体１３ｂは、平面視において、ビア導体８ｃ，８ｅと重なる位置に配置されており、ビア導体８ｃ，８ｅとバンプ９ｃとを電気的に接続する。導電体１３ｂは、たとえば、配線パターンである。
　変形例８では、電極層４ｃで発生した熱は、絶縁層６、ビア導体８ｃ、導電体１３ｂおよびバンプ９ｃを経由して回路基板１０上の配線１１に伝えられる。電極層４ｃで発生した熱の一部は圧電性基板１に伝えられる。圧電性基板１に伝わった熱は、電極層４ｅ、絶縁層６およびビア導体８ｅを経由して導電体１３ｂに伝達され、導電体１３ｂからバンプ９ｃを経由して回路基板１０上の配線１１に伝えられる。
　変形例８によれば、実施の形態１と同様の作用効果を実現できる。変形例８では、図３に示した実施の形態に比べて、電極層４ｃで発生した熱の放熱経路を増やすことができる。また、ビア導体８ｃ，８ｅを導電体１３ｂに接続することで、実質的に各ビア導体の熱容量および表面積が大きくなり、熱を伝えやすくなる。この結果、端子間配線の放熱特性をさらに改善することができる。
　＜変形例９＞
　上記実施の形態および変形例１～８では、「第１の導体」の一形態として、第１のビア導体（または第１のビア導体および配線導体）について説明したが、第１の導体を、支持層７を貫通せず、支持層７の外周面上に形成しても、実施の形態と同様の作用効果を実現することができる。
　図１６は、変形例９に従う配線導体１４の構成を説明するための部分断面図であって、図３と対比される図である。変形例９では、配線導体１４は、絶縁層６から、柱状の支持層７の外周面に沿ってカバー層２まで延びるように配置されている。配線導体１４の回路基板１０側の端部は、カバー層２ａとカバー層２ｂとの間に接続されている。この端部にはバンプ９ｃが接続されている。
　変形例９によれば、電極層４ｃで発生した熱は、絶縁層６を経由して配線導体１４に放出される。配線導体１４に放出された熱は、バンプ９ｃを経由して回路基板１０上の配線１１に伝えられる。配線導体１４の表面は支持層７に覆われずに露出しているため、ビア導体８ｃに比べて放熱面積を大きくすることができ、放熱効果を一層高めることができる。
　（第１のビア導体の配置例）
　次に、図１７～図２５を参照して、第１のビア導体の配置例について説明する。
　図１７～図２５は、図２に示したフィルタ装置１００の平面図であり、図４と対比される図である。以下の説明では、第１のビア導体のその他の配置例について、図４に示したビア導体８ｃの配置例と異なる点を主として説明する。
　図１７に示す第１の配置例では、ビア導体８ｃは、平面視において、直列腕共振子Ｓ２，Ｓ３間に接続される配線５ｃと重なる位置に配置されている。図１７では、ビア導体８ｃは、平面視の形状が略正方形状となっており、直列腕共振子Ｓ２の弾性表面波伝搬方向における一方端部に１個形成されている。
　図１８に示す第２の配置例では、圧電性基板１の主面上に、配線５ｃ，５ｂに並べて配線５ｆが配置されている。配線層１２ｆは、配線５ｃ，５ｂを含む配線と電気的に分離されている。すなわち、配線５ｆは、圧電性基板１上に浮島のように配置されている。
　配線５ｆ上には、ビア導体８ｆが配置されている。ビア導体８ｆの構成はビア導体８ｃの構成と同一である。配線５ｃで発生した熱は、絶縁層６（図示せず）を経由してビア導体８ｃに伝えられる。配線５ｃで発生した熱の一部は圧電性基板１に伝えられる。圧電性基板１に伝わった熱は、配線５ｆおよび絶縁層６を経由してビア導体８ｆに伝達される。ビア導体８ｃに加えて、ビア導体８ｆを配置することにより、配線５ｃの放熱経路を増やすことができるため、配線５ｃの放熱特性をさらに改善することができる。
　図１９に示す第３の配置例では、平面視において、配線５ｃと重なる位置に複数のビア導体８ｃが並べて配置されている。第３の配置例によれば、配線５ｃで発生した熱を複数のビア導体８ｃに放出することができるため、配線５ｃの放熱特性をさらに改善することができる。
　図２０に示す第４の配置例では、複数のビア導体８ｃに加えて、複数のビア導体８ｂが配置されている。複数のビア導体８ｂは、平面視において、配線５ｂと重なる位置に並べて配置されている。配線５ｂは、直列腕共振子Ｓ１，Ｓ２間に接続される配線であり、配線５ｃと同様、端子間配線を構成する。配線５ｂで発生した熱を複数のビア導体８ｂに放出することができるため、配線５ｂの放熱特性を改善することができる。なお、ビア導体８ｂは、図４に示したビア導体８ｃと同様に１個であってもよい。
　図２１に示す第５の配置例では、ビア導体８ｃは、平面視の形状が円状となっている。第５の配置例によっても、図４と同様、配線５ｃで発生した熱をビア導体８ｃに放出することができる。
　図２２に示す第６の配置例では、ビア導体８ｃは、平面視の形状が、直列腕共振子Ｓ２の弾性表面波伝搬方向を長辺とする長方形の形状となっている。ビア導体８ｃは、配線５ｃ上に配置される支持層７において、支持層７の厚み方向に貫通し、かつ、弾性表面波伝搬方向に沿って延びる貫通溝を形成し、該貫通溝の内部に導体を充填することによって形成することができる。第６の配置例によれば、配線５ｃで発生した熱を効率良くビア導体８ｃに放出することができるため、配線５ｃの放熱特性をさらに改善することができる。
　図２３に示す第７の配置例では、配線５ｃ上に２つのビア導体８ｃが配置され、配線５ｂ上に２つのビア導体８ｂが配置されている。各配線５において、２つのビア導体８の各々は、平面視の形状が、直列腕共振子Ｓ２の弾性表面波伝搬方向を長辺とする長方形の形状となっている。第７の配置例によれば、配線５ｃ，５ｂの放熱特性を改善することができる。各配線５に配置されるビア導体８の個数は３以上であってもよい。
　図２４に示す第８の配置例では、配線５ｃの平面視の形状が略Ｌ字形状であることに対応して、ビア導体８ｃの平面視の形状も略Ｌ字形状となっている。ビア導体８ｃの平面視の形状を配線５ｃの平面視の形状に合わせることで、配線５ｃの形状によらず、配線５ｃで発生した熱を効率良くビア導体８ｃに放出させることができる。
　図２５に示す第９の配置例では、ビア導体８ｃは、平面視において、直列腕共振子Ｓ２を取り囲むように配置されている。ビア導体８ｃは、平面視においてロの字の形状を有しており、配線５ｃ，５ｂと重なる位置に配置される。第９の配置例によれば、配線５ｃ，５ｂで発生した熱をビア導体８ｃに放出することができる。よって、配線５ｃ，５ｂの放熱特性を改善することができる。
　なお、上記した実施例および変形例は、技術的に可能である限り、その全部または一部を組み合わせて実施してもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　圧電性基板、１ａ　主面、２，２ａ，２ｂ　カバー層、２ｃ，７ｃ　ビアホール、４，４ａ～４ｅ　電極層、５，５ａ～５ｈ，１１　配線、６　絶縁層、６ａ，１２０　開口部、７　支持層、８，８ａ～８ｆ　ビア導体、９，９ａ，９ｃ，９ｄ　バンプ、１０　回路基板、１２，１２ａ～１２ｆ　配線層、１３ａ，１３ｂ　導電体、１４　配線導体、１６　樹脂、１７　中空部、１００　フィルタ装置、Ｐ１，Ｐ２　並列腕共振子、Ｓ１～Ｓ３　直列腕共振子、Ｒｘ　受信フィルタ、Ｔ１　入力端子、Ｔ２　アンテナ端子、Ｔ３　出力端子。

Claims (16)

  1. 　圧電性基板と、
    　前記圧電性基板の表面に配置される第１および第２の機能素子と、
    　前記圧電性基板の前記表面に配置され、前記第１および第２の機能素子を電気的に接続する第１の導電層と、
    　少なくとも前記第１の導電層上に配置される絶縁層と、
    　前記圧電性基板の前記表面に対向して配置されるカバーと、
    　前記圧電性基板の前記表面と前記カバーとの間に配置され、前記圧電性基板と前記カバーとの間に、前記第１および第２の機能素子が収容される中空部を形成する支持層と、
    　前記絶縁層と前記カバーとを接続する第１の導体とを備える、フィルタ装置。
  2. 　前記支持層は、前記絶縁層上に配置され、
    　前記第１の導体は、前記カバーおよび前記支持層を貫通し、前記絶縁層と接する第１のビア導体である、請求項１に記載のフィルタ装置。
  3. 　前記第１のビア導体は、前記圧電性基板の厚み方向の平面視において、前記第１の導電層と重なる位置に配置される、請求項２に記載のフィルタ装置。
  4. 　前記支持層は、前記絶縁層上に配置され、
    　前記第１の導体は、前記カバーおよび前記支持層を貫通する第１のビア導体と、前記第１のビア導体と前記絶縁層との間に位置する配線導体とを有する、請求項１に記載のフィルタ装置。
  5. 　前記第１のビア導体および前記配線導体は、前記圧電性基板の厚み方向の平面視において、前記第１の導電層と重なる位置に配置される、請求項４に記載のフィルタ装置。
  6. 　前記第１の導体は、前記絶縁層から前記支持層の外周面に沿って前記カバーまで延びる配線導体である、請求項１に記載のフィルタ装置。
  7. 　前記フィルタ装置は、回路基板上にフリップチップ実装され、
    　前記第１の導体と前記回路基板とを接続する第１の外部接続端子をさらに備える、請求項１～６のいずれか１項に記載のフィルタ装置。
  8. 　前記第１の機能素子と前記回路基板とを電気的に接続する第２の導電層と、
    　前記第２の導電層と前記カバーとを接続する第２の導体と、
    　前記第２の導体と前記回路基板とを接続する第２の外部接続端子とをさらに備える、請求項７に記載のフィルタ装置。
  9. 　前記第２の導体は、前記カバーおよび前記支持層を貫通し、前記第２の導電層と接する第２のビア導体である、請求項８に記載のフィルタ装置。
  10. 　前記フィルタ装置は、直列腕共振子および並列腕共振子を有するラダー型フィルタであり、
    　前記第１および第２の機能素子の各々は前記直列腕共振子を構成する、請求項１～９のいずれか１項に記載のフィルタ装置。
  11. 　前記絶縁層は、前記圧電性基板の前記表面上に、前記第１および第２の機能素子および前記第１の導電層を覆うように配置される、請求項１～１０のいずれか１項に記載のフィルタ装置。
  12. 　前記絶縁層の厚みは、前記支持層の厚みよりも薄い、請求項１～１１のいずれか１項に記載のフィルタ装置。
  13. 　圧電性基板と、
    　前記圧電性基板の表面に配置される第１および第２の機能素子と、
    　前記圧電性基板の前記表面に配置され、前記第１および第２の機能素子を接続する第１の導電層と、
    　前記圧電性基板の前記表面に対向して配置されるカバーと、
    　前記圧電性基板の前記表面と前記カバーとの間に配置され、前記圧電性基板と前記カバーとの間に、前記第１および第２の機能素子が収容される中空部を形成する支持層と、
    　前記圧電性基板と前記カバーとを接続する第１の導体とを備える、フィルタ装置。
  14. 　圧電性基板を準備する工程と、
    　前記圧電性基板の表面に、第１および第２の機能素子、前記第１および第２の機能素子を接続する第１の導電層、および前記第１の機能素子を外部接続端子に接続する第２の導電層とを配置する工程と、
    　少なくとも前記第１および第２の導電層上に絶縁層を形成する工程と、
    　前記第２の導電層上に位置する前記絶縁層を部分的に除去する工程と、
    　前記第１および第２の導電層上に支持層を形成する工程と、
    　前記支持層を貫通して前記第１の導電層上の前記絶縁層の一部表面を露出させる第１の孔部と、前記支持層を貫通して前記２の導電層の一部表面を露出させる第２の孔部を形成する工程と、
    　前記第１および第２の孔部に導体を充填することにより、第１および第２の導体をそれぞれ形成する工程とを備える、フィルタ装置の製造方法。
  15. 　前記第１および第２の導体の各々に前記外部接続端子を接続する工程とをさらに備える、請求項１４に記載のフィルタ装置の製造方法。
  16. 　前記支持層上に前記圧電性基板の前記表面に対向させてカバー層を配置する工程をさらに備え、
    　前記第１および第２の孔部を形成する工程では、前記カバー層および前記支持層を貫通して前記第１および第２の孔部を形成する、請求項１４または１５に記載のフィルタ装置の製造方法。
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