WO2018198325A1

WO2018198325A1 - ストレージシステム

Info

Publication number: WO2018198325A1
Application number: PCT/JP2017/016951
Authority: WO
Inventors: 健太郎島田; 山本　彰; 定広杉本
Original assignee: 株式会社日立製作所
Priority date: 2017-04-28
Filing date: 2017-04-28
Publication date: 2018-11-01
Also published as: JP6734824B2; JP2018190368A

Abstract

ストレージシステムは、第１のプロセッサ、第２のプロセッサ及び１以上の記憶デバイスを接続する、１以上のバックエンドスイッチを含む。各バックエンドスイッチは、第１のプロセッサから受信したフレームを参照して当該フレームの送付先を同定する。フレームの送付先が前記第２のプロセッサである場合、各バックエンドスイッチは、フレームに含まれ、第１のプロセッサのアドレス空間において第２のメモリ上の場所を特定する第１のアドレスを、第２のプロセッサのアドレス空間において第２のメモリ上の前記場所を特定する第２のアドレスに変換し、第２のアドレスを含む前記フレームを第２のストレージ制御部に送付する。

Description

ストレージシステム

　本発明は、ストレージシステムに関する。

　ストレージシステムは、一般にストレージ制御部と複数のランダムアクセス可能な不揮発記憶デバイスを有する。不揮発記憶デバイスは、例えば、ハードディスクドライブ（ＨＤＤ）又はソリッドステートドライブ（ＳＳＤ）である。両者が混在する例もある。

　ストレージシステムはこのような多数の記憶デバイスを備えるため、例えば、バックエンドスイッチで多数の記憶ドライブへの接続を集約して、ストレージ制御部に接続して制御する。例えば、特許文献１は、バックエンドスイッチを有するストレージシステムを開示する。

　またストレージシステムは、例えば、二つのストレージ制御部を備え、どちらか一方が動作を停止しても残った一方によりストレージシステムとしての動作を継続できるようにして、可用性を保つ。二つのストレージ制御部は、バックエンドスイッチとは異なる特別な通信路で接続され、種々の制御情報を交換する。特許文献１は、二つのストレージ制御部と、それらの間にバックエンドスイッチとは異なるバスを持つ構成を開示する。

　二つのストレージ制御部の間の通信路は、通信に係わるオーバーヘッドを抑制するため、ストレージ制御部が備えるプロセッサに直接接続し易い通信規格を使用する。このようなプロセッサに直接接続し易い通信規格の例は、プロセッサと入出力デバイスとの間の通信規格であるＰＣＩ　Ｅｘｐｒｅｓｓである。

　これに対して、バックエンドスイッチで集約される、ストレージ制御部と記憶デバイスとの間の通信規格としては、一般にＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）、Ｆｉｂｒｅ　Ｃｈａｎｎｅｌ、又はＳＡＳ（Ｓｅｒｉａｌ　Ａｔｔａｃｈｅｄ　ＳＣＳＩ）が用いられる。

　これらのストレージ制御部と記憶デバイスとの間の通信規格の通信路は、ストレージ制御部が備えるプロセッサに直接接続できず、ストレージ制御部の間の通信に使用するためには、専用のインターフェースを必要とする。

　例えば、特許文献２は、異なるストレージ制御部の間の通信を、バックエンドスイッチを介して行う技術を開示する。特許文献２に開示される技術は、バックエンドスイッチが備える共有記憶領域により、異なるストレージ制御部の間の通信を可能とする。

　またストレージ制御部と記憶デバイスの間の通信規格として、近年、ＰＣＩ　Ｅｘｐｒｅｓｓと互換性のあるＮＶＭ　Ｅｘｐｒｅｓｓも新しく用いられるようになってきた。

米国特許出願公開２００９／０２０４７４３号米国特許出願公開２００８／０１４７９３４号

　上述のように、従来技術を用いて構成されるストレージシステムは、二つのストレージ制御部の間の通信のため、ＰＣＩ　Ｅｘｐｒｅｓｓのようなストレージ制御部のプロセッサに接続し易い通信規格を用いる。このため、従来のストレージシステムは、特別な通信路を、ストレージ制御部の間に専用に必要とする。

　ＰＣＩ　Ｅｘｐｒｅｓｓは、プロセッサと入出力デバイスとの間の通信規格であり、二つのストレージ制御部の二つのプロセッサの間の通信について、なんら規定していない。よって、ＰＣＩ　Ｅｘｐｒｅｓｓを用いるだけでは、例え物理的な通信路をプロセッサに直接接続できたとしても、二つのプロセッサの間の通信手順が定まらないので、二つのプロセッサ間で通信を行うことはできない。

　一方、ストレージ制御部と、バックエンドスイッチで集約される記憶デバイスと、の間の通信規格は、このようなストレージ制御部の間の通信規格とは互換性がない。バックエンドスイッチ経由でのストレージ制御部間の通信は、困難である。例えば、特許文献２が開示する技術は、バックエンドスイッチの共有記憶領域、及び、ストレージ制御部による通信検知のための共有領域の定期的な検査を、必要とする。このように、バックエンドスイッチ経由でのストレージ制御部間の通信は特別な手段を必要とし、性能的なオーバーヘッドを生じさせる。

　ＰＣＩ　Ｅｘｐｒｅｓｓと互換性のあるＮＶＭ　Ｅｘｐｒｅｓｓは一つのストレージ制御部と記憶デバイスとの間の通信規格であり、二つのストレージ制御部の間での通信については、なんら規定していない。このため、ＮＶＭ　Ｅｘｐｒｅｓｓにより、二つのストレージ制御部の間の通信を行うことはできない。

　従って、二つのストレージ制御部の間に特別な専用通信路を必要とすることなく、ストレージ制御部と記憶デバイスの間を接続するバックエンドスイッチを介して、ストレージ制御部間の効率的な通信を可能とする技術が望まれる。特にバックエンドスイッチを介して、二つのストレージ制御部のプロセッサ間の通信を可能とする通信手順を定める技術が望まれる。

　本発明の一例は、第１のプロセッサと第１のメモリを含む第１のストレージ制御部と、第２のプロセッサと第２のメモリを含む第２のストレージ制御部と、１以上の記憶デバイスと、前記第１のプロセッサ、前記第２のプロセッサ及び前記１以上の記憶デバイスを接続する、１以上のバックエンドスイッチと、を含み、前記１以上のバックエンドスイッチのそれぞれは、前記第１のプロセッサから受信したフレームを参照して当該フレームの送付先を同定し、前記フレームの送付先が前記第２のプロセッサである場合、前記フレームに含まれ、前記第１のプロセッサのアドレス空間において前記第２のメモリ上の場所を特定する第１のアドレスを、前記第２のプロセッサのアドレス空間において前記第２のメモリ上の前記場所を特定する第２のアドレスに変換し、前記第２のアドレスを含む前記フレームを、前記第２のストレージ制御部に送付し、前記フレームの送付先が、前記１以上の記憶デバイスにおける第１の記憶デバイスである場合、前記フレームに含まれ、前記第１のプロセッサのアドレス空間において前記第１の記憶デバイスを特定する第３のアドレスを変換することなく、前記フレームを前記第１の記憶デバイスに送付する、ストレージシステムである。

　本発明の他の一例は、第１のプロセッサと第１のメモリを含む第１のストレージ制御部と、第２のプロセッサと第２のメモリを含む第２のストレージ制御部と、１以上の記憶デバイスと、前記第１のプロセッサ、前記第２のプロセッサ及び前記１以上の記憶デバイスを接続する、１以上のバックエンドスイッチと、を含み、前記１以上のバックエンドスイッチのそれぞれは、前記第１のプロセッサのアドレス空間における前記第１のメモリ上の第１の場所を特定する第４のアドレスと、前記第１のプロセッサのアドレス空間において前記第２のメモリ上の第２の場所を特定する第５のアドレスと、転送するデータ長と、を含むデータ転送指示を、前記第１のプロセッサから受信し、前記第５のアドレスを、前記第２のプロセッサのアドレス空間において前記第２のメモリ上の前記第２の場所を特定する第６のアドレスに変換し、前記第１のメモリ上の前記第１の場所と前記第２のメモリ上の前記第２の場所との間において、前記データ長の第１のデータを転送する、ストレージシステムである。

　本発明の一態様によれば、ストレージ制御部と記憶デバイスとの間を接続するバックエンドスイッチを介して、ストレージ制御部間の効率的な通信を可能とする。

図１は、ストレージシステムの構成例である。図２は、ストレージシステムの別の構成例である。図３Ａは、ストレージ制御部間で通信される、データ要求、データ返送、及びデータ送付のフレームの例を示す。図３Ｂは、バックエンドスイッチにおいて、プロセッサから送付されたフレームに付与されたアドレスに対してスイッチング動作を決定するスイッチング情報テーブルの例である。図３Ｃは、バックエンドスイッチがプロセッサからデータ送付またはデータ要求を受信した時の処理手順を示すフローチャートの例を示す図である。図４Ａは、スイッチング情報テーブルの例を示す。図４Ｂは、バックエンドスイッチが記憶デバイスからデータ送付またはデータ要求を受信した時の処理手順を示すフローチャートの例を示す図である。図５Ａは、第１のストレージ制御部が第２のストレージ制御部にデータを送信する処理のシーケンスの例を示す図である。図５Ｂは、第１のストレージ制御部が第２のストレージ制御部からデータを取得する処理のシーケンスの例を示す図である。図６Ａは、ストレージ制御部が記憶デバイスにデータを送信する処理のシーケンスの例を示す図である。図６Ｂは、ストレージ制御部が記憶デバイスからデータを取得する処理のシーケンスの例を示す図である。図７Ａは、記憶デバイスがストレージ制御部にデータを送信する処理のシーケンスの例を示す図である。図７Ｂは、記憶デバイスがストレージ制御部からデータを取得する処理のシーケンスの例を示す図である。図８Ａは、ストレージシステムで用いることのできるデータ転送指示のフレームフォーマット例である。図８Ｂは、バックエンドスイッチがストレージ制御部よりデータ転送指示を受信した時の処理手順を示すフローチャートの例を示す図である。図９Ａは、第１のストレージ制御部が第２のストレージ制御部にデータを送信する処理のシーケンスの別の例を示す図である。図９Ｂは、第１のストレージ制御部が第２のストレージ制御部からデータを取得する処理のシーケンスの別の例を示す図である。図１０は、バックエンドスイッチがプロセッサからデータ送付またはデータ要求を受信した時の処理手順を示すフローチャートの別の例を示す図である。図１１は、第１のストレージ制御部が第２のストレージ制御部にデータを送信する処理のシーケンスの別の例を示す図である。図１２は、バックエンドスイッチがストレージ制御部よりデータ転送指示を受信した時の処理手順を示すフローチャートの別の例を示す図である。図１３Ａは、第１のストレージ制御部が第２のストレージ制御部にデータを送信する処理のシーケンスの別の例を示す図である。図１３Ｂは、第１のストレージ制御部が第２のストレージ制御部からデータを取得する処理のシーケンスの別の例を示す図である。図１４は、バックエンドスイッチがストレージ制御部よりデータ転送指示を受信した時の処理手順を示すフローチャートの別の例を示す図である。図１５は、バックエンドスイッチがストレージ制御部よりデータ転送指示を受信した時の処理手順を示すフローチャートのまた更に別の例を示す図である。図１６は、第１のストレージ制御部が第２のストレージ制御部にデータを送信する処理のシーケンスの別の例を示す図である。図１７は、ストレージシステムと他のストレージシステムを接続する構成例である。図１８は、ストレージシステムと他のストレージシステムを接続する別の構成例である。図１９は、ストレージシステムの一つのストレージ制御部が上位装置から要求を受信した時の処理手順を示すフローチャートの例を示す図である。図２０は、ストレージ制御部が上位装置からデータ書込み要求を受信した場合の処理のシーケンスの例を示す図である。図２１は、ストレージシステムの一つのストレージ制御部が上位装置から要求を受信した時の処理手順を示すフローチャートの別の例を示す図である。図２２は、ストレージ制御部が上位装置からデータ書込み要求を受信した場合の処理のシーケンスのの別の例を示す図である。図２３は、ストレージシステムの一つのストレージ制御部が上位装置から要求を受信した時の処理手順を示すフローチャートの別の例を示す図である。図２４は、ストレージ制御部が上位装置からデータ書込み要求を受信した場合の処理のシーケンスのの別の例を示す図である。図２５は、ストレージシステムの一つのストレージ制御部が上位装置から要求を受信した時の処理手順を示すフローチャートの別の例を示す図である。図２６は、ストレージ制御部が上位装置からデータ書込み要求を受信した場合の処理のシーケンスのの別の例を示す図である。図２７は、バックエンドスイッチがプロセッサからデータ送付またはデータ要求を受信した時の処理手順を示すフローチャートの別の例を示す図である。図２８は、バックエンドスイッチがプロセッサからデータ送付またはデータ要求を受信した時の処理手順を示すフローチャートの別の例を示す図である。図２９は、第１のストレージ制御部が第２のストレージ制御部にデータを送信する処理のシーケンスの別の例を示す図である。

　以下、図面を参照しながら、本発明の幾つかの実施例を説明する。実施例は、ストレージシステムの冗長性を確保するためのストレージ制御部の間でのデータ通信制御を説明する。

　図１、図３Ａ～図７Ｂを用いて実施例１を説明する。図１は、実施例１に係るストレージシステムの構成例である。図１において、ストレージシステムは、二つのストレージ制御部１０３Ａと１０３Ｂを備える。ストレージ制御部１０３Ａは、プロセッサ１０１Ａ及びメモリ１０２Ａを含んで構成され、ストレージ制御部１０３Ｂは、プロセッサ１０１Ｂ及びメモリ１０２Ｂをんで構成される。プロセッサ１０１Ａと１０１Ｂは、バックエンドスイッチ１０４にそれぞれパス１０６Ａと１０６Ｂによって接続される。

　実施例１に係るストレージシステムは、記憶デバイス１０５Ａ～１０５Ｆを備え、記憶デバイス１０５Ａ～１０５Ｆは、バックエンドスイッチ１０４にそれぞれパス１０７Ａ～１０７Ｆによって接続される。なお、図１は、六つの記憶デバイス１０５Ａ～１０５Ｆを示すが、記憶デバイスの数は任意である。

　バックエンドスイッチ１０４の機能の一部又は全部は、例えば集積回路で設計する等によりハードウェアで実現してもよく、または、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。

　図３Ａは、ストレージ制御部間で通信される、データ要求、データ返送、及びデータ送のフレームの例を示す。各フレームは、一つのユニットとして送付されてもよく、パケットに分割して送付されてもよい。図３Ｂはフレームフォーマットの一例を示し、他のフォーマット、例えばＰＣＩ　Ｅｘｐｒｅｓｓで用いられるパケットフォーマットが使用されてもよい。

　データ要求のフレーム３３１は、先頭フィールドにおいて、データ要求を表す番号（図３Ａの例において「０」）を示す。次のフィールドは、複数のデータ要求フレームを区別するタグ番号(t)を示す。一般に、タグ番号は、一つのデータ要求に関してデータ返送が行われる前に次のデータ要求を送付することを可能とする。

　次のフィールドは、データ長を示す。データ長は、例えば、バイト単位、又は、所定サイズのデータブロック数で表わされる。次のフィールドは、要求先アドレスを示す。要求先アドレスは、要求先ストレージ制御部におけるプロセッサが使用するアドレス空間のアドレスを示す。要求先アドレスは、要求元ストレージ制御部におけるプロセッサが使用するアドレス空間のアドレスから、要求先ストレージ制御部におけるプロセッサが使用するアドレスに、バックエンドスイッチ１０４によって変換される。

　データ返送のフレーム３３２は、先頭フィールドにおいて、データ返送を表す番号(図３Ａの例において「１」)を示す。次のフィールドは、データ要求のフレームに付けられたタグ番号を示し、いずれのデータ要求に対するデータ返送かを同定する。次のフィールドは、データ長を示す。最後のフィールドは、返送されるデータを格納する。

　データ送付のフレーム３３３は、先頭フィールドにおいて、データ送付を表す番号(図３Ｂの例において「２」)を示す。次のフィールドは、データ長を示す。次のフィールドは、送付先アドレスを示す。送付先アドレスは、送付先ストレージ制御部におけるプロセッサが使用するアドレス空間のアドレスを示す。送付先アドレスは、送付元ストレージ制御部におけるプロセッサが使用するアドレス空間のアドレスから、送付先ストレージ制御部におけるプロセッサが使用するアドレスに、バックエンドスイッチ１０４によって変換される。最後のフィールドは、送付するデータを格納する。

　図３Ｂは、バックエンドスイッチ１０４において、プロセッサ１０１Ａから送付されたフレームに付与されたアドレスに対してスイッチング動作を決定するスイッチング情報テーブル３５０の例である。図３Ｂにおいて、アドレスは１６進数で表記されている。

　プロセッサ１０１Ａが使用するアドレス空間において、異なるアドレス範囲が異なるデバイス（メモリ、プロセッサ（メモリ）及び記憶デバイス）に割り当てられている。図３Ｂの例において、アドレス００００～００ｆｆは、プロセッサ１０１Ａがメモリ１０２Ａに割り当てたアドレスである。このアドレス領域におけるアドレスを持つフレームは、プロセッサ１０１Ａからバックエンドスイッチ１０４に送付されることはない。プロセッサ１０１Ａは、直接にメモリ１０２Ａへアクセスする。

　アドレス０１００以降のアドレスを付与されたフレームが、プロセッサ１０１Ａからバックエンドスイッチ１０４に到着する。例えば、アドレス０１８０の行き先は、プロセッサ１０１Ｂ（メモリ１０２Ｂ）であり、パス１０６Ｂへ送付される。後述するように、バックエンドスイッチ１０４は、プロセッサ１０１Ｂ（メモリ１０２Ｂ）へのフレームの宛先アドレスを変換する。図３Ｂの例において、プロセッサ１０１Ａのアドレス０１８０はプロセッサ１０１Ｂのアドレス００８０に変換される。

　プロセッサ１０１Ａから送付されたフレームに付与されたアドレスが０２２０であれば、行き先は記憶デバイス１０５Ｃと判定され、フレームは、記憶デバイス１０５ｃに接続されるパス１０７ｃに向けて送付される。後述するように、記憶デバイスへのフレームは、バックエンドスイッチ１０４によるアドレス変換を受けない。

　プロセッサ１０１Ｂから受信したフレームのスイッチングも、同様構成のスイッチング情報テーブルを参照する。行き先がプロセッサ１０１Ａ（メモリ１０２Ａ）のフレームは、上記アドレス変換を受け、記憶デバイスへのフレームは、上記アドレス変換を受けない。後述するバックエンドスイッチ１０４がプロセッサ１０１Ａまたはプロセッサ１０１Ｂよりデータ転送指示を受信してアドレス変換する構成においても、同様構成のアドレス変換情報及び行き先情報を保持するスイッチング情報テーブルが使用される。

　図３Ｃは、バックエンドスイッチ１０４がプロセッサ１０１Ａよりデータ送付またはデータ要求を受信した場合の処理手順を示すフローチャートの例である。バックエンドスイッチ１０４が、プロセッサ１０１Ｂからデータ送付またはデータ要求を受信した時の処理手順も同様である。その場合、図３Ｃにおけるプロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられる。

　ステップ３００において、バックエンドスイッチ１０４は、プロセッサ１０１Ａよりデータ送付またはデータ要求を受信する。ステップ３０１において、バックエンドスイッチ１０４は、送付先アドレスまたは要求先アドレス（宛先アドレス）及びスイッチング情報テーブル３５０を参照して、当該データ送付またはデータ要求の行き先を判定する。行き先がプロセッサ１０１Ｂである場合（３０１：プロセッサ１０１Ｂ）、バックエンドスイッチ１０４は、ステップ３０２に進む。ステップ３０２において、バックエンドスイッチ１０４は、プロセッサ１０１Ｂへの経路を選択する。この経路は、図１のパス１０６Ｂに相当する。

　ステップ３０３において、バックエンドスイッチ１０４は、受信したデータ送付またはデータ要求の宛先アドレスを、スイッチング情報テーブル３５０を参照して変換する。変換前のアドレスは、プロセッサ１０１Ａが使用するアドレス空間のアドレスであり、変換後のアドレスは、プロセッサ１０１Ｂが使うアドレス空間におけるアドレスである。

　プロセッサ１０１Ａとプロセッサ１０１Ｂは互いに独立であり、それぞれが使用するアドレス空間及びメモリ内の場所を特定するアドレスは、各々独立に定められる。このため、スイッチング情報テーブル３５０により定義される所定の規則に従って互いのアドレスを変換することで、プロセッサ（メモリ）間のデータ転送が可能となる。

　次にステップ３０４において、バックエンドスイッチ１０４は、プロセッサ１０１Ｂに当該データまたはデータ要求を送付して、終了する。

　ステップ３０１において、行き先が記憶デバイス１０５Ａ～１０５Ｆのいずれかであれば（３０１：記憶デバイス１０５Ａ～１０５Ｆ）、バックエンドスイッチ１０４は、ステップ３０５に進む。ステップ３０５において、バックエンドスイッチ１０４は、該記憶デバイス１０５Ａ～１０５Ｆへのパス１０７Ａ～１０７Ｆのいずれか一つを選択する。次にステップ３０６で、バックエンドスイッチ１０４は、該データ送付またはデータ要求を、該記憶デバイスに送付して、終了する。

　次に、バックエンドスイッチ１０４が記憶デバイス１０５Ａ～１０５Ｆよりデータ送信またはデータ要求を受信した場合の処理を説明する。記憶デバイス１０５Ａ～１０５Ｆは、プロセッサ１０１Ａまたは１０１Ｂよりフレームを受信し、指定されたデータを読み書きする。さらに、記憶デバイス１０５Ａ～１０５Ｆは、特定の動作を指示するコマンドコードをエンコードした特殊なデータパターンを受信して、指示された動作を行う。

　記憶デバイス１０５Ａ～Ｆ１０５は、バックエンドスイッチ１０４に対して、フレームを送付する。例えば、記憶デバイス１０５Ａ～１０５Ｆより受信するフレームの送付先は、バックエンドスイッチ１０４において、記憶デバイス１０５Ａ～１０５Ｆそれぞれに対して予め定められている。送付先は、例えば、プロセッサ１０１Ａ又はプロセッサ１０１Ｂである。

　バックエンドスイッチ１０４は、予め定められた設定に従って、記憶デバイス１０５Ａ～１０５Ｆより受信したデータフレームを、プロセッサ１０１Ａへのパス１０６Ａ又はプロセッサ１０１Ｂへのパス１０６Ｂへ向けて送付するようにスイッチングを行う。

　これに代えて、バックエンドスイッチ１０４は、スイッチング情報テーブルを用いて、記憶デバイス１０５Ａ～１０５Ｆより受信したデータフレームに付与されたアドレスに基づいて、スイッチング動作を行ってもよい。

　図４Ａは、スイッチング情報テーブル４５０の例を示す。スイッチング情報テーブル４５０は、記憶デバイスのアドレス空間におけるアドレス範囲、行き先、及びプロセッサのアドレス空間におけるアドレス範囲の関係を定義する。

　バックエンドスイッチ１０４は、記憶デバイスより、例えばアドレス０４４０が付与されたデータフレームを受信する。バックエンドスイッチ１０４は、当該データフレームをパス１０６Ａへ向けて送付するように、スイッチングを行う。バックエンドスイッチ１０４は、アドレス０４４０を、プロセッサ１０１Ａがメモリ１０２Ａをアクセスするのに用いるアドレス００４０に変換する。これにより、プロセッサ１０１Ａがメモリ１０２Ａを正しくアクセスできる。

　また、バックエンドスイッチ１０４は、例えばアドレス０５６０が付与されたデータフレームを記憶デバイスより受信すると、当該データフレームをパス１０６Ｂに向けて送付するようにスイッチングを行う。バックエンドスイッチ１０４は、アドレス０５６０を、アドレス００６０に変換する。

　図４Ｂは、バックエンドスイッチ１０４が記憶デバイス１０５Ａ～１０５Ｆよりデータ送付またはデータ要求を受信した場合の処理手順を示すフローチャートの例である。ステップ４００において、バックエンドスイッチは、記憶デバイス１０５Ａ～１０５Ｆの一つより、データ送付またはデータ要求を受信する。

　ステップ４０１において、バックエンドスイッチ１０４は、当該データ送付またはデータ要求の行き先を判定する。判定方法は、上述の通りである。行き先がプロセッサ１０１Ａである場合（４０１：プロセッサ１０１Ａ）、バックエンドスイッチは、ステップ４０２に進む。ステップ４０２において、バックエンドスイッチ１０４は、プロセッサ１０１Ａへの経路を選択する。この経路は図１におけるパス１０６Ａに相当する。

　次に、バックエンドスイッチ１０４は、ステップ４０３に進み、選択した経路を用いて、当該データ送付またはデータ要求を、プロセッサ１０１Ａに送付して、処理を終了する。

　ステップ４０１において、行き先がプロセッサ１０１Ｂであれば（４０１：プロセッサ１０１Ｂ）、バックエンドスイッチ１０４は、ステップ４０４に進む。ステップ４０４において、バックエンドスイッチ１０４は、プロセッサ１０１Ｂへの経路を選択する。この経路は図１では、パス１０６Ｂに相当する。次に、バックエンドスイッチ１０４は、ステップ４０３に進み、選択した経路を用いて、当該データ送付またはデータ要求を、プロセッサ１０１Ｂに送付して、処理を終了する。

　図５Ａ及び５Ｂは、それぞれ、ストレージ制御部１０３Ａがストレージ制御部１０３Ｂにデータを送信する処理のシーケンス例、及びストレージ制御部１０３Ａがストレージ制御部１０３Ｂからデータを取得する処理のシーケンス例を示す。

　なお、ストレージ制御部１０３Ｂがストレージ制御部１０３Ａにデータを送信する、またはストレージ制御部１０３Ａからデータを取得する処理のシーケンスも同様である。その場合、図５Ａ及び５Ｂにおいて、ストレージ制御部１０３Ａとストレージ制御部１０３Ｂとが入れ替えられ、プロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられ、メモリ１０２Ａとメモリ１０２Ｂとが入れ替えられる。

　図５Ａにおいて、ステップ５０１で、プロセッサ１０１Ａはメモリ１０２Ａよりデータを取得する。次にステップ５０２において、プロセッサ１０１Ａは、取得したデータにプロセッサ１０１Ａがメモリ１０２Ｂ上の場所を識別するアドレスＡを付与して、バックエンドスイッチ１０４に送付する。アドレスＡは、プロセッサ１０１Ａのアドレス空間において、メモリ１０２Ｂ上の特定の場所を識別する。

　なお、ステップ５０１及び５０２は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてよく、それらの全部又は一部は、ソフトウェアの指示により動作する、プロセッサ１０１内に実装された機能ハードウェア（回路）により実行されてもよい。

　例えば、ソフトウェアは、メモリ１０２Ａ上のデータの場所を識別するアドレス、メモリ１０２Ｂ上の場所を識別するアドレスＡ、送付するデータの長さを指定する。機能ハードウェアは、指定されたメモリ１０２Ａ上のアドレスから、指定された長さのデータを読み出し、当該データ及び指定された送付先アドレス含むフレームを生成して、バックエンドスイッチ１０４に送付する。

　ステップ５０３において、バックエンドスイッチ１０４は、スイッチング情報テーブル３５０を参照し、アドレスＡをプロセッサ１０１Ｂがメモリ１０２Ｂ上の場所を識別するのに使用するアドレスＢに変換して、プロセッサ１０１Ｂに送付する。アドレスＡをアドレスＢに変換する理由は、図３Ｃのステップ３０３において説明した通りである。

　プロセッサ１０１Ｂは、アドレスＢが付与されたフレームをバックエンドスイッチ１０４より受信する。ステップ５０４において、プロセッサ１０１Ｂは、アドレスＢに従ってメモリ１０２Ｂにデータを格納する。ステップ５０４は、プロセッサ１０１Ｂ上で動作するソフトウェアによって実行されてもよい。バックエンドスイッチ１０４からアドレスＢが付与されたデータを受信すると自動的にアドレスＢに従ってメモリ１０２Ｂに格納する機能ハードウェア（回路）が、プロセッサ１０１Ｂに実装されていてもよい。

　図５Ｂを参照して、ステップ５１１で、プロセッサ１０１Ａは、プロセッサ１０１Ａのアドレス空間においてメモリ１０２Ｂ上の場所を識別するアドレスＣを付与して、データ要求をバックエンドスイッチ１０４に送付する。ステップ５１１は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。

　例えば、プロセッサ１０１Ａ上で動作するソフトウェアは、メモリ１０２Ｂ上の場所を識別するアドレスＣ、取得したデータを格納するメモリ１０２Ａ上の場所、取得するデータの長さを指定する。機能ハードウェアは、指定された情報を含むデータ要求を生成し、送付する。

　バックエンドスイッチ１０４は、プロセッサ１０１ＡよりアドレスＣが付与されたデータ要求を受信する。ステップ５１２において、バックエンドスイッチ１０４は、アドレスＣをプロセッサ１０１Ｂがメモリ１０２Ｂ上の場所を識別するのに使用するアドレスＤに変換して、データ要求をプロセッサ１０１Ｂに送付する。アドレスＣをアドレスＤに変換する理由は、図３Ｃのステップ３０３において説明した通りである。

　プロセッサ１０１Ｂは、バックエンドスイッチ１０４よりアドレスＤが付与されたデータ要求を受信する。ステップ５１３において、プロセッサ１０１Ｂは、アドレスＤに従って、メモリ１０２Ｂよりデータを取得する。ステップ５１４において、プロセッサ１０１Ｂは、メモリ１０２Ｂより取得したデータをバックエンドスイッチ１０４に返送する。

　ステップ５１３及び５１４は、プロセッサ１０１Ｂ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ｂに実装された機能ハードウェア（回路）により実行されてもよい。バックエンドスイッチ１０４からアドレスＤが付与されたデータ要求を受信すると、機能ハードウェアは、例えば、自動的にアドレスＤに従ってメモリ１０２Ｂからデータを取得して、バックエンドスイッチ１０４に返送する。

　バックエンドスイッチ１０４は、プロセッサ１０１Ｂより、ステップ５１２で送付したデータ要求に対して返送されたデータを受信する。ステップ５１５において、バックエンドスイッチ１０４は、返送されたデータを、更にプロセッサ１０１Ａに返送する。

　プロセッサ１０１Ａは、バックエンドスイッチ１０４よりステップ５１１で送付したデータ要求に対するデータの返送を受信する。ステップ５１６において、プロセッサ１０１Ａは、返送されたデータをメモリ１０２Ａに格納する。ステップ５１６は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。例えば、機能ハードウェアは、バックエンドスイッチ１０４からデータの返送を受信すると、自動的にメモリ１０２Ａに格納する。

　図６Ａは、ストレージ制御部１０３Ａが記憶デバイス１０５Ａ～１０５Ｆへデータを送信する処理のシーケンスの例である。以下の説明は、ストレージ制御部１０３Ｂも適用できる。この場合、ストレージ制御部１０３Ａ、プロセッサ１０１Ａ及びメモリ１０２Ａは、それぞれ、ストレージ制御部１０３Ｂ、プロセッサ１０１Ｂ及びメモリ１０２Ｂに置き換えられる。この点は、図６Ｂの説明について同様である。

　ステップ６０１において、プロセッサ１０１Ａはメモリ１０２Ａよりデータを取得する。次にステップ６０２において、プロセッサ１０１Ａは、取得したデータを、記憶デバイス１０５Ａ～１０５Ｆのいずれに送付するかの指定を付与して、バックエンドスイッチ１０４に送付する。

　ステップ６０１及び６０２は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてもよく、それらの全部又は一部は、プロセッサ１０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。例えば、ソフトウェアは、メモリ１０２Ａ上のデータ取得する場所、送付先記憶デバイス、及び送付するデータ長を指定し、機能ハードウェアは、指定された情報に従って動作する。

　バックエンドスイッチ１０４は、プロセッサ１０１Ａより記憶デバイスに送付するデータを受信する。ステップ６０３において、バックエンドスイッチ１０４は、受信したデータに付与された送付先記憶デバイスの指定に従って、当該データを記憶デバイス１０５Ａ～１０５Ｆの一つに送付する。

　図６Ｂは、ストレージ制御部１０３Ａが記憶デバイス１０５Ａ～１０５Ｆよりデータを取得する処理のシーケンスの例である。ステップ６１１で、プロセッサ１０１Ａは、記憶デバイス１０５Ａ～１０５Ｆのいずれからデータを取得するかの指定を付与して、データ要求をバックエンドスイッチ１０４に送付する。ステップ６１１は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。例えば、ソフトウェアは、どの記憶デバイスのどこからデータを取得するか、取得したデータを格納するメモリ１０２Ａ上の場所、及び取得するデータ長さを指定する。機能ハードウェアは、指定された情報に従って動作する。

　バックエンドスイッチ１０４は、プロセッサ１０１Ａよりどの記憶デバイスのどこからデータを取得するかの指定が付与されたデータ要求を受信する。ステップ６１２において、バックエンドスイッチ１０４は、当該データ要求を指定された記憶デバイスに送付する。

　記憶デバイスは、バックエンドスイッチ１０４からデータ要求を受信すると、ステップ６１３において、要求されたデータをバックエンドスイッチ１０４に返送する。

　ステップ６１２で送付したデータ要求に対して、記憶デバイスよりデータがバックエンドスイッチ１０４に返送される。ステップ６１４において、バックエンドスイッチ１０４は、当該データ要求送付元のプロセッサ１０１Ａに返送されたデータを更に返送する。

　ステップ６１１でバックエンドスイッチ１０４に送付したデータ要求に対してデータが返送さると、ステップ６１５において、プロセッサ１０１Ａは、返送されたデータをメモリ１０２Ａに格納する。ステップ６１５は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。機能ハードウェアは、バックエンドスイッチ１０４からデータの返送を受信すると、自動的にメモリ１０２Ａに格納する。

　図７Ａは、記憶デバイス１０５Ａ～１０５Ｆの一つがメモリ１０２Ａにデータを送付する処理のシーケンスの例である。以下の説明は、メモリ１０２Ｂにも適用できる。その場合、プロセッサ１０１Ａ及びメモリ１０２Ａは、それぞれ、プロセッサ１０１Ｂ及びメモリ１０２Ｂに置き換えられる。この点は、図７Ｂの説明に同様である。

　図７Ａにおいて、記憶デバイス１０５Ａ～１０５Ｆの一つは、ステップ７０１で、メモリ１０２Ａ上の場所を指定して、バックエンドスイッチ１０４にデータを送付する。このデータの送付は、例えば図３Ａに示したデータ送付のフレーム３３３を用いる。

　バックエンドスイッチ１０４は、記憶デバイス１０５Ａ～１０５Ｆの一つよりデータを受信すると、ステップ７０２において、指定されたメモリがメモリ１０２Ａかメモリ１０２Ｂかに従って、受信したデータをメモリ１０２Ａまたは１０２Ｂ上の場所の指定と共にプロセッサ１０１Ａまたは１０１Ｂに送付する。本例において、指定されたメモリは１０２Ａである。

　なお、指定されるメモリがメモリ１０２Ａであるかメモリ１０２Ｂであるかは、先に説明したように、記憶デバイス１０５Ａ～１０５Ｆそれぞれに対し予め定められていてもよい。バックエンドスイッチ１０４は、図４Ａに示したスイッチング情報テーブル４５０を用いて、記憶デバイス１０５Ａ～１０５Ｆより受信したデータフレームに付与されたアドレスに基づいて、決定してもよい。この場合、図４Ａで説明したように、バックエンドスイッチ１０４は、記憶デバイス１０５Ａ～１０５Ｆより受信したデータ送付のフレームに含まれる送付先アドレスを、スイッチング情報テーブル４５０の情報を用いて、プロセッサ１０１Ａが使用するアドレス空間のアドレスに変換する。

　プロセッサ１０１Ａは、バックエンドスイッチ１０４よりデータを受信すると、ステップ７０３において、指定されたメモリ１０２Ａ上の場所に受信したデータを格納する。ステップ７０３は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてもよく、処理を行っても良いし、プロセッサ１０１Ａまたは１０１Ｂに、バックエンドスイッチ１０４からデータを受信すると、自動的にメモリ１０２Ａまたは１０２Ｂに格納するハードウェアの機能を設けても良い。

　図７Ｂは、記憶デバイス１０５Ａ～１０５Ｆの一つがメモリ１０２Ａよりデータを取得する処理のシーケンスの例である。記憶デバイス１０５Ａ～１０５Ｆの一つは、ステップ７１１で、データを取得するメモリ１０２Ａ上の場所を指定して、バックエンドスイッチ１０４にデータ要求を送付する。このデータ要求の送付は、例えば図３Ａに示したデータ要求のフレーム３３１を用いる。

　バックエンドスイッチ１０４は、ステップ７１２において、指定されたメモリがメモリ１０２Ａかメモリ１０２Ｂかに従って、受信したデータ要求を、メモリ１０２Ａまたは１０２Ｂ上の場所の指定と共に、プロセッサ１０１Ａまたは１０１Ｂに送付する。本例において、メモリ１０２Ａが指定されている。

　なお、指定されるメモリがメモリ１０２Ａであるかメモリ１０２Ｂであるかは、ステップ７０２の説明と同じく、記憶デバイス１０５Ａ～１０５Ｆそれぞれに対し予め定められていてもよい。バックエンドスイッチ１０４は、図４Ａに示したスイッチング情報テーブル４５０を用いて、記憶デバイス１０５Ａ～１０５Ｆより受信したデータフレームに付与されたアドレスに基づいて、決定してもよい。この場合、図４Ａで説明したように、バックエンドスイッチ１０４は、記憶デバイス１０５Ａ～１０５Ｆより受信したデータ送付のフレームに含まれる送付先アドレスを、スイッチング情報テーブル４５０の情報を用いて、プロセッサ１０１Ａが使用するアドレス空間のアドレスに変換する。

　プロセッサ１０１Ａは、バックエンドスイッチ１０４からデータ要求を受信すると、ステップ７１３において、指定されたメモリ１０２Ａ上の場所からデータを取得する。プロセッサ１０１Ａは更に、ステップ７１４において、メモリ１０２Ａより取得したデータをバックエンドスイッチ１０４に返送する。

　ステップ７１３及び７１４は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。に、バックエンドスイッチ１０４からデータ要求を受信すると、機能ハードウェアは、自動的に指定されたメモリ１０２Ａ上の場所に従ってメモリ１０２Ａからデータを取得して、バックエンドスイッチ１０４に返送する。

　バックエンドスイッチ１０４は、ステップ７１２で送付したデータ要求に対して、プロセッサ１０１Ａからデータが返送されてくると、ステップ７１５で、更に当該データを、ステップ７１１でデータ要求を送付してきた記憶デバイス１０５Ａ～１０５Ｆの一つに返送する。

　上述のように、実施例１において、互換性のある通信規格が、ストレージ制御部間の通信及びストレージ制御部と記憶デバイスとの間の通信に適用される。実施例１によって、ストレージ制御部１０３Ａと１０３Ｂは、バックエンドスイッチ１０４を用いて互いに通信を行うことができる。

　例えば、図１に図示されない上位装置から記憶デバイス１０５Ａ～１０５Ｆに書き込むためのデータを受信した場合、ストレージ制御部１０３Ａ、１０３Ｂは、バックエンドスイッチ１０４を介して当該データを二重化することができる。記憶デバイス１０５Ａ～１０５Ｆへの書込みが完了しなくとも充分な信頼性と可用性を確保することができるので、記憶デバイス１０５Ａ～１０５Ｆへ書き込む前に上位装置に書込み完了を通知することが可能である。更にバックエンドスイッチ１０４に、共有記憶領域は不要である。

　次に図２～図７Ｂを用いて本発明の実施例２を説明する。図２は、実施例２に係るストレージシステムの構成例である。図２において、ストレージシステムは、二つのストレージ制御部２０３Ａ、２０３Ｂを備える。ストレージ制御部２０３Ａは、プロセッサ２０１Ａ及びメモリ２０２Ａを含んで構成される。ストレージ制御部２０３Ｂは、プロセッサ２０１Ｂ及びメモリ２０２Ｂを含んで構成される。

　実施例２に係わるストレージシステムは、二つの互いに独立なバックエンドスイッチ２０４Ａと２０４Ｂを備える。プロセッサ２０１Ａは、バックエンドスイッチ２０４Ａ及び２０４Ｂそれぞれに、パス２０６Ａ及び２０８Ａによって接続される。プロセッサ２０１Ｂは、バックエンドスイッチ２０４Ａ及び２０４Ｂそれぞれに、パス２０６Ｂ及び２０８Ｂによって接続される。

　実施例２に係るストレージシステムは、記憶デバイス２０５Ａ～２０５Ｆを備える。記憶デバイス２０５Ａ～２０５Ｆは、バックエンドスイッチ２０４Ａにそれぞれパス２０７Ａ～２０７Ｆによって接続される。記憶デバイス２０５Ａ～２０５Ｆは、バックエンドスイッチ２０４Ｂにそれぞれパス２０９Ａ～２０９Ｆによって接続される。

　プロセッサ２０１Ａ及び２０１Ｂは、バックエンドスイッチ２０４Ａまたは２０４Ｂのどちらか一方のみを用いても、すべての記憶デバイス２０５Ａ～２０５Ｆ及び他方のプロセッサ２０１Ｂ及び２０１Ａに接続される。

　この構成により、バックエンドスイッチ２０４Ａ及び２０４Ｂの一方が動作を停止しても、またはバックエンドスイッチ２０４Ａ及び２０４Ｂへのパスのいずれかが切断されても、プロセッサ２０１Ａ及び２０１Ｂとの間の通信、及びプロセッサ２０１Ａまたは２０１Ｂと記憶デバイス２０５Ａ～２０５Ｆの間の通信をすべて継続できる。これによりシステムの可用性を高めることができる。

　なお、図２は、六つの記憶デバイスは２０５Ａ～２０５Ｆを示すが、記憶デバイスの数に任意である。

　実施例２に係わるストレージシステムに対して、実施例１における図３Ａ～図７Ｂの説明が適用できる。実施例２においては、ストレージ制御部１０３Ａ、１０３Ｂ、プロセッサ１０１Ａ、１０１Ｂ、メモリ１０２Ａ、１０２Ｂは、それぞれ、ストレージ制御部２０３Ａ、２０３Ｂ、プロセッサ２０１Ａ、２０１Ｂ、メモリ２０２Ａ、２０２Ｂに、置き換えられる。また、バックエンドスイッチ１０４は、バックエンドスイッチ２０４Ａまたは２０４Ｂに置き換えられ、記憶デバイス１０５Ａ～１０５Ｆは、記憶デバイス２０５Ａ～２０５Ｆに置き換えられる。

　よって、実施例１と同じく、ストレージ制御部２０３Ａと２０３Ｂは、バックエンドスイッチ２０４Ａまたは２０４Ｂを用いて互いに通信を行うことができる。例えば図２に図示されない上位装置から記憶デバイス２０５Ａ～２０５Ｆに書き込むためのデータを受信した場合、ストレージ制御部２０３Ａ、２０３Ｂは、バックエンドスイッチ２０４Ａまたは２０４Ｂを介して当該データを二重化することができる。

　以上により、記憶デバイス２０５Ａ～２０５Ｆへの書込みが完了しなくとも充分な信頼性と可用性を確保することができるので、記憶デバイス２０５Ａ～２０５Ｆへ書き込む前に上位装置に書込み完了を通知することが可能である。更にバックエンドスイッチ２０４Ａまたは２０４Ｂには、共有記憶領域は不要である。

　図１、図４Ａ、図４Ｂ、図６Ａ～図９Ｂ、図２７を用いて実施例３を説明する。実施例３において、図１、図４Ａ、図４Ｂ、図６Ａ～図７Ｂの説明は、実施例１と同じである。

　図２７は、バックエンドスイッチ１０４がプロセッサ１０１Ａよりデータ送付またはデータ要求を受信した場合の処理手順を示すフローチャートの例である。バックエンドスイッチ１０４がプロセッサ１０１Ｂからデータ送付またはデータ要求を受信した時の処理手順も同じである。その場合、図２７でプロセッサ１０１Ａは、プロセッサ１０１Ｂに置き換えられる。

　バックエンドスイッチ１０４が、ステップ２７００で、プロセッサ１０１Ａよりデータまたはデータ要求を受信する。ステップ２７０１で、バックエンドスイッチ１０４は、記憶デバイス１０５Ａ～１０５Ｆへのパス１０７Ａ～１０７Ｆの対象となる一つを選択する。次にステップ２７０２で、バックエンドスイッチ１０４は、該データ送付またはデータ要求を、該記憶デバイスに送付して、処理を終了する。

　図８Ａは、実施例３に係るストレージシステムで用いることのできるデータ転送指示のフレームフォーマット例である。第１のフォーマットのデータ転送指示８５１は、プロセッサ１０１Ａからバックエンドスイッチ１０４への、データ転送指示である。データ転送指示８５１は、データ転送方向を指定する。先頭フィールドは、転送方向を指定する。転送方向は、例えば０または１で表わされる。例えば、０はプロセッサ１０１Ａからプロセッサ１０１Ｂにデータを転送することを示す。１は、プロセッサ１０１Ｂからプロセッサ１０１Ａにデータを転送することを示す。

　次のフィールドは、転送するデータ長を示す。さらに次のフィールドは、プロセッサ１０１Ａのアドレス空間におけるメモリ１０２Ａ上のアドレスを示す。最後のフィールドは、プロセッサ１０１Ａのアドレス空間において設定された、プロセッサ１０１Ｂのメモリ１０２Ｂ上のアドレスを示す。

　データ転送指示８５１は、データ転送方向を指定する情報をおく必要があるが、例えばアドレス変換を行うのは常に、最後においたプロセッサ１０１Ａが設定したプロセッサ１０１Ｂのメモリ１０２上のアドレスであるので、バックエンドスイッチ１０４内にアドレス変換機能を容易に設けることができる。

　第２のフォーマットのデータ転送指示８５２は、転送元アドレスと転送先アドレスを指定することによって、転送方向を示す。転送方向のフィールドが不要である。先頭フィールドは、データ長を示す。次のフィールドは、転送元アドレスを示す。最後のフィールドは、転送先アドレスを示す。

　図８Ｂは、バックエンドスイッチ１０４がプロセッサ１０１Ａよりデータ転送指示を受信した場合の処理の手順を示すフローチャートの例である。バックエンドスイッチ１０４がプロセッサ１０１Ｂからデータ転送指示を受信した場合の処理手順も同じである。その場合、以下の説明において、プロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられれ、メモリ１０２Ａとメモリ１０２Ｂとが入れ替えられる。

　図８Ｂを参照して、バックエンドスイッチ１０４は、ステップ８００で、プロセッサ１０１Ａよりデータ転送指示を受信する。次にステップ８０１で、バックエンドスイッチ１０４は、受信したデータ転送指示の転送方向を判定する。転送方向がメモリ１０２Ａからメモリ１０２Ｂへの転送であれば（８０１：メモリ１０２Ａからメモリ１０２Ｂへ転送）、処理は、ステップ８０２へ進む。

　ステップ８０２において、バックエンドスイッチ１０４は、メモリ１０２Ａより転送するデータを取得する。次にステップ８０３において、バックエンドスイッチ１０４は、プロセッサ１０１Ａがデータ転送指示において指定した転送先のアドレスを、プロセッサ１０１Ｂが使用するアドレスに変換する。スイッチング情報テーブル３５０が参照される。プロセッサ１０１Ａとプロセッサ１０１Ｂは互いに独立したプロセッサであり、それぞれが使用するメモリの場所を特定するアドレスについては、各々独立に定められる。このため、本実施例も、所定の規則に従って、お互いのアドレスを変換する。

　最後にステップ８０４において、バックエンドスイッチ１０４は、変換したアドレスに従って、メモリ１０２Ｂにメモリ１０２Ａより取得したデータを書き込んで、処理を終了する。

　ステップ８０１において、転送方向がメモリ１０２Ｂからメモリ１０２Ａへの転送であれば（８０１：メモリ１０２Ｂからメモリ１０２Ａへ転送）、処理は、ステップ８０５に進む。

　ステップ８０５において、バックエンドスイッチ１０４は、ステップ８０３と同じく、プロセッサ１０１Ａが指定した転送元のアドレスを、プロセッサ１０１Ｂが使うアドレスに変換する。次にステップ８０６において、バックエンドスイッチ１０４は、変換したアドレスに従って、メモリ１０２Ｂよりデータを取得する。最後にステップ８０７において、バックエンドスイッチ１０４は、メモリ１０２Ｂより取得したデータをメモリ１０２Ａに書き込んで、処理を終了する。

　図９Ａは、図８Ｂのフローチャートで示した処理手順に従って、ストレージ制御部１０３Ａがストレージ制御部１０３Ｂにデータを送付する処理のシーケンスの例である。図９Ｂは、ストレージ制御部１０３Ａがストレージ制御部１０３Ｂよりデータを取得する処理のシーケンスの例である。

　なお、ストレージ制御部１０３Ｂがストレージ制御部１０３Ａにデータを送付するまたはストレージ制御部１０３Ａからデータを取得する処理のシーケンスも同様となる。その場合、図９Ａ及び９Ｂにおいて、ストレージ制御部１０３Ａ、プロセッサ１０１Ａ、メモリ１０２Ａが、それぞれ、ストレージ制御部１０３Ｂ、プロセッサ１０１Ｂ、メモリ１０２Ｂと入れ替えられる。

　図９Ａを参照して、ステップ９０１で、プロセッサ１０１Ａは、転送先のメモリ１０２Ｂ上の場所を識別するアドレスＡ、転送元のメモリ１０２Ａ上の場所を識別するアドレス、転送するデータ長を含むデータ転送指示を、バックエンドスイッチ１０４に送付する。指定される二つのアドレスは、プロセッサ１０１Ａのアドレス空間におけるアドレスである。

　バックエンドスイッチ１０４は、ステップ９０２において、メモリ１０２Ａの指定されたデータ転送元のアドレスから転送元データを取得する要求を、プロセッサ１０１Ａに送付する。

　プロセッサ１０１Ａは、ステップ９０３において、メモリ１０２Ａ上の要求されたアドレスからデータを取得する。次にプロセッサ１０１Ａは、ステップ９０４において、メモリ１０２Ａから取得したデータをバックエンドスイッチ１０４に返送する。ステップ９０３及び９０４は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。バックエンドスイッチ１０４からデータ要求を受信すると、機能ハードウェアは、自動的に指定されたアドレスに従ってメモリ１０２Ａからデータを取得して、バックエンドスイッチ１０４に返送する。

　バックエンドスイッチ１０４は、プロセッサ１０１Ａより転送元のデータを受ける。ステップ９０５において、バックエンドスイッチ１０４は、プロセッサ１０１Ａから送付されたデータ転送指示に含まれる、プロセッサ１０１Ａが転送先のメモリ１０２Ｂ上の場所を識別するアドレスＡを、プロセッサ１０１Ｂが使用するメモリ１０２Ｂ上のアドレスＢに変換する。スイッチング情報テーブル３５０が参照される。

　バックエンドスイッチ１０４は、アドレスＢを付与して、プロセッサ１０１Ａより返送されたデータを、プロセッサ１０１Ｂに送付する。アドレスＡをアドレスＢに変換する理由は、図８Ｂのステップ８０３における説明の通りである。

　プロセッサ１０１Ｂは、バックエンドスイッチ１０４よりアドレスＢが付与されたデータを受信する。ステップ９０６において、プロセッサ１０１Ｂは、アドレスＢに従ってメモリ１０２Ｂに送付されたデータを格納する。ステップ９０６は、プロセッサ１０１Ｂ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ｂに実装された機能ハードウェア（回路）により実行されてもよい。機能ハードウェアは、バックエンドスイッチ１０４からアドレスＢが付与されたデータを受信すると、自動的にアドレスＢに従ってメモリ１０２Ｂにデータを格納する。

　図９Ｂを参照して、ステップ９１１で、プロセッサ１０１Ａは、データ転送指示を、バックエンドスイッチ１０４に送付する。データ転送指示は、プロセッサ１０１Ａが転送元のメモリ１０２Ｂ上の場所を識別するアドレスＣ、転送先のメモリ１０２Ａ上の場所を識別するアドレス、及び転送するデータ長を含む。

　バックエンドスイッチ１０４は、ステップ９１２において、プロセッサ１０１Ａが送付したデータ転送指示に含まれるアドレスＣを、プロセッサ１０１Ｂがメモリ１０２Ｂ上の場所を識別するのに使用するアドレスＤに変換する。スイッチング情報テーブル３５０が参照される。バックエンドスイッチ１０４は、アドレスＤを付与してデータ取得の要求を、プロセッサ１０１Ｂに送付する。アドレスＣをアドレスＤに変換する理由は、図８Ｂのステップ８０３における説明の通りである。

　プロセッサ１０１Ｂは、バックエンドスイッチ１０４からアドレスＤが付与されたデータ要求を受信する。ステップ９１３において、プロセッサ１０１Ｂは、アドレスＤに従ってメモリ１０２Ｂよりデータを取得する。次にステップ９１４において、プロセッサ１０１Ｂは、メモリ１０２Ｂより取得したデータをバックエンドスイッチ１０４に返送する。

　ステップ９１３及び９１４は、プロセッサ１０１Ｂ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ｂに実装された機能ハードウェア（回路）により実行されてもよい。バックエンドスイッチ１０４からアドレスＤが付与されたデータ要求を受信すると、機能ハードウェアは、自動的にアドレスＤに従ってメモリ１０２Ｂからデータを取得して、バックエンドスイッチ１０４に返送する。

　バックエンドスイッチ１０４は、ステップ９１２でプロセッサ１０１Ｂに送付したデータ要求に対応して、プロセッサ１０１Ｂよりメモリ１０２Ｂから取得したデータを受信する。ステップ９１５において、バックエンドスイッチ１０４は、受信したデータを、当該転送指示に示されている転送先のメモリ１０２Ａ上のアドレスを付与して、プロセッサ１０１Ａに送付する。

　プロセッサ１０１Ａは、バックエンドスイッチ１０４より、メモリ１０２Ａ上のアドレスが付与されたデータが送付されると、ステップ９１６において、付与されたアドレスに従って、当該データをメモリ１０２Ａに格納する。ステップ９１６は、プロセッサ１０１Ａ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。バックエンドスイッチ１０４からメモリ１０２Ａ上のアドレスが付与されたデータを受信すると、機能ハードウェアは、自動的に付与されたアドレスに従ってメモリ１０２Ａにデータを格納する。

　以上に説明した実施例３によって、実施例１と同じく、ストレージ制御部１０３Ａと１０３Ｂは、バックエンドスイッチ１０４を用いて互いに通信を行うことができる。例えば図１に図示されない上位装置から記憶デバイス１０５Ａ～１０５Ｆに書き込むためのデータを受信した場合、ストレージ制御部１０３Ａ、１０３Ｂは、バックエンドスイッチ１０４を介して当該データを二重化することができる。

　以上により、記憶デバイス１０５Ａ～１０５Ｆへの書込みが完了しなくとも充分な信頼性と可用性を確保することができるので、記憶デバイス１０５Ａ～１０５Ｆへ書き込む前に上位装置に書込み完了を通知することが可能である。更にバックエンドスイッチ１０４に、共有記憶領域は不要である。また、本実施例では、バックエンドスイッチとプロセッサの機能ハードウェアが、転送元アドレスと転送先アドレスとの間のデータ転送を実行することで、プロセッサの処理時間を低減できる。

　図１に示したストレージシステムの構成に代えて、図２に示すストレージシステムの構成を採用してもよい。図２に示したストレージシステムの構成を採る場合、上記説明において、ストレージ制御部１０３Ａはストレージ制御部２０３Ａに、ストレージ制御部１０３Ｂはストレージ制御部２０３Ｂに、置き換えられる。

　さらに、プロセッサ１０１Ａはプロセッサ２０１Ａに、プロセッサ１０１Ｂはプロセッサ２０１Ｂに、メモリ１０２Ａはメモリ２０２Ａに、メモリ１０２Ｂはメモリ２０２Ｂに、置き換えられる。また、バックエンドスイッチ１０４はバックエンドスイッチ２０４Ａまたは２０４Ｂに、記憶デバイス１０５Ａ～１０５Ｆは記憶デバイス２０５Ａ～２０５Ｆに置き換えられる。

　次に図１または図２、及び図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図１０、図１１を用いて実施例４を説明する。本実施例のストレージシステムの構成として図１に示す構成を採る場合、図１、図４Ａ、図４Ｂ、図６Ａ～図７Ｂの説明は、実施例１と同じである。

　図１０は、本実施例において、バックエンドスイッチ１０４がプロセッサ１０１Ａよりデータ送付またはデータ要求を受信した場合の処理手順を示すフローチャートの例である。なお、バックエンドスイッチ１０４がプロセッサ１０１Ｂからデータ送付またはデータ要求を受信した場合の処理手順も同様である。その場合、図１０において、プロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられる。

　図１０において、ステップ１０００からステップ１００６までの処理に対して、実施例１における図３Ｃのステップ３００からステップ３０６までの説明が適用できる。

　ステップ１００７では、バックエンドスイッチ１０４は、プロセッサ１０１Ａから送付されたフレームが、メモリ１０２Ｂに格納するためのデータの送付か、メモリ１０２Ｂのデータの取得の要求かを判定する。判定した結果がメモリ１０２Ｂに格納するためのデータ送付であれば（１００７：データ送付）、バックエンドスイッチ１０４は、ステップ１００８に進む。

　ステップ１００８では、バックエンドスイッチ１０４は、メモリ１０２Ｂに格納するためにデータを送付したことを、プロセッサ１０１Ｂに通知する。プロセッサ１０１Ｂへの通知は、例えば、予め定める特定の信号をバックエンドスイッチ１０４からプロセッサ１０１Ｂに送付することで行う。または、通知は、予め定める特定のデータをプロセッサ１０１Ｂの特定のアドレスに送付することで行う。または、バックエンドスイッチ１０４からプロセッサ１０１Ｂに、インタラプト信号を送付してもよい。

　ステップ１００７で、判定した結果がメモリ１０２Ｂのデータの取得の要求であれば（１００７：データ要求）、バックエンドスイッチ１０４は、処理を終了する。

　図１１は、バックエンドスイッチ１０４が図１０に示す処理手順に従って処理を行う場合に、ストレージ制御部１０３Ａからストレージ制御部１０３Ｂにデータを送信する処理のシーケンスの例である。

　なお、ストレージ制御部１０３Ｂがストレージ制御部１０３Ａにデータを送信する処理のシーケンスも同様となる。その場合、図１１において、ストレージ制御部１０３Ａとストレージ制御部１０３Ｂとが入れ替えられ、プロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられ、メモリ１０２Ａとメモリ１０２Ｂとが入れ替えられる。

　図１１において、ステップ１１０１からステップ１１０４に対して、実施例１における図５Ａのステップ５０１からステップ５０４までの説明が適用できる。ステップ１１０３の後、ステップ１１０５において、バックエンドスイッチ１０４は、プロセッサ１０１Ｂにデータを送付したことを通知する。この通知の方法は、先に図１０のステップ１００８の説明の通りである。

　以上のように、本実施例は、バックエンドスイッチからプロセッサへのデータ送付を通知する。本実施例は、実施例１で説明した効果に加えて、プロセッサ１０１Ｂが、定期的にメモリ１０２Ｂの内容を検査しなくとも、プロセッサ１０１Ａからのデータ送付が行われたことを知ることができる。メモリ１０２Ｂの内容を定期的に検査する必要がないので、性能的なオーバーヘッドを削減でき、プロセッサ１０１Ｂの効率を向上させることが可能である。

　本実施例のストレージシステムの構成として、図１に示す構成に代えて、図２に示す構成を採ることができる。この場合、図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂに関する説明は実施例２と同じである。図１０、図１１の説明において、ストレージ制御部１０３Ａはストレージ制御部２０３Ａに、ストレージ制御部１０３Ｂはストレージ制御部２０３Ｂに置き換えられる。

　次に図１または図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図１２、図１３Ａ、図１３Ｂ、図２７を用いて実施例５を説明する。本実施例において、図１、図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図２７の説明は、実施例３と同様である。

　本実施例のストレージシステムの構成として図１に示す構成を採る場合について、図１２及び図１３を参照して説明する。図１２は、バックエンドスイッチ１０４が、プロセッサ１０１Ａからデータ転送指示を受信した場合の処理の手順を示すフローチャートの例である。

　なおバックエンドスイッチ１０４がプロセッサ１０１Ｂからデータまたはデータ要求を受信した場合の処理手順も同じである。その場合、図１２において、プロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられ、メモリ１０２Ａとメモリ１０２Ｂとが入れ替えられる。

　図１２において、ステップ１２００からステップ１２０７に対しては、実施例３の図８Ｂにおけるステップ８００からステップ８０７の説明が適用できる。ステップ１２０８では、バックエンドスイッチ１０４は、プロセッサ１０１Ｂに当該データをメモリ１０２Ｂに書き込んだことを通知する。

　プロセッサ１０１Ｂへの通知は、例えば、予め定める特定の信号をバックエンドスイッチ１０４からプロセッサ１０１Ｂに送付することで行う。または通知は、予め定める特定のデータをプロセッサ１０１Ｂの特定のアドレスに送付することで行う。またはバックエンドスイッチ１０４からプロセッサ１０１Ｂに、インタラプト信号を送付してもよい。

　バックエンドスイッチ１０４は、ステップ１２０７の後、ステップ１２０９に進む。ステップ１２０９では、バックエンドスイッチ１０４が、メモリ１０２Ｂより取得したデータをメモリ１０２Ａに書き込んだことをプロセッサ１０１Ａに通知する。

　プロセッサ１０１Ａへの通知は、例えば、予め定める特定の信号をバックエンドスイッチ１０４からプロセッサ１０１Ａに送付することで行う。または通知は、予め定める特定のデータをプロセッサ１０１Ａの特定のアドレスに送付することで行う。またはバックエンドスイッチ１０４からプロセッサ１０１Ａに、インタラプト信号を送付してもよい。

　図１３Ａは、バックエンドスイッチ１０４が図１２に示す処理手順に従って処理を行う場合に、ストレージ制御部１０３Ａがストレージ制御部１０３Ｂにデータを送信する処理のシーケンスの例である。図１３Ｂは、ストレージ制御部１０３Ａがストレージ制御部１０３Ｂからデータを取得する処理のシーケンスの例である。

　なお、ストレージ制御部１０３Ｂがストレージ制御部１０３Ａにデータを送信するまたはストレージ制御部１０３Ａのデータを取得する処理のシーケンスも同様である。その場合、図１３Ａ及び１３Ｂにおいて、ストレージ制御部１０３Ａとストレージ制御部１０３Ｂとが入れ替えられ、プロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられ、メモリ１０２Ａとメモリ１０２Ｂとが入れ替えられる。

　図１３Ａにおいて、ステップ１３０１からステップ１３０６に対して、実施例３の図９Ａにおけるステップ９０１からステップ９０６までの説明が適用できる。図１３Ａでは、バックエンドスイッチ１０４が、ステップ１３０５の後、ステップ１３０７において、当該データを送付したことをプロセッサ１０１Ｂに通知する。この通知の方法は、図１２のステップ１２０８において説明にした通りである。

　図１３Ｂにおいて、ステップ１３１１からステップ１３１６に対して、実施例３の図９Ｂにおけるステップ９１１からステップ９１６の説明が適用できる。図１３Ｂでは、バックエンドスイッチ１０４が、ステップ１３１５の後、ステップ１３１７において、プロセッサ１０１Ａに当該データを送付したことを通知する。この通知の方法は、図１２のステップ１２０９において説明した通りである。

　以上のように、本実施例はバックエンドスイッチからプロセッサにデータ送付を通知する。本実施例は、実施例３で説明した効果に加えて、プロセッサ１０１Ａまたは１０１Ｂが定期的にメモリ１０２Ａまたは１０２Ｂの内容を検査しなくとも、バックエンドスイッチ１０４からのデータ送付が行われたことを知ることができる。メモリ１０２Ａまたは１０２Ｂの内容を定期的に検査する必要がないので、性能的なオーバーヘッドを削減でき、プロセッサ１０１Ａまたは１０１Ｂの効率を向上させることが可能である。

　本実施例のストレージシステムの構成として、図１に示す構成に代えて、図２に示す構成を採ることができる。この場合、図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図２７に関する説明は、実施例３と同じである。図１２、図１３の説明において、ストレージ制御部１０３Ａはストレージ制御部２０３Ａに、ストレージ制御部１０３Ｂはストレージ制御部２０３Ｂに、置き換えられる。

　図１または図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図１４、図２７を用いて実施例６を説明する。本実施例において、図１、図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図２７の説明は実施例３と同様である。本実施例のストレージシステムの構成として図１に示す構成を採る場合について、図１４を説明する。

　図１４は、バックエンドスイッチ１０４がプロセッサ１０１Ａからデータ転送指示を受信した場合の処理の手順を示すフローチャートの例である。なおバックエンドスイッチ１０４がプロセッサ１０１Ｂからデータ転送指示を受信した場合の処理手順も同じである。その場合、図１４でプロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられ、メモリ１０２Ａとメモリ１０２Ｂとが入れ替えられる。

　図１４において、ステップ１４００からステップ１４０７に対して、実施例３の図８Ｂにおけるステップ８００からステップ８０７までの説明が適用できる。図１４では、ステップ１４００でプロセッサ１０１Ａより受信するデータ転送指示が、転送するデータに誤りがあるかどうかをチェックできるデータチェックコードを含む。

　データチェックコードは、例えばＴ１０ＤＩＦと呼ばれる標準のデータチェックコードでもよい。データチェックコードと照合できるデータ保護のためのコードが、チェック対象のデータに付与されてもよく、チェック対象と別にバックエンドスイッチ１０４に供給されてもよい。

　図１４において、処理は、ステップ１４０２の後に、ステップ１４０８に進む。ステップ１４０８では、バックエンドスイッチ１０４は、プロセッサ１０１Ａより受信したデータ転送指示に含まれているデータチェックコードにより、ステップ１４０２でメモリ１０２Ａより取得したデータに誤りがあるかどうかチェックする。

　次にステップ１４０９に進み、バックエンドスイッチ１０４は、チェックした結果、誤りがあるかどうかを判定する。誤りがなければ（１４０９：ＯＫ）、処理は、ステップ１４０３に進む。誤りがあれば（１４０９：ＮＧ）、バックエンドスイッチ１０４は、メモリ１０２Ｂに当該データを書き込まずに、ステップ１４１２に進む。バックエンドスイッチ１０４は、ステップ１４０４の後もステップ１４１２に進む。

　処理は、ステップ１４０６の後に、ステップ１４１０に進む。ステップ１４１０では、バックエンドスイッチ１０４は、プロセッサ１０１Ａより受信したデータ転送指示に含まれているデータチェックコードにより、ステップ１４０６でメモリ１０２Ｂより取得したデータに誤りがあるかどうかチェックする。

　次に、バックエンドスイッチ１０４は、ステップ１４１１に進み、チェックした結果、誤りがあるかどうかを判定する。誤りがなければ（１４１１：ＯＫ）、バックエンドスイッチ１０４は、ステップ１４０７に進む。誤りがあれば（１４１１：ＮＧ）、バックエンドスイッチ１０４は、メモリ１０２Ａに当該データを書き込まずに、ステップ１４１２に進む。バックエンドスイッチ１０４は、ステップ１４０３の後もステップ１４１２に進む。

　ステップ１４１２では、バックエンドスイッチ１０４は、ステップ１４０８またはステップ１４１０でチェックしたチェック結果をプロセッサ１０１Ａに報告して、処理を終了する。

　以上のように、本実施は、実施例３で説明した効果に加えて、転送するデータに誤りがあるかどうかを、バックエンドスイッチ１０４にてチェックすることができる。よって、転送するデータの正当性を高めることが可能であり、さらに、プロセッサ１０１Ａまたは１０１Ｂにおいて、データ誤りチェックのために性能的なオーバーヘッドを生じることがない。

　本実施例のストレージシステムの構成として、図１に示す構成に代えて、図２に示す構成を採ることができる。この場合、図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図２７の説明は、実施例３と同じである。図１４の説明において、プロセッサ１０１Ａはプロセッサ２０１Ａに、プロセッサ１０１Ｂはプロセッサ２０１Ｂに、メモリ１０２Ａはメモリ２０２Ａに、メモリ１０２Ｂはメモリ２０２Ｂに、置き換えられる。さらに、バックエンドスイッチ１０４はバックエンドスイッチ２０４Ａまたは２０４Ｂに、記憶デバイス１０５Ａ～１０５Ｆは記憶デバイス２０５Ａ～２０５Ｆに置き換えられる。

　図１または図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図１５、図１６、図２７を用いて実施例７を説明する。本実施例において、図１、図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図２７の説明は実施例３と同様である。本実施例のストレージシステムの構成として図１に示す構成を採る場合について、図１５及び図１６を参照して説明する。

　図１５は、バックエンドスイッチ１０４がプロセッサ１０１Ａからデータ転送指示を受信した場合の処理の手順を示すフローチャートの例である。なおバックエンドスイッチ１０４がプロセッサ１０１Ｂからデータ転送指示を受信した場合の処理手順も同様である。その場合、図１５において、プロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられ、メモリ１０２Ａとメモリ１０２Ｂとが入れ替えられる。

　図１５において、ステップ１５００からステップ１５０７に対して、実施例３の図８におけるステップ８００からステップ８０７の説明が適用できる。図１５では、バックエンドスイッチ１０４は、ステップ１５０４の後、ステップ１５０８に進む。

　ステップ１５０８では、バックエンドスイッチ１０４は、メモリ１０２Ｂに書き込んだ当該データを再度読み込む。このステップによって、ステップ１５０４で当該データを確実にメモリ１０２Ｂに書き込む処理が完了したことを保証することができる。ステップ１５０８で読込むデータの長さは、ステップ１５０４で書き込んだデータの長さに等しくてもよく、ステップ１５０４で書き込んだデータの一部の長さであってもよい。例えば、バックエンドスイッチ１０４は、ステップ１５０４で書き込んだデータの最後の部分を読み込んでもよい。

　ステップ１５０９において、バックエンドスイッチ１０４は、プロセッサ１０１Ａに当該データを読み込めたことを通知する。通知は、例えば、ステップ１５０８で読み込んだデータの全部または一部をプロセッサ１０１Ａへ送付することで行ってもよいし、予め定める特定の信号をプロセッサ１０１Ａに送付することで行ってもよい。

　読み込んだデータの全部または一部をプロセッサ１０１Ａに送付する場合、送付した当該データの全部または一部は、プロセッサ１０１Ａにより破棄される。更にバックエンドスイッチ１０４からプロセッサ１０１Ａに送付されなかった当該データの全部または一部がある場合には、プロセッサ１０１Ａに送付されなかったデータは、バックエンドスイッチ１０４により破棄される。

　また更に、通知は、別途予め定める特定のデータをプロセッサ１０１Ａのアドレス空間における特定のアドレスに送付することで行ってもよく、バックエンドスイッチ１０４からプロセッサ１０１Ａに、インタラプト信号を送付することで行ってもよい。このようにすることで、メモリ１０２Ｂに書き込む処理が完了したことをプロセッサ１０１Ａに通知可能である。

　図１６は、バックエンドスイッチ１０４が図１５に示す処理手順に従って処理を行う場合に、ストレージ制御部１０３Ａからストレージ制御部１０３Ｂにデータを送信する処理のシーケンスの例である。なお、ストレージ制御部１０３Ｂがストレージ制御部１０３Ａへデータを送信する処理の流れも同様となる。

　その場合、図１６において、ストレージ制御部１０３Ａとストレージ制御部１０３Ｂが入れ替えられ、プロセッサ１０１Ａとプロセッサ１０１Ｂとが入れ替えられ、メモリ１０２Ａとメモリ１０２Ｂとが入れ替えられる。

　図１６において、ステップ１６０１から１６０６に対して、実施例３の図９Ａにおけるステップ９０１から９０６までの説明が適用できる。図１６では、バックエンドスイッチ１０４は、ステップ１６０７において、ステップ１６０５で用いたアドレスＢを再び用いて、メモリ１０２Ｂから当該データを取得する要求をプロセッサ１０１Ｂに送付する。

　取得するデータの長さは、ステップ１６０５でアドレスＢを付与して送付したデータの長さと等しくてもよく、ステップ１６０５でアドレスＢを付与して送付したデータの一部の長さであってもよい。これは、図１５のステップ１５０８の説明の通りである。例えば、バックエンドスイッチ１０４は、ステップ１６０５で送付したデータの最後の一部を取得するように、取得するデータの長さとアドレスＢを変更しても良い。

　プロセッサ１０１Ｂは、バックエンドスイッチ１０４からアドレスＢが付与されたデータ要求を受信すると、ステップ１６０８において、アドレスＢに従って、メモリ１０２Ｂよりデータを取得する。次にステップ１６０９において、プロセッサ１０１Ｂは、メモリ１０２Ｂより取得したデータをバックエンドスイッチ１０４に返送する。

　ステップ１６０８及び１６０９は、プロセッサ１０１Ｂ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ｂに実装された機能ハードウェア（回路）により実行されてもよい。機能ハードウェアは、バックエンドスイッチ１０４からアドレスＢが付与されたデータ要求を受信すると、自動的にアドレスＢに従ってメモリ１０２Ｂからデータを取得して、バックエンドスイッチ１０４に返送する。

　バックエンドスイッチ１０４は、プロセッサ１０１ＢよりアドレスＢのデータを受信すると、ステップ１６１０において、データがメモリ１０２Ｂより読み込めたことをプロセッサ１０１Ａに通知する。通知方法は、図１５のステップ１５０９の説明の通りである。

　以上のように、本実施は、実施例３で説明した効果に加えて、ストレージ制御部１０３Ａからストレージ制御部１０３Ｂにデータを転送する場合に、メモリ１０２Ｂに当該データを格納できたことを保証できる。例えば図１に図示されない上位装置から記憶デバイス１０５Ａ～１０５Ｆに書き込むためのデータを受信した場合、ストレージ制御部１０３Ａと１０３Ｂで当該データを二重化できたことを保証できる。

　記憶デバイス１０５Ａ～１０５Ｆへの書込みが完了しなくとも、充分な信頼性と可用性を確保することができるので、記憶デバイス１０５Ａ～１０５Ｆにデータを書き込む前に、上位装置にデータ書き込み完了を通知することが可能である。本実施例は、実施例３に対して、更にデータの二重化を確実に保証できる。

　本実施例のストレージシステムの構成として、図１に示す構成に代えて、図２に示す構成を採ることができる。この場合、図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図２７に関する説明は、実施例３と同じである。図１５及び図１６の説明において、ストレージ制御部１０３Ａがストレージ制御部２０３Ａに置き換えられ、ストレージ制御部１０３Ｂがストレージ制御部２０３Ｂに置き換えられる。

　さらに、プロセッサ１０１Ａがプロセッサ２０１Ａに置き換えられ、プロセッサ１０１Ｂがプロセッサ２０１Ｂに置き換えられ、メモリ１０２Ａがメモリ２０２Ａに置き換えられ、メモリ１０２Ｂがメモリ２０２Ｂに置き換えられる。また、バックエンドスイッチ１０４がバックエンドスイッチ２０４Ａまたは２０４Ｂに置き換えられ、記憶デバイス１０５Ａ～１０５Ｆが記憶デバイス２０５Ａ～２０５Ｆに置き換えられる。

　図１７または図１８及び図１９、図２０を用いて、実施例８を説明する。図１７は、実施例８に係るストレージシステムの構成の例を示す図である。図１７において、ストレージシステム１７００は、二つのストレージ制御部１７０３Ａと１７０３Ｂを備える。

　ストレージ制御部１７０３Ａは、プロセッサ１７０１Ａ、メモリ１７０２Ａ、上位装置１７１４Ａに接続する上位ＩＦ１７１０Ａ、及びインタコネクトＩＦ１７１１Ａを含んで構成される。ストレージ制御部１７０３Ｂは、プロセッサ１７０１Ｂ、メモリ１７０２Ｂ、上位装置１７１４Ｂに接続する上位ＩＦ１７１０Ｂ、及びインタコネクトＩＦ１７１１Ｂを含んで構成される。

　インタコネクトＩＦ１７１１Ａと１７１１Ｂはそれぞれ、バックエンドスイッチ１７０４とは異なるインタコネクトスイッチ１７１２Ａと１７１２Ｂを通して、他のストレージシステム１７１３Ａ～１７１３Ｅに接続される。

　ストレージシステム１７００は、記憶デバイス１７０５Ａ～１７０５Ｆを備える。記憶デバイス１７０５Ａ～１７０５Ｆは、バックエンドスイッチ１７０４にそれぞれパス１７０７Ａ～１７０７Ｆによって接続される。図１７は、六つの記憶デバイスは１７０５Ａ～１７０５Ｆを示すが、記憶デバイスの数は任意である。

　図１７は５台の他のストレージシステム１７１３Ａ～１７１３Ｅを示すが、他のストレージシステムの数は任意である。他のストレージシステム１７１３Ａ～１７１３Ｅは、それぞれ、ストレージシステム１７００と同様の構成を有してよい。

　上位装置１７１４Ａ及び１７１４Ｂのそれぞれは、プロセッサ１７０１Ａ、１７０１Ｂ、又はストレージ制御部１７０３Ａ又は１７０３Ｂにおける他のプロセッサで動作するソフトウェアで実現される仮想的な装置であってもよい。当該ソフトウェアは、上位ＩＦ１７１０Ａまたは１７１０Ｂの代わりに、ソフトウェアドライバを介してストレージシステム１７００と要求及び応答を交換する。

　図１８は、図１７に代えて、二つのバックエンドスイッチを用いるストレージシステムの構成の例を示す図である。図１８において、ストレージシステム１８００は、二つのストレージ制御部１８０３Ａと１８０３Ｂを備える。

　ストレージ制御部１８０３Ａは、プロセッサ１８０１Ａ、メモリ１８０２Ａ、上位装置１８１４Ａに接続する上位ＩＦ１８１０Ａ、及びインタコネクトＩＦ１８１１Ａを含んで構成される。ストレージ制御部１８０３Ｂは、プロセッサ１８０１Ｂ、メモリ１８０２Ｂ、上位装置１８１４Ｂに接続する上位ＩＦ１８１０Ｂ、及びインタコネクトＩＦ１８１１Ｂを含んで構成される。

　ストレージシステム１８００は、二つの互いに独立なバックエンドスイッチ１８０４Ａと１８０４Ｂを備える。プロセッサ１８０１Ａは、バックエンドスイッチ１８０４Ａと１８０４Ｂにそれぞれ、パス１８０６Ａ及びパス１８０８Ａによって接続される。プロセッサ１８０１Ｂは、バックエンドスイッチ１８０４Ａと１８０４Ｂにそれぞれ、パス１８０６Ｂ及びパス１８０８Ｂによって接続される。

　ストレージシステム１８００は、記憶デバイス１８０５Ａ～１８０５Ｆを備える。記憶デバイス１８０５Ａ～１８０５Ｆは、バックエンドスイッチ１８０４Ａにそれぞれパス１８０７Ａ～１８０７Ｆによって接続される。記憶デバイス１８０５Ａ～１８０５Ｆは、バックエンドスイッチ１８０４Ｂにそれぞれパス１８０９Ａ～１８０９Ｆによって接続される。

　プロセッサ１８０１Ａ及び１８０１Ｂは、バックエンドスイッチ１８０４Ａまたは１８０４Ｂの一方のみを用いて、すべての記憶デバイス１８０５Ａ～１８０５Ｆ及び他方のプロセッサ１８０１Ｂ及び１８０１Ａに接続される。バックエンドスイッチ１８０４Ａまたは１８０４Ｂの一方が動作を停止しても、または、一方に接続するパスが切断されても、ストレージシステム１８００は、プロセッサ１８０１Ａ及び１８０１Ｂとの間の通信、並びにプロセッサ１８０１Ａまたは１８０１Ｂと記憶デバイス１８０５Ａ～１８０５Ｆの間の通信をすべて継続することが可能である。これによりシステムの可用性を高めることができる。

　インタコネクトＩＦ１８１１Ａと１８１１Ｂはそれぞれ、バックエンドスイッチ１８０４Ａ及び１８０４Ｂとは異なるインタコネクトスイッチ１８１２Ａと１８１２Ｂを通して、他のストレージシステム１８１３Ａ～１８１３Ｅに接続される。

　図１８は、六つの記憶デバイスは１８０５Ａ～１８０５Ｆを示すが、本実施例において記憶デバイスの数は任意である。図１８に５台の他のストレージシステム１８１３Ａ～１８１３Ｅを示すが、本実施例において他のストレージシステムの数は任意である。

　他のストレージシステム１８１３Ａ～１８１３Ｅは、ストレージシステム１８００と同様の構成を有してよい。上位装置１８１４Ａ及び１８１４Ｂは、図１７における上位装置１７１４Ａ及び１７１４Ｂと同じく、仮想的な装置であってもよい。

　図１９は、本実施例に係わるストレージ制御部１７０３Ａ、１７０３Ｂ、１８０３Ａまたは１８０３Ｂによる処理の手順を示すフローチャートの例である。図１９において、ストレージ制御部は、ステップ１９００において、上位装置よりデータ読出し要求またはデータ書込み要求を受信する。

　ステップ１９０１において、ストレージ制御部は、受信した要求が、そのストレージ制御部が含まれるストレージシステムの記憶デバイスに格納されるデータに対する要求であるかどうかを判定する。例えば、ストレージ制御部は、上位装置からの要求が示すアドレスと記憶デバイスとの間の関係を管理する情報を参照して判定を行う。

　受信した要求が、そのストレージ制御部が含まれるストレージシステム内の記憶デバイスに格納されるデータに対する要求であれば（１９０１：ＹＥＳ）、ストレージ制御部は、ステップ１９０２に進む。ステップ１９０２では、ストレージ制御部は、上位装置から受信した要求がデータの読出しであるか書込みであるか判定する。要求が書込みであれば（１９０２：書込み）、ストレージ制御部は、ステップ１９０３に進む。

　ステップ１９０３では、ストレージ制御部は、書込みデータを上位装置から受信する。次にステップ１９０４で、ストレージ制御部は、受信した書込みデータを、当該ストレージ制御部のメモリに格納する。

　次にステップ１９０５において、ストレージ制御部は、当該ストレージ制御部のメモリに格納したデータを、同一ストレージシステム内のバックエンドスイッチを通じて、他方のストレージ制御部のメモリへ転送する。

　ステップ１９０６において、ストレージ制御部は、他方のストレージ制御部のメモリに転送した書込みデータを再度読み出し、他方のストレージ制御部のメモリに格納されたことを確認する。ステップ１９０６で再度読み出すデータの長さは、ステップ１９０５で転送したデータの長さに等しくてもよく、ステップ１９０５で転送したデータの一部の長さであってもよい。例えば、ストレージ制御部は、ステップ１９０５で転送したデータの最後の一部を読み出してもよい。

　最後に、ステップ１９０７において、ストレージ制御部は、上位装置に書込み完了を通知する。

　ステップ１９０２において、上位装置から受信した要求がデータの読出しであれば（１９０２：読出し）、ストレージ制御部は、ステップ１９０８に進む。ステップ１９０８では、ストレージ制御部は、当該データを同一ストレージシステム内の記憶デバイスより読み出す。次にストレージ制御部はステップ１９０９に進み、記憶デバイスより読み出したデータを上位装置へ返送する。

　ストレージ制御部は、読み出したデータを、当該ストレージ制御部のメモリに格納してもよい。次の同じデータの読出し要求に対して、ストレージ制御部は、記憶デバイスよりデータを読み出すことなく、メモリ上に格納されたデータが返送する。

　ステップ１９０１において、上位装置より受信した要求が、当該ストレージ制御部が含まれるストレージシステムの記憶デバイスに格納されるデータに対する要求でなければ（１９０１：ＮＯ）、ストレージ制御部は、ステップ１９１０に進む。

　ステップ１９１０では、ストレージ制御部は、上位装置から受信した読出しまたは書込み要求を、インタコネクトＩＦ及びインタコネクトスイッチを介して、他のストレージシステムに送付する。

　図２０は、ストレージ制御部１７０３Ａまたは１８０３Ａにおける処理手順が図１９に示したフローチャートに従って行われる場合のシーケンスの例である。図２０は、上位装置から、ストレージシステム１７００の記憶デバイス１７０５Ａ～１７０５Ｆまたはストレージシステム１８００の記憶デバイス１８０５Ａ～１８０５Ｆへの、データ書込み要求に対する処理の例を示す。

　なお、ストレージ制御部１７０３Ｂまたは１８０３Ｂが、上位装置から、ストレージシステム１７００の記憶デバイス１７０５Ａ～１７０５Ｆまたはストレージシステム１８００の記憶デバイス１８０５Ａ～１８０５Ｆへのデータ書込み要求を受けた場合の処理のシーケンスも同様となる。

　その場合、図２０において、ストレージ制御部１７０３Ａまたは１８０３Ａと、ストレージ制御部１７０３Ｂまたは１８０３Ｂとが、入れ替えられる。プロセッサ１７０１Ａまたは１８０１Ａと、プロセッサ１７０１Ｂまたは１８０１Ｂとが、入れ替えられる。メモリ１７０２Ａまたは１８０２Ａと、メモリ１７０２Ｂまたは１８０２Ｂとが、入れ替えられる。

　図２０において、ストレージ制御部１７０３Ａまたは１８０３Ａは、上位装置からデータ書込み要求を受信すると、ステップ２００１において、書込みデータを受信する。プロセッサ１７０１Ａまたは１８０１Ａは、受信した書込みデータを、ステップ２００２において、メモリ１７０２Ａまたは１８０２Ａに格納する。

　次に、プロセッサ１７０１Ａまたは１８０１Ａは、ステップ２００３において、メモリ１７０２Ａまたは１８０２Ａに格納した当該データを再度取得する。プロセッサ１７０１Ａまたは１８０１Ａは、取得したデータについて、ステップ２００４において、メモリ１７０２Ｂまたは１８０２Ｂ上の場所を識別するアドレスＡを付与して、バックエンドスイッチ１７０４または１８０４Ａまたは１８０４Ｂに送付する。このデータの送付は、例えば図３Ａに示したデータ送付のフレーム３３３を用いる。

　ステップ２００３及び２００４は、プロセッサ１７０１Ａまたは１８０１Ａ上で動作するソフトウェアによって実行されてもよく、プロセッサ１７０１Ａまたは１８０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。機能ハードウェアは、ソフトウェアにより、メモリ１７０２Ａまたは１８０２Ａ上のデータを取得する場所、メモリ１７０２Ｂまたは１８０２Ｂ上の場所を識別するアドレスＡ、送付するデータ長を指定されて動作する。

　バックエンドスイッチ１７０４、または、バックエンドスイッチ１８０４Ａまたは１８０４Ｂは、プロセッサ１７０１Ａまたは１８０１Ａよりデータ送付を受信する。バックエンドスイッチ１７０４、または、バックエンドスイッチ１８０４Ａまたは１８０４Ｂは、ステップ２００５において、付与されたアドレスＡを、プロセッサ１７０１Ｂまたは１８０１Ｂがメモリ１７０２Ｂまたは１８０２Ｂ上の場所を識別するアドレスＢに変換する。変換されたアドレスＢを含むデータ送付は、プロセッサ１７０１Ｂまたは１８０１Ｂに送付される。

　プロセッサ１７０１Ｂまたは１８０１Ｂは、バックエンドスイッチ１７０４または１８０４Ａまたは１８０４ＢよりアドレスＢが付与されたデータを受信する。プロセッサ１７０１Ｂまたは１８０１Ｂは、ステップ２００６において、アドレスＢに基づいて、受信したデータをメモリ１７０２Ｂまたは１８０２Ｂに格納する。

　ステップ２００６は、プロセッサ１７０１Ｂまたは１８０１Ｂ上で動作するソフトウェアによって実行されてもよく、プロセッサ１７０１Ｂまたは１８０１Ｂに実装された機能ハードウェア（回路）により実行されてもよい。機能ハードウェアは、バックエンドスイッチからアドレスＢが付与されたデータを受信すると、自動的にアドレスＢに従ってメモリ１７０２Ｂまたは１８０２Ｂにデータを格納する。

　次にプロセッサ１７０１Ａまたは１８０１Ａは、ステップ２００７において、再び、アドレスＡを用いてメモリ１７０２Ｂまたは１８０２Ｂに格納したデータを取得する要求を、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂに送付する。このデータ要求の送付は、例えば図３Ａに示したデータ要求のフレーム３３１を用いる。

　この場合、取得するデータの長さは、ステップ２００４でアドレスＡを付与して送付したデータの長さと等しくてもよく、ステップ２００４でアドレスＡを付与して送付したデータの一部の長さであってもよい。例えば、ステップ２００４で送付したデータの最後の一部を取得するように、取得するデータの長さとアドレスＡが変更されてもよい。この点は、図１９のステップ１９０６の説明の通りである。

　ステップ２００７は、プロセッサ１７０１Ａまたは１８０１Ａ上で動作するソフトウェアによって実行されてもよく、プロセッサ１７０１Ａまたは１８０１Ａに実装された機能ハードウェア（回路）により実行されてもよい。機能ハードウェアは、ソフトウェアにより、メモリ１７０２Ｂまたは１８０２Ｂ上の場所を識別するアドレスＡや、取得するデータの長さを指定されて動作する。

　バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂは、ステップ２００８において、アドレスＡを再度アドレスＢに変換して、データを取得する要求をプロセッサ１７０１Ｂまたは１８０１Ｂに送付する。

　プロセッサ１７０１Ｂまたは１８０１Ｂは、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂから、データ取得要求を受信する。プロセッサ１７０１Ｂまたは１８０１Ｂは、ステップ２００９において、付与されたアドレスＢに従って、メモリ１７０２Ｂまたは１８０２Ｂからデータを取得する。

　ステップ２０１０において、プロセッサ１７０１Ｂまたは１８０１Ｂは、取得したデータを、バックエンドスイッチ１７０４またはエンドスイッチ１８０４Ａまたは１８０４Ｂに返送する。

　ステップ２００９及び２０１０はプロセッサ１７０１Ｂ上または１８０１Ｂ上で動作するソフトウェアによって実行されてもよく、プロセッサ１７０１Ｂまたは１８０１Ｂに実装された機能ハードウェア（回路）によって実行されてもよい。

　機能ハードウェアは、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４ＢからアドレスＢが付与されたデータ要求を受信すると、自動的にアドレスＢに従ってメモリ１７０２Ｂまたは１８０２Ｂからデータを取得して、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂに、返送する。

　バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂは、プロセッサ１７０１Ｂまたは１８０１Ｂから返送データを受信する。ステップ２０１１において、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂは、当該データをプロセッサ１７０１Ａまたは１８０１Ａに返送する。

　プロセッサ１７０１Ａまたは１８０１Ａは、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂから、返送されたデータを受信する。プロセッサ１７０１Ａまたは１８０１Ａは、ステップ２０１２で、上位装置にデータの書込みが完了したことを報告する。

　以上の構成により、ストレージシステム内で、ストレージ制御部間で上位装置から受信した書込みデータを転送して二重化する場合に、二重化を保証することが可能となる。

　二重化が保証されるので、記憶デバイスへの書込みが完了なくとも、充分な信頼性と可用性を確保することができる。その結果、上位装置に記憶デバイスにデータを書き込む前に、データ書き込み完了を報告することが可能である。

　以上のように、本実施例において、ストレージシステム１７００または１８００は、他のストレージシステムに対して容量、性能を付加する、スケールアウトと呼ばれる効果を提供することが可能である。

　スケールアウトと呼ばれる効果と、ストレージシステムの可用性を両立させるために、スケールアウトの効果に関係する複数のストレージシステム間でデータを冗長に持つことが行われる。ストレージシステム間のデータの冗長性維持は、同時にデータの一貫性維持を必要とするため、性能的なオーバーヘッドを生じる。また、それぞれのストレージシステムが備える記憶容量の使用効率も、冗長性維持のために低下する。

　これに対し、本実施例によるストレージシステム１８００は、特に可用性が高いので、スケールアウトの効果を提供するのに際し、他のストレージシステムとの間でデータを冗長に持つ必要はない。よって性能的なオーバーヘッドを生じることはなく、それぞれのストレージシステムが備える記憶容量の使用効率も低下することがない。

　本実施例に従ったストレージシステムにおいて、例えば、第１のストレージ制御部は、第１のインタコネクト部を備え、第２のストレージ制御部は、第２のインタコネクト部を備える。第１及び第２のインタコネクトは、バックエンドスイッチとは異なる１以上のインタコネクトスイッチに接続される。インタコネクトスイッチは、更に、第２のストレージシスシステムに接続される。第１または第２のストレージ制御部は、上位装置からデータ読み出しまたは書き込み要求を受信し、受信したデータ読み出しまたは書き込み要求において、要求されたデータが記憶デバイスに格納されるデータかを判定する。データが記憶デバイスに格納されないと判定した時、第１または第２のストレージ制御部は、第１または第２のインタコネクト部とインタコネクトスイッチとを用いて、データ読み出しまたは書き込み要求を、第２のストレージシステムに送付する。

　図２１、図２２を用いて、実施例９を説明する。実施例９におけるストレージシステムの構成例は、図１７ないし図１８に示した構成である。図２１は、図１７に示したストレージシステム１７００のストレージ制御部１７０３Ａまたは１７０３Ｂ、図１８に示したストレージシステム１８００のストレージ制御部１８０３Ａまたは１８０３Ｂにおける処理の手順を示すフローチャートの例である。

　図２１において、ステップ２１００からステップ２１０４、２１０７、２１０８から２１１０に対して、実施例８で示した図１９におけるステップ１９００からステップ１９０４、１９０７、１９０８から１９１０の説明を適用できる。図２１では、ストレージ制御部は、ステップ２１０５で、書込みデータを当該メモリから、同ストレージシステム内の他方のストレージ制御部のメモリへ転送する指示を、バックエンドスイッチに送付する。

　バックエンドスイッチは、該指示を受けると、指定された書込みデータを当該ストレージ制御部のメモリから、他方のストレージ制御部のメモリへ転送する。バックエンドスイッチは、他方のストレージ制御部のメモリを読み返して転送が完了したことを確認して、データ転送完了を当該ストレージ制御部に通知する。

　ステップ２１０６において、当該ストレージ制御部は、バックエンドスイッチからデータ転送完了の通知を受領する。ステップ２１０７で、当該ストレージ制御部は、上位装置に書込み完了を通知する。

　図２２は、ストレージ制御部１７０３Ａまたは１８０３Ａにおける処理手順が、図２１に示したフローチャートに従って行われる場合の、シーケンスの例である。より詳細には、図２２は、上位装置からストレージシステム１７００の記憶デバイス１７０５Ａ～１７０５Ｆまたはストレージシステム１８００の記憶デバイス１７０５１８０５Ａ～１８０５Ｆに格納されるデータの、書込み要求を受けた場合の処理のシーケンスの例である。

　なお、ストレージ制御部１７０３Ｂまたは１８０３Ｂが、上位装置から、ストレージシステム１７００の記憶デバイス１７０５Ａ～１７０５Ｆまたはストレージシステム１８００の記憶デバイス１８０５Ａ～１８０５Ｆに格納されるデータの書込み要求を受けた場合の処理のシーケンスも同様となる。

　その場合、図２２において、ストレージ制御部１７０３Ａまたは１８０３Ａと、ストレージ制御部１７０３Ｂまたは１８０３Ｂとが、入れ替えられる。プロセッサ１７０１Ａまたは１８０１Ａと、プロセッサ１７０１Ｂまたは１８０１Ｂとが、入れ替えられる。メモリ１７０２Ａまたは１８０２Ａと、メモリ１７０２Ｂまたは１８０２Ｂとが、入れ替えられる。

　図２２において、ストレージ制御部１７０３Ａまたは１８０３Ａは、上位装置からデータ書込み要求を受信すると、ステップ２２０１において、書込みデータを受信する。プロセッサ１７０１Ａまたは１８０１Ａは、受信した書込みデータを、ステップ２２０２において、メモリ１７０２Ａまたは１８０２Ａに格納する。

　ステップ２２０３から２２１２に対して、実施例７の図１６のステップ１６０１から１６１０までの説明が適用できる。ストレージ制御部１０３Ａまたは２０３Ａは、ストレージ制御部１７０３Ａまたは１８０３Ａに置き換えられる。ストレージ制御部１０３Ｂまたは２０３Ｂは、ストレージ制御部１７０３Ｂまたは１８０３Ｂに置き換えられる。

　さらに、プロセッサ１０１Ａまたは２０１Ａは、プロセッサ１７０１Ａまたは１８０１Ａに置き換えられる。プロセッサ１０１Ｂまたは２０１Ｂは、プロセッサ１７０１Ｂまたは１８０１Ｂに置き換えられる。メモリ１０２Ａまたは２０２Ａは、メモリ１７０２Ａまたは１８０２Ａに置き換えられる。メモリ１０２Ｂまたは２０２Ｂは、メモリ１７０２Ｂまたは１８０２Ｂに置き換えられる。

　また、バックエンドスイッチ１０４またはバックエンドスイッチ２０４Ａまたは２０４Ｂは、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂに置き換えられる。転送元のデータは、上位装置から受信した書込みデータに置き換えられる。

　プロセッサ１７０１Ａまたは１８０１Ａは、ステップ２２１２において、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂからデータ格納完了通知を受信する。処理２２１３において、プロセッサ１７０１Ａまたは１８０１Ａは、上位装置にデータの書込みが完了したことを報告する。

　以上のような構成とすることにより、実施例９は、実施例８で説明した効果と同様の効果を達成することができる。

　図２３、図２４を用いて、実施例１０を説明する。実施例１０におけるストレージシステムの構成例は、図１７ないし図１８に示した構成である。図２３は、図１７に示したストレージシステム１７００のストレージ制御部１７０３Ａまたは１７０３Ｂ、図１８に示したストレージシステム１８００のストレージ制御部１８０３Ａまたは１８０３Ｂにおける処理の手順を示すフローチャートの例である。

　図２３において、ステップ２３００から２３０４、２３０７、２３０８から２３１０に対して、実施例９で示した図２１におけるステップ２１００から２１０４、２１０７、２１０８から２１１０の説明を適用できる。

　図２３において、ストレージ制御部は、ステップ２３０４にて上位装置から受信した書込みデータを当該ストレージ制御部のメモリに格納する。次にステップ２３０５にて、ストレージ制御部は、当該書込みデータを当該メモリから同一ストレージシステム内の他方のストレージ制御部のメモリへ転送する指示を、バックエンドスイッチへ送付する。

　次にステップ２３０６にて、ストレージ制御部は、バックエンドスイッチからデータ誤りチェックの結果を受信する。ステップ２３０７にて、ストレージ制御部は、チェック結果を上位装置に通知する。受信したチェック結果がデータ誤りを示す場合には、上位装置は、正しくデータが書き込めなかったと判定し、例えば、先のデータ書込み要求を再びストレージシステムに送付する。

　図２４は、ストレージ制御部１７０３Ａまたは１８０３Ａにおける処理手順が図２３に示したフローチャートに従って行われる場合のシーケンスの例である。より詳細には、図２４は、上位装置からストレージシステム１７００の記憶デバイス１７０５Ａ～１７０５Ｆまたはストレージシステム１８００の記憶デバイス１８０５Ａ～１８０５Ｆに格納されるデータの書込み要求を受けた場合の処理のシーケンスの例である。

　その場合、図２４において、ストレージ制御部１７０３Ａまたは１８０３Ａと、ストレージ制御部１７０３Ｂまたは１８０３Ｂとが、入れ替えられる。プロセッサ１７０１Ａまたは１８０１Ａと、プロセッサ１７０１Ｂまたは１８０１Ｂとが、入れ替えられる。メモリ１７０２Ａまたは１８０２Ａと、メモリ１７０２Ｂまたは１８０２Ｂとが、入れ替えられる。

　図２４において、ステップ２４０１から２４０８に対して、実施例９の図２２におけるステップ２２０１から２２０８までの説明が適用できる。図２４において、ステップ２４０９で、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂは、プロセッサ１７０１Ｂまたは１８０１Ｂに、書込みデータを送付したことを通知する。

　プロセッサ１７０１Ｂまたは１８０１Ｂは、書込みデータが送付されたことを通知されると、処理２４１０にて、メモリ１７０２Ｂまたは１８０２Ｂより書込みデータを取得する。次にプロセッサ１７０１Ｂまたは１８０１Ｂは、メモリ１７０２Ｂまたは１８０２Ｂより取得した書込みデータについて、ステップ２４１１にて、データ誤りがあるかどうかをチェックする。

　データ誤りチェックにチェック対象のデータとは別にデータチェックコードが必要な場合は、データチェックコードは、プロセッサ１７０１Ｂまたは１８０１Ｂに予め与えられる。あるいは、プロセッサ１７０１Ｂまたは１８０１Ｂは、予め定める規則に基づいてデータチェックコードを生成してもよい。または、プロセッサ１７０１Ａまたは１８０１Ａが、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂを介して、プロセッサ１７０１Ｂまたは１８０１Ｂにデータチェックコードを供給しても良い。

　プロセッサ１７０１Ｂまたは１８０１Ｂは、ステップ２４１１の後、ステップ２４１２にて、データ誤りチェックの結果をバックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂに通知する。バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂは、該通知された結果を、ステップ２４１３にて、プロセッサ１７０１Ａまたは１８０１Ａに通知する。

　プロセッサ１７０１Ａまたは１８０１Ａは、ステップ２４１４にて、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂより通知されたデータ誤りチェックの結果を、上位装置に通知する。

　以上のように、実施例１０によるストレージシステム１７００または１８００は、実施例９における効果に加えて、データがメモリに誤りなく格納されていることが確認でき、データの正当性を高めることができる。

　即ち、メモリ１７０２Ａまたは１８０２Ａに格納した書込みデータをメモリ１７０２Ｂまたは１８０２Ｂに転送してから、転送データの誤りをチェックすることにより、メモリ１７０２Ａまたは１８０２Ａに格納したデータも併せて誤りをチェックできる。

　図２５、図２６を用いて、実施例１１を説明する。実施例１１に係わるストレージシステムの構成例は、図１７ないし図１８に示した構成である。図２５は、図１７に示したストレージシステム１７００のストレージ制御部１７０３Ａまたは１７０３Ｂ、図１８に示したストレージシステム１８００のストレージ制御部１８０３Ａまたは１８０３Ｂにおける処理の手順を示すフローチャートの例である。

　図２５において、ステップ２５００から２５０５、２５０８から２５１０に対して、実施例８で示した図１９におけるステップ１９００から１９０５、１９０８から１９１０の説明を適用できる。

　図２５において、ストレージ制御部は、ステップ２５０５で書込みデータを当該ストレージ制御部のメモリから、同ストレージシステム内の他方のストレージ制御部のメモリに転送した後、ステップ２５２０に進む。

　ステップ２５２０において、ストレージ制御部は、書込みデータを他方のストレージ制御部のメモリへ転送したことを、他方のストレージ制御部へ通知する。この通知は、予め定める特定のデータを他方のストレージ制御部内の特定のアドレスに送付してもよい。または、通知は、書込みデータを識別する情報及び他方のストレージ制御部内のメモリにおいて書込みデータを書き込んだか位置の情報を含む、特別なデータであってもよい。また更に、通知は、インタラプト信号を含んでもよい。

　他方のストレージ制御部は、書込みデータが転送されたことを通知されると、転送されたデータに対してデータ誤りチェックを行い、結果を当該ストレージ制御部へ通知する。この通知は、前述の書込みデータを他方のストレージ制御部のメモリへ転送したことを、他方のストレージ制御部へ通知した方法と同様である。

　ステップ２５２１では、当該ストレージ制御部は、他方のストレージ制御部から通知されたデータ誤り結果を受領する。次にステップ２５２２において、当該ストレージ制御部は、データ誤りチェックの結果を上位装置に通知する。上位装置は、データ誤りがある場合には、正しくデータが書き込めなかったと判定し、例えば先のデータ書込み要求を再びストレージシステムに送付する。これは、実施例１０における図２３のステップ２３０７の説明と同様である。

　図２６は、ストレージ制御部１７０３Ａまたは１８０３Ａにおける処理手順が図２５に示したフローチャートに従って行われる場合のシーケンスの例である。より詳細には、上位装置からストレージシステム１７００の記憶デバイス１７０５Ａ～１７０５Ｆまたはストレージシステム１８００の記憶デバイス１８０５Ａ～１８０５Ｆに格納されるデータの書込み要求を受けた場合の、処理のシーケンスの例である。

　なお、ストレージ制御部１７０３Ｂまたは１８０３Ｂが、上位装置から、記憶デバイス１７０５Ａ～１７０５Ｆまたは記憶デバイス１７０５１８０５Ａ～１８０５Ｆに格納されるデータの書込み要求を受けた場合の処理のシーケンスも、同様である。

　その場合、図２６において、ストレージ制御部１７０３Ａまたは１８０３Ａと、ストレージ制御部１７０３Ｂまたは１８０３Ｂとは、入れ替えられる。プロセッサ１７０１Ａまたは１８０１Ａと、プロセッサ１７０１Ｂまたは１８０１Ｂとは、入れ替えられる。メモリ１７０２Ａまたは１８０２Ａと、メモリ１７０２Ｂまたは１８０２Ｂとは、入れ替えられる。

　図２６において、ステップ２６０１から２６０６に対して、実施例８における図２０のステップ２００１から２００６までの説明を適用できる。

　図２６において、プロセッサ１７０１Ａまたは１８０１Ａは、ステップ２６０４で、上位装置から受領した書込みデータを、メモリ１７０２Ａまたはメモリ１８０２Ａから読み出し、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂに送付する。ステップ２６０７で、プロセッサ１７０１Ａまたは１８０１Ａは、当該書込みデータを送付したことを、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂに通知する。

　バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂは、上記通知を受け取ると、ステップ２６０８おいて、同様の通知をプロセッサ１７０１Ｂまたは１８０１Ｂに送付する。ステップ２６０７及び２６０８において行われる通知の方法は、前述の図２５のステップ２５２０の説明の通りである。

　プロセッサ１７０１Ｂまたは１８０１Ｂは、バックエンドスイッチ１７０４またはバックエンドスイッチ１８０４Ａまたは１８０４Ｂより、当該書込みデータが送付されたことを通知される。ステップ２６０９において、プロセッサ１７０１Ｂまたは１８０１Ｂは、当該書込みデータをメモリ１７０２Ｂまたは１８０２Ｂから取得する。

　次に、プロセッサ１７０１Ｂまたは１８０１Ｂは、メモリ１７０２Ａまたは１８０２Ａより取得した書込みデータについて、ステップ２６１０にて、データ誤りがあるかどうかをチェックする。ステップ２６１０のデータ誤りチェックは、実施例１０の図２４のステップ２４１１のデータ誤りチェックと同様である。

　この後のステップ２６１１から２６１３に対して、実施例１０の図２４のステップ２４１２から２４１４の説明を適用できる。

　以上の構成により、実施例１１は、実施例１０で説明した効果と同様の効果を達成することができる。

　図１または図２、及び図４Ａ、図４Ｂ、図６Ａ～図７Ｂ、図２８、図２９を用いて、実施例１２を説明する。実施例１２のストレージシステムの構成が、図１に示す構成である場合、図１、図４Ａ、図４Ｂ、図６Ａ～図７Ｂの説明は、実施例１と同じである。

　図２８は、実施例１２において、バックエンドスイッチ１０４がプロセッサ１０１Ａよりデータまたはデータ要求を受信した場合の処理手順を示すフローチャートの例である。なお、バックエンドスイッチ１０４がプロセッサ１０１Ｂからデータまたはデータ要求を受信した場合の処理手順も同様である。その場合、図２８でプロセッサ１０１Ａとあるのをプロセッサ１０１Ｂと読み替えればよい。また図２８でプロセッサ１０１Ｂとある箇所はプロセッサ１０１Ａに読み替える。

　図２８において、ステップ２８００からステップ２８０６に対して、実施例１における図３のステップ３００から３０６までの説明を適用できる。ステップ２８０４の後、バックエンドスイッチ１０４における処理は、ステップ２８０７に進む。

　ステップ２８０７では、バックエンドスイッチ１０４は、プロセッサ１０１Ａから送付されたフレームが、メモリ１０２Ｂに格納するためのデータ送付か、メモリ１０２Ｂのデータの取得要求かを判定する。判定した結果がメモリ１０２Ｂへのデータ送付であれば（２８０７：データ送付）、バックエンドスイッチ１０４は、ステップ２８０８に進む。

　ステップ２８０８では、バックエンドスイッチ１０４は、プロセッサ１０１Ｂに、再びメモリ１０２Ｂに格納した当該データを取得する要求を送付する。再度要求するデータの長さは、ステップ２８０４で送付したデータの長さに等しくてもよく、ステップ２８０４で送付したデータの一部の長さであってもよい。例えば、バックエンドスイッチ１０４は、ステップ２８０４で送付したデータの最後の一部を読み出してもよい。

　ステップ２８０９で、バックエンドスイッチ１０４は、プロセッサ１０１Ｂより、当該データを受領する。ステップ２８１０では、バックエンドスイッチ１０４は、プロセッサ１０１Ｂより当該データを受領したことを、プロセッサ１０１Ａに通知して、処理を終了する。

　プロセッサ１０１Ａへの通知は、例えば、プロセッサ１０１Ｂから受領した当該データの全部または一部をプロセッサ１０１Ａへ送付することで行っもよく、予め定める特定の信号をプロセッサ１０１Ａに送付することで行ってもよい。プロセッサ１０１Ｂから受領した当該データの全部または一部をプロセッサ１０１Ａへ送付する場合、プロセッサ１０１Ａは、受信した当該データの全部または一部を破棄する。

　また更に、通知は、予め定める特定のデータをプロセッサ１０１Ａのアドレス空間における特定のアドレスに送付することで行ってもよい。または、通知は、プロセッサ１０１Ａに、インタラプト信号を送付することで行ってもよい。このようにすることによって、当該データを確実にメモリ１０２Ｂに書き込めたことをプロセッサ１０１Ａに通知することができる。ステップ２８０７で、判定した結果がメモリ１０２Ｂのデータの取得要求であれば（２８０７：データ要求）、バックエンドスイッチ１０４は、処理を終了する。

　図２９は、バックエンドスイッチ１０４が図２８に示す処理手順に従って処理を行う場合に、ストレージ制御部１０３Ａからストレージ制御部１０３Ｂにデータを送信する処理のシーケンスの例である。なお、ストレージ制御部１０３Ｂがストレージ制御部１０３Ａにデータを送信する処理のシーケンスも同様となる。

　その場合、図２９において、ストレージ制御部１０３Ａとストレージ制御部１０３Ｂとは入れ替えられる。プロセッサ１０１Ａとプロセッサ１０１Ｂとは、入れ替えられる。メモリ１０２Ａととメモリ１０２Ｂとは、入れ替えられる。

　図２９において、ステップ２９０１から２９０４に対して、実施例１における図５Ａのステップ５０１から５０４までの説明を適用できる。図２９では、バックエンドスイッチ１０４が、ステップ２９０５において、ステップ２９０３で送付したアドレスＢを再度指定するデータ取得要求を、プロセッサ１０１Ｂに送付する。

　この場合、取得するデータの長さは、ステップ２９０５でアドレスＢを付与して送付したデータの長さと等しくてもよく、ステップ２９０５でアドレスＢを付与して送付したデータの一部の長さであってもよい。例えば、バックエンドスイッチ１０４は、ステップ２９０５で送付したデータの最後の一部を取得するように、データ長とアドレスＢを変更してもよい。この点は、前述の図２８のステップ２８０８の説明と同様である。

　プロセッサ１０１Ｂは、バックエンドスイッチ１０４からアドレスＢが付与されたデータ要求を受信すると、ステップ２９０６において、アドレスＢに従って、メモリ１０２Ｂよりデータを取得する。次に、ステップ２９０７において、プロセッサ１０１Ｂは、メモリ１０２Ｂより取得したデータをバックエンドスイッチ１０４に返送する。

　ステップ２９０６及び２９０７は、プロセッサ１０１Ｂ上で動作するソフトウェアによって実行されてもよく、プロセッサ１０１Ｂに実装された機能ハードウェア（回路）により実行されてもよい。機能ハードウェアは、バックエンドスイッチ１０４からアドレスＢが付与されたデータ要求を受信すると、自動的にアドレスＢに従ってメモリ１０２Ｂからデータを取得して、バックエンドスイッチ１０４に返送する。

　バックエンドスイッチ１０４は、プロセッサ１０１ＢよりアドレスＢのデータの返送を受信すると、ステップ２９０８にて、プロセッサ１０１Ａにデータを送付したことを通知する。この通知の方法は、図２８のステップ２８１０の説明の通りである。

　以上の構成により、実施例１で説明した効果に加えて、ストレージ制御部１０３Ｂに送付したデータを確実にメモリ１０２Ｂに格納できたことを、プロセッサ１０１Ａに通知することができる。これにより、例えば図１に図示されない上位装置から記憶デバイス１０５Ａ～１０５Ｆに書き込むためのデータを受信した場合、ストレージ制御部１０３Ａと１０３Ｂで当該データを二重化できたことを保証できる。

　これにより、記憶デバイス１０５Ａ～１０５Ｆへの書込みが完了しなくとも、更に充分な信頼性と可用性を確保することができるので、記憶デバイス１０５Ａ～１０５Ｆにデータを書き込む前に、上位装置にデータ書き込み完了を通知することが可能である。

　また本実施例のストレージシステムの構成として、図１に示す構成に代えて、図２に示す構成を採ることができる。この場合、図２、図４Ａ、図４Ｂ、図６Ａ～図７Ｂに関する説明は実施例２と同じである。

　図２８、図２９の説明において、ストレージ制御部１０３Ａはストレージ制御部２０３Ａに置き換えられる。ストレージ制御部１０３Ｂはストレージ制御部２０３Ｂに置き換えられる。プロセッサ１０１Ａはプロセッサ２０１Ａに置き換えられる。

　プロセッサ１０１Ｂはプロセッサ２０１Ｂに置き換えられる。メモリ１０２Ａはメモリ２０２Ａに置き換えられる。メモリ１０２Ｂはメモリ２０２Ｂに置き換えられる。バックエンドスイッチ１０４はバックエンドスイッチ２０４Ａまたは２０４Ｂに置き換えられる。記憶デバイス１０５Ａ～１０５Ｆは記憶デバイス２０５Ａ～２０５Ｆに置き換えられる。

　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

　また、上記の各構成・機能・処理部等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等の記録装置、または、ＩＣカード、ＳＤカード等の記録媒体に置くことができる。

　また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆どすべての構成が相互に接続されていると考えてもよい。

Claims

　第１のプロセッサと第１のメモリを含む第１のストレージ制御部と、
　第２のプロセッサと第２のメモリを含む第２のストレージ制御部と、
　１以上の記憶デバイスと、
　前記第１のプロセッサ、前記第２のプロセッサ及び前記１以上の記憶デバイスを接続する、１以上のバックエンドスイッチと、を含み、
　前記１以上のバックエンドスイッチのそれぞれは、
　前記第１のプロセッサから受信したフレームを参照して当該フレームの送付先を同定し、
　前記フレームの送付先が前記第２のプロセッサである場合、前記フレームに含まれ、前記第１のプロセッサのアドレス空間において前記第２のメモリ上の場所を特定する第１のアドレスを、前記第２のプロセッサのアドレス空間において前記第２のメモリ上の前記場所を特定する第２のアドレスに変換し、
　前記第２のアドレスを含む前記フレームを、前記第２のストレージ制御部に送付し、
　前記フレームの送付先が、前記１以上の記憶デバイスにおける第１の記憶デバイスである場合、前記フレームに含まれ、前記第１のプロセッサのアドレス空間において前記第１の記憶デバイスを特定する第３のアドレスを変換することなく、前記フレームを前記第１の記憶デバイスに送付する、ストレージシステム。
　請求項１に記載のストレージシステムであって、
　前記フレームが、前記第１のストレージ制御部から前記第２のストレージ制御部にデータを送付するフレームである場合、
　前記フレームは、前記第１のストレージ制御部から前記第２のストレージ制御部に送付する第１のデータと、前記第１のアドレスとを含み、
　前記第２のプロセッサは、前記第１のデータを、前記第２のメモリにおいて前記第２のアドレスが特定する場所に格納する、ストレージシステム。
　第１のプロセッサと第１のメモリを含む第１のストレージ制御部と、
　第２のプロセッサと第２のメモリを含む第２のストレージ制御部と、
　１以上の記憶デバイスと、
　前記第１のプロセッサ、前記第２のプロセッサ及び前記１以上の記憶デバイスを接続する、１以上のバックエンドスイッチと、を含み、
　前記１以上のバックエンドスイッチのそれぞれは、
　前記第１のプロセッサのアドレス空間における前記第１のメモリ上の第１の場所を特定する第４のアドレスと、前記第１のプロセッサのアドレス空間において前記第２のメモリ上の第２の場所を特定する第５のアドレスと、転送するデータ長と、を含むデータ転送指示を、前記第１のプロセッサから受信し、
　前記第５のアドレスを、前記第２のプロセッサのアドレス空間において前記第２のメモリ上の前記第２の場所を特定する第６のアドレスに変換し、
　前記第１のメモリ上の前記第１の場所と前記第２のメモリ上の前記第２の場所との間において、前記データ長の第１のデータを転送する、ストレージシステム。
　請求項３に記載のストレージシステムであって、
　前記データ転送指示は、さらに、データの転送方向が前記第１のメモリから前記第２のメモリへの方向であるか、前記第２のメモリから前記第１のメモリへの方向であるか、の指定を含み、
　前記バックエンドスイッチは、
　前記データの転送方向の指定が、前記第１のメモリから前記第２のメモリへの方向の場合、前記第１のメモリの前記第１の場所から前記第１のデータを取得し、前記第２のメモリの前記第２の場所に格納し、
　前記データの転送方向の指定が前記第２のメモリから前記第１のメモリへの方向の場合、前記第２のメモリの前記第２の場所から、前記第１のデータを取得し、前記第１のメモリの前記第１の場所に格納する、ストレージシステム。
　請求項２に記載のストレージシステムであって、
　前記バックエンドスイッチは、前記第１のデータの送付を前記第２のプロセッサに通知する、ストレージシステム。
　請求項４に記載のストレージシステムであって、
　前記データの転送方向の指定が、前記第１のメモリから前記第２のメモリへの方向の場合、前記バックエンドスイッチは、前記第２のメモリの前記第２の場所に前記第１のデータを格納したことを、前記第２のプロセッサに通知する、ストレージシステム。
　請求項４に記載のストレージシステムであって、
　前記データの転送方向の指定が前記第２のメモリから前記第１のメモリへの方向の場合、前記バックエンドスイッチは、前記第１のメモリの前記第１の場所に前記第１のデータを格納したことを、前記第１のプロセッサに通知する、ストレージシステム。
　請求項４に記載のストレージシステムであって、
　前記データ転送指示は、さらに、データチェックコードを含み、
　前記データの転送方向の指定が、前記第１のメモリから前記第２のメモリへの方向の場合、前記バックエンドスイッチは、
　前記データチェックコードに従って、前記第１のメモリから取得した前記第１のデータに誤りがあるかの検査を行い、
　前記検査の結果を前記第１のプロセッサに通知し、
　前記検査の結果が、誤りがないことを示す場合、前記第１のデータを前記第２のメモリの前記第２の場所に格納する、ストレージシステム。
　請求項４に記載のストレージシステムであって、
　前記データ転送指示は、さらに、データチェックコードを含み、
　前記データの転送方向の指定が、前記第２のメモリから前記第１のメモリへの方向の場合、前記バックエンドスイッチは、
　前記データチェックコードに従って、前記第２のメモリから取得した前記第１のデータに誤りがあるかの検査を行い、
　前記検査の結果を前記第１のプロセッサに通知し、
　前記検査の結果が、誤りがないことを示す場合、前記第１のデータを前記第１のメモリの前記第１の場所に格納する、ストレージシステム。
　請求項３に記載のストレージシステムであって、
　前記バックエンドスイッチは、
　前記第１のメモリから取得した前記第１のデータを前記第２のメモリに格納した後、前記第２のメモリから前記第１のデータの少なくとも一部を読み出し、
　前記第２のメモリから前記第１のデータの前記少なくとも一部を読み出せたことを、前記第１のプロセッサに通知する、ストレージシステム。
　請求項１０に記載のストレージシステムであって、
　前記第１のストレージ制御部は、
　上位装置より前記１以上の記憶デバイスに書き込むためにホストデータを受信し、
　前記ホストデータを、前記第１のデータとして、前記１以上の記憶デバイスに書き込む前に、前記第１のメモリの前記第１の場所に格納し、
　前記第１のプロセッサは、前記ホストデータが前記第１のメモリの前記第１の場所に格納された後、前記データ転送指示を前記バックエンドスイッチに送信し、
　前記第２のメモリから前記第１のデータの全部または一部が読み出せたことを前記バックエンドスイッチから通知されると、前記上位装置に前記第１のデータの書込みが完了したことを通知する、ストレージシステム。
　請求項６に記載のストレージシステムであって、
　前記第１のストレージ制御部は、
　上位装置より前記１以上の記憶デバイスに書き込むためにホストデータを受信し、
　前記ホストデータを、前記第１のデータとして、前記１以上の記憶デバイスに書き込む前に、前記第１のメモリの前記第１の場所に格納し、
　前記第１のプロセッサは、前記ホストデータが前記第１のメモリの前記第１の場所に格納された後、前記データ転送指示を前記バックエンドスイッチに送信し、
　前記第２のプロセッサは、
　前記第１のデータを前記第２のメモリに格納したことを前記バックエンドスイッチから通知されると、
　前記第２のメモリから前記第１のデータを読み出し、前記第１のデータに誤りがあるか判定を行い、
　前記判定の結果を前記第１のプロセッサに送信し、
　前記第１のプロセッサは、
　前記第２のプロセッサより受信した前記判定の結果を、前記上位装置に通知する、ストレージシステム。
　請求項２に記載のストレージシステムであって、
　前記第１のストレージ制御部は、
　上位装置より前記１以上の記憶デバイスに書き込むためにホストデータを受信し、
　前記ホストデータを、前記１以上の記憶デバイスに書き込む前に、前記第１のメモリに格納し、
　前記第１のプロセッサは、
　前記ホストデータが前記第１のメモリに格納された後、前記ホストデータを前記第１のメモリから取得し、
　前記ホストデータを前記第１のデータとして前記フレームを生成し、
　前記フレームを前記バックエンドスイッチに送付し、
　前記第１のアドレスを含み、前記第２のメモリに格納された前記第１のデータの少なくとも一部を読み出すことを要求する、第２のフレームを、前記バックエンドスイッチに送付し、
　前記バックエンドスイッチは、前記第２のフレームに含まれる前記第１のアドレスを前記第２のアドレスに変換して、前記第２のプロセッサに送付し、
　前記第２のプロセッサは、前記第２のフレームの要求に従って、前記第２のメモリに格納された前記第１のデータの前記少なくとも一部を読み出して、前記バックエンドスイッチに返送し、
　前記バックエンドスイッチは、前記第２のプロセッサが返送した前記第１のデータの前記少なくとも一部を、前記第１のプロセッサに返送し、
　前記第１のプロセッサは、前記バックエンドスイッチから前記第１のデータの前記少なくとも一部を受信した後、前記上位装置に、前記ホストデータの書込みが完了したことを通知する、ストレージシステム。
　請求項２に記載のストレージシステムであって、
　前記第１のストレージ制御部は、
　上位装置より前記１以上の記憶デバイスに書き込むためにホストデータを受信し、
　前記ホストデータを、前記１以上の記憶デバイスに書き込む前に、前記第１のメモリに格納し、
　前記第１のプロセッサは、
　前記ホストデータが前記第１のメモリに格納された後、前記ホストデータを前記第１のメモリから取得し、
　前記ホストデータを前記第１のデータとして前記フレームを生成し、
　前記フレームを前記バックエンドスイッチに送付し、
　前記第２のプロセッサに、前記第１のデータを送付したことを通知し、
　前記第２のプロセッサは、前記第１のプロセッサから前記第１のデータを送付したことを通知されると、
　前記第２のメモリに格納された前記第１のデータを読み出し、
　前記第１のデータに誤りがあるかの判定を実行し、
　前記判定の結果を前記第１のプロセッサに通知し、
　前記第１のプロセッサは、前記判定の前記結果に基づき、前記第２のメモリに格納された前記第１のデータに誤りがあるかを、前記上位装置に通知する、ストレージシステム。
　請求項２に記載のストレージシステムであって、
　前記バックエンドスイッチは、前記第１のデータを含む前記フレームを前記第２のストレージ制御部に送付した後、前記第１のデータの少なくとも一部を取得する要求を、前記第２のプロセッサに送付し、
　前記第２のプロセッサは、前記要求に応答して、前記第１のデータの少なくとも一部を前記第２のメモリから読出し、前記バックエンドスイッチに返送し、
　前記バックエンドスイッチは、前記第２のメモリ上の前記第１のデータの前記少なくとも一部が前記第２のプロセッサから返送されてきたことを、前記第１のプロセッサに通知する、ストレージシステム。