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WO2018192987A1 - Verfahren zum befestigen eines halbleiterchips auf einem leiterrahmen und elektronisches bauelement - Google Patents

Verfahren zum befestigen eines halbleiterchips auf einem leiterrahmen und elektronisches bauelement Download PDF

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WO2018192987A1
WO2018192987A1 PCT/EP2018/059928 EP2018059928W WO2018192987A1 WO 2018192987 A1 WO2018192987 A1 WO 2018192987A1 EP 2018059928 W EP2018059928 W EP 2018059928W WO 2018192987 A1 WO2018192987 A1 WO 2018192987A1
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layer
indium
tin
gold
intermetallic
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PCT/EP2018/059928
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Mathias Wendt
Andreas Weimar
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Osram Opto Semiconductors Gmbh
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    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29164—Palladium [Pd] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29166—Titanium [Ti] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29169—Platinum [Pt] as principal constituent
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    • H01L2224/29187—Ceramics, e.g. crystalline carbides, nitrides or oxides
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/325—Material
    • H01L2224/32501—Material at the bonding interface
    • H01L2224/32503—Material at the bonding interface comprising an intermetallic compound
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32505—Material outside the bonding interface, e.g. in the bulk of the layer connector
    • H01L2224/32507—Material outside the bonding interface, e.g. in the bulk of the layer connector comprising an intermetallic compound
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8381—Soldering or alloying involving forming an intermetallic compound at the bonding interface
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H01L2224/83825—Solid-liquid interdiffusion
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H01L2224/8383—Solid-solid interdiffusion
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H10H20/0364—Manufacture or treatment of packages of interconnections

Definitions

  • a method for mounting a semiconductor chip on a leadframe comprises the following method steps, preferably in the order given:
  • an intermetallic interlayer comprising gold and indium, gold and tin or gold, tin and indium.
  • the intermetallic interlayer comprising gold and indium, gold and tin or gold, tin and indium at room temperature and thus directly after the
  • the one layer or the one element is arranged indirectly on or above the other layer or the other element. In this case, further layers and / or elements can then be arranged between the one or the other layer or between the one or the other element.
  • the fact that a layer or an element is arranged "between" two other layers or elements may, here and in the following, mean that the one layer or the one
  • the method comprises the following steps, preferably in the order given:
  • solder metal layer sequence comprises a first metallic layer comprising indium or an indium-tin alloy.
  • the fourth layer may also comprise an indium-tin alloy.
  • the third layer can also be made of gold.
  • the fourth layer may also consist of indium and / or tin. Most preferably, the fourth layer comprises indium or consists of indium.
  • step E tin and / or indium reacts with the gold of the third layer and forms a
  • the solder metal layer sequence comprises the first metallic layer comprising indium or an indium-tin alloy, one above the first
  • a process step F) preferably takes place after process step E1), it being possible for the tin and / or indium melt to react with the nickel of the first layer. After process step F) and in a process step E2) is formed according to this
  • Interlayer the gold, nickel and indium; Gold, nickel and tin or gold, nickel, indium and tin.
  • the nickel of the first layer does not react completely with the tin and / or indium melt, so that a first layer reduced in the layer thickness remains.
  • the intermetallic interlayer of this embodiment has been found to be particularly well wettable by the indium or indium-tin alloy of the first
  • Metallization layer sequence a first layer comprising nickel, a second layer comprising palladium, a third layer comprising gold and a fourth layer comprising indium and / or tin.
  • the metallization layer sequence can also consist of the first layer, the second layer, the third layer and the fourth layer.
  • Process step E2) is formed according to this
  • Interlayer the intermetallic interlayer, the gold, nickel, palladium and indium; Gold, nickel, palladium and tin or gold, nickel, palladium, indium and tin.
  • Embodiment can be particularly well wetted by the indium or the indium-tin alloy of the first metallic layer in step H). This results in a particularly strong and durable connection of the semiconductor chip on the lead frame.
  • an indium-tin alloy In x Sni_ x in the first metallic layer of the solder metal layer sequence reduces the melting temperature in comparison to pure indium or pure tin.
  • Leadframe coating reacts, resulting in a
  • a second intermetallic layer comprising or consisting of indium and the material of the barrier layer or indium, tin and the material of the barrier layer.
  • a first intermetallic layer forms from the
  • connection layer sequence comprises a first intermetallic layer, a second one intermetallic layer and a third intermetallic layer.
  • Barrier layers planarization layers, buffer layers, protective layers and / or electrodes and combinations thereof. Furthermore, for example, on a the
  • Connecting layer sequence can also consist of the first, the second and the third intermetallic layer.
  • a first layer comprising or consisting of nickel is arranged between the lead frame and the connection layer sequence, in particular between the lead frame and the first intermetallic layer.
  • Adhesive layer arranged.
  • the adhesive layer may be one or more metallic layers.
  • the metal may, for example, be selected from a group comprising platinum, titanium and gold.
  • the adhesive layer serves to fasten the semiconductor chip to the solder metal layer sequence and, on the other hand, it serves as
  • Figures 3 and 4 show dynamic Differenzkalorimetrie- diagrams.
  • second layer 4b comprising or consisting of palladium and one above the second layer 4b
  • Layer thickness between 10 nm inclusive and 5 ym inclusive, preferably between 10 nm inclusive and
  • Intermetallic interlayer 6 prevents the liquid indium or the liquid indium-tin alloy from the surface of the intermetallic
  • Semiconductor chips 1 can be achieved on the lead frame 3, since the intermetallic interlayer 6 a good wetting with the liquid indium or the liquid indium-tin alloy before and after the reaction of the liquid indium or the liquid indium-tin alloy with the gold of the second metallic layer 2c.
  • the electronic component 100 shown in FIG. 1E in particular an optoelectronic component 100, comprises a lead frame 3, one above the lead frame 3
  • Connecting layer sequence 5 is arranged.
  • Lot metal layer sequence 2 is arranged.
  • the structure is identical to the structure described in FIG. 1A.
  • FIG. 2A shows a leadframe 3, above which a metallization layer sequence 4 is arranged.
  • Metallization layer sequence 4 consists of a first layer 4a arranged above the leadframe 3, comprising or consisting of nickel, a second layer 4b comprising the first layer 4a comprising or consisting of palladium, a fourth layer 4d arranged above the second layer 4b, comprising or consisting from indium and / or tin, preferably consisting of indium or indium and Tin and a third layer 4c arranged above the fourth layer 4d, comprising or consisting of gold.
  • the first layer 4a has a layer thickness of
  • the second layer 4b has a layer thickness between 30nm and including 300nm up.
  • Layer thicknesses of the layers 4a, 4b, 4c and 4d coordinated so that the gold of the third layer 4c completely with the indium and / or tin already at room temperature or the indium and / or tin melt reacts.
  • Layer thicknesses of the layers 4a, 4b, 4c and 4d are particularly preferably matched to one another such that the nickel is also coordinated the first layer 4a at least partially reacts with the indium and / or tin melt.
  • These reactions produce an intermetallic interlayer 6, as shown in FIG. 2B.
  • the intermetallic intermediate layer 6 consists of gold, palladium, nickel and indium or of gold, palladium, nickel, tin and indium.
  • Lead frame 3 (not shown here).
  • Layer thickness reduced second layer 4b is located.
  • the liquid indium or the liquid indium-tin alloy of the first metallic layer 2a diffuses by means of a grain boundary diffusion through the second
  • intermetallic layer 5a one above the first

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Abstract

Es wird ein Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen angegeben. Das Verfahren umfasst die Verfahrensschritte A) Bereitstellen eines Halbleiterchips (1), B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1), wobei die Lotmetall-Schichtenfolge (2) eine erste metallische Schicht (2a) umfassend Indium oder eine Indium-Zinn-Legierung umfasst, C) Bereitstellen eines Leiterrahmens (3), D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf den Leiterrahmen (3), wobei die Metallisierungs-Schichtenfolge (4) eine über dem Leiterrahmen (3) angeordnete vierte Schicht umfassend Indium und/oder Zinn und eine über der vierten Schicht (4d) angeordnete dritte Schicht (4c) umfassend Gold umfasst, E) Bildung einer intermetallischen Zwischenschicht (6), die Gold und Indium, Gold und Zinn und/oder Gold, Zinn und Indium umfasst; G) Aufbringen des Halbleiterchips (1) über die Lotmetall-Schichtenfolge (2) und die intermetallische Zwischenschicht (6) auf den Leiterrahmen (3), H) Heizen der unter F) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Leiterrahmen (3). Das Verfahren kann zusätzlich einen Verfahrensschritt F) umfassen F) Heizen der unter D) erzeugten Anordnung auf eine gegenüber dem Schmelzpunkt von Zinn und/oder Indium erhöhte Temperatur, wobei sich die intermetallische Zwischenschicht in einem Verfahrensschritt E1) vor Verfahrensschritt F) und/oder in einem Verfahrensschritt E2) nach Verfahrensschritt F) bildet. Die intermetallische Zwischenschicht (6) kann mit dem Indium oder der Indium-Zinn-Legierung der ersten metallischen Schicht (2a) in Verfahrensschritt H) sehr gut benetzt werden, so dass eine sehr gute und stabile Anbringung des Halbleiterchips (1) auf dem Leiterrahmen (3) möglich ist. Die Lotmetall-Schichtenfolge (2) kann eine zweite metallische Schicht (2c) umfassend Gold und eine Barrierenschicht (2b) enthaltend Nickel, Titan, Platin oder eine Verbindung eines dieser Metalle umfassen, wobei Barrierenschicht (2b) zwischen der ersten metallischen Schicht (2a) (In, In-Sn-Legierung) und der zweiten metallischen Schicht (2c) (Au) und die zweite metallische Schicht (2c) (Au) zwischen der Barrierenschicht (2b) und dem Halbleiterchip (1) angeordnet sind. Die Metallisierungs-Schichtenfolge (4) kann eine über dem Leiterrahmen (3) angeordnete erste Schicht (4a) umfassend Nickel umfassen, wobei die vierte Schicht (4d) (In und/oder Sn) zwischen der ersten Schicht (4a) (Ni) und der dritten Schicht (4c) (Au) angeordnet ist. Weiterhin kann die Metallisierungs-Schichtenfolge eine zweite Schicht (4b) umfassend Palladium umfassen, die zwischen der ersten Schicht (4a) (Ni) und der vierten Schicht (4d) (In und/oder Sn) angeordnet ist, oder die alternativ zwischen der vierten Schicht (4d) (In und/oder Sn) und der dritten Schicht (4c) (Au) angeordnet ist, wobei in dem letzten Fall zusätzlich eine weitere vierte Schicht umfassend Indium und/oder Zinn zwischen der zweiten Schicht (4b) (Pd) und der dritten Schicht (4c) (Au) angeordnet werden kann. Das bereitgestellte elektronische Bauelement (100) umfasst einen Leiterrahmen (3) und einen über dem Leiterrahmen (3) angeordneten Halbleiterchip (1), wobei zwischen dem Leiterrahmen (3) und dem Halbleiterchip (1) eine Verbindungsschichtenfolge (5) angeordnet ist und die Verbindungsschichtenfolge (5) - eine erste intermetallische Schicht (5a) umfassend Gold und Indium; Gold, Indium und Zinn; Gold, Palladium und Indium; Gold, Palladium, Indium und Zinn; Gold, Palladium, Nickel und Indium; oder Gold, Palladium, Nickel, Indium und Zinn, - eine zweite intermetallische Schicht (5b) umfassend Indium und eine Titanverbindung; Indium, Zinn und eine Titanverbindung; Indium und Nickel; Indium, Zinn und Nickel; Indium und Platin; Indium, Zinn und Platin; Indium und Titan; oder Indium, Zinn und Titan und - eine dritte intermetallische Schicht (5c) umfassend Indium und Gold oder Indium, Zinn und Gold umfasst.

Description

Beschreibung
VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM LEITERRAHMEN UND ELEKTRONISCHES BAUELEMENT
Die Erfindung betrifft ein Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen und ein elektronisches Bauelement . Zum Verbinden eines Halbleiterchips mit einem Leiterrahmen werden die Halbleiterchips bei der Herstellung von
elektronischen Bauelementen häufig auf den Leiterrahmen gelötet. Aufgrund des Unterschieds im thermischen
Ausdehnungsverhalten zwischen dem Halbleiterchip und dem Material des Leiterrahmens entstehen beim Abkühlen von der Löt-Temperatur auf Raumtemperatur im Verbund aus
Halbleiterchip und Leiterrahmen Verspannungen . Diese können bei mechanischer Belastung des elektronischen Bauelements zur Initiierung von Rissen beispielsweise im Trägermaterial des Halbleiterchips führen. Beispielsweise wird ein Gold-Zinn-Lot für das Löten von Halbleiterchips auf Leiterrahmen verwendet. Bei diesem Lot befindet sich die Löttemperatur im Bereich von 300 °C. Aufgrund der hohen Löttemperatur und dem
unterschiedlichen thermischen Ausdehnungsverhalten treten beim Abkühlen des Verbundes aus Leiterrahmen und
Halbleiterchip erhebliche thermisch induzierte mechanische Spannungen auf. Diese können bei weiterer mechanischer
Belastung des Bauteils zum Versagen der Lötverbindung oder zur Initiierung von Rissen im Substrat oder der Lötverbindung führen. Um eine gute Anbindung des Halbleiterchips auf einem Leiterrahmen zu gewährleisten, muss das Lot während des
Lötens die Oberfläche des Leiterrahmens ausreichend benetzen. Es bedarf somit einer geeigneten Oberfläche des
Leiterrahmens, um von dem Lot ausreichend benetzt zu werden.
Die Aufgabe zumindest einer Ausführungsform der vorliegenden Erfindung ist es, ein Verfahren zum Befestigen eines
Halbleiterchips auf einem Leiterrahmen anzugeben, das gegenüber dem Stand der Technik verbessert ist. Eine weitere Aufgabe besteht in der Bereitstellung eines elektronischen Bauelements .
Diese Aufgaben werden unter anderem durch ein Verfahren und durch ein elektronisches Bauelement mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte
Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
Es wird ein Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen angegeben. Das Verfahren umfasst folgende Verfahrensschritte, bevorzugt in der angegebenen Reihenfolge :
A) Bereitstellen eines Halbleiterchips.
B) Aufbringen einer Lotmetall-Schichtenfolge auf den
Halbleiterchip, wobei die Lotmetall-Schichtenfolge eine erste metallische Schicht umfassend Indium oder eine Indium-Zinn- Legierung umfasst.
C) Bereitstellen eines Leiterrahmens.
D) Aufbringen einer Metallisierungs-Schichtenfolge auf den Leiterrahmen, wobei die Metallisierungs-Schichtenfolge eine über dem Leiterrahmen angeordnete vierte Schicht umfassend Indium und/oder Zinn und eine über der vierten Schicht angeordnete dritte Schicht umfassend Gold umfasst.
Insbesondere kann die vierte Schicht auch eine Indium-Zinn- Legierung umfassen. Die dritte Schicht kann auch aus Gold bestehen. Die vierte Schicht kann auch aus Indium und/oder Zinn bestehen. Besonders bevorzugt umfasst die vierte Schicht Indium oder besteht aus Indium.
E) Bildung einer intermetallischen Zwischenschicht, die Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium umfasst. Insbesondere kann sich die intermetallische Zwischenschicht umfassend Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium bei Raumtemperatur und somit direkt nach dem
Aufbringen der Metallisierungsschichtenfolge bilden.
G) Aufbringen des Halbleiterchips über die Lotmetall- Schichtenfolge und die intermetallische Zwischenschicht auf den Leiterrahmen. Insbesondere erfolgt das Aufbringen so, dass sich nach dem Aufbringen die intermetallische
Zwischenschicht und die Lotmetall-Schichtenfolge zwischen dem Leiterrahmen und dem Halbleiterchip befinden.
H) Heizen der unter G) erzeugten Anordnung zur Befestigung des Halbleiterchips auf dem Leiterrahmen. Insbesondere bildet sich in Schritt H) aus der intermetallischen Zwischenschicht und der Lotmetall-Schichtenfolge eine
Verbindungsschichtenfolge .
Dass eine Schicht oder ein Element "auf" oder "über" einer anderen Schicht oder einem anderen Element angeordnet oder aufgebracht ist, kann dabei hier und im Folgenden bedeuten, dass die eine Schicht oder das eine Element unmittelbar in direktem mechanischem und/oder elektrischem Kontakt auf der anderen Schicht oder dem anderen Element angeordnet ist.
Weiter kann es auch bedeuten, dass die eine Schicht oder das eine Element mittelbar auf beziehungsweise über der anderen Schicht oder dem anderen Element angeordnet ist. Dabei können dann weitere Schichten und/oder Elemente zwischen der einen oder der anderen Schicht beziehungsweise zwischen dem einen oder dem anderen Element angeordnet sein. Dass eine Schicht oder ein Element "zwischen" zwei anderen Schichten oder Elementen angeordnet ist, kann hier und im Folgenden bedeuten, dass die eine Schicht oder das eine
Element unmittelbar in direktem mechanischem und/oder
elektrischem Kontakt oder in mittelbarem Kontakt zur einen der zwei anderen Schichten oder Elementen und in direktem mechanischem und/oder elektrischem Kontakt oder in
mittelbarem Kontakt zur anderen der zwei anderen Schichten oder Elementen angeordnet ist. Dabei können bei mittelbarem Kontakt dann weitere Schichten und/oder Elemente zwischen der einen und zumindest einer der zwei anderen Schichten
beziehungsweise zwischen dem einen und zumindest einem der zwei anderen Elemente angeordnet sein. Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Verfahrensschritt F) : Heizen der unter D) erzeugten Anordnung auf eine gegenüber dem Schmelzpunkt von Zinn und/oder Indium erhöhte Temperatur Tl. Gemäß dieser
Ausführungsform kann Verfahrenschritt E) nach
Verfahrensschritt D) und vor Verfahrensschritt F) und/oder nach Verfahrensschritt F) erfolgen. Mit anderen Worten bildet sich die intermetallische Zwischenschicht nach
Verfahrensschritt D) und vor Verfahrensschritt F)
insbesondere bei Raumtemperatur und/oder nach
Verfahrensschritt F) . Erfolgt Verfahrensschritt E) nach
Verfahrensschritt D) und vor Verfahrensschritt F) kann dieser als Verfahrensschritt El) bezeichnet werden. Erfolgt
Verfahrensschritt E) nach Verfahrensschritt F) kann dieser als Verfahrensschritt E2) bezeichnet werden. Bevorzugt werden die Halbleiterchips in Verfahrensschritt G) auf den aus
Verfahrensschritt F) aufgeheizten Leiterrahmen aufgebracht. Gemäß zumindest einer Ausführungsform umfasst das Verfahren folgende Schritte, bevorzugt in der angegebenen Reihenfolge:
A) Bereitstellen eines Halbleiterchips.
B) Aufbringen einer Lotmetall-Schichtenfolge auf den
Halbleiterchip, wobei die Lotmetall-Schichtenfolge eine erste metallische Schicht umfassend Indium oder eine Indium-Zinn- Legierung umfasst.
C) Bereitstellen eines Leiterrahmens.
D) Aufbringen einer Metallisierungs-Schichtenfolge auf den Leiterrahmen, wobei die Metallisierungs-Schichtenfolge eine über dem Leiterrahmen angeordnete vierte Schicht umfassend Indium und/oder Zinn und eine über der vierten Schicht angeordnete dritte Schicht umfassend Gold umfasst.
Insbesondere kann die vierte Schicht auch eine Indium-Zinn- Legierung umfassen. Die dritte Schicht kann auch aus Gold bestehen. Die vierte Schicht kann auch aus Indium und/oder Zinn bestehen. Besonders bevorzugt umfasst die vierte Schicht Indium oder besteht aus Indium.
El) Bildung einer intermetallischen Zwischenschicht, die Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium umfasst. Insbesondere kann sich die intermetallische Zwischenschicht umfassend Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium bei Raumtemperatur und somit direkt nach dem
Aufbringen der Metallisierungsschichtenfolge bilden.
F) Heizen der unter D) erzeugten Anordnung auf eine gegenüber dem Schmelzpunkt von Zinn und/oder Indium erhöhte Temperatur Tl,
E2) Bildung einer intermetallischen Zwischenschicht, die Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium umfasst. G) Aufbringen des Halbleiterchips über die Lotmetall- Schichtenfolge und die intermetallische Zwischenschicht auf den Leiterrahmen. Insbesondere erfolgt das Aufbringen so, dass sich nach dem Aufbringen die intermetallische Zwischenschicht und die Lotmetall-Schichtenfolge zwischen dem Leiterrahmen und dem Halbleiterchip befinden.
H) Heizen der unter G) erzeugten Anordnung zur Befestigung des Halbleiterchips auf dem Leiterrahmen. Insbesondere bildet sich in Schritt H) aus der intermetallischen Zwischenschicht und der Lotmetall-Schichtenfolge eine
Verbindungsschichtenfolge .
Gemäß zumindest einer Ausführungsform umfasst das Verfahren folgende Schritte, bevorzugt in der angegebenen Reihenfolge:
A) Bereitstellen eines Halbleiterchips.
B) Aufbringen einer Lotmetall-Schichtenfolge auf den
Halbleiterchip, wobei die Lotmetall-Schichtenfolge eine erste metallische Schicht umfassend Indium oder eine Indium-Zinn- Legierung umfasst.
C) Bereitstellen eines Leiterrahmens.
D) Aufbringen einer Metallisierungs-Schichtenfolge auf den Leiterrahmen, wobei die Metallisierungs-Schichtenfolge eine über dem Leiterrahmen angeordnete vierte Schicht umfassend Indium und/oder Zinn und eine über der vierten Schicht angeordnete dritte Schicht umfassend Gold umfasst.
Insbesondere kann die vierte Schicht auch eine Indium-Zinn- Legierung umfassen. Die dritte Schicht kann auch aus Gold bestehen. Die vierte Schicht kann auch aus Indium und/oder Zinn bestehen. Besonders bevorzugt umfasst die vierte Schicht Indium oder besteht aus Indium.
F) Heizen der unter D) erzeugten Anordnung auf eine gegenüber dem Schmelzpunkt von Zinn und/oder Indium erhöhte Temperatur Tl,
E2) Bildung einer intermetallischen Zwischenschicht, die Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium umfasst.
G) Aufbringen des Halbleiterchips über die Lotmetall- Schichtenfolge und die intermetallische Zwischenschicht auf den Leiterrahmen. Insbesondere erfolgt das Aufbringen so, dass sich nach dem Aufbringen die intermetallische
Zwischenschicht und die Lotmetall-Schichtenfolge zwischen dem Leiterrahmen und dem Halbleiterchip befinden.
H) Heizen der unter G) erzeugten Anordnung zur Befestigung des Halbleiterchips auf dem Leiterrahmen. Insbesondere bildet sich in Schritt H) aus der intermetallischen Zwischenschicht und der Lotmetall-Schichtenfolge eine
Verbindungsschichtenfolge .
Gemäß zumindest einer Ausführungsform umfasst das Verfahren folgende Schritte:
A) Bereitstellen eines Halbleiterchips.
B) Aufbringen einer Lotmetall-Schichtenfolge auf den
Halbleiterchip, wobei die Lotmetall-Schichtenfolge eine erste metallische Schicht umfassend Indium oder eine Indium-Zinn- Legierung umfasst.
C) Bereitstellen eines Leiterrahmens.
D) Aufbringen einer Metallisierungs-Schichtenfolge auf den Leiterrahmen, wobei die Metallisierungs-Schichtenfolge eine über dem Leiterrahmen angeordnete vierte Schicht umfassend Indium und/oder Zinn und eine über der vierten Schicht angeordnete dritte Schicht umfassend Gold umfasst.
Insbesondere kann die vierte Schicht auch eine Indium-Zinn- Legierung umfassen. Die dritte Schicht kann auch aus Gold bestehen. Die vierte Schicht kann auch aus Indium und/oder Zinn bestehen. Besonders bevorzugt umfasst die vierte Schicht Indium oder besteht aus Indium.
F) Heizen der unter D) erzeugten Anordnung auf eine gegenüber dem Schmelzpunkt von Zinn und/oder Indium erhöhte Temperatur
Tl,
G) Aufbringen des Halbleiterchips über die Lotmetall- Schichtenfolge und die intermetallische Zwischenschicht auf den Leiterrahmen. Insbesondere erfolgt das Aufbringen so, dass sich nach dem Aufbringen die intermetallische
Zwischenschicht und die Lotmetall-Schichtenfolge zwischen dem Leiterrahmen und dem Halbleiterchip befinden.
H) Heizen der unter G) erzeugten Anordnung zur Befestigung des Halbleiterchips auf dem Leiterrahmen. Insbesondere bildet sich in Schritt H) aus der intermetallischen Zwischenschicht und der Lotmetall-Schichtenfolge eine
Verbindungsschichtenfolge .
Eine Indium-Zinn-Legierung in der vierten Schicht der
Metallisierungsschichtenfolge kann sich insbesondere durch Mischen der Metalle Indium und Zinn bereits bei
Raumtemperatur bilden. Beispielsweise kann zum Ausbilden der vierten Schicht zuerst eine Schicht aus Indium bereitgestellt werden, auf die eine Schicht aus Zinn aufgebracht wird.
Möglich ist auch, dass zuerst eine Schicht aus Zinn
bereitgestellt wird, auf die eine Schicht aus Indium
aufgebracht wird, wobei sich bei Raumtemperatur die vierte Schicht bildet. Eine Indium-Zinn-Legierung ist vorteilhaft, da sich der Schmelzpunkt der sich bildenden Legierung im Vergleich zu dem Schmelzpunkt von Indium bei 156, 6 °C und dem Schmelzpunkt von Zinn von 231,9 °C verringert. Dadurch kann die gewählte Temperatur Tl in Verfahrensschritt E) gering gehalten werden.
In Verfahrensschritt E) reagiert Zinn und/oder Indium mit dem Gold der dritten Schicht und es bildet sich eine
intermetallische Zwischenschicht, die Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium umfasst. Diese
intermetallische Zwischenschicht kann mit dem Indium oder der Indium-Zinn-Legierung der ersten metallischen Schicht in Verfahrensschritt H) sehr gut benetzt werden, so dass eine sehr gute und stabile Anbringung des Halbleiterchips auf dem Leiterrahmen möglich ist. Inbesondere wenn die dritte Schicht direkt auf die vierte Schicht aufgebracht ist, reagiert das Indium und/oder Zinn der vierten Schicht bereits bei
Raumtemperatur mit dem Gold der dritten Schicht in einem Verfahrensschritt El).
Gemäß zumindest einer Ausführungsform erfolgt das Heizen der unter Verfahrensschritt D) erzeugten Anordnung in
Verfahrensschritt F) bis zu einer Temperatur Tl von 350 °C, bevorzugt 270 °C, besonders bevorzugt 250 °C. Insbesondere wird auf eine gegenüber der Schmelztemperatur von Indium, Zinn oder einer Indium-Zinn-Legierung um 30 bis 60 °C erhöhte Temperatur Tl erhitzt. So kann gewährleistet werden, dass das Indium und/oder Zinn der vierten Schicht schmilzt und
vollständig mit dem Gold der dritten Schicht unter Bildung einer intermetallischen Zwischenschicht reagiert.
Insbesondere können auch Metalle weiterer Schichten, wie beispielweise Nickel und Palladium, mit der Zinn- und/oder Indium-Schmelze reagieren und somit Bestandteil der
intermetallischen Zwischenschicht werden.
Gemäß zumindest einer Ausführungsform umfasst die Lotmetall- Schichtenfolge die erste metallische Schicht, eine über der ersten metallischen Schicht angeordnete Barrierenschicht und eine zwischen der Barrierenschicht und dem Halbleiterchip angeordnete zweite metallische Schicht. Die Lotmetall- Schichtenfolge kann auch aus der ersten metallischen Schicht, der Barrierenschicht und der zweiten metallischen Schicht bestehen.
Gemäß zumindest einer Ausführungsform umfasst die Lotmetall- Schichtenfolge die erste metallische Schicht umfassend Indium oder eine Indium-Zinn-Legierung, eine über der ersten
metallischen Schicht angeordnete Barrierenschicht und eine zwischen der Barrierenschicht und dem Halbleiterchip
angeordnete zweite metallische Schicht umfassend Gold.
Bevorzugt ist nach Verfahrensschritt G) die erste metallische Schicht über der intermetallischen Zwischenschicht, die
Barrierenschicht über der ersten metallischen Schicht und die zweite metallische Schicht über der Barrierenschicht
angeordnet. Bevorzugt besteht die erste metallische Schicht aus Indium oder der Indium-Zinn-Legierung. Bevorzugt besteht die zweite metallische Schicht aus Gold.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierungs-Schichtenfolge eine über dem Leiterrahmen angeordnete erste Schicht umfassend Nickel. Bevorzugt besteht die erste Schicht aus Nickel. Besonders bevorzugt besteht die Metallisierungs-Schichtenfolge aus der ersten Schicht, der vierten Schicht und der dritten Schicht. Gemäß zumindest einer Ausführungsform umfasst die
Metallisierung-Schichtenfolge eine erste Schicht umfassend Nickel, eine dritte Schicht umfassend Gold und eine vierte Schicht umfassend Indium und/oder Zinn. Dabei ist die vierte Schicht bevorzugt zwischen der ersten Schicht und der dritten Schicht angeordnet. In dieser Ausführungsform ist somit die erste Schicht über dem Leiterrahmen, die vierte Schicht über der ersten Schicht und die dritte Schicht über der vierten Schicht angeordnet. Nach Verfahrensschritt D) und in
Verfahrensschritt El) bildet sich gemäß dieser
Ausführungsform bei Raumtemperatur bevorzugt eine
intermetallische Zwischenschicht, die Gold und Indium; Gold und Zinn oder Gold, Indium und Zinn umfasst. Diese
Ausführungsform ist bevorzugt, da bereits in der Metallisierungs-Schichtenfolge ein direkter Kontakt zwischen der dritten Schicht und der vierten Schicht besteht. So erfolgt die Bildung der intermetallischen Zwischenschicht bereits bei Raumptemeratur, so dass ein Verfahrensschritt F) nicht mehr erfolgen muss.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierung-Schichtenfolge eine erste Schicht umfassend Nickel, eine dritte Schicht umfassend Gold und eine vierte Schicht umfassend Indium und/oder Zinn. Dabei ist die vierte Schicht bevorzugt zwischen der ersten Schicht und der dritten Schicht angeordnet. In dieser Ausführungsform ist somit die erste Schicht über dem Leiterrahmen, die vierte Schicht über der ersten Schicht und die dritte Schicht über der vierten Schicht angeordnet. Nach Verfahrensschritt D) und in
Verfahrensschritt El) bildet sich gemäß dieser
Ausführungsform bei Raumtemperatur bevorzugt eine
intermetallische Zwischenschicht, die Gold und Indium; Gold und Zinn oder Gold, Indium und Zinn umfasst. Bevorzugt findet nach Verfahrensschritt El) ein Vefahrensschritt F) statt, wobei die Zinn- und/oder Indium-Schmelze mit dem Nickel der ersten Schicht reagieren kann. Nach Verfahrensschritt F) und in einem Verfahrensschritt E2) bildet sich gemäß dieser
Ausführungsform bevorzugt eine intermetallische
Zwischenschicht, die Gold, Nickel und Indium; Gold, Nickel und Zinn oder Gold, Nickel, Indium und Zinn umfasst. Dabei ist es möglich, dass das Nickel der ersten Schicht nicht vollständig mit der Zinn- und/oder Indium-Schmelze reagiert, so dass eine in der Schichtdicke verringerte erste Schicht bestehen bleibt. Die intermetallische Zwischenschicht dieser Ausführungsform hat sich als besonders gut benetzbar durch das Indium oder die Indium-Zinn-Legierung der ersten
metallischen Schicht in Verfahrensschritt H) erwiesen. Gemäß zumindest einer Ausführungsform umfasst die Metallisierungs-Schichtenfolge eine zweite Schicht umfassend Palladium. Bevorzugt besteht die zweite Schicht aus
Palladium. Besonders bevorzugt besteht die Metallisierungs- Schichtenfolge aus der zweiten Schicht, der vierten Schicht und der dritten Schicht. Ganz besonders bevorzugt besteht die Metallisierungs-Schichtenfolge aus der ersten Schicht, der zweiten Schicht, der vierten Schicht und der dritten Schicht.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierung-Schichtenfolge eine erste Schicht umfassend Nickel, eine zweite Schicht umfassend Palladium, eine dritte Schicht umfassend Gold und eine vierte Schicht umfassend Indium und/oder Zinn. Die Metallisierungsschichtenfolge kann auch aus der ersten Schicht, der zweiten Schicht, der dritten Schicht und der vierten Schicht bestehen.
Gemäß zumindest einer Ausführungsform ist die erste Schicht über dem Leiterrahmen, die vierte Schicht über der ersten
Schicht, die zweite Schicht über der vierten Schicht und die dritte Schicht über der vierten Schicht angeordnet. Nach Verfahrensschritt F) und in Verfahrensschritt E2) bildet sich gemäß dieser Ausführungsform bevorzugt eine intermetallische Zwischenschicht, die Gold, Nickel, Palladium und Indium;
Gold, Nickel, Palladium und Zinn oder Gold, Nickel,
Palladium, Indium und Zinn umfasst. Die Zinn- und/oder
Indium-Schmelze reagiert somit in Verfahrensschritt E2) zusätzlich zu der Reaktion mit dem Gold der dritten Schicht mit dem Nickel der ersten Schicht und dem Palladium der zweiten Schicht. Dabei ist es möglich, dass das Nickel der ersten Schicht nicht vollständig mit der Zinn- und/oder
Indium-Schmelze reagiert, so dass eine in der Schichtdicke verringerte erste Schicht bestehen bleibt. Die
intermetallische Zwischenschicht dieser Ausführungsform kann besonders gut durch das Indium oder die Indium-Zinn-Legierung der ersten metallischen Schicht in Verfahrensschritt H) benetzt werden. Daraus folgt eine besonders feste und
dauerhafte Anbindung des Halbleiterchips auf dem
Leiterrahmen. Gemäß dieser Ausführungsform findet somit keine Bildung einer intermetallischen Zwischenschicht bereits bei Raumtemperatur statt, da die dritte Schicht nicht in
direketem Kontakt mit der vierten Schicht steht.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierung-Schichtenfolge eine zweite Schicht umfassend Palladium, eine dritte Schicht umfassend Gold und eine vierte Schicht umfassend Indium und/oder Zinn. Dabei ist die vierte Schicht bevorzugt zwischen der zweiten Schicht und der dritten Schicht angeordnet. In dieser Ausführungsform ist somit die zweite Schicht über dem Leiterrahmen, die vierte Schicht über der zweiten Schicht und die dritte Schicht über der vierten Schicht angeordnet. Nach Verfahrensschritt D) und in Verfahrensschritt El) bildet sich gemäß dieser
Ausführungsform bei Raumtemperatur bevorzugt eine
intermetallische Zwischenschicht, die Gold und Indium; Gold, und Zinn oder Gold, Indium und Zinn umfasst. Diese
Ausführungsform ist bevorzugt, da bereits in der
Metallisierungs-Schichtenfolge ein direkter Kontakt zwischen der dritten Schicht und der vierten Schicht besteht. So erfolgt die Bildung der intermetallischen Zwischenschicht bereits bei Raumptemeratur, so dass ein Verfahrensschritt F) nicht mehr erfolgen muss.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierung-Schichtenfolge eine zweite Schicht umfassend Palladium, eine dritte Schicht umfassend Gold und eine vierte Schicht umfassend Indium und/oder Zinn. Dabei ist die vierte Schicht bevorzugt zwischen der zweiten Schicht und der dritten Schicht angeordnet. In dieser Ausführungsform ist somit die zweite Schicht über dem Leiterrahmen, die vierte Schicht über der zweiten Schicht und die dritte Schicht über der vierten Schicht angeordnet. Nach Verfahrensschritt D) und in Verfahrensschritt El) bildet sich gemäß dieser
Ausführungsform bei Raumtemperatur bevorzugt eine
intermetallische Zwischenschicht, die Gold und Indium; Gold, und Zinn oder Gold, Indium und Zinn umfasst. Bevorzugt findet nach Verfahrensschritt El) ein Vefahrensschritt F) statt, wobei die Zinn- und/oder Indium-Schmelze mit dem Palladium der zweiten Schicht reagieren kann. Nach Verfahrensschritt F) und in einem weiteren Verfahrensschritt E2) bildet sich gemäß dieser Ausführungsform bevorzugt eine intermetallische
Zwischenschicht, die Gold, Palladium und Indium; Gold,
Palladium und Zinn oder Gold, Palladium, Indium und Zinn umfasst. Dabei ist es möglich, dass das Palladium der zweiten Schicht nicht vollständig mit der Zinn-und/oder Indium- Schmelze reagiert, so dass eine in der Schichtdicke
verringerte zweite Schicht bestehen bleibt. Die
intermetallische Zwischenschicht dieser Ausführungsform hat sich als besonders gut benetzbar durch das Indium oder die Indium-Zinn-Legierung der ersten Schicht erwiesen.
Gemäß zumindest einer Ausführungsform ist die erste Schicht über dem Leiterrahmen, die zweite Schicht über der ersten Schicht, die vierte Schicht über der zweiten Schicht und die dritte Schicht über der vierten Schicht angeordnet. Nach
Verfahrensschritt D) und in Verfahrensschritt El) bildet sich gemäß dieser Ausführungsform bevorzugt bei Raumtemperatur eine intermetallische Zwischenschicht, die Gold und Indium; Gold und Zinn oder Goldindium und Zinn umfasst. Diese
Ausführungsform ist bevorzugt, da bereits in der
Metallisierungs-Schichtenfolge ein direkter Kontakt zwischen der dritten Schicht und der vierten Schicht besteht. So erfolgt die Bildung der intermetallischen Zwischenschicht bereits bei Raumptemeratur, so dass ein Verfahrensschritt F) nicht mehr erfolgen muss.
Gemäß zumindest einer Ausführungsform ist die erste Schicht über dem Leiterrahmen, die zweite Schicht über der ersten
Schicht, die vierte Schicht über der zweiten Schicht und die dritte Schicht über der vierten Schicht angeordnet. Nach Verfahrensschritt D) und in Verfahrensschritt El) bildet sich gemäß dieser Ausführungsform bevorzugt bei Raumtemperatur eine intermetallische Zwischenschicht, die Gold und Indium; Gold und Zinn oder Gold, Indium und Zinn umfasst. Bevorzugt findet nach Verfahrensschritt El) ein Vefahrensschritt F) statt, wobei die Zinn- und/oder Indium-Schmelze mit dem
Palladium der zweiten Schicht oder mit dem Palladium der zweiten Schicht und dem Nickel der ersten Schicht reagieren kann. Nach Verfahrensschritt F) und in einem
Verfahrensschritt E2) bildet sich gemäß dieser
Ausführungsform bevorzugt eine intermetallische
Zwischenschicht die Gold, Palladium und Indium; Gold,
Palladium und Zinn; Gold, Palladium, Indium und Zinn; Gold, Nickel, Palladium und Indium; Gold, Nickel, Palladium und Zinn oder Gold, Nickel, Palladium, Indium und Zinn umfasst. Dabei ist es möglich, dass das Palladium der zweiten Schicht und/oder das Nickel der ersten Schicht nicht vollständig mit der Zinn- und/oder Indium-Schmelze reagiert, so dass eine in der Schichtdicke verringerte zweite oder erste Schicht bestehen bleibt. Die intermetallische Zwischenschicht dieser Ausführungsform kann besonders gut durch das Indium oder die Indium-Zinn-Legierung der ersten metallischen Schicht in Verfahrensschritt H) benetzt werden. Daraus folgt eine besonders feste und dauerhafte Anbindung des Halbleiterchips auf dem Leiterrahmen.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierungsschichtenfolge die erste Schicht, die zweite Schicht, die dritte Schicht und zwei vierte Schichten oder besteht aus diesen Schichten. Gemäß dieser Ausführungsform ist die erste Schicht über dem Leiterrahmen, eine vierte
Schicht über der ersten Schicht, die zweite Schicht über der vierten Schicht, die weitere vierte Schicht über der zweiten Schicht und die dritte Schicht über der weiteren vierten Schicht angeordnet. Nach Verfahrensschritt D) und in
Verfahrensschritt El) bildet sich gemäß dieser
Ausführungsform bei Raumtemperatur bevorzugt eine
intermetallische Zwischenschicht, die Gold, und Indium, Gold, Zinn und Indium oder Gold, und Zinn umfasst. Diese
Ausführungsform ist bevorzugt, da bereits in der
Metallisierungs-Schichtenfolge ein direkter Kontakt zwischen der dritten Schicht und der vierten Schicht besteht. So erfoglt die Bildung der intermetallischen Zwischenschicht bereits bei Raumptemeratur, so dass ein Verfahrensschritt F) nicht mehr erfolgen muss.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierungsschichtenfolge die erste Schicht, die zweite Schicht, die dritte Schicht und zwei vierte Schichten oder besteht aus diesen Schichten. Gemäß dieser Ausführungsform ist die erste Schicht über dem Leiterrahmen, eine vierte
Schicht über der ersten Schicht, die zweite Schicht über der vierten Schicht, die weitere vierte Schicht über der zweiten Schicht und die dritte Schicht über der weiteren vierten Schicht angeordnet. Nach Verfahrensschritt D) und in
Verfahrensschritt El) bildet sich gemäß dieser
Ausführungsform bei Raumtemperatur bevorzugt eine
intermetallische Zwischenschicht, die Gold, und Indium, Gold, Zinn und Indium oder Gold, und Zinn umfasst. Bevorzugt findet nach Verfahrensschritt El) ein Vefahrensschritt F) statt, wobei die Zinn- und/oder Indium-Schmelze mit dem Palladium der zweiten Schicht und dem Nickel der ersten Schicht
reagieren kann. Nach Verfahrensschritt F) und in einem
Verfahrensschritt E2) bildet sich gemäß dieser
Ausführungsform bevorzugt eine intermetallische
Zwischenschicht, die intermetallische Zwischenschicht, die Gold, Nickel, Palladium und Indium; Gold, Nickel, Palladium und Zinn oder Gold, Nickel, Palladium, Indium und Zinn umfasst. Die intermetallische Zwischenschicht dieser
Ausführungsform kann besonders gut durch das Indium oder die Indium-Zinn-Legierung der ersten metallischen Schicht in Verfahrensschritt H) benetzt werden. Daraus folgt eine besonders feste und dauerhafte Anbindung des Halbleiterchips auf dem Leiterrahmen.
Gemäß zumindest einer Ausführungsform wird die unter
Verfahrensschritt D) oder El) erzeugte Anordnung nach dem Heizen in Verfahrensschritt F) für 5 Minuten bis 60 Minuten, beispielsweise für 20 Minuten auf der Temperatur Tl gehalten. Eine Reaktion des Indiums und/oder des Zinns mit Nickel und/oder Palladium ist sehr langsam und tritt nach Erreichen der Schmelztemperatur nicht sofort ein. Wird die Anordnung für eine Zeitspanne von 5 Minuten bis 60 Minuten auf der Temperatur Tl gehalten, kann sichergestellt werden, dass nach der Verflüssigung des Indiums und/oder des Zinns das Nickel der ersten Schicht und/oder das Palladium der zweiten Schicht und das Gold der dritten Schicht mit der Indium- und/oder Zinn-Schmelze reagiert. Besteht bereits nach
Verfahrensschritt D) ein direkter Kontakt der vierten Schicht mit der dritten Schicht bildet sich eine intermetallische Zwischenschicht umfassend Gold und Zinn; Gold, Indium und Zinn oder Gold und Indium bereits bei Raumtemperatur
unmittelbar nach dem Aufbringen der
Metallisierungsschichtfolge in Verfahrensschritt D) in einem Verfahrensschritt El). Gemäß zumindest einer Ausführungsform weist die erste Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 2 ym und 4 ym, beispielsweise 3 ym auf.
Gemäß zumindest einer Ausführungsform weist die zweite
Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 10 nm und 20 nm auf.
Gemäß zumindest einer Ausführungsform weist die vierte
Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 10 nm und einschließlich 5 ym, bevorzugt zwischen einschließlich 10 nm und einschließlich 500 nm, besonders bevorzugt zwischen einschließlich 30 nm und einschließlich 300 nm auf. Gemäß zumindest einer Ausführungsform weist die dritte
Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 3 nm und 5 nm auf. Umfasst die
Metallisierungs-Schichtenfolge eine erste Schicht und/oder eine zweite Schicht, weist die vierte Schicht insbesondere eine Schichtdicke auf, bei der das Gold der dritten Schicht vollständig und das Nickel der ersten Schicht und/oder das Palladium der zweiten Schicht zumindest teilweise mit der Indium- und/oder Zinn Schmelze reagieren. Eine teilweise Reaktion bedeutet, dass nach Bildung der intermetallischen Zwischenschicht noch eine in der Schichtdicke verringerte zweite Schicht und/oder erste Schicht bestehen bleibt. Insbesondere sind die Schichtdicken der einzelnen Schichten der Metallisierungs-Schichtenfolge so aufeinander abgestimmt, dass in Verfahrensschritt E) das Indium- und/oder Zinn möglichst vollständig abreagiert und gewährleistet ist, dass das Indium und/oder Zinn mit dem Gold der dritten Schicht reagiert und/oder mit dem Gold der dritten Schicht und mit dem Nickel der ersten Schicht und/oder dem Palladium der zweiten Schicht reagiert.
Gemäß zumindest einer Ausführungsform weist die Indium-Zinn- Legierung der ersten metallischen Schicht der Lotmetall- Schichtenfolge und/oder Indium-Zinn-Legierung der vierten Schicht der Metallisierungs-Schichtenfolge die Formel InxSni_x mit 0 < x < 1, bevorzugt mit 0,5 -S x < 1 auf. Eine Indium- Zinn-Legierung der ersten metallischen Schicht der Lotmetall- Schichtenfolge kann sich insbesondere durch Mischen der
Metalle Indium und Zinn bereits bei Raumtemperatur bilden.
Die Barrierenschicht der Lotmetall-Schichtenfolge ist
insbesondere dazu eingerichtet, die Metalle der ersten metallischen Schicht, also Indium oder Indium und Zinn der Indium-Zinn-Legierung InxSni_x, zunächst von dem Gold der zweiten metallischen Schicht zu trennen, da sowohl Indium als auch die Indium-Zinn-Legierung mit Gold bereits bei
Raumtemperatur eine hochschmelzende Phase erzeugen. Deshalb müssen die erste und die zweite metallische Schicht zunächst voneinander getrennt sein. Auch nach Erreichen der
Schmelztemperatur muss das flüssige Indium oder die flüssige Indium-Zinn-Legierung im Verfahrensschritt H) von dem Gold getrennt sein. Dies erfolgt durch die Barrierenschicht. Die Barrierenschicht kann auch als temporäre Diffusionsbarriere bezeichnet werden. Die Barrierenschicht ist bevorzugt vollflächig zwischen der ersten metallischen Schicht und der zweiten metallischen Schicht angeordnet. Insbesondere weisen die erste metallische Schicht und die zweite metallische Schicht keine gemeinsame Grenzfläche auf.
Gemäß zumindest einer Ausführungsform enthält die
Barrierenschicht Nickel, Titan oder Platin. Bei dem Nickel, Titan oder Platin kann es sich um die Metalle oder um
Verbindungen dieser Metalle handeln. Die Titanverbindung kann beispielsweise TiyWy_i oder TizNz_i sein. Bevorzugt umfasst oder besteht die Barrierenschicht aus den Metallen Nickel, Titan oder Platin, besonders bevorzugt Nickel. Diese Metalle oder Verbindungen sind besonders vorteilhaft, da diese nach dem Schmelzen des Indiums oder der Indium-Zinn-Legierung im Verfahrensschritt H) nur langsam und zeitverzögert mit dem flüssigen Indium oder der flüssigen Indium-Zinn-Legierung reagieren und so eine ausreichende Benetzung der
intermetallischen Zwischenschicht mit dem flüssigen Indium oder der flüssigen Indium-Zinn-Legierung gewährleistet wird.
Gemäß zumindest einer Ausführungsform erfolgt das Heizen der unter Verfahrensschritt G) erzeugten Anordnung in
Verfahrensschritt H) bis zu einer Temperatur T2 von 220 °C, bevorzugt 200 °C, besonders bevorzugt 190 °C. Bereits bei diesen Temperaturen schmilzt das Indium beziehungsweise die Indium-Zinn-Legierung. Aufgrund dieser vergleichsweise niedrigen Löt-Temperatur treten beim Abkühlen der Anordnung aus Leiterrahmen und Halbleiterchip kaum thermisch induzierte mechanische Spannungen auf. Dadurch wird einem Ablösen des Halbleiterchips von dem Leiterrahmen bei mechanischer Belastung vorgebeugt und es entstehen bei mechanischer
Belastung keine oder kaum Risse.
Durch die Verwendung einer Indium-Zinn-Legierung InxSni_x in der ersten metallischen Schicht der Lotmetall-Schichtenfolge verringert sich die Schmelztemperatur im Vergleich zu reinem Indium oder zu reinem Zinn. Beispielsweise weist die
Legierung Sno,4sIno,52 eine Schmelztemperatur von zirka 121 °C auf. Insbesondere bildet Sno,4sIno,52 das Eutektikum. Dadurch ist es möglich, die Heiztemperatur geringer zu halten als in bekannten Lötverfahren. Dies führt zu einer Verminderung von Verspannungen aufgrund des Unterschieds im thermischen
Ausdehnungsverhalten zwischen dem Material des
Halbleiterchips und dem Material des Leiterrahmens.
Beim Heizen in Verfahrensschritt H) beginnt das Indium beziehungsweise die Indium-Zinn-Legierung zu schmelzen. Dabei wird die Oberfläche der intermetallischen Zwischenschicht mit dem flüssigen Indium oder der flüssigen Indium-Zinn-Legierung benetzt und reagiert mit dem Material der intermetallischen Zwischenschicht. Aufgrund des Indium- und/oder Zinngehalts der intermetallischen Zwischenschicht zeigt diese sehr gute BenetZungseigenschaften für das flüssige Indium oder für die flüssige Indium-Zinn-Legierung. Insbesondere ist die
Benetzungseigenschaft deutlich besser als die einer reinen
Goldschicht. Gleichzeitig reagiert das Indium beziehungsweise die Indium-Zinn-Legierung mit dem Material der
Barrierenschicht, also insbesondere Nickel, Titan oder
Platin. Durch die vorhandene Barrierenschicht wird eine
Reaktion des Indiums beziehungsweise der Indium-Zinn- Legierung mit dem Gold der zweiten metallischen Schicht zunächst verzögert. Dadurch wird gewährleistet, dass die intermetallische Zwischenschicht ausreichend durch das flüssige Indium beziehungsweise die flüssige Indium-Zinn- Legierung benetzt wird. Dies wäre nicht gewährleistet, wenn das Indium beziehungsweise die Indium-Zinn-Legierung sofort mit dem Gold der zweiten metallischen Schicht reagieren würde, da diese Reaktion eine hochschmelzende Phase erzeugen würde und das Indium beziehungsweise die Indium-Zinn- Legierung unzureichend lange flüssig wäre, um eine
ausreichende Benetzung der intermetallischen Zwischenschicht und eine Reaktion mit dem Material der intermetallischen Zwischenschicht zu gewährleisten. Zudem wird durch die intermetallische Zwischenschicht verhindert, dass sich das flüssige Indium oder die flüssige Indium-Zinn-Legierung von der Oberfläche der intermetallischen Zwischenschicht
zurückzieht, sobald die Reaktion mit dem Gold der zweiten metallischen Schicht beginnt. Dies ist wird beobachtet, wenn ein Leiterrahmen nur mit einer reinen Nickelschicht und/oder einer reinen Palladiumschicht und einer dünnen Goldschicht beschichtet ist, da das flüssige Indium oder die flüssige Indium-Zinn-Legierung bevorzugt eine Reaktion mit dem Gold eingeht und sich damit nach der Reaktion mit der dünnen
Goldschicht auf dem Leiterrahmen und mit Beginn der Reaktion mit dem Gold der zweiten metallischen Schicht von der
Oberfläche des beschichteten Leiterrahmens zurückzieht und damit nicht mehr mit dem Nickel und/oder Palladium der
Leiterrahmenbeschichtung reagiert, was zu einer
unzureichenden Anbindung des Halbleiterchips auf dem
Leiterrahmen führt. Durch die erfindungsgemäße
intermetallische Zwischenschicht kann dagegen eine
ausreichend stabile Befestigung des Halbleiterchips auf dem Leiterrahmen erreicht werden, da die intermetallische
Zwischenschicht eine gute Benetzung mit dem flüssigen Indium oder der flüssigen Indium-Zinn-Legierung vor und nach der Reaktion des flüssigen Indiums oder der flüssigen Indium- Zinn-Legierung mit dem Gold der zweiten metallischen Schicht zeigt .
Gemäß zumindest einer Ausführungsform bildet sich in
Verfahrensschritt H) aus der Reaktion des Indiums
beziehungsweise der Indium-Zinn-Legierung mit dem Material der Barrierenschicht, insbesondere Nickel, Titan oder Platin, eine zweite intermetallische Schicht umfassend oder bestehend aus Indium und dem Material der Barrierenschicht oder Indium, Zinn und dem Material der Barrierenschicht. Gleichzeitig bildet sich eine erste intermetallische Schicht aus der
Reaktion des Indiums beziehungsweise der Indium-Zinn- Legierung mit dem Material der intermetallischen
Zwischenschicht. Insbesondere ist zwischen der ersten und der zweiten intermetallischen Schicht noch die erste metallische Schicht angeordnet. Das verbleibende flüssige Indium
beziehungsweise die flüssige Indium-Zinn-Legierung
diffundiert durch die zweite gebildete intermetallische
Schicht in die zweite metallische Schicht und reagiert mit dem Gold in einer isothermen Erstarrungsreaktion unter
Bildung einer hochschmelzenden, festen Phase, die hier und im Folgenden als dritte intermetallische Schicht bezeichnet wird. Die dritte intermetallische Schicht umfasst oder besteht aus Indium und Gold beziehungsweise aus Indium, Zinn und Gold.
Gemäß zumindest einer Ausführungsform bildet sich in
Verfahrensschritt H) eine Verbindungsschichtenfolge zwischen dem Leiterrahmen und dem Halbleiterchip. Über die
Verbindungsschichtenfolge ist der Halbleiterchip auf dem
Leiterrahmen befestigt. Die Verbindungsschichtenfolge umfasst eine erste intermetallische Schicht, eine zweite intermetallische Schicht und eine dritte intermetallische Schicht .
Gemäß zumindest einer Ausführungsform ist die erste
intermetallische Schicht über dem Leiterrahmen, die zweite intermetallische Schicht über der ersten intermetallischen Schicht und die dritte intermetallische Schicht über der zweiten intermetallischen Schicht angeordnet. Gemäß zumindest einer Ausführungsform umfasst die
intermetallische Zwischenschicht Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium oder besteht aus diesen
Metallen. Die sich in Verfahrensschritt H) bildende erste intermetallische Schicht kann gemäß dieser Ausführungsform Gold und Indium oder Gold, Indium und Zinn umfassen oder aus diesen Metallen bestehen.
Gemäß zumindest einer Ausführungsform umfasst die
intermetallische Zwischenschicht Gold, Nickel und Indium; Gold, Nickel und Zinn oder Gold, Nickel, Indium und Zinn oder besteht aus diesen Metallen. Die sich in Verfahrensschritt H) bildende erste intermetallische Schicht kann gemäß dieser Ausführungsform Gold, Nickel und Indium oder Gold, Nickel, Indium und Zinn umfassen oder aus diesen Metallen bestehen.
Gemäß zumindest einer Ausführungsform umfasst die
intermetallische Zwischenschicht Gold, Nickel, Palladium und Indium; Gold, Nickel, Palladium und Zinn oder Gold, Nickel, Palladium, Indium und Zinn oder besteht aus diesen Metallen. Die sich in Verfahrensschritt H) bildende erste
intermetallische Schicht kann gemäß dieser Ausführungsform Gold, Nickel, Palladium und Indium oder Gold, Nickel, Palladium, Indium und Zinn umfassen oder aus diesen Metallen bestehen .
Gemäß zumindest einer Ausführungsform umfasst die
intermetallische Zwischenschicht Gold, Palladium und Indium; Gold, Palladium und Zinn oder Gold, Palladium, Indium und Zinn oder besteht aus diesen Metallen. Die sich in
Verfahrensschritt H) bildende erste intermetallische Schicht kann gemäß dieser Ausführungsform Gold, Palladium und Indium oder Gold, Palladium, Indium und Zinn umfassen oder aus diesen Metallen bestehen.
Gemäß zumindest einer Ausführungsform weist die
Barrierenschicht eine Schichtdicke zwischen einschließlich 5 nm und einschließlich 200 nm auf. Mit diesen Schichtdicken kann eine ausreichende Verzögerung der Reaktion des Indiums beziehungsweise der Indium-Zinn-Legierung mit dem Gold der zweiten metallischen Schicht gewährleistet werden, um die intermetallische Zwischenschicht ausreichend mit dem
flüssigen Indium beziehungsweise der flüssigen Indium-Zinn- Legierung zu benetzen.
Gemäß zumindest einer Ausführungsform weist die erste metallische Schicht der Lotmetall-Schichtenfolge eine
Schichtdicke zwischen einschließlich 750 nm und 3 ym auf.
Insbesondere sind die Schichtdicken der einzelnen Schichten der Lotmetall-Schichtenfolge und der Metallisierungs- Schichtenfolge so aufeinander abgestimmt, dass in
Verfahrensschritt H) das Indium beziehungsweise die Indium- Zinn-Legierung möglichst vollständig abreagiert und
gewährleistet ist, dass das flüssige Indium beziehungsweise die flüssige Indium-Zinn-Legierung mit dem Gold der zweiten metallischen Schicht der Lotmetall-Schichtenfolge und den Metallen der intermetallischen Zwischenschicht reagiert.
Bevorzugt befinden sich somit nach Verfahrensschritt H) die erste intermetallische Schicht, die zweite intermetallische Schicht und die dritte intermetallische Schicht zwischen dem Halbleiterchip und dem Leiterrahmen.
Gemäß zumindest einer Ausführungsform weist die zweite metallische Schicht der Lotmetall-Schichtenfolge eine
Schichtdicke zwischen einschließlich 500 nm und 2 ym auf.
Gemäß zumindest einer Ausführungsform kann der Leiterrahmen Kupfer umfassen. Gemäß zumindest einer Ausführungsform handelt es sich bei dem Halbleiterchip um eine Schichtenfolge mit einer aktiven
Schicht, die dazu eingerichtet ist, eine elektromagnetische Strahlung zu emittieren. Unter "Schichtenfolge" ist in diesem Zusammenhang eine mehr als eine Schicht umfassende Schichtenfolge zu verstehen, beispielsweise eine Folge einer p-dotierten und einer n- dotierten Halbleiterschicht, wobei die Schichten übereinander angeordnet sind und wobei zumindest eine aktive Schicht enthalten ist, die elektromagnetische Strahlung emittiert.
Die Schichtenfolge kann als Epitaxieschichtenfolge oder als strahlungsemittierender Halbleiterchip mit einer
Epitaxieschichtenfolge, also als epitaktisch gewachsene
Halbleiterschichtenfolge, ausgeführt sein. Dabei kann die Schichtenfolge beispielsweise auf der Basis von InGaAlN ausgeführt sein. InGaAlN-basierte Halbleiterchips und
Halbleiterschichtenfolgen sind insbesondere solche, bei denen die epitaktisch hergestellte Halbleiterschichtenfolge eine Schichtenfolge aus unterschiedlichen Einzelschichten
aufweist, die mindestens eine Einzelschicht enthält, die ein Material aus dem III-V-Verbindungshalbleitermaterialsystem InxAlyGai-x-yN mit O ^ x ^ l, O ^ y ^ l und x + y < 1 aufweist. Halbleiterschichtenfolgen, die zumindest eine aktive Schicht auf Basis von InGaAlN aufweisen, können beispielsweise elektromagnetische Strahlung in einem ultravioletten bis blauen Wellenlängenbereich emittieren.
Die aktive Halbleiterschichtenfolge kann neben der aktiven Schicht weitere funktionale Schichten und funktionelle
Bereiche umfassen, etwa p- oder n-dotierte
Ladungsträgertransportschichten, also Elektronen- oder
Löchertransportschichten, undotierte oder p- oder n-dotierte Confinement- , Cladding- oder Wellenleiterschichten,
Barriereschichten, Planarisierungsschichten, Pufferschichten, Schutzschichten und/oder Elektroden sowie Kombinationen daraus. Weiterhin können beispielsweise auf einer dem
Aufwachssubstrat abgewandten Seite der
Halbleiterschichtenfolge eine oder mehrere Spiegelschichten aufgebracht sein. Die hier beschriebenen Strukturen, die aktive Schicht oder die weiteren funktionalen Schichten und Bereiche betreffend, sind dem Fachmann insbesondere
hinsichtlich Aufbau, Funktion und Struktur bekannt und werden von daher an dieser Stelle nicht näher erläutert.
Gemäß zumindest einer Ausführungsform können in
Verfahrensschritt G) auch mehrere Halbleiterchips umfassend eine intermetallische Zwischenschicht auf einen Leiterrahmen aufgebracht werden. Nach Verfahrensschritt H) findet ein Verfahrensschritt zur Vereinzelung von elektronischen Bauelementen statt, die jeweils einen Halbleiterchip und einen Leiterrahmen umfassen.
Gemäß zumindest einer Ausführungsform wird nach
Verfahrensschritt H) ein elektronisches Bauelement erhalten, das einen Leiterrahmen und einem über dem Leiterrahmen angeordneten Halbleiterchip umfasst. Bevorzugt ist zwischen dem Halbleiterchip und dem Leiterrahmen eine
Verbindungsschichtenfolge angeordnet. Insbesondere ist der Halbleiterchip über die Verbindungsschichtenfolge an dem Leiterrahmen befestigt.
Es wird ein elektronisches Bauelement angegeben. Das
elektronische Bauelement ist bevorzugt mit einem der
Verfahren hergestellt, wie es in Verbindung mit einer oder mehreren der oben genannten Ausführungsformen angegeben ist. Alle Merkmale für das Verfahren sind daher auch für das Bauelement offenbart und umgekehrt. Gemäß zumindest einer Ausführungsform handelt es sich bei dem Bauelement um ein optoelektronisches Bauelement zur Erzeugung von Strahlung beziehungsweise Licht, insbesondere um eine lichtemittierende Diode (LED) . Es wird ein elektronisches Bauelement umfassend einen
Leiterrahmen und einem über dem Leiterrahmen angeordneten Halbleiterchip angegeben. Zwischen dem Halbleiterchip und dem Leiterrahmen ist eine Verbindungsschichtenfolge angeordnet. Insbesondere ist der Halbleiterchip über die
Verbindungsschichtenfolge an dem Leiterrahmen befestigt.
Gemäß zumindest einer Ausführungsform umfasst die
Verbindungsschichtenfolge eine erste intermetallische Schicht, eine zweite intermetallische Schicht und eine dritte intermetallische Schicht. Insbesondere ist die erste
intermetallische Schicht über dem Leiterrahmen, die zweite intermetallische Schicht über der ersten intermetallischen Schicht und die dritte intermetallische Schicht über der zweiten intermetallischen Schicht angeordnet. Die
Verbindungsschichtenfolge kann auch aus der ersten, der zweiten und der dritten intermetallischen Schicht bestehen. Gemäß zumindest Ausführungsform ist eine erste Schicht umfassend oder bestehend aus Nickel zwischen dem Leiterrahmen und der Verbindungsschichtenfolge, insbesondere zwischen dem Leiterrahmen und der ersten intermetallischen Schicht, angeordnet .
Gemäß zumindest Ausführungsform ist eine zweite Schicht umfassend oder bestehend aus Palladium zwischen der ersten Schicht und der ersten intermetallischen Schicht angeordnet. Gemäß zumindest einer Ausführungsform umfasst die erste intermetallische Schicht der Verbindungsschichtenfolge Gold und Indium; Gold, Zinn und Indium; Gold, Nickel und Indium; Gold, Nickel, Zinn und Indium; Gold, Palladium und Indium; Gold, Palladium, Zinn und Indium; Gold, Nickel, Palladium und Indium oder Gold, Nickel, Palladium Zinn und Indium oder besteht aus diesen Metallen.
Gemäß zumindest einer Ausführungsform umfasst die zweite intermetallische Schicht Indium und eine Titanverbindung; Indium und Nickel; Indium und Platin; Indium und Titan; Zinn, Indium und eine Titanverbindung; Zinn, Indium und Nickel; Zinn, Indium und Platin oder Zinn, Indium und Titan oder besteht aus Indium und einer Titanverbindung; Indium und Nickel; Indium und Platin; Indium und Titan; Zinn, Indium und einer Titanverbindung; Zinn, Indium und Nickel; Zinn, Indium und Platin oder Zinn, Indium und Titan. Gemäß zumindest einer Ausführungsform umfasst die dritte intermetallische Schicht der Verbindungsschichtenfolge Indium und Gold oder Indium, Zinn und Gold oder besteht aus diesen Metallen . Gemäß zumindest einer Ausführungsform ist zwischen dem
Halbleiterchip und der Verbindungsschichtenfolge eine
Haftschicht angeordnet. Bei der Haftschicht kann es sich um eine oder mehrere metallische Schichten handeln. Das Metall kann beispielsweise aus einer Gruppe ausgewählt sein, die Platin, Titan und Gold umfasst. Die Haftschicht dient einerseits zur Befestigung des Halbleiterchips auf der Lot- metallschichtenfolge und zum anderen dient es als
Diffusionsbarriere für das Gold der zweiten metallischen Schicht der Lotmetall-Schichtenfolge beziehungsweise der dritten intermetallischen Schicht.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip auf einem Substrat angeordnet. Bei dem Substrat kann es sich beispielsweise um ein Saphir oder Silizium-Substrat handeln.
Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen ergeben sich aus den im Folgenden in
Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen. Dabei sind gleiche und gleichartige oder gleich wirkende Elemente mit den gleichen Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder für eine bessere
Verständlichkeit übertrieben groß oder vereinfacht
dargestellt sein. Die Figuren 1A bis IE zeigen schematisch ein Verfahren zur Herstellung eines elektronischen Bauelements,
Die Figuren 2A bis 2E zeigen schematisch ein Verfahren zur Herstellung eines elektronischen Bauelements,
Figuren 3 und 4 zeigen dynamische Differenzkalorimetrie- Diagramme .
Figur 1A zeigt einen Halbleiterchip 1, über dem eine
Lotmetall-Schichtenfolge 2 angeordnet ist. Die Lotmetall- Schichtenfolge 2 umfasst eine erste metallische Schicht 2a, eine über der ersten metallischen Schicht 2a angeordnete Barrierenschicht 2b und eine über der Barrierenschicht 2b angeordnete zweite metallische Schicht 2c. Insbesondere besteht die Lotmetall-Schichtenfolge 2 aus der ersten
metallischen Schicht 2a, der Barrierenschicht 2b und der zweiten metallische Schicht 2c. Die erste metallische Schicht 2a umfasst oder besteht aus Indium oder einer Indium-Zinn- Legierung der Formel InxSni_x mit 0 < x < 1. Die
Barrierenschicht 2b besteht aus Nickel, Titan oder Platin und die zweite metallische Schicht 2c besteht aus Gold. Die erste metallische Schicht 2a weist eine Schichtdicke zwischen einschließlich 750 nm und 3 ym, die Barrierenschicht eine Schichtdicke zwischen einschließlich 5 nm und einschließlich 200 nm auf und die zweite metallische Schicht 2c weist eine Schichtdicke zwischen einschließlich 500 nm bis 2 ym auf. Zwischen dem Halbleiterchip 1 und der Lotmetall- Schichtenfolge 2 ist eine Haftschicht 7 angeordnet. Bei der Haftschicht 7 kann es sich um eine oder mehrere metallische Schichten handeln. Das Metall kann beispielsweise aus einer Gruppe ausgewählt sein, die Platin, Titan und Gold umfasst. Die Haftschicht 7 dient einerseits zur Befestigung des
Halbleiterchips 1 auf der Lotmetall-Schichtenfolge 2 und zum anderen dient sie als Diffusionsbarriere für das Gold der zweiten metallischen Schicht 2c.
Ferner zeigt die Figur 1A einen Leiterrahmen 3, über dem eine Metallisierungs-Schichtenfolge 4 angeordnet ist. Die
Metallisierungs-Schichtenfolge 4 besteht aus einer über dem Leiterrahmen 3 angeordneten ersten Schicht 4a umfassend oder bestehend aus Nickel, einer über der ersten Schicht 4a angeordneten vierten Schicht 4d umfassend oder bestehend aus Indium und/oder Zinn, bevorzugt bestehend aus Indium oder Indium und Zinn, einer über der vierten Schicht 4d
angeordneten zweiten Schicht 4b umfassend oder bestehend aus Palladium und aus einer über der zweiten Schicht 4b
angeordneten dritten Schicht 4c umfassend oder bestehend aus Gold. Dabei weist die erste Schicht 4a eine Schichtdicke von beispielsweise 3 ym und die vierte Schicht 4d eine
Schichtdicke zwischen einschließlich 10 nm und einschließlich 5 ym, bevorzugt zwischen einschließlich 10 nm und
einschließlich 500 nm, besonders bevorzugt zwischen
einschließlich 30 nm und einschließlich 300 nm auf. Die zweite Schicht 4b weist eine Schichtdicke zwischen
einschließlich 10 nm und 20 nm und die dritte Schicht 4c eine Schichtdicke zwischen einschließlich 3 nm und 5 nm auf. In einer alternativen Ausführungsform kann die
Metallisierungs-Schichtenfolge 4 eine weitere vierte Schicht umfassend oder bestehend aus Indium und/oder Zinn aufweisen (hier nicht gezeigt) . Diese ist bevorzugt zwischen der zweiten Schicht 4b und der dritten Schicht 4c angeordnet.
Durch das Heizen des in Figur 1A gezeigten Leierrahmens mit der Metallisierungs-Schichtenfolge 4 auf eine Temperatur, die über dem Schmelzpunkt des Indiums und/oder des Zinns der vierten Schicht 4d liegt, schmilzt das Indium und/oder Zinn in der vierten Schicht 4d. Die Indium- und/oder Zinn-Schmelze reagiert mit dem Nickel der ersten Schicht 4a, dem Palladium der zweiten Schicht 4b und dem Gold der dritten Schicht 4c. Insbesondere sind die Schichtdicken der Schichten 4a, 4b, 4c und 4d so aufeinander abgestimmt, dass das Gold der dritten Schicht 4c vollständig mit der Indium- und/oder Zinn-Schmelze reagiert. Durch diese Reaktion entsteht eine intermetallische Zwischenschicht 6, wie in Figur 1B dargestellt. Die
intermetallische Zwischenschicht 6 besteht aus Gold,
Palladium, Nickel und Indium oder aus Gold, Palladium,
Nickel, Zinn und Indium. Zwischen der intermetallischen
Zwischenschicht 6 und dem Leiterrahmen 3 befindet sich eine in der Schichtdicke reduzierte erste Schicht 4a. Es ist auch möglich, dass das Nickel der ersten Schicht 4a vollständig mit der Indium- und/oder Zinn-Schmelze reagiert und somit keine erste Schicht 4a bestehen bleibt (hier nicht gezeigt) . Die intermetallische Zwischenschicht 6 steht dann direkt in mechanischem Kontakt mit dem Leiterrahmen 3 (hier nicht gezeigt) .
Figur IC zeigt eine Anordnung, bei der der Halbleiterchip 1 über die Lotmetall-Schichtenfolge 2 und die intermetallische Zwischenschicht 6 auf dem Leiterrahmen 3 angeordnet ist.
Durch das Heizen der in Figur IC gezeigten Anordnung auf eine Temperatur von etwa 200 °C schmilzt das Indium beziehungsweise die Indium-Zinn-Legierung in der ersten metallischen Schicht 2a. Das flüssige Indium beziehungsweise die flüssige Indium-Zinn-Legierung benetzt die
intermetallische Zwischenschicht 6. Aufgrund des Indium- und/oder Zinngehalts der intermetallischen Zwischenschicht 6 zeigt diese sehr gute BenetZungseigenschaften für das
flüssige Indium oder der flüssigen Indium-Zinn-Legierung. Das flüssige Indium beziehungsweise die flüssige Indium-Zinn- Legierung reagiert mit dem Nickel, Platin oder Titan der Barrierenschicht 2b und bildet, wie in Figur 1D gezeigt, eine zweite intermetallische Schicht 5b. Zeitgleich reagiert das flüssige Indium beziehungsweise die flüssige Indium-Zinn- Legierung mit dem Gold, Palladium, Nickel und Indium oder dem Gold, Palladium, Nickel, Zinn und Indium der
intermetallischen Zwischenschicht 6 und bildet eine erste intermetallische Schicht 5a.
Das flüssige Indium beziehungsweise die flüssige Indium-Zinn- Legierung der ersten metallischen Schicht 2a diffundiert mittels einer Korngrenzendiffusion durch die zweite
intermetallische Schicht 5b zu der zweiten metallischen
Schicht 2c und reagiert dort mit dem Gold unter Bildung einer dritten intermetallischen Schicht 5c (siehe Figur IE) .
Aufgrund des Indium- und/oder Zinngehalts der
intermetallischen Zwischenschicht 6 wird verhindert, dass sich das flüssige Indium oder die flüssige Indium-Zinn- Legierung von der Oberfläche der intermetallischen
Zwischenschicht 6 zurückzieht, sobald die Reaktion mit dem Gold der zweiten metallischen Schicht 2c beginnt. Durch die erfindungsgemäße intermetallische Zwischenschicht 6 kann somit eine ausreichend stabile Befestigung des
Halbleiterchips 1 auf dem Leiterrahmen 3 erreicht werden, da die intermetallische Zwischenschicht 6 eine gute Benetzung mit dem flüssigen Indium oder der flüssigen Indium-Zinn- Legierung vor und nach der Reaktion des flüssigen Indiums oder der flüssigen Indium-Zinn-Legierung mit dem Gold der zweiten metallischen Schicht 2c aufweist.
Das in Figur IE dargestellte elektronische Bauelement 100, insbesondere ein optoelektronisches Bauelement 100, umfasst einen Leiterrahmen 3, eine über dem Leiterrahmen 3
angeordnete erste Schicht 4a, umfassend oder bestehend aus Nickel. Über der ersten Schicht ist eine
Verbindungsschichtenfolge 5 angeordnet. Die
Verbindungsschichtenfolge 5 umfasst eine erste
intermetallische Schicht 5a, eine über der ersten
intermetallischen Schicht 5a angeordnete zweite
intermetallische Schicht 5b und eine über der zweiten
intermetallischen Schicht 5b angeordnete dritte
intermetallische Schicht 5c. Über die
Verbindungsschichtenfolge 5 ist der Halbleiterchip 1 auf dem Leiterrahmen 3 befestigt.
Figur 2A zeigt einen Halbleiterchip 1, über dem eine
Lotmetall-Schichtenfolge 2 angeordnet ist. Der Aufbau ist identisch zu dem in Figur 1A beschriebenen Aufbau. Ferner zeigt die Figur 2A einen Leiterrahmen 3, über dem eine Metallisierungs-Schichtenfolge 4 angeordnet ist. Die
Metallisierungs-Schichtenfolge 4 besteht aus einer über dem Leiterrahmen 3 angeordneten ersten Schicht 4a umfassend oder bestehend aus Nickel, einer über der ersten Schicht 4a angeordneten zweiten Schicht 4b umfassend oder bestehend aus Palladium, einer über der zweiten Schicht 4b angeordneten vierten Schicht 4d umfassend oder bestehend aus Indium und/oder Zinn, bevorzugt bestehend aus Indium oder Indium und Zinn und einer über der vierten Schicht 4d angeordneten dritten Schicht 4c umfassend oder bestehend aus Gold. Dabei weist die erste Schicht 4a eine Schichtdicke von
beispielsweise 3 ym und die vierte Schicht 4d eine
Schichtdicke zwischen einschließlich 10 nm und einschließlich 5 ym, bevorzugt zwischen einschließlich 10 nm und
einschließlich 500 nm, besonders bevorzugt zwischen
einschließlich 30 nm und einschließlich 300 nm auf. Die zweite Schicht 4b weist eine Schichtdicke zwischen
einschließlich 10 nm und 20 nm und die dritte Schicht 4c eine Schichtdicke zwischen einschließlich 3 nm und 5 nm auf.
Nach dem Aufbringen der Metallisierungsschichtenfolge
reagiert das Gold der dritten Schicht 4c bereits bei
Raumtemperatur mit den Indium und/oder Zinn der vierten
Schicht zu einer intermetallischen Zwischenschicht bestehend aus Indium und Gold, Indium, Zinn und Gold oder Zinn und Gold (nicht gezeigt) . Durch das Heizen des in Figur 2A gezeigten Leiterrahmens 3 mit der Metallisierungs-Schichtenfolge 4 auf eine Temperatur, die über dem Schmelzpunkt des Indiums und/oder des Zinns der vierten Schicht 4d liegt, schmilzt das Indium und/oder Zinn in der vierten Schicht 4d.
Die Indium- und/oder Zinn-Schmelze reagiert mit dem Nickel der ersten Schicht 4a und dem Palladium der zweiten Schicht 4b und dem Gold der dritten Schicht 4c, sofern dies noch nicht vollständig abreagiert ist. Insbesondere sind die
Schichtdicken der Schichten 4a, 4b, 4c und 4d so aufeinander abgestimmt, dass das Gold der dritten Schicht 4c vollständig mit dem Indium und/odwer Zinn bereits bei Raumtemperatur oder der Indium- und/oder Zinn-Schmelze reagiert. Besonders bevorzugt sind Schichtdicken der Schichten 4a, 4b, 4c und 4d zusätzlich so aufeinander abgestimmt, dass auch das Nickel der ersten Schicht 4a zumindest teilweise mit der Indium- und/oder Zinn-Schmelze reagiert. Durch diese Reaktionen entsteht eine intermetallische Zwischenschicht 6, wie in Figur 2B dargestellt. Die intermetallische Zwischenschicht 6 besteht aus Gold, Palladium, Nickel und Indium oder aus Gold, Palladium, Nickel, Zinn und Indium. Zwischen der
intermetallischen Zwischenschicht 6 und dem Leiterrahmen 3 befindet sich eine in der Schichtdicke reduzierte erste
Schicht 4a. Es ist auch möglich, dass das Nickel der ersten Schicht 4a vollständig mit der Indium- oder Zinn-Schmelze reagiert und somit keine erste Schicht 4a bestehen bleibt (hier nicht gezeigt) . Die intermetallische Zwischenschicht 6 steht dann direkt in mechanischem Kontakt mit dem
Leiterrahmen 3 (hier nicht gezeigt) .
Alternativ reagiert die Indium- und/oder Zinn-Schmelze mit dem Palladium der zweiten Schicht 4b und dem Gold der dritten Schicht 4c. Insbesondere sind die Schichtdicken der Schichten 4a, 4b, 4c und 4d so aufeinander abgestimmt, dass das Gold der dritten Schicht 4c vollständig mit der Indium- und/oder Zinn-Schmelze reagiert. Durch diese Reaktionen entsteht eine intermetallische Zwischenschicht 6. Die intermetallische Zwischenschicht 6 besteht bei dieser Ausführungsform aus Gold, Palladium und Indium oder aus Gold, Palladium, Zinn und Indium. Zwischen der intermetallischen Zwischenschicht 6 und dem Leiterrahmen 3 befindet sich noch die erste Schicht 4a. Es ist auch möglich, dass sich zwischen der ersten Schicht 4a und der intermetallischen Zwischenschicht 6 eine in der
Schichtdicke reduzierte zweite Schicht 4b befindet.
Figur 2C zeigt eine Anordnung, bei der der Halbleiterchip 1 über die Lotmetall-Schichtenfolge 2 und die intermetallische Zwischenschicht 6 auf dem Leiterrahmen 3 angeordnet ist. Durch das Heizen der in Figur 2C gezeigten Anordnung auf eine Temperatur von etwa 200 °C schmilzt das Indium
beziehungsweise die Indium-Zinn-Legierung in der ersten metallischen Schicht 2a. Das flüssige Indium beziehungsweise die flüssige Indium-Zinn-Legierung benetzt die
intermetallische Zwischenschicht 6. Aufgrund des Indium- und/oder Zinngehalts der intermetallischen Zwischenschicht 6 zeigt diese sehr gute BenetZungseigenschaften für das
flüssige Indium oder die flüssige Indium-Zinn-Legierung. Das flüssige Indium beziehungsweise die flüssige Indium-Zinn- Legierung reagiert mit dem Nickel, Platin oder Titan der Barrierenschicht 2b und bildet, wie in Figur 2D gezeigt, eine zweite intermetallische Schicht 5b. Zeitgleich reagiert das flüssige Indium beziehungsweise die flüssige Indium-Zinn- Legierung mit dem Gold, Palladium, Nickel und Indium oder dem Gold, Palladium, Nickel, Zinn und Indium der
intermetallischen Zwischenschicht 6 und bildet eine erste intermetallische Schicht 5a.
Das flüssige Indium beziehungsweise die flüssige Indium-Zinn- Legierung der ersten metallischen Schicht 2a diffundiert mittels einer Korngrenzendiffusion durch die zweite
intermetallische Schicht 5b zu der zweiten metallischen
Schicht 2c und reagiert dort mit dem Gold unter Bildung einer dritten intermetallischen Schicht 5c (siehe Figur 2E) .
Aufgrund des Indium- und/oder Zinngehalts der
intermetallischen Zwischenschicht 6 wird zudem verhindert, dass sich das flüssige Indium oder die flüssige Indium-Zinn- Legierung von der Oberfläche der intermetallischen
Zwischenschicht 6 zurückzieht, sobald die Reaktion mit dem Gold der zweiten metallischen Schicht 2c beginnt. Durch die erfindungsgemäße intermetallische Zwischenschicht 6 wird somit eine ausreichend stabile Befestigung des
Halbleiterchips 1 auf dem Leiterrahmen 3 erreicht, da die intermetallische Zwischenschicht 6 eine gute Benetzung mit dem flüssigen Indium oder der flüssigen Indium-Zinn-Legierung vor und nach der Reaktion des flüssigen Indiums oder der flüssigen Indium-Zinn-Legierung mit dem Gold der zweiten metallischen Schicht 2c aufweist.
Das in Figur 2E dargestellte elektronische Bauelement 100, insbesondere ein optoelektronisches Bauelement 100, umfasst einen Leiterrahmen 3, eine über dem Leiterrahmen 3
angeordnete erste Schicht 4a, umfassend oder bestehend aus Nickel. Über der ersten Schicht ist eine
Verbindungsschichtenfolge 5 angeordnet. Die
Verbindungsschichtenfolge 5 umfasst eine erste
intermetallische Schicht 5a, eine über der ersten
intermetallischen Schicht 5a angeordnete zweite
intermetallische Schicht 5b und eine über der zweiten
intermetallischen Schicht 5b angeordnete dritte
intermetallische Schicht 5c. Über die
Verbindungsschichtenfolge 5 ist der Halbleiterchip 1 auf dem Leiterrahmen 3 befestigt.
Die Figuren 3 und 4 zeigen dynamische Differenzkalorimetrie- Diagramme. Auf der x-Achse ist jeweils die Temperatur in °C angegeben und auf der y-Achse mW/mg.
Figur 3 zeigt das dynamische Differenzkalorimetrie-Diagramm der Reaktion einer Indium-Zinn-Legierung InxSni_x mit 0 < x < 1 mit Nickel. SPin/sn bezeichnet den Schmelzpunkt der Indium- Zinn-Legierung und RNi die Reaktion der flüssigen Indium- Zinn-Legierung mit Nickel. Wie ersichtlich erfolgt die
Reaktion mit dem Nickel sehr langsam und tritt nach Erreichen der Schmelztemperatur nicht sofort ein. Aus diesem Grund eignet sich Nickel besonders für dessen Verwendung in der Barrierenschicht, da so gewährleistet werden kann, die intermetallische Zwischenschicht ausreichend mit der
flüssigen Indium-Zinn-Legierung zu benetzen. Zudem zeigt es, dass für eine Reaktion des Nickels der ersten Schicht der Metallisierungs-Schichtenfolge mit dem Indium und/oder Zinn der vierten Schicht der Metallisierungs-Schichtenfolge die Anordnung ausreichend lange auf einer Temperatur Tl über der Schmelztemperatur von Indium und/oder Zinn gehalten werden muss, damit eine entsprechende Reaktion zwischen dem Nickel und der Indium-und Zinn-Schmelze erfolgen kann.
Figur 4 zeigt das dynamische Differenzkalorimetrie-Diagramm der Reaktion einer Indium-Zinn-Legierung InxSni_x mit 0 < x < 1 mit Gold. SPin/sn bezeichnet den Schmelzpunkt der Indium- Zinn-Legierung und RAu die Reaktion der flüssigen Indium- Zinn-Legierung mit Gold. Wie ersichtlich erfolgt die Reaktion des Golds unmittelbar, nachdem die Indium-Zinn-Legierung geschmolzen ist und die vorhandene Sperre aufgebrochen ist. Somit kann bei dem Einsatz einer zu dünnen oder keiner
Barrierenschicht die intermetallische Zwischenschicht nicht oder nicht ausreichend benetzt werden, da die Indium-Zinn- Legierung vorher unter Bildung einer hochschmelzenden Phase mit dem Gold der zweiten metallischen Schicht erstarrt, bevor die Benetzung und die Reaktion mit den Metallen der
intermetallischen Zwischenschicht erfolgt.
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen und Ausführungsbeispielen angegeben ist . Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 102017108422.3, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
1 Halbleiterchip
2 Lotmetall-Schichtenfolge
3 Leiterrahmen
4 Metallisierungsschichtenfolge
5 Verbindungsschichtenfolge
2a erste metallische Schicht
2b Barrierenschicht
2c zweite metallische Schicht
4a erste Schicht
4b zweite Schicht
4c dritte Schicht
4d vierte Schicht
5a erste intermetallische Schicht
5b zweite intermetallische Schicht
5c dritte intermetallische Schicht
6 intermetallische Zwischenschicht 100 elektronisches Bauelement

Claims

Patentansprüche
1. Verfahren zum Befestigen eines Halbleiterchips (1) auf einem Leiterrahmen (3) umfassend die Verfahrensschritte
A) Bereitstellen eines Halbleiterchips (1),
B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1), wobei die Lotmetall-Schichtenfolge (2) eine erste metallische Schicht (2a) umfassend Indium oder eine Indium-Zinn-Legierung umfasst,
C) Bereitstellen eines Leiterrahmens (3) ,
D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf den Leiterrahmen (3) , wobei die Metallisierungs- Schichtenfolge (4) eine über dem Leiterrahmen (3) angeordnete vierte Schicht umfassend Indium und/oder Zinn und eine über der vierten Schicht (4d) angeordnete dritte Schicht (4c) umfassend Gold umfasst,
E) Bildung einer intermetallische Zwischenschicht (6), die Gold und Indium, Gold und Zinn oder Gold, Zinn und
Indium umfasst,
G) Aufbringen des Halbleiterchips (1) über die Lotmetall- Schichtenfolge (2) und die intermetallische
Zwischenschicht (6) auf den Leiterrahmen (3),
H) Heizen der unter G) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Leiterrahmen (3) .
2. Verfahren nach Anspruch 1, wobei das Verfahren einen Verfahrensschritt F) umfasst:
F) Heizen der unter D) erzeugten Anordnung auf eine
gegenüber dem Schmelzpunkt von Zinn und/oder Indium erhöhte Temperatur Tl, wobei sich die intermetallische Schicht in einem Verfahrensschritt El) vor Verfahrensschritt F) und/oder in einem Verfahrensschritt E2) nach Verfahrensschritt F) bildet .
3. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Lotmetall-Schichtenfolge (2) eine über der ersten metallischen Schicht (2a) angeordnete Barrierenschicht (2b) und eine zwischen der Barrierenschicht (2b) und dem
Halbleiterchip (1) angeordnete zweite metallische Schicht (2c) umfassend Gold umfasst.
4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallisierungs-Schichtenfolge (4) eine über dem Leiterrahmen (3) angeordnete erste Schicht (4a) umfassend Nickel umfasst und die vierte Schicht (4d) zwischen der ersten Schicht (4a) und der dritte Schicht (4c) angeordnet ist .
5. Verfahren nach Anspruch 2,
wobei die Metallisierungs-Schichtenfolge (4) eine über dem Leiterrahmen (3) angeordnete erste Schicht (4a) umfassend Nickel umfasst und die vierte Schicht (4d) zwischen der ersten Schicht (4a) und der dritte Schicht (4c) angeordnet ist und sich in Verfahrensschritt El) die intermetallische Zwischenschicht umfassend Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium und in Verfahrensschritt E2) die intermetallische Zwischenschicht umfassend Gold, Nickel und Indium; Gold, Nickel und Zinn oder Gold, Nickel, Zinn und Indium bildet.
6. Verfahren nach Anspruch 4,
wobei die Metallisierungs-Schichtenfolge (4) eine zweite Schicht (4b) umfassend Palladium umfasst und die zweite
Schicht (4b) über der ersten Schicht, die vierte Schicht (4d) über der zweiten Schicht (4b) und die dritte Schicht (4c) über der vierten Schicht (4d) angeordnet ist.
7. Verfahren nach Anspruch 2,
wobei die Metallisierungs-Schichtenfolge (4) eine über dem Leiterrahmen (3) angeordnete erste Schicht (4a) umfassend Nickel und eine zweite Schicht (4b) umfassend Palladium umfasst, wobei die zweite Schicht (4b) über der ersten
Schicht (4a) , die vierte Schicht (4d) über der zweiten
Schicht (4b) und die dritte Schicht (4c) über der vierten Schicht angeordnet ist und sich in Verfahrensschritt El) die intermetallische Zwischenschicht umfassend Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium und in
Verfahrensschritt E2) die intermetallische Zwischenschicht umfassend Gold, Palladium und Indium; Gold, Palladium und Zinn; Gold, Palladium, Zinn und Indium; Gold, Nickel,
Palladium und Indium; Gold, Nickel, Palladium und Zinn oder Gold, Nickel, Palladium, Zinn und Indium bildet.
8. Verfahren nach einem der Ansprüche 1 bis 3,
wobei die Metallisierungs-Schichtenfolge (4) eine zweite Schicht (4b) umfassend Palladium umfasst und die zweite
Schicht (4b) zwischen der vierten Schicht (4d) und der dritten Schicht (4c) angeordnet ist und wobei sich in
Verfahrensschritt E) oder E2) die intermetallische
Zwischenschicht umfassend Gold, Palladium und Indium und/oder Zinn bildet.
9. Verfahren nach einem der Ansprüche 1 bis 3,
wobei die Metallisierungs-Schichtenfolge (4d) eine erste Schicht (4a) umfassend Nickel, eine zweite Schicht (4b) umfassend Palladium und eine weitere vierte Schicht (4d) umfasst und die erste Schicht (4a) über dem Leiterrahmen (3) , die vierte Schicht (4d) über der ersten Schicht (4a) , die zweite Schicht (4b) über der vierten Schicht (4d) , die weitere vierte Schicht (4d) über der zweiten Schicht (4b) und die dritte Schicht (4c) über der weiteren vierten Schicht angeordnet ist.
10. Verfahren nach Anspruch 2,
wobei die Metallisierungs-Schichtenfolge (4d) eine erste Schicht (4a) umfassend Nickel, eine zweite Schicht (4b) umfassend Palladium und eine weitere vierte Schicht (4d) umfasst, wobei die erste Schicht (4a) über dem Leiterrahmen (3) , die vierte Schicht (4d) über der ersten Schicht (4a) , die zweite Schicht (4b) über der vierten Schicht (4d) , die weitere vierte Schicht (4d) über der zweiten Schicht (4b) und die dritte Schicht (4c) über der weiteren vierten Schicht angeordnet istund wobei sich in Verfahrensschritt El) die intermetallische Zwischenschicht umfassend Gold und Indium, Gold und Zinn oder Gold, Zinn und Indium und in
Verfahrensschritt E2) die intermetallische Zwischenschicht umfassend Gold, Nickel, Palladium und Indium; Gold, Nickel, Palladium und Zinn oder Gold, Nickel, Palladium Zinn und Indium bildet.
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die vierte Schicht (4d) eine Schichtdicke zwischen einschließlich 10 nm bis 5 ym aufweist.
12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dritte Schicht (4c) eine Schichtdicke zwischen einschließlich 3 nm bis 5 nm aufweist.
13. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich in Verfahrensschritt H) eine
Verbindungsschichtenfolge (5) zwischen dem Leiterrahmen und dem Halbleiterchip (1) bildet und die
Verbindungsschichtenfolge (5)
eine erste intermetallische Schicht (5a) umfassend Gold und Indium oder Gold, Indium und Zinn,
eine zweite intermetallische Schicht (5b) umfassend Indium und Nickel; Indium und Titan; Indium und eine Titanverbindung; Indium und Platin; Indium, Zinn und Nickel; Indium, Zinn und Titan; Indium, Zinn und eine Titanverbindung oder Indium, Zinn und Platin und eine dritte intermetallische Schicht (5c) umfassend Indium und Gold oder Indium, Zinn und Gold umfasst.
14. Elektronisches Bauelement (100) umfassend einen
Leiterrahmen (3) und einen über dem Leiterrahmen (3) angeordneten Halbleiterchip (1), wobei zwischen dem
Leiterrahmen (3) und dem Halbleiterchip (1) eine
Verbindungsschichtenfolge (5) angeordnet ist und die
Verbindungsschichtenfolge (5)
eine erste intermetallische Schicht (5a) umfassend Gold und Indium oder Gold, Indium und Zinn,
eine zweite intermetallische Schicht (5b) umfassend
Indium und eine Titanverbindung; Indium und Nickel;
Indium und Platin oder Indium und Titan und
eine dritte intermetallische Schicht (5c) umfassend
Indium und Gold umfasst.
15. Elektronisches Bauelement (100) nach Anspruch 14, wobei
die erste intermetallische Schicht (5a) Gold, Palladium und Indium oder Gold, Palladium, Indium und Zinn umfasst, die zweite intermetallische Schicht (5b) Indium, Zinn und eine Titanverbindung; Indium, Zinn und Nickel; Indium, Zinn und Platin oder Indium, Zinn und Titan umfasst und
die dritte intermetallische Schicht (5c) Indium, Zinn und Gold umfasst.
16. Elektronisches Bauelement (100) nach einem der Ansprüche
14 oder 15,
wobei
die erste intermetallische Schicht (5a) Gold, Palladium, Nickel und Indium oder Gold, Palladium, Nickel, Indium und Zinn umfasst,
die zweite intermetallische Schicht (5b) Indium, Zinn und eine Titanverbindung; Indium, Zinn und Nickel;
Indium, Zinn und Platin oder Indium, Zinn und Titan umfasst und
die dritte intermetallische Schicht (5c) Indium, Zinn und Gold umfasst.
17. Elektronisches Bauelement (100) nach einem der Ansprüche 14 bis 16,
wobei die erste intermetallische Schicht (5a) über dem
Leiterrahmen (3) , die zweite intermetallische Schicht (5b) über der ersten intermetallischen Schicht (5a) und die dritte intermetallische Schicht (5c) zwischen der zweiten
intermetallischen Schicht (5b) und dem Halbleiterchip (1) angeordnet ist.
18. Elektronisches Bauelement (100) nach einem der Ansprüche 14 bis 17,
wobei eine erste Schicht (4a) umfassend Nickel zwischen dem Leiterrahmen (3) und der ersten intermetallischen Schicht (5a) angeordnet ist.
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