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WO2018180765A1 - テクスチャ構造の製造方法 - Google Patents

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WO2018180765A1
WO2018180765A1 PCT/JP2018/011028 JP2018011028W WO2018180765A1 WO 2018180765 A1 WO2018180765 A1 WO 2018180765A1 JP 2018011028 W JP2018011028 W JP 2018011028W WO 2018180765 A1 WO2018180765 A1 WO 2018180765A1
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semiconductor
light
texture structure
layer
nanostructure
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English (en)
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朋 田中
俊介 大河内
Original Assignee
日本電気株式会社
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Definitions

  • JP 2013-179217 A Japanese Patent Laying-Open No. 2015-18906 Japanese Patent Laid-Open No. 2015-220313
  • An object of the present invention is to provide a texture structure manufacturing method capable of solving the above-described problems and simply obtaining a texture structure.
  • a method for producing a texture structure according to the present invention includes a light scatterer in which a layer containing nanostructures distributed randomly is grown on one main surface of a substrate, and the nanostructures are embedded therein. And a part or all of the layer including the base material and the nanostructure is removed to expose the surface of the light scatterer.
  • FIG. 1 is the 1st schematic diagram for demonstrating the principle of the optical sensor of embodiment
  • (b) is the 2nd schematic diagram for demonstrating the principle of the optical sensor of embodiment.
  • or (d) is process drawing which shows the manufacturing method of the random texture structure by background art.
  • or (f) is sectional drawing for demonstrating the manufacturing process of the semiconductor optical device of FIG. (A) thru
  • or (d) is sectional drawing for demonstrating the manufacturing process of the thin film semiconductor optical sensor of FIG. It is sectional drawing of the thin film semiconductor optical sensor manufactured by applying the manufacturing method of the texture structure of 5th Embodiment of this invention.
  • or (d) are sectional drawings for demonstrating the manufacturing process of the thin film semiconductor optical sensor of FIG. (A) thru
  • FIG. 1 is a cross-sectional view schematically showing an example of a thin film semiconductor optical sensor manufactured by applying the texture structure manufacturing method of the embodiment.
  • the optical image sensor 1 of this embodiment has a structure in which a first electrode 8, a substrate 2, a light reflector 6, a light absorbing medium 3, and a second electrode 7 are stacked. Incident light 9 is incident on the surface of the light absorbing medium 3 of the optical image sensor 1.
  • the direction in which the first electrode 8 of the optical image sensor 1 is present will be described below, and the direction in which the second electrode 7 is present will be described.
  • the description in the vertical direction in the following description does not limit the direction in which the optical image sensor 1 is arranged.
  • the first electrode 8 is provided in contact with the substrate 2.
  • the second electrode 7 is provided in contact with the light absorbing medium 3.
  • the bias voltage applied between the first electrode 8 and the second electrode 7 is generally about several volts.
  • the light absorbing medium 3 is laminated on the light reflector 6.
  • a material having a refractive index that absorbs light of the center wavelength ⁇ targeted by the optical image sensor 1 is used as the light absorption medium 3.
  • the thickness of the light absorption medium 3 is sufficiently thinner than the light penetration length (reciprocal of the absorption coefficient).
  • the light absorbing medium 3 has a light incident surface texture structure 4 having irregularities on the surface on which the incident light 9 is incident.
  • the light absorbing medium 3 also has a back surface texture structure 5 at the interface with the light reflector 6. A typical structural scale of the back surface texture structure 5 is d.
  • the average pitch of the irregularities in an arbitrary sample region may be evaluated with various surface roughness measuring instruments.
  • the concave depth and the convex height of the light incident surface texture structure 4 and the back surface texture structure 5 are set to about the center wavelength ⁇ .
  • the multi-path light absorption enhancement by the optical trap effect and the semiconductor surface reflection prevention by the moth-eye effect are applied to the light incident surface.
  • multipath light absorption enhancement by the optical trap effect and semiconductor surface reflection prevention by the moth-eye effect are achieved in a desired wavelength band. Details will be described below.
  • Interface texturing is one effective coupling means that couples a transmission mode to a total reflection mode. If scattered reflection of light at the textured interface occurs isotropically on the hemisphere, the probability that the light totally reflected by the textured surface is transmitted through the air without being totally reflected by the next textured surface is 1 / N 2 As a result, light is trapped in the optically thin uniform medium having a refractive index n surrounded by the textured surface, and is emitted into the air after being subjected to interface total reflection n 2 times on average. As a result of the path length until being emitted into the air being multiplied by n 2 , the light intensity in the medium is increased by n 2 times, and the absorption efficiency of the medium is improved. Absorption enhancement occurs due to multipath light absorption.
  • the medium has a high refractive index and is optically thin.
  • Light scattering and reflection occur isotropically on the hemisphere at the textured interface in order to effectively combine the transmission mode and the total reflection mode.
  • the texture surface has a structure in which the surface direction is random, and the light reflection on each surface of the texture structure needs to depend on each surface orientation, so the typical structure scale is incident It needs to be larger than the wavelength order of light.
  • the vertical reflectance of air ⁇ medium at the interface of the medium having a refractive index n is ideal from ((n ⁇ 1) / (n + 1)) 2 Is known to have a moth-eye effect that decreases to zero.
  • the effect on incident light does not depend on the individual concave or convex surface orientations due to diffraction effects, and the effective refractive index gradually changes from 1 to n. This is because it functions as a kind of refractive index matching layer.
  • the probability that light is not totally reflected and transmitted to the outside of the medium is 1 / n 2 .
  • the observation light from repeats total reflection of average n 2 times with textured surface is trapped inside the medium, are released into the air.
  • FIG. 2B is a second schematic diagram for explaining the principle of the photosensor according to the present embodiment.
  • the target central wavelength is externally applied to an absorption medium having a refractive index n and having a typical structure scale d. It is the figure which showed the effect which arises when the light of (lambda) is incident, making (lambda) the horizontal axis. It has been shown that, for an optical wavelength range where d ⁇ ⁇ nd, both reduction of incident light reflectance by the moth-eye effect and multipath light absorption by an optical trap can be achieved.
  • the light trap effect and the moth-eye effect are simultaneously enjoyed by a single pitch structure using the above principle, and high photoelectric conversion is achieved by absorption enhancement based on each effect.
  • a texture structure with a random surface direction is provided on the light incident surface or back surface of the light absorbing medium, and a typical structure scale d of the texture structure is ( ⁇ / n) ⁇ d ⁇ according to the center wavelength ⁇ of the target light.
  • FIG. 3 (c) shows the case after isotropic etching, and shows the case of (infiltration rate into the substrate)> (side etching rate under the mask (edge)).
  • an isotropic etchant for example, a solution in which a small amount of Br is dissolved in methanol
  • FIG. 3D shows the case after anisotropic etching. If etching is performed using an anisotropic etchant (for example, a mixed solution of ammonia water and hydrogen peroxide solution) with the mask pattern as a rectangular (or polygonal) random opening, FIG. A random structure composed of inverted pyramid-shaped holes is formed as shown in a cross-sectional view.
  • an anisotropic etchant for example, a mixed solution of ammonia water and hydrogen peroxide solution
  • FIG. 4 is a cross-sectional view of a semiconductor optical device manufactured by the texture structure manufacturing method according to the first embodiment of the present invention.
  • 5 (a) to 5 (f) and FIGS. 6 (a) to 6 (d) are cross-sectional views for explaining a manufacturing process of the semiconductor optical device of FIG.
  • the method for manufacturing the texture structure of the present embodiment and the method for manufacturing the semiconductor optical device according to the present embodiment will be described.
  • description will be made assuming that GaAs is used as the semiconductor substrate 11, the first semiconductor layer 12, and the third semiconductor layer 14.
  • the second semiconductor layer 13 and the semiconductor cover layer 16 will be described assuming a quantum dot layer made of InAs.
  • the semiconductor active layer 15 will be described assuming a light absorption layer in the infrared region composed of a plurality of semiconductor layers including InAs quantum dots.
  • the present embodiment is merely an example of the present invention, and may be changed within a range in which the effects described in the present embodiment are manifested due to factors such as device structure constituent factors.
  • Other semiconductor materials may be used, and nanostructures and other structures may be used.
  • the molecular beam epitaxy method is used for manufacturing the semiconductor stacked structure will be described, other methods such as an organometallic thermal decomposition method may be used.
  • the etching of the GaAs layer of the semiconductor substrate 11 is thin Al x Ga 1-1. x Stop at the As layer.
  • the Al x Ga 1-x As layer exposed in the opening can be selectively removed by etching using dilute hydrochloric acid, and can be easily removed without eroding the GaAs layer.
  • the removal of the semiconductor substrate 11 may be performed by dry etching. Further, if the materials of the semiconductor substrate 11 and the first semiconductor layer 12 are different, it is possible to perform selective etching using the difference in etching rate between the two. In the case of wet etching, the etchant can be changed according to the material constituting each layer, and in the case of dry etching, the reaction gas can be changed as appropriate. In the case of the present embodiment, since the semiconductor substrate 11 and the first semiconductor layer 12 are both GaAs and are the same material, the etching amount is controlled by the etching rate and the etching time, and the semiconductor substrate 11 and the first semiconductor layer Etching may be performed up to the boundary of the layer 12.
  • the second semiconductor layer 13 exposed in the opening structure 18 is removed by selective etching, and the etching is advanced to the surface of the third semiconductor layer 14 (FIG. 6C).
  • the second semiconductor layer 13 is In x Ga 1-x As or InAs and the third semiconductor layer 14 is GaAs
  • hydrochloric acid as an etchant.
  • this method contrary to dry etching with chlorine gas, In x Ga 1-x As or InAs is etched, but GaAs is hardly etched.
  • a hole structure 19 corresponding to the shape of the nanostructure included in the second semiconductor layer 13 as shown in FIG. 6C appears on the surface of the third semiconductor layer 14.
  • the surface shape of the pore structure 19 corresponds to the two-dimensional distribution of the nanostructures of the second semiconductor layer 13, the formation positions are random, and the average formation interval of the pores is a typical structural scale d. The value is equivalent to.
  • the hole structure 19 and the random texture structure 20 whose size and formation interval are controlled can be easily manufactured on the surface of the third semiconductor layer 14. Further, in the present embodiment, the hole structure 19 and the random texture structure 20 whose sizes and formation intervals are controlled can be easily manufactured on the bottom surface inside the hole structure (ballast structure) from which the semiconductor substrate 11 is partially removed. it can.
  • the texture structure manufacturing method of the present embodiment it is possible to manufacture the random texture structure 20 without the need for making a mask with a random pattern. Furthermore, according to the manufacturing method of the texture structure of the present embodiment, the structure of the etching pattern for preparing the texture structure at the stage of manufacturing the wafer in advance is embedded by crystal growth, and even after the hole structure is manufactured, A texture structure can be produced only by etching.
  • the pattern of the nanostructures prepared in advance can be controlled by changing the density, size, shape, and structure of the nanostructures by changing the growth conditions for crystal growth. A desired pattern can be designed.
  • quantum dot materials / embedding materials include, for example, In x Ga 1-x As / GaAs, In x Al 1-x As / Al x Ga 1-x As, or GaAs, InP / InP / Ga x In 1
  • -x As y P 1-y and the like there are -x As y P 1-y and the like, and this embodiment can be realized by using an etching method corresponding to each material system.
  • the semiconductor optical device of FIG. 10 includes a third semiconductor layer 14, a semiconductor active layer 15, and a semiconductor cover layer 16.
  • a random texture structure 20 is formed on the third semiconductor layer 14.
  • the semiconductor optical device of FIG. 10 is a case where the semiconductor substrate is removed over the entire surface.
  • each layer including a semiconductor active layer is grown by a crystal growth method. That is, the first semiconductor layer 12 made of GaAs is grown on one main surface of the semiconductor substrate 11 (FIG. 11A).
  • the second semiconductor layer 13 is grown (FIG. 11B).
  • the third semiconductor layer 14 is grown on the second semiconductor layer 13 (FIG. 11C).
  • the semiconductor active layer 15 is grown on the third semiconductor layer 14, and the semiconductor cover layer 16 is grown (FIG. 11D).
  • the process until the semiconductor cover layer 16 is grown, which is a wafer manufacturing process, is the same as that in the first embodiment.
  • the pore structure 19 and the random texture structure 20 correspond to the distribution of the seed nanostructures.
  • the quantum dots are used as the nanostructures, so the formation positions are random. is there.
  • the average formation interval of the quantum dots is controlled so as to be a scale equivalent to a typical structural scale d desired to be produced in the first quantum dot production process. Therefore, the unevenness formation position of the texture structure formed on the surface is random, and the average formation interval is a scale equivalent to a typical structure scale d to be produced. As a result, a random texture structure 20 can be obtained.
  • a texture structure having a random distribution with an average interval of the structure parameter d is formed on the surface. ing. Depending on the device structure and other conditions, it can be used as a random texture structure in the state before the second semiconductor layer 13 in FIG. 12B or 12C is removed.
  • FIG. 13 is an atomic force micrograph of an example of manufacturing a nanostructure having a structure in which several quantum dots are assembled.
  • FIG. 13 shows a state in which some of the isolated quantum dots shown in FIG. 8 are combined to form a new nanostructure.
  • These three-dimensional structures are not only randomly formed in the same positions as in the first embodiment, but also the number of quantum dots connected is random, so the size (height) of the aggregate is also random. It has become.
  • FIG. 14 is an electron micrograph of a manufacturing example of a nanostructure formed by combining a large number of quantum dots.
  • FIG. 14 is an electron micrograph of the nanostructure formed when the supply of InAs that is 2 ML or less is further increased and about 100 ML of InAs is supplied when the nanostructure of the first embodiment is manufactured.
  • On the surface a structure having a size of about several hundred nm is formed over the entire surface. The surface of these nanostructures is surrounded by a specific crystal plane, and the shape is also random.
  • a case will be described in which these structures are used as nanostructures included in the second semiconductor layer.
  • a semiconductor substrate 11 made of GaAs is prepared, and a first semiconductor layer 12 made of GaAs is grown on one main surface of the semiconductor substrate 11 according to the same procedure as in the first and second embodiments (FIG. 16).
  • the second semiconductor layer 13 is grown as an example of a layer in which nanostructures are randomly distributed and include an uneven surface (FIG. 16B).
  • FIG. 16B an example in which the three-dimensional structure shown in FIG. 14 is used as the nanostructure is shown.
  • the third semiconductor layer 14 made of GaAs is grown on the second semiconductor layer 13 by several ⁇ m (here, 3 ⁇ m) (FIG. 16C). The growth of the third semiconductor layer 14 can avoid the influence of strain.
  • the second semiconductor layer 13 is In x Ga 1-x As or InAs and the third semiconductor layer 14 is GaAs, it is preferable to use wet etching with hydrochloric acid as the etchant. As a result of this etching, a hole structure 19 corresponding to the nanostructure included in the second semiconductor layer 13 appears on the surface of the third semiconductor layer 14 as shown in FIG.
  • the pore structure 19 and the random texture structure 20 formed on the surface correspond to the distribution of seed nanostructures, and in this embodiment, a large number of InAs quantum dots are combined as nanostructures. Since the three-dimensional structure formed in this manner is used, the formation position is random, and the average formation interval of the quantum dots becomes a scale equivalent to the typical structural scale d desired to be produced in the first quantum dot production process. Therefore, the unevenness formation position of the texture structure formed on the surface is random, and the average formation interval is a scale equivalent to a typical structure scale d to be produced. As a result, a random texture structure 20 can be obtained.
  • the nanostructure of the second semiconductor layer 13 is not a quantum dot as in the first embodiment or the second embodiment, but a three-dimensional structure having a structure in which several quantum dots are assembled. Using the body.
  • the formation position is not only random as in the first and second embodiments, but the number of coupled quantum dots is also random.
  • the body size (height) is also random.
  • the present embodiment is an example in which the above-described texture structure manufacturing method is applied to a more specific method for manufacturing a thin film semiconductor optical sensor or a random texture structure manufacturing process.
  • the thin film semiconductor optical sensor in FIG. 18 is a light receiving image sensor 100.
  • the light receiving image sensor 100 of FIG. 18 includes a light absorbing medium 103, a second electrode 107, a first electrode 108, a first n-doped layer 109, a passivation film 111, a metal bump 112, a readout circuit chip 113, a thermosetting resin 114, And a random texture structure 115.
  • an example of a manufacturing process including integration into a readout circuit is described for an example of an infrared light receiving element using an InAs quantum dot absorption layer formed in a GaAs semiconductor layer as the light absorption medium 103 which is a semiconductor active layer.
  • This manufacturing process is merely an example of the manufacturing process of the main components of the thin film semiconductor photosensor element, and the actual thin film semiconductor photosensor element is described in the present embodiment due to other device structure constituent factors. You may change in the range which expresses an effect.
  • a GaAs substrate 102 is prepared and introduced into a growth apparatus.
  • a molecular beam epitaxy apparatus is used as an example of a growth apparatus.
  • the growth apparatus may be another apparatus, for example, an organic metal pyrolysis film forming apparatus, as long as a thin film structure can be produced.
  • the natural oxide film on the substrate surface is removed by a normal substrate surface cleaning process such as raising the substrate temperature to about 600 ° C. while irradiating As.
  • a nanostructure layer 105 containing In x Ga 1-x As is grown according to the same method as in the third embodiment.
  • the average formation interval of the structures of the nanostructure layer 105 is set to a scale equivalent to the typical structure scale d to be manufactured.
  • a GaAs layer is formed so as to embed a random pattern of the structure of the nanostructure layer 105, and a second n-doped layer 110 is grown.
  • the second n-doped layer 110 is provided to ensure ohmic contact with the first electrode 108 to be formed later.
  • the light absorption medium 103 including the InAs quantum dot absorption layer is grown. Specifically, after GaAs layer is grown to about several ⁇ m by irradiating Ga at 580 ° C. in an As atmosphere, In is supplied at a substrate temperature of 480 ° C. by an amount corresponding to 2 to 3 ML to form an InAs quantum dot layer. Grow.
  • a light absorption medium 103 including an InAs quantum dot absorption layer is formed. This process may be repeated a plurality of times to produce a quantum dot absorption layer composed of multiple InAs quantum dots. Further, GaAs having a thickness of about several ⁇ m is continuously grown again, and then the growth of the light absorbing medium 103 is finished. Further, a first n-doped layer 109 is grown on the light absorbing medium 103 to obtain a wafer for a thin film semiconductor optical image sensor as shown in FIG. The first n-doped layer 109 is provided to ensure ohmic contact with the second electrode 107 to be formed later.
  • the mesa structure 106 is formed by anisotropic etching (for example, a mixed solution of ammonia water and hydrogen peroxide solution) (FIG. 19B).
  • a second electrode 107 and a first electrode 108 are deposited on the first n-doped layer 109 on each mesa structure 106 and the second n-doped layer 110 that appears by etching (FIG. 19C).
  • a passivation film 111 for example, SiO 2
  • metal bumps 112 are formed on the second electrode 107 and the first electrode 108 in the opening of the passivation film 111 (FIG. 20A).
  • the wafer is cut into chips to form light receiving chips.
  • a readout circuit chip 113 in which a signal readout circuit is integrated corresponding to the cut out light receiving chip is prepared, and the inverted light receiving chip and the readout circuit chip 113 are flip-chip bonded (FIG. 20B).
  • a thermosetting resin 114 is filled in the gap between the light receiving chip and the readout circuit chip 113 (FIG. 20C).
  • the GaAs substrate 102 of the light receiving chip is removed by selective wet etching (for example, a mixture of citric acid and hydrogen peroxide solution) to expose the nanostructure layer 105 (FIG. 20D). Further, by removing the nanostructure layer 105 by selective wet etching with GaAs (for example, buffered hydrofluoric acid), the GaAs layer 116 in which the random pattern of the quantum dots is buried is exposed, and the nanostructure layer 105 is formed in the vicinity of the light receiving layer.
  • the light receiving image sensor 100 in which the random texture structure 115 having a structure in which the shape of the quantum dots of the structure layer 105 is transferred is completed (FIG. 18).
  • the random texture structure 115 in which the size and the formation interval are controlled can be easily manufactured in the light receiving image sensor 100.
  • the nanostructure layer 105 is grown by the crystal growth method, as in the first to third embodiments. Three-dimensional islands (quantum dots) of the nanostructure are formed at random positions on the growth surface using the self-forming phenomenon of the crystal growth process, and the random texture structure 115 is produced using this.
  • the random texture structure 115 can be manufactured without making a mask having a random pattern.
  • the light-receiving image sensor 100 including the random texture structure 115 can be manufactured by applying to the manufacturing process of the thin film semiconductor optical sensor.
  • the random texture structure 115 can be manufactured very close to the light absorption medium 103 including the InAs quantum dot absorption layer. Thereby, crosstalk due to scattered light can be reduced, and the light receiving image sensor 100 including the random texture structure 115 can be manufactured.
  • FIG. 21 is a cross-sectional view of a thin film semiconductor photosensor manufactured by applying the texture structure manufacturing method of the fifth embodiment of the present invention. 22 (a) to 22 (d), 23 (a) to 23 (c), 24 (a), and 24 (b) illustrate the manufacturing process of the thin film semiconductor optical sensor of FIG. FIG.
  • the thin film semiconductor optical sensor in FIG. 21 is a light receiving image sensor 200.
  • the light receiving image sensor 200 of FIG. 21 is similar to the fourth embodiment in the light absorbing medium 103, the second electrode 107, the first electrode 108, the first n-doped layer 109, the passivation film 111, the metal bump 112, and the readout circuit chip. 113 and thermosetting resin 114. Further, the light receiving image sensor 200 of FIG. 21 includes a random texture structure 215.
  • a GaAs layer is formed so as to embed a random pattern of the structure of the nanostructure layer 205, and a second n-doped layer 110 is grown.
  • the second n-doped layer 110 is provided to ensure ohmic contact with the first electrode 108 to be formed later.
  • a light absorption medium 103 including an InAs quantum dot absorption layer is grown.
  • a first n-doped layer 109 is grown on the light absorbing medium 103 to obtain a wafer for a thin film semiconductor optical image sensor as shown in FIG.
  • the first n-doped layer 109 is provided to ensure ohmic contact with the second electrode 107 to be formed later.
  • the mesa structure 106 is formed by anisotropic etching (FIG. 22B).
  • a second electrode 107 and a first electrode 108 are deposited on the first n-doped layer 109 on each mesa structure 106 and the second n-doped layer 110 that appears by etching (FIG. 22C).
  • the passivation film 111 is formed so that the opening is located in the electrode portion formed by the second electrode 107 and the first electrode 108 (FIG. 22D).
  • metal bumps 112 are formed on the second electrode 107 and the first electrode 108 in the opening of the passivation film 111 (FIG. 23A).
  • a readout circuit chip 113 in which signal readout circuits are integrated is prepared corresponding to the cut-out light reception chip, and the inverted light reception chip and readout circuit chip 113 are flip-chip bonded (FIG. 23B).
  • a thermosetting resin 114 is filled in the gap between the light receiving chip and the readout circuit chip 113 (FIG. 23C).
  • the GaAs substrate of the light receiving chip is removed by selective wet etching (for example, a mixture of citric acid and hydrogen peroxide solution) to expose the nanostructure layer 205 (FIG. 24A). Further, the nanostructure layer 205 is removed.
  • the GaAs layer 216 in which the holes filled with the quantum dots are randomly formed at intervals of a typical structural scale d is exposed (FIG. 24B). ).
  • anisotropic etching By performing anisotropic etching on this surface, etching proceeds selectively so as to enlarge the hole in which the quantum dots are buried, and a scattering surface with a typical structural scale d can be obtained (FIG. 21). .
  • the light receiving image sensor 200 in which the random texture structure 215 is formed using the quantum dot layer is completed.
  • the random texture structure 215 whose size and formation interval are controlled can be easily manufactured in the light receiving image sensor 200.
  • the nanostructure layer 205 is grown by the crystal growth method, as in the first to fourth embodiments. Three-dimensional islands (quantum dots) of the nanostructure are formed at random positions on the growth surface using the self-forming phenomenon of the crystal growth process, and the random texture structure 215 is produced using this.
  • the preferred embodiments and examples of the present invention have been described above, but the present invention is not limited thereto.
  • the case where the texture is formed on the semiconductor has been described.
  • Any of the density, size, shape, and structure of the nanostructure can be controlled by changing the crystal growth conditions of the nanostructure.
  • the nanostructure can be composed of quantum dots, quantum dashes, or a mixture of any of these structures, or a bonded structure.
  • the optical device described above may include a light emitting element or a light receiving element.
  • the optical device described above may be a quantum dot infrared sensor.
  • the said light-scattering body is a conductor, a semiconductor, or an insulator, The manufacturing method of the texture structure as described in any one of additional marks 1 thru
  • Appendix 7) A method of manufacturing a semiconductor optical sensor using the texture structure manufacturing method according to any one of appendices 1 to 6, wherein a semiconductor active layer is formed on one main surface of a semiconductor substrate, and the semiconductor A layer containing randomly distributed nanostructures is grown on the active layer to form a light scatterer in which the nanostructures are embedded, and a part or all of the base material and the layers containing the nanostructures are formed.
  • the manufacturing method of the semiconductor optical sensor of Additional remark 7 which forms a ballast structure by removing a part of said semiconductor substrate, and forms the texture structure by the said light-scattering body in the bottom part of the said ballast structure.
  • Appendix 9 The semiconductor light according to appendix 7 or 8, wherein a mesa structure of a light absorbing medium is formed on one main surface of the light scatterer after forming the light scatterer in which the nanostructure is embedded.
  • Sensor manufacturing method. (Additional remark 10)
  • the said semiconductor optical sensor is a manufacturing method of the semiconductor optical sensor as described in any one of additional marks 7 thru
  • the said semiconductor optical sensor is a quantum dot infrared sensor, The manufacturing method of the semiconductor optical sensor as described in any one of Additional remark 8 thru
  • the mesa structure of a light absorbing medium is formed on one main surface of the light scatterer after embedding the uneven surface to form the light scatterer, according to any one of supplementary notes 8 to 11. Manufacturing method for semiconductor optical sensors.

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Abstract

簡素にテクスチャ構造を得ることが可能なテクスチャ構造の製造方法を提供する。テクスチャ構造の製造方法は、基材の一主表面に、ランダムに分布するナノ構造体を含む層を成長させ、上記ナノ構造体を埋め込んだ光散乱体を形成し、上記基材及び上記ナノ構造体を含む層の一部又は全部を除去して上記光散乱体の表面を露出させる。

Description

テクスチャ構造の製造方法
　本発明は、テクスチャ構造の製造方法に関する。
　光電変換素子や光センサ等の光デバイスにおいて、受光面に光の反射を軽減するための凹凸構造を形成することがある。
　特許文献１に記載の太陽電池は、テクスチャ構造を持つ透明導電層の上に、導電性物質によりモスアイ構造を形成する。
　特許文献２に記載の撮像素子は、受光した光を電荷に変換する光電変換部と、光電変換部を含む半導体基板とを備え、半導体基板の光が入射する面と光電変換部との間に、半導体基板の屈折率とは異なる屈折率を有する領域が多数形成されている。この領域は、半導体基板に光が入射する面に近い深さでは面積が大きく、面から遠い深さでは面積が小さくなる形状で形成されている。
　特許文献３に記載の固体撮像装置では、レジストパターンに従ってドライエッチングすることにより半導体基板を掘り込んで、断面形状がＶ字型の凹部を形成している。
特開２０１３－１７９２１７号公報 特開２０１５－１８９０６号公報 特開２０１５－２２０３１３号公報
　例えばランダムな光散乱面を持つ化合物半導体を用いた光イメージセンサを作製する場合、散乱された光によるクロストークを低減させる目的で、散乱面は受光層の極めて近傍にあることが望ましい。
　また、化合物半導体を用いた光イメージセンサにおいては、受光部を有するチップと、Ｓｉ－ＣＭＯＳ（Complementary Metal Oxide Semiconductor）による読み出し回路チップとをフリップチップ接合により貼り合わせた構造をとることが多い。その際、散乱面は受光部の裏面に形成される。そのため、フリップチップ接合前に散乱面を形成してしまうと、受光部を有するチップが非常に薄く、かつ微細な構造を有することから、フリップチップ接合が困難になる。
　また、フリップチップ接合後に裏面から受光層近傍まで薄片化し、そこから散乱面形成のためのランダムパターンをフォトリソグラフィなどで形成するとなると、生産性と信頼性を両立させるのは困難である。
　本発明の目的は、上述の課題を解決し、簡素にテクスチャ構造を得ることが可能な、テクスチャ構造の製造方法を提供することにある。
　前記目的を達成するため、本発明に係るテクスチャ構造の製造方法は、基材の一主表面に、ランダムに分布するナノ構造体を含む層を成長させ、上記ナノ構造体を埋め込んだ光散乱体を形成し、上記基材及び上記ナノ構造体を含む層の一部又は全部を除去して上記光散乱体の表面を露出させる。
　本発明によれば、テクスチャ構造を有する光デバイスのより簡易な製造方法を提供することができる。
本発明の実施形態のテクスチャ構造の製造方法によって製造される、薄膜半導体光センサの一例を模式的に示す断面図である。 （ａ）は実施形態の光センサの原理を説明するための第一の模式図であり、（ｂ）は実施形態の光センサの原理を説明するための第二の模式図である。 （ａ）乃至（ｄ）は、背景技術によるランダムテクスチャ構造の製造方法を示す工程図である。 本発明の第１実施形態のテクスチャ構造の製造方法によって製造される半導体光デバイスの断面図である。 （ａ）乃至（ｆ）は図４の半導体光デバイスの製造工程を説明するための断面図である。 （ａ）乃至（ｄ）は図４の半導体光デバイスの製造工程を説明するための断面図である。 量子ドット成長速度と量子ドット面密度との関係を示すグラフである。 低密度の量子ドットの作製例の原子間力顕微鏡写真である。 作製されたランダムテクスチャ構造の表面写真である。 本発明の第２実施形態のテクスチャ構造の製造方法によって製造される半導体光デバイスの断面図である。 （ａ）乃至（ｄ）は図１０の半導体光デバイスの製造工程を説明するための断面図である。 （ａ）乃至（ｄ）は図１０の半導体光デバイスの製造工程を説明するための断面図である。 複数の量子ドットが集合した構造を有するナノ構造体の作製例の原子間力顕微鏡写真である。 多数の量子ドットが結合して形成されたナノ構造体の作製例の電子顕微鏡写真である。 本発明の第３実施形態のテクスチャ構造の製造方法によって製造される半導体光デバイスの断面図である。 （ａ）乃至（ｄ）は図１５の半導体光デバイスの製造工程を説明するための断面図である。 （ａ）乃至（ｄ）は図１５の半導体光デバイスの製造工程を説明するための断面図である。 本発明の第４実施形態のテクスチャ構造の製造方法を適用して製造される薄膜半導体光センサの断面図である。 （ａ）乃至（ｄ）は図１８の薄膜半導体光センサの製造工程を説明するための断面図である。 （ａ）乃至（ｄ）は図１８の薄膜半導体光センサの製造工程を説明するための断面図である。 本発明の第５実施形態のテクスチャ構造の製造方法を適用して製造される薄膜半導体光センサの断面図である。 （ａ）乃至（ｄ）は図２１の薄膜半導体光センサの製造工程を説明するための断面図である。 （ａ）乃至（ｃ）は図２１の薄膜半導体光センサの製造工程を説明するための断面図である。 （ａ）及び（ｂ）は図２１の薄膜半導体光センサの製造工程を説明するための断面図である。
　本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。
　本発明の具体的な実施形態について説明する前に、本発明の概要について説明する。図１は、実施形態のテクスチャ構造の製造方法を適用して製造される、薄膜半導体光センサの一例を模式的に示す断面図である。本実施形態の光イメージセンサ１は、第１の電極８と、基板２と、光反射体６と、光吸収媒質３と、第２の電極７と、が積層する構造を有する。光イメージセンサ１の光吸収媒質３の表面に、入射光９が入射する。なお以降の説明では、光イメージセンサ１の第１の電極８がある方向を下、第２の電極７がある方向を上として説明する。以下の説明における上下方向の記載は、光イメージセンサ１を配置する向きを限定するものではない。
　第１の電極８は、基板２と接して設けられる。第２の電極７は、光吸収媒質３と接して設けられる。第１の電極８及び第２の電極７に適切なバイアス電圧を印加することによって、光吸収によって生成されたフォトキャリアを引き抜くことが出来る。またデバイス構造にもよるが、第１の電極８と第２の電極７の間に印加するバイアス電圧は、一般的には数Ｖ程度である。
　基板２は、ＧａＡｓ等を用いることができる。ＧａＡｓにＳｉを１～３×１０１８ｃｍ－３程度ドーピングしたｎ型半導体基板を用いることができる。
　光反射体６は、基板２の上に積層される。光反射体６は、基板２の第１の電極８と接続する面とは反対側の面と接する。光反射体６は、金属等で形成することができる。光反射体６は、光吸収媒質３を透過した光を光吸収媒質３側に反射する。光反射体６は、裏面テクスチャ構造５で全反射されなかった光を基板２側に逃がさないように反射し、再度光吸収媒質３に戻す働きをする。
　光吸収媒質３は、光反射体６の上に積層される。光吸収媒質３は、光イメージセンサ１が検出対象とする中心波長λの光を吸収する屈折率を有するものを用いる。光吸収媒質３の厚みは、光浸透長（吸収係数の逆数）よりも十分に薄い。光吸収媒質３は、入射光９が入射する表面に、凹凸を有する光入射面テクスチャ構造４を有する。光吸収媒質３は、光反射体６との界面にも裏面テクスチャ構造５を有する。裏面テクスチャ構造５の典型的構造スケールは、ｄである。光入射面テクスチャ構造４、裏面テクスチャ構造５を形成すると、光吸収媒質３の界面での光の全反射により光吸収媒質３の内部を光が多重往復する。一方光吸収媒質３で全反射されず光吸収媒質３を透過して基板２側に逃げてしまう光もある。光吸収媒質３を透過した光は、光反射体６で反射され再度光吸収媒質３へ入射する。典型的構造スケールは、凹凸の平均的ピッチ（周期）を意味する。なお、本明細書におけるテクスチャ構造とは、物質の露出面に凹凸を有する構造と、該物質の他の物質のとの積層界面に凹凸を有する構造との両方を意味する。
　光入射面テクスチャ構造４及び裏面テクスチャ構造５を構成する凹や凸の個々の面における光透過及び光反射は局所的にはその面方向に依存しスネルの法則に従う。しかしその凹や凸の個々の面の方位は不規則であるため、光入射面テクスチャ構造４及び裏面テクスチャ構造５は、全体でみれば光の反射が半球面上に等方的に起こる光散乱面として機能する。光入射面テクスチャ構造４及び裏面テクスチャ構造５の典型的構造スケールｄは、個々の面における光反射が面方位に依存する必要から、中心波長λと光吸収媒質３の屈折率ｎを参照して、ｄ＞（λ／ｎ）が要請される。ｄ＞（λ／ｎ）を満足しているかどうかを検証するには、各種表面粗さ測定器で任意のサンプル領域の凹凸の平均的ピッチを評価すればよい。なお光入射面テクスチャ構造４及び裏面テクスチャ構造５の凹の深さや凸の高さは、中心波長λ程度とした。
　本実施形態の光イメージセンサの一例としての薄膜半導体光センサでは、光トラップ効果によるマルチパス光吸収増強と、モスアイ効果による半導体表面反射防止とを、単一のテクスチャ構造を光入射面に施すことによって所望の波長帯域において両立させる。本実施形態の光イメージセンサの一例としての薄膜半導体光センサでは、信頼性や生産性の問題を起こさずに、光トラップ効果によるマルチパス光吸収増強と、モスアイ効果による半導体表面反射防止とを、所望の波長帯域において両立させる。以下、詳細に説明する。
　最初に、光トラップ効果によるマルチパス光吸収増強について説明する。外部環境である空気よりも高屈折率である光学的に薄い媒質内部において、全反射を有効に利用して効率よく光をトラップできることが古くから知られている。フレネルの式で示されるように、媒質内部の全反射は大きな入射角度（界面に対して浅い角度）の光に対してのみ起こりうる。これ以外の光は、内部界面で屈折して空気中に透過放射される。空気中から媒質中に入射する光モードとこの逆過程である媒質中から空気中に放射される光モードは、１対１に対応する。これを透過モードと呼ぶことにすると、平坦な界面では透過モードは媒質の内部界面において全反射が起きる全反射モードとは全く結合しない。このため、平坦な界面を持つ薄膜吸収媒質に空気中から光を入射すると、高々往復のダブルパス光吸収しか起こらない。
　マルチパス光吸収を実現するためには、透過モードを全反射モードに結合する手段が必要である。界面のテクスチャ化は、透過モードを全反射モードに結合する、有効な結合手段のひとつである。テクスチャ化された界面における光の散乱反射が半球面上に等方的に起こるならば、テクスチャ面で全反射された光が次のテクスチャ面で全反射されずに空気中に透過する確率は１／ｎ２に減少する。その結果、テクスチャ面で囲まれた光学的に十分薄い屈折率ｎの一様媒質中で光は媒質中にトラップされ平均ｎ２回の界面全反射を経てから空気中に放出される。空気中に放出されるまでのパス長がｎ２倍される結果、媒質中の光強度はｎ２倍増強され、媒質の吸収効率は向上する。吸収増強は、マルチパス光吸収によって生じる。
　光トラップによる吸収増強のためには、以下の２つの条件が必要である。
（１）媒質が高屈折率かつ光学的に薄いこと
（２）透過モードと全反射モードを有効に結合させるためにテクスチャ化された界面で光の散乱反射が半球面上に等方的に起こること
　条件（２）を満たすためにテクスチャ面は面方向がランダムとなる構造を持ち、かつテクスチャ構造の個々の面における光反射が個々の面方位に依存する必要から、その典型的構造スケールは入射光の波長オーダーよりも大きいことが必要である。
　次にモスアイ効果による表面反射防止について説明する。入射光の波長オーダーよりも小さなスケールで変化する構造をもつテクスチャ面では、屈折率ｎを持つ媒質界面における空気→媒質の垂直反射率が（（ｎ－１）／（ｎ＋１））２から理想的には０に減少するモスアイ効果が知られている。これは波長オーダーより小さい典型的構造スケールを持つテクスチャ構造では、回折効果により入射光に対する作用は個々の凹や凸の面方位に依存せず、実効的屈折率が１からｎに徐々に変化する一種の屈折率マッチング層として機能するためである。モスアイ効果は媒質の光学的厚みに関係なく界面屈折率の急激な変化を緩衝する屈折率マッチング層として機能するが、透過モードと全反射モードの結合には一切寄与しない。反射率が低減すれば吸収層に到達する光量が増加するので、吸収増強が起こる。
　以上により、光吸収増強の観点ではテクスチャ構造の典型的構造スケールが光波長より大きくかつ光学的に薄い媒質では光トラップ効果によるマルチパス光吸収増強が重要であり、小さい場合には媒質の光学的厚みに関係なくモスアイ効果による入射面反射防止が重要である。別の言い方をすれば、単一のピッチで配列する凹凸を有するテクスチャ面では、その構造スケールよりも短波長の光については光トラップ効果が重要であり、長波長域の光についてはモスアイ効果が重要である。これらの状況は明らかに排他的であるから、単一のピッチで凹凸を有するテクスチャ構造では吸収増強の目的で光トラップとモスアイ効果を同時に享受することはできないと、考えられてきた。
　例えばシリコン太陽電池の場合、エネルギー獲得が目的であるため、近赤外から紫外域に渡る広い波長領域の光について光電変換効率を高めたい、という要望がある。光学的に薄くなるバンドギャップ（～１μｍ）より長波長域の光吸収を表面テクスチャ化によって増強するためには、光トラップ効果が有効となる１μｍより大きい構造スケールのランダムなテクスチャ面が必要である。波長３００ｎｍ以下の光学的に厚い紫外域の光吸収を表面反射防止によって増強するためには、モスアイ効果が有効となる３００ｎｍより小さいスケールの凹凸構造が必要である。従って、単一のピッチで凹凸を有するテクスチャ構造によって、広い波長領域に渡るシリコン太陽電池の入射光の吸収を増強することは難しかった。
　テクスチャ構造を積層させた２重の階層的テクスチャ構造を表面に形成することによって、光トラップ効果とモスアイ効果とを同時に実現し、吸収増強によって近赤外から紫外域に渡る広い波長領域の光について高い光電変換効率を持つシリコン太陽電池を実現することが、考えられる。しかしながら２重の階層的テクスチャ構造では、生産性や信頼性の点で優位性が低い。
　一方、情報獲得が目的である光センサの場合、太陽電池とは事情が異なり特定の狭い波長帯域の光の検出に使われることも多い。この場合、光トラップとモスアイ効果を同時に享受し、吸収増強によって目的の波長帯域の光について高い光電変換効率を持つ薄膜半導体光センサを実現することが可能である。以下、図面を参照しながら説明する。
　図２（ａ）は、本実施形態の光センサの原理を説明するための第一の模式図である。面方位がランダムであるテクスチャ構造が光入射表面及び裏面にある場合について考える。図２（ａ）は、光トラップ効果、モスアイ効果と入射光波長の関係を説明している。横軸ｄはテクスチャ構造の典型的構造スケールを表している。光センサの検出目的中心波長をλとすれば、高屈折率（ｎ＞１）の媒質内部のその実効的光波長はλ／ｎ（ｄ＜λ）となる。表面及び裏面のテクスチャ構造の典型的構造スケールがｄ＞λ／ｎであるとすると、媒質内部の界面反射時に光の散乱反射が起こるため、薄膜半導体光センサで用いられる光学的に薄い吸収媒質中では光トラップが起こる。
　一方、ｄ＜λであるとすると媒質外部からの入射光に対してはモスアイ効果が生じる。光学的に薄く、テクスチャ構造の構造スケールｄがλ／ｎ＜ｄ＜λである媒質の場合、垂直方向近傍から目的中心波長λの光が入射すると、モスアイ効果により反射が低減された入射光はスネルの法則に従って媒質のほぼ垂直方向に伝搬する。伝搬光は、裏面のテクスチャ構造で半球面上に等方的に散乱反射され、再度伝搬後表面のテクスチャ構造で再度半球面上に等方的に散乱反射される。一回の散乱反射の折に、光が全反射されずに媒質外部に透過する確率は１／ｎ２である。これにより、観測光は媒質内部にトラップされテクスチャ面で平均ｎ２回の全反射を繰り返してから、空気中に放出される。
　図２（ｂ）は、本実施形態の光センサの原理を説明するための第二の模式図であり、典型的構造スケールｄの凹凸を施した屈折率ｎの吸収媒質に外部から目的中心波長λの光を入射したときに起こる効果を、λを横軸にとって示した図である。ｄ＜λ＜ｎｄとなる光波長域に対しては、モスアイ効果による入射光反射率低減と光トラップによるマルチパス光吸収が両立しうることが示されている。半導体材料についてはその原子充填密度からｎ～３．５程度の値となり、従って２つの効果が両立しうる波長帯域幅はΔλ＝（ｎ－１）ｄ～２．５ｄ程度となる。帯域の中心（ｎ＋１）ｄ／２を観測目的中心光波長λとマッチさせる（λ＝（ｎ＋１）ｄ／２）ならば、ΔλはΔλ＝２λ（ｎ－１）／（ｎ＋１）となる。この値は、ｎ＝３．５を仮定すると、Δλ～１．１１λと検出目的光の中心波長オーダーの値となる。従ってこの原理をλ＞１μｍの赤外領域の検出に使うと、ほぼ実用的に十分な帯域の検出対象光に対して光トラップ効果とモスアイ効果を同時に享受し、それぞれによる吸収増強によって高い光電変換効率を持つ薄膜半導体光センサを実現することが可能となる。
　本実施形態の光センサでは、以上の原理を利用して単一のピッチの構造によって光トラップ効果とモスアイ効果を目的波長帯域の光が同時に享受し、それぞれの効果に基づく吸収増強によって高い光電変換効率を持つ薄膜半導体光センサを実現する。そのために、面方向がランダムなテクスチャ構造を光吸収媒質の光入射面や裏面に設け、テクスチャ構造の典型的構造スケールｄを目的光の中心波長λに応じて（λ／ｎ）＜ｄ＜λとなるようにする。さらには媒質外部から見た構造スケールｄと媒質内部から見た典型的構造スケールｎｄの中点（ｎ＋１）ｄ／２を目的検出光の中心波長λと一致させる、つまりλ＝（ｎ＋１）ｄ／２とする。λ＝１μｍ、ｎ＝３．５とすると、（λ／ｎ）＜ｄ＜λは０．２８μｍ＜ｄ＜１μｍである。λとｄがλ＝（ｎ＋１）ｄ／２を満たすとするとｄ＝０．４４μｍとなる。
　これまで、凹凸のピッチ及び凹凸の個々の面方向の少なくとも一方が不規則であるランダムテクスチャ構造の作成には、フォトリソグラフィの手法が用いられてきた。つまり、光センサの光吸収層上に半導体層を成長し、この半導体層の平坦な表面上にランダムパターンを有するマスクを形成し、ケミカルエッチング法により作製するのが一般的な方法であった。
　具体的に行うエッチング方法を図３（ａ）～図３（ｄ）に示す。ランダムパターンのマスクとして、例えば、図３（ａ）の平面図に示すようなランダムな円形開口パターンを用意する。図３（ａ）のグレー部分は、ランダムな開口を示す。光吸収媒質等が形成された半導体層の表面に、ランダムパターンのマスクを形成する。ランダムな円形開口パターンのうち、代表的な大小２つの開口についての断面図を図３（ｂ）に示す。このようにマスクが形成された光吸収媒質を、エッチャントに適当な時間浸す。適当な時間とは、パターン同士が一体化しない範囲で、作製したいランダムパターンの大きさ、間隔等により決定される時間である。このようにすると、小さな開口部は小さな穴にエッチングされ、大きな開口部はより大きな穴にエッチングされ、その結果、図３（ｃ）に断面図を示す様な形状のランダム構造が形成される。
　図３（ｃ）は等方性エッチング後の場合を示し、（基板内部への浸潤速度）＞（マスク下（端部）のサイドエッチングの速度）の場合を示している。この例では、等方性エッチャント（例えば少量のＢｒをメタノールに溶解させた溶液）を使用する。図３（ｄ）は異方性エッチング後の場合を示す。マスクパターンを四角形（多角形でも可）のランダムな開口として、異方性エッチャント（例えば、アンモニア水と過酸化水素水との混合溶液）を使用してエッチングを行えば、図３（ｄ）に断面図を示す様な、逆ピラミッド状の穴で構成されるランダム構造が形成される。
　しかしながら、本手法によりテクスチャ構造を作製する場合、ランダムパターンのマスクを作製する必要がある。このランダムパターンは、開口の大きさ分布や空間分布を所定の波長に対してランダムにする必要があり、そのマスク設計が煩雑である。また、フォトリソグラフィの手法を使用しているので、レジスト膜もしくは誘電体膜等にランダムパターンを形成し、それらをマスクにしてエッチングを行った後に上記レジスト膜もしくは誘電体膜を除去する工程を行う必要がある。このため、レジスト膜もしくは誘電体膜を除去する工程に伴うウエハの汚染の可能性もある。
　また、ランダムテクスチャ構造は通常、光吸収層や光発光層等の基板側もしくは反対側のウエハ表面側の双方に形成することによりその効果をより多く発現する。
　フォトリソグラフィ法によりランダムテクスチャ構造を作製する場合、ウエハ表面側（基板と反対側）には容易にランダムテクスチャ構造を作製できるが、反対側である基板側に作製しようとすると、相応の厚さの半導体基板を全面にわたり、もしくは、部分的に除去する必要がある。全面にわたって除去する場合には、ウエハが薄膜化してハンドリングが困難であったり、また、部分的に除去する場合には、発光・受光を行う領域のみの半導体基板を除去した穴構造（バラス構造）を作製し、その穴の底部にランダムテクスチャ構造を作製する必要がある。このため、レジスト膜が均一に塗布できない、密着露光が使用できない、等の問題が生じ、通常のフォトリソグラフィ法ではプロセスが非常に難しくなるという課題がある。
　〔第１実施形態〕
　本発明の第１実施形態によるテクスチャ構造の製造方法と、この製造方法によって製造されるデバイスの一例として光イメージセンサ及びその動作原理を説明する。より具体的には、光イメージセンサの一例として、薄膜半導体光センサについて説明する。図４は、本発明の第１実施形態のテクスチャ構造の製造方法によって製造される半導体光デバイスの断面図である。図５（ａ）～図５（ｆ）、図６（ａ）～図６（ｄ）は、図４の半導体光デバイスの製造工程を説明するための断面図である。
　（構成の説明）
　図４の半導体光デバイスは、半導体基板１１、第１の半導体層１２、第２の半導体層１３、第３の半導体層１４、半導体活性層１５、及び半導体カバー層１６を含む。図４の半導体光デバイスは特に、バラス構造内にランダムテクスチャ構造２０を有する半導体光デバイスである。
　（製造方法の説明）
　図４～図６を参照して、本実施形態のテクスチャ構造の製造方法、本実施形態による半導体光デバイスの製造方法を説明する。本実施形態では、半導体基板１１、第１の半導体層１２、第３の半導体層１４としてＧａＡｓを想定して、説明する。また本実施形態では、第２の半導体層１３、及び半導体カバー層１６としてＩｎＡｓから成る量子ドット層を想定して、説明する。また本実施形態では、半導体活性層１５としてはＩｎＡｓ量子ドットを含む複数の半導体層から成る赤外領域の光吸収層を想定して、説明する。
　なお本実施形態は本発明の一例に過ぎず、デバイス構造構成要因等により本実施形態に記載の効果を発現する範囲で変更しても構わない。半導体材料は他のものでも構わないし、ナノ構造体も他の構造体でも構わない。また、半導体積層構造の作製には分子線エピタキシ法を用いた場合について説明するが、有機金属熱分解法等の他の手法を用いても構わない。
　まず、ＧａＡｓから成る半導体基板１１を用意し、成長装置へと導入する。本工程では、成長装置の一例として分子線エピタキシ装置を使用した。Ａｓを照射しながら基板温度を６００℃程度まで昇温させる等の通常の基板表面の清浄化処理により、基板表面の自然酸化膜を除去した後、半導体基板１１の一主表面にＧａＡｓから成る第１の半導体層１２を成長する（図５（ａ））。この第１の半導体層１２は緩衝層（バッファ層）である。半導体基板１１の表面がその後の成長を行うのに十分な結晶性や清浄度を有しているのであれば、第１の半導体層１２はなくても構わない。以下の製造方法では特に言及しない限り、半導体光イメージセンサ用のウエハの状態における製造工程を説明しているものとする。
　次に、ナノ構造体がランダムに分布する凹凸表面を有する層の一例として、第２の半導体層１３を成長させる（図５（ｂ））。本実施形態では、ナノ構造体としてＩｎＡｓから成る量子ドットを用いる例を示す。具体的には、Ａｓ雰囲気下においてＩｎを１．８分子層（ＭＬ：Molecular Layer）相当分基板温度４８０℃にて供給して、ＩｎＡｓ量子ドットから成る第２の半導体層１３を成長させる。成長したＩｎＡｓは、ＧａＡｓとＩｎＡｓとの間に約７．２％の格子定数差が存在しているために、三次元島状に成長する。この三次元島状の成長を、Stranski Krastanov（ＳＫ）モード成長と言う。これらのＩｎＡｓから成る三次元島（量子ドット）は成長表面上のランダムな位置に形成され、また、極薄い（１～２分子層程度）ＩｎｘＧａ１－ｘＡｓまたはＩｎＡｓの二次元層を伴う性質がある。また、ＩｎＡｓ量子ドットの形成面密度は、成長パラメータを変化させることにより制御が可能である。例えばＩｎＡｓ量子ドットの成長速度を遅くすれば密度は減少し、速度を増加させれば密度は上昇する。つまり、半導体活性層の動作波長に応じて、量子ドット間の平均距離を制御することが可能である。
　図７は、量子ドット成長速度と量子ドット面密度との関係を示すグラフである。図７は、ＩｎＡｓ量子ドットの成長速度と面密度との関係の一例を示す。ＩｎＡｓの供給速度を０．０１ＭＬ／ｓ～０．２ＭＬ／ｓと変化させることにより、ＩｎＡｓ量子ドットの形成密度は、１×１０８ｃｍ－２～２×１０１０ｃｍ－２と制御することができる。図８に、成長速度を制御してＩｎＡｓ量子ドットの形成密度を１×１０９ｃｍ－２とした場合のＩｎＡｓ量子ドットの原子間力顕微鏡写真を示す。この場合、量子ドットの平均間隔は、形成密度から計算すると約０．３３μｍとなる。つまり、半導体の屈折率を３．０とすると約１μｍの波長の赤外線デバイスの動作波長に相当することになり、量子ドットの平均形成間隔は、目的とするテクスチャ構造の典型的構造スケールｄと同等のスケールとすることができる。量子ドットの平均形成間隔は、光デバイスの動作波長に応じて制御が可能である。また、こうして形成された量子ドットは、ウエハ表面上でランダムに分布する特性があるので、特別な工程を行うことなく容易にランダムに分布した量子ドットを得ることが可能である。
　その後、第２の半導体層１３上に、第３の半導体層１４として厚さ数μｍ程度のＧａＡｓを成長させる（図５（ｃ））。第３の半導体層１４は、第２の半導体層１３のランダムな凹凸表面を埋め込むように形成される。その後、第３の半導体層１４上に、ＩｎＡｓ量子ドット吸収層を含む光吸収媒質から成る半導体活性層１５を成長させる（図５（ｄ））。具体的には、Ａｓ雰囲気下において基板温度５８０℃にてＧａを照射することによりＧａＡｓ層を数μｍ程度成長した後、２～３ＭＬ相当分のＩｎを、０．２ＭＬ／ｓの供給速度で基板温度４８０℃にて供給してＩｎＡｓ量子ドット層を成長させる。第２の半導体層１３の場合とは異なり、Ｉｎの供給量が多いため、ＩｎＡｓの量子ドットは５×１０１０ｃｍ－２程度の高密度で形成できる。これらの量子ドットが光吸収媒体として機能する。これらの三次元島構造を厚さ５０ｎｍ程度のＧａＡｓで埋め込み成長することにより、ＩｎＡｓ量子ドット吸収層を含む光吸収媒質から成る半導体層を形成する。この工程を複数回繰り返し、多層のＩｎＡｓ量子ドットを含む半導体活性層１５を作製してもよい。そしてさらに連続して厚さ数μｍ程度のＧａＡｓから成る半導体カバー層１６を成長し、図５（ｅ）に示す様な半導体光イメージセンサ用のウエハを得る。
　次に、このウエハを用いてランダムテクスチャ構造を第３の半導体層１４に形成する工程について述べる。まず、ウエハの上下を入れ替えて、半導体基板１１が上面になるようにする。図４の半導体光デバイスでは、この上面から信号光が入射する。本実施形態では、発光・受光を行う領域の半導体基板側の半導体基板を除去した穴構造（バラス構造）を作製し、その穴の底部にテクスチャ構造を作製する。これは、半導体基板による信号光の減衰を防ぐためと、テクスチャ構造と光活性層との相互作用を強めるためである。
　以下、半導体基板１１を部分的に除去する方法について、説明する。まず、通常のフォトリソグラフィ法により、半導体基板１１の下面にフォトレジストを塗布し、密着露光により、デバイスサイズに応じた所定の大きさの開口レジストパターン１７を形成する（図５（ｆ））。
　この開口レジストパターン１７を用いて、半導体基板１１を部分的に除去する。具体的には、ＧａＡｓの半導体基板１１の裏面にフォトリソグラフィの手法を利用して、受光面よりやや大きい開口を作製し、ケミカルエッチングにより、開口領域のＧａＡｓを除去し、開口構造１８を作製する（図６（ａ））。本実施形態では、半導体基板１１がＧａＡｓであるので、アンモニアと過酸化水素水との混合溶液を使用することが好ましい。実際の工程では、半導体基板１１と第１の半導体層１２との間に１０ｎｍ程度の薄いＡｌｘＧａ１－ｘＡｓ層を挿入しても良い。アンモニアと過酸化水素水との混合溶液は、ＧａＡｓをエッチングするが、ＡｌｘＧａ１－ｘＡｓはほとんどエッチングしないという特性があるので、半導体基板１１のＧａＡｓ層のエッチングは薄いＡｌｘＧａ１－ｘＡｓ層で停止する。開口部に露出したＡｌｘＧａ１－ｘＡｓ層は希塩酸を用いたエッチングにより選択的に除去可能であり、ＧａＡｓ層を浸食することなく容易に除去できる。その結果、図６（ａ）に示す様な開口構造１８が作製できる。
　半導体基板１１の除去は、ドライエッチングによって行ってもよい。また、半導体基板１１と第１の半導体層１２の材料が異なっていれば、両者のエッチング速度の差を利用して選択エッチングを行うことも可能である。各層を構成している材料に応じてウエットエッチングの場合はエッチャントを変更したり、ドライエッチングの場合は反応ガスを変更したりして適宜行うことができる。本実施形態の場合、半導体基板１１と第１の半導体層１２は共にＧａＡｓであり、同一の物質であるので、エッチングレート及びエッチング時間により、エッチング量を制御し、半導体基板１１と第１の半導体層１２の境界までエッチングを行ってもよい。
　半導体基板１１の部分的除去の終了後、選択エッチングにより、第１の半導体層１２を除去し、第２の半導体層１３の界面までエッチングを進めて、開口構造１８内に第２の半導体層１３を露出させる。本実施形態の場合、第１の半導体層１２はＧａＡｓであり、第２の半導体層１３はＩｎｘＧａ１－ｘＡｓまたはＩｎＡｓなので、第１の半導体層１２については塩素ガスによるドライエッチングを用いることが好ましい。塩素ガスによるドライエッチングは、ＧａＡｓをエッチングすることは可能であるが、Ｉｎを含んだ材料の場合、そのエッチング速度は急激に減少しほとんどエッチングされない。よって塩素ガスによるドライエッチングでは、Ｉｎを含んだ第２の半導体層１３との界面でエッチングが停止する（図６（ｂ））。エッチングの手法は、第１の半導体層と第２の半導体層の間にエッチングの選択性があれば、本手法に限る必要はない。
　続いて、開口構造１８内に露出した、第２の半導体層１３を選択エッチングにより除去し、第３の半導体層１４の表面まで、エッチングを進める（図６（ｃ））。この場合、第２の半導体層１３はＩｎｘＧａ１－ｘＡｓまたはＩｎＡｓであり、第３の半導体層１４はＧａＡｓであるので、エッチャントとして塩酸を用いることが好ましい。この手法の場合、塩素ガスによるドライエッチングとは逆で、ＩｎｘＧａ１－ｘＡｓまたはＩｎＡｓはエッチングされるが、ＧａＡｓはほとんどエッチングされない。このプロセスの結果、第３の半導体層１４の表面には、図６（ｃ）に示す様な第２の半導体層１３に含まれるナノ構造体の形に対応した孔構造１９が現れる。この孔構造１９の表面形状は、第２の半導体層１３のナノ構造体の二次元分布に対応したものとなっており、形成位置はランダムであり、孔の平均形成間隔は典型的構造スケールｄと同等の値となっている。
　孔構造１９の孔の深さが、ランダムテクスチャ構造の特性を発現するのに十分である場合には、孔構造１９をテクスチャ構造として用いてもよい。孔構造１９の孔の深さがテクスチャ構造として用いるのに不十分な場合は、これらの孔を種として更にエッチングを進めて深い孔とし、ランダムテクスチャ構造２０を形成してもよい（図６（ｄ））。孔の形成間隔を維持できれば、エッチャントして特に制限は無いが、表面に存在している欠陥等を選択的にエッチングするエッチャントであれば、より好ましい。例えば、塩酸、酢酸及び過酸化水素水の混合溶液を、エッチャントとして用いることができる。塩酸、酢酸及び過酸化水素水の混合溶液は、混合比率を例えば塩酸：酢酸：過酸化水素水＝１：２：１とする。このような混合溶液でエッチングを行うことにより、孔（欠陥）部分がより深くエッチングされ、深さ方向にも大きな分布を有するランダムテクスチャ構造２０が作製可能である。ランダムテクスチャ構造２０の作成後に開口レジストパターン１７を除去して、図４に示されるバラス構造内にランダムテクスチャ構造を有する半導体光デバイスが完成する。
　図９に、ＧａＡｓ上に作製するランダムテクスチャ構造の一例の表面写真を示す。表面に欠陥（孔）が存在している箇所が選択的にエッチングされ、ランダムな凹凸を有する構造（ランダムテクスチャ構造）が形成されている。
　（効果の説明）
　本実施形態によれば、第３の半導体層１４の表面に、大きさと形成間隔が制御された孔構造１９やランダムテクスチャ構造２０を簡便に製造することができる。また本実施形態では、半導体基板１１を部分的に除去した穴構造（バラス構造）の内部の底面に、大きさと形成間隔が制御された孔構造１９やランダムテクスチャ構造２０を簡便に製造することができる。
　バラス構造は基板を穴状に掘るため表面の凹凸が大きく、通常のフォトリソグラフィ法ではテクスチャ構造を作製するのが非常に困難である。これに対し、本実施形態のテクスチャ構造の製造方法では、第２の半導体層１３を結晶成長法によって成長させている。ナノ構造体の三次元島（量子ドット）は、結晶成長プロセスの自己形成現象を利用して成長表面上のランダムな位置に形成され、これを利用して孔構造１９やランダムテクスチャ構造２０を作製している。
　これにより、本実施形態のテクスチャ構造の製造方法によれば、ランダムパターンのマスク作製を不要としながら、ランダムテクスチャ構造２０を製造することができる。さらに、本実施形態のテクスチャ構造の製造方法によれば、予めウエハを作製する段階でテクスチャ構造を作製するためのエッチングパターンの構造が結晶成長により埋め込まれており、穴構造を作製した後でも、エッチングのみによりテクスチャ構造を製造することができる。また、その予め作製されたナノ構造体によるパターンは、ナノ構造体の密度、大きさ、形状、構造を結晶成長の成長条件を変化させることにより制御可能であり、作製する半導体光素子に応じて所望のパターンが設計可能である。
　なお必要に応じて、反対側の表面（半導体カバー層１６）にもランダムテクスチャ構造を設けても良い。その場合、本実施形態の方法を用いてもよいし、通常のフォトリソグラフィ法を用いても良い。また、本実施形態では量子ドット材料としてＩｎＡｓを用い、それを埋め込む材料としてＧａＡｓを用いるが、材料はこれに限られない。それ以外の量子ドット材料／埋め込み材料としては、例えば、ＩｎｘＧａ１－ｘＡｓ／ＧａＡｓ、ＩｎｘＡｌ１－ｘＡｓ／ＡｌｘＧａ１－ｘＡｓ又はＧａＡｓ、ＩｎＰ／ＩｎＰ／ＧａｘＩｎ１－ｘＡｓｙＰ１－ｙ等があり、各々の材料系に応じたエッチング法を用いることにより、本実施形態は実現可能である。
　〔第２実施形態〕
　次に、本発明の第２実施形態によるテクスチャ構造の製造方法を説明する。第１実施形態では、半導体基板１１を部分的に除去した穴構造（バラス構造）の底にランダムテクスチャ構造２０を作製する手法について述べた。第１実施形態における第３の半導体層１４から半導体カバー層１６までの成長層の厚さの総和が十分厚く、基板を全面にわたって除去しても成長層が維持可能な場合や、成長層を他の半導体基板等に貼り付ける場合、背景技術のランダムパターンのマスクを作製してフォトリソグラフィ法を用いてランダムテクスチャ構造を作製することも可能である。しかし、本実施形態における方法によれば、より簡便にランダムテクスチャ構造を作製することが可能である。第１実施形態と同様な要素に対しては同じ参照番号を付して、詳細な説明は省略することとする。
　（構成の説明）
　図１０は、本発明の第２実施形態のテクスチャ構造の製造方法によって製造される半導体光デバイスの断面図である。図１１（ａ）～図１１（ｄ）、図１２（ａ）～図１２（ｄ）は、図１０の半導体光デバイスの製造工程を説明するための断面図である。
　図１０の半導体光デバイスは、第３の半導体層１４、半導体活性層１５、及び半導体カバー層１６を含む。第３の半導体層１４には、ランダムテクスチャ構造２０が形成されている。図１０の半導体光デバイスは、全面にわたって半導体基板を除去した場合である。
　（製造方法の説明）
　図１１及び図１２を参照して、本実施形態のテクスチャ構造の製造方法を説明する。図１１及び図１２は、最終的に全面にわたって半導体基板１１が除去されるランダムテクスチャ構造の作製工程を示す。まず第１実施形態と同様に、結晶成長法により半導体活性層を含む各層を成長する。すなわち、半導体基板１１の一主表面にＧａＡｓから成る第１の半導体層１２を成長する（図１１（ａ））。次に、ナノ構造体がランダムに分布した凹凸を有する層の一例として、第２の半導体層１３を成長する（図１１（ｂ））。次に、第２の半導体層１３上に、第３の半導体層１４を成長させる（図１１（ｃ））。次に、第３の半導体層１４上に半導体活性層１５を成長させ、半導体カバー層１６を成長させる（図１１（ｄ））。ウエハ作製工程である半導体カバー層１６を成長するまでの工程は、第１実施形態と同様である。
　次に、このウエハを用いてランダムテクスチャ構造を第３の半導体層１４に形成する工程について述べる。まず、ウエハの上下を入れ替えて、半導体基板１１が上面になるようにする（図１２（ａ））。次に、半導体基板１１を全面にわたって除去する。半導体基板１１の除去は、ウエットエッチングもしくはドライエッチングによって行う。半導体基板１１と第１の半導体層１２の材料が異なっていれば、両者のエッチング速度の差を利用して選択エッチングを行うことも可能であり、各層を構成している材料に応じてウエットエッチングの場合はエッチャントを変更したり、ドライエッチングの場合は反応ガスを変更したりして適宜行うことができる。また、第１実施形態と同様にエッチストップ層を導入しても良い。本実施形態の場合、半導体基板１１と第１の半導体層１２は共にＧａＡｓであり、同一の物質であるので、エッチングレート及び時間により、エッチング量を制御し、半導体基板１１と第１の半導体層１２の境界までエッチングを行う（図１２（ｂ））。
　半導体基板１１の除去終了後、選択エッチングにより、第１の半導体層１２を除去し、第２の半導体層１３の表面を露出させる。本実施形態の場合、第１の半導体層１２はＧａＡｓであり、第２の半導体層１３はＩｎｘＧａ１－ｘＡｓまたはＩｎＡｓなので、ＧａＡｓから成る第１の半導体層１２の除去には第１実施形態と同様、塩素ガスによるドライエッチングを用いることが好ましい。上記の工程により、表面に第２の半導体層１３が露出した構造を得ることができる（図１２（ｃ））。
　続いて、第２の半導体層１３を選択エッチングにより除去し、第３の半導体層１４の表面まで、エッチングを進める。この場合、第２の半導体層１３はＩｎｘＧａ１－ｘＡｓまたはＩｎＡｓであり、第３の半導体層１４はＧａＡｓであるので、エッチャントとしては、塩酸によるウエットエッチングを用いる。このエッチングの結果、第３の半導体層１４の表面には図１２（ｄ）に示す様な、第２の半導体層１３に含まれるナノ構造体に対応した孔構造１９が現れる。
　孔の深さがランダムテクスチャ構造の特性を発現するのに十分である場合には、孔構造１９をランダムテクスチャ構造として用いることができるため作製工程を終了する。すなわち、図１０に示される半導体光デバイスではなく、図１２（ｄ）に示される孔構造１９を有する半導体光デバイスとして作製工程を終了してもよい。
　孔の深さが不十分な場合は、第１実施形態と同様、これらの孔を種として更にエッチングを進めて深い孔とする。孔の形成間隔を維持できれば、エッチャントして特に制限は無いが、表面に存在している欠陥等を選択的にエッチングするエッチャントであればより好ましい。例えば、塩酸：酢酸：過酸化水素水＝１：２：１の混合溶液でエッチングを行うことにより、孔（欠陥）部分がより深くエッチングされるので深さ方向にも大きな分布を有するランダムテクスチャ構造が作製可能である。このエッチングにより表面に欠陥が存在している領域が選択的にエッチングされ、ランダムな凹凸を有するランダムテクスチャ構造２０が形成される（図１０）。
　孔構造１９及びランダムテクスチャ構造２０は、種となるナノ構造体の分布に対応したものとなっており、本実施形態の場合はナノ構造体として量子ドットを用いているため、形成位置はランダムである。量子ドットの平均形成間隔は、最初の量子ドットの作製工程において作製したい典型的構造スケールｄと同等のスケールになる様に制御されている。よって、表面に形成されたテクスチャ構造の凹凸の形成位置はランダムであり、平均形成間隔も作製したい典型的構造スケールｄと同等のスケールになっている。その結果、ランダムテクスチャ構造２０を得ることができる。
　なお、図１２（ｂ）や図１２（ｃ）の第２の半導体層１３を除去する前の構造体においても、表面には平均間隔が構造パラメータｄのランダムな分布を有するテクスチャ構造が形成されている。デバイス構造やその他の条件によっては、図１２（ｂ）や図１２（ｃ）の第２の半導体層１３を除去する前の状態で、ランダムテクスチャ構造として利用することが可能である。
　（効果の説明）
　本実施形態によれば第１実施形態と同様に、第３の半導体層１４の表面に、大きさと形成間隔が制御されたランダムテクスチャ構造２０を簡便に製造することができる。本実施形態のテクスチャ構造の製造方法では第１実施形態と同様に、第２の半導体層１３を結晶成長法によって成長させている。ナノ構造体の三次元島（量子ドット）は、結晶成長プロセスの自己形成現象を利用して成長表面上のランダムな位置に形成され、これを利用して孔構造１９やランダムテクスチャ構造２０を作製している。
　これにより、本実施形態のテクスチャ構造の製造方法によれば、第１実施形態と同様にランダムパターンのマスク作製を不要としながら、ランダムテクスチャ構造２０を製造することができる。
　〔第３実施形態〕
　次に、本発明の第３実施形態によるテクスチャ構造の製造方法を説明する。第１実施形態や第２実施形態においては、第２の半導体層１３のナノ構造体として量子ドットを用いるが、ナノ構造体は量子ドットに限定されるものではない。
　図１３は、いくつかの量子ドットが集合化した構造を有するナノ構造体の作製例の原子間力顕微鏡写真である。図１３は、図８に示す孤立した量子ドットの幾つかが結合して巨大化し、新たなナノ構造体を形成した状態を示している。これらの三次元構造体は、その形成位置が第１実施形態と同様ランダムであるだけでなく、量子ドットの結合している数もランダムであるため、集合体の大きさ（高さ）もランダムとなっている。
　図１４は、多数の量子ドットが結合して形成されたナノ構造体の作製例の電子顕微鏡写真である。図１４は、第１実施形態のナノ構造体の作製時には２ＭＬ以下であるＩｎＡｓの供給量をさらに増加させ、ＩｎＡｓを約１００ＭＬ程度供給する際に形成されるナノ構造体の電子顕微鏡写真である。表面には、数１００ｎｍ程度の大きさの構造体が全面にわたって形成されている。これらのナノ構造体の表面はある特定の結晶面で囲まれており、形状もランダムである。第３実施形態では、これらの構造体を第２の半導体層中に含まれるナノ構造体として利用する場合について述べる。
　（構成の説明）
　図１５の半導体光デバイスは、第３の半導体層１４、半導体活性層１５、及び半導体カバー層１６を含む。第３の半導体層１４には、ランダムテクスチャ構造２０が形成されている。図１５の半導体光デバイスは第２実施形態と同様に、全面にわたって半導体基板を除去した場合である。
　（製造方法の説明）
　以下、図１５の半導体光デバイスに製造方法について説明する。図１６（ａ）～図１６（ｄ）、図１７（ａ）～図１７（ｄ）は、図１５の半導体光デバイスの製造工程を説明するための断面図である。図１６及び図１７は、第２の半導体層中に含まれるナノ構造体として量子ドットではない三次元構造体を使用し、ランダムテクスチャ構造を作製する工程を示す。なお本実施形態における工程で、ナノ構造体の作製プロセス以外は第２実施形態と同様である。
　まず、ＧａＡｓから成る半導体基板１１を用意し、第１実施形態、第２実施形態と同様の手順に従い、半導体基板１１の一主表面にＧａＡｓから成る第１の半導体層１２を成長する（図１６（ａ））。そして次に、ナノ構造体がランダムに分布して凹凸表面を含む層の一例として、第２の半導体層１３を成長する（図１６（ｂ））。本実施形態では、ナノ構造体として図１４に示す三次元構造体を使用する例を示す。Ａｓ雰囲気下において基板温度５８０℃にてＧａを照射することによりＧａＡｓ層を数μｍ程度成長した後、約１００ＭＬ相当分のＩｎを供給して、ＩｎＡｓの多数の量子ドットが結合して形成された三次元構造体を形成する。この三次元構造体には、成長時の基板と成長層の構成物質の格子不整合に起因する歪が形成されているため、それに伴う転位の発生の影響を低減する必要がある。本実施形態においては、第２の半導体層１３の上にＧａＡｓから成る第３の半導体層１４を数μｍ（ここでは３μｍ）成長する（図１６（ｃ））。この第３の半導体層１４の成長により、歪の影響を回避することができる。
　その後の工程は、第２実施形態と同様である。第３の半導体層１４上に半導体活性層１５を成長させ、半導体カバー層１６を成長させる（図１６（ｄ））。次に、ウエハの上下を入れ替えて、半導体基板１１が上面になるようにする（図１７（ａ））。次に、半導体基板１１を全面にわたって除去する。本実施形態の場合、半導体基板１１と第１の半導体層１２は共にＧａＡｓであり、同一の物質であるので、エッチングレート及び時間により、エッチング量を制御し、半導体基板１１と第１の半導体層１２の境界までエッチングを行う（図１７（ｂ））。半導体基板１１の除去終了後、選択エッチングにより、第１の半導体層１２を除去し、第２の半導体層１３の表面を露出させる。本実施形態の場合、第１の半導体層１２はＧａＡｓであり、第２の半導体層１３はＩｎｘＧａ１－ｘＡｓまたはＩｎＡｓなので、ＧａＡｓから成る第１の半導体層１２の除去には第１実施形態と同様、塩素ガスによるドライエッチングを用いることが好ましい。その結果、表面にＩｎｘＧａ１－ｘＡｓまたはＩｎＡｓの第２の半導体層１３が露出した構造を得る（図１７（ｃ））。続いて、第２の半導体層１３を選択エッチングにより除去し、第３の半導体層１４の表面まで、エッチングを進める。この場合、第２の半導体層１３はＩｎｘＧａ１－ｘＡｓまたはＩｎＡｓであり、第３の半導体層１４はＧａＡｓであるので、エッチャントとしては、塩酸によるウエットエッチングを用いることが好ましい。このエッチングの結果、第３の半導体層１４の表面には図１７（ｄ）に示すような、第２の半導体層１３に含まれるナノ構造体に対応した孔構造１９が現れる。
　孔構造１９の孔の深さが、テクスチャ構造としての特性を発現するのに十分である場合には孔構造１９をテクスチャ構造として用いる。そして、テクスチャ構造の作製工程を終了する。すなわち、図１５に示される半導体光デバイスではなく、図１７（ｄ）に示される孔構造１９を有する半導体光デバイスとして作製工程を終了してもよい。
　第１実施形態や第２実施形態と同様に、孔構造１９の孔の深さが不十分な場合は、これらの孔を種として更にエッチングを進めてランダムテクスチャ構造２０を形成する。孔の形成間隔を維持できれば、エッチャントして特に制限は無いが、表面に存在している欠陥等を選択的にエッチングするエッチャントであればより好ましい。例えば、塩酸：酢酸：過酸化水素水＝１：２：１の混合溶液でエッチングを行うことにより、孔（欠陥）部分がより深くエッチングされるので深さ方向にも大きな分布を有するランダムテクスチャ構造が作製可能である。このエッチングにより表面に欠陥が存在している領域が選択的にエッチングされ、ランダムテクスチャ構造２０が形成される（図１５）。
　表面に形成された孔構造１９及びランダムテクスチャ構造２０は、種となるナノ構造体の分布に対応したものとなっており、本実施形態の場合はナノ構造体としてＩｎＡｓの多数の量子ドットが結合して形成された三次元構造体を用いているため、形成位置はランダムであり、量子ドットの平均形成間隔は最初の量子ドットの作製工程において作製したい典型的構造スケールｄと同等のスケールになる様に制御されているため、表面に形成されたテクスチャ構造の凹凸の形成位置はランダムであり、平均形成間隔も作製したい典型的構造スケールｄと同等のスケールになっている。その結果、ランダムテクスチャ構造２０を得ることができる。
　なお、図１７（ｂ）や図１７（ｃ）の第２の半導体層１３を除去する前の構造体においても、表面には平均間隔が構造パラメータｄのランダムな分布を有するランダムテクスチャ構造２０が形成されている。デバイス構造その他の条件によっては、図１７（ｂ）や図１７（ｃ）の第２の半導体層１３を除去する前の状態で、ランダムテクスチャ構造として利用することが可能である。
　（効果の説明）
　本実施形態によれば第１実施形態や第２実施形態と同様に、第３の半導体層１４の表面に、大きさと形成間隔が制御されたランダムテクスチャ構造２０を簡便に製造することができる。本実施形態のテクスチャ構造の製造方法では、第２の半導体層１３を結晶成長法によって成長させている。ナノ構造体の三次元島（量子ドット）は、結晶成長プロセスの自己形成現象を利用して成長表面上のランダムな位置に形成され、これを利用して孔構造１９やランダムテクスチャ構造２０を作製している。
　これにより、本実施形態のテクスチャ構造の製造方法によれば、第１実施形態や第２実施形態と同様にランダムパターンのマスク作製を不要としながら、ランダムテクスチャ構造２０を製造することができる。
　さらに本実施形態では、第２の半導体層１３のナノ構造体として、第１実施形態や第２実施形態のような量子ドットではなく、いくつかの量子ドットが集合化した構造を有する三次元構造体を用いている。本実施形態のような三次元構造体では、その形成位置が第１実施形態や第２実施形態と同様にランダムであるだけでなく、量子ドットの結合している数もランダムであるため、集合体の大きさ（高さ）もランダムとなる。
　第１実施形態、第２実施形態、及び第３実施形態で述べた第２の半導体層１３に含まれるナノ構造体はすべて結晶成長プロセスにおいて自己形成現象を利用して作製されている。つまり、フォトリソグラフィ等の手法とは異なり、レジストや誘電体といった構造体形成のためのマスク等を必要とせずに、結晶成長装置中において、特定の原料を供給するたけでナノ構造体が作製できる。このため、非常に簡便であり、かつ、プロセスに伴うコンタミネーションの影響を受けにくい。また、形成位置は基本的にランダムで、その構造体の凹凸の平均間隔は、成長速度、成長温度等の結晶成長の基本的な成長条件を変化させることにより制御することが可能であり、デバイスの仕様に従い任意に設計することができる。
　〔第４実施形態〕
　次に、本発明の第４実施形態によるテクスチャ構造の製造方法について、説明する。本実施形態は、上述したテクスチャ構造の製造方法を、より具体的な薄膜半導体光センサの製造方法やランダムテクスチャ構造の作製工程に適用した場合の一例である。
　図１８は、本発明の実施形態のテクスチャ構造の製造方法を適用して製造される、第４実施形態の薄膜半導体光センサの断面図である。図１９（ａ）～図１９（ｄ）、図２０（ａ）～図２０（ｄ）は、第４実施形態の薄膜半導体光センサの製造工程を説明するための断面図である。
　（構成の説明）
　図１８の薄膜半導体光センサは、受光イメージセンサ１００である。図１８の受光イメージセンサ１００は、光吸収媒質１０３、第２の電極１０７、第１の電極１０８、第１ｎドープ層１０９、パッシベーション膜１１１、金属バンプ１１２、読み出し回路チップ１１３、熱硬化樹脂１１４、及びランダムテクスチャ構造１１５を含む。
　ここでは、半導体活性層である光吸収媒質１０３として、ＧａＡｓ半導体層中に形成されたＩｎＡｓ量子ドット吸収層を利用した赤外線受光素子の例について、読み出し回路への集積を含めた、製造工程の一例を述べる。本製造工程は、本薄膜半導体光センサ素子の主要構成要素の製造工程の一例を示したに過ぎず、実際の薄膜半導体光センサ素子は、他のデバイス構造構成要因等により本実施形態に記載の効果を発現する範囲で変更しても構わない。
　（製造方法の説明）
　図１９を用いて製造方法を説明する。まず、ＧａＡｓ基板１０２を用意し、成長装置へと導入する。本工程では、成長装置の一例として分子線エピタキシ装置を使用する。成長装置は薄膜構造を作製可能であれば、他の装置、例えば、有機金属熱分解成膜装置でも構わない。Ａｓを照射しながら基板温度を６００℃程度まで昇温させる等の通常の基板表面の清浄化処理により、基板表面の自然酸化膜を除去する。その後ＩｎｘＧａ１－ｘＡｓを含むナノ構造体層１０５を第３実施形態と同様の手法に従い成長させる。ナノ構造体層１０５の構造体の平均形成間隔は、作製したい典型的構造スケールｄと同等のスケールとする。
　その後、ナノ構造体層１０５の構造体のランダムなパターンを埋め込むようにＧａＡｓ層を形成し、さらに第２ｎドープ層１１０を成長させる。第２ｎドープ層１１０は、後で形成される第１の電極１０８とのオーミックコンタクトを確保するために設けられる。その後、ＩｎＡｓ量子ドット吸収層を含む光吸収媒質１０３を成長させる。具体的には、Ａｓ雰囲気下において５８０℃にてＧａを照射することによりＧａＡｓ層を数μｍ程度成長した後、Ｉｎを２～３ＭＬ相当分基板温度４８０℃にて供給してＩｎＡｓ量子ドット層を成長させる。これらのＩｎＡｓ量子ドット層から成る三次元島構造を厚さ５０ｎｍ程度のＧａＡｓで埋め込み成長させることにより、ＩｎＡｓ量子ドット吸収層を含む光吸収媒質１０３を形成する。この工程を複数回繰り返し、多層のＩｎＡｓ量子ドットから成る量子ドット吸収層を作製してもよい。そしてさらに連続して厚さ数μｍ程度のＧａＡｓを再び成長した後、光吸収媒質１０３の成長を終了する。さらに光吸収媒質１０３上に第１ｎドープ層１０９を成長させて、図１９（ａ）に示す様な薄膜半導体光イメージセンサ用のウエハを得る。第１ｎドープ層１０９は、後で形成される第２の電極１０７とのオーミックコンタクトを確保するために設けられる。
　次に、光吸収媒質１０３を各素子に分離するため、異方性エッチング（例えば、アンモニア水：過酸化水素水の混合溶液）によりメサ構造１０６を形成する（図１９（ｂ））。各メサ構造１０６上の第１ｎドープ層１０９と、エッチングにより現れた第２ｎドープ層１１０に、それぞれ第２の電極１０７と第１の電極１０８を蒸着する（図１９（ｃ））。さらに、第２の電極１０７と第１の電極１０８による電極部に開口が位置するように、パッシベーション膜１１１（例えばＳｉＯ２）を形成する（図１９（ｄ））。さらにパッシベーション膜１１１の開口の第２の電極１０７と第１の電極１０８に、金属バンプ１１２（例えばインジウムバンプ）を形成する（図２０（ａ））。最後にウエハを各チップに切り出して、受光チップとする。
　次に、切り出した受光チップに対応し、信号読み出し回路が集積された読み出し回路チップ１１３を用意し、裏返した受光チップと読み出し回路チップ１１３とをフリップチップ接合する（図２０（ｂ））。デバイスの機械的強度を上げる目的で、受光チップと読み出し回路チップ１１３の間の空隙に、熱硬化樹脂１１４を充填する（図２０（ｃ））。
　次に、受光チップのＧａＡｓ基板１０２を選択ウエットエッチング（例えばクエン酸、過酸化水素水を混ぜたもの）で除去し、ナノ構造体層１０５を露出させる（図２０（ｄ））。さらに、ナノ構造体層１０５をＧａＡｓとの選択ウェットエッチング（例えばバッファードフッ酸）で除去することで、量子ドットのランダムなパターンが埋まっていたＧａＡｓ層１１６が露出し、受光層の近傍にナノ構造体層１０５の量子ドットの形状が転写されたような構造を有するランダムテクスチャ構造１１５が形成された受光イメージセンサ１００が完成する（図１８）。
　（効果の説明）
　本実施形態によれば、受光イメージセンサ１００に、大きさと形成間隔が制御されたランダムテクスチャ構造１１５を簡便に製造することができる。本実施形態のランダムテクスチャ構造１１５の製造方法では、第１乃至第３実施形態と同様に、ナノ構造体層１０５を結晶成長法によって成長させている。ナノ構造体の三次元島（量子ドット）は、結晶成長プロセスの自己形成現象を利用して成長表面上のランダムな位置に形成され、これを利用してランダムテクスチャ構造１１５を作製している。
　これにより、ランダムパターンのマスク作製を不要としながら、ランダムテクスチャ構造１１５を製造することができる。しかも薄膜半導体光センサの製造工程に適用して、ランダムテクスチャ構造１１５を備える受光イメージセンサ１００を製造することができる。
　さらに本実施形態によれば、ＩｎＡｓ量子ドット吸収層を含む光吸収媒質１０３の極めて近傍に、ランダムテクスチャ構造１１５を製造することができる。これにより、散乱された光によるクロストークの低減が可能で、ランダムテクスチャ構造１１５を備える受光イメージセンサ１００を製造することができる。
　本実施形態では、ランダムな面方位を持つテクスチャ構造を受光面に持つ受光イメージセンサ１００を製造することが可能である。従って、信頼性を向上させ生産性の問題を軽減することができる。本実施形態では、その潜在的性能を十分に発揮できる薄膜半導体光センサを提供することができる。
　〔第５実施形態〕
　次に、本発明の第５実施形態によるテクスチャ構造の製造方法について、説明する。本実施形態は第４実施形態と同様に、上述したテクスチャ構造の製造方法を、より具体的な薄膜半導体光センサの製造方法やランダムテクスチャ構造の作製工程に適用した場合の一例である。
　図２１は、本発明の第５実施形態のテクスチャ構造の製造方法を適用して製造される薄膜半導体光センサの断面図である。図２２（ａ）～図２２（ｄ）、図２３（ａ）～図２３（ｃ）、図２４（ａ）及び図２４（ｂ）は、図２１の薄膜半導体光センサの製造工程を説明するための断面図である。
　（構成の説明）
　図２１の薄膜半導体光センサは、受光イメージセンサ２００である。図２１の受光イメージセンサ２００は第４実施形態と同様に、光吸収媒質１０３、第２の電極１０７、第１の電極１０８、第１ｎドープ層１０９、パッシベーション膜１１１、金属バンプ１１２、読み出し回路チップ１１３、及び熱硬化樹脂１１４を含む。さらに図２１の受光イメージセンサ２００は、ランダムテクスチャ構造２１５を含む。
　（製造方法の説明）
　本実施形態の受光イメージセンサ２００は、図２２（ａ）～図２２（ｄ）、図２３（ａ）～図２３（ｃ）、図２４（ａ）までは第４実施形態と同様の製造工程で製造される。
　すなわち、ＧａＡｓ基板１０２に、ＩｎｘＧａ１－ｘＡｓから成る量子ドットのナノ構造体層２０５を成長する。ここで本実施形態のナノ構造体層２０５は、ドットの成長密度を作製したい散乱面の典型的構造スケールｄと同スケールにする。
　その後、ナノ構造体層２０５の構造体のランダムなパターンを埋め込むようにＧａＡｓ層を形成し、さらに第２ｎドープ層１１０を成長させる。第２ｎドープ層１１０は、後で形成される第１の電極１０８とのオーミックコンタクトを確保するために設けられる。その後、ＩｎＡｓ量子ドット吸収層を含む光吸収媒質１０３を成長する。さらに光吸収媒質１０３上に第１ｎドープ層１０９を成長させて、図２２（ａ）に示す様な薄膜半導体光イメージセンサ用のウエハを得る。第１ｎドープ層１０９は、後で形成される第２の電極１０７とのオーミックコンタクトを確保するために設けられる。
　次に、光吸収媒質１０３を各素子に分離するため、異方性エッチングによりメサ構造１０６を形成する（図２２（ｂ））。各メサ構造１０６上の第１ｎドープ層１０９と、エッチングにより現れた第２ｎドープ層１１０に、それぞれ第２の電極１０７と第１の電極１０８を蒸着する（図２２（ｃ））。さらに、第２の電極１０７と第１の電極１０８による電極部に開口が位置するように、パッシベーション膜１１１を形成する（図２２（ｄ））。さらにパッシベーション膜１１１の開口の第２の電極１０７と第１の電極１０８に、金属バンプ１１２を形成する（図２３（ａ））。最後にウエハを各チップに切り出して、受光チップとする。次に、切り出した受光チップに対応し、信号読み出し回路が集積された読み出し回路チップ１１３を用意し、裏返した受光チップと読み出し回路チップ１１３とをフリップチップ接合する（図２３（ｂ））。デバイスの機械的強度を上げる目的で、受光チップと読み出し回路チップ１１３の間の空隙に、熱硬化樹脂１１４を充填する（図２３（ｃ））。
　次に、受光チップのＧａＡｓ基板を選択ウエットエッチング（例えばクエン酸、過酸化水素水を混ぜたもの）で除去し、ナノ構造体層２０５を露出させる（図２４（ａ））。さらに、ナノ構造体層２０５を除去する。本実施形態でナノ構造体層２０５の除去を行うと、量子ドットが埋まっていた孔が、典型的構造スケールｄ程度の間隔でランダムに形成されたＧａＡｓ層２１６が露出する（図２４（ｂ））。この面に対して異方性エッチングを行うことで、量子ドットが埋まっていた孔を拡大するように選択的にエッチングがすすみ、典型的構造スケールｄの散乱面を得ることができる（図２１）。これにより、量子ドット層を用いてランダムテクスチャ構造２１５が形成された受光イメージセンサ２００が完成する。
　（効果の説明）
　本実施形態によれば第４実施形態と同様に、受光イメージセンサ２００に、大きさと形成間隔が制御されたランダムテクスチャ構造２１５を簡便に製造することができる。本実施形態のランダムテクスチャ構造２１５の製造方法では第１乃至第４実施形態と同様に、ナノ構造体層２０５を結晶成長法によって成長させている。ナノ構造体の三次元島（量子ドット）は、結晶成長プロセスの自己形成現象を利用して成長表面上のランダムな位置に形成され、これを利用してランダムテクスチャ構造２１５を作製している。
　これにより、ランダムパターンのマスク作製を不要としながら、ランダムテクスチャ構造２１５を製造することができる。しかも薄膜半導体光センサの製造工程に適用して、ランダムテクスチャ構造２１５を備える受光イメージセンサ２００を製造することができる。
　本実施形態では、ランダムな面方位を持つテクスチャ構造を受光面に持つ受光イメージセンサ１００を製造することが可能である。従って、信頼性を向上させ生産性の問題を軽減することができる。本実施形態では、その潜在的性能を十分に発揮できる薄膜半導体光センサを提供することができる。
　以上、本発明の好ましい実施形態や実施例を説明したが、本発明はこれに限定されるものではない。例えば、上述した実施形態では、テクスチャを半導体に形成する場合を説明したがこれに限られず、導電体や絶縁体に形成してもよい。ナノ構造体の密度、大きさ、形状、構造のいずれかを、ナノ構造体の結晶成長条件を変化させることにより制御することができる。ナノ構造体は、量子ドット、量子ダッシュ、もしくはそれらのいずれかの構造体の混合体、もしくは結合した構造体で構成することができる。上述した光デバイスは、発光素子もしくは受光素子を含んでもよい。また上述した光デバイスは、量子ドット赤外線センサであってもよい。請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。
　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）基材の一主表面に、ランダムに分布するナノ構造体を含む層を成長させ、前記ナノ構造体を埋め込んだ光散乱体を形成し、前記基材及び前記ナノ構造体を含む層の一部又は全部を除去して前記光散乱体の表面を露出させる、テクスチャ構造の製造方法。
（付記２）露出した前記光散乱体の表面は凹凸を有する、付記１に記載のテクスチャ構造の製造方法。
（付記３）露出した前記光散乱体の表面の凹または凸を基点として、前記光散乱体の表面をエッチングする、付記１または２に記載のテクスチャ構造の製造方法。
（付記４）前記ナノ構造体を含む層の結晶成長条件を変化させることにより、前記ナノ構造体の密度、大きさ、形状、構造のいずれかを制御する、付記１乃至３いずれか１つに記載のテクスチャ構造の製造方法。
（付記５）前記ナノ構造体は、量子ドット、量子ダッシュ、もしくはそれらのいずれかの構造体の混合体、もしくは結合した構造体で構成される、付記１乃至４いずれか１つに記載のテクスチャ構造の製造方法。
（付記６）前記光散乱体は、導電体、半導体又は絶縁体である、付記１乃至５いずれか１つに記載のテクスチャ構造の製造方法。
（付記７）付記１乃至６いずれか１つに記載のテクスチャ構造の製造方法を用いた、半導体光センサの製造方法であって、半導体基板の一主表面に半導体活性層を形成し、前記半導体活性層上に、ランダムに分布するナノ構造体を含む層を成長させ、前記ナノ構造体を埋め込んだ光散乱体を形成し、前記基材及び前記ナノ構造体を含む層の一部又は全部を除去して前記光散乱体の表面を露出させる、半導体光センサの製造方法。
（付記８）前記半導体基板の一部を除去することによりバラス構造を形成し、前記バラス構造の底部に前記光散乱体によるテクスチャ構造を形成する、付記７に記載の半導体光センサの製造方法。
（付記９）前記ナノ構造体を埋め込んだ前記光散乱体を形成した後で、前記光散乱体の一主表面上に光吸収媒質のメサ構造を形成する、付記７または８に記載の半導体光センサの製造方法。
（付記１０）前記半導体光センサは、発光素子もしくは受光素子を含む、付記７乃至９いずれか１つに記載の半導体光センサの製造方法。
（付記１１）前記半導体光センサは、量子ドット赤外線センサである、付記８乃至１０いずれか一つに記載の半導体光センサの製造方法。
（付記１２）前記凹凸表面を埋め込んで前記光散乱体を形成した後で、前記光散乱体の一主表面上に光吸収媒質のメサ構造を形成する、付記８乃至１１いずれか一つに記載の半導体光センサの製造方法。
（付記１３）結晶成長法により第１の半導体基板上に前記ナノ構造体、前記半導体活性層を含む半導体成長層を有する半導体ウエハを作製する工程、前記半導体活性層を含む成長層を所定の大きさのメサに加工する工程、前記メサ上にバンプ構造を作製する工程、前記バンプ構造を用いて、第１の半導体基板を信号読み出し回路が集積された第２の半導体基板上に貼り合わせる工程、前記第１の半導体基板を除去し、露出した前記ナノ構造体を用いてテクスチャを作製する工程とを含む、付記８乃至１２いずれか一つに記載の半導体光センサの製造方法。
　以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
　この出願は、２０１７年３月３１日に出願された日本出願特願２０１７－６９８２７号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１　　光イメージセンサ
　２　　基板
　３　　光吸収媒質
　４　　光入射面テクスチャ構造
　５　　裏面テクスチャ構造
　６　　光反射体
　７　　第２の電極
　８　　第１の電極
　９　　入射光
　１１　　半導体基板
　１２　　第１の半導体層
　１３　　第２の半導体層
　１４　　第３の半導体層
　１５　　半導体活性層
　１６　　半導体カバー層
　１７　　開口レジストパターン
　１８　　開口構造
　１９　　孔構造
　２０　　ランダムテクスチャ構造
　１００、２００　　受光イメージセンサ
　１０２　　ＧａＡｓ基板
　１０３　　光吸収媒質
　１０５　　ナノ構造体層
　１０６　　メサ構造
　１０７　　第２の電極
　１０８　　第１の電極
　１０９　　第１ｎドープ層
　１１０　　第２ｎドープ層
　１１１　　パッシベーション膜
　１１２　　金属バンプ
　１１３　　読み出し回路チップ
　１１４　　熱硬化樹脂
　１１５、２１５　　ランダムテクスチャ構造
　２０５　　ナノ構造体層
　２１６　　ＧａＡｓ層

Claims (13)

  1. 　基材の一主表面に、ランダムに分布するナノ構造体を含む層を成長させ、
    　前記ナノ構造体を埋め込んだ光散乱体を形成し、
    　前記基材及び前記ナノ構造体を含む層の一部又は全部を除去して前記光散乱体の表面を露出させる、テクスチャ構造の製造方法。
  2. 　露出した前記光散乱体の表面は凹凸を有する、請求項１に記載のテクスチャ構造の製造方法。
  3. 　露出した前記光散乱体の表面の凹または凸を基点として、前記光散乱体の表面をエッチングする、請求項１または２に記載のテクスチャ構造の製造方法。
  4. 　前記ナノ構造体を含む層の結晶成長条件を変化させることにより、前記ナノ構造体の密度、大きさ、形状、構造のいずれかを制御する、請求項１乃至３いずれか一項に記載のテクスチャ構造の製造方法。
  5. 　前記ナノ構造体は、量子ドット、量子ダッシュ、もしくはそれらのいずれかの構造体の混合体、もしくは結合した構造体で構成される、請求項１乃至４いずれか一項に記載のテクスチャ構造の製造方法。
  6. 　前記光散乱体は、導電体、半導体又は絶縁体である、請求項１乃至５いずれか一項に記載のテクスチャ構造の製造方法。
  7. 　請求項１乃至６いずれか一項に記載のテクスチャ構造の製造方法を用いた、半導体光センサの製造方法であって、
    　半導体基板の一主表面に半導体活性層を形成し、
    　前記半導体活性層上に、ランダムに分布するナノ構造体を含む層を成長させ、
    　前記ナノ構造体を埋め込んだ光散乱体を形成し、
    　前記基材及び前記ナノ構造体を含む層の一部又は全部を除去して前記光散乱体の表面を露出させる、半導体光センサの製造方法。
  8. 　前記半導体基板の一部を除去することによりバラス構造を形成し、前記バラス構造の底部に前記光散乱体によるテクスチャ構造を形成する、請求項７に記載の半導体光センサの製造方法。
  9. 　前記ナノ構造体を埋め込んだ前記光散乱体を形成した後で、前記光散乱体の一主表面上に光吸収媒質のメサ構造を形成する、請求項７または８に記載の半導体光センサの製造方法。
  10. 　前記半導体光センサは、発光素子もしくは受光素子を含む、請求項７乃至９いずれか一項に記載の半導体光センサの製造方法。
  11. 　前記半導体光センサは、量子ドット赤外線センサである、請求項８乃至１０いずれか一項に記載の半導体光センサの製造方法。
  12. 　前記凹凸表面を埋め込んで前記光散乱体を形成した後で、前記光散乱体の一主表面上に光吸収媒質のメサ構造を形成する、請求項８乃至１１いずれか一項に記載の半導体光センサの製造方法。
  13. 　結晶成長法により第１の半導体基板上に前記ナノ構造体、前記半導体活性層を含む半導体成長層を有する半導体ウエハを作製する工程、前記半導体活性層を含む成長層を所定の大きさのメサに加工する工程、前記メサ上にバンプ構造を作製する工程、前記バンプ構造を用いて、第１の半導体基板を信号読み出し回路が集積された第２の半導体基板上に貼り合わせる工程、前記第１の半導体基板を除去し、露出した前記ナノ構造体を用いてテクスチャを作製する工程とを含む、請求項８乃至１２いずれか一項に記載の半導体光センサの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220094234A (ko) * 2020-12-28 2022-07-06 (재)한국나노기술원 표면 제어 영역에 양자점이 포함된 구조체를 형성하는 방법 및 양자점이 포함된 구조체가 형성된 표면 제어 기재 그리고 이를 이용한 광전소자
WO2023112314A1 (ja) * 2021-12-17 2023-06-22 ソニーセミコンダクタソリューションズ株式会社 センサ装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010239003A (ja) * 2009-03-31 2010-10-21 Sony Corp 反射防止構造体の製造方法および固体撮像装置の製造方法
JP2011086762A (ja) * 2009-10-15 2011-04-28 Fujifilm Corp 表面処理方法、表面処理用液状組成物、及び光学デバイス
JP2015115508A (ja) * 2013-12-12 2015-06-22 王子ホールディングス株式会社 有機薄膜太陽電池、有機薄膜太陽電池用の基板、有機薄膜太陽電池の製造方法および有機薄膜太陽電池用の基板の製造方法
WO2015186064A1 (fr) * 2014-06-04 2015-12-10 Université D'aix-Marseille Procede de texturation aleatoire d'un substrat semi-conducteur

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977695B2 (en) * 2007-09-21 2011-07-12 Lg Innotek Co., Ltd. Semiconductor light emitting device and method for manufacturing the same
TWI425643B (zh) 2009-03-31 2014-02-01 Sony Corp 固態攝像裝置及其製造方法、攝像裝置和抗反射結構之製造方法
DE102011003684A1 (de) * 2011-02-07 2012-08-09 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchip
DE102011012928A1 (de) * 2011-03-03 2012-09-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Dünnfilm-Halbleiterkörpers und Dünnfilm-Halbleiterkörper
US8486746B2 (en) * 2011-03-29 2013-07-16 Sunpower Corporation Thin silicon solar cell and method of manufacture
JP2013179217A (ja) 2012-02-29 2013-09-09 Sharp Corp 太陽電池およびその製造方法
KR101916274B1 (ko) * 2013-01-24 2018-11-07 삼성전자주식회사 반도체 발광소자 및 그 제조방법
JP2015018906A (ja) 2013-07-10 2015-01-29 ソニー株式会社 撮像素子、製造装置、製造方法、電子機器
JP2015220313A (ja) 2014-05-16 2015-12-07 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
KR102252993B1 (ko) * 2014-11-03 2021-05-20 삼성전자주식회사 반도체 발광소자 및 반도체 발광소자의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010239003A (ja) * 2009-03-31 2010-10-21 Sony Corp 反射防止構造体の製造方法および固体撮像装置の製造方法
JP2011086762A (ja) * 2009-10-15 2011-04-28 Fujifilm Corp 表面処理方法、表面処理用液状組成物、及び光学デバイス
JP2015115508A (ja) * 2013-12-12 2015-06-22 王子ホールディングス株式会社 有機薄膜太陽電池、有機薄膜太陽電池用の基板、有機薄膜太陽電池の製造方法および有機薄膜太陽電池用の基板の製造方法
WO2015186064A1 (fr) * 2014-06-04 2015-12-10 Université D'aix-Marseille Procede de texturation aleatoire d'un substrat semi-conducteur

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220094234A (ko) * 2020-12-28 2022-07-06 (재)한국나노기술원 표면 제어 영역에 양자점이 포함된 구조체를 형성하는 방법 및 양자점이 포함된 구조체가 형성된 표면 제어 기재 그리고 이를 이용한 광전소자
KR102474391B1 (ko) 2020-12-28 2022-12-06 (재)한국나노기술원 표면 제어 영역에 양자점이 포함된 구조체를 형성하는 방법 및 양자점이 포함된 구조체가 형성된 표면 제어 기재 그리고 이를 이용한 광전소자
WO2023112314A1 (ja) * 2021-12-17 2023-06-22 ソニーセミコンダクタソリューションズ株式会社 センサ装置

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