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WO2018173168A1 - シンボルマッピング装置 - Google Patents

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WO2018173168A1
WO2018173168A1 PCT/JP2017/011534 JP2017011534W WO2018173168A1 WO 2018173168 A1 WO2018173168 A1 WO 2018173168A1 JP 2017011534 W JP2017011534 W JP 2017011534W WO 2018173168 A1 WO2018173168 A1 WO 2018173168A1
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bit
parity
bits
transmission data
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恵介 松田
慶亮 土肥
吉田　剛
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三菱電機株式会社
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Definitions

  • the present invention relates to a symbol mapping apparatus applicable to an optical communication system.
  • nonlinear strength can also be improved by suppressing the power fluctuation of the signal for each TS or increasing the randomness of the polarization state (see Non-Patent Document 1).
  • mapping across n TSs mapping is performed on signal points in a 4n-dimensional space.
  • parity data is generally added to transmission data, and this is rearranged to obtain modulation data, which is used as QAM signal points or binary amplitude 8-level phase modulation (2A8PSK: 2-ary Amplitude). 8-ary Phase Shift Keying signal points are mapped. Also, conversion from transmission data to modulation data is performed using a circuit such as a lookup table (LUT), or a dedicated symbol mapping circuit that supports only a specific multidimensional modulation system. (See Patent Document 1).
  • LUT lookup table
  • a circuit that converts transmission data into data for modulation using an LUT enables multi-dimensional modulation of arbitrary transmission data from 2-bit, 3-bit, 5-bit, 6-bit, and 7-bit transmission data.
  • the input / output of the LUT straddles two TSs and cases where they do not straddle.
  • the case where the input / output of the LUT extends over two TSs is a case where transmission data for 2 TSs are input to the LUT together, and transmission data for 2 TSs with parity data added is output. This corresponds to the case of 2 bits or 3 bits.
  • the case where the input / output of the LUT does not extend over two TSs is a case where transmission data for 1 TS is input to the LUT, and transmission data for 1 TS with parity data added is output. This applies to the case of 5 bits or more. Since there are cases where the input and output of the LUT straddles two TSs and cases where they do not straddle, two types of LUTs are required to deal with each case. Specifically, when input / output crosses two TSs, one 6-bit input 8-bit output LUT is required for each 2TS, and when input / output does not cross two TSs, 7-bit input 8-bits are provided for each 2TS. One output LUT is required. That is, a total of three LUTs are required, and the circuit scale increases.
  • each LUT When the bit width of transmission data input to each LUT is smaller than the input bit width of each LUT, dummy data is input to each LUT together with the transmission data. For example, when 2-bit transmission data is input to a 6-bit input 8-bit output LUT per 2 TS, a total of 4-bit transmission data for 2 TS and 2-bit dummy data are input to the LUT, and the LUT is a 4-bit transmission data. 4-bit parity data is generated based on the above.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a symbol mapping apparatus that realizes a plurality of multidimensional modulations having different frequency utilization efficiencies and can suppress the circuit scale.
  • the symbol mapping apparatus receives two pieces of transmission data having the same length, and when the length is the first length, the two pieces of output data are received as they are.
  • a transmission data processing unit that generates dummy output data by adding dummy data to the two transmission data, and two output data
  • a parity adding unit that generates two pieces of transmission data with parity having a second length in which the parity data is added to the transmission data.
  • the symbol mapping apparatus also includes a modulation data extraction unit that extracts two modulation data that are data to be mapped from each of the two transmission data with parity generated by the parity addition unit, and two modulation data.
  • a mapping processing unit for mapping to signal points of two time slots.
  • a symbol mapping device capable of realizing a plurality of multidimensional modulations having different frequency utilization efficiencies and suppressing the circuit scale.
  • the figure which shows the example of the specification when realizing the plural multi-dimensional modulation where frequency utilization efficiency differs with the lookup table 1 is a diagram illustrating a configuration example of a symbol mapping apparatus according to a first embodiment.
  • FIG. The figure which shows the definition of the input signal and output signal to the transmission data processing part concerning Embodiment 1 The figure which shows an example of the transmission data length adjustment process which the transmission data process part concerning Embodiment 1 performs
  • FIG. 5 is a diagram illustrating an example of a relationship between 4-bit modulation data and signal points processed by the mapping unit according to the first embodiment;
  • FIG. 10 is a diagram illustrating another example of the relationship between 8-bit modulation data and signal points processed by the mapping unit according to the first embodiment;
  • FIG. The figure which shows the structural example of the 1st parity generation part concerning Embodiment 2.
  • FIG. 5 is a diagram illustrating an example of a relationship between 4-bit modulation data and signal points processed by the mapping unit according to the first embodiment
  • FIG. 10 is a diagram illustrating another example of the relationship between 8-bit modulation data and signal points processed by the mapping unit
  • FIG. 3 is a diagram illustrating a hardware configuration example when each unit of the symbol mapping apparatus according to the first and second embodiments is realized by dedicated hardware.
  • FIG. 3 is a diagram illustrating a hardware configuration example when each unit of the symbol mapping apparatus according to the first and second embodiments is realized by a control circuit.
  • the symbol mapping apparatus is configured to be able to transmit any transmission data among 2-bit, 3-bit, 5-bit, 6-bit, and 7-bit transmission data per one time slot (hereinafter, TS). An example will be described.
  • FIG. 1 is a diagram showing an example of LUT specifications when a plurality of multidimensional modulations having different frequency utilization efficiency, that is, the number of bits of transmission data per TS, are realized by a look-up table (hereinafter referred to as LUT).
  • “Number of bits of transmission data in one time slot” represents the number of bits of transmission data per TS.
  • the “LUT input bit number” represents the number of bits of transmission data input to one LUT. For example, when “the number of bits of transmission data in one time slot” is 2 bits, 4 bits of transmission data for 2 TSs are input to one LUT. When “the number of bits of transmission data in one time slot” is 5 bits, transmission data of 5 bits for 1 TS is input to one LUT.
  • the modulation data is mapped to two TSs that are continuous on the time axis, that is, in an 8-dimensional space
  • the modulation data is mapped to 1 TS, that is, to a 4-dimensional space.
  • the modulation data is mapped to signal points of polarization multiplexed 4-level phase modulation that can map 4 bits of data per 1 TS. Therefore, when 2 bits of data are transmitted per 1 TS, 2 bits of parity data are required per 1 TS, and when 3 bits of data are transmitted per 1 TS, 1 bit of parity data is required per 1 TS. .
  • the modulation data is mapped to 2A8PSK signal points that can map 8 bits of data per 1 TS. Therefore, when transmitting 5 bits of data per 1 TS, 3 bits of parity data are required per 1 TS, and when transmitting 6 bits of data per 1 TS, 2 bits of parity data are required per 1 TS. When 7-bit data is transmitted per 1 TS, 1-bit parity data is required per 1 TS.
  • FIG. FIG. 2 is a diagram of a configuration example of the symbol mapping apparatus according to the first embodiment of the present invention.
  • the symbol mapping apparatus 1 according to the first embodiment includes a transmission data processing unit 11, parity generation units 12A and 12B, a shuffle unit 13, and mapping units 14A and 14B.
  • Parity generation units 12A and 12B constitute a parity addition unit 12
  • mapping units 14A and 14B constitute a mapping processing unit 14.
  • a first TS and a second TS when two TSs that are continuous on the time axis are distinguished, they are referred to as a first TS and a second TS.
  • the symbol mapping apparatus 1 shown in FIG. 2 adds parity data to the data to be transmitted in the “Time Slot 0” that is the first TS and the “Time Slot 1” that is the second TS. Mapping is performed on signal points of a modulation scheme corresponding to the number of bits of data to be transmitted.
  • the transmission data processing unit 11 of the symbol mapping apparatus 1 receives two transmission data, that is, two systems of transmission data to be transmitted using the first TS and the second TS. Specifically, as shown in FIG. 2, "Time Slot 0" transmission data b 0 that correspond to, ..., b 6 and "Time Slot 1" transmission data b 0 that correspond to, ..., b 6 is transmitted
  • the data is input to the data processing unit 11.
  • the length of transmission data of each system that is, the number of bits corresponds to the number of bits transmitted per TS. That is, when the number of bits transmitted per 1 TS is 2 bits, a total of 4 bits of transmission data of 2 bits per system is input to the transmission data processing unit 11.
  • the transmission data processing unit 11 performs transmission data length adjustment processing, which will be described later, on the input two systems of transmission data, and generates two systems of output data whose length is the first length.
  • the two systems of output data generated by the transmission data processing unit 11 become input data to the parity generation units 12A and 12B, respectively.
  • the first length is 7 bits.
  • the two 7-bit output data output from the transmission data processing unit 11 may include dummy data for adjusting the length to 7 bits.
  • FIG. 3 is a diagram of a configuration example of a parity generation unit 12A that is a first parity generation unit of the symbol mapping apparatus 1 according to the first embodiment.
  • the parity generation unit 12A includes bit extraction units 21A and 22A, and a lookup table circuit (LUT) 23A that generates parity data.
  • LUT lookup table circuit
  • the parity generation unit 12 A Based on the 7-bit data b 00 ,..., B 06 input from the transmission data processing unit 11, the parity generation unit 12 A performs transmission with 8-bit parity that is the second length in which parity data is added to the transmission data. Data B 00 ,..., B 07 are generated.
  • the bit extraction unit 21A which is the first bit extraction unit of the parity generation unit 12A, extracts the upper 5 bits of b 00 ,..., B 04 from the 7-bit data input from the transmission data processing unit 11, and B 00 ,..., B 04 are output to the shuffle unit 13. That is, the bit extraction unit 21A extracts the first bit number data smaller than the bit number of the output data from the output data of the transmission data processing unit 11, and outputs the data as a part of the transmission data with parity. 1 bit extraction unit.
  • the 5-bit data output from the bit extraction unit 21A is a part or all of the transmission data included in the output data of the transmission data processing unit 11.
  • the bit extraction unit 22A which is the second bit extraction unit of the parity generation unit 12A, extracts 6 bits from the 7-bit data input from the transmission data processing unit 11 and outputs the 6 bits to the LUT 23A. That is, the bit extraction unit 22A is a second bit extraction unit that extracts data having a second number of bits smaller than the number of bits of output data from the output data of the transmission data processing unit 11. It is assumed that which 6 bits included in the 7-bit data are extracted by the bit extraction unit 22A is determined in advance for each bit number of data transmitted in 1TS. Which 6 bits are extracted by the bit extraction unit 22A when the number of bits of data transmitted in 1 TS is described separately.
  • the LUT 23A of the parity generation unit 12A generates a maximum of 3 bits of parity data based on the 6 bits of data input from the bit extraction unit 22A.
  • the number of bits of parity data generated by the LUT 23A varies depending on the number of bits of transmission data per TS.
  • the LUT 23A generates 2-bit parity data when the transmission data per TS is 2 bits, and generates 1-bit parity data when the transmission data per TS is 3 bits.
  • the LUT 23A generates 3-bit parity data when the transmission data per TS is 5 bits, generates 2-bit parity data when the transmission data per TS is 6 bits, and the transmission data per 1 TS is 7 bits. Generates 1-bit parity data.
  • the remaining bits other than the parity data among the 3-bit data output from the LUT 23A are transmission data or dummy data.
  • the 3-bit data generated and output by the LUT 23A includes the remaining 3-bit parity other than the 5-bit parity-added transmission data output by the bit extraction unit 21A described above, out of the total transmission data with 8-bit parity generated by the parity generation unit 12A. Transmission data.
  • the parity data may be generated by any method. As an example, when generating 3 bits of parity data, the LUT 23A divides the input 6 bits into 3 sets each having 2 bits, and generates parity data by obtaining an exclusive OR for each set of 2 bits.
  • the LUT 23A calculates the exclusive OR of the first bit and the second bit from the upper 6 bits of the input, the exclusive OR of the third bit and the fourth bit from the upper, and the fifth bit and the sixth bit from the upper.
  • the exclusive OR is obtained and set as 3-bit parity data.
  • the LUT 23A outputs the generated 3-bit patty data as B 05 , B 06 , B 07 .
  • the operation of the LUT 23A when the LUT 23A generates 2-bit parity data and when the LUT 23A generates 1-bit parity data will be described separately. It is assumed that the LUT 23A is rewritable from the outside of the symbol mapping apparatus 1 in terms of its configuration, that is, the contents of processing to be executed.
  • FIG. 4 is a diagram illustrating a configuration example of a parity generation unit 12B that is a second parity generation unit of the symbol mapping apparatus 1 according to the first embodiment.
  • the parity generation unit 12B includes bit extraction units 21B and 22B and a lookup table circuit (LUT) 23B that generates parity data, and the 7-bit input from the transmission data processing unit 11 data b 10, ..., based on b 16, parity transmission data B 10 of 8bit the parity data added to transmission data, ..., to generate the B 17.
  • LUT lookup table circuit
  • the bit extraction unit 21B which is the first bit extraction unit of the parity generation unit 12B, extracts the upper 5 bits of b 10 ,..., B 14 from the 7-bit data input from the transmission data processing unit 11, and B 10 ,..., B 14 are output to the shuffle unit 13.
  • the bit extraction unit 22B which is the second bit extraction unit of the parity generation unit 12B, extracts 6 bits from 7 bits input from the transmission data processing unit 11 and outputs them to the LUT 23B.
  • the operation of the bit extraction unit 22B is the same as the operation of the bit extraction unit 22A described above.
  • the LUT 23B of the parity generator 12B generates a maximum of 3 bits of parity data based on the 6 bits of data input from the bit extractor 22B.
  • the number of bits of parity data generated by the LUT 23B varies depending on the number of bits of transmission data per TS.
  • the operation of the LUT 23B is the same as the operation of the LUT 23A described above. It is assumed that the LUT 23B is rewritable from the outside of the symbol mapping apparatus 1 in terms of its configuration, that is, the contents of processing to be executed.
  • the shuffle unit 13 of the symbol mapping device 1 is a modulation data extraction unit, and performs shuffle processing described later on the transmission data with parity output from the parity generation unit 12A and the transmission data with parity output from the parity generation unit 12B.
  • the modulation data to be input to the mapping unit 14A and the modulation data to be input to the mapping unit 14B are extracted.
  • the mapping unit 14A that is the first mapping unit and the mapping unit 14B that is the second mapping unit of the symbol mapping apparatus 1 respectively convert the effective bits included in the modulation data input from the shuffle unit 13 to effective
  • the signal is mapped to a modulation signal point corresponding to the number of bits.
  • Effective bits included in the modulation data are bits constituting transmission data or parity data.
  • the modulation data includes valid bits of 4 bits or 8 bits.
  • the mapping unit 14A maps the modulation data to the signal points of the first TS, and the mapping unit 14B maps the modulation data to the signal points of the second TS.
  • FIG. 5 is a diagram illustrating definitions of an input signal to the transmission data processing unit 11 and an output signal of the transmission data processing unit 11
  • FIG. 6 is a diagram illustrating an example of transmission data length adjustment processing executed by the transmission data processing unit 11. It is.
  • the transmission data processing unit 11 two systems of transmission data b 00IN, ..., b 06IN and b 10IN, ..., b 16IN is input.
  • b 00IN, ..., b 06IN is b 0 of TS0 (Time Slot 0) shown in FIG. 2, ..., corresponding to b 6, b 10IN, ..., b 16IN is shown in FIG. 2 TS1 (Time Slot This corresponds to b 0 ,..., B 6 in 1).
  • the transmission data processing unit 11 outputs two systems of post-replication data b 00OUT , ..., b 06OUT and b 10OUT , ..., b 16OUT obtained by executing the transmission data length adjustment process.
  • the transmission data processing unit 11 has three operation modes and operates in a mode corresponding to the number of bits of data transmitted in 1 TS.
  • the bit width of input / output per TS for the transmission data processing unit 11 is 7 bits.
  • the transmission data processing unit 11 stuffs the upper bits with data and sets the remaining bits as dummy data, for example, '0 Insert 'or insert arbitrary data.
  • FIG. 6 shows an example in which “0” is inserted as dummy data.
  • Mode 1 shown in FIG. 6 is an operation mode selected by the transmission data processing unit 11 when the data transmitted in 1 TS is 5 to 7 bits.
  • b 00OUT, ..., b 06OUT , b 10OUT, ..., b 16OUT is, b 00 shown in FIG. 3, ..., b 06, b 10, ..., respectively correspond to b 16.
  • Mode 2 shown in FIG. 6 is an operation mode selected by the transmission data processing unit 11 when data transmitted in 1 TS is 2 bits.
  • the transmission data processing unit 11 outputs b 00IN input as data to be transmitted in the first TS as b 00OUT and b 10OUT , and outputs b 01IN as b 01OUT and b 11OUT .
  • the transmission data processing unit 11 outputs b 10IN input as data to be transmitted in the second TS as b 02OUT and b 12OUT , and outputs b 11IN as b 03OUT and b 13OUT .
  • the transmission data processing unit 11 combines the input data to be transmitted by the first TS and the data to be transmitted by the second TS, and further 3 bits of dummy data to the combined 4 bits of data. Is output to the parity generator 12A and the parity generator 12B.
  • Mode 3 shown in FIG. 6 is an operation mode selected by the transmission data processing unit 11 when data transmitted in 1 TS is 3 bits.
  • the transmission data processing unit 11 outputs b 00IN input as data to be transmitted in the first TS as b 00OUT and b 10OUT , b 01IN as b 01OUT and b 11OUT , and b 02IN Are output as b 02OUT and b 12OUT .
  • transmission data processing unit 11, a b 10IN input as data to be transmitted by the second TS output as b 03OUT and b 13OUT, and outputs a b 11in as b 04OUT and b 14OUT, the b 12IN b 05OUT And b are output as 15OUT .
  • the transmission data processing unit 11 outputs “0” as b 06OUT and b 16OUT . That is, in the case of mode 3, the transmission data processing unit 11 combines the input data to be transmitted by the first TS and the data to be transmitted by the second TS, and further 1-bit dummy data to the combined 6-bit data. Is output to the parity generator 12A and the parity generator 12B.
  • the transmission data processing unit 11 is input when two systems of transmission data having the same length are input and the length of the input transmission data of each system is 7 bits which is the first length. Two sets of transmission data are set as two output data to the two parity generation units 12A and 12B. Further, when the length of the input transmission data of each system is shorter than the first length, the transmission data processing unit 11 adds dummy data to the input two systems of transmission data and adds the first data Two pieces of length data are generated and used as two output data to the two parity generation units 12A and 12B. When the transmission data processing unit 11 adds dummy data to the two input transmission data and generates two output data of the first length, the transmission data processing unit 11 combines the two transmission data, and the dummy data To adjust to the first length.
  • FIG. 7 is a diagram illustrating definitions of an input signal to the shuffle unit 13 and an output signal of the shuffle unit 13
  • FIG. 8 is a diagram illustrating an example of the shuffle process executed by the shuffle unit 13.
  • a total of 16 bits of transmission data with parity B 00IN ,..., B 07IN , B 10IN ,..., B 17IN are input to the shuffle unit 13 from the parity generation units 12A and 12B.
  • B 00IN, ..., B 07IN, B 10IN, ..., B 17IN is, B 00 shown in FIG. 3, ..., B 07, B 10, ..., respectively correspond to B 17.
  • the shuffle unit 13 has three operation modes and operates in a mode corresponding to the number of bits of data transmitted in 1 TS.
  • the bit width of input / output per TS for the shuffle unit 13 is 8 bits.
  • the shuffle unit 13 stuffs the upper bits with modulation data and sets the remaining bits as dummy data, for example, '0 Insert 'or insert arbitrary data.
  • FIG. 8 shows an example in which “0” is inserted as dummy data.
  • Mode 1 shown in FIG. 8 is an operation mode selected by the shuffler 13 when the data transmitted in 1 TS is 5 to 7 bits.
  • shuffle unit 13 input B 00IN, ..., B 07IN intact, modulation data B 00OUT, ..., and output as B 07OUT, input B 10IN, ..., B 17IN intact, Output as modulation data B10OUT ,..., B17OUT .
  • B 00OUT ,..., B 07OUT output from the shuffle unit 13 is mapped to signal points by the mapping unit 14A
  • B 10OUT ,..., B 17OUT are mapped to signal points by the mapping unit 14B.
  • B 00OUT ,..., B 07OUT correspond to B 0 ,..., B 7 of TS0 (Time Slot 0) shown in FIG. 2, respectively, and B 10OUT ,..., B 17OUT are TS1 shown in FIG. This corresponds to B 0 ,..., B 7 of (Time Slot 1).
  • Mode 2 shown in FIG. 8 is an operation mode that is selected by the shuffler 13 when data transmitted in 1 TS is 2 bits.
  • the shuffler 13 outputs the input B 00IN ,..., B 03IN as B 00OUT ,..., B 03OUT , and the input B 05IN , B 06IN , B 15IN , B 16IN to B 10OUT , ..., B13OUT , and '0' is output as B04OUT , ..., B07OUT , B14OUT , ..., B17OUT .
  • B 00OUT ,..., B 03OUT output from the shuffle unit 13 is mapped to signal points by the mapping unit 14A
  • B 10OUT ,..., B 13OUT are mapped to signal points by the mapping unit 14B.
  • Mode 3 shown in FIG. 8 is an operation mode selected by the shuffler 13 when the data transmitted in 1 TS is 3 bits.
  • the shuffle unit 13 outputs the input B 00IN ,..., B 03IN as B 00OUT ,..., B 03OUT and the input B 04IN , B 05IN , B 06IN , B 16IN to B 10OUT , ..., B13OUT , and '0' is output as B04OUT , ..., B07OUT , B14OUT , ..., B17OUT .
  • B 00OUT ,..., B 03OUT output from the shuffle unit 13 is mapped to signal points by the mapping unit 14A
  • B 10OUT ,..., B 13OUT are mapped to signal points by the mapping unit 14B.
  • the shuffle unit 13 extracts two pieces of modulation data that are data to be mapped from each of the two pieces of transmission data with parity generated by the two parity generation units 12A and 12B.
  • the transmission data processing unit 11 and the shuffle unit 13 of the symbol mapping apparatus 1 operate in a mode corresponding to the number of bits of transmission data per TS. Therefore, the operation of the symbol mapping apparatus 1 will be described separately for each number of bits of transmission data per TS. It is assumed that the LUTs 23A and 23B constituting the parity generation units 12A and 12B of the symbol mapping apparatus 1 are rewritten in advance according to the number of bits of transmission data per TS. In the following description, for convenience, one of the transmission data input in two systems is referred to as odd-numbered data and the other is referred to as even-numbered data.
  • the transmission data processing unit 11 When odd-numbered 2-bit data and even-numbered 2-bit data are input to the symbol mapping apparatus 1, the transmission data processing unit 11 operates by selecting the mode 2 shown in FIG. In this case, the transmission data processing unit 11 combines the input odd-numbered 2-bit data and even-numbered 2-bit data to generate 4-bit data. Then, the transmission data processing unit 11 outputs the generated 4-bit data as odd-numbered data and even-numbered data. That is, the transmission data processing unit 11 outputs the same data to the parity generation units 12A and 12B. Thereby, the parity data can be calculated from the transmission data for 2 TS in the parity generation units 12A and 12B.
  • the bit extraction unit 22A of the parity generation unit 12A extracts, for example, upper 6-bit data from the input data including a total of 4 bits of transmission data for odd and even 2TS, and outputs the extracted data to the LUT 23A.
  • the LUT 23A generates and outputs 2 bits of a total of 4 bits of parity data for 2 TS based on the input 6 bits of data.
  • the bit extraction unit 22B of the parity generation unit 12B extracts, for example, upper 6-bit data from input data including a total of 4 bits of transmission data for odd and even 2TS and outputs the extracted data to the LUT 23B. Based on the input 6-bit data, the LUT 23B generates and outputs 2 bits of 4 bits of parity data for 2 TSs.
  • the parity generation units 12A and 12B generate a total of 4 bits of parity data for 2TS.
  • the output of the LUT 23A and the LUT 23B is set not to depend on the 5th and 6th bits of the input data.
  • the LUT 23A and the LUT 23B are set so that the 5th and 6th bits of the input data are not used in the process of generating the 2-bit parity data.
  • the LUT 23A In the operation in which the parity generation units 12A and 12B generate a total of 4 bits of parity data for 2 TS, for example, the LUT 23A generates the upper 2 bits of the parity data, and the LUT 23A converts the generated 2 bits into the upper 2 bits of the 3-bit output. Output as. Further, the LUT 23B generates the lower 2 bits of the parity data, and the LUT 23B outputs the generated 2 bits as the upper 2 bits of the 3-bit output. The remaining 1 bit of the outputs of the LUTs 23A and 23B is dummy data.
  • transmission data is output from the upper 4 bits (B 00 ,..., B 03 and B 10 ,..., B 13 ) among the outputs of the parity generation units 12A and 12B, and the sixth bit of the output of the parity generation unit 12A.
  • the 7th bit (B 05 , B 06 ) and the 6th bit and the 7th bit (B 15 , B 16 ) of the output of the parity generation unit 12B are the parity data.
  • the shuffle unit 13 has the upper 4 bits (B 00 ,..., B 03 ), the 6th and 7th bits (B 05 , B 06 ) of the output of the parity generation unit 12A, and the 6th and 7th bits of the output of the parity generation unit 12B.
  • the eyes (B 15 , B 16 ) are rearranged according to mode 2 shown in FIG. 8 and output as modulation data.
  • the shuffler 13 operates by selecting the mode 2, and can generate 4 bits of modulation data per TS using the transmission data and the parity data output from the parity generators 12A and 12B.
  • the mapping units 14A and 14B map the modulation data input from the shuffle unit 13 to, for example, signal points of QPSK (Quadrature Phase Shift Keying) illustrated in FIG. 9 and output the coordinate values of the signal points.
  • the mapping unit 14A maps the upper 2 bits B 0 and B 1 to the X polarization of the first TS, and the lower 2 bits B 2 and B 3 to the Y polarization.
  • the mapping unit 14B maps the upper 2 bits B 0 and B 1 to the X polarization of the second TS, and maps the lower 2 bits B 2 and B 3 to the Y polarization.
  • the symbol mapping apparatus 1 When transmitting 2 bits of data in 1 TS, the symbol mapping apparatus 1 assigns a total of 4 bits of transmission data input to the transmission data processing unit 11 to the first TS, and generates the sum generated by the parity generation units 12A and 12B. 4-bit parity data is allocated to the second TS. How to allocate the transmission data of 4 bits and the parity data of 4 bits depends on the specifications of the shuffle unit 13, but the allocation method of each bit is not limited to the above allocation method.
  • the shuffle unit 13 may be configured such that 2-bit transmission data and 2-bit parity data are allocated to the first TS and the second TS, respectively.
  • the transmission data processing unit 11 When odd-numbered 3 bit data and even-numbered 3 bit data are input to the symbol mapping apparatus 1, the transmission data processing unit 11 operates by selecting the mode 3 shown in FIG. In this case, the transmission data processing unit 11 combines the input odd-numbered 3-bit data and even-numbered 3-bit data to generate 6-bit data. Then, the transmission data processing unit 11 outputs the generated 6-bit data as odd-numbered and even-numbered data. That is, the transmission data processing unit 11 outputs the same data to the parity generation units 12A and 12B. Thereby, the parity data can be calculated from the transmission data for 2 TS in the parity generation units 12A and 12B.
  • the bit extraction unit 22A of the parity generation unit 12A extracts the upper 6-bit data as 6-bit transmission data corresponding to the odd 1TS from the 7-bit input data and outputs it to the LUT 23A.
  • the LUT 23A generates and outputs 1 bit of 2-bit parity data for 2 TS from the input 6-bit data.
  • the bit extraction unit 22B of the parity generation unit 12B extracts upper 6-bit data that is 6-bit transmission data for even 1-TS from the 7-bit input data, and outputs the data to the LUT 23B.
  • the LUT 23B generates and outputs 1 bit of 2-bit parity data for 2 TS from the input 6-bit data.
  • the bit extraction unit 21A extracts the upper 5 bits of transmission data from the 7-bit input data, so the parity generation unit 12A outputs the sixth bit of the transmission data through the bit extraction unit 22A and the LUT 23A. There is a need.
  • the parity generation unit 12B since the bit extraction unit 21B extracts the upper 5 bits of transmission data from the 7-bit input data, the parity generation unit 12B outputs the sixth bit of the transmission data through the bit extraction unit 22B and the LUT 23B. There is a need to.
  • the LUT 23A outputs the 6 bits of the transmission data as the most significant bit out of the 3 bits output, generates the upper 1 bit of the parity data, and generates 2 bits out of the 3 bits output. Output as eyes.
  • the LUT 23B outputs the sixth bit of the transmission data as the most significant bit of the 3-bit output, generates the lower 1 bit of the parity data, and generates the second bit of the 3-bit output. Output as.
  • the third bit output of the LUT 23A and the third bit output of the LUT 23B are dummy data.
  • the upper 6bit (B 00, ..., B 05 and B 10, ..., B 15) is transmitted data is output from, 7bit th output of the parity generator 12A (B 06 ) and the 7th bit (B 16 ) of the output of the parity generation unit 12B are parity data.
  • the shuffle unit 13 arranges the upper 6 bits (B 00 ,..., B 05 ) of the output of the parity generation unit 12A and the seventh bit (B 16 ) of the output of the parity generation unit 12B according to mode 3 shown in FIG. It is output as modulation data.
  • the shuffler 13 can generate 4 bits of modulation data per TS by using the transmission data and the parity data output from the parity generators 12A and 12B by operating by selecting the mode 3.
  • the mapping units 14A and 14B map the modulation data input from the shuffle unit 13 to, for example, QPSK signal points shown in FIG. 9, and output the coordinate values of the signal points.
  • the symbol mapping apparatus 1 When transmitting 3 bits of data in 1 TS, the symbol mapping apparatus 1 assigns 4 bits of the total 6 bits of transmission data input to the transmission data processing unit 11 to the first TS, and the remaining 2 bits of the transmission data. And a total of 2 bits of parity data generated by the parity generators 12A and 12B are allocated to the second TS.
  • the allocation method of each bit is not limited to the above allocation method.
  • the shuffle unit 13 may be configured so that transmission data of 3 bits and parity data of 1 bit are allocated to each of the first TS and the second TS.
  • the transmission data processing unit 11 When odd-numbered 5-bit data and even-numbered 5-bit data are input to the symbol mapping apparatus 1, the transmission data processing unit 11 operates by selecting the mode 1 shown in FIG. In this case, the transmission data processing unit 11 outputs the input odd-numbered 5-bit data and even-numbered 5-bit data as it is. At this time, the transmission data processing unit 11 outputs dummy data as odd-numbered and even-numbered 6th and 7th bit data. For example, the transmission data processing unit 11 outputs “0” as dummy data.
  • the bit extraction unit 22A of the parity generation unit 12A extracts, for example, upper 6-bit data from the 7-bit input data and outputs it to the LUT 23A.
  • the LUT 23A outputs 3 bits of parity data for 1 TS from the input 6 bits of data.
  • the bit extraction unit 22B of the parity generation unit 12B extracts, for example, upper 6-bit data from the 7-bit input data and outputs it to the LUT 23B.
  • the LUT 23B outputs 3 bits of parity data for 1 TS from the input 6 bits of data.
  • the output of the LUT 23A and the LUT 23B is set not to depend on the sixth bit of the input data. That is, the LUT 23A and the LUT 23B are set so that the sixth bit of the input data is not used in the process of generating 3-bit parity data.
  • Mode shuffle unit 13 the output of the parity generator 12A 8bit (B 00, ..., B 07) and, 8bit (B 10, ..., B 17) of the output of the parity generator 12B and, as shown in FIG. 8 1 is output as it is.
  • the mapping units 14A and 14B map the modulation data input from the shuffle unit 13 to, for example, 16QAM signal points shown in FIG. 10 or 2A8PSK signal points shown in FIG. Output.
  • the mapping unit 14A maps the upper 4 bits B 0 ,..., B 3 to the X polarization of the first TS and the lower 4 bits B to the Y polarization. 4 ,..., B 7 are mapped.
  • Mapping unit 14B is, B 0 is the upper 4bit the X polarized wave in the second TS, ..., the B 3 mapping, B 4 is lower 4bit the Y polarization, ..., maps the B 7.
  • the transmission data processing unit 11 When odd-numbered 6-bit data and even-numbered 6-bit data are input to the symbol mapping apparatus 1, the transmission data processing unit 11 operates by selecting the mode 1 shown in FIG. In this case, the transmission data processing unit 11 outputs the input odd-numbered 6-bit data and even-numbered 6-bit data as it is. At this time, the transmission data processing unit 11 outputs dummy data as odd-numbered and even-numbered 7-bit data. For example, the transmission data processing unit 11 outputs “0” as dummy data.
  • the bit extraction unit 22A of the parity generation unit 12A extracts the upper 6-bit data that is the transmission data in the odd-numbered 1TS from the 7-bit input data and outputs it to the LUT 23A.
  • the LUT 23A generates and outputs 2-bit parity data for 1 TS from the input 6-bit data.
  • the bit extraction unit 22B of the parity generation unit 12B extracts the upper 6-bit data that is the transmission data in the even-numbered 1TS from the 7-bit input data and outputs it to the LUT 23B.
  • the LUT 23B generates and outputs 2-bit parity data for 1 TS from the input 6-bit data.
  • the bit extraction unit 21A extracts the upper 5 bits of transmission data from the 7-bit input data, so the parity generation unit 12A outputs the sixth bit of the transmission data through the bit extraction unit 22A and the LUT 23A. There is a need.
  • the parity generation unit 12B since the bit extraction unit 21B extracts the upper 5 bits of transmission data from the 7-bit input data, the parity generation unit 12B outputs the sixth bit of the transmission data through the bit extraction unit 22B and the LUT 23B. There is a need to.
  • the LUT 23A outputs the 6-bit of the transmission data as the most significant bit of the 3-bit output, and outputs the parity data using the remaining 2 bits of the 3-bit output. Similarly, in the parity generation unit 12B, the LUT 23B outputs the 6 bits of the transmission data as the most significant bit of the 3-bit output, and outputs the parity data using the remaining 2 bits of the 3-bit output.
  • Mode shuffle unit 13 the output of the parity generator 12A 8bit (B 00, ..., B 07) and, 8bit (B 10, ..., B 17) of the output of the parity generator 12B and, as shown in FIG. 8 1 is output as it is.
  • mapping units 14A and 14B map the modulation data input from the shuffle unit 13 to, for example, 16QAM signal points shown in FIG. 10 or 2A8PSK signal points shown in FIG. Output.
  • the transmission data processing unit 11 When the odd-numbered 7-bit data and the even-numbered 7-bit data are input to the symbol mapping device 1, the transmission data processing unit 11 operates by selecting the mode 1 shown in FIG. In this case, the transmission data processing unit 11 outputs the input odd-numbered 7-bit data and even-numbered 7-bit data as they are.
  • the bit extraction unit 22A of the parity generation unit 12A extracts, for example, lower 6-bit data from the 7-bit input data and outputs it to the LUT 23A.
  • the LUT 23A outputs 1-bit parity data for 1 TS from the input 6-bit data.
  • the bit extraction unit 22B of the parity generation unit 12B extracts, for example, lower 6-bit data from the 7-bit input data and outputs it to the LUT 23B.
  • the LUT 23B outputs 1-bit parity data for 1 TS from the input 6-bit data.
  • the bit extraction unit 21A extracts the upper 5 bits of transmission data from the 7-bit input data. Therefore, the parity generation unit 12A passes through the bit extraction unit 22A and the LUT 23A and transmits the 6th and 7th bits of the transmission data. Must be output.
  • the bit extraction unit 21B extracts the upper 5 bits of transmission data from the 7-bit input data, so the parity generation unit 12B passes through the bit extraction unit 22B and the LUT 23B and transmits the 6th and 7th bits of the transmission data. Need to output eyes.
  • the LUT 23A outputs the 6th and 7th bits of the transmission data using the upper 2 bits of the 3bit output and uses the remaining 1bit of the 3bit output. Output parity data.
  • the LUT 23B outputs the 6th bit and the 7th bit of the transmission data using the upper 2 bits of the 3bit output, and uses the remaining 1bit of the 3bit output. Outputs parity data.
  • Mode shuffle unit 13 the output of the parity generator 12A 8bit (B 00, ..., B 07) and, 8bit (B 10, ..., B 17) of the output of the parity generator 12B and, as shown in FIG. 8 1 is output as it is.
  • mapping units 14A and 14B map the modulation data input from the shuffle unit 13 to, for example, 16QAM signal points shown in FIG. 10 or 2A8PSK signal points shown in FIG. Output.
  • the symbol mapping apparatus 1 includes the parity generation units 12A and 12B, and the parity generation units 12A and 12B use the 6-bit input 3-bit output LUT and transmit data per TS. Parity data having a size corresponding to the number of bits is generated. Further, the symbol mapping apparatus 1 adjusts the number of bits of transmission data input to the parity generation units 12A and 12B so that the parity generation units 12A and 12B can use a 6-bit input 3-bit output LUT. 11 is provided. As a result, a symbol mapping apparatus with variable parity generation rules can be realized, and the LUT can be reduced.
  • the symbol mapping apparatus 1 according to the present embodiment is realized by, for example, an ASIC, the LUT is a main circuit. Therefore, the circuit scale of the ASIC can be reduced by reducing the LUT. According to the present embodiment, it is possible to suppress an increase in the circuit scale of a symbol mapping apparatus that can realize a plurality of multidimensional modulations having different frequency utilization efficiencies.
  • FIG. FIG. 12 is a diagram of a configuration example of the symbol mapping apparatus according to the second embodiment.
  • the parity generation units 12A and 12B of the symbol mapping apparatus 1 described in the first embodiment are replaced with the parity generation units 32A and 32B, and the shuffle unit 13 is replaced with the shuffle unit 33.
  • the parity generation units 32A and 32B constitute a parity addition unit 32.
  • the parity generation units 32A and 32B and the shuffle unit 33 which are different from the configuration of the first embodiment, will be described, and description of other components will be omitted.
  • FIG. 13 is a diagram illustrating a configuration example of a parity generation unit 32A that is a first parity generation unit of the symbol mapping apparatus 1a according to the second embodiment.
  • the parity generation unit 32A according to the second embodiment includes bit extraction units 21A and 22A and an LUT 43A.
  • the parity generation unit 32A is different from the parity generation unit 12A described in the first embodiment in the LUT 43A, and the other components are the same.
  • FIG. 14 is a diagram of a configuration example of a parity generation unit 32B which is a second parity generation unit of the symbol mapping apparatus 1a according to the second embodiment.
  • the parity generation unit 32B according to the second embodiment includes bit extraction units 21B and 22B and an LUT 43B.
  • the parity generation unit 32B is different from the parity generation unit 12B described in the first embodiment in the LUT 43B, and the other components are the same.
  • the LUTs 23A and 23B described in the first embodiment are configured to output 3 bits with respect to the 6-bit input, but the LUTs 43A and 43B according to the present embodiment are configured to output 2 bits with respect to the 6-bit input. Is different. Accordingly, the parity generation units 32A and 32B output 7-bit transmission data with parity. Specifically, the parity generation units 32A and 32B generate and output the upper 7 bits obtained by deleting the least significant bit from the 8-bit data output by the parity generation units 12A and 12B described in the first embodiment. The operation in which the parity generation units 32A and 32B generate 7-bit output data is the same as the operation in which the parity generation units 12A and 12B generate the upper 7 bits of the output data. It is assumed that the LUTs 43A and 43B are rewritable from the outside of the symbol mapping apparatus 1a, that is, the contents of processing to be executed.
  • the shuffle unit 33 generates a total of 16 bits of modulation data based on the total 14 bits of parity-added transmission data input from the LUTs 43A and 43B.
  • FIG. 15 is a diagram illustrating definitions of an input signal to the shuffle unit 33 and an output signal of the shuffle unit 33
  • FIG. 16 is a diagram illustrating an example of shuffle processing executed by the shuffle unit 33.
  • mode 1 is an operation mode selected by the shuffler 33 when data transmitted in 1 TS is 5 to 7 bits
  • mode 2 is a shuffle unit 33 when data transmitted in 1 TS is 2 bits
  • Mode 3 is an operation mode selected by the shuffler 33 when the data transmitted in 1 TS is 3 bits.
  • Transmission data B 00IN ,..., B 06IN , B 10IN ,..., B 16IN with parity are input to the shuffle unit 33 from the parity generation units 32A and 32B.
  • B 00IN, ..., B 06IN is, B 00 shown in FIG. 13, ..., corresponding to B 06, B 10IN, ..., B 16IN is, B 10 shown in FIG. 14, ..., corresponding to B 16 Yes.
  • the data output by the shuffle unit 33 in the mode 2 and the mode 3 is the same as the data output when the shuffle unit 13 described in the first embodiment is in the mode 2 and the mode 3.
  • “ ⁇ ” represents logical inversion.
  • B 07OUT is, B 0 of TS0 shown in FIG. 12 (Time Slot 0), ... , corresponding respectively to the B 7, B shown in FIG. 15 10OUT, ..., B 17OUT corresponds to B 0 ,..., B 7 of TS1 (Time Slot 1) shown in FIG.
  • the shuffle unit 33 has three operation modes and operates in a mode corresponding to the number of bits of data transmitted in one TS. Also, the input bit width per TS for the shuffle unit 33 is 7 bits, and the output bit width is 8 bits. When the number of bits of data to be transmitted in 1 TS is less than 8 bits, the shuffle unit 33 packs modulation data in the upper bits and inserts, for example, “0” or dummy data as dummy data in the remaining bits. To do.
  • the operation of the symbol mapping apparatus 1a when transmitting 2 bits or 3 bits of data per 1 TS is compared with the operation when the symbol mapping apparatus 1 described in Embodiment 1 transmits 2 or 3 bits of data per 1 TS.
  • the other operations are the same except that the least significant 1-bit dummy data of data input from the parity generation units 32A and 32B to the shuffle unit 33 is eliminated. That is, when 2-bit or 3-bit data is transmitted per TS, the LUTs 23A and 23B of the parity generation units 12A and 12B described in Embodiment 1 output dummy data as the third bit of the 3-bit output.
  • the LUTs 43A and 43B of the parity generators 32A and 32B are configured not to output the third bit of dummy data.
  • the LUTs 43A and 43B output 2 bit parity data from the input 6 bit data.
  • the sixth bit of the data input to the LUTs 43A and 43B is dummy data, the output of the LUT 43A and the LUT 43B is set not to depend on the sixth bit of the input data.
  • the shuffle unit 33 When transmitting 5 bit data per 1 TS, 3 bit parity data is required per 1 TS, but only 2 bit parity data is output from the parity generation units 32A and 32B. Therefore, the shuffle unit 33 outputs parity data generated by logically inverting the 7th bit of the input data as the 8th bit of the modulation data, as shown in FIGS.
  • the LUTs 43A and 43B output 1-bit parity data from the input 6-bit data. That is, the LUTs 43A and 43B output the sixth bit of the transmission data at the first bit of the 2-bit output, and output the parity data at the second bit of the 2-bit output.
  • the shuffle unit 33 When transmitting 6-bit data per 1 TS, 2-bit parity data is required per 1 TS, but only 1-bit parity data is output from the parity generation units 32A and 32B. Therefore, the shuffle unit 33 outputs parity data generated by logically inverting the 7th bit of the input data as the 8th bit of the modulation data, as shown in FIGS.
  • the LUTs 43A and 43B output the 6-bit transmission data at the 1-bit of 2-bit output, and the 7-bit transmission data at the 2-bit 2-bit output. Output eyes.
  • the shuffle unit 33 When transmitting 7-bit data per 1 TS, 1-bit parity data is required per 1 TS, but no parity data is output from the parity generation units 32A and 32B. Therefore, the shuffle unit 33 outputs parity data generated by logically inverting the 7th bit of the input data as the 8th bit of the modulation data, as shown in FIGS.
  • the symbol mapping apparatus 1a includes the parity generation units 32A and 32B, and the parity generation units 32A and 32B use the 6-bit input 2-bit output LUT to transmit data per TS.
  • a maximum of 2 bits of parity data is generated according to the number of bits.
  • the shuffle unit 33 When the necessary parity data cannot be generated by the parity generation units 32A and 32B, the shuffle unit 33 generates parity data and adds it to the transmission data. Thereby, the circuit scale of the LUT can be further reduced as compared with the first embodiment.
  • the transmission data processing unit, the parity generation unit, the shuffle unit, and the mapping unit constituting the symbol mapping device 1 or 1a are realized by a processing circuit. That is, the symbol mapping devices 1 and 1a include a processing circuit for converting transmission data into signal point coordinates.
  • the processing circuit may be dedicated hardware or a control circuit including a processor and a memory.
  • FIG. 17 is a diagram illustrating a hardware configuration example when each unit of the symbol mapping devices 1 and 1a is realized by dedicated hardware.
  • the processing circuit 101 that is dedicated hardware is, for example, a single circuit or a composite circuit. , Programmed processor, parallel programmed processor, ASIC, FPGA (Field Programmable Gate Array), or a combination thereof.
  • Each of the transmission data processing unit, the parity generation unit, the shuffle unit, and the mapping unit may be realized by combining a plurality of processing circuits, or the function of each unit may be realized by a single processing circuit.
  • FIG. 18 is a diagram illustrating a hardware configuration example when each unit of the symbol mapping devices 1 and 1a is realized by a control circuit.
  • the control circuit includes a processor 201 and a memory 202.
  • the processor 201 is a CPU (Central Processing Unit, a central processing unit, a processing unit, an arithmetic unit, a microprocessor, a microcomputer, a DSP), a system LSI (Large Scale Integration), or the like.
  • the memory 202 is nonvolatile or volatile, such as RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable Read Only Memory), EEPROM (Electrically Erasable Programmable Read-Only Memory), etc.
  • RAM Random Access Memory
  • ROM Read Only Memory
  • flash memory EPROM (Erasable Programmable Read Only Memory)
  • EEPROM Electrically Erasable Programmable Read-Only Memory
  • a semiconductor memory is generally used, but may be a magnetic disk, a flexible disk, an optical disk, a compact disk, a mini disk, a DVD, or the like.
  • the transmission data processing unit, the parity generation unit, the shuffle unit, and the mapping unit of the symbol mapping device 1 or 1a are realized by a control circuit
  • the functions of these units are realized by software, firmware, or a combination of software and firmware.
  • the Software and firmware are described as programs and stored in the memory 202.
  • the processor 201 reads out and executes the program stored in the memory 202, thereby realizing the functions of the respective units of the symbol mapping devices 1 and 1a. That is, when executed by the control circuit, the symbol mapping devices 1 and 1a signal the step of adjusting the transmission data length, the step of generating parity data, the step of rearranging the bits of the modulation data, and the modulation data.
  • a memory 202 is provided for storing a program that results in the step of assigning to point coordinates being executed. It can also be said that this program causes the computer to execute the procedures and methods of the transmission data processing unit, the parity generation unit, the shuffle unit, and the mapping unit.
  • the transmission data processing unit, the parity generation unit, the shuffle unit, and the mapping unit may be partially realized by dedicated hardware and partially realized by software or firmware.
  • the function of the parity generation unit is realized by a processing circuit as dedicated hardware, and the transmission data processing unit, the shuffle unit, and the mapping unit are read and executed by the processor reading and executing a program stored in the memory. You may make it implement
  • the parity generation unit is realized by dedicated hardware, the circuit scale can be reduced as described in each embodiment. Further, when the parity generation unit is realized by software or firmware, the processing load can be reduced.
  • the processing circuit can realize each function of the symbol mapping apparatuses 1 and 1a by hardware, software, firmware, or a combination thereof.
  • the configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.
  • 1, 1a symbol mapping device 11 transmission data processing unit, 12, 32 parity addition unit, 12A, 12B, 32A, 32B parity generation unit, 13, 33 shuffle unit, 14 mapping processing unit, 14A, 14B mapping unit, 21A, 21B, 22A, 22B Bit extraction unit, 23A, 23B, 43A, 43B Look-up table (LUT).

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Abstract

シンボルマッピング装置（１）は、長さが同じ２つの送信データを受け取り、長さが第１の長さの場合はそのまま２つの出力データとし、長さが第１の長さよりも短い場合には、２つの送信データにダミーデータを付加して第１の長さの２つの出力データを生成する送信データ処理部（１１）と、２つの出力データに基づいて、送信データにパリティデータが付加された第２の長さの２つのパリティ付き送信データを生成するパリティ付加部（１２）と、パリティ付加部（１２）で生成された２つのパリティ付き送信データのそれぞれからマッピング対象のデータである２つの変調用データを抽出するシャッフル部（１３）と、２つの変調用データを２つのタイムスロットの信号点にマッピングするマッピング処理部（１４）と、を備える。

Description

シンボルマッピング装置
　本発明は、光通信システムに適用可能なシンボルマッピング装置に関する。
　光通信システムにおいてシステム条件に応じた最適な変調方式を実現するために、従来の偏波多重ＱＡＭ（Quadrature　Amplitude　Modulation）に加えて、より細かい粒度で周波数利用効率を選択できる多次元変調が提案されている。従来の偏波多重ＱＡＭでは、送信データを各偏波の２次元空間の信号点に独立にマッピングする。これに対して、多次元変調では、２偏波および複数のタイムスロット（ＴＳ：Time　Slot）から構成される４次元以上の空間の信号点に送信データをマッピングする。そのため、多次元変調では、信号点間のユークリッド距離を広げられ、雑音耐力を向上させることができる。さらに、多次元変調では、ＴＳごとの信号のパワー変動を抑えたり偏波状態のランダム性を高めたりすることで、非線形耐力も向上させることができる（非特許文献１参照）。なお、ｎ個のＴＳに跨るマッピングでは４ｎ次元空間の信号点にマッピングを行うことになる。
　多次元変調におけるシンボルマッピングでは、一般的に、送信データにパリティデータを付加し、これを並び替えて変調用データとし、ＱＡＭの信号点または２値振幅８値位相変調（２Ａ８ＰＳＫ：2-ary　Amplitude　8-ary　Phase　Shift　Keying）の信号点にマッピングを行う。また、送信データから変調用データへの変換は、ルックアップテーブル（ＬＵＴ：Look　Up　Table）等の回路を用いて行うか、特定の多次元変調方式のみに対応した専用のシンボルマッピング回路を用いて行ってきた（特許文献１参照）。
欧州特許出願公開第２５０６４５８号明細書
K.Kojima,　et　al.,　"Constant　Modulus　4D　Optimized　Constellation　Alternative　for　DP-8QAM",　Proc.ECOC,P.3.25(2014).
　ＬＵＴを用いて送信データを変調用データに変換する回路構成の場合、ＬＵＴを書き換え可能とすることにより、周波数利用効率がそれぞれ異なる複数の多次元変調を１つのＡＳＩＣ（Application　Specific　Integrated　Circuit）で実現できる。しかしながら、ＬＵＴを書き換え可能な構成とした場合には回路規模が大きくなるという問題がある。
　例えば、ＬＵＴを用いて送信データを変調用データに変換する回路が２ｂｉｔ、３ｂｉｔ、５ｂｉｔ、６ｂｉｔおよび７ｂｉｔの送信データの中から任意の送信データを多次元変調可能とする場合について考える。この場合、ＬＵＴの入出力が２つのＴＳに跨るケースと跨らないケースとがある。ＬＵＴの入出力が２つのＴＳに跨るケースとは、ＬＵＴに２ＴＳ分の送信データが一緒に入力され、パリティデータを付加した２ＴＳ分の送信データを出力するケースであり、送信データの長さが２ｂｉｔまたは３ｂｉｔの場合が該当する。ＬＵＴの入出力が２つのＴＳに跨らないケースとは、ＬＵＴに１ＴＳ分の送信データが入力され、パリティデータを付加した１ＴＳ分の送信データを出力するケースであり、送信データの長さが５ｂｉｔ以上の場合が該当する。ＬＵＴの入出力が２つのＴＳに跨るケースと跨らないケースとがあるため、それぞれのケースに対応するために２種類のＬＵＴが必要となる。具体的には、入出力が２つのＴＳに跨る場合には、２ＴＳにつき６ｂｉｔ入力８ｂｉｔ出力のＬＵＴが１つ必要となり、入出力が２ＴＳに跨らない場合には、２ＴＳのそれぞれに７ｂｉｔ入力８ｂｉｔ出力のＬＵＴが１つずつ必要となる。すなわち、合計３つのＬＵＴが必要となり回路規模が大きくなる。
　なお、各ＬＵＴへ入力される送信データのビット幅が各ＬＵＴの入力ビット幅よりも小さい場合、各ＬＵＴには送信データとともにダミーデータが入力される。例えば、２ＴＳにつき６ｂｉｔ入力８ｂｉｔ出力のＬＵＴに対して２ｂｉｔの送信データが入力される場合、２ＴＳ分の合計４ｂｉｔの送信データと２ｂｉｔのダミーデータとがＬＵＴに入力され、ＬＵＴは、４ｂｉｔの送信データに基づいて４ｂｉｔのパリティデータを生成する。
　本発明は、上記に鑑みてなされたものであって、周波数利用効率が異なる複数の多次元変調を実現するとともに回路の規模を抑制可能なシンボルマッピング装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明にかかるシンボルマッピング装置は、長さが同じ２つの送信データを受け取り、長さが第１の長さの場合はそのまま２つの出力データとし、長さが第１の長さよりも短い場合には、２つの送信データにダミーデータを付加して第１の長さの２つの出力データを生成する送信データ処理部と、２つの出力データに基づいて、送信データにパリティデータが付加された第２の長さの２つのパリティ付き送信データを生成するパリティ付加部と、を備える。また、シンボルマッピング装置は、パリティ付加部で生成された２つのパリティ付き送信データのそれぞれからマッピング対象のデータである２つの変調用データを抽出する変調用データ抽出部と、２つの変調用データを２つのタイムスロットの信号点にマッピングするマッピング処理部と、を備える。
　本発明によれば、周波数利用効率が異なる複数の多次元変調を実現するとともに回路の規模を抑制可能なシンボルマッピング装置を得ることができる、という効果を奏する。
周波数利用効率が異なる複数の多次元変調をルックアップテーブルにて実現する場合の仕様の例を示す図 実施の形態１にかかるシンボルマッピング装置の構成例を示す図 実施の形態１にかかる第１のパリティ生成部の構成例を示す図 実施の形態１にかかる第２のパリティ生成部の構成例を示す図 実施の形態１にかかる送信データ処理部への入力信号および出力信号の定義を示す図 実施の形態１にかかる送信データ処理部が実行する送信データ長調整処理の一例を示す図 実施の形態１にかかるシャッフル部への入力信号および出力信号の定義を示す図 実施の形態１にかかるシャッフル部が実行するシャッフル処理の一例を示す図 実施の形態１にかかるマッピング部が処理する４ｂｉｔの変調用データと信号点の関係の例を示す図 実施の形態１にかかるマッピング部が処理する８ｂｉｔの変調用データと信号点の関係の例を示す図 実施の形態１にかかるマッピング部が処理する８ｂｉｔの変調用データと信号点の関係の他の例を示す図 実施の形態２にかかるシンボルマッピング装置の構成例を示す図 実施の形態２にかかる第１のパリティ生成部の構成例を示す図 実施の形態２にかかる第２のパリティ生成部の構成例を示す図 実施の形態２にかかるシャッフル部への入力信号および出力信号の定義を示す図 実施の形態２にかかるシャッフル部が実行するシャッフル処理の一例を示す図 実施の形態１，２にかかるシンボルマッピング装置の各部を専用のハードウェアで実現する場合のハードウェアの構成例を示す図 実施の形態１，２にかかるシンボルマッピング装置の各部を制御回路で実現する場合のハードウェアの構成例を示す図
　以下に、本発明の実施の形態にかかるシンボルマッピング装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
　後述する各実施の形態では、シンボルマッピング装置が、１タイムスロット（以下、ＴＳ）あたりに２ｂｉｔ、３ｂｉｔ、５ｂｉｔ、６ｂｉｔおよび７ｂｉｔの送信データの中の任意の送信データを送信可能に構成される場合の例について説明する。
　図１は、周波数利用効率すなわち１ＴＳあたりの送信データのビット数が異なる複数の多次元変調を、ルックアップテーブル（以下、ＬＵＴ）にて実現する場合のＬＵＴの仕様の例を示す図である。「１タイムスロットの送信データのビット数」は、１ＴＳあたりの送信データのビット数を表す。「ＬＵＴ入力ビット数」は、１つのＬＵＴに入力される送信データのビット数を表す。例えば、「１タイムスロットの送信データのビット数」が２ｂｉｔの場合、１つのＬＵＴには２ＴＳ分の４ｂｉｔの送信データが入力される。「１タイムスロットの送信データのビット数」が５ｂｉｔの場合、１つのＬＵＴには１ＴＳ分の５ｂｉｔの送信データが入力される。
　図１に示した例の場合、１ＴＳあたりに２ｂｉｔまたは３ｂｉｔのデータを送信する多次元変調では、時間軸上で連続している２つのＴＳに、すなわち８次元空間に変調用データをマッピングし、１ＴＳあたりに５ｂｉｔ、６ｂｉｔまたは７ｂｉｔのデータを送信する多次元変調では、１ＴＳに、すなわち４次元空間に変調用データをマッピングする。
　１ＴＳあたりに２ｂｉｔまたは３ｂｉｔのデータを送信する多次元変調では、１ＴＳあたり４ｂｉｔのデータをマッピング可能な偏波多重４値位相変調の信号点に対して変調用データをマッピングする。したがって、１ＴＳあたりに２ｂｉｔのデータを送信する場合には、１ＴＳあたりに２ｂｉｔのパリティデータが必要となり、１ＴＳあたりに３ｂｉｔのデータを送信する場合には、１ＴＳあたりに１ｂｉｔのパリティデータが必要となる。
　また、１ＴＳあたりに５ｂｉｔ、６ｂｉｔまたは７ｂｉｔのデータを送信する多次元変調では、１ＴＳあたり８ｂｉｔのデータをマッピング可能な２Ａ８ＰＳＫの信号点に対して変調用データをマッピングすることとする。したがって、１ＴＳあたりに５ｂｉｔのデータを送信する場合には、１ＴＳあたりに３ｂｉｔのパリティデータが必要となり、１ＴＳあたりに６ｂｉｔのデータを送信する場合には、１ＴＳあたりに２ｂｉｔのパリティデータが必要となり、１ＴＳあたりに７ｂｉｔのデータを送信する場合には、１ＴＳあたりに１ｂｉｔのパリティデータが必要となる。
実施の形態１．
　図２は、本発明の実施の形態１にかかるシンボルマッピング装置の構成例を示す図である。実施の形態１にかかるシンボルマッピング装置１は、送信データ処理部１１、パリティ生成部１２Ａ，１２Ｂ、シャッフル部１３およびマッピング部１４Ａ，１４Ｂを備える。パリティ生成部１２Ａおよび１２Ｂはパリティ付加部１２を構成し、マッピング部１４Ａおよび１４Ｂはマッピング処理部１４を構成する。なお、以下の説明では、時間軸上で連続している２つのＴＳを区別する場合、第１のＴＳおよび第２のＴＳと称する。
　図２に示したシンボルマッピング装置１は、第１のＴＳである「Ｔｉｍｅ　Ｓｌｏｔ　０」および第２のＴＳである「Ｔｉｍｅ　Ｓｌｏｔ　１」で送信するデータに対してパリティデータを付加し、各ＴＳで送信するデータのビット数に対応する変調方式の信号点にマッピングする。
　シンボルマッピング装置１の送信データ処理部１１には、第１のＴＳおよび第２のＴＳを使用して送信する２つのすなわち２系統の送信データが入力される。具体的には、図２に示したように、「Ｔｉｍｅ　Ｓｌｏｔ　０」に対応する送信データｂ0，…，ｂ6および「Ｔｉｍｅ　Ｓｌｏｔ　１」に対応する送信データｂ0，…，ｂ6が送信データ処理部１１に入力される。なお、各系統の送信データの長さすなわちｂｉｔ数は、１ＴＳあたりで送信するｂｉｔ数に対応する。すなわち、１ＴＳあたりで送信するｂｉｔ数が２ｂｉｔの場合、１系統あたり２ｂｉｔの合計４ｂｉｔの送信データが送信データ処理部１１に入力される。
　送信データ処理部１１は、入力された２系統の送信データに対して後述する送信データ長調整処理を実行し、長さが第１の長さである２系統の出力データを生成する。送信データ処理部１１が生成した２系統の出力データは、それぞれ、パリティ生成部１２Ａおよび１２Ｂへの入力データとなる。第１の長さは７ｂｉｔ長とする。詳細については後述するが、送信データ処理部１１が出力する２系統の７ｉｔの出力データには、長さを７ｂｉｔに調整するためのダミーデータが含まれる場合がある。
　図３は、実施の形態１にかかるシンボルマッピング装置１の第１のパリティ生成部であるパリティ生成部１２Ａの構成例を示す図である。図３に示したように、パリティ生成部１２Ａは、ビット抽出部２１Ａおよび２２Ａと、パリティデータを生成するルックアップテーブル回路（ＬＵＴ）２３Ａとを備える。パリティ生成部１２Ａは、送信データ処理部１１から入力された７ｂｉｔのデータｂ00,…，ｂ06に基づいて、送信データにパリティデータが付加された第２の長さである８ｂｉｔのパリティ付き送信データＢ00，…，Ｂ07を生成する。
　パリティ生成部１２Ａの第１のビット抽出部であるビット抽出部２１Ａは、送信データ処理部１１から入力された７ｂｉｔのデータのうち、上位５ｂｉｔのｂ00，…，ｂ04を抽出し、Ｂ00，…，Ｂ04としてシャッフル部１３に出力する。すなわち、ビット抽出部２１Ａは、送信データ処理部１１の出力データから、出力データのビット数よりも少ない第１のビット数のデータを抽出してパリティ付き送信データの一部のデータとして出力する第１のビット抽出部である。ビット抽出部２１Ａが出力する５ｂｉｔのデータは、送信データ処理部１１の出力データに含まれている送信データの一部または全てである。
　パリティ生成部１２Ａの第２のビット抽出部であるビット抽出部２２Ａは、送信データ処理部１１から入力された７ｂｉｔのデータから６ｂｉｔを抽出してＬＵＴ２３Ａに出力する。すなわち、ビット抽出部２２Ａは、送信データ処理部１１の出力データから、出力データのビット数よりも少ない第２のビット数のデータを抽出する第２のビット抽出部である。７ｂｉｔのデータに含まれているどの６ｂｉｔをビット抽出部２２Ａが抽出するかについては、１ＴＳで送信するデータのビット数ごとに予め決められているものとする。１ＴＳで送信するデータのビット数がどの場合にどの６ｂｉｔをビット抽出部２２Ａが抽出するのかについては別途説明する。
　パリティ生成部１２ＡのＬＵＴ２３Ａは、ビット抽出部２２Ａから入力された６ｂｉｔのデータに基づいて、最大３ｂｉｔのパリティデータを生成する。ＬＵＴ２３Ａが生成するパリティデータのビット数は、１ＴＳあたりの送信データのビット数ごとに異なる。詳細については別途説明するが、ＬＵＴ２３Ａは、１ＴＳあたりの送信データが２ｂｉｔの場合は２ｂｉｔのパリティデータを生成し、１ＴＳあたりの送信データが３ｂｉｔの場合は１ｂｉｔのパリティデータを生成する。また、ＬＵＴ２３Ａは、１ＴＳあたりの送信データが５ｂｉｔの場合は３ｂｉｔのパリティデータを生成し、１ＴＳあたりの送信データが６ｂｉｔの場合は２ｂｉｔのパリティデータを生成し、１ＴＳあたりの送信データが７ｂｉｔの場合は１ｂｉｔのパリティデータを生成する。生成するパリティデータが２ｂｉｔ以下の場合、ＬＵＴ２３Ａが出力する３ｂｉｔのデータのうち、パリティデータ以外の残りのｂｉｔは送信データまたはダミーデータとなる。ＬＵＴ２３Ａが生成して出力する３ｂｉｔのデータは、パリティ生成部１２Ａが生成する合計８ｂｉｔパリティ付き送信データのうち、上述したビット抽出部２１Ａが出力する５ｂｉｔのパリティ付き送信データ以外の残り３ｂｉｔのパリティ付き送信データである。パリティデータはどのような方法で生成してもよい。一例として、３ｂｉｔのパリティデータを生成する場合、ＬＵＴ２３Ａは、入力された６ｂｉｔを２ｂｉｔずつの３組に分け、各組の２ｂｉｔについての排他的論理和を求めてパリティデータを生成する。具体例を示すと、ＬＵＴ２３Ａは、入力された６ｂｉｔの上位から１ｂｉｔ目と２ｂｉｔ目の排他的論理和と、上位から３ｂｉｔ目と４ｂｉｔ目の排他的論理和と、上位から５ｂｉｔ目と６ｂｉｔ目の排他的論理和とを求めて３ｂｉｔのパリティデータとする。この場合、ＬＵＴ２３Ａは、生成した３ｂｉｔのパティデータを、Ｂ05，Ｂ06，Ｂ07として出力する。ＬＵＴ２３Ａが２ｂｉｔのパリティデータを生成する場合およびＬＵＴ２３Ａが１ｂｉｔのパリティデータを生成する場合のＬＵＴ２３Ａの動作については別途説明する。ＬＵＴ２３Ａは、その構成、すなわち実行する処理の内容がシンボルマッピング装置１の外部から書き換え可能であるものとする。
　図４は、実施の形態１にかかるシンボルマッピング装置１の第２のパリティ生成部であるパリティ生成部１２Ｂの構成例を示す図である。図４に示したように、パリティ生成部１２Ｂは、ビット抽出部２１Ｂおよび２２Ｂと、パリティデータを生成するルックアップテーブル回路（ＬＵＴ）２３Ｂとを備え、送信データ処理部１１から入力された７ｂｉｔのデータｂ10,…，ｂ16に基づいて、送信データにパリティデータが付加された８ｂｉｔのパリティ付き送信データＢ10，…，Ｂ17を生成する。
　パリティ生成部１２Ｂの第１のビット抽出部であるビット抽出部２１Ｂは、送信データ処理部１１から入力された７ｂｉｔのデータのうち、上位５ｂｉｔのｂ10，…，ｂ14を抽出し、Ｂ10，…，Ｂ14としてシャッフル部１３に出力する。
　パリティ生成部１２Ｂの第２のビット抽出部であるビット抽出部２２Ｂは、送信データ処理部１１から入力された７ｂｉｔから６ｂｉｔを抽出してＬＵＴ２３Ｂに出力する。ビット抽出部２２Ｂの動作は、上述したビット抽出部２２Ａの動作と同様である。
　パリティ生成部１２ＢのＬＵＴ２３Ｂは、ビット抽出部２２Ｂから入力された６ｂｉｔのデータに基づいて、最大３ｂｉｔのパリティデータを生成する。ＬＵＴ２３Ｂが生成するパリティデータのビット数は、１ＴＳあたりの送信データのビット数ごとに異なる。ＬＵＴ２３Ｂの動作は、上述したＬＵＴ２３Ａの動作と同様である。ＬＵＴ２３Ｂは、その構成、すなわち実行する処理の内容がシンボルマッピング装置１の外部から書き換え可能であるものとする。
　シンボルマッピング装置１のシャッフル部１３は変調用データ抽出部であり、パリティ生成部１２Ａから出力されたパリティ付き送信データおよびパリティ生成部１２Ｂから出力されたパリティ付き送信データに対して後述するシャッフル処理を実行し、マッピング部１４Ａに入力させる変調用データおよびマッピング部１４Ｂに入力させる変調用データを抽出する。
　シンボルマッピング装置１の第１のマッピング部であるマッピング部１４Ａおよび第２のマッピング部であるマッピング部１４Ｂは、それぞれ、シャッフル部１３から入力された変調用データに含まれる有効なビットを、有効なビットのビット数に対応する変調方式の信号点にマッピングする。変調用データに含まれる有効なビットとは、送信データまたはパリティデータを構成しているビットである。変調用データには、４ｂｉｔまたは８ｂｉｔの有効なビットが含まれる。マッピング部１４Ａは、変調用データを第１のＴＳの信号点にマッピングし、マッピング部１４Ｂは、変調用データを第２のＴＳの信号点にマッピングする。
　次に、送信データ処理部１１が実行する送信データ長調整処理について説明する。図５は、送信データ処理部１１への入力信号および送信データ処理部１１の出力信号の定義を示す図、図６は、送信データ処理部１１が実行する送信データ長調整処理の一例を示す図である。
　図５に示すように、送信データ処理部１１には、２系統の送信データｂ00IN，…，ｂ06INおよびｂ10IN，…，ｂ16INが入力される。ｂ00IN，…，ｂ06INは、図２に示したＴＳ０（Ｔｉｍｅ　Ｓｌｏｔ　０）のｂ0，…，ｂ6に対応し、ｂ10IN，…，ｂ16INは、図２に示したＴＳ１（Ｔｉｍｅ　Ｓｌｏｔ　１）のｂ0，…，ｂ6に対応している。また、送信データ処理部１１は、送信データ長調整処理を実行して得られる、２系統の複製後データｂ00OUT，…，ｂ06OUTおよびｂ10OUT，…，ｂ16OUTを出力する。
　図６に示したように、送信データ処理部１１は、３つの動作モードを持ち、１ＴＳで送信するデータのビット数に対応するモードで動作する。送信データ処理部１１に対する１ＴＳあたりの入出力のビット幅を７ｂｉｔとする。送信データ処理部１１は、必要なビット数が７ｂｉｔより少ない場合、すなわち１ＴＳで送信するデータのビット数が７ｂｉｔ未満の場合、上位ビットにデータを詰め、残りのビットにはダミーデータとして例えば‘０’を挿入するか、任意のデータを挿入する。図６は、ダミーデータとして‘０’を挿入する場合の例を示している。
　図６に示したモード１は、１ＴＳで送信するデータが５～７ｂｉｔの場合に送信データ処理部１１が選択する動作モードである。モード１の場合、送信データ処理部１１は、第１のＴＳで送信するデータとして入力されたｂ00IN，…，ｂ06INをそのままｂ00OUT，…，ｂ06OUTとして出力し、第２のＴＳで送信するデータとして入力されたｂ10IN，…，ｂ16INをそのままｂ10OUT，…，ｂ16OUTとして出力する。なお、ｂ00OUT，…，ｂ06OUT，ｂ10OUT，…，ｂ16OUTは、図３に示したｂ00，…，ｂ06，ｂ10，…，ｂ16にそれぞれ対応している。
　図６に示したモード２は、１ＴＳで送信するデータが２ｂｉｔの場合に送信データ処理部１１が選択する動作モードである。モード２の場合、送信データ処理部１１は、第１のＴＳで送信するデータとして入力されたｂ00INをｂ00OUTおよびｂ10OUTとして出力し、ｂ01INをｂ01OUTおよびｂ11OUTとして出力する。また、送信データ処理部１１は、第２のＴＳで送信するデータとして入力されたｂ10INをｂ02OUTおよびｂ12OUTとして出力し、ｂ11INをｂ03OUTおよびｂ13OUTとして出力する。また、送信データ処理部１１は、‘０’をｂ04OUT，…，ｂ06OUT，ｂ14OUT，…，ｂ16OUTとして出力する。すなわち、モード２の場合、送信データ処理部１１は、入力された第１のＴＳで送信するデータおよび第２のＴＳで送信するデータを結合し、さらに、結合した４ｂｉｔのデータに３ｂｉｔのダミーデータを付加してパリティ生成部１２Ａおよびパリティ生成部１２Ｂに出力する。
　図６に示したモード３は、１ＴＳで送信するデータが３ｂｉｔの場合に送信データ処理部１１が選択する動作モードである。モード３の場合、送信データ処理部１１は、第１のＴＳで送信するデータとして入力されたｂ00INをｂ00OUTおよびｂ10OUTとして出力し、ｂ01INをｂ01OUTおよびｂ11OUTとして出力し、ｂ02INをｂ02OUTおよびｂ12OUTとして出力する。また、送信データ処理部１１は、第２のＴＳで送信するデータとして入力されたｂ10INをｂ03OUTおよびｂ13OUTとして出力し、ｂ11INをｂ04OUTおよびｂ14OUTとして出力し、ｂ12INをｂ05OUTおよびｂ15OUTとして出力する。また、送信データ処理部１１は、‘０’をｂ06OUT，ｂ16OUTとして出力する。すなわち、モード３の場合、送信データ処理部１１は、入力された第１のＴＳで送信するデータおよび第２のＴＳで送信するデータを結合し、さらに、結合した６ｂｉｔのデータに１ｂｉｔのダミーデータを付加してパリティ生成部１２Ａおよびパリティ生成部１２Ｂに出力する。
　このように、送信データ処理部１１は、長さが同じ２系統の送信データが入力され、入力された各系統の送信データの長さが第１の長さである７ｂｉｔの場合、入力された２系統の送信データを２つのパリティ生成部１２Ａおよび１２Ｂへの２つの出力データとする。また、送信データ処理部１１は、入力された各系統の送信データの長さが第１の長さよりも短い場合には、入力された２系統の送信データにダミーデータを付加して第１の長さの２つのデータを生成し、２つのパリティ生成部１２Ａおよび１２Ｂへの２つの出力データとする。送信データ処理部１１は、入力された２系統の送信データにダミーデータを付加して第１の長さの２つの出力データを生成する場合、２系統の送信データを結合し、これにダミーデータを付加して第１の長さに調整する。
　次に、シャッフル部１３が実行するシャッフル処理について説明する。図７は、シャッフル部１３への入力信号およびシャッフル部１３の出力信号の定義を示す図、図８は、シャッフル部１３が実行するシャッフル処理の一例を示す図である。
　図７に示したように、シャッフル部１３には、パリティ生成部１２Ａおよび１２Ｂより、合計１６ｂｉｔのパリティ付き送信データＢ00IN，…，Ｂ07IN，Ｂ10IN，…，Ｂ17INが入力される。Ｂ00IN，…，Ｂ07IN，Ｂ10IN，…，Ｂ17INは、図３に示したＢ00，…，Ｂ07，Ｂ10，…，Ｂ17にそれぞれ対応している。
　上述した送信データ処理部１１と同様に、シャッフル部１３も３つの動作モードを持ち、１ＴＳで送信するデータのビット数に対応するモードで動作する。シャッフル部１３に対する１ＴＳあたりの入出力のビット幅を８ｂｉｔとする。シャッフル部１３は、必要なビット数が８ｂｉｔより少ない場合、すなわち１ＴＳで送信するデータのビット数が８ｂｉｔ未満の場合は上位ビットに変調用データを詰め、残りのビットにはダミーデータとして例えば‘０’を挿入するか、任意のデータを挿入する。図８は、ダミーデータとして‘０’を挿入する場合の例を示している。
　図８に示したモード１は、１ＴＳで送信するデータが５～７ｂｉｔの場合にシャッフル部１３が選択する動作モードである。モード１の場合、シャッフル部１３は、入力されたＢ00IN，…，Ｂ07INをそのまま、変調用データＢ00OUT，…，Ｂ07OUTとして出力し、入力されたＢ10IN，…，Ｂ17INをそのまま、変調用データＢ10OUT，…，Ｂ17OUTとして出力する。この場合、シャッフル部１３が出力したＢ00OUT，…，Ｂ07OUTはマッピング部１４Ａにより信号点にマッピングされ、Ｂ10OUT，…，Ｂ17OUTはマッピング部１４Ｂにより信号点にマッピングされる。なお、Ｂ00OUT，…，Ｂ07OUTは、図２に示したＴＳ０（Ｔｉｍｅ　Ｓｌｏｔ　０）のＢ0，…，Ｂ7にそれぞれ対応し、Ｂ10OUT，…，Ｂ17OUTは、図２に示したＴＳ１（Ｔｉｍｅ　Ｓｌｏｔ　１）のＢ0，…，Ｂ7にそれぞれ対応している。
　図８に示したモード２は、１ＴＳで送信するデータが２ｂｉｔの場合にシャッフル部１３が選択する動作モードである。モード２の場合、シャッフル部１３は、入力されたＢ00IN，…，Ｂ03INをＢ00OUT，…，Ｂ03OUTとして出力し、入力されたＢ05IN，Ｂ06IN，Ｂ15IN，Ｂ16INをＢ10OUT，…，Ｂ13OUTとして出力し、‘０’をＢ04OUT，…，Ｂ07OUT，Ｂ14OUT，…，Ｂ17OUTとして出力する。この場合、シャッフル部１３が出力したＢ00OUT，…，Ｂ03OUTはマッピング部１４Ａにより信号点にマッピングされ、Ｂ10OUT，…，Ｂ13OUTはマッピング部１４Ｂにより信号点にマッピングされる。
　図８に示したモード３は、１ＴＳで送信するデータが３ｂｉｔの場合にシャッフル部１３が選択する動作モードである。モード３の場合、シャッフル部１３は、入力されたＢ00IN，…，Ｂ03INをＢ00OUT，…，Ｂ03OUTとして出力し、入力されたＢ04IN，Ｂ05IN，Ｂ06IN，Ｂ16INをＢ10OUT，…，Ｂ13OUTとして出力し、‘０’をＢ04OUT，…，Ｂ07OUT，Ｂ14OUT，…，Ｂ17OUTとして出力する。この場合、シャッフル部１３が出力したＢ00OUT，…，Ｂ03OUTはマッピング部１４Ａにより信号点にマッピングされ、Ｂ10OUT，…，Ｂ13OUTはマッピング部１４Ｂにより信号点にマッピングされる。
　このように、シャッフル部１３は、２つのパリティ生成部１２Ａおよび１２Ｂで生成された２つのパリティ付き送信データのそれぞれからマッピング対象のデータである２つの変調用データを抽出する。
　次に、実施の形態１にかかるシンボルマッピング装置１が行うシンボルマッピング動作について説明する。上述したように、シンボルマッピング装置１の送信データ処理部１１およびシャッフル部１３は、１ＴＳあたりの送信データのビット数に対応するモードで動作を行う。そのため、１ＴＳあたりの送信データのビット数ごとに分けてシンボルマッピング装置１の動作を説明する。なお、シンボルマッピング装置１のパリティ生成部１２Ａ，１２Ｂを構成しているＬＵＴ２３Ａ，２３Ｂは、１ＴＳあたりの送信データのビット数に従い内部設定が予め書き換えられているものとする。以下の説明では、便宜上、２系統で入力される送信データのうち、一方を奇数番目のデータ、他方を偶数番目のデータと称する。
＜１ＴＳあたりで２ｂｉｔのデータを送信する場合の動作＞
　まず、１ＴＳあたりで２ｂｉｔのデータを送信する多次元変調を行う場合のシンボルマッピング装置１の動作について説明する。
　奇数番目の２ｂｉｔのデータと偶数番目の２ｂｉｔのデータとがシンボルマッピング装置１に入力される場合、送信データ処理部１１は、図６に示したモード２を選択して動作する。この場合、送信データ処理部１１は、入力された奇数番目の２ｂｉｔのデータと偶数番目の２ｂｉｔのデータとを結合して４ｂｉｔのデータを生成する。そして、送信データ処理部１１は、生成した４ｂｉｔのデータを、奇数番目および偶数番目のデータとして出力する。すなわち、送信データ処理部１１は、同じデータをパリティ生成部１２Ａおよび１２Ｂに出力する。これによりパリティ生成部１２Ａおよび１２Ｂにおいて、２ＴＳ分の送信データからパリティデータを計算することができる。
　パリティ生成部１２Ａのビット抽出部２２Ａは、奇数番目および偶数番目の２ＴＳ分の合計４ｂｉｔの送信データを含む入力データから、例えば上位６ｂｉｔのデータを抽出してＬＵＴ２３Ａへ出力する。ＬＵＴ２３Ａは、入力された６ｂｉｔのデータに基づき、２ＴＳ分の合計４ｂｉｔのパリティデータのうちの２ｂｉｔを生成して出力する。同様に、パリティ生成部１２Ｂのビット抽出部２２Ｂは、奇数番目および偶数番目の２ＴＳ分の合計４ｂｉｔの送信データを含む入力データから、例えば上位６ｂｉｔのデータを抽出してＬＵＴ２３Ｂへ出力する。ＬＵＴ２３Ｂは、入力された６ｂｉｔのデータに基づき、２ＴＳ分の４ｂｉｔのパリティデータのうちの２ｂｉｔを生成して出力する。すなわち、パリティ生成部１２Ａおよび１２Ｂが、２ＴＳ分の合計４ｂｉｔのパリティデータを生成する。ただし、パリティ生成部１２Ａおよび１２Ｂに入力されるデータの５ｂｉｔ目および６ｂｉｔ目はダミーデータであるため、ＬＵＴ２３ＡおよびＬＵＴ２３Ｂの出力を、入力データの５ｂｉｔおよび６ｂｉｔ目には依存しない設定とする。すなわち、２ｂｉｔのパリティデータを生成する処理で入力データの５ｂｉｔおよび６ｂｉｔ目を使用しないようにＬＵＴ２３ＡおよびＬＵＴ２３Ｂを設定する。
　パリティ生成部１２Ａおよび１２Ｂが、２ＴＳ分の合計４ｂｉｔのパリティデータを生成する動作では、例えば、パリティデータの上位２ｂｉｔをＬＵＴ２３Ａが生成し、ＬＵＴ２３Ａは、生成した２ｂｉｔを、３ｂｉｔの出力うちの上位２ｂｉｔとして出力する。また、パリティデータの下位２ｂｉｔをＬＵＴ２３Ｂが生成し、ＬＵＴ２３Ｂは、生成した２ｂｉｔを、３ｂｉｔ出力のうちの上位２ｂｉｔとして出力する。ＬＵＴ２３Ａおよび２３Ｂの出力の残り１ｂｉｔはダミーデータとなる。この場合、パリティ生成部１２Ａおよび１２Ｂの出力のうち、上位４ｂｉｔ（Ｂ00，…，Ｂ03およびＢ10，…，Ｂ13）からは送信データが出力され、パリティ生成部１２Ａの出力の６ｂｉｔ目および７ｂｉｔ目（Ｂ05，Ｂ06）と、パリティ生成部１２Ｂの出力の６ｂｉｔ目および７ｂｉｔ目（Ｂ15，Ｂ16）とがパリティデータとなる。
　シャッフル部１３は、パリティ生成部１２Ａの出力の上位４ｂｉｔ（Ｂ00，…，Ｂ03）と、６ｂｉｔ目および７ｂｉｔ目（Ｂ05，Ｂ06）と、パリティ生成部１２Ｂの出力の６ｂｉｔ目および７ｂｉｔ目（Ｂ15，Ｂ16）とを、図８に示したモード２に従って並び替え、変調用データとして出力する。シャッフル部１３は、モード２を選択して動作することにより、パリティ生成部１２Ａおよび１２Ｂから出力された送信データおよびパリティデータを用いて、１ＴＳにつき４ｂｉｔの変調用データを生成できる。
　マッピング部１４Ａおよび１４Ｂは、シャッフル部１３から入力される変調用データを、例えば、図９に示すＱＰＳＫ（Quadrature　Phase　Shift　Keying）の信号点にマッピングし、信号点の座標値を出力する。図９に示した例の場合、マッピング部１４Ａは、第１のＴＳのＸ偏波に上位２ｂｉｔであるＢ0およびＢ1をマッピングし、Ｙ偏波に下位２ｂｉｔであるＢ2およびＢ3をマッピングする。マッピング部１４Ｂは、第２のＴＳのＸ偏波に上位２ｂｉｔであるＢ0およびＢ1をマッピングし、Ｙ偏波に下位２ｂｉｔであるＢ2およびＢ3をマッピングする。
　なお、１ＴＳで２ｂｉｔのデータを送信する場合、シンボルマッピング装置１は、送信データ処理部１１に入力された合計４ｂｉｔの送信データを第１のＴＳに割り当て、パリティ生成部１２Ａおよび１２Ｂで生成した合計４ｂｉｔのパリティデータを第２のＴＳに割り当てる。４ｂｉｔの送信データおよび４ｂｉｔのパリティデータをどのように割り当てるかはシャッフル部１３の仕様に依存するが、各ｂｉｔの割り当て方を上記の割り当て方に限定するものではない。例えば、第１のＴＳおよび第２のＴＳのそれぞれに２ｂｉｔの送信データおよび２ｂｉｔのパリティデータが割り当てられるようにシャッフル部１３を構成してもよい。
＜１ＴＳあたりで３ｂｉｔのデータを送信する場合の動作＞
　次に、１ＴＳあたりで３ｂｉｔのデータを送信する多次元変調を行う場合のシンボルマッピング装置１の動作について説明する。
　奇数番目の３ｂｉｔのデータと偶数番目の３ｂｉｔのデータとがシンボルマッピング装置１に入力される場合、送信データ処理部１１は、図６に示したモード３を選択して動作する。この場合、送信データ処理部１１は、入力された奇数番目の３ｂｉｔのデータと偶数番目の３ｂｉｔのデータとを結合して６ｂｉｔのデータを生成する。そして、送信データ処理部１１は、生成した６ｂｉｔのデータを、奇数番目および偶数番目のデータとして出力する。すなわち、送信データ処理部１１は、同じデータをパリティ生成部１２Ａおよび１２Ｂに出力する。これによりパリティ生成部１２Ａおよび１２Ｂにおいて、２ＴＳ分の送信データからパリティデータを計算することができる。
　パリティ生成部１２Ａのビット抽出部２２Ａは、７ｂｉｔの入力データから、奇数番目の１ＴＳ分の６ｂｉｔの送信データとなる上位６ｂｉｔのデータを抽出してＬＵＴ２３Ａへ出力する。ＬＵＴ２３Ａは、入力された６ｂｉｔのデータから２ＴＳ分の２ｂｉｔのパリティデータのうちの１ｂｉｔを生成して出力する。同様に、パリティ生成部１２Ｂのビット抽出部２２Ｂは、７ｂｉｔの入力データから、偶数番目の１ＴＳ分の６ｂｉｔの送信データとなる上位６ｂｉｔのデータを抽出してＬＵＴ２３Ｂへ出力する。ＬＵＴ２３Ｂは、入力された６ｂｉｔのデータから２ＴＳ分の２ｂｉｔのパリティデータのうちの１ｂｉｔを生成して出力する。
　また、パリティ生成部１２Ａにおいて、ビット抽出部２１Ａは、７ｂｉｔの入力データから上位５ｂｉｔの送信データを抜き出すため、パリティ生成部１２Ａは、ビット抽出部２２ＡおよびＬＵＴ２３Ａを通して、送信データの６ｂｉｔ目を出力する必要がある。同様に、パリティ生成部１２Ｂにおいて、ビット抽出部２１Ｂは、７ｂｉｔの入力データから上位５ｂｉｔの送信データを抜き出すため、パリティ生成部１２Ｂは、ビット抽出部２２ＢおよびＬＵＴ２３Ｂを通して、送信データの６ｂｉｔ目を出力する必要がある。
　そのため、例えば、パリティ生成部１２Ａにおいて、ＬＵＴ２３Ａは、送信データの６ｂｉｔ目を、３ｂｉｔの出力のうち、最上位ビットとして出力するとともに、パリティデータの上位１ｂｉｔを生成し、３ｂｉｔの出力のうちの２ｂｉｔ目として出力する。同様に、パリティ生成部１２Ｂにおいて、ＬＵＴ２３Ｂは、送信データの６ｂｉｔ目を、３ｂｉｔの出力のうち、最上位ビットとして出力するとともに、パリティデータの下位１ｂｉｔを生成し、３ｂｉｔの出力のうちの２ｂｉｔ目として出力する。ＬＵＴ２３Ａの３ｂｉｔ目の出力およびＬＵＴ２３Ｂの３ｂｉｔ目の出力はダミーデータとなる。
　この場合、パリティ生成部１２Ａおよび１２Ｂの出力のうち、上位６ｂｉｔ（Ｂ00，…，Ｂ05およびＢ10，…，Ｂ15）からは送信データが出力され、パリティ生成部１２Ａの出力の７ｂｉｔ目（Ｂ06）と、パリティ生成部１２Ｂの出力の７ｂｉｔ目（Ｂ16）とがパリティデータとなる。
　シャッフル部１３は、パリティ生成部１２Ａの出力の上位６ｂｉｔ（Ｂ00，…，Ｂ05）と、パリティ生成部１２Ｂの出力の７ｂｉｔ目（Ｂ16）とを、図８に示したモード３に従って並び替え、変調用データとして出力する。シャッフル部１３は、モード３を選択して動作することにより、パリティ生成部１２Ａおよび１２Ｂから出力された送信データおよびパリティデータを用いて、１ＴＳにつき４ｂｉｔの変調用データを生成できる。
　マッピング部１４Ａおよび１４Ｂは、シャッフル部１３から入力される変調用データを、例えば、図９に示すＱＰＳＫの信号点にマッピングし、信号点の座標値を出力する。
　なお、１ＴＳで３ｂｉｔのデータを送信する場合、シンボルマッピング装置１は、送信データ処理部１１に入力された合計６ｂｉｔの送信データのうちの４ｂｉｔを第１のＴＳに割り当て、送信データの残りの２ｂｉｔとパリティ生成部１２Ａおよび１２Ｂで生成した合計２ｂｉｔのパリティデータとを第２のＴＳに割り当てる。ただし、各ｂｉｔの割り当て方を上記の割り当て方に限定するものではない。例えば、第１のＴＳおよび第２のＴＳのそれぞれに３ｂｉｔの送信データおよび１ｂｉｔのパリティデータが割り当てられるようにシャッフル部１３を構成してもよい。
＜１ＴＳあたりで５ｂｉｔのデータを送信する場合の動作＞
　次に、１ＴＳあたりで５ｂｉｔのデータを送信する多次元変調を行う場合のシンボルマッピング装置１の動作について説明する。
　奇数番目の５ｂｉｔのデータと偶数番目の５ｂｉｔのデータとがシンボルマッピング装置１に入力される場合、送信データ処理部１１は、図６に示したモード１を選択して動作する。この場合、送信データ処理部１１は、入力された奇数番目の５ｂｉｔのデータと偶数番目の５ｂｉｔのデータをそのまま出力する。このとき、送信データ処理部１１は、奇数番目および偶数番目の６ｂｉｔ目および７ｂｉｔ目のデータとして、ダミーデータを出力する。送信データ処理部１１は、例えば、ダミーデータとして‘０’を出力する。
　パリティ生成部１２Ａのビット抽出部２２Ａは、７ｂｉｔの入力データから、例えば、上位６ｂｉｔのデータを抽出してＬＵＴ２３Ａへ出力する。ＬＵＴ２３Ａは、入力された６ｂｉｔのデータから１ＴＳ分の３ｂｉｔのパリティデータを出力する。同様に、パリティ生成部１２Ｂのビット抽出部２２Ｂは、７ｂｉｔの入力データから、例えば上位６ｂｉｔのデータを抽出してＬＵＴ２３Ｂへ出力する。ＬＵＴ２３Ｂは、入力された６ｂｉｔのデータから１ＴＳ分の３ｂｉｔのパリティデータを出力する。ただし、パリティ生成部１２Ａおよび１２Ｂに入力されるデータの６ｂｉｔ目はダミーデータであるため、ＬＵＴ２３ＡおよびＬＵＴ２３Ｂの出力を、入力データの６ｂｉｔ目には依存しない設定とする。すなわち、３ｂｉｔのパリティデータを生成する処理で入力データの６ｂｉｔ目を使用しないようにＬＵＴ２３ＡおよびＬＵＴ２３Ｂを設定する。
　シャッフル部１３は、パリティ生成部１２Ａの出力の８ｂｉｔ（Ｂ00，…，Ｂ07）と、パリティ生成部１２Ｂの出力の８ｂｉｔ（Ｂ10，…，Ｂ17）とを、図８に示したモード１に従い、そのまま出力する。
　マッピング部１４Ａおよび１４Ｂは、シャッフル部１３から入力される変調用データを、例えば、図１０に示す１６ＱＡＭの信号点、または、図１１に示す２Ａ８ＰＳＫの信号点にマッピングし、信号点の座標値を出力する。図１０および図１１に示した例の場合、マッピング部１４Ａは、第１のＴＳのＸ偏波に上位４ｂｉｔであるＢ0，…，Ｂ3をマッピングし、Ｙ偏波に下位４ｂｉｔであるＢ4，…，Ｂ7をマッピングする。マッピング部１４Ｂは、第２のＴＳのＸ偏波に上位４ｂｉｔであるＢ0，…，Ｂ3をマッピングし、Ｙ偏波に下位４ｂｉｔであるＢ4，…，Ｂ7をマッピングする。
＜１ＴＳあたりで６ｂｉｔのデータを送信する場合の動作＞
　次に、１ＴＳあたりで６ｂｉｔのデータを送信する多次元変調を行う場合のシンボルマッピング装置１の動作について説明する。
　奇数番目の６ｂｉｔのデータと偶数番目の６ｂｉｔのデータとがシンボルマッピング装置１に入力される場合、送信データ処理部１１は、図６に示したモード１を選択して動作する。この場合、送信データ処理部１１は、入力された奇数番目の６ｂｉｔのデータと偶数番目の６ｂｉｔのデータをそのまま出力する。このとき、送信データ処理部１１は、奇数番目および偶数番目の７ｂｉｔ目のデータとして、ダミーデータを出力する。送信データ処理部１１は、例えば、ダミーデータとして‘０’を出力する。
　パリティ生成部１２Ａのビット抽出部２２Ａは、７ｂｉｔの入力データから、奇数番目の１ＴＳでの送信データとなる上位６ｂｉｔのデータを抽出してＬＵＴ２３Ａへ出力する。ＬＵＴ２３Ａは、入力された６ｂｉｔのデータから１ＴＳ分の２ｂｉｔのパリティデータを生成して出力する。同様に、パリティ生成部１２Ｂのビット抽出部２２Ｂは、７ｂｉｔの入力データから、偶数番目の１ＴＳでの送信データとなる上位６ｂｉｔのデータを抽出してＬＵＴ２３Ｂへ出力する。ＬＵＴ２３Ｂは、入力された６ｂｉｔのデータから１ＴＳ分の２ｂｉｔのパリティデータを生成して出力する。
　また、パリティ生成部１２Ａにおいて、ビット抽出部２１Ａは、７ｂｉｔの入力データから上位５ｂｉｔの送信データを抜き出すため、パリティ生成部１２Ａは、ビット抽出部２２ＡおよびＬＵＴ２３Ａを通して、送信データの６ｂｉｔ目を出力する必要がある。同様に、パリティ生成部１２Ｂにおいて、ビット抽出部２１Ｂは、７ｂｉｔの入力データから上位５ｂｉｔの送信データを抜き出すため、パリティ生成部１２Ｂは、ビット抽出部２２ＢおよびＬＵＴ２３Ｂを通して、送信データの６ｂｉｔ目を出力する必要がある。
　そのため、例えば、パリティ生成部１２Ａにおいて、ＬＵＴ２３Ａは、送信データの６ｂｉｔ目を、３ｂｉｔの出力のうち、最上位ビットとして出力し、３ｂｉｔの出力のうちの残り２ｂｉｔを使用してパリティデータを出力する。同様に、パリティ生成部１２Ｂにおいて、ＬＵＴ２３Ｂは、送信データの６ｂｉｔ目を、３ｂｉｔの出力のうち、最上位ビットとして出力し、３ｂｉｔの出力のうちの残り２ｂｉｔを使用してパリティデータを出力する。
　シャッフル部１３は、パリティ生成部１２Ａの出力の８ｂｉｔ（Ｂ00，…，Ｂ07）と、パリティ生成部１２Ｂの出力の８ｂｉｔ（Ｂ10，…，Ｂ17）とを、図８に示したモード１に従い、そのまま出力する。
　マッピング部１４Ａおよび１４Ｂは、シャッフル部１３から入力される変調用データを、例えば、図１０に示す１６ＱＡＭの信号点、または、図１１に示す２Ａ８ＰＳＫの信号点にマッピングし、信号点の座標値を出力する。
＜１ＴＳあたりで７ｂｉｔのデータを送信する場合の動作＞
　次に、１ＴＳあたりで７ｂｉｔのデータを送信する多次元変調を行う場合のシンボルマッピング装置１の動作について説明する。
　奇数番目の７ｂｉｔのデータと偶数番目の７ｂｉｔのデータとがシンボルマッピング装置１に入力される場合、送信データ処理部１１は、図６に示したモード１を選択して動作する。この場合、送信データ処理部１１は、入力された奇数番目の７ｂｉｔのデータと偶数番目の７ｂｉｔのデータをそのまま出力する。
　パリティ生成部１２Ａのビット抽出部２２Ａは、７ｂｉｔの入力データから、例えば、下位６ｂｉｔのデータを抽出してＬＵＴ２３Ａへ出力する。ＬＵＴ２３Ａは、入力された６ｂｉｔのデータから１ＴＳ分の１ｂｉｔのパリティデータを出力する。同様に、パリティ生成部１２Ｂのビット抽出部２２Ｂは、７ｂｉｔの入力データから、例えば、下位６ｂｉｔのデータを抽出してＬＵＴ２３Ｂへ出力する。ＬＵＴ２３Ｂは、入力された６ｂｉｔのデータから１ＴＳ分の１ｂｉｔのパリティデータを出力する。
　また、パリティ生成部１２Ａにおいて、ビット抽出部２１Ａは、７ｂｉｔの入力データから上位５ｂｉｔの送信データを抜き出すため、パリティ生成部１２Ａは、ビット抽出部２２ＡおよびＬＵＴ２３Ａを通して、送信データの６ｂｉｔ目および７ｂｉｔ目を出力する必要がある。同様に、パリティ生成部１２Ｂにおいて、ビット抽出部２１Ｂは、７ｂｉｔの入力データから上位５ｂｉｔの送信データを抜き出すため、パリティ生成部１２Ｂは、ビット抽出部２２ＢおよびＬＵＴ２３Ｂを通して、送信データの６ｂｉｔ目および７ｂｉｔ目を出力する必要がある。
　そのため、例えば、パリティ生成部１２Ａにおいて、ＬＵＴ２３Ａは、送信データの６ｂｉｔ目および７ｂｉｔ目を、３ｂｉｔの出力のうちの上位２ビットを使用して出力し、３ｂｉｔの出力のうちの残り１ｂｉｔを使用してパリティデータを出力する。同様に、パリティ生成部１２Ｂにおいて、ＬＵＴ２３Ｂは、送信データの６ｂｉｔ目および７ｂｉｔ目を、３ｂｉｔの出力のうちの上位２ビットを使用して出力し、３ｂｉｔの出力のうちの残り１ｂｉｔを使用してパリティデータを出力する。
　シャッフル部１３は、パリティ生成部１２Ａの出力の８ｂｉｔ（Ｂ00，…，Ｂ07）と、パリティ生成部１２Ｂの出力の８ｂｉｔ（Ｂ10，…，Ｂ17）とを、図８に示したモード１に従い、そのまま出力する。
　マッピング部１４Ａおよび１４Ｂは、シャッフル部１３から入力される変調用データを、例えば、図１０に示す１６ＱＡＭの信号点、または、図１１に示す２Ａ８ＰＳＫの信号点にマッピングし、信号点の座標値を出力する。
　以上のように、本実施の形態にかかるシンボルマッピング装置１は、パリティ生成部１２Ａおよび１２Ｂを備え、パリティ生成部１２Ａおよび１２Ｂは、６ｂｉｔ入力３ｂｉｔ出力のＬＵＴを使用して、１ＴＳあたりの送信データのビット数に対応したサイズのパリティデータを生成する。また、シンボルマッピング装置１は、パリティ生成部１２Ａおよび１２Ｂへ入力する送信データのｂｉｔ数を調整してパリティ生成部１２Ａおよび１２Ｂが６ｂｉｔ入力３ｂｉｔ出力のＬＵＴを使用できるようにするための送信データ処理１１を備える。これにより、パリティ生成規則を可変とするシンボルマッピング装置が実現でき、ＬＵＴを小さくできる。本実施の形態にかかるシンボルマッピング装置１を、例えば、ＡＳＩＣにより実現する場合、ＬＵＴが主要な回路となることから、ＬＵＴを小さくすることで、ＡＳＩＣの回路規模を削減することができる。本実施の形態によれば、周波数利用効率が異なる複数の多次元変調を実現可能なシンボルマッピング装置の回路規模が増大するのを抑制できる。
実施の形態２．
　図１２は、実施の形態２にかかるシンボルマッピング装置の構成例を示す図である。実施の形態２にかかるシンボルマッピング装置１ａは、実施の形態１で説明したシンボルマッピング装置１のパリティ生成部１２Ａおよび１２Ｂをパリティ生成部３２Ａおよび３２Ｂに置き換え、シャッフル部１３をシャッフル部３３に置き換えた構成である。パリティ生成部３２Ａおよび３２Ｂはパリティ付加部３２を構成する。本実施の形態では、実施の形態１と異なる構成であるパリティ生成部３２Ａ，３２Ｂおよびシャッフル部３３について説明を行い、他の構成要素の説明は省略する。
　図１３は、実施の形態２にかかるシンボルマッピング装置１ａの第１のパリティ生成部であるパリティ生成部３２Ａの構成例を示す図である。実施の形態２にかかるパリティ生成部３２Ａは、ビット抽出部２１Ａおよび２２Ａと、ＬＵＴ４３Ａとを備える。パリティ生成部３２Ａは、実施の形態１で説明したパリティ生成部１２Ａと比較して、ＬＵＴ４３Ａが異なり、他の構成要素は同一である。
　図１４は、実施の形態２にかかるシンボルマッピング装置１ａの第２のパリティ生成部であるパリティ生成部３２Ｂの構成例を示す図である。実施の形態２にかかるパリティ生成部３２Ｂは、ビット抽出部２１Ｂおよび２２Ｂと、ＬＵＴ４３Ｂとを備える。パリティ生成部３２Ｂは、実施の形態１で説明したパリティ生成部１２Ｂと比較して、ＬＵＴ４３Ｂが異なり、他の構成要素は同一である。
　実施の形態１で説明したＬＵＴ２３Ａおよび２３Ｂは、６ｂｉｔの入力に対して３ｂｉｔを出力する構成であったが、本実施の形態にかかるＬＵＴ４３Ａおよび４３Ｂは、６ｂｉｔの入力に対して２ｂｉｔを出力する構成である点が異なる。これに伴い、パリティ生成部３２Ａおよび３２Ｂは、７ｂｉｔのパリティ付き送信データを出力する。具体的には、パリティ生成部３２Ａおよび３２Ｂは、実施の形態１で説明したパリティ生成部１２Ａおよび１２Ｂが出力する８ｂｉｔのデータから最下位ｂｉｔを削除した上位７ｂｉｔを生成して出力する。パリティ生成部３２Ａおよび３２Ｂが７ｂｉｔの出力データを生成する動作は、パリティ生成部１２Ａおよび１２Ｂが出力データの上位７ｂｉｔを生成する動作と同様である。ＬＵＴ４３Ａおよび４３Ｂは、その構成、すなわち実行する処理の内容がシンボルマッピング装置１ａの外部から書き換え可能であるものとする。
　シャッフル部３３は、ＬＵＴ４３Ａおよび４３Ｂから入力される合計１４ｂｉｔのパリティ付き送信データに基づいて、合計１６ｂｉｔの変調用データを生成する。
　図１５は、シャッフル部３３への入力信号およびシャッフル部３３の出力信号の定義を示す図、図１６は、シャッフル部３３が実行するシャッフル処理の一例を示す図である。実施の形態１と同様に、モード１は、１ＴＳで送信するデータが５～７ｂｉｔの場合にシャッフル部３３が選択する動作モード、モード２は、１ＴＳで送信するデータが２ｂｉｔの場合にシャッフル部３３が選択する動作モード、モード３は、１ＴＳで送信するデータが３ｂｉｔの場合にシャッフル部３３が選択する動作モードである。
　シャッフル部３３には、パリティ生成部３２Ａおよび３２Ｂより、パリティ付き送信データＢ00IN，…，Ｂ06IN，Ｂ10IN，…，Ｂ16INが入力される。Ｂ00IN，…，Ｂ06INは、図１３に示したＢ00，…，Ｂ06に対応し、Ｂ10IN，…，Ｂ16INは、図１４に示したＢ10，…，Ｂ16に対応している。モード２およびモード３の場合にシャッフル部３３が出力するデータは、実施の形態１で説明したシャッフル部１３がモード２およびモード３の場合に出力するデータと同一である。図１６において、　‘～’は論理反転を表す。なお、図１５に示したＢ00OUT，…，Ｂ07OUTは、図１２に示したＴＳ０（Ｔｉｍｅ　Ｓｌｏｔ　０）のＢ0，…，Ｂ7にそれぞれ対応し、図１５に示したＢ10OUT，…，Ｂ17OUTは、図１２に示したＴＳ１（Ｔｉｍｅ　Ｓｌｏｔ　１）のＢ0，…，Ｂ7にそれぞれ対応している。
　実施の形態１で説明したシャッフル部１３と同様に、シャッフル部３３も３つの動作モードを持ち、１ＴＳで送信するデータのビット数に対応するモードで動作する。また、シャッフル部３３に対する１ＴＳあたりの入力のビット幅を７ｂｉｔとし、出力のビット幅を８ｂｉｔとする。シャッフル部３３は、１ＴＳで送信するデータのビット数が８ｂｉｔ未満の場合は上位ビットに変調用データを詰め、残りのビットにはダミーデータとして例えば‘０’を挿入するか、任意のデータを挿入する。
　次に、実施の形態２にかかるシンボルマッピング装置１ａが行うシンボルマッピング動作について説明する。実施の形態１と同様に、１ＴＳあたりで送信するデータのビット数ごとに分けてシンボルマッピング装置１ａの動作を説明する。
＜１ＴＳあたりで２ｂｉｔまたは３ｂｉｔのデータを送信する場合の動作＞
　まず、１ＴＳあたりで２ｂｉｔまたは３ｂｉｔのデータを送信する多次元変調を行う場合のシンボルマッピング装置１ａの動作について説明する。
　１ＴＳあたりで２ｂｉｔまたは３ｂｉｔのデータを送信する場合のシンボルマッピング装置１ａの動作は、実施の形態１で説明したシンボルマッピング装置１が１ＴＳあたり２ｂｉｔまたは３ｂｉｔのデータを送信する場合の動作と比較して、パリティ生成部３２Ａおよび３２Ｂからシャッフル部３３に入力されるデータの最下位１ｂｉｔのダミーデータがなくなる点で異なり、その他の動作は同じである。すなわち、１ＴＳあたりで２ｂｉｔまたは３ｂｉｔのデータを送信する場合、実施の形態１で説明したパリティ生成部１２Ａおよび１２ＢのＬＵＴ２３Ａおよび２３Ｂは、３ｂｉｔ出力のうちの３ｂｉｔ目としてダミーデータを出力していたが、パリティ生成部３２Ａおよび３２ＢのＬＵＴ４３Ａおよび４３Ｂは、上記３ｂｉｔ目のダミーデータを出力しないようにしたものである。
＜１ＴＳあたりで５ｂｉｔのデータを送信する場合の動作＞
　次に、１ＴＳあたりで５ｂｉｔのデータを送信する多次元変調を行う場合のシンボルマッピング装置１ａの動作について説明する。
　１ＴＳあたりで５ｂｉｔデータを送信する多次元変調の場合、シンボルマッピング装置１ａにおいて、ＬＵＴ４３Ａおよび４３Ｂは、入力された６ｂｉｔのデータから２ｂｉｔのパリティデータを出力する。ただし、ＬＵＴ４３Ａおよび４３Ｂに入力されるデータの６ｂｉｔ目はダミーデータであるため、ＬＵＴ４３ＡおよびＬＵＴ４３Ｂの出力を、入力データの６ｂｉｔ目には依存しない設定とする。
　１ＴＳあたりで５ｂｉｔデータを送信する場合、１ＴＳあたり３ｂｉｔのパリティデータが必要となるが、パリティ生成部３２Ａおよび３２Ｂから２ｂｉｔのパリティデータしか出力されない。そのため、シャッフル部３３は、変調用データの８ｂｉｔ目として、図１５および図１６に示すように、入力されたデータの７ｂｉｔ目を論理反転して生成したパリティデータを出力する。
＜１ＴＳあたりで６ｂｉｔのデータを送信する場合の動作＞
　次に、１ＴＳあたりで６ｂｉｔのデータを送信する多次元変調を行う場合のシンボルマッピング装置１ａの動作について説明する。
　１ＴＳあたりで６ｂｉｔデータを送信する多次元変調の場合、シンボルマッピング装置１ａにおいて、ＬＵＴ４３Ａおよび４３Ｂは、入力された６ｂｉｔのデータから１ｂｉｔのパリティデータを出力する。すなわち、ＬＵＴ４３Ａおよび４３Ｂは、２ｂｉｔ出力の１ｂｉｔ目で送信データの６ｂｉｔ目を出力し、２ｂｉｔ出力の２ｂｉｔ目でパリティデータを出力する。
　１ＴＳあたりで６ｂｉｔデータを送信する場合、１ＴＳあたり２ｂｉｔのパリティデータが必要となるが、パリティ生成部３２Ａおよび３２Ｂから１ｂｉｔのパリティデータしか出力されない。そのため、シャッフル部３３は、変調用データの８ｂｉｔ目として、図１５および図１６に示すように、入力されたデータの７ｂｉｔ目を論理反転して生成したパリティデータを出力する。
＜１ＴＳあたりで７ｂｉｔのデータを送信する場合の動作＞
　次に、１ＴＳあたりで７ｂｉｔのデータを送信する多次元変調を行う場合のシンボルマッピング装置１ａの動作について説明する。
　１ＴＳあたりで７ｂｉｔデータを送信する多次元変調の場合、シンボルマッピング装置１ａにおいて、ＬＵＴ４３Ａおよび４３Ｂは、２ｂｉｔ出力の１ｂｉｔ目で送信データの６ｂｉｔ目を出力し、２ｂｉｔ出力の２ｂｉｔ目で送信データの７ｂｉｔ目を出力する。
　１ＴＳあたりで７ｂｉｔデータを送信する場合、１ＴＳあたり１ｂｉｔのパリティデータが必要となるが、パリティ生成部３２Ａおよび３２Ｂからはパリティデータが出力されない。そのため、シャッフル部３３は、変調用データの８ｂｉｔ目として、図１５および図１６に示すように、入力されたデータの７ｂｉｔ目を論理反転して生成したパリティデータを出力する。
　以上のように、本実施の形態にかかるシンボルマッピング装置１ａは、パリティ生成部３２Ａおよび３２Ｂを備え、パリティ生成部３２Ａおよび３２Ｂは、６ｂｉｔ入力２ｂｉｔ出力のＬＵＴを使用して、１ＴＳあたりの送信データのビット数に応じて最大２ｂｉｔのパリティデータを生成する。また、必要なパリティデータをパリティ生成部３２Ａおよび３２Ｂで生成できない場合、シャッフル部３３がパリティデータを生成して送信データに付加する。これにより、ＬＵＴの回路規模を実施の形態１と比較してさらに小さくすることができる。
　ここで、実施の形態１，２で説明したシンボルマッピング装置１，１ａのハードウェア構成について説明する。シンボルマッピング装置１，１ａを構成している送信データ処理部、パリティ生成部、シャッフル部およびマッピング部は、処理回路により実現される。すなわち、シンボルマッピング装置１，１ａは、送信データを信号点座標に変換するための処理回路を備える。処理回路は、専用のハードウェアであっても、プロセッサとメモリとを含んだ制御回路であってもよい。
　図１７は、シンボルマッピング装置１，１ａの各部を専用のハードウェアで実現する場合のハードウェアの構成例を示す図である。シンボルマッピング装置１，１ａの送信データ処理部、パリティ生成部、シャッフル部およびマッピング部を専用のハードウェアで実現する場合、専用のハードウェアである処理回路１０１は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡ（Field　Programmable　Gate　Array）、またはこれらを組み合わせたものが該当する。送信データ処理部、パリティ生成部、シャッフル部およびマッピング部のそれぞれを複数の処理回路を組み合わせて実現してもよいし、各部の機能をまとめて単一の処理回路で実現してもよい。
　図１８は、シンボルマッピング装置１，１ａの各部を制御回路で実現する場合のハードウェアの構成例を示す図である。シンボルマッピング装置１，１ａを制御回路で実現する場合、制御回路は、プロセッサ２０１およびメモリ２０２を備える。プロセッサ２０１は、ＣＰＵ（Central　Processing　Unit、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＤＳＰともいう）、システムＬＳＩ（Large　Scale　Integration）などである。メモリ２０２としては、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリー、ＥＰＲＯＭ（Erasable　Programmable　Read　Only　Memory）、ＥＥＰＲＯＭ（Electrically　Erasable　Programmable　Read-Only　Memory）等の、不揮発性または揮発性の半導体メモリが一般的に使用されるが、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ等であってもよい。
　シンボルマッピング装置１，１ａの送信データ処理部、パリティ生成部、シャッフル部およびマッピング部を制御回路で実現する場合、これらの各部の機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアやファームウェアはプログラムとして記述され、メモリ２０２に格納される。プロセッサ２０１は、メモリ２０２に記憶されたプログラムを読み出して実行することにより、シンボルマッピング装置１，１ａの各部の機能を実現する。すなわち、シンボルマッピング装置１，１ａは、制御回路により実行されるときに、送信データ長を調整するステップ、パリティデータを生成するステップ、変調用データのビットを並び替えるステップ、および変調用データを信号点座標へ割り当てるステップが結果的に実行されることになるプログラムを格納するためのメモリ２０２を備える。また、このプログラムは、送信データ処理部、パリティ生成部、シャッフル部およびマッピング部の手順や方法をコンピュータに実行させるものであるともいえる。
　なお、送信データ処理部、パリティ生成部、シャッフル部およびマッピング部について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。例えば、パリティ生成部については専用のハードウェアとしての処理回路でその機能を実現し、送信データ処理部、シャッフル部およびマッピング部についてはプロセッサがメモリに格納されたプログラムを読み出して実行することによりその機能を実現するようにしてもよい。パリティ生成部を専用のハードウェアで実現する場合、各実施の形態で説明したように、回路規模を削減できる。また、パリティ生成部をソフトウェアまたはファームウェアで実現する場合には、処理負荷を削減することができる。
　このように、処理回路は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、シンボルマッピング装置１，１ａが有する各機能を実現することができる。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，１ａ　シンボルマッピング装置、１１　送信データ処理部、１２，３２　パリティ付加部、１２Ａ，１２Ｂ，３２Ａ，３２Ｂ　パリティ生成部、１３，３３　シャッフル部、１４　マッピング処理部、１４Ａ，１４Ｂ　マッピング部、２１Ａ，２１Ｂ，２２Ａ，２２Ｂ　ビット抽出部、２３Ａ，２３Ｂ，４３Ａ，４３Ｂ　ルックアップテーブル（ＬＵＴ）。

Claims (4)

  1. 　長さが同じ２つの送信データを受け取り、前記長さが第１の長さの場合はそのまま２つの出力データとし、前記長さが前記第１の長さよりも短い場合には、前記２つの送信データにダミーデータを付加して前記第１の長さの２つの出力データを生成する送信データ処理部と、
    　前記２つの出力データに基づいて、前記送信データにパリティデータが付加された第２の長さの２つのパリティ付き送信データを生成するパリティ付加部と、
    　前記パリティ付加部で生成された前記２つのパリティ付き送信データのそれぞれからマッピング対象のデータである２つの変調用データを抽出する変調用データ抽出部と、
    　前記２つの変調用データを２つのタイムスロットの信号点にマッピングするマッピング処理部と、
    　を備えることを特徴とするシンボルマッピング装置。
  2. 　前記パリティ付加部は、
    　前記２つの出力データの一方に基づいて前記２つのパリティ付き送信データの一方を生成する第１のパリティ生成部と、
    　前記２つの出力データの他方に基づいて前記２つのパリティ付き送信データの他方を生成する第２のパリティ生成部と、
    　を備え、
    　前記第１のパリティ生成部および前記第２のパリティ生成部は、それぞれ、
    　前記出力データから、前記出力データのビット数よりも少ない第１のビット数のデータを抽出して前記第２の長さのパリティ付き送信データの一部のデータとして出力する第１のビット抽出部と、
    　前記出力データから、前記出力データのビット数よりも少ない第２のビット数のデータを抽出する第２のビット抽出部と、
    　前記第２のビット数のデータに基づいて、前記第２の長さのパリティ付き送信データのうち、前記一部のデータ以外の残りのデータを生成するルックアップテーブル回路と、
    　を備えることを特徴とする請求項１に記載のシンボルマッピング装置。
  3. 　前記ルックアップテーブル回路の構成が外部から書き換え可能であることを特徴とする請求項２に記載のシンボルマッピング装置。
  4. 　前記第１の長さと前記第２の長さとが同じであり、かつ前記出力データが前記第１の長さの送信データである場合、
    　前記変調用データ抽出部は、前記２つの変調用データを抽出後、さらに、前記２つの変調用データに基づいてパリティデータを生成し、当該生成したパリティデータを前記２つの変調用データに付加する、
    　ことを特徴とする請求項１から３のいずれか一つに記載のシンボルマッピング装置。
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