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WO2018159342A1 - 固体撮像装置、及び、電子機器 - Google Patents

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WO2018159342A1
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signal
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pixels
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弘二 榎
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present technology relates to a solid-state imaging device and an electronic device, and more particularly, to a solid-state imaging device and an electronic device that can shorten the AD conversion processing time and perform reading at a higher speed.
  • CMOS Complementary Metal Oxide Semiconductor
  • Patent Document 1 discloses a column AD system using correlated double sampling (CDS: Correlated Double Sampling).
  • CDS Correlated Double Sampling
  • Japanese Patent Application Laid-Open No. 2004-228561 discloses a method in which a first pixel in an FD shared pixel block is AD converted, and then a voltage obtained by synthesizing the second pixel by nondestructive readout is AD converted.
  • the present technology has been made in view of such a situation, and is intended to shorten the AD conversion processing time and perform reading at a higher speed.
  • the AD conversion unit includes the first pixel and the second pixel that constitute the AD conversion target shared pixel.
  • the charge-voltage conversion unit of the shared pixel has the first charge from the first photoelectric conversion unit of the first pixel;
  • the second charge from the second photoelectric conversion unit of the second pixel is added.
  • the solid-state imaging device and the electronic apparatus according to one aspect of the present technology may be independent devices or may be internal blocks constituting one device.
  • the AD conversion processing time can be shortened and reading can be performed at a higher speed.
  • Timing chart which shows the timing of AD conversion and FD addition of a conventional system. It is a figure which shows the structural example of the solid-state imaging device of 1st Embodiment. 3 is a timing chart showing timings of AD conversion and FD addition in the first embodiment. It is a timing chart which shows the timing of the addition trigger signal and FD addition in 1st Embodiment. It is a figure which shows the structural example of the solid-state imaging device of 2nd Embodiment. 6 is a timing chart showing timings of AD conversion and FD addition in the second embodiment. It is a timing chart which shows the timing of the addition trigger signal and FD addition in 2nd Embodiment. It is a figure showing an example of composition of electronic equipment carrying a solid imaging device to which this art is applied. It is a figure which shows the usage example of an image sensor.
  • FIG. 1 is a timing chart showing the timing of AD conversion and FD addition in the conventional method.
  • FIG. 1 in a general CMOS image sensor, a column AD method using correlated double sampling (CDS) is adopted, and a floating diffusion (FD: Floating Diffusion) is shared by photodiodes of a plurality of pixels.
  • CDS correlated double sampling
  • FD floating diffusion
  • the ramp wave (Ramp) from the DAC and the VSL signal from the vertical signal line VSL input to the comparator of the AD conversion unit are shown in time series.
  • the time direction is the direction from the left side to the right side in the figure.
  • the transfer transistor of the second pixel when the transfer transistor of the second pixel is turned on, the signal charge QB accumulated in the second photodiode is transferred and detected by the first photodiode already accumulated in the floating diffusion. Is added to the signal charge QA. At this time, in the floating diffusion, a combined charge QAB obtained by combining the signal charges QA and QB detected by the two photodiodes is accumulated.
  • the pixel signal level SB corresponding to the signal charge QB detected by the second photodiode is read out.
  • the combined charge QAB of the signal charges QA and QB detected by the two photodiodes is accumulated in the floating diffusion, the combined charge is here.
  • the pixel signal level SAB corresponding to QAB is read out.
  • the offset component is removed and the true signal component Sab can be obtained.
  • the pixel signal Sb (true signal component Sb) corresponding to the signal charge QB detected by the second photodiode is composed of a composite component Sab (true signal component Sab) and a pixel signal Sa (true signal component Sa). ) To obtain the difference.
  • the comparator compares the signal voltage Vx of the VSL signal input from the vertical signal line (VSL) with the reference voltage Vref by the ramp wave (Ramp). Therefore, an output signal Vco having a level corresponding to the comparison result is output.
  • the reset level Srst is read in the P-phase period, and the comparison operation between the signal voltage Vx and the reference voltage Vref is performed.
  • the output signal Vco is counted.
  • the pixel signal level SA is read in addition to the reset level Srst, the comparison operation between the signal voltage Vx and the reference voltage Vref is performed, and the output signal Vco is counted.
  • the pixel signal level SAB corresponding to the combined charge QAB of the signal charges QA and QB is read, and the comparison operation between the signal voltage Vx and the reference voltage Vref is performed.
  • the output signal Vco is counted.
  • the first row of shared pixels in the same row direction are all subjected to the floating diffusion at the same time.
  • the signal charge QA detected by the first photodiode of the second pixel and the signal charge QB detected by the second photodiode of the second pixel are added (FD addition).
  • the CMOS image sensor 10 is an example of a solid-state imaging device, and captures incident light (image light) from a subject via an optical lens system (not shown), and the amount of incident light imaged on the imaging surface. Is converted into an electrical signal in units of pixels and output as imaging data.
  • the second pixel 132B includes the photodiode 141B and the transfer transistor 142B
  • the third pixel 132C includes the photodiode 141C and the transfer transistor 142C
  • the fourth pixel 132D includes , A photodiode 141D and a transfer transistor 142D.
  • the signal charge accumulated in the photodiode 141 (141B, 141C, 141D) is transferred to the floating diffusion 145 by the transfer transistor 142 (142B, 142C, 142D).
  • the addition trigger signal (the addition trigger signal generation unit 152-j) from the comparison unit 104 (the addition trigger signal generation unit 152-j) is connected to the gate electrode thereof via the trigger signal line 122-j. AT) is input and the on / off operation is controlled.
  • the selection transistor 148 when the floating diffusion 145 is connected to the gate and the selection transistor 148 is turned on, a signal (voltage signal) corresponding to the potential (FD potential) of the floating diffusion 145 is amplified, Output (apply) to the vertical signal line 121-j.
  • the selection transistor 148 the selection signal (SEL) from the vertical scanning unit 103 is input to the gate electrode via the control line 113-2, and the on / off operation is controlled.
  • the selection transistor 148 in the shared pixel 131-ij may be turned on in response to the selection signal (SEL) from the vertical scanning unit 103.
  • the signal output from the shared pixel 131-ij is input to the AD conversion unit 108 (comparing unit 104 constituting the same) via the vertical signal line 121-j.
  • the four pixels constituting the shared pixel 131-ij can be arranged in a Bayer array, for example.
  • the Bayer arrangement means that green (G) G pixels are arranged in a checkered pattern, and in the remaining part, red (R) R pixels and blue (B) B pixels are alternately arranged for each column.
  • the second pixel 132B and the third pixel 132C can be G pixels
  • the first pixel 132A can be an R pixel
  • the fourth pixel 132D can be a B pixel.
  • the AD converter 108 is provided with an ADC (Analog Digital Converter) for each column of the shared pixels 131-ij arranged two-dimensionally in the pixel array unit 102, that is, for each vertical signal line 121-j. An analog signal output for each column from the pixel 131-ij is converted into a digital signal and output.
  • ADC Analog Digital Converter
  • a comparison unit 104 and a counter unit 106 are provided in order to perform AD conversion in the column AD method using correlated double sampling (CDS).
  • CDS correlated double sampling
  • the comparator 104 is provided with a comparator 151-j and an addition trigger signal generator 152-j for each vertical signal line 121-j.
  • the counter unit 106 is provided with a counter 161-j and a restoration unit 162-j for each vertical signal line 121-j.
  • the DAC 105 generates a ramp wave (Ramp) based on the clock signal from the control unit 101 and supplies the ramp wave (Ramp) to the comparison unit 104 (comparator 151-j) via the signal line 112.
  • the comparator 151-j compares the signal voltage Vx of the VSL signal from the vertical signal line 121-j input thereto with the reference voltage Vref of the ramp wave (Ramp) from the DAC 105, and the comparison result is obtained. An output signal Vco of a corresponding level is output.
  • the comparator 151-j when the signal voltage Vx of the VSL signal and the reference voltage Vref of the ramp wave are equal (when crossed), the polarity of the output signal Vco is inverted, for example, the reference voltage Vref is When the signal voltage Vx becomes larger than the signal voltage Vx, the output signal Vco becomes H level, and when the reference voltage Vref becomes equal to or lower than the signal voltage Vx, the output signal Vco becomes L level.
  • the output signal Vco from the comparator 151-j is input to the counter 161-j of the counter unit 106.
  • the counter 161-j counts based on the output signal Vco input thereto, thereby measuring the comparison time from the start of the comparison operation in the comparator 151-j to the end of the comparison operation.
  • the measurement result of the counter 161-j is supplied to the restoration unit 162-j.
  • the AD conversion in the column AD method using correlated double sampling for example, when the first pixel 132A and the second pixel 132B are read out in the shared pixel 131-ij.
  • the AD conversion is performed as follows.
  • the pixel signal level SAB corresponding to the combined charge QAB of the first pixel 132A and the second pixel 132B is read, and the signal voltage of the VSL signal A comparison operation between Vx and the reference voltage Vref of the ramp wave is performed, and the output signal Vco is counted (second AD conversion).
  • the restoration unit 162-j restores data for each pixel 132 constituting the shared pixel 131-ij, and supplies the restored data to the horizontal scanning unit 107. .
  • the digital signal of the pixel signal level SAB at the time of D2 phase readout and the digital signal of the reset level Srst at the time of P phase readout are obtained using the result of the second AD conversion. Is obtained as a digital signal of the true signal component Sab. Further, the digital signal of the true signal component Sb is obtained by taking the difference between the digital signal of the true signal component Sab and the digital signal of the true signal component Sa. Thereby, the data (N-bit digital signal) of the second pixel 132B is restored.
  • the horizontal scanning unit 107 includes a shift register and the like, and the AD conversion unit 108 controls the column address and column scanning of the ADC provided for each vertical signal line 121-j. Under the control of the horizontal scanning unit 107, the digital signal AD-converted by the AD conversion unit 108 is read and output as imaging data (Output).
  • the addition trigger signal generation unit 152-j of the comparison unit 104 includes a NAND circuit 171-j, a NAND circuit 172-j, and a NOT circuit 173-j. Further, the NAND circuit 171-j and the NAND circuit 172-j constitute an RS flip-flop circuit, and the reset signal (nRST) from the control unit 101 is input to the NAND circuit 172-j via the control line 111.
  • the reset signal (nRST) from the control unit 101 is input to the NAND circuit 172-j via the control line 111.
  • the restoration trigger 162-j to the addition trigger signal generation unit 152-j Is supplied with a strobe signal for discriminating between the first AD conversion and the second AD conversion.
  • the addition trigger signal (AT) is transferred to the gate electrode of the transfer transistor 143 or the transfer transistor 144 of the shared pixel 131-ij via the trigger signal line 122-j. Entered. Thereby, in the shared pixel 131-ij, the transfer transistor 143 or the transfer transistor 144 is turned on in response to the addition trigger signal (AT) input to the gate electrode.
  • the shared pixel 131-ij reads out the first pixel 132A and the second pixel 132B and performs AD conversion of column AD method using correlated double sampling (CDS). Is as follows.
  • the timing of the addition is the timing at which the signal voltage Vx of the VSL signal and the reference voltage Vref of the ramp wave intersect (immediately after) in the D1 phase period by AD conversion in the AD conversion unit 108.
  • the FD addition start time can be stopped, so the AD conversion processing time is shortened, resulting in higher speed. It is possible to perform reading.
  • the shared pixel 131 is at the timing (immediately after) the signal voltage Vx of the VSL signal and the reference voltage Vref of the ramp wave intersect in the D1 phase period. Even if the addition of the signal charges (signal charges QA and QB) is started in the floating diffusion 145 of ⁇ ij, there is no problem. For that reason, when the crossing of the voltage to be compared is detected, the digital signal corresponding to the signal charge (for example, the signal charge QA) already stored in the floating diffusion 145 has been determined. This is because it is not necessary to maintain that level.
  • FIG. 3 is a timing chart showing the timing of AD conversion and FD addition in the CMOS image sensor 10 (FIG. 2).
  • the ramp wave (Ramp) from the DAC 105 and the output (VSL signal) of the vertical signal line 121-j input to the comparator 151-j are shown in time series.
  • the direction of time is the direction from the left side to the right side in the figure.
  • the AD for the first pixel 132A and the second pixel 132B is taken as an example of the shared pixel 131-11 connected to the vertical signal line 121-1 among the shared pixels 131-ij. Describes conversion and FD addition. As described above, in the shared pixel 131-11, the floating diffusion 145 is shared by the photodiode 141A of the first pixel 132A and the photodiode 141B of the second pixel 132B.
  • the reset transistor 146 is turned on in response to the reset signal (RST), so that the floating diffusion 145 is reset. Thereby, the reset level Srst is read in the P-phase period from time t11 to time t12.
  • a potential corresponding to the amount of the signal charge QA is generated, amplified by the amplification transistor 147, and then output to the vertical signal line 121-1 by the selection transistor 148.
  • the pixel signal level SA corresponding to the signal charge QA is read in the D1 phase period from time t13 to time t14. Then, by taking the difference between the pixel signal level SA at the time of D1 phase readout and the reset level Srst at the time of P phase readout, the offset component is removed and the true signal component Sa can be obtained.
  • the addition trigger signal generation unit 152-1 constantly monitors the output signal Vco from the comparator 151-1, thereby referring to the signal voltage Vx of the VSL signal and the ramp wave (Ramp) in the D1 phase period.
  • the timing (C1 in the figure) at which the voltage Vref intersects is detected, and the addition trigger signal AT-1 is generated according to the detection result.
  • the addition trigger signal AT-1 is input to the shared pixel 131-11 (the gate electrode of the transfer transistor 143) via the trigger signal line 122-1.
  • the signal charge QB accumulated in the photodiode 141B is transferred to the floating diffusion 145.
  • the addition in the floating diffusion 145 is performed immediately. Therefore, the time between the D1 phase period and the D2 phase period can be reduced by advancing the end time of the FD addition.
  • the D2 settling period cannot be completely eliminated.
  • the D2 settling period (FIG. 3) in the CMOS image sensor 10 (FIG. 3) is not possible. Comparing the period from time t14 to time t15) with the D2 settling period in the conventional method (period from time t4 to time t5 in FIG. 1), it can be seen that the period is significantly shortened. . Then, by shortening the D2 settling period, as a result, it is possible to shorten the AD conversion processing time and perform reading at a higher speed.
  • the pixel signal level SB corresponding to the signal charge QB detected by the photodiode 141B is read.
  • the floating diffusion 145 corresponds to the combined charge QAB.
  • the pixel signal level SAB is read out.
  • the offset component is removed and the true signal component Sab can be obtained.
  • the pixel signal Sb (true signal component Sb) corresponding to the signal charge QB detected by the photodiode 141B is, for example, a combined component Sab (true signal component Sab) and a pixel signal Sa (true signal component Sa). ) To obtain the difference.
  • the comparator 151-1 compares the signal voltage Vx of the VSL signal from the vertical signal line 121-1 with the reference voltage Vref of the ramp wave (Ramp) from the DAC 105. An output signal Vco having a level corresponding to the comparison result is output.
  • FIG. 4 is a timing chart showing the timing of the addition trigger signal and FD addition in the CMOS image sensor 10 (FIG. 2).
  • the addition trigger signal generator 152-j together with the ramp wave (Ramp) from the DAC 105 and the output (VSL signal (VS)) of the vertical signal line 121-j that are input to the comparator 151-j, the addition trigger signal generator 152-j
  • the addition trigger signal (AT) generated by is expressed in time series.
  • the shared pixel 131-11 connected to the vertical signal line 121-1 and the shared pixel 131-12 connected to the vertical signal line 121-2 are an example.
  • the addition trigger signal and FD addition for the first pixel 132A and the second pixel 132B in the shared pixels will be described.
  • the floating diffusion 145 is shared by the photodiode 141A of the first pixel 132A and the photodiode 141B of the second pixel 132B.
  • the reset level Srst is read during the P-phase period
  • the pixel signal level SA is read during the D1-phase period.
  • the output signal Vco from the comparator 151-1 is constantly monitored, and the signal voltage of the VSL signal VS-1 from the vertical signal line 121-1 in the D1 phase period.
  • the timing (C11 in the figure) at which Vx and the reference voltage Vref of the ramp wave (Ramp) from the DAC 105 intersect is detected.
  • the addition trigger signal generation unit 152-1 detects the crossing of the comparison target voltage (C11 in the figure)
  • the level of the addition trigger signal AT-1 changes from the L level to the H level.
  • the signal is switched and input to the shared pixel 131-11 (the gate electrode of the transfer transistor 143) via the trigger signal line 122-1.
  • the signal charge QB accumulated in the photodiode 141B is transferred, and in the floating diffusion 145, the signal charges QA and QB detected by the two photodiodes 141A and 141B are combined.
  • the combined charge QAB is accumulated.
  • the reset level Srst is read during the P-phase period
  • the pixel signal level SA is read during the D1-phase period.
  • the output signal Vco from the comparator 151-2 is constantly monitored, and the signal voltage Vx of the VSL signal VS-2 from the vertical signal line 121-2 in the D1 phase period. And a timing (C12 in the figure) at which the ramp wave (Ramp) reference voltage Vref from the DAC 105 intersects is detected.
  • the addition trigger signal generation unit 152-2 detects the crossing of the comparison target voltage (C12 in the figure)
  • the level of the addition trigger signal AT-2 is changed from the L level to the H level.
  • the signal is switched and input to the shared pixel 131-12 (the gate electrode of the transfer transistor 143) via the trigger signal line 122-2.
  • the signal charge QB accumulated in the photodiode 141B is transferred, and in the floating diffusion 145, the signal charges QA and QB detected by the two photodiodes 141A and 141B are combined.
  • the combined charge QAB is accumulated.
  • the shared pixel 131-11 and the shared pixel 131-12 after the signal voltage Vx of the VSL signal (VS-1, VS-2) and the reference voltage Vref of the ramp wave (Ramp) intersect, Since the addition in the floating diffusion 145 is made immediately, the end time of the FD addition can be advanced and the time between the D1 phase period and the D2 phase period can be reduced.
  • the VSL signal VS-1 from the shared pixel 131-11 and the VSL signal VS-2 from the shared pixel 131-12 have different waveforms depending on the signal level.
  • the crossing of the voltage Vref does not have the same timing (different timings in C11 and C12 in the figure), and the addition trigger signals (AT-1, AT-2) are generated at time t21 and time t22.
  • the timing when it becomes H level is different.
  • the signal charge QB accumulated in the photodiode 141B is added to the signal charge QA already accumulated in the floating diffusion 145 and detected by the photodiode 141A (FD addition). Is different. That is, even with one line in the same row direction, the shared pixel 131-12 is delayed in the FD addition timing compared to the shared pixel 131-11.
  • the pixel signal level SAB corresponding to the combined charge QAB is read in the D2 phase period after the D2 settling period.
  • the D2 settling period here is significantly shortened compared to the D2 settling period in the conventional method (FIG. 1). Further, at time t23 after the end of the D2 phase period, the level of the addition trigger signal (AT-1, AT-2) is switched from the H level to the L level.
  • the AD conversion of the column AD method using correlated double sampling (CDS) when the AD conversion of the column AD method using correlated double sampling (CDS) is performed, the signal voltage Vx of the VSL signal and the ramp wave ( Since the signal charge is added in the floating diffusion of the shared pixel at the timing (immediately after) crossing the reference voltage Vref of (Ramp), the end time of the FD addition is advanced and the D1 phase The time between period and D2 phase period can be reduced. As a result, the AD conversion processing time can be shortened and reading can be performed at higher speed.
  • CDS correlated double sampling
  • the addition trigger signal generation unit 152 is added so that the FD addition is performed in the shared pixel 131 according to the addition trigger signal. Since the function can be realized, reading can be performed at a higher speed while suppressing an increase in the AD conversion circuit scale.
  • the AD conversion processing time of the column AD method can be shortened, the number of stages of the column AD (the number of columns) can be reduced by that amount. This is advantageous in terms of circuit scale and power consumption.
  • FIG. 5 is a diagram illustrating a configuration example of the solid-state imaging device according to the second embodiment.
  • the CMOS image sensor 20 is an example of a solid-state imaging device.
  • the CMOS image sensor 20 of FIG. 5 has many parts configured in the same manner as the CMOS image sensor 10 (FIG. 2) described above, but the configurations of the comparison unit 204 and the DAC 205 are different.
  • the ramp wave is switched from the first ramp wave (Ramp1) to the second ramp wave (Ramp2). Yes.
  • the present technology can take the following configurations.
  • the second ramp wave different from the first ramp wave is sometimes used.
  • the solid-state imaging device according to (6).
  • a pixel array unit in which pixels having photoelectric conversion units are two-dimensionally arranged in a matrix and a column signal line is wired for each column with respect to the matrix arrangement of the pixels;
  • An AD conversion unit for converting a signal output via the column signal line from an analog signal to a digital signal; Pixel sharing in units of a predetermined number of pixels by sharing a charge-voltage conversion unit for converting charges detected by the photoelectric conversion unit into voltage for the photoelectric conversion units of the plurality of pixels Was made,
  • the AD conversion unit according to the first charge detected by the first photoelectric conversion unit of the first pixel among the first pixel and the second pixel constituting the shared pixel to be AD converted
  • the charge-voltage conversion unit of the shared pixel has the first charge from the first photoelectric conversion unit of the first pixel and the second photoelectric conversion unit of the second pixel.
  • CMOS image sensor 101, 201 control unit, 102, 202 pixel array unit, 103, 203 vertical scanning unit, 104, 204 comparison unit, 105, 205 DAC, 106, 206 counter unit, 107, 207 horizontal scanning unit , 108, 208 AD converter, 131, 231 shared pixel, 132A, 232A first pixel, 132B, 232B second pixel, 132C, 232C third pixel, 132D, 232D fourth pixel, 141, 241 photo Diode, 142,242 transfer transistor, 143,243 transfer transistor, 144,244 transfer transistor, 145,245 floating diffusion, 146,246 reset transistor, 147,2 7 amplifying transistor, 148, 248 select transistors, 151 and 251 comparators, 152 and 252 sum the trigger signal generation unit, 161, 261 counters, 162, 262 restorer, 1000 electronics 1001 solid-state imaging device

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本技術は、AD変換の処理時間を短縮して、より高速に読み出しを行うことができるようにする固体撮像装置、及び、電子機器に関する。 光電変換部を有する画素が行列状に２次元配置され、当該画素の行列状の配置に対して列ごとに列信号線が配線される画素アレイ部と、列信号線を介して出力される信号を変換するAD変換部とを備え、複数の画素の光電変換部に対して、電荷電圧変換部を共有することで、所定の数の画素を単位とした画素共有がなされ、AD変換部において、AD変換の対象の共有画素を構成する第１の画素と第２の画素のうち、第１の画素の第１の電荷に応じたデジタル信号が確定したとき、当該共有画素の電荷電圧変換部では、第１の画素からの第１の電荷と、第２の画素からの第２の電荷とを加算する固体撮像装置が提供される。本技術は、例えば、相関二重サンプリング（CDS）を用いたカラムAD方式のCMOSイメージセンサに適用することができる。

Description

固体撮像装置、及び、電子機器
　本技術は、固体撮像装置、及び、電子機器に関し、特に、AD変換の処理時間を短縮して、より高速に読み出しを行うことができるようにした固体撮像装置、及び、電子機器に関する。
　行列状に２次元配置された画素（単位画素）に対し、列ごとにAD変換を行うCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが知られている。
　この種のイメージセンサの撮像速度を改善するための技術として、例えば、特許文献１と特許文献２が提案されている。
　特許文献１には、相関二重サンプリング（CDS：Correlated Double Sampling）を用いたカラムAD方式が開示されている。また、特許文献２には、FD共有画素ブロック内の第１の画素をAD変換した後に、第２の画素を非破壊読み出しで合成した電圧をAD変換する方式が開示されている。
特開２００５－２７８１３５号公報 特開２００６－８０９３７号公報
　ところで、CMOSイメージセンサ等のイメージセンサにおいては、スローモーション撮影の実現や、フォーカルプレーン歪みなどを改善するために、さらなる高速読み出しが求められている。
　本技術はこのような状況に鑑みてなされたものであり、AD変換の処理時間を短縮して、より高速に読み出しを行うことができるようにするものである。
　本技術の一側面の固体撮像装置は、光電変換部を有する画素が行列状に２次元配置され、当該画素の行列状の配置に対して列ごとに列信号線が配線される画素アレイ部と、前記列信号線を介して出力される信号を、アナログ信号からデジタル信号に変換するAD変換部とを備え、複数の前記画素の前記光電変換部に対して、前記光電変換部で検出される電荷を電圧に変換するための電荷電圧変換部を共有することで、所定の数の画素を単位とした画素共有がなされ、前記AD変換部において、AD変換の対象の共有画素を構成する第１の画素と第２の画素のうち、前記第１の画素の第１の光電変換部で検出された第１の電荷に応じたデジタル信号が確定したとき、当該共有画素の電荷電圧変換部では、前記第１の画素の第１の光電変換部からの第１の電荷と、前記第２の画素の第２の光電変換部からの第２の電荷とを加算する固体撮像装置である。
　本技術の一側面の電子機器は、光電変換部を有する画素が行列状に２次元配置され、当該画素の行列状の配置に対して列ごとに列信号線が配線される画素アレイ部と、前記列信号線を介して出力される信号を、アナログ信号からデジタル信号に変換するAD変換部とを備え、複数の前記画素の前記光電変換部に対して、前記光電変換部で検出される電荷を電圧に変換するための電荷電圧変換部を共有することで、所定の数の画素を単位とした画素共有がなされ、前記AD変換部において、AD変換の対象の共有画素を構成する第１の画素と第２の画素のうち、前記第１の画素の第１の光電変換部で検出された第１の電荷に応じたデジタル信号が確定したとき、当該共有画素の電荷電圧変換部では、前記第１の画素の第１の光電変換部からの第１の電荷と、前記第２の画素の第２の光電変換部からの第２の電荷とを加算する固体撮像装置を搭載した電子機器である。
　本技術の一側面の固体撮像装置及び電子機器においては、AD変換部において、AD変換の対象の共有画素を構成する第１の画素と第２の画素のうち、第１の画素の第１の光電変換部で検出された第１の電荷に応じたデジタル信号が確定したとき、当該共有画素の電荷電圧変換部で、第１の画素の第１の光電変換部からの第１の電荷と、第２の画素の第２の光電変換部からの第２の電荷とが加算される。
　本技術の一側面の固体撮像装置及び電子機器は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。
　本技術の一側面によれば、AD変換の処理時間を短縮して、より高速に読み出しを行うことができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
従来方式のAD変換とFD加算のタイミングを示すタイミングチャートである。 第１の実施の形態の固体撮像装置の構成例を示す図である。 第１の実施の形態におけるAD変換とFD加算のタイミングを示すタイミングチャートである。 第１の実施の形態における加算トリガ信号とFD加算のタイミングを示すタイミングチャートである。 第２の実施の形態の固体撮像装置の構成例を示す図である。 第２の実施の形態におけるAD変換とFD加算のタイミングを示すタイミングチャートである。 第２の実施の形態における加算トリガ信号とFD加算のタイミングを示すタイミングチャートである。 本技術を適用した固体撮像装置を搭載した電子機器の構成例を示す図である。 イメージセンサの使用例を示す図である。
　以下、図面を参照しながら本技術の実施の形態について説明する。なお、説明は以下の順序で行うものとする。
１．本技術の概要
２．第１の実施の形態：基本構成
３．第２の実施の形態：２つのRAMP波を用いた構成
４．変形例
５．電子機器の構成
６．イメージセンサの使用例
＜１．本技術の概要＞
（従来方式）
　図１は、従来方式のAD変換とFD加算のタイミングを示すタイミングチャートである。
　図１には、一般的なCMOSイメージセンサにおいて、相関二重サンプリング（CDS）を用いたカラムAD方式を採用するとともに、複数の画素のフォトダイオードで、フローティングディフュージョン（FD：Floating Diffusion）を共有した画素共有がなされている場合のAD変換とFD加算のタイミングを示している。
　なお、図１の説明では、その説明の都合上、FD共有画素ブロック内で、フローティングディフュージョンを共有している画素を、第１の画素、第２の画素と称し、第１のフォトダイオード、第２のフォトダイオードをそれぞれ有しているものとする。
　また、相関二重サンプリング（CDS）を用いたカラムAD方式のAD変換部の比較器には、DAC(Digital to Analog Converter)からのランプ波（Ramp）と、共有画素に接続された垂直信号線（VSL）からのVSL信号が入力され、比較されるものとする。
　図１においては、AD変換部の比較器に入力される、DACからのランプ波（Ramp）と、垂直信号線VSLからのVSL信号が時系列で表されている。また、図１において、時間の方向は、図中の左側から右側に向かう方向とされる。
　時刻t1において、共有画素のリセットトランジスタがオン状態になることで、共有画素のフローティングディフュージョンが、リセットされる。これにより、時刻t1から時刻t2までのP相期間において、リセットレベルSrstが読み出される。
　次に、時刻t2から時刻t3までのD1セトリング期間の後に、第１の画素の転送トランジスタがオン状態になることで、第１のフォトダイオードに蓄積された信号電荷QAに応じた画素信号Saが、フローティングディフュージョンに転送される。そして、このフローティングディフュージョンでは、信号電荷QAの量に応じた電位が発生され、共有画素の増幅トランジスタ及び選択トランジスタによって、垂直信号線VSLに出力（印加）される。
　これにより、時刻t3から時刻t4までのD1相期間において、信号電荷QAに応じた画素信号レベルSAが読み出される。そして、D1相の読み出し時の画素信号レベルSAと、P相の読み出し時のリセットレベルSrstとの差分をとることで、オフセット成分が取り除かれ、真の信号成分Saを得ることができる。
　次に、時刻t4から時刻t5までのD2セトリング期間の後に、第２の画素の第２のフォトダイオードに蓄積された信号電荷QBを読み出す際には、フローティングディフュージョンに対し、リセットトランジスタによるリセットをかけずに、第２のフォトダイオードからの信号電荷QBが読み出される。
　すなわち、第２の画素の転送トランジスタがオン状態になることで、第２のフォトダイオードに蓄積されていた信号電荷QBが転送され、既にフローティングディフュージョンに蓄積されている、第１のフォトダイオードで検出された信号電荷QAと足し合わされる。このとき、フローティングディフュージョンでは、２つのフォトダイオードにより検出された信号電荷QA，QBを合成した合成電荷QABが蓄積された状態となる。
　このように、第１の画素における第１のフォトダイオードにより検出された信号電荷QAと、第２の画素における第２のフォトダイオードにより検出された信号電荷QBとが、フローティングディフュージョンにて加算され、第１の画素と第２の画素の２画素分の信号電荷量が蓄積された状態となる。そして、このフローティングディフュージョンでは、合成電荷QABの電荷量に応じた電位が発生され、増幅トランジスタ及び選択トランジスタによって、垂直信号線（VSL）に出力（印加）される。
　その後、時刻t5から時刻t6までのD2相期間においては、第２のフォトダイオードにより検出された信号電荷QBに応じた画素信号レベルSBが読み出される。ただし、その際には、上述したように、フローティングディフュージョンには、２つのフォトダイオードにより検出された信号電荷QA，QBの合成電荷QABが蓄積された状態となっているので、ここでは、合成電荷QABに応じた画素信号レベルSABが読み出される。
　そのため、D2相の読み出し時の画素信号レベルSABと、P相の読み出し時のリセットレベルSrstとの差分をとることで、オフセット成分が取り除かれ、真の信号成分Sabを得ることができる。また、第２のフォトダイオードにより検出された信号電荷QBに応じた画素信号Sb（真の信号成分Sb）は、合成成分Sab（真の信号成分Sab）と、画素信号Sa（真の信号成分Sa）との差分をとることで得られる。
　ここで、AD変換部においては、比較器によって、そこに入力される、垂直信号線（VSL）からのVSL信号の信号電圧Vxと、ランプ波（Ramp）による参照電圧Vrefとの比較動作が行われ、その比較結果に応じたレベルの出力信号Vcoが出力される。
　具体的には、比較器においては、VSL信号の信号電圧Vxと、ランプ波の参照電圧Vrefとが等しくなったとき（図中のＣ１やＣ２等の交差したとき）、出力信号Vcoの極性が反転され、例えば、参照電圧Vrefが信号電圧Vxよりも大きくなる場合に、出力信号VcoがHレベルとなり、参照電圧Vrefが信号電圧Vx以下となる場合には、出力信号VcoがLレベルとなる。この比較器からの出力信号Vcoは、後段のカウンタによりカウントされる。
　このようにして、相関二重サンプリング（CDS）を用いたカラムAD方式では、P相期間において、リセットレベルSrstが読み出され、その信号電圧Vxと、参照電圧Vrefとの比較動作が行われ、その出力信号Vcoがカウントされる。また、D1相期間においては、リセットレベルSrstに加えて、画素信号レベルSAが読み出され、その信号電圧Vxと、参照電圧Vrefとの比較動作が行われ、その出力信号Vcoがカウントされる。
　さらに、D2相期間においては、リセットレベルSrstに加えて、信号電荷QA，QBの合成電荷QABに応じた画素信号レベルSABが読み出され、その信号電圧Vxと、参照電圧Vrefとの比較動作が行われ、その出力信号Vcoがカウントされる。
　ここで、一般的なCMOSイメージセンサによる従来方式においては、時刻t3から時刻t4までのD1相期間の後に、同一の行方向の１ラインの共有画素ごとに、一斉に、フローティングディフュージョンで、第１の画素の第１のフォトダイオードで検出された信号電荷QAと、第２の画素の第２のフォトダイオードで検出された信号電荷QBとが足し合わされる（FD加算される）。
　そのため、一般的なCMOSイメージセンサによる従来方式においては、FD加算を開始するまでにある程度の時間を要し、さらなる高速読み出しが求められている。
　そこで、本技術では、FD加算を開始するまでの時間に着目して、当該FD加算の開始時刻を可能な限りはやめるようにすることで、AD変換の処理時間が短縮されるようにして、より高速に読み出しを行うことが可能になるような提案を行うものとする。以下、具体的な実施の形態を参照しながら、本技術の内容について説明する。
＜２．第１の実施の形態＞
（固体撮像装置の構成）
　図２は、第１の実施の形態の固体撮像装置の構成例を示す図である。
　CMOSイメージセンサ１０は、固体撮像装置の一例であって、光学レンズ系（不図示）を介して被写体からの入射光（像光）を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して撮像データとして出力する。
　図２において、CMOSイメージセンサ１０は、制御部１０１、画素アレイ部１０２、垂直走査部１０３、比較部１０４、DAC１０５、カウンタ部１０６、及び水平走査部１０７から構成される。また、比較部１０４とカウンタ部１０６によって、AD変換部１０８が構成される。
　制御部１０１は、CMOSイメージセンサ１０の各部の動作を制御する。
　また、制御部１０１は、垂直同期信号、水平同期信号、及びマスタクロック信号等の各種の信号に基づいて、垂直走査部１０３、比較部１０４、及びDAC１０５などの動作の基準となるクロック信号や制御信号を生成する。制御部１０１は、生成したクロック信号や制御信号を、垂直走査部１０３、比較部１０４、及びDAC１０５などに出力する。
　画素アレイ部１０２には、複数の画素（単位画素）が行列状に２次元状配置される。画素アレイ部１０２において、各画素は、光電変換部としてのフォトダイオード（PD：Photodiode）と、画素トランジスタを有して構成される。
　ここで、画素アレイ部１０２においては、複数の画素のフォトダイオードに対して、寄生容量を持った拡散層であるフローティングディフュージョン（FD）を共有することで、所定の数の画素を単位とした画素共有がなされている。
　例えば、画素アレイ部１０２において、共有画素１３１のｉ行ｊ列を、共有画素１３１－ｉｊで表せば、垂直信号線１２１－１には、共有画素１３１－１１、共有画素１３１－２１、・・・、共有画素１３１－ｉ１が接続される。これらの共有画素１３１は、フローティングディフュージョン（FD）を、４つの画素（のフォトダイオード）で共有した構成となる。
　また、垂直信号線１２１－２には、共有画素１３１－１２、共有画素１３１－２２、・・・、共有画素１３１－ｉ２が接続され、これらの共有画素１３１は、フローティングディフュージョン（FD）を、４つの画素（のフォトダイオード）で共有した構成となる。
　すなわち、画素アレイ部１０２において、垂直信号線１２１－ｊに接続される共有画素１３１－ｉｊは、FD共有画素ブロックとして、フローティングディフュージョン（FD）を、４つの画素（のフォトダイオード）で共有した４画素共有として構成される。
　共有画素１３１－ｉｊにおいて、４つの画素のうち、第１の画素１３２Ａは、フォトダイオード１４１Ａを有し、転送トランジスタ１４２Ａによって、信号電荷が、フローティングディフュージョン１４５に転送される。ただし、転送トランジスタ１４２Ａにおいては、そのゲート電極に、制御線１１３－１を介して垂直走査部１０３からの転送信号（TRG）が入力され、オン／オフの動作が制御される。
　また、４つの画素のうち、第２の画素１３２Ｂは、フォトダイオード１４１Ｂと転送トランジスタ１４２Ｂを有し、第３の画素１３２Ｃは、フォトダイオード１４１Ｃと転送トランジスタ１４２Ｃを有し、第４の画素１３２Ｄは、フォトダイオード１４１Ｄと転送トランジスタ１４２Ｄを有する。
　第２の画素１３２Ｂ乃至第４の画素１３２Ｄにおいても、転送トランジスタ１４２（１４２Ｂ，１４２Ｃ，１４２Ｄ）によって、フォトダイオード１４１（１４１Ｂ，１４１Ｃ，１４１Ｄ）に蓄積された信号電荷が、フローティングディフュージョン１４５に転送される。
　なお、第２の画素１３２Ｂのフォトダイオード１４１Ｂに蓄積された信号電荷を、フローティングディフュージョン１４５に転送するに際して、転送トランジスタ１４２Ｂだけでなく、転送トランジスタ１４３もオン状態になる必要がある。
　同様にまた、第４の画素１３２Ｄのフォトダイオード１４１Ｄに蓄積された信号電荷を、フローティングディフュージョン１４５に転送する際には、転送トランジスタ１４２Ｄだけでなく、転送トランジスタ１４４もオン状態になる必要がある。
　ここでは詳細は後述するが、転送トランジスタ１４３，１４４においては、そのゲート電極に、トリガ信号線１２２－ｊを介して比較部１０４（の加算トリガ信号生成部１５２－ｊ）からの加算トリガ信号（AT）が入力され、オン／オフの動作が制御される。
　また、共有画素１３１－ｉｊにおいては、リセットトランジスタ１４６が、制御線１１３－１を介して入力される垂直走査部１０３からのリセット信号（RST）に応じてオン／オフの動作を行うことで、フローティングディフュージョン１４５がリセットされる。フローティングディフュージョン１４５では、共有画素１３１－ｉｊの各フォトダイオード１４１（１４１Ａ，１４１Ｂ，１４１Ｃ，１４１Ｄ）からの信号電荷の量に応じた電位（FD電位）が得られる。
　増幅トランジスタ１４７においては、そのゲートに、フローティングディフュージョン１４５が接続され、選択トランジスタ１４８がオン状態となるときに、フローティングディフュージョン１４５の電位（FD電位）に対応した信号（電圧信号）を増幅して、垂直信号線１２１－ｊに出力（印加）する。ただし、選択トランジスタ１４８においては、そのゲート電極に、制御線１１３－２を介して垂直走査部１０３からの選択信号（SEL）が入力され、オン／オフの動作が制御される。
　すなわち、垂直信号線１２１－ｊには、多数の共有画素１３１－ｉｊ（を構成する画素１３２）が接続されているが、処理対象の共有画素１３１－ｉｊ（を構成する画素１３２）を選択するためには、垂直走査部１０３からの選択信号（SEL）に応じて、処理対象の共有画素１３１－ｉｊ（を構成する画素１３２）における選択トランジスタ１４８をオン状態とすればよい。
　共有画素１３１－ｉｊから出力される信号は、垂直信号線１２１－ｊを介して、AD変換部１０８（を構成する比較部１０４）に入力される。
　なお、共有画素１３１－ｉｊを構成する４つの画素は、例えば、ベイヤー配列となるように配置することができる。ここで、ベイヤー配列とは、緑（G）のG画素が市松状に配され、残った部分に、赤（R）のR画素と、青（B）のB画素とが一列ごとに交互に配される配列パターンである。具体的には、第２の画素１３２Ｂと第３の画素１３２Ｃを、G画素とし、第１の画素１３２Ａを、R画素とし、第４の画素１３２Ｄを、B画素とすることができる。
　AD変換部１０８は、画素アレイ部１０２に２次元状に配置された共有画素１３１－ｉｊの列ごとに、すなわち、垂直信号線１２１－ｊごとに、ADC(Analog Digital Converter)が設けられ、共有画素１３１－ｉｊから列ごとに出力されるアナログ信号を、デジタル信号に変換して出力する。
　AD変換部１０８においては、相関二重サンプリング（CDS）を用いたカラムAD方式でのAD変換を行うために、比較部１０４とカウンタ部１０６が設けられる。
　比較部１０４には、垂直信号線１２１－ｊごとに、比較器１５１－ｊと加算トリガ信号生成部１５２－ｊが設けられる。また、カウンタ部１０６には、垂直信号線１２１－ｊごとに、カウンタ１６１－ｊと復元部１６２－ｊが設けられる。
　なお、DAC１０５は、制御部１０１からのクロック信号に基づいて、ランプ波（Ramp）を生成し、信号線１１２を介して比較部１０４（の比較器１５１－ｊ）にそれぞれ供給する。
　比較器１５１－ｊは、そこに入力される、垂直信号線１２１－ｊからのVSL信号の信号電圧Vxと、DAC１０５からのランプ波（Ramp）の参照電圧Vrefとを比較し、その比較結果に応じたレベルの出力信号Vcoを出力する。
　例えば、比較器１５１－ｊにおいては、VSL信号の信号電圧Vxとランプ波の参照電圧Vrefとが等しくなったとき（交差したとき）、出力信号Vcoの極性が反転され、例えば、参照電圧Vrefが信号電圧Vxよりも大きくなる場合に、出力信号VcoがHレベルとなり、参照電圧Vrefが信号電圧Vx以下となる場合には、出力信号VcoがLレベルとなる。
　比較器１５１－ｊからの出力信号Vcoは、カウンタ部１０６のカウンタ１６１－ｊに入力される。カウンタ１６１－ｊは、そこに入力される出力信号Vcoに基づいて、カウントを行うことで、比較器１５１－ｊでの比較動作の開始から比較動作の終了までの比較時間を計測する。カウンタ１６１－ｊでの計測結果は、復元部１６２－ｊに供給される。
　ここで、相関二重サンプリング（CDS）を用いたカラムAD方式でのAD変換として、例えば、共有画素１３１－ｉｊにおいて、第１の画素１３２Ａと第２の画素１３２Ｂの読み出しが行われる場合には、次のように、AD変換が行われる。
　すなわち、P相期間において、リセットレベルSrstが読み出され、そのVSL信号の信号電圧Vxと、ランプ波の参照電圧Vrefとの比較動作が行われ、その出力信号Vcoがカウントされる。また、D1相期間においては、リセットレベルSrstに加えて、第１の画素１３２Ａの画素信号レベルSAが読み出され、そのVSL信号の信号電圧Vxと、ランプ波の参照電圧Vrefとの比較動作が行われ、その出力信号Vcoがカウントされる（１回目のAD変換）。
　さらに、D2相期間においては、リセットレベルSrstに加えて、例えば、第１の画素１３２Ａと第２の画素１３２Ｂの合成電荷QABに応じた画素信号レベルSABが読み出され、そのVSL信号の信号電圧Vxと、ランプ波の参照電圧Vrefとの比較動作が行われ、その出力信号Vcoがカウントされる（２回目のAD変換）。
　復元部１６２－ｊは、カウンタ１６１－ｊからの計測結果に基づいて、共有画素１３１－ｉｊを構成する画素１３２ごとのデータを復元し、その復元されたデータを、水平走査部１０７に供給する。
　ここでは、例えば、共有画素１３１－ｉｊにおいて、第１の画素１３２Ａと第２の画素１３２Ｂの読み出しが行われ、相関二重サンプリング（CDS）を用いたカラムAD方式のAD変換が行われた場合には、次のように、復元処理が行われる。
　すなわち、第１の画素１３２Ａのデータとしては、１回目のAD変換の結果を用いて、D1相の読み出し時の画素信号レベルSAのデジタル信号と、P相の読み出し時のリセットレベルSrstのデジタル信号との差分をとることで、真の信号成分Saのデジタル信号が得られる。これにより、第１の画素１３２Ａのデータ（Nビットのデジタル信号）が復元される。
　また、第２の画素１３２Ｂのデータとしては、２回目のAD変換の結果を用いて、D2相の読み出し時の画素信号レベルSABのデジタル信号と、P相の読み出し時のリセットレベルSrstのデジタル信号との差分をとることで、真の信号成分Sabのデジタル信号が得られる。そして、さらに、真の信号成分Sabのデジタル信号と、真の信号成分Saのデジタル信号との差分をとることで、真の信号成分Sbのデジタル信号が得られる。これにより、第２の画素１３２Ｂのデータ（Nビットのデジタル信号）が復元される。
　水平走査部１０７は、シフトレジスタ等から構成され、AD変換部１０８で、垂直信号線１２１－ｊごとに設けられるADCの列アドレスや列走査などの制御を行う。この水平走査部１０７による制御によって、AD変換部１０８でAD変換されたデジタル信号が読み出され、撮像データ（Output）として出力される。
　ここで、AD変換部１０８において、比較部１０４の加算トリガ信号生成部１５２－ｊは、NAND回路１７１－ｊ、NAND回路１７２－ｊ、及びNOT回路１７３－ｊから構成される。また、NAND回路１７１－ｊとNAND回路１７２－ｊは、RSフリップフロップ回路を構成し、NAND回路１７２－ｊには、制御部１０１からのリセット信号（nRST）が制御線１１１を介して入力される。
　このRSフリップフロップ回路によって、比較器１５１－ｊからの出力信号Vcoを監視して、D1相期間において、VSL信号の信号電圧Vxと、ランプ波（Ramp）の参照電圧Vrefとの交差が検出されたとき、加算トリガ信号（AT）のレベルが変化するようにする（例えば、加算トリガ信号（AT）のレベルが、LレベルからHレベルに変化するようにする）。
　なお、垂直信号線１２１－ｊに接続される共有画素１３１－ｉｊごとに、加算トリガ信号（AT）のレベルが変化するタイミングが異なるため、復元部１６２－ｊから加算トリガ信号生成部１５２－ｊに対しては、１回目のAD変換と２回目のAD変換を判別するためのストローブ信号が供給される。
　加算トリガ信号（AT）は、NOT回路１７３－ｊによって、論理レベルが反転された後、トリガ信号線１２２－ｊを介して、共有画素１３１－ｉｊの転送トランジスタ１４３又は転送トランジスタ１４４のゲート電極に入力される。これにより、共有画素１３１－ｉｊにおいて、転送トランジスタ１４３又は転送トランジスタ１４４は、そのゲート電極に入力される加算トリガ信号（AT）に応じてオン状態になる。
　このとき、例えば、共有画素１３１－ｉｊにおいて、第１の画素１３２Ａと第２の画素１３２Ｂの読み出しが行われ、相関二重サンプリング（CDS）を用いたカラムAD方式のAD変換が行われる場合には、次のようになる。
　すなわち、加算トリガ信号生成部１５２－ｊからの加算トリガ信号（AT）に応じて、フローティングディフュージョン１４５では、第１の画素１３２Ａのフォトダイオード１４１Ａにより検出された信号電荷QAと、第２の画素１３２Ｂのフォトダイオード１４１Ｂにより検出された信号電荷QBとが加算され、その合成電荷QABが蓄積された状態となる。
　このように、共有画素１３１－ｉｊにおいては、加算トリガ信号生成部１５２－ｊからの加算トリガ信号（AT）に応じて、フローティングディフュージョン１４５にて、２つの画素のフォトダイオードにより検出された信号電荷が加算されるため、加算のタイミングが、AD変換部１０８でのAD変換にて、D1相期間に、VSL信号の信号電圧Vxとランプ波の参照電圧Vrefとが交差した（直後の）タイミングとなる。
　そのため、D1相期間の後にFD加算していた従来方式（図１）と比べて、FD加算の開始時刻をはやめることができるため、AD変換の処理時間が短縮され、その結果として、より高速に読み出しを行うことが可能となる。
　なお、上述したように、AD変換部１０８でのAD変換にて、D1相期間に、VSL信号の信号電圧Vxとランプ波の参照電圧Vrefとが交差した（直後の）タイミングで、共有画素１３１－ｉｊのフローティングディフュージョン１４５にて、信号電荷（信号電荷QA，QB）の加算を開始したとしても、問題はない。その理由であるが、比較対象の電圧の交差が検出された時点で、既に、先にフローティングディフュージョン１４５に蓄積されている信号電荷（例えば、信号電荷QA）に応じたデジタル信号は、確定しているため、そのレベルを保持する必要はないからである。
　次に、図３及び図４を参照して、図２のCMOSイメージセンサ１０において、AD変換の処理時間が短縮される理由について説明する。
（AD変換とFD加算のタイミング）
　図３は、CMOSイメージセンサ１０（図２）における、AD変換とFD加算のタイミングを示すタイミングチャートである。
　図３においては、比較器１５１－ｊに入力される、DAC１０５からのランプ波（Ramp）と、垂直信号線１２１－ｊの出力（VSL信号）とが時系列で表されている。また、図３において、時間の方向は、図中の左側から右側に向かう方向とされる。
　なお、図３の説明では、共有画素１３１－ｉｊのうち、垂直信号線１２１－１に接続される共有画素１３１－１１を一例にして、第１の画素１３２Ａと第２の画素１３２ＢについてのAD変換とFD加算を説明する。上述したように、共有画素１３１－１１においては、第１の画素１３２Ａのフォトダイオード１４１Ａと、第２の画素１３２Ｂのフォトダイオード１４１Ｂに対し、フローティングディフュージョン１４５が共有されている。
　時刻t11において、リセット信号（RST）に応じて、リセットトランジスタ１４６がオン状態になることで、フローティングディフュージョン１４５が、リセットされる。これにより、時刻t11から時刻t12までのP相期間において、リセットレベルSrstが読み出される。
　次に、時刻t12から時刻t13までのD1セトリング期間の後に、第１の画素１３２Ａにおける転送トランジスタ１４２Ａがオン状態になることで、フォトダイオード１４１Ａに蓄積された信号電荷QAに応じた画素信号Saが、フローティングディフュージョン１４５に転送される。
　このとき、フローティングディフュージョン１４５では、信号電荷QAの量に応じた電位が発生され、増幅トランジスタ１４７により増幅された後に、選択トランジスタ１４８によって、垂直信号線１２１－１に出力される。
　これにより、時刻t13から時刻t14までのD1相期間において、信号電荷QAに応じた画素信号レベルSAが読み出される。そして、D1相の読み出し時の画素信号レベルSAと、P相の読み出し時のリセットレベルSrstとの差分をとることで、オフセット成分が取り除かれ、真の信号成分Saを得ることができる。
　P相期間とD1相期間においては、AD変換部１０８の比較器１５１－１によって、垂直信号線１２１－１からのVSL信号の信号電圧Vxと、DAC１０５からのランプ波（Ramp）の参照電圧Vrefとの比較動作が行われ、その比較結果に応じたレベルの出力信号Vcoが出力される。
　このとき、加算トリガ信号生成部１５２－１は、比較器１５１－１からの出力信号Vcoを常時監視することで、D1相期間において、VSL信号の信号電圧Vxと、ランプ波（Ramp）の参照電圧Vrefとが交差するタイミング（図中のＣ１）を検出し、その検出結果に応じて、加算トリガ信号AT-1を生成する。
　この加算トリガ信号AT-1は、トリガ信号線１２２－１を介して、共有画素１３１－１１（の転送トランジスタ１４３のゲート電極）に入力される。これにより、共有画素１３１－１１においては、フォトダイオード１４１Ｂに蓄積されていた信号電荷QBが、フローティングディフュージョン１４５に転送される。
　その結果として、フローティングディフュージョン１４５においては、フォトダイオード１４１Ｂで検出された信号電荷QBが、既に蓄積されている、フォトダイオード１４１Ａで検出された信号電荷QAと足し合わされる。すなわち、フローティングディフュージョン１４５では、２つのフォトダイオード１４１Ａ，１４１Ｂにより検出された信号電荷QA，QBを合成した合成電荷QABが蓄積された状態となる。
　このように、CMOSイメージセンサ１０（図２）では、VSL信号の信号電圧Vxとランプ波（Ramp）の参照電圧Vrefとが交差した後、即時に、フローティングディフュージョン１４５での加算がなされるようにしているため、FD加算の終了時刻を前倒しして、D1相期間とD2相期間との間の時間を減らすことができる。
　また、DAC１０５からのランプ波（Ramp）のリセットにも、ある程度の時間を要するため、D2セトリング期間を完全になくすことはできないが、CMOSイメージセンサ１０（図２）でのD2セトリング期間（図３の時刻t14から時刻t15までの期間）を、従来方式でのD2セトリング期間（図１の時刻t4から時刻t5までの期間）と比較すれば、その期間が、大幅に短縮されていることが分かる。そして、D2セトリング期間が短縮されることで、結果として、AD変換の処理時間を短縮して、より高速に読み出しを行うことが可能となる。
　次に、時刻t15から時刻t16までのD2相期間においては、フォトダイオード１４１Ｂにより検出された信号電荷QBに応じた画素信号レベルSBが読み出される。ただし、フローティングディフュージョン１４５には、２つのフォトダイオード１４１Ａ，１４１Ｂにより検出された信号電荷QA，QBを合成した合成電荷QABが蓄積された状態となっているので、ここでは、合成電荷QABに応じた画素信号レベルSABが読み出される。
　そのため、D2相の読み出し時の画素信号レベルSABと、P相の読み出し時のリセットレベルSrstとの差分をとることで、オフセット成分が取り除かれ、真の信号成分Sabを得ることができる。また、フォトダイオード１４１Ｂにより検出された信号電荷QBに応じた画素信号Sb（真の信号成分Sb）は、例えば、合成成分Sab（真の信号成分Sab）と、画素信号Sa（真の信号成分Sa）との差分をとることで得られる。
　D2相期間においても、比較器１５１－１によって、垂直信号線１２１－１からのVSL信号の信号電圧Vxと、DAC１０５からのランプ波（Ramp）の参照電圧Vrefとの比較動作が行われ、その比較結果に応じたレベルの出力信号Vcoが出力される。
（加算トリガ信号とFD加算のタイミング）
　図４は、CMOSイメージセンサ１０（図２）における、加算トリガ信号とFD加算のタイミングを示すタイミングチャートである。
　図４においては、比較器１５１－ｊに入力される、DAC１０５からのランプ波（Ramp）と、垂直信号線１２１－ｊの出力（VSL信号（VS））とともに、加算トリガ信号生成部１５２－ｊにより生成される加算トリガ信号（AT）が時系列で表されている。
　なお、図４の説明では、共有画素１３１－ｉｊのうち、垂直信号線１２１－１に接続される共有画素１３１－１１と、垂直信号線１２１－２に接続される共有画素１３１－１２を一例にして、それらの共有画素における第１の画素１３２Ａと第２の画素１３２Ｂについての加算トリガ信号とFD加算を説明する。
　また、共有画素１３１－１１と共有画素１３１－１２においては、第１の画素１３２Ａのフォトダイオード１４１Ａと、第２の画素１３２Ｂのフォトダイオード１４１Ｂに対し、フローティングディフュージョン１４５が共有されている。
　上述したように、共有画素１３１－１１においては、P相期間に、リセットレベルSrstが読み出され、D1相期間に、画素信号レベルSAが読み出される。
　ここで、加算トリガ信号生成部１５２－１においては、比較器１５１－１からの出力信号Vcoが常時監視され、D1相期間において、垂直信号線１２１－１からのVSL信号VS-1の信号電圧Vxと、DAC１０５からのランプ波（Ramp）の参照電圧Vrefとが交差するタイミング（図中のＣ１１）が検出される。
　そして、時刻t21において、加算トリガ信号生成部１５２－１によって、比較対象の電圧の交差（図中のＣ１１）が検出されたとき、加算トリガ信号AT-1のレベルが、LレベルからHレベルに切り替えられ、トリガ信号線１２２－１を介して、共有画素１３１－１１（の転送トランジスタ１４３のゲート電極）に入力される。
　これにより、共有画素１３１－１１においては、フォトダイオード１４１Ｂに蓄積されていた信号電荷QBが転送され、フローティングディフュージョン１４５では、２つのフォトダイオード１４１Ａ，１４１Ｂにより検出された信号電荷QA，QBを合成した合成電荷QABが蓄積された状態となる。
　一方で、共有画素１３１－１２においても、P相期間に、リセットレベルSrstが読み出され、D1相期間に、画素信号レベルSAが読み出される。
　また、加算トリガ信号生成部１５２－２においては、比較器１５１－２からの出力信号Vcoが常時監視され、D1相期間において、垂直信号線１２１－２からのVSL信号VS-2の信号電圧Vxと、DAC１０５からのランプ波（Ramp）の参照電圧Vrefとが交差するタイミング（図中のＣ１２）が検出される。
　そして、時刻t22において、加算トリガ信号生成部１５２－２によって、比較対象の電圧の交差（図中のＣ１２）が検出されたとき、加算トリガ信号AT-2のレベルが、LレベルからHレベルに切り替えられ、トリガ信号線１２２－２を介して、共有画素１３１－１２（の転送トランジスタ１４３のゲート電極）に入力される。
　これにより、共有画素１３１－１２においては、フォトダイオード１４１Ｂに蓄積されていた信号電荷QBが転送され、フローティングディフュージョン１４５では、２つのフォトダイオード１４１Ａ，１４１Ｂにより検出された信号電荷QA，QBを合成した合成電荷QABが蓄積された状態となる。
　このように、共有画素１３１－１１と共有画素１３１－１２においては、VSL信号（VS-1，VS-2）の信号電圧Vxと、ランプ波（Ramp）の参照電圧Vrefとが交差した後、即時に、フローティングディフュージョン１４５での加算がなされるようにしているため、FD加算の終了時刻を前倒しして、D1相期間とD2相期間との間の時間を減らすことができる。
　このとき、共有画素１３１－１１からのVSL信号VS-1と、共有画素１３１－１２からのVSL信号VS-2とでは、信号のレベルに応じて波形が異なるため、ランプ波（Ramp）の参照電圧Vrefとが交差するのが同一のタイミングとならず（図中のＣ１１とＣ１２とで異なるタイミングとなる）、時刻t21と時刻t22とで、加算トリガ信号（AT-1，AT-2）が、Hレベルとなるタイミングが異なっている。
　すなわち、共有画素１３１ごとに、フォトダイオード１４１Ｂに蓄積されていた信号電荷QBを、既にフローティングディフュージョン１４５に蓄積されている、フォトダイオード１４１Ａで検出された信号電荷QAと足し合わせる（FD加算する）タイミングが異なっている。つまり、同一の行方向の１ラインであっても、共有画素１３１－１２は、共有画素１３１－１１と比べて、FD加算のタイミングが遅れている。
　その後、共有画素１３１－１１と共有画素１３１－１２においては、D2セトリング期間の後に、D2相期間において、合成電荷QABに応じた画素信号レベルSABが読み出される。
　なお、ここでのD2セトリング期間は、従来方式でのD2セトリング期間（図１）と比べて、その期間が大幅に短縮されることは、先に述べた通りである。また、D2相期間が終了した後の時刻t23に、加算トリガ信号（AT-1，AT-2）のレベルが、HレベルからLレベルに切り替わる。
　以上のように、第１の実施の形態においては、相関二重サンプリング（CDS）を用いたカラムAD方式のAD変換を行う際に、D1相期間に、VSL信号の信号電圧Vxとランプ波（Ramp）の参照電圧Vrefとが交差した（直後の）タイミングで、共有画素のフローティングディフュージョンにて、信号電荷の加算が行われるようにしているため、FD加算の終了時刻を前倒しして、D1相期間とD2相期間との間の時間を減らすことができる。その結果として、AD変換の処理時間を短縮して、より高速に読み出しを行うことができる。
　また、第１の実施の形態では、基本的に、加算トリガ信号生成部１５２を追加して、共有画素１３１で、加算トリガ信号に応じて、FD加算がなされるようにすることで、上述した機能を実現できるため、AD変換の回路規模が増大することを抑制しつつ、より高速に読み出しを行うことができる。
　さらに、仮に、読み出しの高速化が要件にない場合でも、カラムAD方式のAD変換の処理時間を短縮できれば、その分だけ、カラムADの段数（カラム数）を削減できるため、結果として、例えば、回路規模や消費電力などの面で有利となる。
＜３．第２の実施の形態＞
（固体撮像装置の構成）
　図５は、第２の実施の形態の固体撮像装置の構成例を示す図である。
　CMOSイメージセンサ２０は、固体撮像装置の一例である。図５のCMOSイメージセンサ２０においては、上述したCMOSイメージセンサ１０（図２）と同様に構成される部分が多いが、比較部２０４とDAC２０５の構成が異なっている。
　すなわち、図２のDAC１０５では、１種類のランプ波（Ramp）を出力していたが、図５のDAC２０５は、２種類のランプ波（Ramp1，Ramp2）を生成して、信号線２１２－１，２１２－２を介して、比較部２０４の比較器２５１－ｊにそれぞれ供給している点が異なる。また、図５の比較部２０４では、DAC２０５からの２種類のランプ波（Ramp1，Ramp2）に対応するために、その構成が、図２の比較部１０４の構成と異なっている。
　図５の比較部２０４では、比較器２５１－ｊと加算トリガ信号生成部２５２－ｊのほかに、ランプ波の切り替え用のトランジスタ２７４－ｊと、トランジスタ２７５－ｊが追加されている。換言すれば、トランジスタ２７４－ｊと、トランジスタ２７５－ｊによって、ランプ波切り替え回路を構成している。
　トランジスタ２７４－ｊと、トランジスタ２７５－ｊが、そのゲート電極に入力される信号に応じて、オン／オフの動作を行うことで、D1相期間において、垂直信号線２２１－ｊからのVSL信号の信号電圧Vxと、DAC２０５からの第１ランプ波（Ramp1）の参照電圧Vrefとが交差するタイミングで、比較器２５１－ｊに入力されるランプ波が、第１ランプ波（Ramp1）から、第２ランプ波（Ramp2）に切り替えられる。
　すなわち、AD変換部２０８においては、P相期間とD1相期間に、第１ランプ波（Ramp1）を用いたAD変換（１回目のAD変換）が行われる一方で、D2相期間には、第２ランプ波（Ramp2）を用いたAD変換（２回目のAD変換）が行われることになる。
　また、AD変換部２０８において、比較部２０４の加算トリガ信号生成部２５２－ｊは、図２の加算トリガ信号生成部１５２－ｊと同様に構成される。すなわち、加算トリガ信号生成部２５２－ｊは、RSフリップフロップ回路としてのNAND回路２７１－ｊ及びNAND回路２７２－ｊと、NOT回路２７３－ｊから構成される。
　加算トリガ信号生成部２５２－ｊにおいては、RSフリップフロップ回路によって、比較器２５１－ｊからの出力信号Vcoが常時監視され、D1相期間において、VSL信号の信号電圧Vxと、第１ランプ波（Ramp1）の参照電圧Vrefとの交差が検出されたとき、加算トリガ信号（AT）のレベルが切り替えられる。
　なお、図５において、上述した比較部２０４とDAC２０５以外の構成、すなわち、制御部２０１、画素アレイ部２０２、垂直走査部２０３、カウンタ部２０６、及び水平走査部２０７の構成は、図２に示した制御部１０１、画素アレイ部１０２、垂直走査部１０３、カウンタ部１０６、及び水平走査部１０７の構成と基本的に同様とされるため、その説明は省略する。
　次に、図６及び図７を参照して、図５のCMOSイメージセンサ２０において、AD変換の処理時間が短縮される理由について説明する。
（AD変換とFD加算のタイミング）
　図６は、CMOSイメージセンサ２０（図５）における、AD変換とFD加算のタイミングを示すタイミングチャートである。
　図６においては、比較器２５１－ｊに入力される、DAC２０５からの２種類のランプ波（Ramp1，Ramp2）と、垂直信号線２２１－ｊの出力（VSL信号）とが時系列で表されている。また、図６においても、時間の方向は、図中の左側から右側に向かう方向とされる。
　なお、図６の説明では、共有画素２３１－ｉｊのうち、垂直信号線２２１－１に接続される共有画素２３１－１１を一例にして、第１の画素２３２Ａと第２の画素２３２Ｂについての加算トリガ信号とFD加算を説明する。また、共有画素２３１－１１においては、第１の画素２３２Ａのフォトダイオード２４１Ａと、第２の画素２３２Ｂのフォトダイオード２４１Ｂに対し、フローティングディフュージョン２４５が共有されている。
　共有画素２３１－１１においては、P相期間に、リセットレベルSrstが読み出され、D1相期間に、画素信号レベルSAが読み出される。
　P相期間とD1相期間においては、AD変換部２０８の比較器２５１－１によって、垂直信号線２２１－１からのVSL信号の信号電圧Vxと、DAC２０５からの第１ランプ波（Ramp1）の参照電圧Vrefとの比較動作が行われ、その比較結果に応じたレベルの出力信号Vcoが出力される。
　このとき、加算トリガ信号生成部２５２－１においては、比較器２５１－１からの出力信号Vcoが常時監視され、D1相期間において、VSL信号VS-1の信号電圧Vxと、第１ランプ波（Ramp1）の参照電圧Vrefとが交差するタイミング（図中のＣ１）が検出される。
　そして、比較対象の電圧の交差（図中のＣ１）が検出されたとき、加算トリガ信号AT-1のレベルが、Hレベルに切り替えられ、トリガ信号線２２２－１を介して、共有画素２３１－１１（の転送トランジスタ２４３のゲート電極）に入力される。
　これにより、共有画素２３１－１１においては、フォトダイオード２４１Ｂに蓄積されていた信号電荷QBが転送され、フローティングディフュージョン２４５では、２つのフォトダイオード２４１Ａ，２４１Ｂにより検出された信号電荷QA，QBを合成した合成電荷QABが蓄積された状態となる。
　そして、フローティングディフュージョン２４５での加算を開始した後であって、D2相期間においては、合成電荷QABに応じた画素信号レベルSABが読み出される。
　ここで、D1相期間において、比較対象の電圧の交差（図中のＣ１）が検出されたとき、ランプ波が、第１ランプ波（Ramp1）から、第２ランプ波（Ramp2）に切り替えられている。
　そのため、D2相期間においては、比較器２５１－１によって、垂直信号線２２１－１からのVSL信号の信号電圧Vxと、DAC２０５からの第２ランプ波（Ramp2）の参照電圧Vrefとの比較動作が行われ、その比較結果に応じたレベルの出力信号Vcoが出力される。
　このように、D1相期間においては、第１の画素２３２Ａから得られるVSL信号に対し、第１ランプ波（Ramp1）を用いて比較（１回目のAD変換）を行い、VSL信号の信号電圧Vxと第１ランプ波（Ramp1）の参照電圧Vrefとが交差したときに、即時に、第１の画素２３２Ａと第２の画素２３２Ｂの信号電荷のFD加算が開始されるようにする。また、この交差のタイミングで、ランプ波が、第１ランプ波（Ramp1）から、第２ランプ波（Ramp2）に切り替えられる。
　そして、D2相期間においては、ランプ波が、第１ランプ波（Ramp1）から第２ランプ波（Ramp2）に切り替えられているため、第１の画素２３２Ａと第２の画素２３２Ｂから得られるVSL信号に対し、第２ランプ波（Ramp2）を用いて比較（２回目のAD変換）が行われるようにする。
　これにより、FD加算の終了時刻を前倒しするだけでなく、D2相期間にてランプ波（Ramp2）を用いることで、D1相期間とD2相期間との間の時間をさらに減らすことができる。
　なお、この例では、第１ランプ波（Ramp1）と第２ランプ波（Ramp2）とを切り替える例を説明したが、フローティングディフュージョン２４５での加算時間が、十分に短い場合には、第１ランプ波（Ramp1）と第２ランプ波（Ramp2）とをオーバーラップさせるようにしてもよい。
（加算トリガ信号とFD加算のタイミング）
　図７は、CMOSイメージセンサ２０（図５）における、加算トリガ信号とFD加算のタイミングを示すタイミングチャートである。
　図７においては、比較器２５１－ｊに入力される、DAC２０５からの２種類のランプ波（Ramp1，Ramp2）と、垂直信号線２２１－ｊの出力（VSL信号（VS））とともに、加算トリガ信号生成部２５２－ｊにより生成される加算トリガ信号（AT）が時系列で表されている。
　なお、図７の説明では、共有画素２３１－ｉｊのうち、垂直信号線２２１－１に接続される共有画素２３１－１１と、垂直信号線２２１－２に接続される共有画素２３１－１２を一例にして、それらの共有画素における第１の画素２３２Ａと第２の画素２３２Ｂについての加算トリガ信号とFD加算を説明する。
　また、共有画素２３１－１１と共有画素２３１－１２においては、第１の画素２３２Ａのフォトダイオード２４１Ａと、第２の画素２３２Ｂのフォトダイオード２４１Ｂに対し、フローティングディフュージョン２４５が共有されている。
　共有画素２３１－１１においては、P相期間に、リセットレベルSrstが読み出され、D1相期間に、画素信号レベルSAが読み出される。
　ここで、P相期間とD1相期間においては、AD変換部２０８の比較器２５１－１によって、垂直信号線２２１－１からのVSL信号の信号電圧Vxと、DAC２０５からの第１ランプ波（Ramp1）の参照電圧Vrefとの比較動作が行われ、その比較結果に応じたレベルの出力信号Vcoが出力される。
　また、加算トリガ信号生成部２５２－１においては、比較器２５１－１からの出力信号Vcoが常時監視され、D1相期間において、VSL信号VS-1の信号電圧Vxと、第１ランプ波（Ramp1）の参照電圧Vrefとが交差するタイミング（図中のＣ１１）が検出される。
　そして、時刻t41において、加算トリガ信号生成部２５２－１によって、比較対象の電圧の交差（図中のＣ１１）が検出されたとき、加算トリガ信号AT-1のレベルが、LレベルからHレベルに切り替えられ、トリガ信号線２２２－１を介して、共有画素２３１－１１（の転送トランジスタ２４３のゲート電極）に入力される。
　これにより、共有画素２３１－１１においては、フォトダイオード２４１Ｂに蓄積されていた信号電荷QBが転送され、フローティングディフュージョン２４５では、２つのフォトダイオード２４１Ａ，２４１Ｂにより検出された信号電荷QA，QBを合成した合成電荷QABが蓄積された状態となる。
　一方で、共有画素２３１－１２においても、P相期間に、リセットレベルSrstが読み出され、D1相期間に、画素信号レベルSAが読み出される。
　ここで、P相期間とD1相期間においては、AD変換部２０８の比較器２５１－２によって、垂直信号線２２１－２からのVSL信号の信号電圧Vxと、DAC２０５からの第１ランプ波（Ramp1）の参照電圧Vrefとの比較動作が行われ、その比較結果に応じたレベルの出力信号Vcoが出力される。
　また、加算トリガ信号生成部２５２－２においては、比較器２５１－２からの出力信号Vcoが常時監視され、D1相期間において、VSL信号VS-2の信号電圧Vxと、第１ランプ波（Ramp1）の参照電圧Vrefとが交差するタイミング（図中のＣ１２）が検出される。
　そして、時刻t42において、加算トリガ信号生成部２５２－２によって、比較対象の電圧の交差（図中のＣ１２）が検出されたとき、加算トリガ信号AT-2のレベルが、LレベルからHレベルに切り替えられ、トリガ信号線２２２－２を介して、共有画素２３１－１２（の転送トランジスタ２４３のゲート電極）に入力される。
　これにより、共有画素２３１－１２においては、フォトダイオード２４１Ｂに蓄積されていた信号電荷QBが転送され、フローティングディフュージョン２４５では、２つのフォトダイオード２４１Ａ，２４１Ｂにより検出された信号電荷QA，QBを合成した合成電荷QABが蓄積された状態となる。
　このように、共有画素２３１－１１と共有画素２３１－１２においては、VSL信号（VS-1，VS-2）の信号電圧Vxと、第１ランプ波（Ramp1）の参照電圧Vrefとが交差（図中のＣ１１，Ｃ１２）した後、即時に、フローティングディフュージョン２４５での加算がなされるようにしているため、FD加算の終了時刻を前倒しして、AD変換の処理時間を短縮することができる。
　このとき、共有画素２３１－１１からのVSL信号VS-1と、共有画素２３１－１２からのVSL信号VS-2とでは、信号のレベルに応じて波形が異なるため、第１ランプ波（Ramp1）の参照電圧Vrefとが交差するのが同一のタイミングとならず（図中のＣ１１とＣ１２とで異なるタイミングとなる）、時刻t41と時刻t42とで、加算トリガ信号（AT-1，AT-2）が、Hレベルとなるタイミングが異なっている。
　そして、共有画素２３１－１１と共有画素２３１－１２とでは、フローティングディフュージョン２４５での加算を開始した後に、D2相期間において、画素信号レベルSABが読み出される。
　ただし、比較器２５１－１と比較器２５１－２においては、D1相期間において、VSL信号の信号電圧Vxと、第１ランプ波（Ramp1）の参照電圧Vrefとが交差するタイミング（図中のＣ１１，Ｃ１２）で、ランプ波切り替え回路によって、入力されるランプ波が、第１ランプ波（Ramp1）から、第２ランプ波（Ramp2）に切り替えられる。
　すなわち、比較器２５１－１と比較器２５１－２では、P相期間とD1相期間に、第１ランプ波（Ramp1）を用いたAD変換（１回目のAD変換）が行われる一方で、D2相期間には、第２ランプ波（Ramp2）を用いたAD変換（２回目のAD変換）が行われることになる。
　このように、比較器２５１－１においては、D2相期間において、共有画素２３１－１１の第１の画素２３２Ａと第２の画素２３２Ｂから得られるVSL信号VS-1に対し、第１ランプ波（Ramp1）ではなく、第２ランプ波（Ramp2）を用いて比較を行うことで、D1相期間とD2相期間との間の時間を削減して、AD変換の処理時間をさらに短縮することができる。
　同様にまた、比較器２５１－２においても、D2相期間において、共有画素２３１－１２の第１の画素２３２Ａと第２の画素２３２Ｂから得られるVSL信号VS-2に対し、第２ランプ波（Ramp2）を用いて比較を行うことで、D1相期間とD2相期間との間の時間を削減して、AD変換の処理時間をさらに短縮することができる。
　以上のように、第２の実施の形態においては、相関二重サンプリング（CDS）を用いたカラムAD方式のAD変換を行う際に、D1相期間に、VSL信号の信号電圧Vxと第１ランプ波（Ramp1）の参照電圧Vrefとが交差した（直後の）タイミングで、FD加算が行われるようにするとともに、第１ランプ波（Ramp1）を第２ランプ波（Ramp2）に切り替えて、D2相期間では、第２ランプ波（Ramp2）を用いたAD変換が行われるようにしている。そのため、D1相期間とD2相期間との間の時間をさらに減らすことができる。その結果として、AD変換の処理時間を短縮して、より高速に読み出しを行うことができる。
＜４．変形例＞
　上述した説明では、共有画素１３１－ｉｊで、フローティングディフュージョン１４５を共有する画素１３２（のフォトダイオード１４１）が、４画素共有となる場合を説明したが、４画素共有に限らず、例えば、２画素共有や８画素共有など、共有する画素の数は任意である。
　また、上述した説明では、共有画素１３１－ｉｊにおいて、フローティングディフュージョン１４５で、第１の画素１３２Ａのフォトダイオード１４１Ａの信号電荷QAと、第２の画素１３２Ｂのフォトダイオード１４１Ｂの信号電荷QBとが加算される場合を説明したが、第３の画素１３２Ｃと第４の画素１３２Ｄのフォトダイオードの信号電荷など、他の画素のフォトダイオードで検出される信号電荷が加算されるようにしてもよい。さらに、３以上のフォトダイオードの信号電荷がFD加算されるようにしてもよい。
　また、上述した説明では、第２の実施の形態として、ランプ波切り替え回路によって、２種類のランプ波（Ramp1，Ramp2）を切り替える例を説明したが、実装に応じて、３種類以上のランプ波が用いられるようにしてもよい。
＜５．電子機器の構成＞
　図８は、本技術を適用した固体撮像装置を有する電子機器の構成例を示すブロック図である。
　電子機器１０００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
　電子機器１０００は、固体撮像装置１００１、DSP回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、操作部１００６、及び、電源部１００７から構成される。また、電子機器１０００において、DSP回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、操作部１００６、及び電源部１００７は、バスライン１００８を介して相互に接続されている。
　固体撮像装置１００１は、上述したCMOSイメージセンサ１０（図２）又はCMOSイメージセンサ２０（図５）に対応しており、各共有画素１３１（共有画素２３１）で行われるFD加算が、AD変換の際に得られる加算トリガ信号（AT）に応じて行われる。
　DSP回路１００２は、固体撮像装置１００１から供給される信号を処理するカメラ信号処理回路である。DSP回路１００２は、固体撮像装置１００１からの信号を処理して得られる画像データを出力する。フレームメモリ１００３は、DSP回路１００２により処理された画像データを、フレーム単位で一時的に保持する。
　表示部１００４は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置１００１で撮像された動画又は静止画を表示する。記録部１００５は、固体撮像装置１００１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
　操作部１００６は、ユーザによる操作に従い、電子機器１０００が有する各種の機能についての操作指令を出力する。電源部１００７は、DSP回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、及び、操作部１００６の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　電子機器１０００は、以上のように構成される。本技術は、以上説明したように、固体撮像装置１００１に適用される。具体的には、CMOSイメージセンサ１０（図２）又はCMOSイメージセンサ２０（図５）は、固体撮像装置１００１に適用することができる。固体撮像装置１００１に本技術を適用することで、各共有画素１３１（共有画素２３１）で行われるFD加算が、AD変換の際に得られる加算トリガ信号（AT）に応じて行われるため、AD変換の処理時間を短縮して、より高速に読み出しを行うことができる。
＜６．イメージセンサの使用例＞
　図９は、本技術を適用した固体撮像装置の使用例を示す図である。
　CMOSイメージセンサ１０又はCMOSイメージセンサ２０は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。すなわち、図９に示すように、鑑賞の用に供される画像を撮影する鑑賞の分野だけでなく、例えば、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、又は、農業の分野などにおいて用いられる装置でも、CMOSイメージセンサ１０又はCMOSイメージセンサ２０を使用することができる。
　具体的には、鑑賞の分野において、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置（例えば、図８の電子機器１０００）で、CMOSイメージセンサ１０又はCMOSイメージセンサ２０を使用することができる。
　交通の分野において、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置で、CMOSイメージセンサ１０又はCMOSイメージセンサ２０を使用することができる。
　家電の分野において、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、CMOSイメージセンサ１０又はCMOSイメージセンサ２０を使用することができる。また、医療・ヘルスケアの分野において、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置で、CMOSイメージセンサ１０又はCMOSイメージセンサ２０を使用することができる。
　セキュリティの分野において、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置で、CMOSイメージセンサ１０又はCMOSイメージセンサ２０を使用することができる。また、美容の分野において、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置で、CMOSイメージセンサ１０又はCMOSイメージセンサ２０を使用することができる。
　スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置で、CMOSイメージセンサ１０又はCMOSイメージセンサ２０を使用することができる。また、農業の分野において、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置で、CMOSイメージセンサ１０又はCMOSイメージセンサ２０を使用することができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本技術は、以下のような構成をとることができる。
（１）
　光電変換部を有する画素が行列状に２次元配置され、当該画素の行列状の配置に対して列ごとに列信号線が配線される画素アレイ部と、
　前記列信号線を介して出力される信号を、アナログ信号からデジタル信号に変換するAD変換部と
　を備え、
　複数の前記画素の前記光電変換部に対して、前記光電変換部で検出される電荷を電圧に変換するための電荷電圧変換部を共有することで、所定の数の画素を単位とした画素共有がなされ、
　前記AD変換部において、AD変換の対象の共有画素を構成する第１の画素と第２の画素のうち、前記第１の画素の第１の光電変換部で検出された第１の電荷に応じたデジタル信号が確定したとき、当該共有画素の電荷電圧変換部では、前記第１の画素の第１の光電変換部からの第１の電荷と、前記第２の画素の第２の光電変換部からの第２の電荷とを加算する
　固体撮像装置。
（２）
　前記AD変換部によるAD変換の方式は、相関二重サンプリング（CDS：Correlated Double Sampling）を用いたカラムAD方式であって、
　前記AD変換部において、前記第１の画素のD相の読み出し時に、前記列信号線を介して入力される信号の信号電圧と、外部からの参照電圧とが交差するタイミングで、前記電荷電圧変換部では、前記第１の電荷と前記第２の電荷とを加算する
　前記（１）に記載の固体撮像装置。
（３）
　前記信号電圧と前記参照電圧とが交差するタイミングに応じた加算トリガ信号を生成するトリガ生成部をさらに備え、
　前記電荷電圧変換部では、前記加算トリガ信号に応じて、前記第１の電荷と前記第２の電荷とを加算する
　前記（２）に記載の固体撮像装置。
（４）
　前記列信号線に接続される前記共有画素ごとに、前記電荷電圧変換部での前記第１の電荷と前記第２の電荷との加算のタイミングが異なる
　前記（２）又は（３）に記載の固体撮像装置。
（５）
　前記AD変換部において、前記信号電圧と比較される前記参照電圧は、１種類のランプ波から得られる
　前記（２）乃至（４）のいずれかに記載の固体撮像装置。
（６）
　前記AD変換部において、前記信号電圧と比較される前記参照電圧は、複数種類のランプ波から得られる
　前記（２）乃至（４）のいずれかに記載の固体撮像装置。
（７）
　前記AD変換部において、P相の読み出し時と、前記第１の画素のD相の読み出し時には、第１のランプ波が用いられ、前記第１の画素と前記第２の画素のD相の読み出し時には、前記第１のランプ波と異なる第２のランプ波が用いられる
　前記（６）に記載の固体撮像装置。
（８）
　光電変換部を有する画素が行列状に２次元配置され、当該画素の行列状の配置に対して列ごとに列信号線が配線される画素アレイ部と、
　前記列信号線を介して出力される信号を、アナログ信号からデジタル信号に変換するAD変換部と
　を備え、
　複数の前記画素の前記光電変換部に対して、前記光電変換部で検出される電荷を電圧に変換するための電荷電圧変換部を共有することで、所定の数の画素を単位とした画素共有がなされ、
　前記AD変換部において、AD変換の対象の共有画素を構成する第１の画素と第２の画素のうち、前記第１の画素の第１の光電変換部で検出された第１の電荷に応じたデジタル信号が確定したとき、当該共有画素の電荷電圧変換部では、前記第１の画素の第１の光電変換部からの第１の電荷と、前記第２の画素の第２の光電変換部からの第２の電荷とを加算する
　固体撮像装置
　を搭載した電子機器。
　１０，２０　CMOSイメージセンサ，　１０１，２０１　制御部，　１０２，２０２　画素アレイ部，　１０３，２０３　垂直走査部，　１０４，２０４　比較部，　１０５，２０５　DAC，　１０６，２０６　カウンタ部，　１０７，２０７　水平走査部，　１０８，２０８　AD変換部，　１３１，２３１　共有画素，　１３２Ａ，２３２Ａ　第１の画素，　１３２Ｂ，２３２Ｂ　第２の画素，　１３２Ｃ，２３２Ｃ　第３の画素，　１３２Ｄ，２３２Ｄ　第４の画素，　１４１，２４１　フォトダイオード，　１４２，２４２　転送トランジスタ，　１４３，２４３　転送トランジスタ，　１４４，２４４　転送トランジスタ，　１４５，２４５　フローティングディフュージョン，　１４６，２４６　リセットトランジスタ，　１４７，２４７　増幅トランジスタ，　１４８，２４８　選択トランジスタ，　１５１，２５１　比較器，　１５２，２５２　加算トリガ信号生成部，　１６１，２６１　カウンタ，　１６２，２６２　復元部，　１０００　電子機器，　１００１　固体撮像装置

Claims (8)

  1. 　光電変換部を有する画素が行列状に２次元配置され、当該画素の行列状の配置に対して列ごとに列信号線が配線される画素アレイ部と、
    　前記列信号線を介して出力される信号を、アナログ信号からデジタル信号に変換するAD変換部と
    　を備え、
    　複数の前記画素の前記光電変換部に対して、前記光電変換部で検出される電荷を電圧に変換するための電荷電圧変換部を共有することで、所定の数の画素を単位とした画素共有がなされ、
    　前記AD変換部において、AD変換の対象の共有画素を構成する第１の画素と第２の画素のうち、前記第１の画素の第１の光電変換部で検出された第１の電荷に応じたデジタル信号が確定したとき、当該共有画素の電荷電圧変換部では、前記第１の画素の第１の光電変換部からの第１の電荷と、前記第２の画素の第２の光電変換部からの第２の電荷とを加算する
    　固体撮像装置。
  2. 　前記AD変換部によるAD変換の方式は、相関二重サンプリング（CDS：Correlated Double Sampling）を用いたカラムAD方式であって、
    　前記AD変換部において、前記第１の画素のD相の読み出し時に、前記列信号線を介して入力される信号の信号電圧と、外部からの参照電圧とが交差するタイミングで、前記電荷電圧変換部では、前記第１の電荷と前記第２の電荷とを加算する
    　請求項１に記載の固体撮像装置。
  3. 　前記信号電圧と前記参照電圧とが交差するタイミングに応じた加算トリガ信号を生成するトリガ生成部をさらに備え、
    　前記電荷電圧変換部では、前記加算トリガ信号に応じて、前記第１の電荷と前記第２の電荷とを加算する
    　請求項２に記載の固体撮像装置。
  4. 　前記列信号線に接続される前記共有画素ごとに、前記電荷電圧変換部での前記第１の電荷と前記第２の電荷との加算のタイミングが異なる
    　請求項２に記載の固体撮像装置。
  5. 　前記AD変換部において、前記信号電圧と比較される前記参照電圧は、１種類のランプ波から得られる
    　請求項４に記載の固体撮像装置。
  6. 　前記AD変換部において、前記信号電圧と比較される前記参照電圧は、複数種類のランプ波から得られる
    　請求項４に記載の固体撮像装置。
  7. 　前記AD変換部において、P相の読み出し時と、前記第１の画素のD相の読み出し時には、第１のランプ波が用いられ、前記第１の画素と前記第２の画素のD相の読み出し時には、前記第１のランプ波と異なる第２のランプ波が用いられる
    　請求項６に記載の固体撮像装置。
  8. 　光電変換部を有する画素が行列状に２次元配置され、当該画素の行列状の配置に対して列ごとに列信号線が配線される画素アレイ部と、
    　前記列信号線を介して出力される信号を、アナログ信号からデジタル信号に変換するAD変換部と
    　を備え、
    　複数の前記画素の前記光電変換部に対して、前記光電変換部で検出される電荷を電圧に変換するための電荷電圧変換部を共有することで、所定の数の画素を単位とした画素共有がなされ、
    　前記AD変換部において、AD変換の対象の共有画素を構成する第１の画素と第２の画素のうち、前記第１の画素の第１の光電変換部で検出された第１の電荷に応じたデジタル信号が確定したとき、当該共有画素の電荷電圧変換部では、前記第１の画素の第１の光電変換部からの第１の電荷と、前記第２の画素の第２の光電変換部からの第２の電荷とを加算する
    　固体撮像装置
    　を搭載した電子機器。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014135645A (ja) * 2013-01-10 2014-07-24 Canon Inc 固体撮像装置及びその駆動方法
JP2016015695A (ja) * 2014-07-03 2016-01-28 キヤノン株式会社 撮像装置及びその制御方法
WO2016129408A1 (ja) * 2015-02-13 2016-08-18 ソニー株式会社 イメージセンサ、読み出し制御方法、および電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014135645A (ja) * 2013-01-10 2014-07-24 Canon Inc 固体撮像装置及びその駆動方法
JP2016015695A (ja) * 2014-07-03 2016-01-28 キヤノン株式会社 撮像装置及びその制御方法
WO2016129408A1 (ja) * 2015-02-13 2016-08-18 ソニー株式会社 イメージセンサ、読み出し制御方法、および電子機器

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