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WO2018151025A1 - コンデンサ - Google Patents

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WO2018151025A1
WO2018151025A1 PCT/JP2018/004519 JP2018004519W WO2018151025A1 WO 2018151025 A1 WO2018151025 A1 WO 2018151025A1 JP 2018004519 W JP2018004519 W JP 2018004519W WO 2018151025 A1 WO2018151025 A1 WO 2018151025A1
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capacitor
metal
porous
substrate
dielectric layer
Prior art date
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PCT/JP2018/004519
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French (fr)
Inventor
喜樹 植田
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
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    • H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer

Definitions

  • the present invention relates to a capacitor.
  • Patent Document 1 has a conductive metal base material having a porous portion, a dielectric layer located on the porous portion, and an upper electrode located on the dielectric layer.
  • Patent Document 2 discloses a capacitor in which a capacitor structure having a porous metal sintered body, a dielectric layer, and an upper electrode is formed on a substrate.
  • the bonding interface between the porous portion (high porosity portion) and the support portion that supports the porous portion is only the bottom surface of the porous portion, and the porous structure tends to collapse at a portion away from the bonding interface. If the porous structure collapses, the electrode will short-circuit and will not function as a capacitor.
  • the capacitor of Patent Document 2 has a capacitor structure having a porous metal sintered body, a dielectric layer, and an upper electrode formed in a recess formed in advance on a substrate made of glass, ceramics, silicon, or the like.
  • the substrate has a relatively small linear expansion coefficient
  • the porous metal sintered body has a relatively large linear expansion coefficient. Therefore, there is a large difference between the linear expansion coefficients of the two.
  • the above substrate does not have ductility and malleability. Therefore, in the metal powder firing process to obtain a porous metal sintered body, the large stress at the metal powder / substrate interface that occurs when the temperature is lowered from the high temperature during sintering cannot be relieved, and peeling occurs at the interface. In some cases, mechanical destruction such as cracks may occur. Further, even when peeling, cracking, or the like does not occur, warping of the substrate due to a difference in linear expansion coefficient can occur.
  • an object of the present invention is to provide a capacitor that has a high capacitance and that is less likely to warp due to suppression of cracks.
  • the present inventors have provided a support part that supports the porous part not only on the bottom surface of the porous part, but also on the side surface, and further, a material that constitutes the support part, By reducing the difference in the coefficient of linear expansion of the material constituting the porous part, it is possible to suppress the occurrence of cracks, warpage, etc., even when the porous part enabling high capacitance is used.
  • the headline, the present invention has been reached.
  • the present invention includes a porous part, A dielectric layer located on the porous portion; A capacitor having an upper electrode located on the dielectric layer, Furthermore, it has a support part, and the support part supports at least a part of the bottom surface and the side surface of the porous part, A capacitor in which a difference between a linear expansion coefficient of the porous portion and a linear expansion coefficient of the support portion is within 8 ppm / K is provided.
  • a capacitor comprising a porous part, a support part that supports the porous part, a dielectric layer located on the porous part, and an upper electrode located on the dielectric layer
  • the support part that supports the porous part supports the bottom and side surfaces of the porous part, and further reduces the difference between the linear expansion coefficient of the support part and the linear expansion coefficient of the support part, thereby generating cracks, warping, etc. Can be suppressed.
  • FIG. 1 is a schematic cross-sectional view of a capacitor 1 in one embodiment of the present invention.
  • FIG. 2 is a schematic plan view of the support portion 3 of the capacitor 1 shown in FIG.
  • FIG. 3 is a schematic cross-sectional view of the capacitance forming portion 2 of the capacitor 1 shown in FIG.
  • FIG. 4 is a schematic cross-sectional view for explaining a method of manufacturing the capacitor 1 shown in FIGS.
  • FIG. 5 is a schematic cross-sectional view for explaining a method of manufacturing the capacitor 1 shown in FIGS.
  • FIG. 6 is a schematic cross-sectional view for explaining a method of manufacturing the capacitor 1 shown in FIGS.
  • FIG. 7 is a schematic cross-sectional view for explaining a method of manufacturing the capacitor 1 shown in FIGS.
  • FIG. 1 is a schematic cross-sectional view of a capacitor 1 in one embodiment of the present invention.
  • FIG. 2 is a schematic plan view of the support portion 3 of the capacitor 1 shown in FIG.
  • FIG. 3 is
  • FIG. 8 is a schematic cross-sectional view for explaining a method of manufacturing the capacitor 1 shown in FIGS.
  • FIG. 9 is a schematic cross-sectional view for explaining a method of manufacturing the capacitor 1 shown in FIGS.
  • FIG. 10 is a schematic plan view of a support portion according to another aspect of the present invention.
  • FIG. 11 is a schematic plan view of a support portion according to still another aspect of the present invention.
  • FIG. 12 is a schematic plan view of a support portion according to still another aspect of the present invention.
  • FIG. 13 is a schematic cross-sectional view for explaining the method for manufacturing the capacitor of Example 3.
  • FIG. 14 is a schematic cross-sectional view for explaining the method for manufacturing the capacitor of Example 3.
  • FIG. 15 is a schematic cross-sectional view for explaining the method for manufacturing the capacitor of Example 3.
  • FIG. 16 is a schematic cross-sectional view for explaining the method for manufacturing the capacitor of Example 3.
  • FIG. 17 is a schematic cross-sectional view for explaining the method for manufacturing the capacitor of Example 3.
  • FIG. 18 is a schematic cross-sectional view of a capacitor of a comparative example.
  • FIG. 1 is a cross-sectional view of the capacitor 1 of the present embodiment
  • FIG. 2 is a plan view of the support portion 3
  • FIG. 3 is an enlarged cross-sectional view of the capacitance forming portion 2.
  • the capacitor 1 of the present embodiment includes a capacitance forming portion 2 and a support portion 3 that supports the capacitance forming portion 2.
  • the support part 3 includes a metal substrate 4 and side walls 5.
  • the side wall 5 is provided so as to surround the periphery of the capacitance forming unit 2.
  • the capacitance forming part 2 is formed in the cavity 6, and the porous part 8 and the support part 3 functioning as the lower electrode, the dielectric layer 9 located on the lower electrode, and the dielectric layer 9 And the upper electrode 10 located in the position.
  • An external electrode 11 is provided on the upper electrode 10.
  • the upper surface of the capacitor 1 is covered with a resin layer 12 except for a part of the external electrode 11.
  • a voltage is applied between the lower electrode, that is, the porous portion 8 and the support portion 3 and the upper electrode 10, and the dielectric layer 9 is charged. Can be accumulated.
  • the capacitor 1 as described above is manufactured, for example, as follows.
  • the metal substrate 4 is prepared (FIG. 4).
  • the metal substrate 4 functions as a support portion for the porous portion and as a lower electrode.
  • the metal material constituting the metal substrate 4 is not particularly limited as long as it is conductive.
  • such metal material is Al, Ta, Ni, Cu, Ti, Nb or Fe.
  • the thickness of the metal substrate 4 is not particularly limited, but is preferably 3 ⁇ m or more, more preferably 10 ⁇ m or more, for example, 100 ⁇ m or more, or 500 ⁇ m or more in order to increase the mechanical strength of the capacitor. Further, from the viewpoint of reducing the height of the capacitor, the thickness is preferably 1000 ⁇ m or less, and for example, may be 500 ⁇ m or less or 100 ⁇ m or less.
  • the metal substrate 4 is usually a plate-like substrate, but when the thickness is thin, it may be a film-like substrate formed on another substrate, for example, a silicon substrate. When the metal substrate 4 is formed on another substrate, the other substrate can be removed after the capacitor is completed.
  • the side wall 5 is formed on the metal substrate 4, thereby forming the cavity 6 surrounded by the side wall 5 (FIG. 5).
  • the side wall 5 and the metal substrate 4 constitute the support part 3.
  • the width of the side wall 5 is not particularly limited, but may be, for example, 3 ⁇ m or more and 300 ⁇ m or less, preferably 10 ⁇ m or more and 150 ⁇ m or less, more preferably 20 ⁇ m or more and 80 ⁇ m or less.
  • the height of the side wall 5 is appropriately determined according to the size of the capacitance forming portion 2 to be manufactured, and is not particularly limited, but is, for example, 5 ⁇ m or more and 200 ⁇ m or less, preferably 10 ⁇ m or more and 100 ⁇ m or less, more preferably 20 ⁇ m or more. It can be 100 ⁇ m or less.
  • the angle formed between the bottom surface of the cavity 6 and the side wall 5 is not particularly limited, but is, for example, 45 ° to 135 °, preferably 60 ° to 120 °, more preferably 70 ° to 110 °, and still more preferably 80 °. It is 100 degrees or less.
  • the size of the cavity 6 is appropriately determined according to the size of the capacitance forming portion 2 to be manufactured.
  • the size of the cavity 6 may be, for example, 10 ⁇ m or more and 1 mm or less in length and width, preferably 30 ⁇ m or more and 500 ⁇ m or less, more preferably 50 ⁇ m or more and 200 ⁇ m or less.
  • the shape of the cavity is not particularly limited, and is appropriately determined according to the shape of the capacitance forming portion to be manufactured.
  • the cross-sectional shape of the cavity may be any shape such as a rectangle or a trapezoid.
  • the planar shape of the cavity may be any shape such as a rectangle, a polygon, a circle, and an ellipse.
  • the metal material constituting the side wall 5 is not particularly limited as long as it is conductive.
  • such metal material is Al, Ta, Ni, Cu, Ti, Nb or Fe.
  • the metal material composing the metal substrate and the metal material composing the side wall are such that the difference in coefficient of thermal expansion is small, for example, the difference in coefficient of thermal expansion is within 8 ppm / K, preferably within 5 ppm / K. More preferably, it is a metal material that is within 3 ppm / K. More preferably, the metal material constituting the metal substrate and the metal material constituting the side wall may be the same metal material.
  • the method for forming the side wall 5 is not particularly limited, and examples thereof include plating and screen printing.
  • the side wall is formed by pattern plating.
  • the side wall is formed by pattern plating. Specifically, first, a resist is applied on a metal substrate, and the resist is exposed and developed so that the metal substrate in the portion where the side wall is to be formed is exposed. Then, the side wall is formed by electrolytic plating, and then the resist is removed. Thus, the side wall can be formed.
  • a metal sintered body (porous portion 8) is formed in the cavity 6 (FIG. 6).
  • the metal sintered body can be obtained by firing one or more metal powders.
  • the metal sintered body may be formed by firing metal powder in the cavity 6, or a metal sintered body obtained by firing metal powder separately may be installed in the cavity 6.
  • the metal sintered body is formed by firing metal powder in the cavity 6.
  • the metal powder added into the cavity may be either liquid phase synthetic powder or gas phase synthetic powder.
  • the said metal powder can be added to a cavity as a dispersion liquid, and this dispersion liquid may contain the 1 type (s) or 2 or more types of dispersing agent, a plasticizer, a solvent, and a binder component.
  • metal powder in the present specification means an aggregate of metal particles, which means that the particle size distribution substantially shows one peak. That is, even metal powders made of the same constituent element, such as Ni, are regarded as different metal powders if their particle size distributions are different.
  • the shape of the metal powder is not particularly limited, and may be spherical, elliptical, needle-like, rod-like, wire-like, or the like. Further, the metal powder may be subjected to a treatment for increasing the surface area.
  • the metal material constituting the metal powder is not particularly limited as long as it is conductive.
  • Al, Ti, Ta, Nb, Ni, Cu, W, Mo, Au, Ir, Ag, Rh, Ru, Co, Fe or an alloy thereof may be used.
  • the metal material constituting the metal powder is Ni, Cu, W, Mo, Au, Ir, Ag, Rh, Ru, Co or Fe.
  • the equivalent series resistance of the sintered metal body can be reduced.
  • these materials have a low specific resistance and a high melting point, they can be annealed at a high temperature, and a high-quality dielectric film can be obtained in the following steps.
  • the metal material composing the metal powder is different from the metal material composing the metal substrate or the metal material composing the side wall, preferably the metal material composing the entire support part (that is, the metal substrate and the side wall), and the thermal expansion coefficient.
  • the metal material is preferably such that the difference is, for example, within 8 ppm / K, preferably within 5 ppm / K, more preferably within 3 ppm / K.
  • the metal material constituting the metal powder may be the same metal as the metal material constituting the metal substrate or the metal material constituting the sidewall. More preferably, the metal material constituting the metal powder may be the same metal as the metal material constituting the metal substrate and the metal material constituting the side wall.
  • the average particle diameter of the metal powder is not particularly limited, but may be, for example, 10 nm to 600 nm, preferably 30 nm to 400 nm, and more preferably 50 nm to 200 nm. By setting the average particle size within this range, the effective area that functions as a capacitor can be increased.
  • the metal sintered body can be obtained by mixing and firing at least two kinds of metal powders.
  • strength can be obtained, and high electrostatic capacitance density and high intensity
  • the mixture of metal powders includes at least 2, for example, 2, 3, or 4 metal powders having different average particle sizes.
  • the “average particle size” of the metal powder means the average particle size D50 (particle size equivalent to a volume-based cumulative percentage of 50%).
  • the average particle diameter D50 can be measured by, for example, a dynamic light scattering particle size analyzer (manufactured by Nikkiso Co., Ltd., UPA).
  • the average particle size of the sintered metal is obtained by processing the sintered metal into a thin piece by focused ion beam (FIB) processing, and a predetermined region (for example, 5 ⁇ m ⁇ 5 ⁇ m) of the thin piece sample, It can be obtained by photographing using a transmission electron microscope (TEM) and analyzing the obtained image.
  • FIB focused ion beam
  • TEM transmission electron microscope
  • the mixture of metal powders includes at least two metal powders having different melting points, such as two, three, or four metal powders.
  • the combination of the metal powder that is the main component of the metal sintered body and the metal powder having a low melting point is not particularly limited, and examples thereof include a combination of Ni and Cu.
  • the metal sintered body has a high gap.
  • the porosity of the sintered metal body may be preferably 30% or more, more preferably 40% or more.
  • 90% or less is preferable and 80% or less is more preferable.
  • porosity means the ratio of voids in the porous portion.
  • the porosity can be measured as follows.
  • the voids in the porous portion can be finally filled with a dielectric layer and an upper electrode in the process of manufacturing a capacitor.
  • the “porosity” does not take into account the material filled in this way.
  • the filled portion is also calculated as a void.
  • the porous portion is processed into a thin piece by focused ion beam (FIB) processing.
  • a predetermined region for example, 5 ⁇ m ⁇ 5 ⁇ m
  • TEM transmission electron microscope
  • the thickness of the metal sintered body, that is, the porous portion is not particularly limited and can be appropriately selected according to the purpose.
  • the thickness is 5 ⁇ m or more and 200 ⁇ m or less, preferably 10 ⁇ m or more and 100 ⁇ m or less, more preferably 20 ⁇ m or more and 100 ⁇ m or less. possible.
  • the thickness of the porous part means the thickness of the porous part when it is assumed that all the pores are filled.
  • the dielectric layer 9 and the upper electrode 10 are formed on the metal sintered body (porous portion 8) of the cavity 6 (FIG. 7).
  • the material for forming the dielectric layer 9 is not particularly limited as long as it is insulative, but preferably, AlO x (for example, Al 2 O 3 ), SiO x (for example, SiO 2 ), AlTiO x , SiTiO x , HfO x, TaO x, ZrO x , LaO x, HfSiO x, ZrSiO x, TiZrO x, TiZrWO x, TiO x, SrTiO x, PbTiO x, BaTiO x, BaSrTiO x, BaCaTiO x, metal oxides such as SiAlO x; Metal nitrides such as AlN x , SiN x , AlScN x ; or metal oxynitrides such as AlO x N y , SiO x N y , HfSiO x N y , SiC x O
  • x, y, and z attached to O and N may be any value greater than 0, and the abundance ratio of each element including a metal element is arbitrary. Further, a layered compound composed of a plurality of layers having different dielectric layers may be used.
  • the thickness of the dielectric layer 9 is not particularly limited, but is preferably 3 nm to 100 nm, for example, and more preferably 5 nm to 50 nm. By setting the thickness of the dielectric layer to 3 nm or more, it is possible to increase the insulation and to reduce the leakage current. Further, by setting the thickness of the dielectric layer to 100 nm or less, it is possible to obtain a larger capacitance.
  • the dielectric layer 9 may be a single layer or a multilayer.
  • the dielectric layer 9 is preferably formed by a vapor phase method such as a vacuum deposition method, a chemical vapor deposition method (CVD: Chemical Vapor Deposition), a sputtering method, an atomic layer deposition method (ALD: Atomic Layer Deposition), a pulse laser deposition method ( PLD: Pulsed Laser Deposition) or a method using a supercritical fluid.
  • a vapor phase method such as a vacuum deposition method, a chemical vapor deposition method (CVD: Chemical Vapor Deposition), a sputtering method, an atomic layer deposition method (ALD: Atomic Layer Deposition), a pulse laser deposition method ( PLD: Pulsed Laser Deposition) or a method using a supercritical fluid.
  • ALD method is more preferable because a more uniform and dense film can be formed in the fine pores of the high porosity portion.
  • the material constituting the upper electrode 10 is not particularly limited as long as it is conductive, but Ni, Cu, Al, W, Ti, Ag, Au, Pt, Zn, Sn, Pb, Fe, Cr, Mo, Ru, Pd, Ta and alloys thereof such as CuNi, AuNi, AuSn, and metal nitrides such as TiN, TiAlN, TiON, TiAlON, and TaN, metal oxynitrides, conductive polymers (eg, PEDOT (poly (3,4) -Ethylenedioxythiophene))), polypyrrole, polyaniline) and the like, and TiN and TiON are preferred.
  • PEDOT poly (3,4) -Ethylenedioxythiophene
  • the thickness of the upper electrode 10 is not particularly limited, but is preferably 3 nm or more, for example, and more preferably 10 nm or more. By setting the thickness of the upper electrode to 3 nm or more, the resistance of the upper electrode itself can be reduced.
  • the upper electrode 10 may be a single layer or a multilayer.
  • the upper electrode 10 may be formed by an ALD method. By using the ALD method, the capacitance of the capacitor can be increased.
  • the top electrode may be coated by a method such as CVD, plating, bias sputtering, Sol-Gel method, or conductive polymer filling that can cover the dielectric layer and substantially fill the pores of the substrate. It may be formed.
  • a conductive film is formed on the dielectric layer by the ALD method, and the upper electrode is formed by filling the pores with a conductive material, preferably a substance having a lower electrical resistance, by another method. May be. With such a configuration, a higher capacity density and a lower equivalent series resistance (ESR: Equivalent Series Resistance) can be obtained efficiently.
  • ESR Equivalent Series Resistance
  • the external electrode 11 is formed on the upper electrode 10 (FIG. 8).
  • the material which comprises the said external electrode 11 is not specifically limited, For example, metals and alloys, such as Sn, Ni, Cu, Ti, TiN, Al, Au, Pb, Pd, Ag, and a conductive polymer are mentioned. It is done.
  • the method for forming the external electrode 11 is not particularly limited, and for example, CVD, electrolytic plating, electroless plating, vapor deposition, sputtering, baking of a conductive paste, or the like can be used. Electroplating, electroless plating, vapor deposition, sputtering Etc. are preferred. Moreover, you may use combining these methods.
  • FIG. 9 a portion of the upper electrode 10 that is not covered with the external electrode 11 is removed. After removal, the dielectric layer 9 is exposed. In this manner, by removing the upper electrode around the capacitor, it is possible to suppress a short circuit between the upper electrode and the lower electrode at the end face of the capacitor. In particular, when a capacitor is manufactured as a collective substrate, it is possible to suppress the occurrence of the short circuit as described above when the collective substrate is cut into pieces.
  • the removal method is not particularly limited, and dry etching such as Ar ion milling or reactive ion etching (RIE) can be used.
  • dry etching such as Ar ion milling or reactive ion etching (RIE) can be used.
  • the upper surface of the capacitor is covered with the resin layer 12 except for a part of the external electrode 11.
  • the material constituting the resin layer 12 is not particularly limited as long as it is an insulating material, but is preferably a heat-resistant resin. Specifically, polyimide, polybenzoxazole, polyethylene terephthalate, benzocyclobutene resin, epoxy Examples thereof include resins. Moreover, the filler for adjusting a linear expansion coefficient, for example, Si filler etc., may be included.
  • the method for forming the resin layer 12 is not particularly limited.
  • the resin layer 12 can be formed by applying a resin and then curing the resin.
  • a resin coating method spin coating, dispenser coating, spray coating, screen printing, or the like can be used.
  • the resin layer may be formed by attaching a separately formed resin sheet.
  • the capacitor 1 of the first embodiment is manufactured (FIG. 1).
  • the capacitor 1 is manufactured as a single capacitor, but is preferably obtained as a collective substrate of capacitors.
  • the assembly substrate can be divided into capacitors using a dicing blade, various laser devices, a dicer, various blades, and a mold.
  • the capacitor of the present invention has a small difference in thermal expansion coefficient between the porous portion 8 and the support portion 3, a stress is internally applied during manufacturing, particularly temperature change during firing, reflow processing when mounting on a substrate or the like. Is unlikely to occur, and cracks in the dielectric layer 9 are unlikely to occur.
  • the capacitor of the present invention can be manufactured as a collective substrate, the size and capacitance of the entire capacitor can be easily adjusted by adjusting the size of each block.
  • the capacitor of the present invention has been described based on the capacitor 1, but the capacitor of the present invention is not limited to the above-described embodiment and manufacturing method, and the design can be changed without departing from the gist of the present invention.
  • the capacitor of the present invention can essentially function as a capacitor in the state of FIG. Therefore, the external electrode 11, the resin layer 12, and the like are not essential components in the present invention and may not exist.
  • the side wall 5 is formed on the metal substrate 4.
  • a part of the metal substrate 4 is removed by laser, etching, or the like, so that the side walls 5 and The cavity 6 may be formed.
  • the side wall becomes a part of the metal substrate.
  • the side wall 5 is formed on the entire periphery of the capacitance forming unit 2, but the side wall 5 may be formed only on a part of the side surface of the capacitance forming unit 2.
  • the side walls 5 may be formed only on two opposing side surfaces of the capacitance forming unit 2.
  • the capacitance forming portion 2 is formed in a circular shape, and two arc-shaped side walls 5 are formed so as to face a part of the periphery of the circular capacitance forming portion 2. May be formed.
  • the side walls 5 may be formed only on two adjacent side surfaces of the capacitance forming unit 2. In FIGS. 10 to 12, a range surrounded by a broken line is a place where the capacitance forming portion 2 exists.
  • the capacitor 1 has one capacitance forming portion 2, but the present invention is not limited to this.
  • the capacitance can be easily adjusted.
  • the strength of the capacitor can be increased.
  • the porous portion is a sintered metal body, but is not limited thereto.
  • a porous substrate having a porous portion other than a sintered body may be used.
  • a part of the metal substrate may be etched so as to leave the bottom surface and the side surface of the base material, and the cavity, the side wall, and the porous portion may be formed simultaneously.
  • the dielectric layer is provided immediately above the porous portion, but a binder layer such as another conductive layer may be provided between the porous portion and the dielectric layer.
  • no other layer exists on the lower surface side of the metal substrate (that is, the surface facing the surface where the porous portion is present).
  • the difference in thermal expansion coefficient between the other layer and the thermal expansion coefficient of the metal substrate and the porous portion is within 8 ppm / K, preferably 5 ppm. / K or less, more preferably 3 ppm / K or less.
  • an intermediate layer for relaxing stress exists between the metal substrate and the other layer.
  • the intermediate layer for example, a layer of silicon oxide (particularly silicon dioxide) is present.
  • Example 1 A nickel substrate (thickness: 100 ⁇ m) was prepared as a metal substrate (FIG. 4). A resist is applied onto the metal substrate, and the resist is exposed and developed so that a portion of the metal substrate corresponding to the side wall is exposed, and then nickel side walls are formed by electrolytic plating, whereby a plurality of metal substrates are formed on the metal substrate. A cavity was formed (FIG. 5). The height of the side wall was 50 ⁇ m and the width was 50 ⁇ m. The angle formed between the side wall and the metal substrate was about 70 °. The size of each cavity was 100 ⁇ m in length and 100 ⁇ m in width.
  • Ni metal powder having an average particle diameter of 200 nm was dispersed in ethanol using 1 mm ⁇ zirconia balls in a ball mill. Polyvinyl alcohol was added to this dispersion to prepare a metal powder slurry. This slurry was added into each cavity using a dispenser and dried. The thickness of the metal powder layer after drying was about 30 ⁇ m.
  • the metal substrate having the metal powder layer formed in the cavity was degreased at 200 to 300 ° C. in a firing furnace and then heat treated at 300 to 650 ° C. for 5 minutes in an N 2 atmosphere to obtain a sintered metal body (FIG. 6). ).
  • an AlOx film 25 nm was formed by the ALD method to obtain a dielectric layer.
  • a Ru film (20 nm) was formed by ALD to form an upper electrode (FIG. 7).
  • the upper electrode in a portion not in contact with the external electrode was removed by reactive ion etching using a mixed gas of CF 4 and O 2 (FIG. 9).
  • the upper surface of the capacitor was covered with polyimide except for a part of the external electrode to form a resin layer (FIG. 1). As a result, an aggregate substrate having a plurality of capacitors was obtained.
  • Example 1 the obtained aggregate substrate was divided into capacitors using a laser, and the capacitor of Example 1 was obtained.
  • Example 2 Instead of using the nickel substrate of Example 1 as the metal substrate, a nickel film (thickness 3 ⁇ m) was formed on the silicon substrate by sputtering. Next, in the same manner as in Example 1, a metal sintered body, a dielectric layer, an upper electrode, an external electrode, and a resin layer were formed. Next, the upper surface of the substrate was attached to a foam release sheet, and the silicon substrate was removed from the back surface by grinding to obtain an aggregate substrate. The obtained aggregate substrate was divided into each capacitor using a laser, and the foam release sheet was cut off to obtain a capacitor of Example 2.
  • Example 3 Instead of using the nickel substrate of Example 1 as a metal substrate, a nickel film (thickness 3 ⁇ m) was formed by sputtering on the silicon substrate 16 having the SiO 2 film 15 (thickness 500 nm) (FIG. 13).
  • a resist was applied on the substrate and exposed and developed so that a part of the dielectric layer (AlOx film) exposed by removing a part of the upper electrode was exposed.
  • dry etching was performed by ion milling to remove a part of AlOx and expose the nickel film (exposed portion 17) (FIG. 15).
  • an extraction electrode 18 was formed on the exposed portion 17 by Ni plating (FIG. 16).
  • the upper surface of the capacitor was covered with polyimide except for a part of the extraction electrode and the external electrode to form a resin layer (FIG. 17).
  • the collective substrate thus obtained was divided into capacitors using a laser, and the capacitor of Example 3 was obtained.
  • Example 4 As shown in FIG. 10, the capacitor of Example 4 was obtained in the same manner as Example 1 except that the side walls were formed only on the two opposite side surfaces of the capacitance forming portion.
  • Example 5 As shown in FIG. 11, the capacitance forming portion is formed in a circle (radius 50 ⁇ m), and the side wall is formed in two arcs so as to face a part of the periphery of the capacitance forming portion. Obtained the capacitor
  • Example 6 As shown in FIG. 12, the capacitor of Example 6 was obtained in the same manner as Example 1 except that the side wall was formed only on two adjacent side surfaces of the capacitance forming portion.
  • Comparative Example 1 Except not forming a side wall, it carried out similarly to Example 1, and obtained the capacitor
  • Comparative Example 2 Instead of using a metal substrate, a silicon substrate was used, and a cavity was formed on the silicon substrate by removing a part thereof by anisotropic etching. That is, the bottom and side walls of the cavity were silicon. Next, a Ni film (3 ⁇ m) was formed on the surface of the silicon substrate by sputtering to form a lower electrode.
  • Example 2 a metal sintered body, a dielectric layer, an upper electrode, an external electrode, and a resin layer were formed in the same manner as in Example 1 to obtain an aggregate substrate.
  • the obtained aggregate substrate was divided into capacitors using a laser to obtain a capacitor of Comparative Example 2.
  • the capacitor of the present invention has a very small leakage current.
  • the capacitor of the comparative example is short-circuited and does not function as a capacitor.
  • the thermal expansion coefficient of Si is 2.4 ppm / K
  • the thermal expansion coefficient of Ni is 12.8 ppm / K. This is considered to be caused by a crack in the layer and a short circuit between the upper electrode and the lower electrode.
  • the capacitor of the present invention has a high capacitance and is not easily cracked, it is suitably used for various electronic devices.

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Abstract

本発明は、多孔部と、前記多孔部上に位置する誘電体層と、前記誘電体層上に位置する上部電極と有して成るコンデンサであって、さらに支持部を有し、該支持部が、前記多孔部の底面および側面の少なくとも一部を支持し、前記多孔部の線膨張係数と、前記支持部の線膨張係数の差が、８ｐｐｍ／Ｋ以内である、コンデンサを提供する。

Description

コンデンサ
　本発明は、コンデンサに関する。
　近年、電子機器の高密度実装化に伴って、より高静電容量を有するコンデンサが求められている。このようなコンデンサとして、例えば、特許文献１には、多孔部を有する導電性金属基材と、該多孔部上に位置する誘電体層と、該誘電体層上に位置する上部電極とを有してなり、一方の主面側にのみ静電容量形成部を有するコンデンサが開示されている。また、特許文献２には、基板上に、多孔金属焼結体と誘電体層と上部電極とを有するコンデンサ構造を形成したコンデンサが開示されている。
国際公開第２０１６／１８１８６５号 米国特許第８，０８４，８４１号
　特許文献１のコンデンサは、多孔部（高空隙率部）とこれを支持する支持部との接合界面が、多孔部の底面のみであり、接合界面から離れた部分では、多孔構造が崩れやすい。多孔構造が崩れると、電極がショートし、コンデンサとして機能しなくなる。
　また、特許文献２のコンデンサは、ガラス、セラミックスまたはシリコンなどから成る基板上に予め形成された凹部の中に、多孔金属焼結体と誘電体層と上部電極とを有するコンデンサ構造が形成されている。上記の基板は、線膨張係数が比較的小さく、上記の多孔金属焼結体は、線膨張係数が比較的大きい。従って、両者の線膨張係数には大きな差がある。また、上記の基板は、金属基板とは異なり延性および展性を有しない。従って、多孔金属焼結体を得るための金属粉の焼成工程において、焼結時の高温から降温する際に発生する金属粉／基板界面での大きな応力を緩和することができず、界面で剥離、クラック等の機械的な破壊が生じる場合がある。また、剥離、クラック等が生じない場合でも、線膨張係数差に由来する基板の反りが発生し得る。
　従って、本発明は、高静電容量を有し、かつ、クラックの発生が抑制され、反りが生じにくいコンデンサを提供することを目的とする。
　本発明者らは、上記の問題を解決するために鋭意検討した結果、多孔部を支持する支持部を、多孔部の底面だけではなく、側面にも設け、さらに、支持部を構成する材料と多孔部を構成する材料の線膨張係数の差を小さくすることにより、高静電容量を可能にする多孔部を用いた場合であっても、クラックの発生、反り等を抑制することができることを見出し、本発明に至った。
　従って、本発明は、多孔部と、
　前記多孔部上に位置する誘電体層と、
　前記誘電体層上に位置する上部電極と
を有して成るコンデンサであって、
　さらに支持部を有し、該支持部が、前記多孔部の底面および側面の少なくとも一部を支持し、
　前記多孔部の線膨張係数と、前記支持部の線膨張係数の差が、８ｐｐｍ／Ｋ以内である、コンデンサ
を提供する。
　本発明によれば、多孔部と、多孔部を支持する支持部と、前記多孔部上に位置する誘電体層と、前記誘電体層上に位置する上部電極とを有して成るコンデンサにおいて、多孔部を支持する支持部が、多孔部の底面および側面を支持し、さらに、支持部の線膨張係数と、前記支持部の線膨張係数の差を小さくすることにより、クラックの発生、反り等を抑制することができる。
図１は、本発明の１つの実施形態におけるコンデンサ１の概略断面図である。 図２は、図１に示すコンデンサ１の支持部３の概略平面図である。 図３は、図１に示すコンデンサ１の静電容量形成部２の概略断面図である。 図４は、図１～３に示すコンデンサ１の製造方法を説明するための概略断面図である。 図５は、図１～３に示すコンデンサ１の製造方法を説明するための概略断面図である。 図６は、図１～３に示すコンデンサ１の製造方法を説明するための概略断面図である。 図７は、図１～３に示すコンデンサ１の製造方法を説明するための概略断面図である。 図８は、図１～３に示すコンデンサ１の製造方法を説明するための概略断面図である。 図９は、図１～３に示すコンデンサ１の製造方法を説明するための概略断面図である。 図１０は、本発明の別の態様における支持部の概略平面図である。 図１１は、本発明のさらに別の態様における支持部の概略平面図である。 図１２は、本発明のさらに別の態様における支持部の概略平面図である。 図１３は、実施例３のコンデンサの製造方法を説明するための概略断面図である。 図１４は、実施例３のコンデンサの製造方法を説明するための概略断面図である。 図１５は、実施例３のコンデンサの製造方法を説明するための概略断面図である。 図１６は、実施例３のコンデンサの製造方法を説明するための概略断面図である。 図１７は、実施例３のコンデンサの製造方法を説明するための概略断面図である。 図１８は、比較例のコンデンサの概略断面図である。
　本発明のコンデンサについて、以下、図面を参照しながら詳細に説明する。但し、下記実施形態のコンデンサおよび各構成要素の形状および配置等は、図示する例に限定されない。
　本実施形態のコンデンサ１の断面図を図１に、支持部３の平面図を図２に、静電容量形成部２の拡大断面図を図３に模式的に示す。図１～図３に示されるように、本実施形態のコンデンサ１は、静電容量形成部２と、これを支持する支持部３を有する。支持部３は、金属基板４および側壁５とから成る。側壁５は、静電容量形成部２の周囲を囲むように設けられている。即ち、静電容量形成部２は、キャビティ６内に形成されており、下部電極として機能する多孔部８および支持部３と、下部電極上に位置する誘電体層９と、誘電体層９上に位置する上部電極１０とから構成される。上部電極１０上には、外部電極１１が設けられている。コンデンサ１の上面は、外部電極１１の一部を除いて樹脂層１２により覆われている。コンデンサ１において、外部電極１１および金属基板４間に電圧を印加することにより、下部電極、即ち多孔部８および支持部３と上部電極１０との間に電圧が印加され、誘電体層９に電荷を蓄積することができる。
（製造方法）
　上記のようなコンデンサ１は、例えば以下のようにして製造される。
　まず、金属基板４を準備する（図４）。本実施形態において、金属基板４は、多孔部の支持部として、および下部電極として機能する。
　金属基板４を構成する金属材料としては、導電性であれば特に限定されないが、例えば、Ａｌ、Ｔａ、Ｎｉ、Ｃｕ、Ｔｉ、Ｎｂ、Ｆｅ、Ｗ、Ｍｏ、Ａｕ、Ｉｒ、Ａｇ、Ｒｈ、Ｒｕ、Ｃｏ、またはこれらの合金、例えばステンレス、ジュラルミン等が挙げられる。好ましくは、かかる金属材料は、Ａｌ、Ｔａ、Ｎｉ、Ｃｕ、Ｔｉ、ＮｂまたはＦｅである。
　金属基板４の厚みは、特に限定されないが、コンデンサの機械的強度を高めるために、３μｍ以上であることが好ましく、１０μｍ以上であることがより好ましく、例えば１００μｍ以上または５００μｍ以上であり得る。また、コンデンサの低背化の観点からは、１０００μｍ以下であることが好ましく、例えば５００μｍ以下または１００μｍ以下であり得る。
　金属基板４は、通常板状の基板であるが、厚みが薄い場合、他の基板上に、例えばシリコン基板上に形成された膜状の基板であってもよい。他の基板上に金属基板４を形成した場合、他の基板は、コンデンサが完成した後に、除去することができる。
　次に、金属基板４上に、側壁５を形成し、これにより側壁５に囲まれたキャビティ６が形成される（図５）。側壁５と金属基板４が支持部３を構成する。
　上記側壁５の幅は、特に限定されないが、例えば３μｍ以上３００μｍ以下、好ましくは１０μｍ以上１５０μｍ以下、より好ましくは２０μｍ以上８０μｍ以下であり得る。側壁の幅を３μｍ以上とすることにより、側壁の強度が増し、得られるコンデンサの強度が増す。また、側壁の幅を３００μｍ以下とすることにより、より小型のコンデンサを得ることが容易になる。
　上記側壁５の高さは、製造すべき静電容量形成部２の大きさに応じて適宜決定され、特に限定されないが、例えば５μｍ以上２００μｍ以下、好ましくは１０μｍ以上１００μｍ以下、より好ましくは２０μｍ以上１００μｍ以下であり得る。
　上記キャビティ６の底面と側壁５がなす角は、特に限定されないが、例えば４５°以上１３５°以下、好ましくは６０°以上１２０°以下、より好ましくは７０°以上１１０°以下、さらに好ましくは８０°以上１００°以下である。
　上記キャビティ６の大きさは、製造すべき静電容量形成部２の大きさに応じて適宜決定される。例えば、キャビティ６の大きさは、キャビティ６が略直方体である場合、例えば、縦および横が１０μｍ以上１ｍｍ以下、好ましくは３０μｍ以上５００μｍ以下、より好ましくは５０μｍ以上２００μｍ以下であり得る。
　尚、上記キャビティの形状は、特に限定されず、製造すべき静電容量形成部の形状に応じて適宜決定される。例えば、キャビティの断面形状は、長方形、台形等いずれの形状であってもよい。また、キャビティの平面形状は、矩形、多角形、円形、楕円形等のいずれの形状であってもよい。
　上記側壁５を構成する金属材料としては、導電性であれば特に限定されないが、例えば、Ａｌ、Ｔａ、Ｎｉ、Ｃｕ、Ｔｉ、Ｎｂ、Ｆｅ、Ｗ、Ｍｏ、Ａｕ、Ｉｒ、Ａｇ、Ｒｈ、Ｒｕ、Ｃｏ、またはこれらの合金、例えばステンレス、ジュラルミン等が挙げられる。好ましくは、かかる金属材料は、Ａｌ、Ｔａ、Ｎｉ、Ｃｕ、Ｔｉ、ＮｂまたはＦｅである。
　好ましい態様において、金属基板を構成する金属材料と、側壁を構成する金属材料は、熱膨張係数の差が小さくなるような、例えば熱膨張係数の差が８ｐｐｍ／Ｋ以内、好ましくは５ｐｐｍ／Ｋ以内、より好ましくは３ｐｐｍ／Ｋ以内となるような、金属材料であることが好ましい。より好ましくは、金属基板を構成する金属材料と、側壁を構成する金属材料は、同じ金属材料であり得る。
　上記側壁５の形成方法は、特に限定されないが、例えばめっき、スクリーン印刷等が挙げられる。好ましくは、側壁は、パターンめっきにより形成される。
　好ましい態様において、側壁は、パターンめっきにより形成される。具体的には、まず金属基板上にレジストを塗布し、側壁を形成する箇所の金属基板が露出するようにレジストを露光および現像した後、電解メッキにより側壁を形成し、その後レジストを除去することにより、側壁を形成することができる。
　次に、キャビティ６の中に、金属焼結体（多孔部８）を形成する（図６）。
　上記金属焼結体は、１種または２種以上の金属粉を焼成することにより、得ることができる。金属焼結体は、キャビティ６において金属粉を焼成して形成してもよく、別途金属粉を焼成して得られた金属焼結体をキャビティ６に設置してもよい。好ましくは、金属焼結体は、キャビティ６において金属粉を焼成して形成される。金属焼結体を、キャビティ６内において形成することにより、金属焼結体と支持部とが金属結合で接合され、コンデンサの強度が向上し、また、コンデンサの等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を低減することができる。
　また、キャビティ内に加えられる金属粉は、液相合成粉または気相合成粉のいずれであってもよい。また、当該金属粉は、分散液としてキャビティに加えることができ、かかる分散液は、１種または２種以上の分散剤、可塑剤、溶媒、バインダー成分を含んでいてもよい。
　上記のような金属焼結体からなる多孔部を用いたコンデンサは、表面積が非常に大きいことから、より高い静電容量密度を得ることができる。
　ここに、本明細書において「金属粉」とは、金属粒子の集合物であり、粒度分布が実質的に１つのピークを示すものを意味する。即ち、同じ構成元素、例えばＮｉから成る金属粉であっても、粒度分布が異なれば、異なる金属粉とみなす。また、金属粉の形状は、特に限定されず、球状、楕円状、針状、棒状、ワイヤー状等であってもよい。また、金属粉は、表面積を大きくするための処理が施されていてもよい。
　金属粉を構成する金属材料としては、導電性であれば特に限定されないが、例えば、Ａｌ、Ｔｉ、Ｔａ、Ｎｂ、Ｎｉ、Ｃｕ、Ｗ、Ｍｏ、Ａｕ、Ｉｒ、Ａｇ、Ｒｈ、Ｒｕ、Ｃｏ、Ｆｅ、またはこれらの合金が挙げられる。
　好ましくは、金属粉を構成する金属材料は、Ｎｉ、Ｃｕ、Ｗ、Ｍｏ、Ａｕ、Ｉｒ、Ａｇ、Ｒｈ、Ｒｕ、ＣｏまたはＦｅである。このような材料を用いることにより、金属焼結体の等価直列抵抗を低減することができる。また、これらの材料は、比抵抗が低く、高融点であることから、高温でのアニール処理が可能であり、下記の工程において高品質の誘電体膜を得ることができる。
　金属粉を構成する金属材料は、金属基板を構成する金属材料または側壁を構成する金属材料と、好ましくは支持部全体（即ち、金属基板および側壁）を構成する金属材料と、熱膨張係数の差が小さくなるような、例えば差が８ｐｐｍ／Ｋ以内、好ましくは５ｐｐｍ／Ｋ以内、より好ましくは３ｐｐｍ／Ｋ以内となるような、金属材料であることが好ましい。より好ましくは、金属粉を構成する金属材料は、金属基板を構成する金属材料、または側壁を構成する金属材料と同じ金属であり得る。さらに好ましくは、金属粉を構成する金属材料は、金属基板を構成する金属材料、および側壁を構成する金属材料と同じ金属であり得る。
　上記金属粉の平均粒径は、特に限定されないが、例えば１０ｎｍ以上６００ｎｍ以下、好ましくは３０ｎｍ以上４００ｎｍ以下、さらに好ましくは５０ｎｍ以上２００ｎｍ以下であり得る。平均粒径をこの範囲とすることにより、コンデンサとして機能する有効面積を大きくすることができる。
　好ましい態様において、金属焼結体は、少なくとも２種の金属粉を混合して焼成することにより得ることができる。このように２種以上の金属粉を混合して焼成することにより、高い強度を有する多孔部を得ることができ、高静電容量密度および高強度を両立することができる。
　一の態様において、金属粉の混合物は、平均粒径が異なる少なくとも２種、例えば２種、３種または４種の金属粉を含む。平均粒径が異なる金属粉を用いることにより、より低温で焼成した場合であっても焼結体の強度が向上する。
　ここに、金属粉の「平均粒径」とは、平均粒径Ｄ５０（体積基準の累積百分率５０％相当粒径）を意味する。かかる平均粒径Ｄ５０は、例えば動的光散乱式粒度分析計（日機装株式会社製、ＵＰＡ）により測定することができる。
　また、金属焼結体における平均粒径は、金属焼結体を集束イオンビーム（ＦＩＢ：Focused Ion Beam）加工で薄片に加工し、この薄片試料の所定の領域（例えば、５μｍ×５μｍ）を、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）を用いて撮影し、得られた画像を画像解析することにより求めることができる。
　別の態様において、金属粉の混合物は、融点が異なる少なくとも２種、例えば２種、３種または４種の金属粉を含む。融点が異なる金属粉を用いることにより、より低温で焼成した場合であっても焼結体の強度が向上する。
　上記金属焼結体の主成分となる金属粉と、低融点の金属粉の組み合わせは、特に限定されないが、例えば、ＮｉとＣｕの組み合わせが挙げられる。
　上記金属焼結体は、高い空隙部を有する。金属焼結体の空隙率は、比表面積を大きくして、コンデンサの容量をより大きくする観点から、好ましくは３０％以上、より好ましくは４０％以上であり得る。また、機械的強度を高める観点から、９０％以下が好ましく、８０％以下がより好ましい。
　本明細書において、「空隙率」とは、多孔部において空隙が占める割合を言う。当該空隙率は、下記のようにして測定することができる。尚、上記多孔部の空隙は、コンデンサを作製するプロセスにおいて、最終的に誘電体層および上部電極などで充填され得るが、上記「空隙率」は、このように充填された物質は考慮せず、充填された箇所も空隙とみなして算出する。
　まず、多孔部を、集束イオンビーム（ＦＩＢ：Focused Ion Beam）加工で薄片に加工する。この薄片試料の所定の領域（例えば、５μｍ×５μｍ）を、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）を用いて撮影する。得られた画像を画像解析することにより、多孔部の金属が存在する面積を求める。そして、下記等式から空隙率を計算することができる。
　　空隙率（％）＝（（測定面積－基材の金属が存在する面積）／測定面積）×１００
　上記金属焼結体、即ち多孔部の厚みは、特に限定されず、目的に応じて適宜選択することができ、例えば５μｍ以上２００μｍ以下、好ましくは１０μｍ以上１００μｍ以下、より好ましくは２０μｍ以上１００μｍ以下であり得る。尚、多孔部の厚みとは、細孔がすべて埋まっていると仮定した場合の多孔部の厚みを意味する。
　次に、キャビティ６の金属焼結体（多孔部８）上に、誘電体層９および上部電極１０を形成する（図７）。
　上記誘電体層９を形成する材料は、絶縁性であれば特に限定されないが、好ましくは、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌＴｉＯｘ、ＳｉＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘ、ＬａＯｘ、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ、ＴｉＯｘ、ＳｒＴｉＯｘ、ＰｂＴｉＯｘ、ＢａＴｉＯｘ、ＢａＳｒＴｉＯｘ、ＢａＣａＴｉＯｘ、ＳｉＡｌＯｘ等の金属酸化物；ＡｌＮｘ、ＳｉＮｘ、ＡｌＳｃＮｘ等の金属窒化物；またはＡｌＯｘＮｙ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘＮｙ、ＳｉＣｘＯｙＮｚ等の金属酸窒化物が挙げられ、ＡｌＯｘ、ＨｆＯｘ、ＴａＯｘ、ＨｆＳｉＯｘが好ましい。なお、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、ＯおよびＮに付されたｘ、ｙおよびｚは０より大きい任意の値であってもよく、金属元素を含む各元素の存在比率は任意である。また、誘電体層が異なる複数の層からなる層状化合物であっても構わない。
　上記誘電体層９の厚みは、特に限定されないが、例えば３ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上５０ｎｍ以下がより好ましい。誘電体層の厚みを３ｎｍ以上とすることにより、絶縁性を高めることができ、漏れ電流を小さくすることが可能になる。また、誘電体層の厚みを１００ｎｍ以下とすることにより、より大きな静電容量を得ることが可能になる。
　上記誘電体層９は、単層であっても、多層であってもよい。
　上記誘電体層９は、好ましくは、気相法、例えば真空蒸着法、化学蒸着法（ＣＶＤ：Chemical Vapor Deposition）、スパッタ法、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）等または超臨界流体を用いる方法により形成される。高空隙率部の細孔の細部にまでより均質で緻密な膜を形成できることから、ＡＬＤ法がより好ましい。
　上記上部電極１０を構成する材料は、導電性であれば特に限定されないが、Ｎｉ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｚｎ、Ｓｎ、Ｐｂ、Ｆｅ、Ｃｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｔａおよびそれらの合金、例えばＣｕＮｉ、ＡｕＮｉ、ＡｕＳｎ、ならびにＴｉＮ、ＴｉＡｌＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴａＮ等の金属窒化物、金属酸窒化物、導電性高分子（例えば、ＰＥＤＯＴ（ポリ（３，４－エチレンジオキシチオフェン））、ポリピロール、ポリアニリン）などが挙げられ、ＴｉＮ、ＴｉＯＮが好ましい。
　上記上部電極１０の厚みは、特に限定されないが、例えば３ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。上部電極の厚みを３ｎｍ以上とすることにより、上部電極自体の抵抗を小さくすることができる。
　上記上部電極１０は、単層であっても、多層であってもよい。
　上記上部電極１０は、ＡＬＤ法により形成してもよい。ＡＬＤ法を用いることにより、コンデンサの容量をより大きくすることができる。別法として、誘電体層を被覆し、基材の細孔を実質的に埋めることのできる、ＣＶＤ、めっき、バイアススパッタ、Ｓｏｌ－Ｇｅｌ法、導電性高分子充填などの方法で、上部電極を形成してもよい。好ましくは、誘電体層上にＡＬＤ法で導電性膜を形成し、その上から他の手法により、導電性材料、好ましくはより電気抵抗の小さな物質で細孔を充填して上部電極を形成してもよい。このような構成とすることにより、効率的により高い容量密度および低い等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を得ることができる。
　次に、上部電極１０上に、外部電極１１を形成する（図８）。
　上記外部電極１１を構成する材料は、特に限定されないが、例えば、Ｓｎ、Ｎｉ、Ｃｕ、Ｔｉ、ＴｉＮ、Ａｌ、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ等の金属および合金、ならびに導電性高分子などが挙げられる。
　上記外部電極１１の形成方法は、特に限定されず、例えばＣＶＤ、電解めっき、無電解めっき、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができ、電解めっき、無電解めっき、蒸着、スパッタ等が好ましい。また、これらの方法を組み合わせて用いてもよい。
　次に、上部電極１０のうち、外部電極１１で覆われていない部分を除去する（図９）。除去後、誘電体層９が露出する。このように、コンデンサの周囲の上部電極を除去することにより、コンデンサの端面において上部電極と下部電極がショートすることを抑制することができる。特にコンデンサを集合基板として製造する場合、かかる集合基板をカットして個片化する際に、上記のようなショートが生じるのを抑制することができる。
　除去の方法は、特に限定されず、ドライエッチング、例えばＡｒイオンミリングや、反応性イオンエッチング（ＲＩＥ）を用いることができる。
　次に、外部電極１１の一部を除いて、コンデンサ上面を樹脂層１２で覆う。
　上記樹脂層１２を構成する材料は、絶縁性材料であれば特に限定されないが、好ましくは耐熱性樹脂であり、具体的には、ポリイミド、ポリベンゾオキサゾール、ポリエチレンテレフタラート、ベンゾシクロブテン樹脂、エポキシ樹脂等が挙げられる。また、線膨張係数を調整するためのフィラー、例えばＳｉフィラー等を含んでいてもよい。
　上記樹脂層１２の形成方法は、特に限定されず、例えば、樹脂を塗布し、次いで硬化させることにより形成することができる。樹脂の塗布方法は、スピンコート塗布、ディスペンサ塗布、スプレー塗布、スクリーン印刷等を用いることができる。また、別途形成した樹脂シートを貼り付けることにより、樹脂層を形成してもよい。
　上記により、本実施形態１のコンデンサ１が製造される（図１）。
　尚、上記実施形態において、コンデンサ１は、１つのコンデンサとして製造されているが、好ましくは、コンデンサの集合基板として得られる。集合基板の各コンデンサへの分割は、ダイシングブレード、各種レーザー装置、ダイサー、各種刃物、金型を用いて行うことができる。
　本発明のコンデンサは、多孔部８と支持部３の熱膨張係数の差が小さいことから、製造時、特に焼成時の温度変化、基板等への実装の際のリフロー処理などにおいて、内部に応力が生じにくく、誘電体層９のクラックが生じにくい。
　上記したように、本願発明のコンデンサは、集合基板として製造することができるので、各ブロックのサイズを調整することにより、コンデンサ全体の大きさおよび静電容量を容易に調節することができる。
　以上、本発明のコンデンサを、コンデンサ１に基づいて説明したが、本発明のコンデンサは、上記の実施形態および製造方法に限定されず、本発明の要旨を逸脱しない範囲で設計変更可能である。
　例えば、本発明のコンデンサは、本質的には、図７の状態でコンデンサとして機能し得る。従って、外部電極１１、樹脂層１２等は本発明において必須の構成ではなく、存在しなくてもよい。
　また、上記の実施形態では、金属基板４の上に側壁５を形成しているが、別法として、金属基板４の一部を、レーザー、エッチング等で除去して掘り下げ、これにより側壁５およびキャビティ６を形成してもよい。この場合側壁は金属基板の一部となる。
　上記の実施形態では、側壁５は、静電容量形成部２の周囲全体に形成されているが、側壁５は、静電容量形成部２の側面の一部にのみ形成されていてもよい。例えば、図１０に示されるように、静電容量形成部２の対向する２つの側面にのみ側壁５を形成してもよい。また、図１１に示されるように、静電容量形成部２を円状に形成し、この円状の静電容量形成部２の周囲の一部に対向するように２つの円弧状の側壁５を形成してもよい。さらに、図１２に示されるように、静電容量形成部２の隣り合う２つの側面にのみ側壁５を形成してもよい。尚、図１０～１２において、破線で囲まれた範囲が、静電容量形成部２が存在する箇所である。
　上記実施形態においては、コンデンサ１は、静電容量形成部２を１つ有するが、本発明はこれに限定されない。例えば、静電容量形成部は、２つ以上、例えば、２つ、３つ、または４つ存在してもよい。静電容量形成部の数を調整することにより、静電容量を容易に調整することができる。また、静電容量形成部を複数形成し、各静電容量形成部の周囲を側壁で囲むことにより、コンデンサの強度を高めることができる。
　上記実施形態においては、多孔部は、金属焼結体であるが、これに限定されない。例えば、焼結体以外の多孔部を有する多孔基材であってもよい。一の態様において、金属基板の一部を、基材の底面と側面を残すようにエッチングして、キャビティ、側壁、多孔部を同時に形成してもよい。
　上記実施形態においては、多孔部の直上に誘電体層が設けられているが、多孔部と誘電体層の間に、バインダー層、例えば他の導電層を設けてもよい。
　好ましい態様において、金属基板の下面（即ち、多孔部が存在する面と対向する面）側には、他の層は存在しない。
　別の態様において、金属基板の下面側に他の層が存在する場合、他の層の熱膨張係数は、金属基板および多孔部の熱膨張係数との差が、８ｐｐｍ／Ｋ以内、好ましくは５ｐｐｍ／Ｋ以内、より好ましくは３ｐｐｍ／Ｋ以内である。
　別の態様において、金属基板の下面側に他の層が存在する場合、金属基板と他の層の間に、応力を緩和するための中間層が存在する。中間層としては、例えば酸化ケイ素（特に、二酸化ケイ素）の層が存在する。
　実施例１
　金属基板として、ニッケル基板（厚さ１００μｍ）を準備した（図４）。この金属基板上に、レジストを塗布し、側壁に対応する部分の金属基板が露出するようにレジストを露光および現像した後、電解メッキによりニッケルの側壁を形成し、これにより金属基板上に複数のキャビティを形成した（図５）。側壁の高さは５０μｍであり、幅は５０μｍであった。また、側壁と金属基板がなす角は約７０°であった。また、各キャビティのサイズは、縦１００μｍ、横１００μｍであった。
　平均粒径２００ｎｍのＮｉ金属粉を、エタノール中にて１ｍｍφのジルコニアボールを用いて、ボールミルにて分散した。この分散液に、ポリビニルアルコールを加えて、金属粉スラリーを作製した。このスラリーを、ディスペンサを用いて各キャビティ内に加え、乾燥した。乾燥後の金属粉の層の厚みは、約３０μｍであった。キャビティ内に金属粉層が形成された金属基板を、焼成炉にて２００～３００℃で脱脂後、Ｎ２雰囲気下３００～６５０℃で５分間熱処理し、金属焼結体を得た（図６）。
　次に、ＡＬＤ法により、ＡｌＯｘ膜（２５ｎｍ）を形成し、誘電体層とした。この誘電体層の上に、ＡＬＤ法により、Ｒｕ膜（２０ｎｍ）を形成し、上部電極とした（図７）。
　次に、上部電極上のキャビティを覆う領域およびその周辺領域に、蒸着によりパターンを形成し、次いで、めっきによりＮｉめっき電極を形成して、外部電極とした（図８）。
　次に、ＣＦ４とＯ２の混合ガスを用いる反応性イオンエッチングにより、外部電極と接していない部分の上部電極を除去した（図９）。次いで、コンデンサの上面を、外部電極の一部を除いて、ポリイミドで被覆し、樹脂層を形成した（図１）。これによりコンデンサを複数有する集合基板を得た。
　次に、得られた集合基板を、レーザーを用いて、各コンデンサに分割し、実施例１のコンデンサを得た。
　実施例２
　金属基板として、実施例１のニッケル基板を用いる代わりに、シリコン基板上にスパッタ法によりニッケル膜（厚さ３μｍ）を形成した。次いで、実施例１と同様にして、金属焼結体、誘電体層、上部電極、外部電極および樹脂層を形成した。次いで、基板の上面を発泡剥離シートに貼り付け、シリコン基板を裏面から研削により除去し、集合基板を得た。得られた集合基板を、レーザーを用いて各コンデンサに分割し、発泡剥離シートを切り離して、実施例２のコンデンサを得た。
　実施例３
　金属基板として、実施例１のニッケル基板を用いる代わりに、ＳｉＯ２膜１５（厚みさ５００ｎｍ）を有するシリコン基板１６上に、スパッタ法によりニッケル膜（厚さ３μｍ）を形成した（図１３）。
　次に、実施例１と同様にして、金属焼結体、誘電体層、上部電極、および外部電極を形成し、上部電極の一部を除去した（図１４）。
　さらに、基板上にレジストを塗布し、上部電極の一部を除去することにより露出した誘電体層（ＡｌＯｘ膜）の一部が露出するように、露光および現像した。次いで、イオンミリングによりドライエッチングを行い、ＡｌＯｘの一部を除去し、上記ニッケル膜を露出させた（露出部１７）（図１５）。
　次に、上記の露出部１７上に、Ｎｉめっきにより、引き出し電極１８を形成した（図１６）。次いで、コンデンサの上面を、引き出し電極および外部電極の一部を除いて、ポリイミドで被覆し、樹脂層を形成した（図１７）。これにより得られた集合基板を、レーザーを用いて、各コンデンサに分割し、実施例３のコンデンサを得た。
　実施例４
　図１０に示すように、側壁を、静電容量形成部の対向する２つの側面にのみ形成することが以外は、実施例１と同様にして、実施例４のコンデンサを得た。
　実施例５
　図１１に示すように、静電容量形成部を円形に形成（半径５０μｍ）し、側壁を、静電容量形成部の周囲の一部に対向するように２つの円弧状に形成することが以外は、実施例１と同様にして、実施例５のコンデンサを得た。
　実施例６
　図１２に示すように、側壁を、静電容量形成部の隣り合う２つの側面にのみ形成することが以外は、実施例１と同様にして、実施例６のコンデンサを得た。
　比較例１
　側壁を形成しないこと以外は、実施例１と同様にして、比較例１のコンデンサを得た（図１８）。
　比較例２
　金属基板を用いる代わりに、シリコン基板を用い、シリコン基板上に、異方性エッチングにより一部を除去してキャビティを形成した。即ち、キャビティの底面および側壁は、シリコンであった。次いで、このシリコン基板の表面に、スパッタ法により、Ｎｉ膜（３μｍ）を形成して、下部電極とした。
　次に、実施例１と同様にして、金属焼結体、誘電体層、上部電極、外部電極および樹脂層を形成し、集合基板を得た。得られた集合基板を、レーザーを用いて各コンデンサに分割して、比較例２のコンデンサを得た。
　試験例
　上記実施例１～６、および比較例１～２で得られたコンデンサについて、５Ｖ印加時のリーク電流を測定した。結果を下記表１に示す。
Figure JPOXMLDOC01-appb-T000001
　上記の結果から、本発明のコンデンサは、リーク電流が非常に小さいことが確認された。一方、比較例のコンデンサは、ショートしており、コンデンサとして機能しないことが確認された。比較例１のコンデンサにおいては、支持部が底面のみしかなく、多孔部が十分に支持されないことから、誘電体層にクラックが生じ、上部電極と下部電極がショートしたことが原因であると考えられる。比較例２のコンデンサにおいては、Ｓｉの熱膨張係数が２．４ｐｐｍ／Ｋであり、Ｎｉの熱膨張係数が１２．８ｐｐｍ／Ｋであることから、この熱膨張係数の違いにより、製造時に誘電体層にクラックが生じ、上部電極と下部電極がショートしたことが原因であると考えられる。
　本発明のコンデンサは、高い静電容量を有し、クラックが生じにくいので、種々の電子機器に好適に用いられる。
　　１ａ…コンデンサ
　　２…静電容量形成部
　　３…支持部
　　４…金属基板
　　５…側壁
　　６…キャビティ
　　８…多孔部
　　９…誘電体層
　　１０…上部電極
　　１１…外部電極
　　１２…樹脂層
　　１５…ＳｉＯ２膜
　　１６…シリコン基板
　　１７…露出部
　　１８…引き出し電極

Claims (5)

  1. 　多孔部と、
    　前記多孔部上に位置する誘電体層と、
    　前記誘電体層上に位置する上部電極と
    を有して成るコンデンサであって、
    　さらに支持部を有し、該支持部が、前記多孔部の底面および側面の少なくとも一部を支持し、
    　前記多孔部の線膨張係数と、前記支持部の線膨張係数の差が、８ｐｐｍ／Ｋ以内である、コンデンサ。
  2. 　前記多孔部が、金属焼結体により構成されている、請求項１に記載のコンデンサ。
  3. 　前記多孔部を構成する材料と、前記支持部を構成する材料が、同じ材料である、請求項１または２に記載のコンデンサ。
  4. 　前記支持部が、前記多孔部の底面および側面全体を支持している、請求項１～３のいずれか１項に記載のコンデンサ。
  5. 　前記上部電極が、前記誘電体層の外縁部よりも内側に形成されている、請求項１～４のいずれか１項に記載のコンデンサ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11961680B2 (en) 2020-11-27 2024-04-16 Taiyo Yuden Co., Ltd. Ceramic electronic component without external electrodes on top surface, substrate arrangement including the same, and method of manufacturing such ceramic electronic component

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295634A (ja) * 2008-06-02 2009-12-17 Nippon Chemicon Corp 固体電解コンデンサ
US20100283122A1 (en) * 2009-05-05 2010-11-11 Pulugurtha Markondeyaraj Systems and methods for providing high-density capacitors
JP2012517717A (ja) * 2009-02-12 2012-08-02 ラオール・コンサルティング・エルエルシー 焼結ナノ細孔電気キャパシタ、電気化学キャパシタおよびバッテリーならびにその製造方法
US20150028449A1 (en) * 2013-07-25 2015-01-29 International Business Machines Corporation Nanoparticles for making supercapacitor and diode structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295634A (ja) * 2008-06-02 2009-12-17 Nippon Chemicon Corp 固体電解コンデンサ
JP2012517717A (ja) * 2009-02-12 2012-08-02 ラオール・コンサルティング・エルエルシー 焼結ナノ細孔電気キャパシタ、電気化学キャパシタおよびバッテリーならびにその製造方法
US20100283122A1 (en) * 2009-05-05 2010-11-11 Pulugurtha Markondeyaraj Systems and methods for providing high-density capacitors
US20150028449A1 (en) * 2013-07-25 2015-01-29 International Business Machines Corporation Nanoparticles for making supercapacitor and diode structures

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11961680B2 (en) 2020-11-27 2024-04-16 Taiyo Yuden Co., Ltd. Ceramic electronic component without external electrodes on top surface, substrate arrangement including the same, and method of manufacturing such ceramic electronic component
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