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WO2016104216A1 - 半導体装置、表示装置および半導体装置の製造方法 - Google Patents

半導体装置、表示装置および半導体装置の製造方法 Download PDF

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WO2016104216A1
WO2016104216A1 PCT/JP2015/084915 JP2015084915W WO2016104216A1 WO 2016104216 A1 WO2016104216 A1 WO 2016104216A1 JP 2015084915 W JP2015084915 W JP 2015084915W WO 2016104216 A1 WO2016104216 A1 WO 2016104216A1
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layer
metal oxide
contact hole
insulating layer
semiconductor device
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PCT/JP2015/084915
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English (en)
French (fr)
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岡田　訓明
誠一 内田
上田　直樹
加藤　純男
Original Assignee
シャープ株式会社
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Publication date
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Definitions

  • the present invention relates to a semiconductor device including a thin film transistor (TFT), a display device, and a method for manufacturing the semiconductor device.
  • TFT thin film transistor
  • Display devices including an active matrix substrate provided with a switching element for each pixel are widely used.
  • An active matrix substrate including a thin film transistor (hereinafter referred to as “TFT”) as a switching element is referred to as a TFT substrate.
  • TFT thin film transistor
  • the portion of the TFT substrate corresponding to the pixel of the display device may also be referred to as a pixel.
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • a TFT substrate using an oxide semiconductor TFT is disclosed in Patent Document 1, for example.
  • the TFT substrate disclosed in Patent Document 1 includes an oxide semiconductor TFT (hereinafter simply referred to as “TFT”) supported on the substrate and a pixel electrode electrically connected to the drain electrode of the TFT. Every one has.
  • the TFT is usually covered with an interlayer insulating layer.
  • the pixel electrode is provided on the interlayer insulating layer, and is connected to the drain electrode of the TFT in a contact hole formed in the interlayer insulating layer.
  • Such a structure is disclosed in Patent Document 1, for example.
  • the connection portion between the drain electrode of the TFT and the pixel electrode is referred to as a “contact portion”.
  • a region opened by the contact hole that is, a region that becomes the bottom surface of the contact hole may be referred to as a “contact hole opening region”.
  • the drain electrode when viewed from the normal direction of the substrate, the drain electrode has a bottom surface (opening region) of a contact hole provided in the interlayer insulating layer in consideration of an alignment error in the manufacturing process. ).
  • the entire opening area of the contact hole is arranged so as to overlap the drain electrode, so that a contact area between the drain electrode and the pixel electrode can be ensured. Further, the entire contact portion can be shielded from light by the drain electrode.
  • the drain electrode is disposed so as to shield the entire opening area of the contact hole. For this reason, it becomes a factor which reduces the ratio (henceforth "pixel aperture ratio") of the light transmissive area
  • the thicker the interlayer insulating layer the deeper the contact hole and the larger the opening area of the contact hole. As the opening area of the contact hole increases, the area of the light shielding area by the drain electrode also increases.
  • the area contributing to the display in the pixel is reduced by the amount of light shielding the opening area of the contact hole, so that there is a problem that the light use efficiency is lowered.
  • the area of one pixel becomes smaller, so that the light use efficiency decreases due to the formation of a light shielding region in the pixel.
  • One embodiment of the present invention has been made in view of the above, a semiconductor device, a display device, or a semiconductor device capable of suppressing a decrease in light use efficiency and realizing further high definition.
  • the purpose is to provide a manufacturing method.
  • a semiconductor device includes a substrate, a plurality of pixels arranged in a matrix in the first direction and the second direction on the substrate, and a plurality of gate wirings extending in the first direction. And a plurality of source wirings extending in the second direction, wherein each of the plurality of pixels is a thin film transistor supported by the substrate, the gate electrode and a metal oxide layer
  • a thin film transistor including a gate insulating layer formed between the gate electrode and the metal oxide layer, a source electrode and a drain electrode disposed in contact with the metal oxide layer, and an interlayer covering the thin film transistor An insulating layer; and a transparent conductive layer formed on the interlayer insulating layer, wherein the gate electrode is connected to one of the plurality of gate wirings, and the source electrode is
  • the metal oxide layer includes a first portion that overlaps with the gate electrode through the gate insulating layer and a second portion that does not overlap with the gate electrode.
  • the first portion includes a portion located between the source electrode and the drain electrode when viewed from the normal direction of the substrate, and the second portion is viewed from the normal direction of the substrate.
  • the drain electrode crosses an edge different from the edge on the first portion side, and the interlayer insulating layer is a part of the drain electrode and the metal when viewed from the normal direction of the substrate.
  • a contact hole disposed to overlap at least a part of the second portion of the oxide layer, and the transparent conductive layer is formed in the contact hole, the drain electrode and the metal oxide layer. Contact with portion and the gate insulating layer.
  • a width of the second portion of the metal oxide layer in the first direction is smaller than a width of the contact hole in the first direction.
  • the thin film transistor and the contact hole are arranged in the second direction when viewed from the normal direction of the substrate.
  • the source electrode of the thin film transistor, the first portion of the metal oxide layer, and the drain electrode are arranged in this order in the second direction. ing.
  • the thickness of the portion of the gate insulating layer that contacts the transparent conductive layer is smaller than the thickness of other portions.
  • the depth from the upper surface of the interlayer insulating layer to the portion of the surface of the gate insulating layer in contact with the transparent conductive layer is 1 ⁇ m or less.
  • the interlayer insulating layer does not include an organic insulating layer.
  • the metal oxide layer extends across the contact hole in the second direction when viewed from the normal direction of the substrate.
  • the width of the portion of the metal oxide layer overlapping the contact hole in the second direction is the width of the contact hole in the second direction. Smaller than.
  • the first portion of the metal oxide layer includes a semiconductor region, and the second portion includes a low resistance region having a lower resistance than the semiconductor region.
  • the semiconductor device further includes another transparent conductive layer disposed on the transparent conductive layer via a dielectric layer, and the transparent conductive layer functions as a pixel electrode, The transparent conductive layer functions as a common electrode.
  • the metal oxide layer includes an In—Ga—Zn—O-based oxide.
  • the In—Ga—Zn—O-based oxide includes a crystalline part.
  • a display device is disposed between the semiconductor device according to any one of the above, a counter substrate disposed so as to face the semiconductor device, and the counter substrate and the semiconductor device.
  • a liquid crystal layer, and an alignment film disposed between the semiconductor device and the liquid crystal layer.
  • the alignment film is a photo-alignment film, and a part of the photo-alignment film is disposed in the contact hole. ing.
  • a method of manufacturing a semiconductor device includes a step (a) of forming a gate electrode and a gate wiring on a substrate, and a step (b) of forming a gate insulating layer covering the gate electrode and the gate wiring. And forming a metal oxide layer partially overlapping with the gate electrode through the gate insulating layer by forming an oxide semiconductor film on the gate insulating layer and patterning the oxide semiconductor film ( c) and a step of forming a source electrode and a drain electrode in contact with the upper surface of the metal oxide layer, the portion of the metal oxide layer overlapping the gate electrode when viewed from the normal direction of the substrate.
  • At least a part of the metal oxide layer is a first part located between the source electrode and the drain electrode, and at least one part of the metal oxide layer that does not overlap the gate electrode.
  • the oxide semiconductor film includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • a semiconductor device includes a substrate, a plurality of pixels arranged in a matrix in the first direction and the second direction on the substrate, and a plurality of gates extending in the first direction.
  • a semiconductor device including a wiring and a plurality of source wirings extending in the second direction, wherein each of the plurality of pixels is a thin film transistor supported by the substrate, the gate electrode, and a metal oxide
  • a thin film transistor comprising: a layer; a gate insulating layer formed between the gate electrode and the metal oxide layer; and a source electrode and a drain electrode disposed in contact with the metal oxide layer; and covering the thin film transistor An interlayer insulating layer; and a transparent conductive layer formed on the interlayer insulating layer, wherein the gate electrode is connected to one of the plurality of gate wirings, and the source electrode
  • the metal oxide layer includes a first portion that overlaps with the gate electrode and a second portion that does not overlap with the gate electrode through the gate insulating layer.
  • the first portion includes a portion located between the source electrode and the drain electrode when viewed from the normal direction of the substrate, and the interlayer insulating layer is viewed from the normal direction of the substrate.
  • a contact hole is provided so as to overlap a part of the drain electrode, and the transparent conductive layer is in contact with the drain electrode and the gate insulating layer in the contact hole.
  • the source electrode, the first portion of the metal oxide layer, the drain electrode, and the contact hole are arranged in this order in the second direction. It is arranged.
  • the width of the drain electrode in the first direction in the portion overlapping the transparent conductive layer, and the second of the metal oxide layer are all smaller than the widths of the contact holes in the first direction.
  • FIGS. 7A and 7B are enlarged plan views illustrating the arrangement relationship between the oxide semiconductor TFT 10 and the contact hole 22a in the pixel Pix, respectively, where FIG. The holding structure is shown.
  • (A) And (b) is an enlarged plan view which illustrates the arrangement
  • FIG. 7A and 7B are enlarged plan views illustrating other arrangement relationships between the oxide semiconductor TFT 10 and the contact hole 22a in the pixel Pix, respectively, where FIG. A horizontal TFT structure is shown.
  • 3 is a plan view illustrating the arrangement of a drain electrode 18d and a metal oxide layer 16 in a contact hole 22a.
  • FIG. It is typical sectional drawing for demonstrating the inclination angle of the side surface of the contact hole 22a.
  • (A) is a schematic plan view of another semiconductor device 100B of the first embodiment, and (b) and (c) are the AA ′ line and BB ′ of the semiconductor device 100B, respectively. It is sectional drawing in a line.
  • FIG. (A1) to (a4) are process cross-sectional views illustrating an example of a manufacturing method of the semiconductor device 100B
  • (b1) to (b4) are plan views in the processes illustrated in (a1) to (a4), respectively.
  • FIG. (A1) and (a2) are process cross-sectional views showing an example of a manufacturing method of the semiconductor device 100B, respectively.
  • (B1) and (b2) are planes in the processes shown in (a1) and (a2), respectively.
  • (C1) is a sectional view taken along line BB ′ in the step shown in (b1).
  • (A) And (b) is a typical top view and sectional view of semiconductor device 200 by a 2nd embodiment, respectively. 4 is an enlarged plan view illustrating a contact portion in the semiconductor device 200.
  • FIG. (A) And (b) is the typical top view and sectional drawing of the semiconductor device 300 by 3rd Embodiment, respectively.
  • (A) And (b) is the typical top view and sectional drawing of the semiconductor device 400 by 4th Embodiment, respectively.
  • 4 is an enlarged plan view illustrating a contact portion in the semiconductor device 400.
  • FIG. (A) is typical sectional drawing which illustrates the liquid crystal display device 500 of 5th Embodiment
  • (b) is an expanded sectional view which shows the contact part in 1 pixel. It is a graph which illustrates the relationship between the level
  • (A) And (b) is a top view explaining the parasitic capacitance between the source-drain in TFT horizontal installation structure and TFT vertical installation structure, respectively. It is a graph which shows the change of the threshold value of TFT in TFT horizontal installation structure and TFT vertical installation structure.
  • (A) And (b) is sectional drawing and the top view which illustrate the TFT substrate 1000 of a reference example.
  • the entire opening area of the contact hole formed in the interlayer insulating layer is shielded from light at the contact portion between the pixel electrode and the drain electrode. there were.
  • the applicant of the present invention disclosed in International Publication No. 2015/019857 by making a part of the opening area of the contact hole a light transmitting area through which light (visible light) can be transmitted, thereby reducing the pixel aperture ratio.
  • the structure which suppresses is proposed.
  • the metal oxide layer that becomes the active layer of the TFT extends to the opening region of the contact hole.
  • the pixel electrode is arranged in contact with both the drain electrode and the extended metal oxide layer in the contact hole. Since the metal oxide layer can transmit light, a part of the contact hole opening region is not shielded by the drain electrode when viewed from the normal direction of the substrate, and can contribute to display as a light transmitting region. Become.
  • 19A and 19B are a cross-sectional view and a plan view illustrating a TFT substrate 1000 of a reference example.
  • the TFT substrate 1000 includes an oxide semiconductor TFT 10 on the substrate 11, an interlayer insulating layer 22 that covers the oxide semiconductor TFT 10, and a transparent conductive layer (pixel electrode) 24.
  • the oxide semiconductor TFT 10 includes a gate electrode 12, a gate insulating layer 14 covering the gate electrode 12, a metal oxide layer 16 formed on the gate insulating layer 14, and a source electrode 18 s connected to the metal oxide layer 16. And a drain electrode 18d.
  • the metal oxide layer 16 includes a first portion 16 a that becomes an active layer of the oxide semiconductor TFT 10, and a second portion 16 b that extends across the edge of the gate electrode 12.
  • a contact hole 22 a is formed in the interlayer insulating layer 22.
  • the contact hole 22a is disposed so as to overlap the second portion 16b of the metal oxide layer 16 and the end of the drain electrode 18d.
  • the transparent conductive layer 24 is in contact with the end of the drain electrode 18d and the second portion 16b of the metal oxide layer 16 in the contact hole 22a.
  • the portion of the surface of the metal oxide layer 16 that is in contact with the conductor is reduced in resistance, and may become a low resistance region (also referred to as “conductor region”).
  • the portion of the surface of the metal oxide layer 16 that is in contact with the drain electrode 18d and the portion that is in contact with the transparent conductive layer 24 are low resistance regions.
  • the second portion 16b of the metal oxide layer 16 can function as a conductor layer electrically connected to the drain electrode 18d.
  • the area where the drain electrode 18d and the transparent conductive layer 24 are in direct contact can be reduced without significantly increasing the contact resistance.
  • the area of the light shielding region in the pixel can be reduced.
  • a layer formed on the gate insulating layer and located in the opening region of the contact hole may be referred to as a “underlayer” of the contact hole.
  • the underlayer may be a conductor layer or a layer including a conductor region.
  • the drain electrode serves as a base layer for the contact hole.
  • the drain electrode and the metal oxide layer 16 extended from the oxide semiconductor TFT serve as the underlayer.
  • the present inventors it has been found that, in the TFT substrate 1000 of the reference example, it is difficult to achieve higher definition as a result of the pixel width being restricted by the width of the underlying layer of the contact hole 22a.
  • an oxide semiconductor TFT 10 and a contact portion are arranged in each pixel.
  • the metal oxide layer 16 having a size slightly larger than that of the contact hole 22a is extended to be a base layer of the contact hole 22a.
  • the width P1 of the pixel in the row direction (the direction along the gate wiring) is set to be sufficiently larger than the total width of the oxide semiconductor TFT 10 and the contact hole 22a underlayer.
  • the present inventor has intensively studied the structure of the contact portion capable of further high definition. As a result, it has been found that by reducing the width of the metal oxide layer serving as the base layer of the contact hole, the pixel can be further miniaturized while suppressing a decrease in the pixel aperture ratio, and the present invention has been achieved.
  • a TFT substrate used in a liquid crystal display device is exemplified as the semiconductor device.
  • the semiconductor device according to the embodiment of the present invention may be another transmissive display device such as an electrophoretic display device, a MEMS (Micro Electro Mechanical), or the like. It includes a TFT substrate of a System) display device and an organic EL (Electroluminescence) display device.
  • TFT substrate 100A the structure of a semiconductor device (TFT substrate) 100A according to an embodiment of the present invention will be described with reference to FIG.
  • components having substantially the same function are denoted by common reference numerals, and description thereof may be omitted.
  • FIG. 1 is a diagram schematically showing the structure of a semiconductor device 100A according to the first embodiment of the present invention
  • FIG. 1 (a) is a schematic plan view
  • FIGS. 1 (b) and (c) is a schematic cross-sectional view taken along lines AA ′ and BB ′ shown in FIG.
  • the semiconductor device 100A includes a substrate 11, a plurality of pixels Pix, a source line S extending along the column direction, and a gate line G extending along the row direction on the substrate 11.
  • the pixels Pix are arranged in a matrix in the X direction (also referred to as “row direction” or “first direction”) and in the Y direction (also referred to as “column direction” or “second direction”) different from the X direction.
  • the row direction and the column direction may be orthogonal to each other.
  • an area including a plurality of pixels Pix is referred to as a “display area”, and an area other than the display area is referred to as a “non-display area” or a “frame area”.
  • a terminal portion, a drive circuit, and the like can be provided in the non-display area.
  • Each pixel Pix includes an oxide semiconductor TFT 10 supported on the substrate 11, an interlayer insulating layer 22 covering the oxide semiconductor TFT 10, and a transparent conductive layer (for example, a pixel electrode) 24.
  • the transparent conductive layer 24 is electrically connected to the oxide semiconductor TFT 10.
  • the oxide semiconductor TFT 10 is, for example, a bottom gate type TFT having a top contact structure.
  • the oxide semiconductor TFT 10 includes a gate electrode 12, a gate insulating layer 14 covering the gate electrode 12, a metal oxide layer 16 formed on the gate insulating layer 14, and a source electrode 18s and a drain electrode 18d.
  • the metal oxide layer 16 includes a channel region.
  • the gate electrode 12 is connected to the corresponding gate line G, and the source electrode 18s is connected to the corresponding source line S.
  • the gate electrode 12 and the gate wiring G may be formed integrally, and the source electrode 18s and the source wiring S may be formed integrally.
  • the source electrode 18s and the drain electrode 18d are disposed so as to be in contact with the upper surface of the metal oxide layer 16 with the channel region interposed therebetween.
  • the metal oxide layer 16 includes a first portion 16 a that overlaps with the gate electrode 12 through the gate insulating layer 14, and a second portion 16 b that does not overlap with the gate electrode 12 through the gate insulating layer 14.
  • the first portion 16 a includes a portion (channel region) positioned between the source electrode 18 s and the drain electrode 18 d when viewed from the normal direction of the substrate 11.
  • the second portion 16b is disposed so as to cross an edge e2 different from the edge e1 on the first portion 16a side of the drain electrode 18d when viewed from the normal direction of the substrate 11. In this example, the second portion 16b extends across the edge e2 of the drain electrode 18d and away from the first portion 16a (channel region).
  • the “metal oxide layer” is a layer including a semiconductor region that functions as an active layer of an oxide semiconductor TFT.
  • the metal oxide layer may include a region (conductor region) partially reduced in resistance.
  • the portion of the surface of the metal oxide layer that is in contact with the conductor layer can be reduced in resistance.
  • the metal oxide layer may be formed from the same oxide semiconductor film. In the semiconductor device manufacturing process, a part of the semiconductor device may be reduced in resistance to become a conductor region, and the other part may remain as a semiconductor region. Only the surface of the metal oxide layer may be reduced in resistance, or may be reduced in the thickness direction of the metal oxide layer.
  • the metal oxide layer 16 may be extended from the first portion 16 a across the edge on one end side of the gate electrode 12. In this case, the portion extended from the edge of the gate electrode 12 becomes the second portion 16b.
  • the metal oxide layer 16 has an island pattern including the first portion 16a and the second portion 16b, but the first portion 16a and the second portion 16b are separated from each other. Also good.
  • the source electrode 18s and the drain electrode 18d are arranged so as to be opposed to each other on the first portion 16a of the metal oxide layer 16, and are in contact with the upper surface of the first portion 16a.
  • the drain electrode 18d is disposed so as to be in contact with the upper surface of the second portion 16b.
  • the source wiring S may include a portion extending in the column direction and an extending portion extending in the row direction from the portion extending in the column direction. .
  • the extending portion is also disposed on the upper surface of the metal oxide layer 16 and functions as the source electrode 18s.
  • the drain electrode 18 d may extend across the edge of the gate electrode 12 from the first portion 16 a and may be in contact with the upper surface of the second portion 16 b of the metal oxide layer 16.
  • the width of the drain electrode 18d in the channel width direction may be smaller than the width of the metal oxide layer 16 in the channel width direction.
  • the source wiring S, the source electrode 18s and the drain electrode 18d may be formed of the same metal film (source wiring layer).
  • the gate wiring G and the gate electrode 12 may be formed of the same metal film (gate wiring layer).
  • These wiring layers include a layer formed of metal and have light shielding properties. Since the layer formed of metal is generally higher in conductivity than the transparent conductive layer, the width of the wiring can be narrowed, which can contribute to high definition and improvement of the pixel aperture ratio.
  • a contact hole 22 a is formed in the interlayer insulating layer 22.
  • the contact hole 22a is disposed so as to overlap a part of the drain electrode 18d and at least a part of the second part 16b of the metal oxide layer 16.
  • the arrangement and planar shape of the contact hole 22a described in this specification refer to the arrangement and planar shape of the opening region of the contact hole 22a (the bottom surface of the contact hole 22a).
  • the planar shape of the contact hole 22a shown in FIG. 1 and the following drawings is the shape of the opening region of the contact hole 22a, for example, the shape of the bottom surface of the contact hole 22a when the side surface of the contact hole 22a is inclined.
  • the contact hole 22a is formed so that not only the drain electrode 18d and the metal oxide layer 16 but also the gate insulating layer 14 is exposed.
  • the contact hole 22a overlaps with the edge e2 of the drain electrode 18d and a part of the edge of the second portion 16b of the metal oxide layer 16 when viewed from the normal direction of the substrate 11.
  • the width in the row direction of the portion overlapping the contact hole 22a in the second portion 16b of the metal oxide layer 16 may be smaller than the width in the row direction of the contact hole 22a.
  • the width of the contact hole 22a is set to 2 ⁇ m or more, for example, due to process restrictions (process rules).
  • the transparent conductive layer 24 is provided on the interlayer insulating layer 22 and in the contact hole 22a.
  • the transparent conductive layer 24 is in direct contact with the drain electrode 18d, the second portion 16b of the metal oxide layer 16, and the gate insulating layer 14 in the contact hole 22a.
  • the transparent conductive layer 24 is in direct contact with the upper surface near the edge e2 of the drain electrode 18d and the side surface of the drain electrode 18d in the contact hole 22a. Thereby, the transparent conductive layer 24 and the drain electrode 18d can be electrically connected.
  • a portion of the surface of the metal oxide layer 16 that is in contact with the conductor may be a low resistance region (or a conductor region) having a lower electrical resistance than the first portion 16a. .
  • the low resistance region of the metal oxide layer 16 can function as a connection layer between the drain electrode 18 d and the transparent conductive layer 24. Therefore, even if the area where the transparent conductive layer 24 and the drain electrode 18d are in direct contact with each other is reduced, an increase in contact resistance can be suppressed. Therefore, it is possible to further suppress the decrease in the aperture ratio due to the drain electrode 18d while suppressing the contact resistance.
  • the size of the pixel Pix can be reduced.
  • the base layer (drain electrode or metal oxide layer) of the contact hole is slightly larger than the contact hole when viewed from the normal direction of the substrate. Have a size.
  • the width in the row direction of the metal oxide layer 16 serving as the base of the contact hole 22a can be made smaller than the width in the row direction of the contact hole. Can be further reduced.
  • the gate insulating layer 14 may be disposed between the gate electrode 12 and the metal oxide layer 16.
  • the oxide semiconductor TFT 10 is not limited to the bottom gate type TFT, and may be a top gate type TFT in which the gate electrode 12 is disposed on the side opposite to the substrate 11 of the metal oxide layer 16.
  • the metal oxide layer 16 may extend so as to cross the contact holes 22 a in the column direction when viewed from the normal direction of the substrate 11. This makes it possible to further reduce the width of the metal oxide layer 16 in the row direction while ensuring a contact area between the transparent conductive layer 24 and the drain electrode 18 d or the metal oxide layer 16. Therefore, the pixel pitch P1 can be more effectively reduced.
  • the arrangement of the oxide semiconductor TFT 10 and the contact hole 22a when viewed from the normal direction of the substrate 11 is not particularly limited, but in order to make the drain electrode 18d smaller, the contact hole 22a has a channel region in the drain electrode 18d. It is preferable to be arranged so as to overlap with the opposite edge e2.
  • the oxide semiconductor TFT 10 and the contact holes 22a are arranged in the column direction when viewed from the normal direction of the substrate 11, but may be arranged in the row direction.
  • FIGS. 2A and 2B are enlarged plan views illustrating the arrangement relationship between the oxide semiconductor TFT and the contact hole 22a in the pixel Pix, respectively.
  • the source electrode 18s, the channel region, and the drain electrode 18d of the oxide semiconductor TFT 10 are arranged in this order in the column direction.
  • Such a TFT arrangement is referred to as a “TFT vertical placement structure”.
  • the contact hole 22a is disposed so as to overlap the edge e2 on the opposite side of the channel region in the drain electrode 18d. Therefore, the contact holes 22a and the oxide semiconductor TFTs 10 are arranged in the column direction.
  • the shape of the second portion 16b of the metal oxide layer 16 is not particularly limited.
  • the width w1 of the portion overlapping the contact hole 22a in the second portion 16b is the width in the row direction of the contact hole 22a. It may be smaller than z1.
  • the source electrode 18s, the channel region, and the drain electrode 18d of the oxide semiconductor TFT 10 are arranged in this order in the row direction.
  • Such a TFT arrangement is referred to as a “TFT lateral structure”.
  • the contact hole 22a is disposed so as to overlap the edge e2 on the opposite side of the channel region in the drain electrode 18d. Therefore, the contact holes 22a and the oxide semiconductor TFTs 10 are arranged in the row direction.
  • the shape of the second portion 16b of the metal oxide layer 16 is not particularly limited.
  • the width w1 in the row direction of the portion overlapping the contact hole 22a in the second portion 16b is the width z1 in the row direction of the contact hole 22a. May be smaller.
  • FIGS. 3A and 3B are enlarged plan views of part of the pixels in the semiconductor devices of Comparative Examples 1 and 2, respectively.
  • FIG. 3 the same components as those in FIG. 2 are denoted by the same reference numerals.
  • the oxide semiconductor TFT 10 and the contact holes 22a are arranged in the column direction as in the example shown in FIG.
  • the oxide semiconductor TFT 10 and the contact holes 22a are arranged in the row direction as in the example shown in FIG.
  • the width w1 in the row direction of the metal oxide layer 16 serving as the base of the contact hole 22a is larger than the width z1 in the row direction of the contact hole 22a, and the contact hole 22a is entirely made of metal.
  • the oxide layer 16 is disposed so as to overlap.
  • the pixel pitch P1 in the row direction is a layer (underlying contact hole 22a)
  • the width w1 of the second portion 16b) of the metal oxide layer 16 in the row direction and the length of the second portion 16b and the interval s for preventing a short circuit between the source wiring S on both sides thereof are set to be longer than the length. (P1 ⁇ w1 + s ⁇ 2).
  • the pixel pitch P1 is almost rate-controlled by the width w1 and the interval s.
  • the pixel pitch P1 can be further reduced.
  • the pixel pitch P1 in the row direction is the base of the contact hole 22a.
  • the width w1 in the row direction of the layer (metal oxide layer 16), the interval s for preventing a short circuit between the second portion 16b and the source wiring S, and the length (channel length) of the channel region of the oxide semiconductor TFT 10 It is set so as to be larger than the length obtained by adding. Also in the example shown in FIG. 2B, since the width w1 of the metal oxide layer 16 can be made smaller than in the comparative example 2 shown in FIG. 3B, the pixel pitch P1 can be further reduced.
  • the pixel pitch P1 is equal to the channel region.
  • the width of the contact hole 22a is not restricted and the size of the underlying layer of the contact hole 22a is restricted. Therefore, the pixel can be more effectively miniaturized than the case where the contact holes 22a are arranged in the row direction (FIG. 2B).
  • the oxide semiconductor TFT 10 and the contact hole 22a are arranged in the column direction” means that adjacent to the contact hole 22a when viewed from the normal direction of the substrate 11, as shown in FIG. Channel region between a straight line i passing through the point closest to one source line S and extending in the column direction and a straight line ii passing through the point closest to the other adjacent source line S and extending in the column direction It suffices if they are arranged so as to be positioned. In such a case, the pixel pitch P1 is not limited by the size of the channel region, but only by the size of the contact hole 22a.
  • the oxide semiconductor TFT 10 and the contact hole 22a are arranged in the row direction” means that the straight line i and the straight line ii when viewed from the normal direction of the substrate 11 as shown in FIG. Including a case where at least a part of the channel region protrudes from between. In such a case, the pixel pitch P1 is limited not only by the size of the contact hole 22a but also by the size of the channel region.
  • the arrangement relationship between the metal oxide layer 16 and the contact hole 22a is not limited to the examples illustrated in FIGS.
  • the width in the column direction of the portion of the second portion 16b of the metal oxide layer 16 that overlaps the contact hole 22a is the width of the contact hole 22a. It may be smaller than the width in the column direction.
  • the metal oxide layer 16 has one island pattern including the first portion 16a and the second portion 16b, but may have a plurality of island patterns separated from each other.
  • a first pattern including a first portion 16 a that can function as a channel region and a second pattern including a second portion 16 b that can function as a connection layer between the drain electrode 18 d and the transparent conductive layer 24. You may have.
  • the second pattern may be disposed so as to be in contact with both the drain electrode 18d and the transparent conductive layer 24.
  • the thickness t2 of the portion in contact with the transparent conductive layer 24 in the gate insulating layer 14 may be smaller than the thickness t1 of other portions.
  • Such a configuration can be obtained, for example, by removing the surface portion of the gate insulating layer 14 (overetching) depending on the etching conditions when the contact hole 22a is formed in the interlayer insulating layer 22.
  • the overetching amount dt of the gate insulating layer 14 can be controlled by the material of the gate insulating layer 14 and the etching conditions.
  • the overetching amount dt is not particularly limited, but may be 0.4 ⁇ m or less, for example.
  • the gate insulating layer 14 includes a material different from the material of the interlayer insulating layer 22, it is possible to suppress the amount of overetching by using a difference in etching rate.
  • the interlayer insulating layer 22 is an oxide film such as a silicon oxide film
  • the gate insulating layer 14 preferably includes a nitride film.
  • the etching of the interlayer insulating layer 22 is performed under the condition that the etching rate for the lower layer of the gate insulating layer 14 is low.
  • the amount of overetching can be suppressed to be equal to or less than the thickness of the upper layer.
  • the step due to the contact hole 22a is preferably 1 ⁇ m or less, for example.
  • a part of the opening region of the contact hole 22a becomes the light transmission region T that is not shielded by the gate electrode 12 and the drain electrode 18d, and can contribute to display. If the level difference of the contact hole 22a is reduced, the disturbance of the liquid crystal alignment caused by the contact hole 22a can be reduced, so that light leakage occurring in the vicinity of the contact hole 22a can be suppressed. Therefore, high display characteristics can be realized without shielding the entire opening region of the contact hole 22a with the drain electrode 18d, the gate electrode 12, or the like.
  • the interlayer insulating layer 22 is formed of an inorganic insulating material and does not have to have an organic insulating layer. Or it does not need to have the planarization layer which consists of organic or an inorganic insulating material. Thereby, since the thickness of the interlayer insulating layer 22 can be reduced, a relatively shallow contact hole 22a is formed. Therefore, light leakage in the vicinity of the contact hole 22a can be reduced.
  • the step (maximum step) due to the contact hole 22a refers to the depth from the upper surface of the interlayer insulating layer 22 to the portion of the surface of the gate insulating layer 14 in contact with the transparent conductive layer 24.
  • the step of the contact hole 22a is, for example, the total thickness of the interlayer insulating layer 22, the drain electrode 18d, and the metal oxide layer 16.
  • a value obtained by adding the over-etching amount dt ( t1-t2) of the gate insulating layer 14 to the above total thickness.
  • the thickness of the interlayer insulating layer 22 (for example, 1 ⁇ m or less).
  • the interlayer insulating layer 22 is made thin, not only the depth of the contact hole 22a can be reduced, but also the width of the inclined portion of the contact hole can be reduced, so that light leakage can be more effectively suppressed.
  • the metal oxide layer 16 serving as the base of the contact hole 22a is set to have a size larger than the bottom surface of the contact hole 22a. For this reason, the gate insulating layer 14 is not over-etched when the contact hole is formed.
  • the step of the contact hole 22a may be increased by the amount of overetching as compared with the semiconductor device 1000. Further, a step structure having more steps is formed by over-etching.
  • an alignment film photo-alignment film
  • photo-alignment film that has been subjected to photo-alignment treatment can be used to increase the number of steps or increase the level difference.
  • the overetching amount dt of the gate insulating layer 14 may be controlled by controlling the etching conditions and the like. As a result, the step of the contact hole 22a can be suppressed within a predetermined range.
  • FIG. 5 is a plan view illustrating the arrangement of the drain electrode 18d and the metal oxide layer 16 in the contact hole 22a.
  • the transparent conductive layer 24 is in direct contact with the drain electrode 18d or the second portion 16b of the metal oxide layer 16 in the contact hole 22a.
  • a region Rc where the transparent conductive layer 24 is in contact with the drain electrode 18d or the second portion 16b of the metal oxide layer 16 is referred to as a “contact region”.
  • the ratio of the area of the contact region Rc to the entire opening region Ra of the contact hole 22a is, for example, 50% or more and less than 100%. Thereby, contact resistance can be held down further.
  • the ratio of the area of the contact region Rc to the entire opening region Ra may be less than 90%. In this case, since the width in the row direction of the contact region Rc can be further reduced, the pixel pitch P1 can be more effectively reduced.
  • the area occupied by the portion (“light-shielding region”) Rd of the drain electrode 18 d in the opening region Ra of the contact hole 22 a occupies the entire opening region Ra of the contact hole 22 a.
  • the ratio may be, for example, more than 0% and less than 50%, preferably 30% or less.
  • the ratio of the area of the metal oxide layer 16 that is located in the opening region Ra of the contact hole 22a to the entire opening region Ra of the contact hole 22a is, for example, 50% or more and less than 100%, preferably 70% or more. It may be. If the proportion of the area of the portion Rs of the metal oxide layer 16 is 50% or more, the light transmission region T can be made larger while suppressing an increase in contact resistance. Therefore, the pixel aperture ratio can be increased more effectively.
  • the portion Rs located in the opening region Ra of the contact hole 22a in the metal oxide layer 16 is larger than the portion (light shielding region) Rd located in the opening region Ra of the contact hole 22a in the drain electrode 18d. Is preferred. Thereby, since the ratio of the light shielding area
  • the side wall (periphery) of the contact hole 22a may be disposed so as to cross the drain electrode 18d.
  • the transparent conductive layer 24 can contact not only a part of the upper surface of the drain electrode 18d but also the side surface. For this reason, it is possible to secure a contact area between the drain electrode 18d and the transparent conductive layer 24 while keeping a light shielding region by the drain electrode 18d small.
  • FIG. 6 is a diagram illustrating a cross-sectional structure perpendicular to the substrate 11 in the contact portion.
  • the angle formed between the end surface of the interlayer insulating layer 22 that becomes the side surface of the contact hole 22a and the surface of the substrate 11 is defined as an inclination angle ⁇ of the side surface of the contact hole 22a.
  • the inclination angle ⁇ of the side surface of the contact hole is set to less than 90 °, for example, about 40 ° to 60 °.
  • the entire contact hole (including not only the bottom surface of the contact hole but also the side surface) is usually shielded to prevent light leakage occurring on the side surface of the contact hole.
  • the inclination angle ⁇ of the side surface of the contact hole is larger (closer to 90 °), the area required for shielding the contact hole can be reduced, so that the pixel aperture ratio can be increased. For this reason, conventionally, the contact hole is formed so that the inclination angle ⁇ is somewhat large (for example, 45 ° or more).
  • the inclination angle ⁇ is not particularly limited, it may be less than 40 °, for example, 30 ° or less.
  • the inclination angle ⁇ is set to 30 ° or less and the inclination of the side surface of the contact hole 22a is reduced, the alignment of the liquid crystal on the side surface of the contact hole 22a can be controlled with higher accuracy by the alignment film (photo-alignment film). Light leakage can be suppressed more effectively.
  • the inclination angle ⁇ is set to 15 ° or less, a more remarkable effect is obtained.
  • the inclination angle ⁇ of the side surface of the contact hole 22 a can be controlled by the etching conditions and the material of the interlayer insulating layer 22. A specific example of the control method of the inclination angle ⁇ will be described later.
  • the semiconductor device 100A is used for a liquid crystal display device in a vertical electric field mode such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode.
  • a vertical electric field mode such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode.
  • the TFT substrate 100A can be variously modified.
  • another transparent conductive layer that functions as an auxiliary capacitance electrode may be provided on the transparent conductive layer (pixel electrode) 24 via a dielectric layer.
  • another transparent conductive layer functioning as a common electrode may be provided on the substrate 11 side or the liquid crystal layer side of the transparent conductive layer (pixel electrode) 24 and applied to a liquid crystal display device in FFS (Fringe Field Switching) mode. Good.
  • FFS Frringe Field Switching
  • the transparent conductive layer 24 may not be a pixel electrode.
  • a pixel electrode may be provided above the transparent conductive layer 24 (liquid crystal layer side), and the transparent conductive layer 24 may function as a connection portion that connects the pixel electrode and the drain electrode 18 d of the TFT 10.
  • a common electrode electrically isolated from the transparent conductive layer 24 (connection portion) may be formed using the same transparent conductive film as the transparent conductive layer 24.
  • the channel etch type TFT 10 is used, but an etch stop type TFT having an etch stop layer on the channel region may be provided instead.
  • FIG. 7 is a diagram schematically showing the structure of the semiconductor device 100B
  • FIG. 7A is a schematic plan view
  • FIGS. 7B and 7C are respectively the diagrams in FIG.
  • FIG. 2 is a schematic cross-sectional view taken along line AA ′ and BB ′ shown in FIG.
  • FIG. 7 the same components as those in FIG.
  • another transparent conductive layer (hereinafter also referred to as “upper transparent conductive layer”) 28 is disposed on the transparent conductive layer (hereinafter also referred to as “lower transparent conductive layer”) 24 via an insulating layer 26.
  • 1 may be the same as the TFT substrate 100A shown in FIG.
  • the lower transparent conductive layer 24 corresponds to the transparent conductive layer 24 of the TFT substrate 100A (FIG. 1) and functions as, for example, a pixel electrode.
  • the insulating layer 26 is formed so as to cover the lower transparent conductive layer 24.
  • the upper transparent conductive layer 28 has, for example, at least one slit 28E or a notch in the pixel and functions as a common electrode.
  • An alignment film (not shown) may be formed on the upper transparent conductive layer 28.
  • the semiconductor device 100B can be applied to, for example, an FSS mode liquid crystal display device.
  • the upper transparent conductive layer 28 is disposed so as to overlap (oppose) the lower transparent conductive layer 24 with the insulating layer 26 interposed therebetween.
  • a storage capacitor is formed in a portion where the lower transparent conductive layer 24 overlaps.
  • the semiconductor device 100A shown in FIGS. 1A and 1B can be manufactured by the same method as the semiconductor device 100B except that the insulating layer 26 and the upper transparent conductive layer 28 are not formed. Omitted.
  • FIGS. 8A1 to 8A4, 9A1 and 9A2 are schematic process cross-sectional views for explaining a method for manufacturing the semiconductor device 100B.
  • FIGS. 8 (b1) to (b4), FIGS. 9 (b1) and (b2) are plan views corresponding to FIGS. 8 (a1) to (a4), FIGS. 9 (a1) and (a2), respectively.
  • a gate wiring layer including the gate electrode 12 and the gate wiring G is formed on the substrate 11.
  • the substrate 11 for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the gate electrode 12 and the gate wiring G may be integrally formed.
  • a metal film for gate wiring (thickness: for example, 50 nm to 500 nm) (not shown) is formed on the substrate (for example, glass substrate) 11 by sputtering or the like. Subsequently, the gate electrode 12 and the gate wiring G are obtained by patterning the metal film for gate wiring.
  • a metal film for gate wiring for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or a metal thereof or an alloy thereof, or A film containing the metal nitride can be used as appropriate.
  • a laminated film (W / TaN) having a W film (thickness: 5 to 500 nm) as an upper layer and TaN (thickness: 5 to 100 nm) as a lower layer is used.
  • the gate insulating layer 14 is formed so as to cover the gate wiring G and the gate electrode 12.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is used as appropriate.
  • the gate insulating layer 14 may have a stacked structure in which a lower layer 14L and an upper layer 14U are stacked from the substrate 11 side.
  • a silicon nitride layer, a silicon nitride oxide layer, or the like is formed as the lower layer 14L to prevent diffusion of impurities or the like from the substrate 11, and a silicon oxide layer or a silicon oxynitride layer is used as the upper layer 14U to ensure insulation. Etc. may be formed.
  • an oxygen-containing layer for example, a metal oxide layer such as SiO 2
  • oxygen vacancies are generated in the metal oxide layer.
  • oxygen vacancies in the metal oxide layer can be effectively reduced.
  • a CVD method is used to stack a silicon nitride (SiNx) layer (thickness: 100 to 500 nm) as a lower layer 14L and a silicon oxide (SiO 2 ) layer (thickness: 20 to 100 nm) as an upper layer 14U.
  • SiNx silicon nitride
  • SiO 2 silicon oxide
  • a gate insulating layer 14 having a structure is formed.
  • the island-shaped metal oxide layer 16 is formed by patterning the semiconductor film.
  • a part of the metal oxide layer 16 is disposed so as to overlap the gate electrode 12 with the gate insulating layer 14 interposed therebetween.
  • the metal oxide layer 16 is patterned by patterning an In—Ga—Zn—O-based oxide semiconductor film (thickness: for example, 50 nm) containing In, Ga, and Zn at a ratio of 1: 1: 1.
  • the metal oxide layer 16 formed in this way is made of an oxide semiconductor, but may be partially made conductive by coming into contact with a conductor in a subsequent process.
  • the metal oxide layer 16 extends from above the gate electrode 12 across the edge of the gate electrode 12 when viewed from the normal direction of the substrate 11.
  • a portion that overlaps with the gate electrode 12 through the gate insulating layer 14 is a “first portion 16 a”, and a portion that does not overlap with the gate electrode 12 is a “second portion 16 b”.
  • the oxide semiconductor contained in the metal oxide layer 16 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the metal oxide layer 16 may have a laminated structure of two or more layers.
  • the metal oxide layer 16 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer. Alternatively, a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer. However, when the difference in energy gap between these layers is relatively small, the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the metal oxide layer 16 may include at least one metal element of In, Ga, and Zn, for example.
  • the metal oxide layer 16 includes, for example, an In—Ga—Zn—O based semiconductor.
  • Such a metal oxide layer 16 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • a channel-etch TFT having an active layer containing an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-InGaZnO-TFT”.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is suitably used as a drive TFT and a pixel TFT.
  • the metal oxide layer 16 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the metal oxide layer 16 may be an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, or a Zn—Ti—O based semiconductor.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor
  • a Zr—In—Zn—O based semiconductor an Hf—In—Zn—O based semiconductor, or the like may be included.
  • a source wiring metal film (thickness: for example, 50 nm or more and 500 nm or less) is formed on the metal oxide layer 16 and the gate insulating layer 14, and the source wiring is formed.
  • a source wiring layer including the source wiring S, the source electrode 18s and the drain electrode 18d is formed.
  • the source electrode 18s and the drain electrode 18d are disposed on the first portion 16a of the metal oxide layer 16 so as to be spaced apart from each other, and are in contact with the upper surface of the first portion 16a.
  • the drain electrode 18d is disposed so as to be in contact with the upper surface of the second portion 16b.
  • the source wiring S when viewed from the normal direction of the substrate 11, includes a portion extending in the column direction and an extending portion extending in the row direction from the portion extending in the column direction.
  • the extending portion is also disposed on the upper surface of the metal oxide layer 16 and functions as the source electrode 18s.
  • the drain electrode 18 d extends from above the first portion 16 a across the edge of the gate electrode 12 and is in contact with the upper surface of the second portion 16 b of the metal oxide layer 16.
  • a metal film for source wiring for example, a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), or an alloy thereof, Alternatively, a film containing the metal nitride can be used as appropriate. Moreover, you may use the laminated film which laminated
  • a Ti film (thickness: 10 to 100 nm), an Al film (thickness: 50 to 400 nm), and a Ti film (thickness: 50 to 300 nm) are laminated in this order from the substrate 11 side. Ti / Al / Ti) is used.
  • an oxidation treatment may be performed on the portion of the metal oxide layer 16 that becomes the channel region.
  • the oxidation treatment for example, plasma treatment using N 2 O gas may be performed.
  • an interlayer insulating layer 22 is formed so as to cover the source wiring layer. Thereafter, a contact hole 22a exposing the drain electrode 18d, the second portion 16b of the metal oxide layer 16, and the gate insulating layer 14 is formed in the interlayer insulating layer 22.
  • the interlayer insulating layer 22 As the material of the interlayer insulating layer 22, the same material as that of the gate insulating film can be used.
  • the interlayer insulating layer 22 may be a single layer or may have a laminated structure.
  • the interlayer insulating layer 22 is formed using an inorganic insulating film.
  • the interlayer insulating layer 22 may be formed using an organic insulating film, and may have a laminated structure of an organic insulating film and an inorganic insulating film, for example. However, when an organic insulating film is used, the thickness of the interlayer insulating layer 22 increases and the contact hole 22a may become deep.
  • a SiO 2 film (film thickness: 50 to 1000 nm) is formed by, for example, the CVD method.
  • the entire substrate 11 may be subjected to heat treatment (annealing treatment).
  • heat treatment annealing treatment
  • the temperature of heat processing is not specifically limited, For example, 200 degreeC or more and 400 degrees C or less may be sufficient.
  • SiNx silicon nitride
  • the contact hole 22a is formed by dry etching or wet etching. As shown in FIG. 9 (b1), the contact hole 22a includes the surface of the second portion 16b of the metal oxide layer 16, the edge e2 of the drain electrode 18d located on the second portion 16b, and the gate insulating layer 14. And are arranged to expose. As shown in the drawing, the width of the contact hole 22a in the row direction (X direction, here the channel width direction) is larger than the width of the second portion 16b of the metal oxide layer 16 in the row direction and the width of the drain electrode 18d in the row direction. May be larger. Further, when viewed from the normal direction of the substrate 11, the peripheral edge of the contact hole 22a may extend across two edges extending in the row direction of the second portion 16b.
  • the etching method and conditions are selected so that the etching rate of the metal oxide layer 16 is lower than the etching rate of the interlayer insulating layer 22.
  • the second portion 16b and the drain electrode 18d of the metal oxide layer 16 remain almost unetched.
  • the surface portion of the gate insulating layer 14 may be etched (over-etched) when the contact hole 22a is formed.
  • FIG. 9C1 is a schematic cross-sectional view taken along the line BB ′ of FIG. 9B1, and illustrates the case where the gate insulating layer 14 is over-etched.
  • both the interlayer insulating layer 22 and the upper layer 14U of the gate insulating layer 14 contain SiO 2 . Therefore, when the interlayer insulating layer 22 is etched, the SiO 2 layer that is the upper layer 14U of the gate insulating layer 14 may also be etched. However, by using etching conditions such that the etching rate for the SiO 2 layer is higher than the etching rate of the SiNx layer, which is the lower layer of the gate insulating layer 14, as shown in FIG. 9C1, the gate insulating layer The amount of overetching with respect to 14 can be suppressed to the thickness of the upper layer (SiO 2 layer) 14U or less.
  • a first transparent conductive film (thickness: 20 to 300 nm) is formed on the interlayer insulating layer 22 and in the contact hole 22a.
  • the transparent conductive layer 24 is formed by patterning the electrode film.
  • a metal oxide such as ITO, IZO, or ZnO can be used.
  • an IZO film (thickness: 20 to 300 nm) is formed as the first transparent conductive film by sputtering. Thereafter, the transparent conductive layer 24 is formed by patterning the IZO film using a photolithography process. The transparent conductive layer 24 is disposed so as to be in contact with the upper surface and the side surface of the drain electrode 18d, the second portion 16b of the metal oxide layer 16, and the upper surface of the gate insulating layer 14 in the contact hole 22a.
  • the insulating layer 26 and the upper transparent conductive layer 28 are formed on the transparent conductive layer 24 (see FIGS. 7A to 7C).
  • the insulating layer 26 As the material of the insulating layer 26, the same inorganic insulating material as that of the gate insulating layer 14 can be used.
  • the insulating layer 26 may be a laminated film.
  • a SiNx film film thickness: 50 to 500 nm is formed by, for example, CVD.
  • the upper transparent conductive layer 28 is obtained by forming a second transparent electrode film on the insulating layer 26 and patterning the second transparent electrode film.
  • the material of the second transparent electrode film the same material as that of the first transparent electrode film can be used.
  • an IZO film thinness: 20 to 300 nm
  • the upper transparent conductive layer 28 is formed by patterning the second transparent electrode film using a photolithography process.
  • the upper transparent conductive layer 28 may be provided with at least one opening (or notch) 28E for each pixel. In this way, the semiconductor device 100B is manufactured.
  • FIG. 10 is a diagram schematically showing the structure of the semiconductor device 200 according to the second embodiment of the present invention
  • FIG. 10 (a) is a schematic plan view
  • FIG. 10 (b) is a diagram of FIG.
  • FIG. 3 is a schematic cross-sectional view along the line AA ′ shown in FIG. Note that the cross-sectional structure along the line B-B ′ is the same as the structure shown in FIG.
  • the semiconductor device 200 is different from the semiconductor device 100B shown in FIG. 7 in that the width in the column direction of the second portion 16b of the metal oxide layer 16 is reduced. Since other structures are similar to those of the semiconductor device 100B, description thereof is omitted.
  • the metal oxide layer 16 extends from the gate electrode 12 across the edge of the gate electrode 12.
  • An edge e ⁇ b> 2 on the second portion 16 b side that does not overlap the gate electrode 12 in the metal oxide layer 16 overlaps a contact hole 22 a formed in the interlayer insulating layer 22.
  • FIG. 11 is an enlarged plan view illustrating a contact portion in the semiconductor device 200.
  • the width w2 in the column direction of the portion overlapping the contact hole 22a in the metal oxide layer 16 is larger than the width z2 in the column direction of the contact hole 22a. small.
  • a portion 34 of the gate insulating layer 14 adjacent to the edge e2 of the second portion 16b of the metal oxide layer 16 in the column direction is also exposed by the contact hole 22a and is in contact with the transparent conductive layer 24. Further, as shown in FIG. 10A, the surface of the portion 34 of the gate insulating layer 14 may be over-etched. Even in such a case, the thickness of the interlayer insulating layer 22 and the amount of overetching are controlled to suppress the step of the contact hole 22a, or by using a photo-alignment film, light leakage due to disorder of liquid crystal alignment is suppressed. it can.
  • the semiconductor device 200 differs only in the pattern of the metal oxide layer 16, and can be manufactured by the same method as the semiconductor device 100B. Further, the preferable range of the area ratio of the contact region Rc and the light shielding region Rd in the contact portion may be the same as that in the first embodiment.
  • FIG. 12 is a diagram schematically showing the structure of a semiconductor device 300 according to the third embodiment of the present invention
  • FIG. 12 (a) is a schematic plan view
  • FIG. 12 (b) is a diagram of FIG.
  • FIG. 3 is a schematic cross-sectional view along the line AA ′ shown in FIG.
  • the semiconductor device 300 has the TFT horizontal structure described above with reference to FIG. That is, the source electrode 18s, the channel region of the metal oxide layer 16, and the drain electrode 18d are arranged in this order in the row direction. Further, the contact hole 22 a of the interlayer insulating layer 22 is disposed adjacent to the drain electrode 18 d of the oxide semiconductor TFT 10. Therefore, the contact holes 22a and the oxide semiconductor TFTs 10 are arranged in the row direction. Other configurations may be the same as those of the semiconductor device 100A illustrated in FIG.
  • the metal oxide layer 16 When viewed from the normal direction of the substrate 11, the metal oxide layer 16 includes a portion 16 a that overlaps the gate electrode 12 and a portion 16 b that does not overlap the gate electrode 12. In this example, the metal oxide layer 16 extends from the gate electrode 12 across the edge of the gate electrode 12 in the row direction. A part of the source wiring S is in contact with a part of the first part 16a of the metal oxide layer 16, and functions as the source electrode 18s.
  • the drain electrode 18d is in contact with the first portion 16a of the metal oxide layer 16 at a distance from the source electrode 18s. Further, the drain electrode 18d extends from the first portion 16a to the second portion 16b, and is in contact with the upper surface of the second portion 16b.
  • the width in the column direction of the metal oxide layer 16 may be larger than the width in the column direction of the drain electrode 18d.
  • the contact hole 22a is disposed so as to overlap the edge e2 opposite to the channel region of the drain electrode 18d.
  • the contact hole 22a is disposed so as to expose the drain electrode 18d, the second portion 16b of the metal oxide layer 16, and the gate insulating layer.
  • the transparent conductive layer 24 is in direct contact with the drain electrode 18d, the second portion 16b of the metal oxide layer 16, and the gate insulating layer 14 in the contact hole 22a.
  • the semiconductor device 300 can be manufactured by the same method as the semiconductor device 100A. Further, the preferable range of the area ratio of the contact region Rc and the light shielding region Rd in the contact portion may be the same as that in the first embodiment.
  • the width w1 in the row direction at the portion where the contact hole 22a and the second portion 16b of the metal oxide layer 16 overlap may be smaller than the width z1 in the row direction of the contact hole 22a. Thereby, the width (pixel pitch) P1 in the row direction of the pixel Pix can be further reduced.
  • the configuration of the semiconductor device according to the present embodiment is not limited to the configuration illustrated.
  • the semiconductor device 300 may further include an upper transparent conductive layer disposed on the transparent conductive layer 24 via an insulating layer.
  • the arrangement relationship between the metal oxide layer 16 or the oxide semiconductor TFT 10 and the contact hole 22 a is such that a part of the contact hole 22 a is the second portion 16 b of the metal oxide layer 16 when viewed from the normal direction of the substrate 11. And is not limited to the illustrated example. As shown in FIG. 4B, the contact hole 22a and the oxide semiconductor TFT 10 may be shifted in the column direction.
  • FIG. 13 is a diagram schematically showing a structure of a semiconductor device 400 according to the fourth embodiment of the present invention
  • FIG. 13A is a schematic plan view
  • FIG. 13B is a diagram of FIG.
  • FIG. 3 is a schematic cross-sectional view along the line AA ′ shown in FIG. Note that the cross-sectional structure along the line B-B ′ is the same as the structure shown in FIG.
  • the width in the column direction of the second portion 16b of the metal oxide layer 16 is further reduced as compared with the semiconductor device 200 shown in FIG.
  • the second portion 16b and the contact hole 22a do not overlap.
  • the metal oxide layer 16 extends across the edge of the gate electrode 12 from above the gate electrode 12 when viewed from the normal direction of the substrate 11.
  • the drain electrode 18d extends from above the gate electrode 12 across the edge of the gate electrode 12 and the edge of the metal oxide layer 16 on the second portion 16b side.
  • the contact hole 22a is arranged so as to expose the edge e2 and the gate insulating layer 14 on the opposite side to the channel region of the drain electrode 18d.
  • the second portion 16b of the metal oxide layer 16 is not exposed by the contact hole 22a.
  • the end of the metal oxide layer 16 on the second portion 16 b side is located between the contact hole 22 a and the gate electrode 12.
  • Other configurations may be the same as those of the semiconductor device 200 illustrated in FIG.
  • the semiconductor device 400 differs only in the pattern of the metal oxide layer 16, and can be manufactured by the same method as the semiconductor device 100B.
  • the transparent conductive layer 24 is in contact with not only the upper surface but also the side surface of the drain electrode 18d as in the above-described embodiment, so that the contact area can be secured. Accordingly, it is possible to further suppress the decrease in the aperture ratio due to the drain electrode 18d while suppressing the contact resistance. Further, since the base layer (here, the drain electrode 18d) of the contact hole 22a can be made small, the pixel pitch can be miniaturized.
  • FIG. 14 is an enlarged plan view illustrating a contact portion in the semiconductor device 400.
  • the metal oxide layer 16 that functions as an etch stop is not disposed on the gate insulating layer 14 in the region where the contact portion is formed. Therefore, a portion 35 of the gate insulating layer 14 that is not in contact with the drain electrode 18 d is exposed by the contact hole 22 a and is in contact with the transparent conductive layer 24.
  • the surface of the portion 35 of the gate insulating layer 14 may be over-etched.
  • the thickness of the interlayer insulating layer 22 and the amount of overetching are controlled to suppress the step of the contact hole 22a, or by using a photo-alignment film, light leakage due to disorder of liquid crystal alignment is suppressed. it can.
  • the width u1 in the row direction of the second portion 16b of the metal oxide layer 16 and the width in the row direction of the drain electrode 18d are preferably smaller than the width z1 in the row direction of the contact hole 22a. Thereby, it is possible to make the pixel pitch P1 smaller while ensuring a sufficient space between the source line S, the second portion 16b of the metal oxide layer 16 and the drain electrode 18d.
  • the ratio of the area where the drain electrode 18d and the contact hole 22a overlap (light shielding region) occupies the entire opening region Ra of the contact hole 22a is as follows. For example, it may be 50% or less. Thereby, the pixel aperture ratio can be further increased. On the other hand, the ratio may be, for example, 20% or more. Thereby, an increase in contact resistance can be suppressed.
  • FIG. 13 illustrates the semiconductor device 400 having the TFT vertical structure, but the semiconductor device of this embodiment may have the TFT horizontal structure.
  • the second portion of the metal oxide layer may be disposed so as not to be exposed by the contact hole, and the transparent conductive layer may be in contact with the drain electrode and the gate insulating layer in the contact hole.
  • the width in the row direction of the second portion of the metal oxide layer may be smaller than that of the semiconductor device 300 (FIG. 12).
  • the fifth embodiment according to the present invention is a liquid crystal display device including the semiconductor device (TFT substrate) of the above-described embodiment.
  • FIG. 15A is a schematic cross-sectional view illustrating the liquid crystal display device 500 according to the present embodiment
  • FIG. 15B is an enlarged cross-sectional view showing a contact portion in one pixel.
  • the liquid crystal display device 500 includes the semiconductor device 100A (FIG. 1) of the first embodiment, the counter substrate 900 disposed so as to face the semiconductor device 100A, and the semiconductor device 100A and the counter substrate 900.
  • a liquid crystal layer 930 provided, polarizing plates 910 and 920 disposed outside the semiconductor device 100A and the counter substrate 900, and a backlight unit 940 that emits display light toward the semiconductor device 100A.
  • An alignment film 30 is disposed between the semiconductor device 100A and the liquid crystal layer 930.
  • the alignment film 30 is formed so as to cover the transparent conductive layer (pixel electrode) 24 of each pixel. A part of the alignment film 30 is also disposed in the contact hole 22a.
  • a photo-alignment film that has been subjected to photo-alignment treatment is used as the alignment film 30.
  • the photo-alignment film can be formed by a known method. For example, it is formed by applying a photo-alignment film made of a photosensitive material on the substrate surface and irradiating the photo-alignment film with polarized ultraviolet rays.
  • the alignment of liquid crystal molecules can be controlled by the polarization direction and irradiation intensity of the irradiation light.
  • a part of the region defined by the contact hole 22a is a non-shielded region (light transmission region) T, which contributes to display. Can do. Therefore, it is required to control the liquid crystal alignment with high accuracy also on the side surface of the contact hole 22a.
  • the rubbing process is performed on the alignment film, it is difficult to perform a favorable alignment process in the contact hole (in the recess) depending on the depth of the contact hole. For this reason, in the light transmission region T, there is a possibility that light leakage occurs due to disorder of the alignment of the liquid crystal.
  • the photo-alignment process is performed on the alignment film 30, it is possible to perform a good alignment control process on the portion of the alignment film 30 located in the contact hole 22a. Therefore, even if the contact hole 22a becomes deeper, the liquid crystal alignment can be controlled with higher accuracy even on the side surface of the contact hole 22a. As a result, light leakage generated at the contact portion can be reduced, so that a reduction in display contrast ratio can be suppressed and display quality can be improved.
  • the semiconductor device 100B and the semiconductor devices 200 to 400 can be used instead of the semiconductor device 100A.
  • a scanning line driving circuit for driving the gate wiring G and a signal line driving circuit for driving the source wiring S are arranged in the peripheral region of the semiconductor device 100A.
  • the scanning line driving circuit and the signal line driving circuit are connected to a control circuit arranged outside the semiconductor device 100A.
  • a scanning signal for switching on / off of the TFT is supplied from the scanning line driving circuit to the gate wiring G, and a display signal (applied voltage to the transparent conductive layer 24 which is a pixel electrode) is supplied from the signal line driving circuit. ) Is supplied to the source wiring S.
  • the counter substrate 900 includes a color filter 950.
  • the color filter 950 includes an R (red) filter, a G (green) filter, and a B (blue) filter that are arranged corresponding to the pixels.
  • a counter electrode 960 is disposed on the surface of the color filter 950 on the liquid crystal layer 930 side. Note that the counter electrode 960 is omitted when a lateral electric field mode such as the FFS mode is applied.
  • the counter substrate 900 in this case is formed by, for example, forming a light shielding layer (for example, a 200 nm thick Ti layer), a color filter 950, and an insulating layer (for example, a 200 nm thick SiO 2 layer) in this order on a glass substrate. Manufactured.
  • liquid crystal molecules in the liquid crystal layer 930 are aligned for each pixel in accordance with a potential difference applied between the transparent conductive layer 24 that is a pixel electrode of the semiconductor device 100A and the counter electrode 960, and display is performed. .
  • the light transmission region T is provided in a part of the contact hole 22a to contribute to display.
  • the liquid crystal alignment is largely disturbed on the light transmission region T inside the contact hole, and light leakage may occur.
  • a photo-alignment film is used as the alignment film, light leakage can be suppressed as compared with the alignment film subjected to rubbing treatment. Moreover, light leakage can be more effectively reduced by reducing the step of the contact hole.
  • the present inventor calculates the contact hole step and the black luminance (arbitrary unit) of the display in the liquid crystal display device using the photo-alignment film. I investigated the relationship. The measurement was performed without shielding the contact hole with the light shielding layer of the color filter.
  • the TFTs may be arranged along the row direction (TFT horizontal structure) or arranged along the column direction. It may be possible (TFT vertical structure). However, the TFT vertical structure is preferable to the TFT horizontal structure. The reason for this will be explained.
  • FIGS. 17A and 17B are plan views illustrating the layout of the TFT horizontal structure and the TFT vertical structure, respectively.
  • r2 and r3 can be made smaller than the overlapping area r1 in the TFT horizontal structure. For this reason, since the parasitic capacitance due to the overlap between the gate and the source can be reduced, the source load and the gate load can be reduced.
  • the TFT vertical structure has an advantage that the deterioration caused in the negative bias light irradiation state (Negative Biased Illuminated Stress; NBIS) can be reduced as compared with the TFT horizontal structure.
  • NBIS Negative Biased Illuminated Stress
  • TFT horizontal structure TFT horizontal structure
  • TFT vertical structure TFT vertical structure
  • FIG. 18 is a graph showing changes in the threshold value of the TFT in the horizontal TFT structure and the vertical TFT structure.
  • the horizontal axis indicates the elapsed time of the operation test, and the vertical axis indicates the threshold change amount (V).
  • V threshold change amount
  • the change in threshold value can be reduced in the TFT vertical structure. This is because the gate electrode extends in a direction perpendicular to the edge of the channel region on the gate electrode, and as a result, the backlight can be more effectively blocked by the gate electrode at the edge of the channel region. Conceivable.
  • the pixel pitch P1 in the row direction can be reduced as compared with the TFT horizontal structure.
  • the pixel pitch P1 is determined only by the restriction of the contact hole size. Therefore, the pixel pitch P1 can be more effectively reduced by reducing the width of the base layer of the contact hole 22a. Even in the horizontal TFT structure, an effect of reducing the pixel pitch P1 can be obtained by reducing the width of the underlayer.
  • the contact holes and the channel region are arranged in the row direction, and the pixel pitch P1 is also limited by the width of the channel region. For this reason, the pixel pitch P1 becomes larger than that of the TFT vertical structure.
  • a TFT vertical structure and providing a contact hole having a light transmission region T (for example, a contact hole having a metal oxide layer as a base), it is more effective than the case of adopting a TFT horizontal structure.
  • the aperture ratio can be increased.
  • a light blocking layer of a color filter is disposed on a pixel TFT in order to suppress fluctuations in the characteristics of the pixel TFT due to incidence of external light.
  • the TFT horizontal structure since most of the contact hole is shielded by the light shielding layer of the color filter, the effect of improving the pixel aperture ratio by the light transmission region T of the contact hole is suppressed.
  • the width in the column direction of the light shielding layer of the color filter can be narrowed, and the pixel aperture ratio can be greatly improved.
  • 1/2 or more of the light transmission region T of the contact hole is located in a region that is not shielded by the light shielding layer of the color filter. Thereby, the pixel aperture ratio can be increased more effectively.
  • interlayer insulating layer Upper layer: SiN film (thickness: 150 nm) Lower layer: SiO 2 film (thickness: 300 nm) Gate insulating layer Upper layer: SiO 2 film (thickness: 50 nm) Lower layer: SiN film (thickness: 325 nm)
  • Table 1 shows the results of examining the inclination angle ⁇ of the contact hole 22a and the overetching amount dt of the gate insulating layer 14 when the contact hole is formed under three different conditions.
  • the inclination angle ⁇ of the side surface of the contact hole can be reduced depending on the etching conditions.
  • the inclination angle ⁇ can be reduced to 15 ° or less (here, 12 °).
  • the etching amount of the gate insulating layer increases.
  • the taper shape of the contact hole and the etching amount of the gate insulating layer can be controlled by controlling the etching conditions.
  • the etching rate for the SiN film is higher than the etching rate for the SiO 2 film. For this reason, not only the upper layer of the gate insulating layer but also a part of the lower layer (SiN layer) is etched, and the amount of overetching is large. Note that if the condition that the etching rate with respect to the SiO 2 film is higher is selected, the amount of overetching can be suppressed to, for example, the thickness of the upper layer of the gate insulating layer.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having oxide semiconductor TFTs.
  • circuit boards such as active matrix substrates, liquid crystal display devices, organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, display devices such as MEMS display devices, imaging devices such as image sensor devices, image input devices,
  • the present invention is also applied to various electronic devices such as fingerprint readers and semiconductor memories. In particular, it is suitably applied to a high-definition liquid crystal display device.

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Abstract

　半導体装置（１００Ａ）は、薄膜トランジスタ（１０）と、薄膜トランジスタを覆う層間絶縁層（２２）と、層間絶縁層上に形成された透明導電層（２４）とを備え、薄膜トランジスタの金属酸化物層（１６）は、ゲート絶縁層（１４）を介してゲート電極（１２）と重なる第１部分（１６ａ）と、ゲート電極（１２）と重ならない第２部分（１６ｂ）とを含み、第２部分（１６ｂ）は、基板（１１）の法線方向から見たときにドレイン電極（１８ｄ）における第１部分側のエッジ（ｅ１）とは異なるエッジ（ｅ２）を横切っており、層間絶縁層は、基板の法線方向から見たときに、ドレイン電極（１８ｄ）の一部、および金属酸化物層の第２部分（１６ｂ）の少なくとも一部と重なるように配置されたコンタクトホール（２２ａ）を有し、透明導電層（２４）は、コンタクトホール（２２ａ）内で、ドレイン電極（１８ｄ）、第２部分（１６ｂ）およびゲート絶縁層（１４）と接する。

Description

半導体装置、表示装置および半導体装置の製造方法
　本発明は、薄膜トランジスタ（ＴＦＴ）を備える半導体装置、表示装置および半導体装置の製造方法に関する。
　画素毎にスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の部分も画素と呼ぶことがある。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　酸化物半導体ＴＦＴを用いたＴＦＴ基板は、例えば特許文献１に開示されている。特許文献１に開示されたＴＦＴ基板は、基板に支持された酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と略する。）と、ＴＦＴのドレイン電極に電気的に接続された画素電極とを画素ごとに備えている。ＴＦＴは、通常、層間絶縁層で覆われている。画素電極は、層間絶縁層上に設けられ、層間絶縁層に形成されたコンタクトホール内で、ＴＦＴのドレイン電極と接続されている。このような構造は、例えば特許文献１に開示されている。本明細書では、ＴＦＴのドレイン電極と画素電極との接続部を「コンタクト部」と呼ぶ。また、コンタクトホールによって開口された領域、すなわち、コンタクトホールの底面となる領域を「コンタクトホールの開口領域」と呼ぶことがある。
　特許文献１に開示されたコンタクト部では、基板の法線方向から見たとき、ドレイン電極は、製造プロセスにおけるアライメント誤差等を考慮して、層間絶縁層に設けられたコンタクトホールの底面（開口領域）よりも一回り大きいパターンを有している。これにより、コンタクトホールの開口領域全体がドレイン電極と重なるように配置されるので、ドレイン電極と画素電極とのコンタクト面積を確保できる。また、ドレイン電極によって、コンタクト部全体を遮光することができる。
特開２０１３－１０５１３６号公報
　例えば特許文献１に開示された従来のＴＦＴ基板では、ドレイン電極は、コンタクトホールの開口領域全体を遮光するように配置されている。このため、画素に占める光透過領域の割合（以下、「画素開口率」）を低下させる要因となる。特に、層間絶縁層が厚くなるほどコンタクトホールが深くなり、コンタクトホールの開口領域も大きくなる傾向がある。コンタクトホールの開口領域が大きくなると、ドレイン電極による遮光領域の面積も増加する。
　従って、従来のＴＦＴ基板を備える表示装置では、コンタクトホールの開口領域を遮光する分だけ、画素における表示に寄与する領域が小さくなるので、光の利用効率が低下するという問題がある。
　表示装置の高精細化が進むと、一画素の面積が小さくなるので、画素内に遮光領域が形成されることによる光の利用効率の低下がより顕著になる。
　本発明の一実施形態は、上記に鑑みてなされたものであり、光の利用効率の低下が抑制され、かつ、さらなる高精細化を実現可能な半導体装置、表示装置またはそのような半導体装置の製造方法の提供を目的とする。
　本発明による一実施形態の半導体装置は、基板と、前記基板上に第１の方向および第２の方向にマトリクス状に配列された複数の画素と、前記第１の方向に延びる複数のゲート配線と、前記第２の方向に延びる複数のソース配線とを備えた半導体装置であって、前記複数の画素のそれぞれは、前記基板に支持された薄膜トランジスタであって、ゲート電極と、金属酸化物層と、前記ゲート電極および前記金属酸化物層の間に形成されたゲート絶縁層と、前記金属酸化物層に接するように配置されたソース電極およびドレイン電極とを含む薄膜トランジスタと、前記薄膜トランジスタを覆う層間絶縁層と、前記層間絶縁層上に形成された透明導電層とを備え、前記ゲート電極は前記複数のゲート配線のいずれかに接続され、前記ソース電極は前記複数のソース配線のいずれかに接続されており、前記金属酸化物層は、前記ゲート絶縁層を介して前記ゲート電極と重なる第１部分と、前記ゲート電極と重ならない第２部分とを含み、前記第１部分は、前記基板の法線方向から見たときに前記ソース電極と前記ドレイン電極との間に位置する部分を含み、前記第２部分は、前記基板の法線方向から見たときに前記ドレイン電極における前記第１部分側のエッジとは異なるエッジを横切っており、前記層間絶縁層は、前記基板の法線方向から見たときに、前記ドレイン電極の一部、および前記金属酸化物層の前記第２部分の少なくとも一部と重なるように配置されたコンタクトホールを有し、前記透明導電層は、前記コンタクトホール内で、前記ドレイン電極、前記金属酸化物層の前記第２部分および前記ゲート絶縁層と接する。
　ある実施形態において、前記金属酸化物層の前記第２部分における前記第１の方向の幅は、前記コンタクトホールの前記第１の方向の幅よりも小さい。
　ある実施形態において、前記基板の法線方向から見たとき、前記薄膜トランジスタと前記コンタクトホールとは前記第２の方向に配列されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記薄膜トランジスタの前記ソース電極、前記金属酸化物層の第１の部分および前記ドレイン電極は、前記第２の方向にこの順で配列されている。
　ある実施形態において、前記ゲート絶縁層のうち前記透明導電層と接する部分の厚さは、他の部分の厚さよりも小さい。
　ある実施形態において、前記層間絶縁層の上面から、前記ゲート絶縁層の表面のうち前記透明導電層と接する部分までの深さは１μｍ以下である。
　ある実施形態において、前記層間絶縁層は有機絶縁層を含まない。
　ある実施形態において、前記金属酸化物層は、前記基板の法線方向から見たとき、前記コンタクトホールを前記第２の方向に横切るように延びている。
　ある実施形態において、前記基板の法線方向から見たとき、前記金属酸化物層のうち前記コンタクトホールと重なる部分の前記第２の方向における幅は、前記コンタクトホールの前記第２の方向における幅よりも小さい。
　ある実施形態において、前記金属酸化物層の前記第１部分は半導体領域を含み、前記第２部分は、前記半導体領域よりも抵抗の低い低抵抗領域を含む。
　ある実施形態において、上記半導体装置は、前記透明導電層の上に、誘電体層を介して配置された他の透明導電層をさらに備え、前記透明導電層は画素電極として機能し、前記他の透明導電層は共通電極として機能する。
　ある実施形態において、前記金属酸化物層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物は結晶質部分を含む。
　本発明による一実施形態の表示装置は、上記のいずれかに記載の半導体装置と、前記半導体装置と対向するように配置された対向基板と、前記対向基板と前記半導体装置との間に配置された液晶層と、前記半導体装置と前記液晶層との間に配置された配向膜とを備え、前記配向膜は光配向膜であり、前記光配向膜の一部は前記コンタクトホール内に配置されている。
　本発明による一実施形態の半導体装置の製造方法は、ゲート電極およびゲート配線を基板上に形成する工程（ａ）と、前記ゲート電極および前記ゲート配線を覆うゲート絶縁層を形成する工程（ｂ）と、前記ゲート絶縁層上に酸化物半導体膜を形成し、前記酸化物半導体膜をパターニングすることにより、前記ゲート絶縁層を介して前記ゲート電極と部分的に重なる金属酸化物層を得る工程（ｃ）と、前記金属酸化物層の上面と接するソース電極およびドレイン電極を形成する工程であって、前記基板の法線方向から見たとき、前記金属酸化物層の前記ゲート電極と重なる部分の少なくとも一部は、前記ソース電極と前記ドレイン電極との間に位置する第１部分となり、前記金属酸化物層の前記ゲート電極と重ならない部分の少なくとも一部は、前記ドレイン電極における前記第１部分側のエッジとは異なるエッジから延びる第２部分となる、工程（ｄ）と、前記金属酸化物層、前記ソース電極および前記ドレイン電極を覆う層間絶縁層を形成する工程（ｅ）と、前記層間絶縁層に、前記金属酸化物層の前記第２部分の少なくとも一部、前記ドレイン電極の一部および前記ゲート絶縁層の一部を露出するコンタクトホールを形成する工程（ｆ）と、前記層間絶縁層上および前記コンタクトホール内に透明導電層を形成する工程（ｇ）であって、前記透明導電層は、前記コンタクトホール内で前記ドレイン電極、前記金属酸化物層の前記第２部分および前記ゲート絶縁層と直接接する、工程とを包含する。
　ある実施形態において、前記酸化物半導体膜は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　本発明による他の実施形態の半導体装置は、基板と、前記基板上に第１の方向および第２の方向にマトリクス状に配列された複数の画素と、前記第１の方向に延びる複数のゲート配線と、前記第２の方向に延びる複数のソース配線とを備えた半導体装置であって、前記複数の画素のそれぞれは、前記基板に支持された薄膜トランジスタであって、ゲート電極と、金属酸化物層と、前記ゲート電極および前記金属酸化物層の間に形成されたゲート絶縁層と、前記金属酸化物層と接するように配置されたソース電極およびドレイン電極とを含む薄膜トランジスタと、前記薄膜トランジスタを覆う層間絶縁層と、前記層間絶縁層上に形成された透明導電層とを備え、前記ゲート電極は前記複数のゲート配線のいずれかに接続され、前記ソース電極は前記複数のソース配線のいずれかに接続されており、前記金属酸化物層は、前記ゲート絶縁層を介して前記ゲート電極と重なる第１部分と、前記ゲート電極と重ならない第２部分とを含み、前記第１部分は、前記基板の法線方向から見たときに前記ソース電極と前記ドレイン電極との間に位置する部分を含み、前記層間絶縁層は、前記基板の法線方向から見たときに、前記ドレイン電極の一部と重なるように配置されたコンタクトホールを有しており、前記透明導電層は、前記コンタクトホール内で、前記ドレイン電極および前記ゲート絶縁層と接する。
　ある実施形態において、前記基板の法線方向から見たとき、前記ソース電極、前記金属酸化物層の前記第１部分、前記ドレイン電極、および前記コンタクトホールは、前記第２の方向にこの順で配列されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記ドレイン電極のうち前記透明導電層と重なっている部分における前記第１の方向の幅、および、前記金属酸化物層の前記第２部分の前記第１の方向の幅は、いずれも、前記コンタクトホールの前記第１の方向の幅よりも小さい。
（ａ）は、第１の実施形態の半導体装置１００Ａの模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、半導体装置１００ＡのＡ－Ａ’線およびＢ－Ｂ’線における断面図である。 （ａ）および（ｂ）は、それぞれ、画素Ｐｉｘにおける酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとの配置関係を例示する拡大平面図であり、（ａ）はＴＦＴ縦置き構造、（ｂ）はＴＦＴ横置き構造を示す。 （ａ）および（ｂ）は、それぞれ、比較例１および２の酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとの配置関係を例示する拡大平面図であり、（ａ）はＴＦＴ縦置き構造、（ｂ）はＴＦＴ横置き構造を示す。 （ａ）および（ｂ）は、それぞれ、画素Ｐｉｘにおける酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとの他の配置関係を例示する拡大平面図であり、（ａ）はＴＦＴ縦置き構造、（ｂ）はＴＦＴ横置き構造を示す。 コンタクトホール２２ａ内のドレイン電極１８ｄおよび金属酸化物層１６の配置を例示する平面図である。 コンタクトホール２２ａの側面の傾斜角度を説明するための模式的な断面図である。 （ａ）は、第１の実施形態の他の半導体装置１００Ｂの模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、半導体装置１００ＢのＡ－Ａ’線およびＢ－Ｂ’線における断面図である。 （ａ１）～（ａ４）は、それぞれ、半導体装置１００Ｂの製造方法の一例を示す工程断面図であり、（ｂ１）～（ｂ４）は、それぞれ、（ａ１）～（ａ４）に示す工程における平面図である。 （ａ１）および（ａ２）は、それぞれ、半導体装置１００Ｂの製造方法の一例を示す工程断面図であり、（ｂ１）および（ｂ２）は、それぞれ、（ａ１）および（ａ２）に示す工程における平面図であり、（ｃ１）は、（ｂ１）に示す工程におけるＢ－Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態による半導体装置２００の模式的な平面図および断面図である。 半導体装置２００におけるコンタクト部を例示する拡大平面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態による半導体装置３００の模式的な平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、第４の実施形態による半導体装置４００の模式的な平面図および断面図である。 半導体装置４００におけるコンタクト部を例示する拡大平面図である。 （ａ）は、第５の実施形態の液晶表示装置５００を例示する模式的な断面図であり、（ｂ）は、一画素内のコンタクト部を示す拡大断面図である。 コンタクトホールの段差と、表示の黒輝度との関係を例示するグラフである。 （ａ）および（ｂ）は、それぞれ、ＴＦＴ横置き構造およびＴＦＴ縦置き構造におけるソース－ドレイン間の寄生容量を説明する平面図である。 ＴＦＴ横置き構造およびＴＦＴ縦置き構造におけるＴＦＴのしきい値の変化を示すグラフである。 （ａ）および（ｂ）は、参考例のＴＦＴ基板１０００を例示する断面図および平面図である。
　上述のように、従来のＴＦＴ基板では、画素電極とドレイン電極とのコンタクト部において、層間絶縁層に形成されたコンタクトホールの開口領域全体が遮光されるため、画素開口率が低下するという問題があった。
　これに対し、本出願人は、国際公開第２０１５／０１９８５７号において、コンタクトホールの開口領域の一部を、光（可視光）が透過し得る光透過領域とすることによって、画素開口率の低下を抑制する構成を提案している。この構成では、ＴＦＴの活性層となる金属酸化物層がコンタクトホールの開口領域まで延設されている。画素電極は、コンタクトホール内で、ドレイン電極および延設した金属酸化物層の両方に接触するように配置されている。金属酸化物層は光を透過し得るため、基板の法線方向から見たとき、コンタクトホールの開口領域の一部はドレイン電極で遮光されず、光透過領域として表示に寄与させることが可能になる。
　以下、図面を参照しながら、参考例のＴＦＴ基板として、上記国際公開第２０１５／０１９８５７号に開示されたＴＦＴ基板の構造を具体的に説明する。
　図１９（ａ）および（ｂ）は、参考例のＴＦＴ基板１０００を例示する断面図および平面図である。
　ＴＦＴ基板１０００は、基板１１上に酸化物半導体ＴＦＴ１０と、酸化物半導体ＴＦＴ１０を覆う層間絶縁層２２と、透明導電層（画素電極）２４とを備える。酸化物半導体ＴＦＴ１０は、ゲート電極１２と、ゲート電極１２を覆うゲート絶縁層１４と、ゲート絶縁層１４上に形成された金属酸化物層１６と、金属酸化物層１６に接続されたソース電極１８ｓおよびドレイン電極１８ｄとを有している。金属酸化物層１６は、酸化物半導体ＴＦＴ１０の活性層となる第１部分１６ａと、ゲート電極１２のエッジを横切って延長された第２部分１６ｂとを有している。層間絶縁層２２にはコンタクトホール２２ａが形成されている。コンタクトホール２２ａは、金属酸化物層１６の第２部分１６ｂと、ドレイン電極１８ｄの端部とに重なるように配置されている。透明導電層２４は、コンタクトホール２２ａ内でドレイン電極１８ｄの端部および金属酸化物層１６の第２部分１６ｂと接している。
　図１９に示す参考例では、基板１１の法線方向から見たとき、コンタクトホール２２ａの開口領域の一部のみがドレイン電極１８ｄによって遮光された遮光領域となり、他の部分は光透過領域Ｔとして、表示に寄与し得る。参考のために、上記国際公開第２０１５／０１９８５７号の開示内容の全てを本明細書に援用する。
　また、本発明者がさらに検討したところ、金属酸化物層１６の表面のうち導電体と接する部分は低抵抗化され、低抵抗領域（「導電体領域」ともいう）となる場合があることが分かった。この例では、金属酸化物層１６の表面のうちドレイン電極１８ｄと接する部分と透明導電層２４と接する部分とが低抵抗領域となる。従って、金属酸化物層１６の第２部分１６ｂは、ドレイン電極１８ｄと電気的に接続された導電体層として機能し得る。これにより、コンタクト抵抗を大幅に増大させることなく、ドレイン電極１８ｄと透明導電層２４とが直接接する面積を低減できる。この結果、画素に占める遮光領域の面積を小さくできる。
　なお、本明細書では、ゲート絶縁層上に形成され、かつ、コンタクトホールの開口領域に位置する層を、コンタクトホールの「下地層」と呼ぶことがある。下地層は、導電体層または導電体領域を含む層であってもよい。特許文献１に開示された構成では、ドレイン電極がコンタクトホールの下地層となる。一方、図１９に示すＴＦＴ基板１０００では、ドレイン電極と、酸化物半導体ＴＦＴから延設した金属酸化物層１６とが下地層となる。
　しかしながら、本発明者が検討したところ、参考例のＴＦＴ基板１０００では、画素の幅がコンタクトホール２２ａの下地層の幅に制約される結果、さらなる高精細化が難しいことを見出した。図１９（ｂ）に示すように、各画素には、酸化物半導体ＴＦＴ１０およびコンタクト部が配置される。コンタクト部では、コンタクトホール２２ａよりも一回り大きいサイズの金属酸化物層１６が延設され、コンタクトホール２２ａの下地層となる。図示する例では、画素の行方向（ゲート配線に沿った方向）の幅Ｐ１は、酸化物半導体ＴＦＴ１０とコンタクトホール２２ａ下地層との合計幅よりも十分大きくなるように設定される。
　そこで、本発明者は、さらなる高精細化が可能なコンタクト部の構造について、鋭意検討を行った。その結果、コンタクトホールの下地層となる金属酸化物層の幅を小さくすることによって、画素開口率の低下を抑制しつつ、画素をさらに微細化できることを見出し、本願発明に至った。
　（第１の実施形態）
　以下、図面を参照して、本発明の実施形態による半導体装置を説明する。以下では、半導体装置として、液晶表示装置に用いられるＴＦＴ基板を例示するが、本発明の実施形態による半導体装置は、他の透過型の表示装置、例えば、電気泳動表示装置、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置のＴＦＴ基板を含む。
　まず、図１を参照して、本発明の実施形態による半導体装置（ＴＦＴ基板）１００Ａの構造を説明する。なお、以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　図１は、本発明の第１の実施形態による半導体装置１００Ａの構造を模式的に示す図であり、図１（ａ）は模式的な平面図であり、図１（ｂ）および（ｃ）は、それぞれ、図１（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った模式的な断面図である。
　半導体装置１００Ａは、基板１１と、基板１１上に、複数の画素Ｐｉｘと、列方向に沿って延びるソース配線Ｓと、行方向に沿って延びるゲート配線Ｇを備える。画素Ｐｉｘは、Ｘ方向（「行方向」または「第１の方向」ともいう。）、およびＸ方向とは異なるＹ方向（「列方向」または「第２の方向」ともいう。）にマトリクス状に配列されており、液晶表示装置の画素に対応する。行方向および列方向は互いに直交していてもよい。なお、半導体装置１００Ａにおいて、複数の画素Ｐｉｘを含む領域を「表示領域」、表示領域以外の領域を「非表示領域」または「額縁領域」と呼ぶ。非表示領域には、端子部、駆動回路などが設けられ得る。
　各画素Ｐｉｘは、基板１１に支持された酸化物半導体ＴＦＴ１０と、酸化物半導体ＴＦＴ１０を覆う層間絶縁層２２と、透明導電層（例えば画素電極）２４とを有している。透明導電層２４は、酸化物半導体ＴＦＴ１０と電気的に接続されている。
　酸化物半導体ＴＦＴ１０は、例えば、トップコンタクト構造を有するボトムゲート型のＴＦＴである。酸化物半導体ＴＦＴ１０は、ゲート電極１２と、ゲート電極１２を覆うゲート絶縁層１４と、ゲート絶縁層１４上に形成された金属酸化物層１６と、ソース電極１８ｓおよびドレイン電極１８ｄとを含む。金属酸化物層１６はチャネル領域を含んでいる。ゲート電極１２は対応するゲート配線Ｇに接続され、ソース電極１８ｓは対応するソース配線Ｓに接続されている。図示するように、ゲート電極１２とゲート配線Ｇとは一体的に形成され、ソース電極１８ｓとソース配線Ｓとは一体的に形成されていてもよい。ソース電極１８ｓおよびドレイン電極１８ｄは、チャネル領域を挟んで、金属酸化物層１６の上面と接するように配置されている。
　金属酸化物層１６は、ゲート絶縁層１４を介してゲート電極１２と重なる第１部分１６ａと、ゲート絶縁層１４を介してゲート電極１２と重ならない第２部分１６ｂとを含む。第１部分１６ａは、基板１１の法線方向から見たときにソース電極１８ｓとドレイン電極１８ｄとの間に位置する部分（チャネル領域）を含む。一方、第２部分１６ｂは、基板１１の法線方向から見たときにドレイン電極１８ｄにおける第１部分１６ａ側のエッジｅ１とは異なるエッジｅ２を横切るように配置されている。この例では、第２部分１６ｂは、ドレイン電極１８ｄのエッジｅ２を横切って、第１部分１６ａ（チャネル領域）から離れる方向に延びている。
　本明細書でいう「金属酸化物層」は、酸化物半導体ＴＦＴの活性層として機能する半導体領域を含む層である。上述のように、金属酸化物層は、部分的に低抵抗化された領域（導電体領域）を含むことがある。例えば、金属酸化物層が金属層などの導電体層と接する場合、金属酸化物層の表面のうち導電体層と接する部分が低抵抗化され得る。金属酸化物層は同一の酸化物半導体膜から形成されていてもよい。半導体装置の製造プロセスにおいて、その一部が低抵抗化されて導電体領域となり、他の部分が半導体領域として残ってもよい。金属酸化物層の表面のみが低抵抗化される場合もあるし、金属酸化物層の厚さ方向に亘って低抵抗化される場合もある。
　金属酸化物層１６は、第１部分１６ａからゲート電極１２の一端側のエッジを横切って延長されていてもよい。この場合、ゲート電極１２のエッジから延長された部分が第２部分１６ｂとなる。なお、この例では、金属酸化物層１６は、第１部分１６ａおよび第２部分１６ｂを含む島状パターンを有しているが、第１部分１６ａと第２部分１６ｂとは互いに分離していてもよい。
　ソース電極１８ｓおよびドレイン電極１８ｄは、金属酸化物層１６の第１部分１６ａ上で離間して対向するように配置され、それぞれが第１部分１６ａの上面と接している。ドレイン電極１８ｄは、第２部分１６ｂの上面とも接するように配置される。図示するように、基板１１の法線方向から見たとき、ソース配線Ｓは、列方向に延びる部分と、列方向に延びる部分から行方向に延出する延出部分とを含んでいてもよい。延出部分は、金属酸化物層１６の上面上にも配置され、ソース電極１８ｓとして機能する。ドレイン電極１８ｄは、第１部分１６ａ上からゲート電極１２のエッジを横切って延び、金属酸化物層１６の第２部分１６ｂの上面と接していてもよい。ドレイン電極１８ｄのチャネル幅方向の幅は、金属酸化物層１６のチャネル幅方向の幅よりも小さくてもよい。
　ソース配線Ｓ、ソース電極１８ｓおよびドレイン電極１８ｄは、同一の金属膜から形成されていてもよい（ソース配線層）。ゲート配線Ｇおよびゲート電極１２は、同一の金属膜から形成されていてもよい（ゲート配線層）。これらの配線層は、金属で形成された層を含み、遮光性を有する。金属で形成された層は、一般に透明導電層よりも導電性が高いので、配線の幅を狭くすることが可能で、高精細化および画素開口率の向上に寄与することができる。
　層間絶縁層２２にはコンタクトホール２２ａが形成されている。コンタクトホール２２ａは、ドレイン電極１８ｄの一部と、金属酸化物層１６の第２部分１６ｂの少なくとも一部と重なるように配置されている。なお、本明細書で説明するコンタクトホール２２ａの配置および平面形状は、コンタクトホール２２ａの開口領域（コンタクトホール２２ａの底面）の配置および平面形状を指すものとする。図１および以下の図面に示すコンタクトホール２２ａの平面形状は、コンタクトホール２２ａの開口領域の形状、例えばコンタクトホール２２ａの側面が傾斜している場合にはコンタクトホール２２ａの底面の形状である。
　本実施形態では、コンタクトホール２２ａは、ドレイン電極１８ｄおよび金属酸化物層１６だけでなく、ゲート絶縁層１４も露出するように形成されている。図示する例では、コンタクトホール２２ａは、基板１１の法線方向から見たときに、ドレイン電極１８ｄのエッジｅ２と重なり、かつ、金属酸化物層１６の第２部分１６ｂのエッジの一部と重なるように配置されている。金属酸化物層１６の第２部分１６ｂのうちコンタクトホール２２ａと重なっている部分の行方向の幅は、コンタクトホール２２ａの行方向の幅よりも小さくてもよい。なお、コンタクトホール２２ａの幅は、プロセス上の制約（プロセスルール）を受け、例えば２μｍ以上に設定される。
　透明導電層２４は、層間絶縁層２２上およびコンタクトホール２２ａ内に設けられている。透明導電層２４は、コンタクトホール２２ａ内で、ドレイン電極１８ｄ、金属酸化物層１６の第２部分１６ｂおよびゲート絶縁層１４と直接接する。この例では、透明導電層２４は、コンタクトホール２２ａ内において、ドレイン電極１８ｄのエッジｅ２近傍の上面と、ドレイン電極１８ｄの側面とに直接接している。これにより、透明導電層２４とドレイン電極１８ｄとを電気的に接続することが可能である。
　金属酸化物層１６の表面のうち導電体（ドレイン電極１８ｄまたは透明導電層２４）と接する部分は、第１部分１６ａよりも電気抵抗の低い低抵抗領域（または導電体領域）となる場合がある。金属酸化物層１６の低抵抗領域は、ドレイン電極１８ｄと透明導電層２４との接続層として機能し得る。従って、透明導電層２４とドレイン電極１８ｄとが直接接する面積を小さくしても、コンタクト抵抗の増大を抑制できる。よって、コンタクト抵抗を抑えつつ、ドレイン電極１８ｄによる開口率の低下をさらに抑制できる。
　また、本実施形態では、コンタクトホール２２ａの下地となる金属酸化物層１６の面積を小さくするので、画素Ｐｉｘのサイズを低減することが可能になる。従来の半導体装置および図１９に示す参考例の半導体装置１０００では、基板の法線方向から見たとき、コンタクトホールの下地層（ドレイン電極または金属酸化物層）は、コンタクトホールよりも一回り大きいサイズを有する。画素の微細化のためには、コンタクトホールのサイズをできるだけ小さくすることが好ましいが、プロセス上の制約がある。これに対し、本実施形態の半導体装置１００Ａでは、例えば、コンタクトホール２２ａの下地となる金属酸化物層１６の行方向の幅をコンタクトホールの行方向の幅よりも小さくできるので、画素Ｐｉｘの幅をさらに小さくできる。
　酸化物半導体ＴＦＴ１０では、ゲート電極１２と金属酸化物層１６との間にゲート絶縁層１４が配置されていればよい。酸化物半導体ＴＦＴ１０は、ボトムゲート型のＴＦＴに限定されず、ゲート電極１２が金属酸化物層１６の基板１１と反対側に配置されたトップゲート型のＴＦＴであってもよい。
　金属酸化物層１６は、基板１１の法線方向から見たとき、コンタクトホール２２ａを列方向に横切るように延びていてもよい。これにより、透明導電層２４とドレイン電極１８ｄまたは金属酸化物層１６との接触面積を確保しつつ、金属酸化物層１６の行方向の幅をさらに小さくすることが可能になる。従って、画素ピッチＰ１をさらに効果的に縮小できる。
　基板１１の法線方向から見たときの酸化物半導体ＴＦＴ１０およびコンタクトホール２２ａの配置は特に限定しないが、ドレイン電極１８ｄをより小さくするためには、コンタクトホール２２ａは、ドレイン電極１８ｄにおけるチャネル領域と反対側のエッジｅ２と重なるように配置されることが好ましい。また、図示する例では、基板１１の法線方向から見たとき、酸化物半導体ＴＦＴ１０およびコンタクトホール２２ａは列方向に配列されているが、行方向に配列されていてもよい。以下、図面を参照しながら、より具体的に説明する。
　＜酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとの配置関係＞
　図２（ａ）および（ｂ）は、それぞれ、画素Ｐｉｘにおける酸化物半導体ＴＦＴとコンタクトホール２２ａとの配置関係を例示する拡大平面図である。
　図２（ａ）に示す例では、酸化物半導体ＴＦＴ１０のソース電極１８ｓ、チャネル領域およびドレイン電極１８ｄがこの順に列方向に配置されている。このようなＴＦＴの配置を、「ＴＦＴ縦置き構造」と呼ぶ。コンタクトホール２２ａは、ドレイン電極１８ｄにおけるチャネル領域と反対側のエッジｅ２と重なるように配置されている。従って、コンタクトホール２２ａと酸化物半導体ＴＦＴ１０とは列方向に配列されている。金属酸化物層１６の第２部分１６ｂの形状は特に限定しないが、例えば、第２部分１６ｂのうちコンタクトホール２２ａと重なっている部分の行方向の幅ｗ１が、コンタクトホール２２ａの行方向の幅ｚ１よりも小さくてもよい。
　図２（ｂ）に示す例では、酸化物半導体ＴＦＴ１０のソース電極１８ｓ、チャネル領域およびドレイン電極１８ｄがこの順に行方向に配置されている。このようなＴＦＴの配置を、「ＴＦＴ横置き構造」と呼ぶ。コンタクトホール２２ａは、ドレイン電極１８ｄにおけるチャネル領域と反対側のエッジｅ２と重なるように配置されている。従って、コンタクトホール２２ａと酸化物半導体ＴＦＴ１０とは行方向に配列されている。金属酸化物層１６の第２部分１６ｂの形状は特に限定しないが、例えば第２部分１６ｂのうちコンタクトホール２２ａと重なっている部分の行方向の幅ｗ１は、コンタクトホール２２ａの行方向の幅ｚ１よりも小さくてもよい。
　比較のため、図３（ａ）および（ｂ）に、それぞれ、比較例１および２の半導体装置における画素の一部の拡大平面図を示す。図３では、図２と同様の構成要素には同じ参照符号を付している。
　図３（ａ）に示す比較例１の半導体装置では、図２（ａ）に示す例と同様に、酸化物半導体ＴＦＴ１０およびコンタクトホール２２ａは列方向に配列されている。図３（ｂ）に示す比較例２の半導体装置では、図２（ｂ）に示す例と同様に、酸化物半導体ＴＦＴ１０およびコンタクトホール２２ａは行方向に配列されている。ただし、これらの比較例では、コンタクトホール２２ａの下地となる金属酸化物層１６の行方向の幅ｗ１は、コンタクトホール２２ａの行方向の幅ｚ１よりも大きく、コンタクトホール２２ａは、その全体が金属酸化物層１６と重なるように配置されている。
　図２（ａ）および図３（ａ）から分かるように、酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとを列方向に配置する場合、行方向の画素ピッチＰ１は、コンタクトホール２２ａの下地となる層（金属酸化物層１６の第２部分１６ｂ）の行方向の幅ｗ１と、第２部分１６ｂとその両側にあるソース配線Ｓとのショートを防ぐための間隔ｓとを加えた長さ以上に設定される（Ｐ１≧ｗ１＋ｓ×２）。半導体装置１００Ａの高精細化を進めると、画素ピッチＰ１は、上記幅ｗ１および間隔ｓでほぼ律速される。図２（ａ）に示す例では、図３（ａ）に示す比較例１よりも、金属酸化物層１６の幅ｗ１を小さくできるので、画素ピッチＰ１をさらに低減することが可能である。
　一方、図２（ｂ）および図３（ｂ）から分かるように、酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとを行方向に配置する場合、行方向の画素ピッチＰ１は、コンタクトホール２２ａの下地となる層（金属酸化物層１６）の行方向の幅ｗ１と、第２部分１６ｂとソース配線Ｓとのショートを防ぐための間隔ｓと、酸化物半導体ＴＦＴ１０のチャネル領域の長さ（チャネル長）とを加えた長さよりも大きくなるように設定される。図２（ｂ）に示す例でも、図３（ｂ）に示す比較例２よりも、金属酸化物層１６の幅ｗ１を小さくできるので、画素ピッチＰ１をさらに低減することが可能である。
　また、図２（ａ）および図２（ｂ）の構造を比較すると、酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとを列方向に配置する方が（図２（ａ））、画素ピッチＰ１はチャネル領域の幅に制約されず、コンタクトホール２２ａの下地層のサイズのみに制約されるので、行方向に配置する場合（図２（ｂ））よりも効果的に画素の微細化を図ることができる。
　なお、「酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとが列方向に配置される」とは、図４（ａ）に示すように、基板１１の法線方向から見たとき、コンタクトホール２２ａのうち隣接する一方のソース配線Ｓに最も近接する点を通り、列方向に延びる直線ｉと、隣接する他方のソース配線Ｓに最も近接する点を通り、列方向に延びる直線ｉｉとの間に、チャネル領域が位置するように配置されていればよい。このような場合には、画素ピッチＰ１は、チャネル領域のサイズに制約されず、コンタクトホール２２ａのサイズのみによって制約される。一方、「酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとが行方向に配置される」とは、図４（ｂ）に示すように、基板１１の法線方向から見たとき、直線ｉと直線ｉｉとの間から、チャネル領域の少なくとも一部がはみ出す場合を含む。このような場合には、画素ピッチＰ１は、コンタクトホール２２ａのサイズだけでなく、チャネル領域のサイズによっても制約される。
　金属酸化物層１６とコンタクトホール２２ａとの配置関係は、図２および図４に例示する例に限定されない。後述する実施形態のように、基板１１の法線方向から見たとき、金属酸化物層１６の第２部分１６ｂのうちコンタクトホール２２ａと重なっている部分の列方向における幅が、コンタクトホール２２ａの列方向における幅よりも小さくてもよい。
　また、図示する例では、金属酸化物層１６は、第１部分１６ａおよび第２部分１６ｂを含む１つの島状のパターンを有するが、互いに分離した複数の島状パターンを有していてもよい。例えば、図示しないが、チャネル領域をとして機能し得る第１部分１６ａを含む第１パターンと、ドレイン電極１８ｄと透明導電層２４との接続層として機能し得る第２部分１６ｂを含む第２パターンとを有していてもよい。第２パターンは、ドレイン電極１８ｄおよび透明導電層２４の両方と接するように配置されていればよい。
　次いで、図１（ｃ）を再び参照しながら、ゲート絶縁層１４に対するオーバーエッチングについて説明する。
　図１（ｃ）に示すように、ゲート絶縁層１４のうち透明導電層２４と接する部分の厚さｔ２は、他の部分の厚さｔ１よりも小さくてもよい。このような構成は、例えば、層間絶縁層２２にコンタクトホール２２ａを形成する際に、エッチング条件により、ゲート絶縁層１４の表面部分まで除去される（オーバーエッチ）ことによって得られる。本明細書では、ゲート絶縁層１４の厚さの差ｄｔ（＝ｔ１－ｔ２）をオーバーエッチング量と呼ぶ。
　コンタクトホール２２ａの段差を小さくするためには、ゲート絶縁層１４のオーバーエッチング量ｄｔを小さくすることが好ましい。オーバーエッチング量ｄｔは、ゲート絶縁層１４の材料およびエッチング条件によって制御され得る。オーバーエッチング量ｄｔは、特に限定しないが、例えば０．４μｍ以下であってもよい。ゲート絶縁層１４が層間絶縁層２２の材料とは異なる材料を含んでいると、エッチングレートの差を利用してオーバーエッチング量を抑えることが可能である。一例として、層間絶縁層２２が酸化珪素膜などの酸化膜であれば、ゲート絶縁層１４は窒化膜を含むことが好ましい。後述するように、ゲート絶縁層１４が窒化膜を下層、酸化膜を上層とする積層構造を有していると、ゲート絶縁層１４の下層に対するエッチングレートが低くなる条件で層間絶縁層２２のエッチングを行うことにより、オーバーエッチング量を、上層の厚さ以下に抑えることができる。
　半導体装置１００Ａでは、コンタクトホール２２ａによる段差は、例えば１μｍ以下であることが好ましい。前述したように、半導体装置１００Ａでは、コンタクトホール２２ａの開口領域の一部は、ゲート電極１２にもドレイン電極１８ｄにも遮光されない光透過領域Ｔとなり、表示に寄与し得る。コンタクトホール２２ａの段差を小さくすると、コンタクトホール２２ａに起因する液晶配向の乱れを小さくできるので、コンタクトホール２２ａの近傍で生じる光漏れを抑制できる。このため、コンタクトホール２２ａの開口領域全体を、ドレイン電極１８ｄやゲート電極１２等で遮光しなくても、高い表示特性を実現できる。
　層間絶縁層２２は、無機絶縁材料から形成され、有機絶縁層を有していなくてもよい。あるいは、有機または無機絶縁材料からなる平坦化層を有していなくてもよい。これにより、層間絶縁層２２の厚さを小さくできるので、比較的浅いコンタクトホール２２ａが形成される。よって、コンタクトホール２２ａの近傍における光漏れを低減できる。
　本実施形態では、コンタクトホール２２ａによる段差（最大段差）は、層間絶縁層２２の上面から、ゲート絶縁層１４の表面のうち透明導電層２４と接する部分までの深さをいう。コンタクトホール２２ａの段差は、例えば、層間絶縁層２２、ドレイン電極１８ｄおよび金属酸化物層１６の合計厚さである。なお、ゲート絶縁層１４がオーバーエッチされた場合には、上記の合計厚さに、ゲート絶縁層１４のオーバーエッチング量ｄｔ（＝ｔ１－ｔ２）を加えた値になる。コンタクトホール２２ａの段差を抑えるためには、例えば、層間絶縁層２２の厚さを小さく（例えば１μｍ以下）することが好ましい。層間絶縁層２２を薄くすると、コンタクトホール２２ａの深さを小さくできるだけでなく、コンタクトホールの傾斜部の幅を縮小できるので、より効果的に光漏れを抑制できる。
　なお、参考例の半導体装置１０００では、コンタクトホール２２ａの下地となる金属酸化物層１６は、コンタクトホール２２ａの底面よりも大きいサイズを有するように設定されている。このため、コンタクトホール形成時にゲート絶縁層１４がオーバーエッチされない。これに対し、本実施形態では、半導体装置１０００と比べて、オーバーエッチング量の分だけ、コンタクトホール２２ａの段差が大きくなることがある。また、オーバーエッチングにより、より多くの段差を有する段差構造が形成される。しかしながら、例えば、半導体装置１００Ａの液晶層側に設ける配向膜として、光配向処理を施した配向膜（光配向膜）を用いることによって、段差数が増えたり、段差が大きくなった場合でも、液晶層のうちコンタクト部に位置する部分の液晶配向の制御を高い精度で行うことが可能である。従って、ゲート絶縁層１４のオーバーエッチに起因する光漏れを抑制できる。また、上述したように、エッチング条件などを制御することによって、ゲート絶縁層１４のオーバーエッチング量ｄｔを制御してもよい。これにより、コンタクトホール２２ａの段差を所定の範囲内に抑えることが可能になる。
　次いで、図５を参照しながら、コンタクトホール２２ａの開口領域に占めるコンタクト領域および遮光領域の割合を説明する。図５は、コンタクトホール２２ａ内のドレイン電極１８ｄおよび金属酸化物層１６の配置を例示する平面図である。
　本実施形態では、コンタクトホール２２ａ内において、透明導電層２４がドレイン電極１８ｄまたは金属酸化物層１６の第２部分１６ｂと直接接する。透明導電層２４がドレイン電極１８ｄまたは金属酸化物層１６の第２部分１６ｂと接する領域Ｒｃを、「コンタクト領域」と呼ぶ。基板１１の法線方向から見たとき、コンタクトホール２２ａの開口領域Ｒａ全体に占めるコンタクト領域Ｒｃの面積の割合は、例えば５０％以上１００％未満である。これにより、コンタクト抵抗をより低く抑えることができる。開口領域Ｒａ全体に占めるコンタクト領域Ｒｃの面積の割合は９０％未満であってもよい。この場合、コンタクト領域Ｒｃの行方向の幅をより小さくできるので、画素ピッチＰ１をより効果的に低減できる。
　また、基板１１の法線方向から見たとき、ドレイン電極１８ｄのうちコンタクトホール２２ａの開口領域Ｒａ内に位置する部分（「遮光領域」）Ｒｄが、コンタクトホール２２ａの開口領域Ｒａ全体に占める面積の割合は、例えば０％超５０％未満、好ましくは３０％以下であってもよい。ドレイン電極１８ｄの部分Ｒｄの面積を小さくすることにより、コンタクトホール２２ａの開口領域Ｒａに占める遮光領域の面積の割合を低減できる。
　金属酸化物層１６のうちコンタクトホール２２ａの開口領域Ｒａ内に位置する部分Ｒｓが、コンタクトホール２２ａの開口領域Ｒａ全体に占める面積の割合は、例えば５０％以上１００％未満、好ましくは７０％以上であってもよい。金属酸化物層１６の部分Ｒｓの面積の割合が５０％以上であれば、コンタクト抵抗の増大を抑制しつつ、光透過領域Ｔをより大きくすることが可能になる。従って、画素開口率をより効果的に高めることができる。
　また、金属酸化物層１６のうちコンタクトホール２２ａの開口領域Ｒａ内に位置する部分Ｒｓは、ドレイン電極１８ｄのうちコンタクトホール２２ａの開口領域Ｒａ内に位置する部分（遮光領域）Ｒｄよりも大きいことが好ましい。これにより、コンタクト部に配置される遮光領域の割合を小さくできるので、コンタクト部の遮光領域に起因する光の利用効率の低下をより効果的に抑制できる。
　さらに、基板１１の法線方向から見たとき、コンタクトホール２２ａの側壁（周縁）は、ドレイン電極１８ｄを横切るように配置されてもよい。これにより、コンタクトホール２２ａ内において、透明導電層２４は、ドレイン電極１８ｄの上面の一部のみでなく、側面とも接触し得る。このため、ドレイン電極１８ｄによる遮光領域を小さく抑えつつ、ドレイン電極１８ｄと透明導電層２４との接触面積を確保することが可能である。
　次いで、図６を参照しながら、コンタクトホール２２ａの側面の傾斜角度を説明する。図６は、コンタクト部の基板１１に垂直な断面構造を例示する図である。
　図示するように、コンタクトホール２２ａの側面となる層間絶縁層２２の端面と基板１１の表面とのなす角度を、コンタクトホール２２ａの側面の傾斜角度αとする。
　従来の半導体装置では、コンタクトホールの側面の傾斜角度αは９０°未満、例えば４０°～６０°程度に設定される。コンタクトホールをドレイン電極などによって遮光する構成では、コンタクトホール側面上で生じる光漏れを防ぐために、通常は、コンタクトホール全体（コンタクトホールの底面のみでなく側面も含む）を遮光する。コンタクトホールの側面の傾斜角度αが大きい（９０°に近い）ほど、コンタクトホールを遮光するために要する面積を低減できるので、画素開口率を高めることができる。このため、従来は、傾斜角度αがある程度大きく（例えば４５°以上）なるようにコンタクトホールが形成されていた。
　これに対し、本実施形態では、コンタクトホール２２ａの全体を遮光しないので、遮光領域を考慮して傾斜角度αを大きく設定しなくてもよい。傾斜角度αは、特に限定しないが、４０°未満、例えば３０°以下であってもよい。傾斜角度αを３０°以下に設定し、コンタクトホール２２ａの側面の斜度を小さくすると、配向膜（光配向膜）によって、コンタクトホール２２ａの側面上における液晶配向をより高精度に制御できるので、光漏れをより効果的に抑制できる。傾斜角度αを１５°以下に設定すると、さらに顕著な効果が得られる。
　なお、コンタクトホール２２ａの側面の傾斜角度αは、エッチング条件および層間絶縁層２２の材料によって制御され得る。傾斜角度αの制御方法については後で具体例を説明する。
　図示しないが、透明導電層２４の上（基板１１とは反対側）には、配向膜（不図示）が形成されていてもよい。半導体装置１００Ａは、例えば、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード等の縦電界モードの液晶表示装置に用いられる。
　ＴＦＴ基板１００Ａは、種々に改変され得る。例えば、透明導電層（画素電極）２４の上に、誘電体層を介して、補助容量電極として機能する他の透明導電層を設けてもよい。あるいは、透明導電層（画素電極）２４の基板１１側または液晶層側に、共通電極として機能する他の透明導電層を設けて、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置に適用してもよい。
　また、透明導電層２４は画素電極でなくてもよい。例えば、透明導電層２４よりも上層（液晶層側）に画素電極を設けて、透明導電層２４を、画素電極とＴＦＴ１０のドレイン電極１８ｄとを接続する接続部として機能させてもよい。この場合、透明導電層２４と同一の透明導電膜を用いて、透明導電層２４（接続部）と電気的に分離された共通電極を形成してもよい。
　さらに、本実施形態では、チャネルエッチ型のＴＦＴ１０を用いたが、代わりに、チャネル領域上にエッチストップ層を有するエッチストップ型のＴＦＴを備えていてもよい。
　以下、図面を参照しながら、本実施形態の半導体装置の改変例を説明する。
　図７は、半導体装置１００Ｂの構造を模式的に示す図であり、図７（ａ）は模式的な平面図であり、図７（ｂ）および（ｃ）は、それぞれ、図７（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った模式的な断面図である。図７において、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。
　半導体装置１００Ｂは、透明導電層（以下、「下部透明導電層」ともいう。）２４上に、絶縁層２６を介して他の透明導電層（以下、「上部透明導電層」ともいう。）２８をさらに備える点を除いて、図１に示したＴＦＴ基板１００Ａと同じであってよい。
　下部透明導電層２４は、ＴＦＴ基板１００Ａ（図１）の透明導電層２４に対応し、例えば画素電極として機能する。絶縁層２６は、下部透明導電層２４を覆うように形成されている。上部透明導電層２８は、例えば、画素内に少なくとも１つのスリット２８Ｅまたは切り欠き部を有しており、共通電極として機能する。上部透明導電層２８上に、配向膜（不図示）が形成されていてもよい。半導体装置１００Ｂは、例えばＦＳＳモードの液晶表示装置に適用され得る。
　半導体装置１００Ｂでは、上部透明導電層２８の少なくとも一部は、絶縁層２６を介して、下部透明導電層２４と重なる（対向する）ように配置されており、これにより、上部透明導電層２８と下部透明導電層２４とが重なる部分に補助容量が形成される。このように、絶縁層２６を間に挟んだ２つの透明導電層で形成される２層電極構造によって補助容量を形成する場合、例えばソース配線と同じ金属膜等を利用した補助容量電極を画素内に設ける必要がなく、遮光領域をさらに減らすことができる。したがって、画素内に補助容量を設けることによる光の利用効率の低下を抑制することができる。
　＜半導体装置の製造方法＞
　次に、半導体装置１００Ｂの製造方法を例に、本実施形態による半導体装置の製造方法の一例を説明する。なお、図１（ａ）および（ｂ）に示した半導体装置１００Ａは、絶縁層２６および上部透明導電層２８を形成しない点以外は、半導体装置１００Ｂと同様の方法で製造され得るので、説明を省略する。
　図８（ａ１）～（ａ４）、図９（ａ１）および（ａ２）は、半導体装置１００Ｂの製造方法を説明するための模式的な工程断面図である。図８（ｂ１）～（ｂ４）、図９（ｂ１）および（ｂ２）は、それぞれ、図８（ａ１）～（ａ４）、図９（ａ１）および（ａ２）に対応する平面図である。
　まず、図８（ａ１）および（ｂ１）に示すように、基板１１上にゲート電極１２およびゲート配線Ｇを含むゲート配線層を形成する。
　基板１１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　ゲート電極１２とゲート配線Ｇとは一体的に形成されてもよい。ここでは、基板（例えばガラス基板）１１上に、スパッタ法などによって、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、ゲート配線用金属膜をパターニングすることにより、ゲート電極１２およびゲート配線Ｇを得る。ゲート配線用金属膜として、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これらのうち複数の膜を積層した積層膜を用いてもよい。ここでは、例えば、Ｗ膜（厚さ：５～５００ｎｍ）を上層、ＴａＮ（厚さ：５～１００ｎｍ）を下層とする積層膜（Ｗ／ＴａＮ）を用いる。
　次に、図８（ａ２）および（ｂ２）に示すように、ゲート配線Ｇおよびゲート電極１２を覆うようにゲート絶縁層１４を形成する。ゲート絶縁層１４としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層１４は、基板１１側から下層１４Ｌおよび上層１４Ｕを積み重ねた積層構造を有していてもよい。例えば、下層１４Ｌとして、基板１１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、上層１４Ｕとして、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。なお、ゲート絶縁層１４の最上層（すなわち金属酸化物と接する層）として、酸素を含む層（例えばＳｉＯ2などの金属酸化物層）を用いると、金属酸化物層に酸素欠損が生じた場合に、ゲート絶縁層１４に含まれる酸素によって酸素欠損を回復することが可能となるので、金属酸化物層の酸素欠損を効果的に低減できる。ここでは、例えば、ＣＶＤ法を用いて、窒化珪素（ＳｉＮｘ）層（厚さ：１００～５００ｎｍ）を下層１４Ｌ、酸化珪素（ＳｉＯ2）層（厚さ：２０～１００ｎｍ）を上層１４Ｕとする積層構造を有するゲート絶縁層１４を形成する。
　次に、図８（ａ３）および（ｂ３）に示すように、例えばスパッタリング法を用いてゲート絶縁層１４上に酸化物半導体膜（厚さ：例えば２０ｎｍ以上２００ｎｍ以下）を堆積した後、酸化物半導体膜をパターニングすることによって、島状の金属酸化物層１６を形成する。基板１１の法線方向から見たとき、金属酸化物層１６の一部は、ゲート絶縁層１４を介してゲート電極１２と重なるように配置される。ここでは、例えば、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜（厚さ：例えば５０ｎｍ）をパターニングすることによって金属酸化物層１６を形成する。このように形成された金属酸化物層１６は、酸化物半導体から構成されているが、この後のプロセスで導電体と接触することにより、部分的に導体化されることがある。
　図示する例では、金属酸化物層１６は、基板１１の法線方向から見たとき、ゲート電極１２上から、ゲート電極１２のエッジを横切って延びている。金属酸化物層１６のうち、ゲート絶縁層１４を介してゲート電極１２と重なる部分が「第１部分１６ａ」、ゲート電極１２と重ならない部分が「第２部分１６ｂ」となる。
　ここで、本実施形態で用いられる金属酸化物層１６について説明する。金属酸化物層１６に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　金属酸化物層１６は、２層以上の積層構造を有していてもよい。金属酸化物層１６が積層構造を有する場合には、金属酸化物層１６は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。金属酸化物層１６が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　金属酸化物層１６は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、金属酸化物層１６は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような金属酸化物層１６は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＩｎＧａＺｎＯ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
　金属酸化物層１６は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、金属酸化物層１６は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　次に、図８（ａ４）および（ｂ４）に示すように、金属酸化物層１６およびゲート絶縁層１４上にソース配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース配線用金属膜をパターニングすることによって、ソース配線Ｓ、ソース電極１８ｓおよびドレイン電極１８ｄを含むソース配線層を形成する。ソース電極１８ｓおよびドレイン電極１８ｄは、金属酸化物層１６の第１部分１６ａ上で離間して対向するように配置され、それぞれが第１部分１６ａの上面と接している。ドレイン電極１８ｄは、第２部分１６ｂの上面とも接するように配置される。この例では、基板１１の法線方向から見たとき、ソース配線Ｓは、列方向に延びる部分と、列方向に延びる部分から行方向に延出する延出部分とを含んでいる。延出部分は、金属酸化物層１６の上面上にも配置され、ソース電極１８ｓとして機能する。ドレイン電極１８ｄは、第１部分１６ａ上からゲート電極１２のエッジを横切って延び、金属酸化物層１６の第２部分１６ｂの上面と接している。
　ソース配線用金属膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これらのうち複数の膜を積層した積層膜を用いてもよい。ここでは、例えば、基板１１側からＴｉ膜（厚さ：１０～１００ｎｍ）、Ａｌ膜（厚さ：５０～４００ｎｍ）およびＴｉ膜（厚さ：５０～３００ｎｍ）をこの順で積層した積層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いる。
　この後、金属酸化物層１６のチャネル領域となる部分に対し酸化処理を行ってもよい。酸化処理として、例えば、Ｎ2Ｏガスを用いたプラズマ処理を行ってもよい。
　次に、図９（ａ１）および（ｂ１）に示すように、ソース配線層を覆うように層間絶縁層２２を形成する。この後、層間絶縁層２２に、ドレイン電極１８ｄ、金属酸化物層１６の第２部分１６ｂおよびゲート絶縁層１４を露出するコンタクトホール２２ａを形成する。
　層間絶縁層２２の材料としては、ゲート絶縁膜と同様の材料を用いることができる。層間絶縁層２２は単層であってもよいし、積層構造を有していてもよい。好ましくは、無機絶縁膜を用いて層間絶縁層２２を形成する。なお、層間絶縁層２２は有機絶縁膜を用いて形成されていてもよく、例えば有機絶縁膜と無機絶縁膜との積層構造を有していてもよい。しかしながら、有機絶縁膜を用いると、層間絶縁層２２の厚さが増大し、コンタクトホール２２ａが深くなる場合がある。ここでは、層間絶縁層２２として、例えば、ＣＶＤ法で、ＳｉＯ2膜（膜厚：５０～１０００ｎｍ）を形成する。層間絶縁層２２の形成後、基板１１全体に熱処理（アニール処理）を行ってもよい。熱処理の温度は特に限定しないが、例えば２００℃以上４００℃以下であってもよい。このあと窒化珪素（ＳｉＮｘ）層（膜厚：５０～１０００ｎｍ）を形成してもよい。
　コンタクトホール２２ａは、ドライエッチングまたはウェットエッチングによって形成される。図９（ｂ１）に示すように、コンタクトホール２２ａは、金属酸化物層１６の第２部分１６ｂの表面と、ドレイン電極１８ｄにおける、第２部分１６ｂ上に位置するエッジｅ２と、ゲート絶縁層１４とを露出するように配置される。図示するように、コンタクトホール２２ａの行方向（Ｘ方向、ここではチャネル幅方向）の幅は、金属酸化物層１６の第２部分１６ｂの行方向の幅およびドレイン電極１８ｄの行方向の幅よりも大きくてもよい。また、基板１１の法線方向から見たとき、コンタクトホール２２ａの周縁は、第２部分１６ｂの行方向に延びる２本のエッジを横切って延びていてもよい。
　本実施形態では、コンタクトホール２２ａを形成する際に、層間絶縁層２２のエッチングレートよりも金属酸化物層１６のエッチングレートが低くなるようにエッチング方法および条件を選択する。これによって、金属酸化物層１６の第２部分１６ｂおよびドレイン電極１８ｄは殆どエッチングされずに残る。
　なお、ゲート絶縁層１４の材料により、コンタクトホール２２ａの形成時にゲート絶縁層１４の表面部分がエッチング（オーバーエッチング）される場合がある。
　図９（ｃ１）は、図９（ｂ１）のＢ－Ｂ’線に沿った模式的な断面図であり、ゲート絶縁層１４がオーバーエッチされる場合を例示している。ここでは、層間絶縁層２２と、ゲート絶縁層１４の上層１４ＵとがいずれもＳｉＯ2を含んでいる。このため、層間絶縁層２２のエッチングの際に、ゲート絶縁層１４の上層１４ＵであるＳｉＯ2層もエッチングされることがある。ただし、ＳｉＯ2層に対するエッチングレートが、ゲート絶縁層１４の下層であるＳｉＮｘ層のエッチングレートよりも高くなるようなエッチング条件を用いることにより、図９（ｃ１）に例示するように、ゲート絶縁層１４に対するオーバーエッチング量を、上層（ＳｉＯ2層）１４Ｕの厚さ以下に抑えることができる。
　次に、図９（ａ２）および（ｂ２）に示すように、層間絶縁層２２上およびコンタクトホール２２ａ内に第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成し、第１の透明電極膜をパターニングすることによって透明導電層２４を形成する。第１の透明電極膜の材料としては、ＩＴＯ、ＩＺＯ、ＺｎＯ等の金属酸化物を用いることができる。
　ここでは、例えば、スパッタリング法で、第１の透明導電膜としてＩＺＯ膜（厚さ：２０～３００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いてＩＺＯ膜をパターニングすることによって、透明導電層２４を形成する。透明導電層２４は、コンタクトホール２２ａ内で、ドレイン電極１８ｄの上面および側面、金属酸化物層１６の第２部分１６ｂおよびゲート絶縁層１４の上面に接するように配置される。
　次いで、透明導電層２４上に絶縁層２６および上部透明導電層２８を形成する（図７（ａ）～（ｃ）参照）。
　絶縁層２６の材料として、ゲート絶縁層１４と同様の無機絶縁材料を用いることができる。絶縁層２６は積層膜であってもよい。ここでは、例えばＣＶＤで、ＳｉＮｘ膜（膜厚：５０～５００ｎｍ）を形成する。
　上部透明導電層２８は、絶縁層２６上に第２の透明電極膜を形成し、第２の透明電極膜をパターニングすることによって得られる。第２の透明電極膜の材料としては、第１の透明電極膜と同様の材料を用いることができる。ここでは、例えば、スパッタリング法で、ＩＺＯ膜（厚さ：２０～３００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いて第２の透明電極膜をパターニングすることによって、上部透明導電層２８を形成する。上部透明導電層２８には、画素ごとに少なくとも１つの開口部（または切り欠き部）２８Ｅを設けてもよい。このようにして、半導体装置１００Ｂが製造される。
　（第２の実施形態）
　以下、図面を参照して、本発明の第２の実施形態の半導体装置の構造を説明する。
　図１０は、本発明の第２の実施形態による半導体装置２００の構造を模式的に示す図であり、図１０（ａ）は模式的な平面図であり、図１０（ｂ）は、図１０（ａ）に示すＡ－Ａ’線に沿った模式的な断面図である。なお、Ｂ－Ｂ’線に沿った断面構造は、図１（ｃ）に示す構造と同様であるため、図示を省略する。
　半導体装置２００は、金属酸化物層１６の第２部分１６ｂの列方向の幅が縮小されている点で図７に示す半導体装置１００Ｂと異なっている。その他の構造は、半導体装置１００Ｂと同様であるため、説明を省略する。
　半導体装置２００では、図１０（ｂ）に示すように、基板１１の法線方向から見たとき、金属酸化物層１６はゲート電極１２上からゲート電極１２のエッジを横切って延びている。金属酸化物層１６におけるゲート電極１２と重なっていない第２部分１６ｂ側のエッジｅ２は、層間絶縁層２２に形成されたコンタクトホール２２ａと重なっている。
　図１１は、半導体装置２００におけるコンタクト部を例示する拡大平面図である。図１１から分かるように、基板１１の法線方向から見たとき、金属酸化物層１６のうちコンタクトホール２２ａと重なる部分の列方向における幅ｗ２は、コンタクトホール２２ａの列方向における幅ｚ２よりも小さい。
　このため、ゲート絶縁層１４のうち金属酸化物層１６の第２部分１６ｂのエッジｅ２と列方向に隣接する部分３４も、コンタクトホール２２ａによって露出され、透明導電層２４と接する。また、図１０（ａ）に示すように、ゲート絶縁層１４の上記部分３４の表面がオーバーエッチされる場合がある。このような場合でも、層間絶縁層２２の厚さ、オーバーエッチング量などを制御してコンタクトホール２２ａの段差を抑えたり、あるいは、光配向膜を用いることにより、液晶配向の乱れによる光漏れを抑制できる。
　半導体装置２００は、金属酸化物層１６のパターンが異なるだけであり、半導体装置１００Ｂと同様の方法で製造され得る。また、コンタクト部におけるコンタクト領域Ｒｃ、遮光領域Ｒｄの面積割合の好ましい範囲も、第１の実施形態と同様であってもよい。
　本実施形態でも、前述の実施形態と同様に、コンタクト抵抗を抑えつつ、ドレイン電極１８ｄによる開口率の低下をさらに抑制できる。また、コンタクトホール２２ａの下地となる金属酸化物層１６の面積を小さくできるので、画素Ｐｉｘのサイズを低減することが可能になる。
　（第３の実施形態）
　以下、図面を参照して、本発明の第３の実施形態の半導体装置の構造を説明する。
　図１２は、本発明の第３の実施形態による半導体装置３００の構造を模式的に示す図であり、図１２（ａ）は模式的な平面図であり、図１２（ｂ）は、図１２（ａ）に示すＡ－Ａ’線に沿った模式的な断面図である。
　半導体装置３００は、図２（ｂ）を参照しながら前述したＴＦＴ横置き構造を有している。すなわち、ソース電極１８ｓ、金属酸化物層１６のチャネル領域およびドレイン電極１８ｄが行方向にこの順で配列されている。また、層間絶縁層２２のコンタクトホール２２ａは、酸化物半導体ＴＦＴ１０のドレイン電極１８ｄに隣接して配置されている。従って、コンタクトホール２２ａと酸化物半導体ＴＦＴ１０とは行方向に配列されている。その他の構成は、図１に示す半導体装置１００Ａと同様であってもよい。
　基板１１の法線方向から見たとき、金属酸化物層１６は、ゲート電極１２と重なる部分１６ａと、ゲート電極１２と重ならない部分１６ｂとを含む。この例では、金属酸化物層１６は、ゲート電極１２上からゲート電極１２のエッジを横切って行方向に延びている。ソース配線Ｓの一部は、金属酸化物層１６の第１部分１６ａの一部と接しており、ソース電極１８ｓとして機能する。ドレイン電極１８ｄは、ソース電極１８ｓとは間隔を空けて、金属酸化物層１６の第１部分１６ａと接している。また、ドレイン電極１８ｄは、第１部分１６ａ上から、第２部分１６ｂ上まで延びており、第２部分１６ｂの上面とも接している。金属酸化物層１６の列方向の幅は、ドレイン電極１８ｄの列方向の幅よりも大きくてもよい。
　コンタクトホール２２ａは、ドレイン電極１８ｄのチャネル領域と反対側のエッジｅ２と重なるように配置されている。コンタクトホール２２ａは、ドレイン電極１８ｄ、金属酸化物層１６の第２部分１６ｂおよびゲート絶縁層１４を露出するように配置されている。透明導電層２４は、コンタクトホール２２ａ内で、ドレイン電極１８ｄ、金属酸化物層１６の第２部分１６ｂおよびゲート絶縁層１４と直接接する。
　半導体装置３００は、半導体装置１００Ａと同様の方法で製造され得る。また、コンタクト部におけるコンタクト領域Ｒｃ、遮光領域Ｒｄの面積割合の好ましい範囲も、第１の実施形態と同様であってもよい。
　本実施形態でも、前述の実施形態と同様に、コンタクト抵抗を抑えつつ、ドレイン電極１８ｄによる開口率の低下をさらに抑制できる。また、コンタクトホール２２ａの下地となる金属酸化物層１６の面積を小さくするので、画素Ｐｉｘのサイズを低減することが可能になる。
　コンタクトホール２２ａと金属酸化物層１６の第２部分１６ｂとが重なった部分における行方向の幅ｗ１は、コンタクトホール２２ａの行方向の幅ｚ１よりも小さくてもよい。これにより、画素Ｐｉｘの行方向における幅（画素ピッチ）Ｐ１をより低減できる。
　本実施形態の半導体装置の構成は図示する構成に限定されない。例えば、半導体装置３００は、透明導電層２４上に絶縁層を介して配置された上部透明導電層をさらに備えていてもよい。
　また、金属酸化物層１６または酸化物半導体ＴＦＴ１０とコンタクトホール２２ａとの配置関係は、基板１１の法線方向から見たとき、コンタクトホール２２ａの一部が金属酸化物層１６の第２部分１６ｂと重なっていればよく、図示する例に限定されない。図４（ｂ）に示したように、コンタクトホール２２ａと酸化物半導体ＴＦＴ１０とは、列方向にずれていてもよい。
　（第４の実施形態）
　以下、図面を参照して、本発明の第４の実施形態の半導体装置の構造を説明する。
　図１３は、本発明の第４の実施形態による半導体装置４００の構造を模式的に示す図であり、図１３（ａ）は模式的な平面図であり、図１３（ｂ）は、図１３（ａ）に示すＡ－Ａ’線に沿った模式的な断面図である。なお、Ｂ－Ｂ’線に沿った断面構造は、図１（ｃ）に示す構造と同様であるため、図示を省略する。
　半導体装置４００では、金属酸化物層１６の第２部分１６ｂの列方向の幅が、図１０に示す半導体装置２００よりもさらに縮小されている。基板１１の法線方向から見たとき、第２部分１６ｂとコンタクトホール２２ａとが重なっていない。
　図示する例では、金属酸化物層１６は、基板１１の法線方向から見たとき、ゲート電極１２上からゲート電極１２のエッジを横切って延びている。ドレイン電極１８ｄは、ゲート電極１２上から、ゲート電極１２のエッジおよび金属酸化物層１６における第２部分１６ｂ側のエッジを横切って延びている。コンタクトホール２２ａは、ドレイン電極１８ｄのチャネル領域と反対側のエッジｅ２およびゲート絶縁層１４を露出するように配置されている。金属酸化物層１６の第２部分１６ｂは、コンタクトホール２２ａによって露出されていない。ここでは、基板１１の法線方向から見たとき、金属酸化物層１６の第２部分１６ｂ側の端部は、コンタクトホール２２ａとゲート電極１２との間に位置している。その他の構成は、図１０に示す半導体装置２００と同じであってもよい。
　半導体装置４００は、金属酸化物層１６のパターンが異なるだけであり、半導体装置１００Ｂと同様の方法で製造され得る。
　本実施形態でも、前述の実施形態と同様に、透明導電層２４がドレイン電極１８ｄの上面のみでなく側面とも接するので、コンタクト面積を確保できる。従って、コンタクト抵抗を抑えつつ、ドレイン電極１８ｄによる開口率の低下をさらに抑制できる。また、コンタクトホール２２ａの下地層（ここではドレイン電極１８ｄ）を小さくできるので、画素ピッチの微細化が可能になる。
　図１４は、半導体装置４００におけるコンタクト部を例示する拡大平面図である。本実施形態では、コンタクト部が形成される領域において、ゲート絶縁層１４上には、エッチストップとして機能する金属酸化物層１６が配置されていない。このため、ゲート絶縁層１４のうちドレイン電極１８ｄと接していない部分３５は、コンタクトホール２２ａによって露出され、透明導電層２４と接する。また、図１３（ｂ）に示すように、ゲート絶縁層１４の上記部分３５の表面がオーバーエッチされる場合がある。このような場合でも、層間絶縁層２２の厚さ、オーバーエッチング量などを制御してコンタクトホール２２ａの段差を抑えたり、あるいは、光配向膜を用いることにより、液晶配向の乱れによる光漏れを抑制できる。
　金属酸化物層１６の第２部分１６ｂの行方向における幅ｕ１およびドレイン電極１８ｄの行方向における幅は、コンタクトホール２２ａの行方向における幅ｚ１よりも小さいことが好ましい。これにより、ソース配線Ｓと金属酸化物層１６の第２部分１６ｂおよびドレイン電極１８ｄとの間に、十分な間隔を確保しつつ、画素ピッチＰ１をより小さくすることが可能である。
　半導体装置４００では、基板１１の法線方向から見たとき、ドレイン電極１８ｄとコンタクトホール２２ａとが重なっている領域（遮光領域）が、コンタクトホール２２ａの開口領域Ｒａ全体に占める面積の割合は、例えば５０％以下であってもよい。これにより、画素開口率をさらに高めることができる。一方、上記の割合は、例えば２０％以上であってもよい。これにより、コンタクト抵抗の増大を抑制できる。
　図１３では、ＴＦＴ縦置き構造を有する半導体装置４００を例示したが、本実施形態の半導体装置はＴＦＴ横置き構造を有していてもよい。その場合でも、金属酸化物層の第２部分がコンタクトホールによって露出されないように配置され、透明導電層がコンタクトホール内でドレイン電極およびゲート絶縁層と接していればよい。例えば、金属酸化物層の第２部分の行方向の幅が、半導体装置３００（図１２）よりも縮小されていてもよい。
　（第５の実施形態）
　本発明による第５の実施形態は、上述した実施形態の半導体装置（ＴＦＴ基板）を備える液晶表示装置である。
　図１５（ａ）は、本実施形態による液晶表示装置５００を例示する模式的な断面図であり、図１５（ｂ）は、一画素内のコンタクト部を示す拡大断面図である。
　液晶表示装置５００は、上記の第１の実施形態の半導体装置１００Ａ（図１）と、半導体装置１００Ａと対向するように配置された対向基板９００と、半導体装置１００Ａおよび対向基板９００との間に設けられた液晶層９３０と、半導体装置１００Ａおよび対向基板９００のそれぞれの外側に配置された偏光板９１０および９２０と、表示用の光を半導体装置１００Ａに向けて出射するバックライトユニット９４０とを備えている。半導体装置１００Ａと液晶層９３０との間には配向膜３０が配置されている。
　配向膜３０は、図１５（ｂ）に示すように、各画素の透明導電層（画素電極）２４を覆うように形成されている。配向膜３０の一部は、コンタクトホール２２ａ内にも配置されている。本実施形態では、配向膜３０として、光配向処理を施した光配向膜を用いる。光配向膜は、公知の方法で形成され得る。例えば、感光性材料からなる光配向膜を基板表面に塗布し、光配向膜に偏光紫外線を照射することによって形成される。照射光の偏光方向、照射強度によって、液晶分子の配向を制御することができる。
　前述したように、半導体装置１００Ａでは、基板１１の法線方向から見たとき、コンタクトホール２２ａによって規定される領域の一部は遮光されていない領域（光透過領域）Ｔであり、表示に寄与し得る。従って、コンタクトホール２２ａの側面上においても、高い精度で液晶配向を制御することが求められる。配向膜に対してラビング処理を行う場合、コンタクトホールの深さによっては、コンタクトホール内（凹部内）には、良好な配向処理を行うことが困難である。このため、光透過領域Ｔにおいて、液晶の配向乱れによる光漏れが生じる可能性がある。これに対し、配向膜３０に光配向処理を行う場合、配向膜３０のうちコンタクトホール２２ａ内に位置する部分にも良好な配向制御処理を施すことが可能である。従って、コンタクトホール２２ａが深くなっても、コンタクトホール２２ａの側面上でもより高い精度で液晶配向を制御できる。この結果、コンタクト部で生じる光漏れを低減できるので、表示のコントラスト比の低下を抑制でき、表示品位を向上できる。
　なお、液晶表示装置５００のＴＦＴ基板として、半導体装置１００Ａに代えて、半導体装置１００Ｂ、半導体装置２００～４００を用いることもできる。
　図示していないが、半導体装置１００Ａの周辺領域には、ゲート配線Ｇを駆動する走査線駆動回路、およびソース配線Ｓを駆動する信号線駆動回路が配置されている。走査線駆動回路および信号線駆動回路は、半導体装置１００Ａの外部に配置された制御回路に接続されている。制御回路による制御に応じて、走査線駆動回路からＴＦＴのオン－オフを切り替える走査信号がゲート配線Ｇに供給され、信号線駆動回路から表示信号（画素電極である透明導電層２４への印加電圧）が、ソース配線Ｓに供給される。
　対向基板９００は、カラーフィルタ９５０を備えている。カラーフィルタ９５０は、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。カラーフィルタ９５０の液晶層９３０側の表面には、対向電極９６０が配置される。なお、ＦＦＳモード等の横電界モードが適用される場合には、対向電極９６０は省略される。この場合の対向基板９００は、例えば、ガラス基板に、遮光層（例えば厚さ２００ｎｍのＴｉ層）、カラーフィルタ９５０および絶縁層（例えば厚さ２００ｎｍのＳｉＯ2層）をこの順で形成することによって製造される。
　液晶表示装置５００では、半導体装置１００Ａの画素電極である透明導電層２４と対向電極９６０との間に与えられる電位差に応じて、液晶層９３０の液晶分子が画素毎に配向し、表示がなされる。
　（本発明者による検討結果）
　本発明者は、上記実施形態の半導体装置におけるコンタクト部の構成および製造方法に関し、種々の検討を行った。以下、検討結果の一部を説明する。
　＜コンタクトホールの段差の検討＞
　上記第１～第５の実施形態では、いずれも、コンタクトホール２２ａの一部に光透過領域Ｔを設けて表示に寄与させる。このような構成では、コンタクトホール内部の光透過領域Ｔ上における液晶配向の乱れが大きくなり、光漏れが生じることがある。これに対し、配向膜として、例えば光配向膜を用いると、ラビング処理を施した配向膜よりも光漏れを抑制できる。また、コンタクトホールの段差を低減することにより、光漏れをさらに効果的に低減できる。
　そこで、本発明者は、コンタクトホールの段差を低減することによる効果を確認するために、光配向膜を用いた液晶表示装置における、コンタクトホールの段差と、表示の黒輝度（任意単位）との関係を調べた。測定は、コンタクトホールをカラーフィルタの遮光層で遮光せずに行った。
　測定結果の一部を図１６に示す。図１６に示す結果から、コンタクトホールの段差が小さくなるほど、黒輝度は低くなっており、光漏れが抑制されることが分かる。図示していないが、本発明者の検討により、ラビング処理を施された配向膜を用いると、黒輝度が大幅に増加することが確認されている。また、光配向膜を用いた場合でも、コンタクトホールの段差が例えば１μｍを超えると、黒輝度がさらに増加することが確認されている。コンタクトホールの段差が６００ｎｍ以下であれば、光漏れをより効果的に抑制することが可能である。なお、本実施形態では、カラーフィルタの遮光層でコンタクトホールを部分的に遮光するため、コンタクトホールの段差が大きい場合でも、遮光領域の割合を調整することによって、黒輝度を抑えることができる。
　＜ＴＦＴの配置の検討＞
　図２～図４を参照しながら前述したように、本発明による実施形態の半導体装置では、ＴＦＴを行方向に沿って配置してもよいし（ＴＦＴ横置き構造）、列方向に沿って配置してもよい（ＴＦＴ縦置き構造）。ただし、ＴＦＴ縦置き構造の方が、ＴＦＴ横置き構造よりも好ましい。この理由を説明する。
　図１７（ａ）および（ｂ）は、それぞれ、ＴＦＴ横置き構造およびＴＦＴ縦置き構造のレイアウトを例示する平面図である。これらの図から分かるように、ＴＦＴ縦置き構造では、ソース配線Ｓ（ソース電極１８ｓを含む）とゲート配線Ｇ（ゲート電極１２を含む）とが絶縁層を介して重なり合う部分の面積（重なり面積）ｒ２、ｒ３を、ＴＦＴ横置き構造における重なり面積ｒ１よりも小さくできる。このため、ゲート－ソース間の重なりによる寄生容量を低減できるので、ソース負荷およびゲート負荷を低減できる。
　また、本発明者が検討したところ、ＴＦＴ縦置き構造は、ＴＦＴ横置き構造よりも、負バイアス光照射状態（Ｎｅｇａｔｉｖｅ　Ｂｉａｓｅｄ　Ｉｌｌｕｍｉｎａｔｅｄ　Ｓｔｒｅｓｓ；ＮＢＩＳ）で生じる劣化を低減できるという利点があることが分かった。以下、検討結果を詳しく説明する。
　本発明者は、ＴＦＴを画素内に行方向に沿って配置した場合（ＴＦＴ横置き構造）と、画素内に列方向に沿って配置した場合（ＴＦＴ縦置き構造）において、ＮＢＩＳで生じるＴＦＴ特性の変化を調べた。ここでは、７０℃のＤｒｙ空気中、負バイアスストレスとして－１４Ｖを印加し、光照射ストレスとして、バックライトから各ＴＦＴに白色光を照射した状態で動作試験を行い、動作試験前後のしきい値の変化を求めた。
　図１８は、ＴＦＴ横置き構造およびＴＦＴ縦置き構造におけるＴＦＴのしきい値の変化を示すグラフである。横軸は動作試験の経過時間、縦軸はしきい値変化量（Ｖ）を示している。図１８から分かるように、ＴＦＴ縦置き構造の方がしきい値変化を小さくできる。これは、ゲート電極上のチャネル領域のエッジに対してゲート電極が垂直方向に延びており、その結果、チャネル領域のエッジにおけるゲート電極によって、バックライト光をより効果的に遮ることができるからと考えられる。
　さらに、すでに説明したように、ＴＦＴ縦置き構造によると、ＴＦＴ横置き構造よりも、行方向における画素ピッチＰ１を低減できる。ＴＦＴ縦置き構造では、画素ピッチＰ１はコンタクトホールサイズの制約のみで決まるので、コンタクトホール２２ａの下地層の幅を小さくすることにより、画素ピッチＰ１をより効果的に縮小できる。ＴＦＴ横置き構造でも、下地層の幅を小さくすることにより、画素ピッチＰ１を小さくする効果が得られる。しかしながら、コンタクトホールおよびチャネル領域が行方向に並んでおり、画素ピッチＰ１はチャネル領域の幅にも制約される。このため、画素ピッチＰ１は、ＴＦＴ縦置き構造よりも大きくなる。
　また、ＴＦＴ縦置き構造を採用するとともに、光透過領域Ｔを有するコンタクトホール（例えば金属酸化物層を下地とするコンタクトホール）を設けることにより、ＴＦＴ横置き構造を採用する場合よりも効果的に開口率を高めることができる。表示装置では、一般に、外部光の入射による画素ＴＦＴの特性変動を抑制するため、画素ＴＦＴ上にカラーフィルタの遮光層が配置される。ＴＦＴ横置き構造の場合、カラーフィルタの遮光層によってコンタクトホールの大部分が遮光されてしまうため、コンタクトホールの光透過領域Ｔによる画素開口率向上効果が抑制される。これに対し、ＴＦＴ縦置き構造の場合、カラーフィルタの遮光層の列方向の幅を狭くすることができ、画素開口率を大幅に向上させることができる。図示していないが、例えば、コンタクトホールの光透過領域Ｔの１／２以上が、カラーフィルタの遮光層によって遮光されない領域内に位置していることが好ましい。これにより、画素開口率をより効果的に高めることができる。
　＜コンタクトホール２２ａの形成条件の検討＞
　上記の第１～第４の実施形態の半導体装置では、コンタクトホール２２ａの傾斜角度αおよびゲート絶縁層１４のオーバーエッチング量ｄｔを制御することによって、コンタクト部における光漏れをより効果的に低減できる。
　本発明者が検討したところ、例えばコンタクトホール２２ａを形成する際のエッチング条件および各層の材料によって、コンタクトホール２２ａの傾斜角度αおよびゲート絶縁層１４のオーバーエッチング量ｄｔを制御することが可能である。以下、本発明者による検討結果の一部を説明する。
　ここでは、エッチングガス、エッチング時間を変えて異なる３種の条件でドライエッチングを行って、層間絶縁層にコンタクトホールを形成し、傾斜角度αおよびオーバーエッチング量ｄｔをそれぞれ求めた。検討に用いたサンプルの層間絶縁層およびゲート絶縁層の材料を以下に示す。
　　　層間絶縁層    上層：ＳｉＮ膜（厚さ：１５０ｎｍ）
　　　　　　　　　　下層：ＳｉＯ2膜（厚さ：３００ｎｍ）
　　　ゲート絶縁層  上層：ＳｉＯ2膜（厚さ：５０ｎｍ）
                    下層：ＳｉＮ膜（厚さ：３２５ｎｍ）
　異なる３条件でコンタクトホールを形成した場合の、コンタクトホール２２ａの傾斜角度αおよびゲート絶縁層１４のオーバーエッチング量ｄｔを調べた結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　この結果から、ドライエッチングの場合、エッチング条件によって、コンタクトホール側面の傾斜角度αを小さくできることが分かる。例えば、傾斜角度αを１５°以下（ここでは１２°）まで小さくすることが可能である。一方、その場合、ゲート絶縁層のエッチング量は増加することが分かる。
　従って、エッチング条件を制御することにより、コンタクトホールのテーパ形状、ゲート絶縁層のエッチング量を制御できることが確認される。
　なお、本検討では、ＳｉＮ膜に対するエッチングレートがＳｉＯ2膜に対するエッチングレートよりも高くなる条件で行っている。このため、ゲート絶縁層の上層のみでなく下層（ＳｉＮ層）の一部までエッチングされており、オーバーエッチング量は大きくなっている。なお、ＳｉＯ2膜に対するエッチングレートの方が高くなるような条件を選択すると、オーバーエッチング量を例えばゲート絶縁層の上層の厚さ以下に抑えることが可能である。
　本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。特に、高精細な液晶表示装置に好適に適用される。
　１０　　　　酸化物半導体ＴＦＴ
　１１　　　　基板
　１２　　　　ゲート電極
　１４　　　　ゲート絶縁層
　１６　　　　金属酸化物層
　１６ａ　　　金属酸化物層の第１部分
　１６ｂ　　　金属酸化物層の第２部分
　１８ｓ　　　ソース電極
　１８ｄ　　　ドレイン電極
　２２　　　　層間絶縁層
　２２ａ　　　コンタクトホール
　２４　　　　透明導電層（下部透明導電層）
　２６　　　　絶縁層
　２８　　　　上部透明導電層
　１００Ａ、１００Ｂ、２００、３００、４００　　半導体装置（ＴＦＴ基板）
　５００　　　表示装置

Claims (20)

  1. 　基板と、前記基板上に第１の方向および第２の方向にマトリクス状に配列された複数の画素と、前記第１の方向に延びる複数のゲート配線と、前記第２の方向に延びる複数のソース配線とを備えた半導体装置であって、
    　前記複数の画素のそれぞれは、
    　　前記基板に支持された薄膜トランジスタであって、ゲート電極と、金属酸化物層と、前記ゲート電極および前記金属酸化物層の間に形成されたゲート絶縁層と、前記金属酸化物層に接するように配置されたソース電極およびドレイン電極とを含む薄膜トランジスタと、
    　　前記薄膜トランジスタを覆う層間絶縁層と、
    　　前記層間絶縁層上に形成された透明導電層と
    を備え、
    　前記ゲート電極は前記複数のゲート配線のいずれかに接続され、前記ソース電極は前記複数のソース配線のいずれかに接続されており、
    　前記金属酸化物層は、前記ゲート絶縁層を介して前記ゲート電極と重なる第１部分と、前記ゲート電極と重ならない第２部分とを含み、前記第１部分は、前記基板の法線方向から見たときに前記ソース電極と前記ドレイン電極との間に位置する部分を含み、前記第２部分は、前記基板の法線方向から見たときに前記ドレイン電極における前記第１部分側のエッジとは異なるエッジを横切っており、
    　前記層間絶縁層は、前記基板の法線方向から見たときに、前記ドレイン電極の一部、および前記金属酸化物層の前記第２部分の少なくとも一部と重なるように配置されたコンタクトホールを有し、
    　前記透明導電層は、前記コンタクトホール内で、前記ドレイン電極、前記金属酸化物層の前記第２部分および前記ゲート絶縁層と接する半導体装置。
  2. 　前記金属酸化物層の前記第２部分における前記第１の方向の幅は、前記コンタクトホールの前記第１の方向の幅よりも小さい請求項１に記載の半導体装置。
  3. 　前記基板の法線方向から見たとき、前記薄膜トランジスタと前記コンタクトホールとは前記第２の方向に配列されている請求項１または２に記載の半導体装置。
  4. 　前記基板の法線方向から見たとき、前記薄膜トランジスタの前記ソース電極、前記金属酸化物層の第１の部分および前記ドレイン電極は、前記第２の方向にこの順で配列されている請求項１から３のいずれかに記載の半導体装置。
  5. 　前記ゲート絶縁層のうち前記透明導電層と接する部分の厚さは、他の部分の厚さよりも小さい請求項１から４のいずれかに記載の半導体装置。
  6. 　前記層間絶縁層の上面から、前記ゲート絶縁層の表面のうち前記透明導電層と接する部分までの深さは１μｍ以下である請求項１から５のいずれかに記載の半導体装置。
  7. 　前記層間絶縁層は有機絶縁層を含まない請求項１から６のいずれかに記載の半導体装置。
  8. 　前記金属酸化物層は、前記基板の法線方向から見たとき、前記コンタクトホールを前記第２の方向に横切るように延びている請求項１から７のいずれかに記載の半導体装置。
  9. 　前記基板の法線方向から見たとき、前記金属酸化物層のうち前記コンタクトホールと重なる部分の前記第２の方向における幅は、前記コンタクトホールの前記第２の方向における幅よりも小さい請求項１から７のいずれかに記載の半導体装置。
  10. 　前記金属酸化物層の前記第１部分は半導体領域を含み、前記第２部分は、前記半導体領域よりも抵抗の低い低抵抗領域を含む請求項１から９のいずれかに記載の半導体装置。
  11. 　前記透明導電層の上に、誘電体層を介して配置された他の透明導電層をさらに備え、
    　前記透明導電層は画素電極として機能し、
    　前記他の透明導電層は共通電極として機能する請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記金属酸化物層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物は結晶質部分を含む請求項１２に記載の半導体装置。
  14. 　請求項１から１３のいずれかに記載の半導体装置と、
    　前記半導体装置と対向するように配置された対向基板と、
    　前記対向基板と前記半導体装置との間に配置された液晶層と
    　前記半導体装置と前記液晶層との間に配置された配向膜と
    を備え、
    　前記配向膜は光配向膜であり、前記光配向膜の一部は前記コンタクトホール内に配置されている表示装置。
  15. 　ゲート電極およびゲート配線を基板上に形成する工程（ａ）と、
    　前記ゲート電極および前記ゲート配線を覆うゲート絶縁層を形成する工程（ｂ）と、
    　前記ゲート絶縁層上に酸化物半導体膜を形成し、前記酸化物半導体膜をパターニングすることにより、前記ゲート絶縁層を介して前記ゲート電極と部分的に重なる金属酸化物層を得る工程（ｃ）と、
    　前記金属酸化物層の上面と接するソース電極およびドレイン電極を形成する工程であって、前記基板の法線方向から見たとき、前記金属酸化物層の前記ゲート電極と重なる部分の少なくとも一部は、前記ソース電極と前記ドレイン電極との間に位置する第１部分となり、前記金属酸化物層の前記ゲート電極と重ならない部分の少なくとも一部は、前記ドレイン電極における前記第１部分側のエッジとは異なるエッジから延びる第２部分となる、工程（ｄ）と、
    　前記金属酸化物層、前記ソース電極および前記ドレイン電極を覆う層間絶縁層を形成する工程（ｅ）と、
    　前記層間絶縁層に、前記金属酸化物層の前記第２部分の少なくとも一部、前記ドレイン電極の一部および前記ゲート絶縁層の一部を露出するコンタクトホールを形成する工程（ｆ）と、
    　前記層間絶縁層上および前記コンタクトホール内に透明導電層を形成する工程（ｇ）であって、前記透明導電層は、前記コンタクトホール内で前記ドレイン電極、前記金属酸化物層の前記第２部分および前記ゲート絶縁層と直接接する、工程と
    を包含する半導体装置の製造方法。
  16. 　前記酸化物半導体膜は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１５に記載の半導体装置の製造方法。
  17. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項１６に記載の半導体装置の製造方法。
  18. 　基板と、前記基板上に第１の方向および第２の方向にマトリクス状に配列された複数の画素と、前記第１の方向に延びる複数のゲート配線と、前記第２の方向に延びる複数のソース配線とを備えた半導体装置であって、
    　前記複数の画素のそれぞれは、
    　　前記基板に支持された薄膜トランジスタであって、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された金属酸化物層と、前記金属酸化物層の上面と接するように配置されたソース電極およびドレイン電極とを含む薄膜トランジスタと、
    　　前記薄膜トランジスタを覆う層間絶縁層と、
    　　前記層間絶縁層上に形成された透明導電層と
    を備え、
    　前記ゲート電極は前記複数のゲート配線のいずれかに接続され、前記ソース電極は前記複数のソース配線のいずれかに接続されており、
    　前記金属酸化物層は、前記ゲート絶縁層を介して前記ゲート電極と重なる第１部分と、前記ゲート電極と重ならない第２部分とを含み、前記第１部分は、前記基板の法線方向から見たときに前記ソース電極と前記ドレイン電極との間に位置する部分を含み、
    　前記層間絶縁層は、前記基板の法線方向から見たときに、前記ドレイン電極の一部と重なるように配置されたコンタクトホールを有しており、
    　前記透明導電層は、前記コンタクトホール内で、前記ドレイン電極および前記ゲート絶縁層と接する半導体装置。
  19. 　前記基板の法線方向から見たとき、前記ソース電極、前記金属酸化物層の前記第１部分、前記ドレイン電極、および前記コンタクトホールは、前記第２の方向にこの順で配列されている請求項１８に記載の半導体装置。
  20. 　前記基板の法線方向から見たとき、前記ドレイン電極のうち前記透明導電層と重なっている部分における前記第１の方向の幅、および、前記金属酸化物層の前記第２部分の前記第１の方向の幅は、いずれも、前記コンタクトホールの前記第１の方向の幅よりも小さい請求項１８または１９に記載の半導体装置。
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