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WO2016010159A1 - 直接形交流電力変換装置 - Google Patents

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WO2016010159A1
WO2016010159A1 PCT/JP2015/070662 JP2015070662W WO2016010159A1 WO 2016010159 A1 WO2016010159 A1 WO 2016010159A1 JP 2015070662 W JP2015070662 W JP 2015070662W WO 2016010159 A1 WO2016010159 A1 WO 2016010159A1
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voltage
value
duty
vdc
capacitor
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PCT/JP2015/070662
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尚也 山下
前田　敏行
Original Assignee
ダイキン工業株式会社
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Definitions

  • the present invention relates to a direct AC power converter, and particularly to a configuration including a rectifier circuit, an inverter, and a boost chopper.
  • Patent Documents 1 and 2 and Non-Patent Document 1 introduce direct AC power converters.
  • a step-up chopper is used, which receives power from the rectifier circuit and supplies power to the inverter, thereby reducing pulsation of instantaneous power.
  • an object of the present invention is to provide a technique for reducing the power capacity required for the boost chopper while increasing the output voltage from the direct AC power conversion device as compared with the prior art.
  • the direct AC power converter according to the present invention includes a DC link (7), a first rectifier circuit (5, 51), a boost chopper (3), and a switch (41).
  • the DC link includes a first power supply line (L1) and a second power supply line (L2) to which a potential lower than the potential of the first power supply line is applied.
  • the first rectifier circuit has a plurality of input terminals for inputting an AC voltage and a pair of output terminals (51c, 51d) connected to the DC link.
  • the inverter converts the voltage applied to the DC link into another multiphase AC voltage.
  • the boost chopper has a capacitor (34) at the output stage.
  • the switch performs discharge / non-discharge from the capacitor to the DC link.
  • the capacitor is charged in the boost chopper at least in a first period that is a part of a period in which the discharge duty (dc) is greater than zero. Is called.
  • the discharge duty is a time ratio at which the switch is turned on.
  • the virtual DC link voltage (Vdc) to be performed is not less than the first value (V1) and not more than the second value (V2).
  • the rectification duty is a value obtained by subtracting the sum of the discharge duty and zero voltage duty (dz) from 1.
  • the zero voltage duty is a time ratio at which the inverter (6) adopts a zero voltage vector regardless of the voltage output from the inverter (6).
  • the first value is the maximum value (max (
  • the second value is the maximum value that the absolute value can take.
  • a second aspect of the direct AC power converting apparatus is the first aspect, wherein the step-up chopper is in part or all of the first period and the period when the discharge duty is zero.
  • the capacitor is charged in
  • a third aspect of the direct AC power converting apparatus is any one of the first and second aspects, and in the first period, charging power (Pci) and discharging power (The capacitor (34) is charged and discharged by Pco), and the first period has a period in which the charging power is larger than the discharging power and a period in which the discharging power is larger than the charging power.
  • a fourth aspect of the direct AC power converting apparatus is any one of the first to third aspects, wherein the virtual DC link voltage (Vdc) is the first value (V1). There is a period of taking
  • a fifth aspect of the direct AC power converting apparatus is any one of the first to fourth aspects, wherein the current (ib) flowing through the boost chopper (3) and the first A command value (irec *) of a rectified current (irec) which is a sum of a current (direct) flowing from the rectifier circuit to the inverter (6), a command value (Vdc *) of the virtual DC link voltage (Vdc), Based on the voltage across the capacitor (Vc), the rectified voltage (Vrec), and the current (idc) input to the inverter (6), the discharge duty that minimizes the zero voltage duty (dz) is Is set.
  • a sixth aspect of the direct AC power converting apparatus is the fifth aspect, wherein the virtual DC link voltage (Vdc) is larger than the rectified voltage (Vrec), and the rectified current (irec) ) Is equal to or greater than the product of the predetermined value (dr_max) and the current (idc) input to the inverter (6), the rectification duty (dr) takes the predetermined value, and the discharge The duty (dc) is a value obtained by subtracting the predetermined value from 1.
  • the predetermined value is obtained by subtracting the both-end voltage (Vc) of the capacitor from the command value (Vdc *) of the virtual DC link voltage (Vdc), and the both-end voltage (Vc) from the rectified voltage (Vrec). A value obtained by dividing by the subtracted value ((Vdc * ⁇ Vc) / (Vrec ⁇ Vc)).
  • a seventh aspect of the direct AC power converting apparatus is any one of the first to sixth aspects, and inputs the rectified voltage (Vrec) to the boost chopper (3).
  • a second rectifier circuit (52) is further provided.
  • An eighth aspect of the direct AC power converting apparatus is any one of the first to sixth aspects, wherein the pair of output terminals of the first rectifier circuit are connected to the boost chopper. Connected to the input side.
  • a ninth aspect of the direct AC power converting apparatus is any one of the first aspect or the third to eighth aspects, and the discharge duty (dc) is always positive. .
  • a tenth aspect of the direct AC power converting apparatus is any one of the first to ninth aspects, wherein the direct current AC power converter is connected to the switch (41) in parallel with the DC link (7). It further includes a diode whose forward direction is the direction of charging the capacitor (34).
  • the capacitor is charged by the boost chopper, so that the average value of the maximum voltage that can be output by the inverter and the period for controlling the inverter switching is AC. It can exceed 1 / ⁇ 2 times the peak value of the voltage.
  • the discharge duty can be selected to be small, the average value or effective value of the current flowing through the inductor of the boost chopper can be reduced as compared with the conventional technique.
  • the circuit diagram which illustrates the composition of the direct form AC power converter concerning this embodiment The circuit diagram which illustrates other composition of the direct form AC power converter concerning this embodiment.
  • the flowchart which summarized the process of calculating
  • 3 is a graph showing waveforms of specifications of Example 1.
  • 3 is a graph showing waveforms of specifications of Example 1.
  • 6 is a graph showing waveforms of specifications of Example 2.
  • 6 is a graph showing waveforms of specifications of Example 2.
  • 10 is a graph showing the waveform of specifications of Example 3.
  • 10 is a graph showing the waveform of specifications of Example 3.
  • 7 is a graph showing a waveform of a current flowing through the inductors of Example 2 and
  • 6 is a graph showing a waveform of a current flowing through a capacitor according to Example 2 and
  • Example 3. 7 is a graph showing the operation of the inverter of Example 2.
  • 7 is a graph showing the operation of the inverter of Example 3.
  • FIG. 1 is a circuit diagram illustrating the configuration of a direct AC power converting apparatus according to this embodiment.
  • the direct AC power converter includes a DC link 7, rectifier circuits 51 and 52, a boost chopper 3, a switch 41, and an inverter 6.
  • DC link 7 has power supply lines L1 and L2. A potential lower than the potential of the power supply line L1 is applied to the power supply line L2.
  • the rectifier circuit 51 has input terminals 51a and 51b for inputting the AC voltage Vin, and a pair of output terminals 51c and 51d connected to the power supply lines L1 and L2, respectively.
  • the rectifier circuit 51 is a full-wave rectifier type, and here, a case where it is formed of a diode bridge is illustrated.
  • the rectifier circuit 51 is illustrated as being supplied with the AC voltage Vin from the single-phase AC power source via the filter circuit 2.
  • the filter circuit 2 is provided for the purpose of cutting harmonic noise, the cut-off frequency is higher than the frequency of the AC voltage Vin. Since the function of the filter circuit 2 hardly affects the operation of each part described below, the operation of the filter circuit 2 will be ignored below.
  • control unit 9 The operation of the switch 41 and the switching operation of the step-up chopper 3 and the inverter 6 are controlled by the control unit 9. It can also be understood that the controller 9 is also provided in the direct AC power converter.
  • the inverter 6 converts the voltage applied to the DC link 7 into another multiphase AC voltage.
  • the inverter 6 is configured to output a three-phase AC voltage to the permanent magnet type synchronous motor PMSM as an inductive load.
  • the inverter 6 is a voltage source inverter that operates under instantaneous space vector control, and a known structure can be adopted.
  • the inverter 6 outputs a three-phase current Iinv to the permanent magnet type synchronous motor PMSM.
  • the step-up chopper 3 has a capacitor 34 at its output stage. More specifically, the boosted chopper 3 is applied with the rectified voltage Vrec of the AC voltage Vin.
  • the rectified voltage is generated by a full-wave rectification type rectifier circuit 52.
  • the rectifier circuit 52 is formed of a diode bridge is illustrated.
  • the step-up chopper 3 includes an inductor 32, a switch 31, and a diode 33 in addition to the capacitor 34.
  • the rectified voltage Vrec is applied between one end of the inductor 32 and one end of the switch 31.
  • the other end of the inductor 32, the other end of the switch 31, and the anode of the diode 33 are connected to each other.
  • a capacitor 34 is connected between the cathode of the diode 33 and one end of the switch 31.
  • the switch 31 for example, an insulated gate bipolar transistor is employed.
  • Such a configuration is known as a step-up chopper, and a detailed description of its operation is omitted.
  • the switch 31 is turned on / off in response to the activation / inactivation of the control signal Sb, and the command value ib * (detailed later) of the current ib flowing through the inductor 32 and the capacitor 34 are applied.
  • the boost duty db which is the time ratio at which the switch 31 is turned on, is determined by the capacitor voltage (voltage across the capacitor 34) Vc and the rectified voltage Vrec.
  • the switch 41 performs discharge / non-discharge from the capacitor 34 to the DC link 7 in accordance with the activation / deactivation of the control signal Sc. More specifically, the switch 41 is connected in series with the capacitor 34 between the power supply lines L1 and L2.
  • the switch 41 has a switch element that controls whether or not a current flows from the boost chopper 3 (more specifically, from the capacitor 34) toward the power supply line L1.
  • a switch element that controls whether or not a current flows from the boost chopper 3 (more specifically, from the capacitor 34) toward the power supply line L1.
  • an insulated gate bipolar transistor is employed as the switch element.
  • a diode having a forward direction from the DC link 7 to the boost chopper 3 (more specifically, from the power supply line L1 to the capacitor 34) in order to charge the capacitor 34 with a regenerative current from the inverter 6. Also have.
  • the control unit 9 receives the AC voltage Vin (more precisely, a signal indicating the waveform: the same applies hereinafter), the current Iinv output from the inverter 6 and the capacitor voltage Vc, and outputs control signals Sb, Sc, and Sg.
  • the control signal Sg is a signal for controlling the switching of the inverter 6.
  • FIG. 2 is a circuit diagram illustrating another configuration of the direct AC power converting apparatus according to this embodiment.
  • the rectifier circuit 51 also serves as the rectifier circuit 52. That is, the rectifier circuit 5 has a pair of output terminals 51 c and 51 d connected to the input side of the boost chopper 3.
  • the rectified voltage Vrec is not necessarily applied to the boost chopper 3. This is because the other end of the inductor 32 is connected to the switch 41 via the power supply line L 1, and the capacitor voltage Vc is applied to the boost chopper 3 depending on the operation state of the switch 41.
  • FIG. 1 and FIG. 2 can be handled equally in the following equivalent circuit, the control method described below is common. First, an equivalent circuit will be described.
  • FIG. 3 is a circuit diagram of an equivalent circuit of the direct AC power converter shown in FIGS.
  • the switch Grec indicates whether or not the rectifier circuit 51 is conductive.
  • the switches 31 and 41 are indicated by switches Gb and Gc, respectively. However, here, the regenerative current from the inverter 6 is not considered, and the diode of the switch 41 is not considered.
  • the inverter 6 and its load are expressed as a current source for flowing a DC current idc flowing into the inverter 6.
  • the inverter 6 in a state where the switch Gz is conductive, the inverter 6 operates with a so-called zero voltage vector.
  • the inverter 6 short-circuits the inductive load to one of the power supply lines L1 and L2, and thus does not receive a current from the DC link 7.
  • the inverter 6 is allowed to operate at a voltage other than the zero voltage vector when the inverter 6 receives a current from the DC link 7. Therefore, the operation of the inverter 6 other than the zero voltage vector is performed when the switch Gz is non-conductive.
  • the zero voltage duty dz is a time ratio corresponding to a period in which the zero voltage vector is adopted regardless of the magnitude of the voltage output from the inverter 6. Further, the discharge duty dc is a ratio at which the switch 41 is turned on.
  • the rectification duty dr is a time ratio when the rectification circuit 51 is conducted, and it can be seen from the formula (1) that a value obtained by subtracting the sum of the discharge duty dc and the zero voltage duty dz from 1 is taken.
  • Vdc a virtual voltage (referred to as “virtual DC link voltage” in this application) Vdc is determined by the following equation (2).
  • Vdc dr ⁇ Vrec + dc ⁇ Vc (2)
  • the virtual DC link voltage Vdc is represented by the sum of the product of the discharge duty dc and the capacitor voltage Vc (dc ⁇ Vc) and the product of the rectification duty dr and the rectified voltage Vrec (dr ⁇ Vrec). This can also be grasped as an average of the maximum value of the voltage that can be output from the inverter 6 with respect to the period for controlling the switching of the switch 41 and the inverter 6.
  • the virtual DC link voltage Vdc is shown as a voltage generated at both ends of the inverter 6 and a current source idc representing the load thereof (which flows the DC current idc).
  • the voltage output from the inverter 6 may be lower than the virtual DC link voltage Vdc.
  • the inverter 6 employs a zero voltage vector.
  • the zero voltage duty dz is a time ratio corresponding to the period in which the inverter 6 adopts the zero voltage vector regardless of the magnitude of the output voltage of the inverter 6, but the inverter 6 adopts the zero voltage vector. This corresponds to the fact that it is not the time ratio corresponding to the whole period.
  • a current irec (referred to as a “rectified current” in this application) irec flowing from a voltage source indicating the rectified voltage Vrec is a current ib flowing in the inductor 32 (which the boost chopper 3 has) in an actual configuration, This is understood as the sum of the current direct flowing from the rectifier circuit 51 to the inverter 6.
  • the rectified current irec is not directly shown.
  • the current direct is a current flowing from the rectifier circuit 51 to the DC link 7, and the current ib is a current flowing from the rectifier circuit 52 to the boost chopper 3.
  • the rectified current irec is output from the output end 51c, and the portion that flows to the inductor 32 from there is the current ib.
  • the rectification duty dr which is a ratio of the conduction of the rectifier circuit 51, is expressed as a value obtained by dividing the current direct by the direct current idc. Therefore, the following expression (3) is established.
  • Patent Documents 1 and 2 and Non-Patent Document 1 the period in which the current ib flows is excluded from the period in which power is transferred from the capacitor 34 to the DC link 7 (granting period).
  • the grant period and the period in which the capacitor 34 receives power from the DC link 7 (acceptance period) are alternately set every 1 ⁇ 4 of the cycle of the AC voltage Vin. For this reason, the virtual DC link voltage Vdc did not exceed 1 / ⁇ 2 times the peak value of the AC voltage.
  • the capacitor 34 does not always discharge, but conducts with a discharge duty dc. Therefore, there is a period during which the capacitor 34 can be charged even during the awarding period.
  • the period during which the capacitor 34 is charged can be selected to be longer than that of the conventional technique.
  • the average value or effective value of ib can be reduced as compared with the conventional technique.
  • the rectified current irec is greater than the current direct. This is a case where there is room to pass the current ib through the boost chopper 3 in view of the equation (3), and the magnitude of the rectification duty dr is not limited by the rectification current irec.
  • the case where the virtual DC link voltage Vdc is set to be equal to or lower than the rectified voltage Vrec will be considered as the first case.
  • the rectification duty dr and the zero voltage duty dz in the first case are determined by the following equation (4). At this time, the capacitor 34 is not discharged via the switch 41.
  • dr may be set to a ratio (Vdc * / Vrec) of the command value Vdc * to the rectified voltage Vrec and set to a value obtained by subtracting the ratio from 1 as the zero voltage duty dz.
  • the zero voltage duty dz is also minimized. This is because, in order to make the virtual DC link voltage Vdc coincide with the command value Vdc * even if the discharge duty dc increases, the zero voltage duty dz must be increased from the equation (2).
  • the capacitor 34 is not discharged when the above control is performed.
  • the magnitude of the rectification duty dr is not limited by the rectification current irec, so that the direct current idc can be covered by the rectification current irec. Therefore, the zero voltage duty dz can be reduced to zero.
  • equation (2) can be transformed into equation (5) below.
  • the rectification duty dr is set to the ratio (Vdc * ⁇ Vc) / (Vrec ⁇ Vc), and the discharge duty dc It can be seen that the ratio may be set to a value obtained by subtracting from 1.
  • setting the rectification duty dr as described above means setting the discharge duty dc for minimizing the zero voltage duty dz and setting the value to (1-dr). It can also be grasped. This is also in this case because the zero voltage duty dz decreases to zero.
  • the control of each duty is to set the discharge duty dc for minimizing the zero voltage duty dz based on two viewpoints.
  • the first viewpoint is whether or not the rectified current irec is larger than the current idirect, in other words, whether or not the command value irec * of the rectified current irec is set larger than the current idirect.
  • the second viewpoint is whether or not the virtual DC link voltage Vdc is larger than the rectified voltage Vrec, in other words, whether or not the command value Vdc * is larger than the rectified voltage Vrec.
  • the command value ib * of the current ib is set by the following equation (6) in consideration of the equation (3) by using the estimated value idc ⁇ .
  • Ib * irec * -dr_max ⁇ idc ⁇ (6)
  • dr_max is the rectification duty dr expressed by the expression (4) in the first case and the expression (5) in the second case, respectively.
  • a period corresponding to the second case is referred to as a “charge / discharge section”.
  • the capacitor 34 is not discharged during the period corresponding to the first case, and only charging is performed.
  • a well-known technique can be adopted as to what switching operation the switch Gb (switch 31) performs using the current ib flowing in the boost chopper 3 to charge the capacitor 34 to the capacitor voltage Vc.
  • the method may be a so-called current discontinuous mode, a critical mode, or a continuous current mode.
  • the command value ib * of the current ib is set to 0. That is, the capacitor 34 is not charged during the period in which the expression (7) is satisfied, and the capacitor 34 is discharged at the discharge duty dc defined below. Therefore, in this application, the period when Formula (7) is materialized is called a "discharge area.”
  • the rectification duty dr is determined by the following equation (8) using the command value irec * and the estimated value idc ⁇ .
  • the rectification duty dr is set to the ratio of the command value irec * to the estimated value idc ⁇ (irec * / idc ⁇ ).
  • Vdc * dr ⁇ Vrec + dc ⁇ Vc (9)
  • the rectification duty dr is set to the value set in Expression (8), and the capacitor voltage Vc is substantially fixed. Therefore, parameters that can be selected to make the right side of the equation (9) equal to the given command value Vdc * are the zero voltage duty dz and the discharge duty dc.
  • the capacitor voltage Vc is strictly reduced during the period in which the expression (7) is satisfied (“discharge section”). This is because the command value ib * is set to 0 as described above. However, by appropriately setting the command value irec *, the discharge interval can be shortened to such an extent that the reduction of the capacitor voltage Vc can be ignored.
  • the rectification duty dr is determined by the equation (8), and the discharge duty dc and the zero voltage duty dz are further calculated by the equations (10) and (11), respectively. Is uniquely determined.
  • the zero voltage duty dz cannot take the value determined by the equation (11) or more, it can be understood that the zero voltage duty dz is set to the minimum value. That is, it can be understood that the discharge duty dc for minimizing the zero voltage duty dz is set also in the discharge section, similarly to the charge section and the charge / discharge section.
  • control signals Sb, Sc, and Sg can be generated using a known technique.
  • FIG. 4 is a block diagram illustrating the configuration of the control unit 9.
  • the controller 9 is roughly divided into a current command generator 91, a DC current estimator 92, a duty distributor 93, a pulse width modulation signal generator 94, and a chopper signal generator 95.
  • the current command generator 91 generates a command value irec * for the rectified current irec.
  • FIG. 4 illustrates a configuration in which the command value irec * takes an absolute value of a sine waveform as will be described later, the command value irec * is not necessarily limited to exhibit such a waveform.
  • the DC current estimator 92 obtains an estimated value idc ⁇ of the DC current idc. As understood from the equivalent circuit of FIG. 3, there is no place where the direct current idc can be actually measured in the actual circuit. Therefore, the estimated value idc ⁇ is employed in the calculations represented by the equations (6) and (8).
  • the electric power output from the inverter 6 can be obtained in the equivalent circuit by the DC current idc and the virtual DC link voltage Vdc.
  • the electric power output from the inverter 6 in an actual circuit is obtained from the three-phase current Iinv output from the inverter 6 and the three-phase voltage Vinv. Therefore, theoretically, the estimated value idc ⁇ can be obtained from the virtual DC link voltage Vdc, the current Iinv, and the voltage Vinv.
  • the voltage Vinv output from the inverter 6 is controlled by the pulse width modulation signal generator 94 following the command value Vinv *.
  • the virtual DC link voltage Vdc itself cannot be measured, but is controlled by the duty distributor 93 following the command value Vdc *.
  • the current Iinv can be measured from the connection between the inverter 6 and the permanent magnet type synchronous motor PMSM. Therefore, in this embodiment, the estimated value idc ⁇ is obtained from the command values Vdc *, Vinv * and the current Iinv.
  • the estimated value idc ⁇ may be obtained by other methods.
  • the duty distributor 93 calculates the rectification duty dr, the zero voltage by the method described in the first to third cases based on the command values Vdc *, irec *, the capacitor voltage Vc, the rectification voltage Vrec, and the estimated value idc ⁇ .
  • Duty dz, discharge duty dc, and command value ib * are determined.
  • the expression “duty“ distributor ”” is used because the value 1 is distributed by the rectification duty dr, the zero voltage duty dz, and the discharge duty dc, as shown in the equation (2).
  • the pulse width modulation signal generator 94 generates control signals Sc and Sg based on the rectification duty dr, the zero voltage duty dz, the discharge duty dc, and the command values Vinv * and Vdc *.
  • the control signals Sc and Sg can be generated by calculating a signal wave by calculating the duty and each phase of the command value Vinv * and comparing the signal wave with a triangular wave carrier. Since such a method is known and described in, for example, Patent Documents 1 and 2, detailed description thereof is omitted here.
  • the chopper signal generator 95 includes a step-up chopper duty calculator 951 and a pulse width modulation signal generator 952.
  • Boost chopper duty calculator 951 determines boost duty db based on command value ib *, capacitor voltage Vc, and rectified voltage Vrec.
  • the method for determining the boost duty db depends on the mode in which the boost chopper 3 is operated. However, since the method can employ a normal method for determining the discharge duty of the step-up chopper, a detailed description thereof is omitted here.
  • the pulse width modulation signal generator 952 can also generate the control signal Sb from the boost duty db by a known modulation method.
  • the current command generator 91 includes an output power estimator 911, a trigonometric function value generator 912, a capacitor voltage controller 913, an adder 914, a multiplier 915, and a divider 916.
  • the output power estimator 911 obtains an estimated value Pout ⁇ of the output power Pout from the command value Vinv * and the current Iinv. Since the DC current estimator 92 obtains the estimated value idc ⁇ as described above, the estimated value idc ⁇ may be obtained by inputting the estimated value Pout ⁇ and the command value Vdc * obtained from the output power estimator 911. .
  • the capacitor voltage controller 913 obtains a deviation Vc * ⁇ Vc between the capacitor voltage Vc and its command value Vc *, performs at least proportional control on this, and outputs it to the adder 914.
  • the adder 914 adds the output from the capacitor voltage controller 913 to the estimated value Pout ⁇ . This is because when the capacitor voltage Vc decreases / increases from its command value Vc *, the estimated value Pout ⁇ is corrected to be larger / smaller, respectively, so that the command value Pin * of the input power is appropriately set. It is a process for making small. For the stability of such deviation, it is desirable that the capacitor voltage controller 913 adopts proportional integral control or proportional integral derivative control instead of simple proportional control itself.
  • the trigonometric function value generator 912 generates a trigonometric function value 2 ⁇ sin 2 ⁇ based on the phase angle ⁇ of the power supply voltage. Then, the addition result of the adder 914 and the trigonometric function value 2 ⁇ sin 2 ⁇ are multiplied by a multiplier 915 to obtain a command value Pin *.
  • the command value irec * of the rectified current irec is obtained by dividing the command value Pin * by the rectified voltage Vrec.
  • the phase angle ⁇ is estimated by, for example, the power supply phase estimator 96 from the measured AC voltage Vin.
  • the power supply phase estimator 96 can be constituted by a phase synchronization circuit, for example.
  • the rectified voltage Vrec is obtained, for example, by obtaining the absolute value of the measured AC voltage Vin by the absolute value circuit 97.
  • the specific configurations of the power supply phase estimator 96 and the absolute value circuit 97 are well known in the art, and will not be described in detail here.
  • the command value Vdc * is set by the virtual DC link voltage command value generator 98 from the command value Vinv * according to an expression described later.
  • the command value Vdc * is the maximum value of the voltage Vinv of the inverter 6 (although it is an average over the period for controlling switching), and therefore it is appropriate to set the command value Vdc * to a value lower than the command value Vinv *. is not.
  • the command value Vdc * is 1 / ⁇ 2 times or less of the AC voltage Vin.
  • FIG. 5 is a flowchart summarizing the steps for obtaining the rectification duty dr, the zero voltage duty dz, the discharge duty dc, and the command value ib *. It can be understood that this flowchart shows the operation of the duty distributor 93.
  • Step S101 corresponds to a determination as to whether the operation of the direct AC power conversion apparatus corresponds to the first case or the second case, assuming that the operation does not correspond to the third case.
  • step S101 it is determined whether or not the command value Vdc * of the virtual DC link voltage Vdc is equal to or less than the rectified voltage Vrec. If the determination is affirmative, the process proceeds to steps S102 and S104. If the determination is negative, the process proceeds to steps S103 and S105.
  • Steps S102 and S104 are processes for determining whether the operation of the direct AC power converter is the first case or the third case.
  • step S104 it is determined whether or not the command value irec * is equal to or greater than the value dr_max ⁇ idc ⁇ in consideration of the equation (7). If the determination in step S104 is affirmative, the operation of the direct AC power converting apparatus corresponds to the first case, and the process proceeds to steps S106 and S109. If the determination in step S104 is negative, the operation of the direct AC power converter corresponds to the third case, and the process proceeds to steps S108 and S110.
  • Steps S103 and S105 are processes for determining whether the operation of the direct AC power converting apparatus corresponds to the second case or the third case.
  • step S105 it is determined whether or not the command value irec * is equal to or greater than the value dr_max ⁇ idc ⁇ in consideration of the equation (7) as in step S104. If the determination in step S105 is positive, the operation of the direct AC power converter corresponds to the second case, and the process proceeds to steps S107 and S109. If the determination in step S105 is negative, the operation of the direct AC power converter corresponds to the third case, and the process proceeds to steps S108 and S110.
  • Steps S106, S107, and S108 are each duty setting according to the first case, the second case, and the third case.
  • Step S109 is a setting of the command value ib * according to the first case and the second case
  • step S110 is a setting of the command value ib * according to the third case.
  • step S107 the discharge duty dc takes a value (1-dr).
  • the rectification duty dr is expressed by Equation (5) and is smaller than 1. Therefore, in this case, the discharge duty dc is larger than zero.
  • step S108 the discharge duty dc takes a value represented by the equation (10). If Vdc> Vrec, the numerator on the right side of Equation (10) is greater than 0 regardless of the value of the rectification duty dr. Therefore, the discharge duty dc is larger than 0 also in this case.
  • the control unit 9 can be realized by including a microcomputer and a storage device, for example.
  • the microcomputer executes each processing step (in other words, a procedure) described in the program.
  • the storage device is composed of one or more of various storage devices such as a ROM (Read Only Memory), a RAM (Random Access Memory), a rewritable nonvolatile memory (EPROM (Erasable Programmable ROM), etc.), and a hard disk device, for example. Is possible.
  • the storage device stores various information, data, and the like, stores a program executed by the microcomputer, and provides a work area for executing the program.
  • control unit 9 is not limited to this, and various procedures executed by the control unit 9 (acquisition of each measurement value, execution of steps S101 to S110, etc.), each component constituting this, or part of various functions Alternatively, all may be realized by hardware.
  • Example 1> 6 and 7 are graphs showing the waveforms of specifications obtained by simulation.
  • the virtual DC link voltage Vdc was set to 1 / ⁇ 2 (212 V) of the peak value (300 V) of the rectified voltage Vrec.
  • the capacitor voltage Vc is higher than the rectified voltage Vrec and constant (400 V) (the same applies hereinafter).
  • the first stage of FIG. 6 assumes the waveforms of the capacitor voltage Vc, the rectified voltage Vrec, and the virtual DC link voltage Vdc (this is accurately following the command value Vdc *, and so on). Show.
  • the second stage in FIG. 6 shows the rectified current irec (which is assumed to accurately follow the command value irec *, the same applies hereinafter), the direct current idc (which is calculated by the estimated value idc ⁇ ). It is assumed that it has been estimated accurately.
  • the output power Pout becomes constant in combination with the virtual DC link voltage Vdc taking a constant value.
  • the third stage of FIG. 6 shows the rectified current irec, current idirect (which is obtained by the product of the rectification duty dr and the estimated value idc ⁇ , and so on) and the current ib (this is precisely the command value ib *).
  • the waveform is assumed to be following.
  • the fifth stage in FIG. 6 is the direct current idc, the current direct, the current ic flowing from the capacitor 34 to the direct current link 7 (this is obtained by the product of the discharge duty dc and the estimated value idc ⁇ , and so on), zero phase
  • the waveform of current iz (which is obtained by the product of zero voltage duty dz and estimated value idc ⁇ , and so on) is shown.
  • the first stage of FIG. 7 assumes that the output power Pout output from the inverter 6 (this is assumed to be accurately estimated by the estimated value Pout ⁇ , the same applies hereinafter), the rectified voltage Vrec and the current direct.
  • the waveforms of the electric power Pdirect determined by the above, the electric power (discharge electric power) Pco discharged from the capacitor 34, and the electric power Pc input / output to / from the capacitor 34 are shown.
  • the power Pc becomes a negative value because the output power Pout is decreased during charging.
  • the second stage in FIG. 7 assumes that the input power Pin (which is accurately following the command value Pin *, the same applies hereinafter), the power Pdirect, and the power charged in the capacitor 34 (charging). Power) Pci, the waveform of power Pc.
  • FIG. 7 is a graph in which the electric power Pc, Pci, and Pco related to the capacitor 34 are extracted from the first and second stages in FIG.
  • the “discharge” period is a case where the virtual DC link voltage Vdc is larger than the rectified voltage Vrec and iz> 0 (that is, dz> 0), and steps S108 and S110 of FIG. 5 are executed. It is a period.
  • the “charge / discharge” period is a period in which the power Pci for charging the capacitor 34 is larger than the power Pco for discharging the capacitor 34 (that is, a period in which Pc ⁇ 0: this is adjacent to the “charge” period, When the power Pco discharged from the capacitor 34 is larger than the power Pci charging the capacitor 34 (ie, a period when Pc> 0: this is adjacent to the “discharge” period and is separated from the “charge” period) And have.
  • the average value of the current ib or the current value ib is compared with the conventional technique in which the capacitor is charged only in the “charge” period.
  • the effective value can be reduced. This contributes to reducing the rated current required for the inductor 32 and, in turn, reducing the power capacity required for the boost chopper 3.
  • the virtual DC link voltage Vdc was set to 1 / ⁇ 2 times the peak value of the rectified voltage Vrec. Therefore, next, it is explained that the virtual DC link voltage Vdc can be set higher than 1 / ⁇ 2 of the peak value of the rectified voltage Vrec while making the rectified current irec into a sine waveform.
  • FIG. 8 and FIG. 9 are graphs showing waveforms of specifications when control is performed according to the method of the present embodiment by simulation.
  • FIG. 8 shows the waveform of specifications corresponding to FIG.
  • FIG. 9 shows the waveforms of the specifications excluding the graph shown at the bottom of FIG.
  • the peak value of the rectified voltage Vrec is set to 300 V as in FIGS. 6 and 7
  • the virtual DC link voltage Vdc is made equal to the peak value of the rectified voltage Vrec
  • the waveform of the rectified current irec is set to the absolute value of the sine wave. Show the case.
  • step S106 is not executed in accordance with the flowchart of FIG.
  • Formula (1) is materialized, dr ⁇ 1.
  • the virtual DC link voltage Vdc can be set to 1 / ⁇ 2 or more times the peak value of the rectified voltage Vrec.
  • the waveform of the rectified current irec can be an absolute value of a sine wave. This contributes to suppression of power supply harmonics.
  • the three-phase command values Vu *, Vv *, and Vw * as the command value Vinv * of the inverter 6 and the virtual DC link voltage Vdc are in the upper stage, and the inverter 6 has the command values Vu * and Vv.
  • Line voltages Vuv, Vvw, and Vwu when the voltage Vinv is output based on * and Vw * are shown in the lower stage, respectively.
  • the command values Vu *, Vv *, Vw * have the minimum phase voltage (minimum value) of them set to zero.
  • the horizontal axis common to both is the phase of the AC voltage Vin, and here the case where the cycle of the AC voltage Vin is twice the cycle of the line voltages Vuv, Vvw, Vwu is illustrated.
  • FIG. 10 shows a case where the virtual DC link voltage Vdc takes a constant value.
  • the constant value is a maximum value that the command values Vu *, Vv *, and Vw * can take with reference to the voltage of the minimum phase among the three-phase command values (hereinafter, this value is referred to as a value V2).
  • the virtual DC link voltage Vdc is set unnecessarily high in view of the operation of the inverter 6. Therefore, unnecessary discharge is performed to obtain an unnecessarily high virtual DC link voltage Vdc.
  • step S109 processed after step S107.
  • the command value Vdc * the greater the commutation duty dr.
  • the direct current idc also pulsates due to the pulsation of the command value Vdc *.
  • the direct current idc is larger as the command value Vdc * is smaller. Therefore, as the command value Vdc * is smaller, both the rectification duty dr and the DC current idc are larger, and the rectified current irec is not dependent on the command value Vdc * as a sine wave, so the current ib is smaller.
  • the command value Vdc * may be the command value Vu *, Vv *, Vw * having the largest value with the minimum phase as a reference.
  • the inverter 6 cannot output a large voltage exceeding the virtual DC link voltage Vdc.
  • the virtual DC link voltage Vdc is the command value Vu *, Vv *, Vw * having the largest value on the basis of the minimum phase. This is enough.
  • the symbol “max ()” indicates the largest element in the parentheses
  • the symbol “min ()” indicates the smallest element in the parentheses.
  • the value V2 can be obtained as the maximum value that the phase voltages Vu, Vv, Vw output from the inverter 6 can take on the basis of the minimum phase among them. In other words, this can also be obtained as the maximum value that each absolute value
  • FIG. 11 shows a case where the command value Vdc * takes the value V1. Also in this case, the command values Vu *, Vv *, Vw * can take the same values as in FIG. 10, and therefore the line voltages Vuv, Vvw, Vwu are not different from those in FIG.
  • the command value Vdc * may be larger than the value V1.
  • V1 ⁇ Vdc * ⁇ V2 may be satisfied.
  • Vdc * V2 at the phase where the command values Vu *, Vv *, Vw * are maximized with reference to the minimum phase (in FIG. 10 and FIG. 11, (30 ⁇ n) degrees). In other phases, it is desirable that V1 ⁇ Vdc * ⁇ V2.
  • the command value Vdc * can be set in the virtual DC link voltage command value generator 98 shown in FIG.
  • FIG. 12 shows waveforms in Example 3 with specifications corresponding to FIG.
  • FIG. 13 shows specifications corresponding to FIG. 9 and the waveform of the line voltage.
  • the cycle of the line voltages Vuv, Vvw, Vwu is half the cycle of the AC voltage Vin, and the amplitude of the line voltages Vuv, Vvw, Vwu is made equal to the amplitude of the AC voltage Vin. ing.
  • the direct current idc fluctuates in response to fluctuations in the command value Vdc *
  • the waveform of the rectified current irec is made an absolute value of a sine wave.
  • the currents ib and ic also decrease at the phase where the command value Vdc * decreases.
  • FIG. 14 is a graph comparing Examples 2 and 3 with respect to current ib.
  • the current ib in Example 2 is shown as current ib1
  • the current ib in Example 3 is shown as current ib2. It is understood that the current ib2 is always equal to or less than the current ib1, and the effective value and average value of the current ib2 are smaller than the effective value and average value of the current ib1.
  • FIG. 15 is a graph comparing Examples 2 and 3 with respect to current ic.
  • the current ic in Example 2 is shown as current ic1
  • the current ic in Example 3 is shown as current ic2. It is understood that the current ic2 is always less than or equal to the current ic1, and the effective value or average value of the current ic2 is smaller than the effective value or average value of the current ic1.
  • FIGS. 16 and 17 both show the carrier wave CY and the signal wave to be compared with the carrier CY, the operation of the switch Gc, the instantaneous value Vlink between the DC current idc and the DC link voltage, the output power Pout, which will be described later. It is a graph which shows the switching state of each phase to do.
  • the minimum value of the carrier CY is 0 and the maximum value is 1.
  • the U-phase voltage output from the inverter 6 is the minimum phase
  • the W-phase voltage is the maximum phase
  • Vu * ⁇ Vv * ⁇ Vw * is satisfied
  • the command values Vv *, Vw are satisfied.
  • the period tc is a period during which the switch Gc is turned on. Therefore, in the period tc, the capacitor 34 is discharged, the instantaneous value Vlink exhibits the capacitor voltage Vc, and the power Pco becomes the output power Pout.
  • the period tr is a period in which the switch Gc is turned off. Therefore, in the period tr, the instantaneous value Vlink exhibits the rectified voltage Vrec, and the power Pdirect becomes the output power Pout.
  • the control signal Sg is determined by comparing the carrier CY and the signal wave, and consequently the switching operation of the inverter 6 is determined.
  • the inverter 6 is a three-phase voltage source inverter, and has a current path (leg) for each phase. Each leg has a series connection of an upper arm and a lower arm, and a switch that conducts exclusively with each other is adopted for the upper arm and the lower arm (see FIG. 1).
  • the upper arm conducts and the lower The arm becomes non-conductive.
  • the lower arm is conductive and the upper arm is non-conductive. The same applies to the V-phase leg and the W-phase leg.
  • the control signal Sg for determining such conduction / non-conduction is generated in the pulse width modulation signal generator 94.
  • the carrier CY is generated by the pulse width modulation signal generator 94, for example.
  • FIG. 16 and FIG. 17 show the switching states in the U-phase, V-phase, and W-phase of the inverter 6 in the three rows arranged at the lowermost positions.
  • the symbol “H” indicates a state where the upper arm is conductive and the lower arm is non-conductive
  • the symbol “L” indicates a state where the lower arm is conductive and the upper arm is non-conductive.
  • the inverter 6 employs a zero voltage vector, so the DC current idc is 0, and the instantaneous value of the output power Pout is also 0. In spite of this, there is a period in which the switch Gc is turned on and the instantaneous value Vlink increases in the section t0, and the discharge of the capacitor 34 in this period becomes an unnecessary discharge in view of the operation of the inverter 6.
  • the period is shortened. That is, the period tc is shortened. This is due to the decrease in the discharge duty dc described above.
  • the command value Vdc * By setting the command value Vdc * to a value not less than the value V1 and not more than the value V2 in this way, the discharge duty dc is reduced and the currents ic and ib are reduced while the output voltage from the direct AC power converter is increased as compared with the conventional case.
  • the power capacity required for the step-up chopper and the capacitor 34 and the inductor 32 which are constituent elements thereof can be reduced.
  • the virtual DC link voltage Vdc takes the command value Vdc *, so that the above-described effect can be obtained if the virtual DC link voltage Vdc is not less than the value V1 and not more than the value V2.
  • the switching operation for two phases of the three-phase legs of the inverter 6 becomes unnecessary. This is desirable not only in that the two phases are substantially omitted in the generation of the control signal Sg, but also in terms of reducing the switching loss of the inverter 6.
  • the virtual DC link voltage Vdc takes the command value Vdc *. Therefore, if there is a period in which the virtual DC link voltage Vdc takes the value V1, the switching loss of the inverter 6 is reduced.

Landscapes

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Abstract

　昇圧チョッパを採用する直接形電力変換装置において、昇圧チョッパが有するインダクタに流れる電流の平均値あるいは実効値を低減する。整流デューティｄｒ、放電デューティｄｃ、コンデンサ（３４）の両端電圧Ｖｃ、交流電圧Ｖｉｎの整流電圧Ｖｒｅｃを導入すると、インバータ（６）における仮想直流リンク電圧Ｖｄｃは、ｄｃ・Ｖｃ＋ｄｒ・Ｖｒｅｃで表される。放電デューティｄｃは、スイッチ（４１）が導通する時比率である。整流デューティｄｒは１から放電デューティｄｃと零電圧デューティｄｚとを差し引いた値を有する。零電圧デューティｄｚはインバータ（６）が出力する電圧の大きさに拘わらずインバータ（６）が零電圧ベクトルを採用する時比率である。仮想直流リンク電圧Ｖｄｃが、整流電圧Ｖｒｅｃよりも大きい期間の一部において、昇圧チョッパ（３）においてコンデンサ（３４）への充電が行われる。

Description

直接形交流電力変換装置
　この発明は直接形交流電力変換装置に関し、特に整流回路、インバータ及び昇圧チョッパを備える構成に関する。
　特許文献１，２、非特許文献１には、直接形交流電力変換装置が紹介されている。これらの直接形交流電力変換装置においては、昇圧チョッパが用いられ、これが整流回路から電力を受け、電力をインバータに供給することにより、瞬時電力の脈動が低減される。
特開２０１１－１９３６７８号公報 特開２０１２－１３５１８４号公報 特開２０１４－８２９２６号公報
大沼、伊東、「充電回路を付加したアクティブバッファ付き単相三相電力変換器の実機検証」平成２２年電気学会産業応用部門大会1-124、I-587～590頁
　しかし特許文献１，２や非特許文献１で紹介された技術では、整流回路からコンデンサへと充電する期間と、コンデンサからインバータへと放電する期間とが、それぞれ入力交流電圧の周期の１／４毎に交互に設定されていた。このため出力電圧の大きさは、入力交流電圧の波高値の１／√２倍に留まっていた。
　また、特許文献３に記載の技術でも、インバータの動作に鑑みて、コンデンサに対する不要な充放電が行われており、昇圧チョッパに要求される電力容量が大きくなる傾向があった。
　そこでこの発明は、直接形交流電力変換装置からの出力電圧を従来よりも高めつつ、昇圧チョッパに要求される電力容量を低減する技術を提供することを目的とする。
　この発明にかかる直接形交流電力変換装置は、直流リンク（７）と、第１整流回路（５，５１）と、昇圧チョッパ（３）と、スイッチ（４１）とを備える。
　前記直流リンクは、第１電源線（Ｌ１）と、前記第１電源線の電位よりも低い電位が印加される第２電源線（Ｌ２）とを有する。
　前記第１整流回路は、交流電圧を入力する複数の入力端と、それぞれ前記直流リンクに接続される一対の出力端（５１ｃ，５１ｄ）とを有する。
　前記インバータは、前記直流リンクに印加された電圧を他の多相交流電圧に変換する。
　前記昇圧チョッパは、出力段にコンデンサ（３４）を有する。
　前記スイッチは、前記コンデンサから前記直流リンクへの放電／非放電を行う。
　そしてこの発明にかかる直接形交流電力変換装置の第１の態様では、前記昇圧チョッパにおいて前記コンデンサへの充電は少なくとも、放電デューティ（ｄｃ）が０よりも大きい期間の一部たる第１期間において行われる。
　前記放電デューティは、前記スイッチが導通する時比率である。
　前記放電デューティと前記コンデンサの両端電圧（Ｖｃ）との積（ｄｃ・Ｖｃ）と、整流デューティ（ｄｒ）と前記交流電圧の整流電圧（Ｖｒｅｃ）との積（ｄｒ・Ｖｒｅｃ）との和で表される仮想直流リンク電圧（Ｖｄｃ）は、第１値（Ｖ１）以上第２値（Ｖ２）以下である。
　前記整流デューティは前記放電デューティと零電圧デューティ（ｄｚ）との和を１から差し引いて得られる値を採る。
　前記零電圧デューティは、前記インバータ（６）が出力する電圧の大きさに拘わらず前記インバータ（６）が零電圧ベクトルを採用する時比率である。
　前記第１値は、前記多相交流電圧の各線間電圧の絶対値の最大値（max(｜Ｖｕｖ｜，｜Ｖｖｗ｜，｜Ｖｗｕ｜)）である。
　前記第２値は、前記絶対値が取り得る最大値である。
　この発明にかかる直接形交流電力変換装置の第２の態様は、その第１の態様であって、前記第１期間と、前記放電デューティが０となる期間の一部または全部において、前記昇圧チョッパにおける前記コンデンサへの充電が行われる。
　この発明にかかる直接形交流電力変換装置の第３の態様は、その第１の態様および第２の態様のいずれかであって、前記第１期間においては、充電電力（Ｐｃｉ）及び放電電力（Ｐｃｏ）によって前記コンデンサ（３４）への充放電が行われ、前記第１期間は、前記充電電力が前記放電電力よりも大きい期間と、前記放電電力が前記充電電力よりも大きい期間とを有する。
　この発明にかかる直接形交流電力変換装置の第４の態様は、その第１の態様乃至第３の態様のいずれかであって、前記仮想直流リンク電圧（Ｖｄｃ）が前記第１値（Ｖ１）を採る期間が存在する。
　この発明にかかる直接形交流電力変換装置の第５の態様は、その第１の態様乃至第４の態様のいずれかであって、前記昇圧チョッパ（３）に流れる電流（ｉｂ）と前記第１整流回路から前記インバータ（６）に流れる電流（ｉｄｉｒｅｃｔ）との和である整流電流（ｉｒｅｃ）の指令値（ｉｒｅｃ＊）と、前記仮想直流リンク電圧（Ｖｄｃ）の指令値（Ｖｄｃ＊）と、前記コンデンサの両端電圧（Ｖｃ）と、前記整流電圧（Ｖｒｅｃ）と、前記インバータ（６）に入力する電流（ｉｄｃ）とに基づいて、前記零電圧デューティ（ｄｚ）を最小とする前記放電デューティが設定される。
　この発明にかかる直接形交流電力変換装置の第６の態様は、その第５の態様であって、前記仮想直流リンク電圧（Ｖｄｃ）が前記整流電圧（Ｖｒｅｃ）よりも大きく、前記整流電流（ｉｒｅｃ）の前記指令値（ｉｒｅｃ＊）が所定値（ｄｒ＿ｍａｘ）と前記インバータ（６）に入力する電流（ｉｄｃ）の積以上であれば、前記整流デューティ（ｄｒ）は前記所定値を採り、前記放電デューティ（ｄｃ）は前記所定値を１から引いた値を採る。
　前記所定値は、仮想直流リンク電圧（Ｖｄｃ）の前記指令値（Ｖｄｃ＊）から前記コンデンサの前記両端電圧（Ｖｃ）を引いた値を、前記整流電圧（Ｖｒｅｃ）から前記両端電圧（Ｖｃ）を引いた値で除した値（（Ｖｄｃ＊－Ｖｃ）／（Ｖｒｅｃ－Ｖｃ））である。
　この発明にかかる直接形交流電力変換装置の第７の態様は、その第１の態様乃至第６の態様のいずれかであって、前記昇圧チョッパ（３）へ前記整流電圧（Ｖｒｅｃ）を入力する第２整流回路（５２）を更に備える。
　この発明にかかる直接形交流電力変換装置の第８の態様は、その第１の態様乃至第６の態様のいずれかであって、前記第１整流回路の前記一対の出力端が前記昇圧チョッパの入力側に接続される。
　この発明にかかる直接形交流電力変換装置の第９の態様は、その第１の態様又は第３の態様乃至第８の態様のいずれかであって、前記放電デューティ（ｄｃ）は常に正である。
　この発明にかかる直接形交流電力変換装置の第１０の態様は、その第１の態様乃至第９の態様のいずれかであって、前記スイッチ（４１）と並列に、前記直流リンク（７）から前記コンデンサ（３４）を充電する方向を順方向とするダイオードを更に備える。
　少なくとも、放電デューティが０よりも大きい期間の一部において、昇圧チョッパにおいてコンデンサへの充電が行われることにより、インバータが出力できる電圧の最大値の、インバータのスイッチングを制御する周期の平均値は交流電圧の波高値の１／√２倍を越えることができる。
　放電デューティを小さく選定できるので、昇圧チョッパが有するインダクタに流れる電流の平均値あるいは実効値を、従来の技術よりも低減することができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
この実施の形態にかかる直接形交流電力変換装置の構成を例示する回路図。 この実施の形態にかかる直接形交流電力変換装置の他の構成を例示する回路図。 この実施の形態にかかる直接形交流電力変換装置の等価回路の回路図。 この実施の形態にかかる直接形交流電力変換装置における制御部の構成を例示するブロック図。 整流デューティ、零電圧デューティ、放電デューティ及び電流指令値を求める工程を纏めたフローチャート。 実施例１の諸元の波形を示すグラフ。 実施例１の諸元の波形を示すグラフ。 実施例２の諸元の波形を示すグラフ。 実施例２の諸元の波形を示すグラフ。 仮想直流リンク電圧の指令値とインバータの指令値との関係を示すグラフ。 仮想直流リンク電圧の指令値とインバータの指令値との関係を示すグラフ。 実施例３の諸元の波形を示すグラフ。 実施例３の諸元の波形を示すグラフ。 実施例２、実施例３のインダクタに流れる電流の波形を示すグラフ。 実施例２、実施例３のコンデンサに流れる電流の波形を示すグラフ。 実施例２のインバータの動作を示すグラフ。 実施例３のインバータの動作を示すグラフ。
　図１はこの実施の形態にかかる直接形交流電力変換装置の構成を例示する回路図である。
　当該直接形交流電力変換装置は、直流リンク７と、整流回路５１，５２と、昇圧チョッパ３と、スイッチ４１と、インバータ６とを備える。
　直流リンク７は電源線Ｌ１，Ｌ２を有している。電源線Ｌ１の電位よりも低い電位が、電源線Ｌ２に印加される。
　整流回路５１は交流電圧Ｖｉｎを入力する入力端５１ａ，５１ｂと、それぞれ電源線Ｌ１，Ｌ２に接続される一対の出力端５１ｃ，５１ｄとを有する。整流回路５１は全波整流形であり、ここではダイオードブリッジで形成される場合が例示されている。
　なお、図１では、整流回路５１には単相交流電源からフィルタ回路２を介して交流電圧Ｖｉｎが供給される状況が例示されている。但し、フィルタ回路２は高調波ノイズをカットする目的で設けられているので、そのカットオフ周波数は交流電圧Ｖｉｎの周波数よりも高い。以降で説明する各部の動作にはフィルタ回路２の機能はほとんど影響しないので、以降ではフィルタ回路２の動作について無視して説明する。
　スイッチ４１の動作や、昇圧チョッパ３及びインバータ６のスイッチング動作は制御部９によって制御される。制御部９も当該直接形交流電力変換装置に備えられると把握することもできる。
　インバータ６は、直流リンク７に印加された電圧を他の多相交流電圧に変換する。ここではインバータ６は、誘導性負荷としての永久磁石型同期電動機ＰＭＳＭに対して三相交流電圧を出力する構成が示されている。インバータ６は瞬時空間ベクトル制御の下で動作する電圧形インバータであり、公知の構造を採用できる。インバータ６は三相の電流Ｉｉｎｖを永久磁石型同期電動機ＰＭＳＭに出力する。
　昇圧チョッパ３はその出力段にコンデンサ３４を有する。より具体的には、昇圧チョッパ３には、交流電圧Ｖｉｎの整流電圧Ｖｒｅｃが印加される。当該整流電圧は全波整流形の整流回路５２によって生成される。ここでは、整流回路５２がダイオードブリッジで形成される場合が例示されている。
　昇圧チョッパ３は、コンデンサ３４の他、インダクタ３２と、スイッチ３１と、ダイオード３３とを有している。整流電圧Ｖｒｅｃはインダクタ３２の一端と、スイッチ３１の一端との間に印加される。インダクタ３２の他端と、スイッチ３１の他端とダイオード３３のアノードとは相互に接続されている。ダイオード３３のカソードと、スイッチ３１の一端との間にコンデンサ３４が接続される。スイッチ３１には、例えば絶縁ゲート型バイポーラトランジスタが採用される。
　このような構成は昇圧チョッパとして周知であり、その詳細な動作説明は省略する。
　但しここでは、スイッチ３１は制御信号Ｓｂの活性／非活性に応じてそれぞれ導通／非導通することと、インダクタ３２に流れる電流ｉｂの指令値ｉｂ＊（後に詳述）とコンデンサ３４に印加されるコンデンサ電圧（コンデンサ３４の両端電圧）Ｖｃと整流電圧Ｖｒｅｃとによって、スイッチ３１が導通する時比率であるブーストデューティｄｂが決定されることを記しておく。
　スイッチ４１は、制御信号Ｓｃの活性／非活性に応じて、それぞれコンデンサ３４から直流リンク７への放電／非放電を行う。より具体的には、スイッチ４１は電源線Ｌ１，Ｌ２の間でコンデンサ３４に対して直列に接続される。
　通常、昇圧チョッパ３の動作によって、コンデンサの両端電圧（以下「コンデンサ電圧」と称す）Ｖｃは整流電圧Ｖｒｅｃよりも高い。よってスイッチ４１は、昇圧チョッパ３から（より具体的にはコンデンサ３４から）電源線Ｌ１へと向かって電流を流すか否かを制御するスイッチ素子を有する。当該スイッチ素子には、例えば絶縁ゲート型バイポーラトランジスタが採用される。
　また、望ましくは、インバータ６からの回生電流でコンデンサ３４を充電すべく、直流リンク７から昇圧チョッパ３へ（より具体的には電源線Ｌ１からコンデンサ３４へ）と向かう方向を順方向とするダイオードも有する。
　制御部９は交流電圧Ｖｉｎ（より正確にはその波形を示す信号：以下同様）、インバータ６が出力する電流Ｉｉｎｖ、コンデンサ電圧Ｖｃを入力し、制御信号Ｓｂ，Ｓｃ，Ｓｇを出力する。制御信号Ｓｇはインバータ６のスイッチングを制御する信号であり、ここではインバータ６が三相電圧を出力する場合が例示されていることから、６（＝３×２）個の信号群から構成される。
　図２はこの実施の形態にかかる直接形交流電力変換装置の他の構成を例示する回路図である。図１に示された構成と比較すると、整流回路５１は整流回路５２を兼務している。つまり整流回路５は、その一対の出力端５１ｃ，５１ｄが昇圧チョッパ３の入力側に接続されている。この場合、図１に示された構成とは異なり、必ずしも、昇圧チョッパ３に整流電圧Ｖｒｅｃが印加されるとは言えない。インダクタ３２の他端が、電源線Ｌ１を介してスイッチ４１に接続され、スイッチ４１の動作状況によってはコンデンサ電圧Ｖｃが昇圧チョッパ３に印加されるからである。
　しかし、図１及び図２も次に示す等価回路では同等に扱えるため、以下に説明する制御方法は共通する。まず、等価回路について説明する。
　図３は図１及び図２に示される直接形交流電力変換装置の等価回路の回路図である。整流電圧Ｖｒｅｃを電圧源として表現することにより、整流回路５１が導通するか否かをスイッチＧｒｅｃで示している。また、スイッチ３１，４１はそれぞれスイッチＧｂ，Ｇｃで示されている。但しここではインバータ６からの回生電流を考慮せず、スイッチ４１が有するダイオードは考慮されていない。
　インバータ６及びその負荷は、インバータ６に流入する直流電流ｉｄｃを流す電流源として表現されている。ここでスイッチＧｚが導通する状態ではインバータ６がいわゆる零電圧ベクトルで動作する。インバータ６が零電圧ベクトルで動作する場合は、インバータ６は誘導性負荷を電源線Ｌ１，Ｌ２のいずれか一方へ短絡させるので、直流リンク７からの電流を受けない。
　他方、インバータ６が零電圧ベクトル以外で動作するのは、インバータ６が直流リンク７から電流を受けるときに許される。よって零電圧ベクトル以外でのインバータ６の動作はスイッチＧｚが非導通のときに行われる。
　整流電圧Ｖｒｅｃよりも高いコンデンサ電圧Ｖｃが直流リンク７に印加されるときには、整流回路５１からは直流リンク７には電流が流れない。即ちスイッチＧｃが導通するときには、スイッチＧｒｅｃは導通しない。
　上記特許文献１，２で示されるように、スイッチＧｒｅｃ，Ｇｃ，Ｇｚが導通する時比率をそれぞれ整流デューティｄｒ、放電デューティｄｃ，零電圧デューティｄｚとすると、それら三者の和は１となる。即ち下式（１）が成立する。但し、これらの時比率は交流電圧Ｖｉｎの周期と比較して短い周期における時比率であり、交流電圧Ｖｉｎが一定であると近似して制御されるキャリア周期についての時比率である。
　ｄｒ＋ｄｃ＋ｄｚ＝１…（１）
　零電圧デューティｄｚは、インバータ６がその出力する電圧の大きさに拘わらず零電圧ベクトルを採用する期間に対応する時比率である。また放電デューティｄｃは、スイッチ４１が導通する時比率である。
　整流デューティｄｒは整流回路５１が導通する時比率であり、式（１）から、放電デューティｄｃと零電圧デューティｄｚとの和を１から差し引いた値を採ることが判る。
　直流リンク７に印加される直流電圧は、スイッチ４１が導通するときにコンデンサ電圧Ｖｃを採り、スイッチ４１が導通しないときに整流電圧Ｖｒｅｃを採る。そこで仮想的な電圧（本願で「仮想直流リンク電圧」と称す）Ｖｄｃを下式（２）で定める。
　Ｖｄｃ＝ｄｒ・Ｖｒｅｃ＋ｄｃ・Ｖｃ…（２）
　つまり、仮想直流リンク電圧Ｖｄｃは、放電デューティｄｃとコンデンサ電圧Ｖｃとの積（ｄｃ・Ｖｃ）と、整流デューティｄｒと整流電圧Ｖｒｅｃとの積（ｄｒ・Ｖｒｅｃ）との和で表される。これはインバータ６が出力できる電圧の最大値の、スイッチ４１やインバータ６のスイッチングを制御する周期についての平均として、把握することもできる。図３では仮想直流リンク電圧Ｖｄｃは、インバータ６及びその負荷を表す電流源ｉｄｃ（これは直流電流ｉｄｃを流す）の両端に生じる電圧として示している。
　仮想直流リンク電圧Ｖｄｃは、上述のように、インバータ６が出力できる電圧の最大値の平均値であるので、インバータ６が出力する電圧が仮想直流リンク電圧Ｖｄｃを下回る場合もあり得る。そしてかかる場合においては、スイッチ４１が導通していても、インバータ６が零電圧ベクトルを採用する。これは上述のように、零電圧デューティｄｚは、インバータ６がその出力する電圧の大きさに拘わらず零電圧ベクトルを採用する期間に対応する時比率であるが、インバータ６が零電圧ベクトルを採用する全期間に対応する時比率ではないことと、対応している。
　このような等価回路において、整流電圧Ｖｒｅｃを示す電圧源から流れる電流（本願では「整流電流」と称す）ｉｒｅｃは、実際の構成においては（昇圧チョッパ３が有する）インダクタ３２に流れる電流ｉｂと、整流回路５１からインバータ６に流れる電流ｉｄｉｒｅｃｔとの和として把握される。
　但し、図１に示された構成においては、整流電流ｉｒｅｃは直接には示されない。図１において電流ｉｄｉｒｅｃｔは整流回路５１から直流リンク７に流れる電流であり、電流ｉｂは整流回路５２から昇圧チョッパ３に流れる電流である。
　他方、図２に示された構成においては、出力端５１ｃから整流電流ｉｒｅｃが出力され、その中からインダクタ３２に流れる部分が電流ｉｂとなる。
　スイッチＧｒｅｃは整流回路５１の導通／非導通を示すのであるから、その導通する時比率たる整流デューティｄｒは、電流ｉｄｉｒｅｃｔを直流電流ｉｄｃで除した値として表される。よって下式（３）が成立する。
　ｉｒｅｃ＝ｄｒ・ｉｄｃ＋ｉｂ…（３）
　さて、上記特許文献１，２及び非特許文献１では、電流ｉｂを流す期間が、コンデンサ３４から直流リンク７へと電力を授与する期間（授与期間）から排除されていた。しかも当該授与期間と、直流リンク７からコンデンサ３４が電力を受納する期間（受納期間）とが、交流電圧Ｖｉｎの周期の１／４毎に交互に設定されていた。このため、仮想直流リンク電圧Ｖｄｃは当該交流電圧の波高値の１／√２倍を越えることがなかった。
　しかし、授与期間であっても、コンデンサ３４は常時放電するわけではなく、放電デューティｄｃで導通する。よって授与期間であっても、コンデンサ３４を充電可能な期間が存在する。他方、授与期間が必要となるのは、仮想直流リンク電圧Ｖｄｃが、整流電圧Ｖｒｅｃよりも大きい期間である。仮想直流リンク電圧Ｖｄｃが、整流電圧Ｖｒｅｃよりも小さければ式（２）から明白なようにｄｃ＝０としても、ｄｚ＞０として仮想直流リンク電圧Ｖｄｃを整流電圧Ｖｒｅｃ並びに整流デューティｄｒ及び零電圧デューティｄｚのみで決定できるからである。
　換言すれば少なくとも、仮想直流リンク電圧Ｖｄｃが整流電圧Ｖｒｅｃよりも大きい期間（当該期間ではｄｃ＞０となる：理由は後述する）の一部において、昇圧チョッパ３においてコンデンサ３４への充電が行われることにより、コンデンサ３４の電力が補充される。これにより、仮想直流リンク電圧Ｖｄｃは交流電圧Ｖｉｎの波高値の１／√２倍を越えることができる。もちろん、ｄｃ＝０となる期間の一部または全部においてコンデンサ３４の充電を行うこともできる。
　あるいは仮想直流リンク電圧Ｖｄｃは交流電圧Ｖｉｎの波高値の１／√２倍を越えない場合であっても、コンデンサ３４を充電する期間を従来の技術よりも長く選定できるので、インダクタ３２に流れる電流ｉｂの平均値あるいは実効値を、従来の技術よりも低減することができる。
　以下、更に詳細に説明する。なお、昇圧チョッパ３における損失や、インダクタ３２に要求される定格電流を低減するためには、放電デューティｄｃを小さくすることが望ましい。
　まず、整流電流ｉｒｅｃが電流ｉｄｉｒｅｃｔよりも大きい場合を考察する。これは式（３）に鑑みれば、昇圧チョッパ３に電流ｉｂを流す余裕がある場合であり、整流デューティｄｒの大きさは整流電流ｉｒｅｃからの制限を受けない。この場合において、更に、仮想直流リンク電圧Ｖｄｃを整流電圧Ｖｒｅｃ以下にする場合を第１の場合として考察する。第１の場合では、上述のように、ｄｃ＝０とし、ｄｚ＞０として実現される。具体的には、式（１）、（２）においてｄｃ＝０とすることで、第１の場合における整流デューティｄｒ、零電圧デューティｄｚが下式（４）で決定される。このとき、コンデンサ３４がスイッチ４１を介して放電することはない。
　ｄｒ＝Ｖｄｃ／Ｖｒｅｃ、ｄｚ＝１－Ｖｄｃ／Ｖｒｅｃ…（４）
　換言すれば、仮想直流リンク電圧Ｖｄｃの指令値Ｖｄｃ＊を設定したとき、第１の場合において放電デューティｄｃを零として、仮想直流リンク電圧Ｖｄｃを指令値Ｖｄｃ＊に従わせるためには、整流デューティｄｒを整流電圧Ｖｒｅｃに対する指令値Ｖｄｃ＊の比（Ｖｄｃ＊／Ｖｒｅｃ）に設定し、零電圧デューティｄｚとして当該比を１から差し引いた値に設定すればよいことがわかる。
　また、このとき、零電圧デューティｄｚも最小となることが判る。放電デューティｄｃが増大しても仮想直流リンク電圧Ｖｄｃを指令値Ｖｄｃ＊に一致させるためには、式（２）から、零電圧デューティｄｚを増大させなければならないからである。
　換言すれば、第１の場合において、整流デューティｄｒを比（Ｖｄｃ＊／Ｖｒｅｃ）に設定することは、零電圧デューティｄｚを最小とするための放電デューティｄｃを設定し、その値を０にすることと把握することもできる。
　そして第１の場合において上記制御を行うとき、コンデンサ３４は放電しない。
　次に、整流電流ｉｒｅｃが電流ｉｄｉｒｅｃｔよりも大きく、かつ仮想直流リンク電圧Ｖｄｃを整流電圧Ｖｒｅｃよりも大きくする場合を第２の場合として考察する。この場合、コンデンサ３４から直流リンク７へと放電させなければならないことは式（２）から自明である。つまり放電デューティｄｃは正となる。もちろん、式（２）からは、仮想直流リンク電圧Ｖｄｃがコンデンサ電圧Ｖｃ以下でなければならないこともまた自明である。
　ここで、損失や定格電流を低減すべく放電デューティｄｃを小さくするためには、仮想直流リンク電圧Ｖｄｃの上昇に寄与しない零電圧デューティｄｚを小さくする必要がある。第２の場合では、第１の場合と同様に、整流デューティｄｒの大きさは整流電流ｉｒｅｃからの制限を受けないので、直流電流ｉｄｃは整流電流ｉｒｅｃで賄うことができる。よって零電圧デューティｄｚは零まで小さくすることができる。
　このことと、式（１）とから、式（２）は下式（５）に変形できる。
　Ｖｄｃ＝ｄｒ・Ｖｒｅｃ＋（１－ｄｒ）・Ｖｃ
　∴ｄｒ＝（Ｖｄｃ－Ｖｃ）／（Ｖｒｅｃ－Ｖｃ）…（５）
　換言すれば、第２の場合において仮想直流リンク電圧Ｖｄｃを指令値Ｖｄｃ＊に従わせるためには、整流デューティｄｒを比（Ｖｄｃ＊－Ｖｃ）／（Ｖｒｅｃ－Ｖｃ）に設定し、放電デューティｄｃとして当該比を１から差し引いた値に設定すればよいことがわかる。
　そして第２の場合において、整流デューティｄｒを上記のように設定することは、零電圧デューティｄｚを最小とするための放電デューティｄｃを設定し、その値を（１－ｄｒ）に設定することと把握することもできる。この場合も、零電圧デューティｄｚは零まで小さくなるからである。
　このように、上記の各デューティの制御は、二つの観点に基づいて、零電圧デューティｄｚを最小とするための放電デューティｄｃを設定することである、と把握することができる。第１の観点は、整流電流ｉｒｅｃが電流ｉｄｉｒｅｃｔよりも大きいか否か、換言すれば、整流電流ｉｒｅｃの指令値ｉｒｅｃ＊を電流ｉｄｉｒｅｃｔよりも大きく設定するか否かという観点である。第２の観点は、仮想直流リンク電圧Ｖｄｃが整流電圧Ｖｒｅｃよりも大きいか否か、換言すれば、指令値Ｖｄｃ＊が整流電圧Ｖｒｅｃよりも大きいか否かという観点である。
　図１に示された回路では整流回路５２から、図２に示された回路では整流回路５１から、それぞれ電流ｉｂを流す余裕がある。よって直流電流ｉｄｃが推定されれば、その推定値ｉｄｃ＾を用いることにより、電流ｉｂの指令値ｉｂ＊は式（３）を考慮して、下式（６）で設定されることになる。
　ｉｂ＊＝ｉｒｅｃ＊－ｄｒ＿ｍａｘ・ｉｄｃ＾…（６）
　ここでｄｒ＿ｍａｘは第１の場合において式（４）で、第２の場合において式（５）で、それぞれ表される整流デューティｄｒである。
　特に第２の場合のように、仮想直流リンク電圧Ｖｄｃが整流電圧Ｖｒｅｃよりも大きいとき、コンデンサ３４から直流リンク７へと放電デューティｄｃで放電する授与期間となる。そしてこの授与期間においては放電のみならず、式（６）で示される指令値ｉｂ＊に従って電流ｉｂが流れ、コンデンサ３４の充電も行われる。
　従って本願では、第２の場合に相当する期間を「充放電区間」と称する。これに対して第１の場合に相当する期間は、コンデンサ３４の放電を行わず、充電のみが行われるので、本願において「充電区間」と称する。
　なお、昇圧チョッパ３に流れる電流ｉｂを用いて、スイッチＧｂ（スイッチ３１）がどのようなスイッチング動作を行ってコンデンサ３４をコンデンサ電圧Ｖｃまで充電するかについては、周知の手法を採用することができる。当該手法はいわゆる電流不連続モードであってもよいし、臨界モードであってもよいし、電流連続モードであってもよい。
　次に、第３の場合として、整流電流ｉｒｅｃが電流ｉｄｉｒｅｃｔ以下の場合を考察する。これは式（３）に鑑みれば、電流ｉｂを流す余裕がない可能性がある場合である。あるいは式（６）に鑑みればｉｂ＊＜０の場合であり、即ち下式（７）が成立する場合である。
　ｉｒｅｃ＊＜ｄｒ＿ｍａｘ・ｉｄｃ＾…（７）
　しかし実際には電流ｉｂが負の値を採ることはないので、式（７）の条件のもと、ｄｒ＿ｍａｘよりも小さな値を採る整流デューティｄｒを採用することにより、ｉｒｅｃ≧０，ｄｒ≧０，ｉｄｃ＞０，ｉｂ≧０の条件下で式（３）を成立させることになる。
　常にｉｂ≧０を満足させるため、電流ｉｂの指令値ｉｂ＊は０に設定される。つまり式（７）が成立する期間ではコンデンサ３４は充電されず、下記で定められる放電デューティｄｃでコンデンサ３４が放電される。よって本願では、式（７）が成立する期間を「放電区間」と称する。
　式（７）を考慮して、指令値ｉｒｅｃ＊と推定値ｉｄｃ＾とを用いて整流デューティｄｒは下式（８）で定められる。
　ｄｒ＝ｉｒｅｃ＊／ｉｄｃ＾…（８）
　即ち、仮想直流リンク電圧Ｖｄｃを指令値Ｖｄｃ＊に従わせるためには、整流デューティｄｒを推定値ｉｄｃ＾に対する指令値ｉｒｅｃ＊の比（ｉｒｅｃ＊／ｉｄｃ＾）に設定することになる。
　さて、仮想直流リンク電圧Ｖｄｃを指令値Ｖｄｃ＊に従わせるためには、式（２）を考慮して、下式（９）が成立しなければならない。
　Ｖｄｃ＊＝ｄｒ・Ｖｒｅｃ＋ｄｃ・Ｖｃ…（９）
　但し整流デューティｄｒは式（８）で設定された値に設定され、コンデンサ電圧Ｖｃは実質的には固定される。よって、与えられた指令値Ｖｄｃ＊に式（９）の右辺を等しくするために選定可能なパラメータは零電圧デューティｄｚと放電デューティｄｃである。
　式（９）から直ちに下式（１０）によって放電デューティｄｃが定まる。
　ｄｃ＝（Ｖｄｃ＊－ｄｒ・Ｖｒｅｃ）／Ｖｃ…（１０）
　なお、式（７）が成立する期間（「放電区間」）では、コンデンサ電圧Ｖｃは厳密には低減することになる。上述のように指令値ｉｂ＊は０に設定されるからである。しかし指令値ｉｒｅｃ＊を適宜に設定することにより、コンデンサ電圧Ｖｃの低減が無視できる程度にまで放電区間を短くすることができる。
　上述の特許文献１，２及び非特許文献１では、整流電流ｉｒｅｃを全波整流の波形としていたため、このような指令値ｉｒｅｃ＊の選定には想到していなかった。しかしながらこの実施の形態では、整流電流ｉｒｅｃを全波整流の波形に限定しないので、放電区間を短くし、式（１０）でコンデンサ電圧Ｖｃを一定として放電デューティｄｃを設定することができる。
　さて、式（１）の束縛条件があるため、零電圧デューティｄｚは下式（１１）で求められることになる。
　ｄｚ＝１－ｄｒ－ｄｃ…（１１）
　このように放電区間では指令値ｉｒｅｃ＊と推定値ｉｄｃ＾が得られれば式（８）によって整流デューティｄｒが決定され、更に式（１０）、（１１）でそれぞれ放電デューティｄｃ、零電圧デューティｄｚが一意に決定される。
　つまり零電圧デューティｄｚは式（１１）で決定される値以上を取り得ないため、その最小値に設定されていると把握することができる。即ち、放電区間においても、充電区間、充放電区間と同様に、零電圧デューティｄｚを最小とするための放電デューティｄｃを設定する、と把握することができる。
　以上のようにして決定される整流デューティｄｒ、零電圧デューティｄｚ、放電デューティｄｃ及び指令値ｉｂ＊が定まれば、周知の技術を用いて制御信号Ｓｂ，Ｓｃ，Ｓｇを生成することができる。
　図４は、制御部９の構成を例示するブロック図である。制御部９は大別して、電流指令生成部９１、直流電流推定器９２、デューティ分配器９３、パルス幅変調信号生成器９４、チョッパ信号生成器９５に区分される。
　電流指令生成部９１は、整流電流ｉｒｅｃの指令値ｉｒｅｃ＊を生成する。図４では後述するように、指令値ｉｒｅｃ＊が正弦波形の絶対値をとる構成を例示しているが、指令値ｉｒｅｃ＊は必ずしもそのような波形を呈しなければならないという制限はない。
　直流電流推定器９２は、直流電流ｉｄｃの推定値ｉｄｃ＾を求める。図３の等価回路から理解されるように、実際の回路では直流電流ｉｄｃを実測できる箇所がない。よって式（６）（８）で示される演算では推定値ｉｄｃ＾が採用される。
　直流電流ｉｄｃと仮想直流リンク電圧Ｖｄｃとで、インバータ６が出力する電力を等価回路において求めることができる。他方、実際の回路においてインバータ６が出力する電力は、インバータ６が出力する三相の電流Ｉｉｎｖと、三相の電圧Ｖｉｎｖとから求められる。よって理論的には推定値ｉｄｃ＾は、仮想直流リンク電圧Ｖｄｃ、電流Ｉｉｎｖ、電圧Ｖｉｎｖから求めることができる。
　但し、インバータ６が出力する電圧Ｖｉｎｖは、パルス幅変調信号生成器９４によって、その指令値Ｖｉｎｖ＊に追従して制御される。また仮想直流リンク電圧Ｖｄｃ自体は測定できないが、デューティ分配器９３によって、その指令値Ｖｄｃ＊に追従して制御される。他方、電流Ｉｉｎｖはインバータ６と永久磁石型同期電動機ＰＭＳＭとの間の結線から測定することができる。よって本実施の形態では、推定値ｉｄｃ＾を、指令値Ｖｄｃ＊，Ｖｉｎｖ＊及び電流Ｉｉｎｖから求める。もちろん、他の手法によって推定値ｉｄｃ＾を求めてもよい。
　デューティ分配器９３は、指令値Ｖｄｃ＊，ｉｒｅｃ＊、コンデンサ電圧Ｖｃ、整流電圧Ｖｒｅｃ、推定値ｉｄｃ＾に基づいて、上記第１乃至第３の場合について説明した手法により、整流デューティｄｒ、零電圧デューティｄｚ、放電デューティｄｃ及び指令値ｉｂ＊を決定する。ここで『デューティ「分配」器』と表現するのは、式（２）に示されたように、値１を整流デューティｄｒ、零電圧デューティｄｚ、放電デューティｄｃで分配するからである。
　パルス幅変調信号生成器９４は、整流デューティｄｒ、零電圧デューティｄｚ、放電デューティｄｃと、指令値Ｖｉｎｖ＊，Ｖｄｃ＊とに基づいて、制御信号Ｓｃ，Ｓｇを生成する。例えばこれらのデューティと指令値Ｖｉｎｖ＊の各相分とを演算して信号波を生成し、信号波と三角波キャリアとの比較によって制御信号Ｓｃ，Ｓｇを生成することができる。かかる手法は公知であり、例えば特許文献１，２で説明されているので、ここでは詳細な説明を省略する。
　チョッパ信号生成器９５は、昇圧チョッパデューティ演算器９５１と、パルス幅変調信号生成器９５２とを有している。昇圧チョッパデューティ演算器９５１は指令値ｉｂ＊、コンデンサ電圧Ｖｃ、整流電圧Ｖｒｅｃに基づいてブーストデューティｄｂが決定される。
　ブーストデューティｄｂは、昇圧チョッパ３をどのようなモードで動作させるかに依存して決定方法が異なる。但し、その手法は通常の昇圧チョッパの放電デューティの決定方法を採用できるので、ここでは詳細な説明は省略する。
　パルス幅変調信号生成器９５２もまた、公知の変調方法により、ブーストデューティｄｂから制御信号Ｓｂを生成することができる。
　次に、電流指令生成部９１の構成を説明する。電流指令生成部９１は、出力電力推定器９１１、三角関数値生成器９１２、コンデンサ電圧制御器９１３、加算器９１４、乗算器９１５、除算器９１６を有している。
　出力電力推定器９１１は、出力電力Ｐｏｕｔの推定値Ｐｏｕｔ＾を指令値Ｖｉｎｖ＊及び電流Ｉｉｎｖから求める。直流電流推定器９２は、上述のようにして推定値ｉｄｃ＾を求めるので、出力電力推定器９１１から得た推定値Ｐｏｕｔ＾と指令値Ｖｄｃ＊を入力して推定値ｉｄｃ＾を得ても良い。
　コンデンサ電圧制御器９１３は、コンデンサ電圧Ｖｃとその指令値Ｖｃ＊との偏差Ｖｃ＊－Ｖｃを求め、これに対して少なくとも比例制御を施して加算器９１４に出力する。
　加算器９１４は推定値Ｐｏｕｔ＾に対し、コンデンサ電圧制御器９１３からの出力を加算する。これはコンデンサ電圧Ｖｃがその指令値Ｖｃ＊よりも減少／増大したときには推定値Ｐｏｕｔ＾をそれぞれ大きく／小さく補正することにより、入力電力の指令値Ｐｉｎ＊を適切に設定し、以て上記の偏差を小さくするための処理である。かかる偏差の安定性のため、コンデンサ電圧制御器９１３としては単なる比例制御そのものではなく、比例積分制御、あるいは比例積分微分制御が採用されることが望ましい。
　ここでは整流電流ｉｒｅｃの指令値ｉｒｅｃ＊が正弦波形の絶対値をとる場合を想定しており、整流電圧Ｖｒｅｃが正弦波形の絶対値を採ることから、加算器９１４の出力に三角関数値２・sin２θを乗算して、指令値Ｐｉｎ＊が求められる。
　三角関数値生成器９１２は電源電圧の位相角θに基づいて、三角関数値２・sin２θを生成する。そして加算器９１４の加算結果と、三角関数値２・sin２θとが、乗算器９１５において乗算され、指令値Ｐｉｎ＊が求められる。
　入力電力Ｐｉｎは整流電圧Ｖｒｅｃと整流電流ｉｒｅｃの積であるので、整流電流ｉｒｅｃの指令値ｉｒｅｃ＊は指令値Ｐｉｎ＊を整流電圧Ｖｒｅｃで除して求められる。
　位相角θは例えば、測定された交流電圧Ｖｉｎから、電源位相推定器９６によって推定される。電源位相推定器９６は例えば位相同期回路で構成することができる。整流電圧Ｖｒｅｃは例えば、測定された交流電圧Ｖｉｎの絶対値を絶対値回路９７で求めることで得られる。電源位相推定器９６、絶対値回路９７の具体的な構成は周知技術であるので、ここでは詳細は述べない。
　指令値Ｖｄｃ＊は、指令値Ｖｉｎｖ＊から後述する式によって仮想直流リンク電圧指令値生成器９８によって設定される。但し、上述のように指令値Ｖｄｃ＊は、インバータ６の（スイッチングを制御する周期についての平均ではあるが）電圧Ｖｉｎｖの最大値であるので、指令値Ｖｉｎｖ＊を下回る値に設定することは適切ではない。換言すれば、指令値Ｖｉｎｖ＊の最大値を高めるためには、指令値Ｖｄｃ＊を高める必要がある。従来の直接形電力変換装置では、指令値Ｖｄｃ＊は交流電圧Ｖｉｎの１／√２倍以下となっていた。
　図５は整流デューティｄｒ、零電圧デューティｄｚ、放電デューティｄｃ及び指令値ｉｂ＊を求める工程を纏めたフローチャートである。かかるフローチャートはデューティ分配器９３の動作を示していると把握できる。
　ステップＳ１０１は、直接形交流電力変換装置の動作が、第３の場合に相当しないと仮定すれば、第１の場合に相当するか、第２の場合に相当するかの判断に相当する。ステップＳ１０１では仮想直流リンク電圧Ｖｄｃの指令値Ｖｄｃ＊が整流電圧Ｖｒｅｃ以下であるか否かを判断する。当該判断が肯定的であればステップＳ１０２，Ｓ１０４へ、否定的で有ればステップＳ１０３，Ｓ１０５へ、それぞれ処理が進む。
　ステップＳ１０２，Ｓ１０４は直接形交流電力変換装置の動作が第１の場合、第３の場合のいずれに相当するかを判断する処理である。ステップＳ１０２では式（４）を考慮して、ｄｒ＿ｍａｘ＝Ｖｄｃ＊／Ｖｒｅｃが求められる。ステップＳ１０４では式（７）を考慮して、指令値ｉｒｅｃ＊が値ｄｒ＿ｍａｘ・ｉｄｃ＾以上であるか否かが判断される。ステップＳ１０４の判断が肯定的であれば直接形交流電力変換装置の動作は第１の場合に相当し、処理はステップＳ１０６，Ｓ１０９へ進む。ステップＳ１０４の判断が否定的であれば直接形交流電力変換装置の動作は第３の場合に相当し、処理はステップＳ１０８，Ｓ１１０へ進む。
　ステップＳ１０３，Ｓ１０５は直接形交流電力変換装置の動作が第２の場合、第３の場合のいずれに相当するかを判断する処理である。ステップＳ１０３では式（５）を考慮して、ｄｒ＿ｍａｘ＝（Ｖｄｃ＊－Ｖｃ）／（Ｖｒｅｃ－Ｖｃ）が求められる。ステップＳ１０５ではステップＳ１０４と同様に式（７）を考慮して、指令値ｉｒｅｃ＊が値ｄｒ＿ｍａｘ・ｉｄｃ＾以上であるか否かが判断される。ステップＳ１０５の判断が肯定的であれば直接形交流電力変換装置の動作は第２の場合に相当し、処理はステップＳ１０７，Ｓ１０９へ進む。ステップＳ１０５の判断が否定的であれば直接形交流電力変換装置の動作は第３の場合に相当し、処理はステップＳ１０８，Ｓ１１０へ進む。
　ステップＳ１０６，Ｓ１０７，Ｓ１０８は、それぞれ第１の場合、第２の場合、第３の場合に応じた各デューティの設定である。ステップＳ１０９は第１の場合、第２の場合に応じた指令値ｉｂ＊の設定であり、ステップＳ１１０は第３の場合に応じた指令値ｉｂ＊の設定である。これらの設定内容は既に述べたとおりである。
　なお、Ｖｄｃ＞Ｖｒｅｃであれば、ステップＳ１０１の判断結果から、ステップＳ１０７，Ｓ１０８のいずれかが実行される。ステップＳ１０７が実行される場合、放電デューティｄｃは値（１－ｄｒ）を採る。この場合、整流デューティｄｒは式（５）で示され、１よりも小さい。よってこの場合には放電デューティｄｃは０よりも大きい。
　またステップＳ１０８が実行される場合、放電デューティｄｃは式（１０）で示される値を採る。Ｖｄｃ＞Ｖｒｅｃであれば整流デューティｄｒの値によらずに式（１０）の右辺の分子は０より大きい。よってこの場合にも放電デューティｄｃは０よりも大きい。
　つまり、Ｖｄｃ＞Ｖｒｅｃであれば、必ずｄｃ＞０に設定されていることになる。
　なお、制御部９は、例えばマイクロコンピュータと記憶装置を含んで構成して実現できる。マイクロコンピュータは、プログラムに記述された各処理ステップ（換言すれば手順）を実行する。上記記憶装置は、例えばＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)、書き換え可能な不揮発性メモリ（ＥＰＲＯＭ(Erasable Programmable ROM)等）、ハードディスク装置などの各種記憶装置の１つ又は複数で構成可能である。当該記憶装置は、各種の情報やデータ等を格納し、またマイクロコンピュータが実行するプログラムを格納し、また、プログラムを実行するための作業領域を提供する。なお、マイクロコンピュータは、プログラムに記述された各処理ステップに対応する各種手段として機能するとも把握でき、あるいは、各処理ステップに対応する各種機能を実現するとも把握できる。また、制御部９はこれに限らず、制御部９によって実行される各種手順（各測定値の取得、ステップＳ１０１～Ｓ１１０の実行等）、あるいはこれを構成する各要素、又は各種機能の一部又は全部をハードウェアで実現しても構わない。
　≪実施例≫
　以下、上記手法を用いたことの効果を示す実施例を示す。
　まず、指令値Ｖｄｃ＊が一定値を採る場合を二例説明し、その後に指令値Ｖｄｃ＊の望ましい値についての一例を説明する。
　＜実施例１＞
　図６及び図７はシミュレーションによって得られる諸元の波形を示すグラフである。但し、仮想直流リンク電圧Ｖｄｃは整流電圧Ｖｒｅｃの波高値（３００Ｖ）の１／√２（２１２Ｖ）に設定した。またコンデンサ電圧Ｖｃは整流電圧Ｖｒｅｃよりも高くかつ一定（４００Ｖ）としている（以下同様）。
　図６の第１段目は、コンデンサ電圧Ｖｃ、整流電圧Ｖｒｅｃ、仮想直流リンク電圧Ｖｄｃ（これはその指令値Ｖｄｃ＊へ正確に追従していることと仮定している。以下同様）の波形を示す。
　図６の第２段目は整流電流ｉｒｅｃ（これはその指令値ｉｒｅｃ＊へ正確に追従していることと仮定している。以下同様）、直流電流ｉｄｃ（これは、その推定値ｉｄｃ＾によって正確に推定されていると仮定している。以下同様）の波形を示す。直流電流ｉｄｃを一定値とすることにより、一定値を採る仮想直流リンク電圧Ｖｄｃと相まって、出力電力Ｐｏｕｔが一定となる。
　図６の第３段目は整流電流ｉｒｅｃ、電流ｉｄｉｒｅｃｔ（これは整流デューティｄｒと推定値ｉｄｃ＾との積で求められる。以下同様）と、電流ｉｂ（これはその指令値ｉｂ＊へ正確に追従していることと仮定している。以下同様）の波形を示す。
　図６の第４段目は整流デューティｄｒ、放電デューティｄｃ、零電圧デューティｄｚの波形を示す。
　図６の第５段目は直流電流ｉｄｃ、電流ｉｄｉｒｅｃｔ、コンデンサ３４から直流リンク７へと流れる電流ｉｃ（これは放電デューティｄｃと推定値ｉｄｃ＾との積で求められる。以下同様）、零相電流ｉｚ（これは零電圧デューティｄｚと推定値ｉｄｃ＾との積で求められる。以下同様）の波形を示す。
　図７の第１段目は、インバータ６が出力する出力電力Ｐｏｕｔ（これは、その推定値Ｐｏｕｔ＾によって正確に推定されていると仮定している。以下同様）、整流電圧Ｖｒｅｃと電流ｉｄｉｒｅｃｔとで決定する電力Ｐｄｉｒｅｃｔ、コンデンサ３４が放電する電力（放電電力）Ｐｃｏ、コンデンサ３４に入出力する電力Ｐｃの波形を示す。電力Ｐｃは充電時には出力電力Ｐｏｕｔを減少させるので負値となる。
　図７の第２段目は、入力電力Ｐｉｎ（これはその指令値Ｐｉｎ＊へ正確に追従していることと仮定している。以下同様）、電力Ｐｄｉｒｅｃｔ、コンデンサ３４に充電される電力（充電電力）Ｐｃｉ、電力Ｐｃの波形を示す。
　図７の第３段目は、図７の第１段目と第２段目から、コンデンサ３４に関連する電力Ｐｃ，Ｐｃｉ，Ｐｃｏを抜き出して纏めたグラフである。
　図６及び図７における「充電」期間では、コンデンサ３４の充電が行われるが、放電は行われない（Ｐｃｉ＞０，Ｐｃｏ＝０）。具体的には「充電」期間は、仮想直流リンク電圧Ｖｄｃが整流電圧Ｖｒｅｃ以下であり、かつ、ｉｃ＝０（即ちｄｃ＝０）の場合であり、図５のステップＳ１０６，Ｓ１０９が実行されている期間である。
　また、「放電」期間ではコンデンサ３４の放電が行われるが、充電は行われない（Ｐｃｏ＞０，Ｐｃｉ＝０）。具体的には「放電」期間は、仮想直流リンク電圧Ｖｄｃが整流電圧Ｖｒｅｃよりも大きく、かつ、ｉｚ＞０（即ちｄｚ＞０）の場合であり、図５のステップＳ１０８，Ｓ１１０が実行されている期間である。
　そして「充放電」期間は、仮想直流リンク電圧Ｖｄｃが整流電圧Ｖｒｅｃよりも大きく、かつ、ｉｚ＝０（即ちｄｚ＝０）の場合であり、図５のステップＳ１０７，Ｓ１０９が実行されている期間である。「充放電」期間は、コンデンサ３４を充電する電力Ｐｃｉがコンデンサ３４が放電する電力Ｐｃｏよりも大きい期間（即ちＰｃ＜０となる期間：これは「充電」期間と隣接し、「放電」期間と離隔する）とコンデンサ３４が放電する電力Ｐｃｏがコンデンサ３４を充電する電力Ｐｃｉよりも大きい期間（即ちＰｃ＞０となる期間：これは「放電」期間と隣接し、「充電」期間と離隔する）とを有する。
　このように、「充放電」期間を設け、当該期間においてもコンデンサ３４の充電を行うことにより、「充電」期間のみにおいてコンデンサを充電していた従来技術と比較して、電流ｉｂの平均値あるいは実効値を低減することができる。これはインダクタ３２に要求される定格電流を低減すること、引いては昇圧チョッパ３に要求される電力容量の低減に資する。
　但し、図６及び図７で示された場合では、仮想直流リンク電圧Ｖｄｃが整流電圧Ｖｒｅｃの波高値の１／√２倍に設定されていた。そこで、次に、整流電流ｉｒｅｃを正弦波形にしつつ仮想直流リンク電圧Ｖｄｃを整流電圧Ｖｒｅｃの波高値の１／√２よりも高く設定できることが説明される。
　＜実施例２＞
　図８及び図９は、シミュレーションによって、本実施の形態の手法に従って制御した場合の、諸元の波形を示すグラフである。図８は図６に対応した諸元の波形を示す。図９は、図７のうち最下段に示されたグラフを除いた諸元の波形を示す。但し、整流電圧Ｖｒｅｃの波高値を図６、図７と同様に３００Ｖとし、仮想直流リンク電圧Ｖｄｃを整流電圧Ｖｒｅｃの波高値と等しくし、かつ整流電流ｉｒｅｃの波形を正弦波の絶対値とした場合を示す。
　このように仮想直流リンク電圧Ｖｄｃを整流電圧Ｖｒｅｃの波高値と等しくなると、ｄｃ＝０となるのは位相が９０度もしくは２７０度となる時点のみである。よって図８及び図９では「充電」期間は図示されていない。
　更に、仮想直流リンク電圧Ｖｄｃがコンデンサ電圧Ｖｃよりも小さければ、常に整流電圧Ｖｒｅｃよりも大きくする制御も可能である。この場合、常にｄｃ＞０であり、図５のフローチャートに即して言えば、ステップＳ１０６が実行される場合はない。もちろん、式（１）が成立するので、ｄｒ＜１となる。
　実施例１，２から、仮想直流リンク電圧Ｖｄｃを整流電圧Ｖｒｅｃの波高値の１／√２倍以上に設定できることが判る。
　特に実施例２から判るように、整流電流ｉｒｅｃの波形を正弦波の絶対値とすることができる。これは電源高調波の抑制に資する。
　＜実施例３＞
　さて、実施例１で説明したように、仮想直流リンク電圧Ｖｄｃが整流電圧Ｖｒｅｃよりも大きい場合、ｄｚ＝０となる「充放電」期間が存在する。他方、この期間においてインバータ６が出力する電圧Ｖｉｎｖは直流電圧ではなく、交流電圧である。よって仮想直流リンク電圧Ｖｄｃが一定値を採る場合には、ｄｚ＝０であっても電圧Ｖｉｎｖが交流を実現するために、インバータ６は零電圧ベクトルで動作することになる。
　これはつまり、電圧Ｖｉｎｖに対して仮想直流リンク電圧Ｖｄｃが過大であることを意味しており、コンデンサ３４が不要な充放電を行っていることになる。
　そこで次に、コンデンサ３４の不要な充放電を低減し、昇圧チョッパ３の電力容量を低減するための仮想直流リンク電圧Ｖｄｃについて説明する。
　図１０及び図１１は、いずれもインバータ６の指令値Ｖｉｎｖ＊としての三相の指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊及び仮想直流リンク電圧Ｖｄｃを上段に、インバータ６が指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊に基づいて電圧Ｖｉｎｖを出力した場合の線間電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕを下段に、それぞれ示している。但し、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊はそれらのうちの最小相の電圧（最小値）を零としている。また両者に共通する横軸は交流電圧Ｖｉｎの位相であり、ここでは交流電圧Ｖｉｎの周期が線間電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕの周期の二倍である場合を例示している。
　図１０は仮想直流リンク電圧Ｖｄｃが一定値を採る場合を示す。当該一定値は三相の指令値のうちの最小相の電圧を基準として指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊が取り得る最大の値（以下、この値を値Ｖ２とする）である。
　位相が（１５＋３０・ｎ）度（ｎは整数）である近傍において、仮想直流リンク電圧Ｖｄｃは指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊よりも大きく、従って線間電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕに必要な電圧以上の値となっていることが判る。このような場合には、ｄｚ＝０であったとしても、仮想直流リンク電圧Ｖｄｃよりも低い電圧を出力するために、インバータ６は零電圧ベクトルを採用することになる。
　つまり位相が（１５＋３０・ｎ）度（ｎは整数）である近傍において、仮想直流リンク電圧Ｖｄｃはインバータ６の動作に鑑みて不要に高く設定されている。従ってこのように不必要に高い仮想直流リンク電圧Ｖｄｃを得るために不必要な放電が行われていることになる。
　よって仮想直流リンク電圧Ｖｄｃの指令値Ｖｄｃ＊を指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊に対して不必要に高めることなく設定すれば、コンデンサ３４の不必要な放電を低減し、引いてはコンデンサ３４の不必要な充電を低減することになる。
　これを図５のフローチャートに即して説明する。今、ｄｚ＝０となる場合における改善を考察しているのであるから、ｄｚ＝０に設定するステップＳ１０７へと到達するステップＳ１０３を考察する。通常はＶｃ＞Ｖｒｅｃ，Ｖｃ＞Ｖｄｃ＊であるので、指令値Ｖｄｃ＊が小さいほどｄｒ＿ｍａｘは大きい。よって指令値Ｖｄｃ＊が小さいほど、ステップＳ１０７で設定される整流デューティｄｒは大きく、放電デューティｄｃは小さい。コンデンサ電圧Ｖｃは一定と見なせるので、放電デューティが小さいことは、電流ｉｃも小さいこととなる。
　更に、ステップＳ１０７の後に処理されるステップＳ１０９についても考察する。上述のように指令値Ｖｄｃ＊が小さいほど整流デューティｄｒが大きい。また出力電力Ｐｏｕｔを一定にすることから指令値Ｖｄｃ＊の脈動によって直流電流ｉｄｃも脈動する。具体的には指令値Ｖｄｃ＊が小さいほど直流電流ｉｄｃは大きい。よって指令値Ｖｄｃ＊が小さいほど整流デューティｄｒと直流電流ｉｄｃの両方が大きく、整流電流ｉｒｅｃは正弦波として指令値Ｖｄｃ＊に依存させないので、電流ｉｂは小さい。
　このような電流ｉｂ，ｉｃの低減は、インダクタ３２およびコンデンサ３４に要求される電力容量の低減、引いてはそれらの小型化、コストダウン、発熱量低下による効率向上、更には昇圧チョッパ３に要求される電力容量の低減に資する。
　具体的には指令値Ｖｄｃ＊には、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊の中で、最小相を基準として最も値の大きいものを採用すればよい。インバータ６は仮想直流リンク電圧Ｖｄｃを越えて大きな電圧を出力できない一方、仮想直流リンク電圧Ｖｄｃは指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊の中で最小相を基準として最も値の大きいものを採用すれば足りるからである。
　即ち、指令値Ｖｄｃ＊は、Ｖ１＝max（Ｖｕ＊，Ｖｖ＊，Ｖｗ＊）－min(Ｖｕ＊，Ｖｖ＊，Ｖｗ＊）を採ればよい。ここで記号「max（）」はかっこ内の要素の中で最大のものを指し、記号「min（）」はかっこ内の要素の中で最小のものを指す。
　通常の制御の下では、インバータ６が出力する相電圧Ｖｕ，Ｖｖ，Ｖｗは、それぞれ指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊と一致する。よってＶ１＝max（Ｖｕ，Ｖｖ，Ｖｗ）－min(Ｖｕ，Ｖｖ，Ｖｗ）として求めることができる。これは線間電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕを用いて、Ｖ１＝max（｜Ｖｕｖ｜，｜Ｖｖｗ｜，｜Ｖｗｕ｜）として求めることもできる。
　同様にして、値Ｖ２はインバータ６が出力する相電圧Ｖｕ，Ｖｖ，Ｖｗが、それらのうちの最小相を基準としてとり得る最大値として求めることができる。これはつまり、線間電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕのそれぞれの絶対値｜Ｖｕｖ｜，｜Ｖｖｗ｜，｜Ｖｗｕ｜がとり得る最大値として求めることもできる。
　図１１は指令値Ｖｄｃ＊が値Ｖ１を採る場合を示す。この場合においても、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊は図１０と同じ値を採り得るので、線間電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕも図１０と図１１とでは異ならない。
　もちろん、指令値Ｖｄｃ＊が値Ｖ１より大きい値を採ってもよい。図１０に示された場合は、指令値Ｖｄｃ＊が値Ｖ１より大きな値Ｖ２を採っているのであるから、Ｖ１≦Ｖｄｃ＊≦Ｖ２であればよい。
　より正確には、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊が最小相を基準として最大となる位相（図１０及び図１１に即して言えば（３０・ｎ）度）においてはＶｄｃ＊＝Ｖ２であり、それ以外の位相ではＶ１≦Ｖｄｃ＊＜Ｖ２であることが望ましい。
　このような指令値Ｖｄｃ＊の設定は図４に示された仮想直流リンク電圧指令値生成器９８において行うことができる。
　図１２は図８に対応した諸元の、実施例３における波形を示す。図１３は、図９に対応した諸元と、線間電圧の波形とを示す。なお、ここでは図の繁雑を避けるため、線間電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕの周期を交流電圧Ｖｉｎの周期の半分とし、線間電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕの振幅を交流電圧Ｖｉｎの振幅と等しくしている。
　指令値Ｖｄｃ＊の変動に対応して直流電流ｉｄｃが変動するものの、整流電流ｉｒｅｃの波形を正弦波の絶対値にできていることが判る。また、図５を用いて説明したように、指令値Ｖｄｃ＊が低下する位相で電流ｉｂ，ｉｃも低下する。
　図１４は電流ｉｂについて実施例２、３を比較するグラフである。実施例２における電流ｉｂを電流ｉｂ１として、実施例３における電流ｉｂを電流ｉｂ２として、それぞれ示した。電流ｉｂ２は常に電流ｉｂ１以下であり、電流ｉｂ２の実効値や平均値は電流ｉｂ１の実効値や平均値よりも小さいことが理解される。
　図１５は電流ｉｃについて実施例２、３を比較するグラフである。実施例２における電流ｉｃを電流ｉｃ１として、実施例３における電流ｉｃを電流ｉｃ２として、それぞれ示した。電流ｉｃ２は常に電流ｉｃ１以下であり、電流ｉｃ２の実効値や平均値は電流ｉｃ１の実効値や平均値よりも小さいことが理解される。
　電流ｉｂ２，ｉｃ２のいずれも、指令値Ｖｄｃ＊が低下する位相（１５＋３０・ｎ）度近傍で低下することが判る。
　次に、このようにｄｚ＝０となる期間におけるインバータ６の動作が説明される。
　図１６及び図１７はいずれも、キャリアＣＹおよびキャリアＣＹとの比較対象となる信号波と、スイッチＧｃの動作と、直流電流ｉｄｃと直流リンク電圧間の瞬時値Ｖｌｉｎｋと、出力電力Ｐｏｕｔと、後述する各相のスイッチング状態とを示すグラフである。ここではキャリアＣＹの最小値が０とされ、最大値が１とされている。信号波の生成には値ｄｕ＊，ｄｖ＊，ｄｗ＊が採用され、これらは周知の技術によってインバータ６の指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊に基づいて設定される。具体的にはｄｕ＊＝Ｖｕ＊／Ｖｄｃ＊，ｄｖ＊＝Ｖｖ＊／Ｖｄｃ＊，ｄｗ＊＝Ｖｗ＊／Ｖｄｃ＊である。
　これらの図のいずれにおいても、インバータ６が出力するＵ相電圧が最小相であり、Ｗ相電圧が最大相であり、Ｖｕ＊＜Ｖｖ＊＜Ｖｗ＊が成立し、かつ指令値Ｖｖ＊，Ｖｗ＊のいずれもがピークを採っていない領域（位相に換算して１３５度以上１５０度未満、１５０度より大きく１６５度以下、３１５度以上３３０度未満、３３０度より大きく３４５度以下の区間：図１０参照）での動作が例示されている。かかる場合にはＶｕ＊＝０であり、またｄｚ＝０である（図１２も参照）。
　期間ｔｃはスイッチＧｃがオンする期間であり、従って期間ｔｃではコンデンサ３４が放電し、瞬時値Ｖｌｉｎｋはコンデンサ電圧Ｖｃを呈し、電力Ｐｃｏが出力電力Ｐｏｕｔとなる。期間ｔｒはスイッチＧｃがオフする期間であり、従って期間ｔｒでは瞬時値Ｖｌｉｎｋは整流電圧Ｖｒｅｃを呈し、電力Ｐｄｉｒｅｃｔが出力電力Ｐｏｕｔとなる。
　キャリアＣＹと、信号波との比較によって、制御信号Ｓｇが決定され、ひいてはインバータ６のスイッチング動作が決定される。具体的には、例えばインバータ６は三相電圧形インバータであって、相毎に電流経路（レグ）を有する。それぞれのレグはアッパーアームとローワーアームとの直列接続を有しており、アッパーアームとローワーアームには、互いに排他的に導通するスイッチが採用される（図１参照）。
　より具体的には、Ｕ相のレグにおいては、キャリアＣＹが信号波ｄｒ・ｄｕ＊以下であるか、もしくは信号波ｄｒ＋ｄｃ・（１－ｄｕ＊）以上であるときにアッパーアームが導通し、ローワーアームが非導通となる。それ以外の場合にはローワーアームが導通し、アッパーアームが非導通となる。Ｖ相のレグ、Ｗ相のレグについても同様である。
　このような導通／非導通を決定する制御信号Ｓｇはパルス幅変調信号生成器９４において生成される。キャリアＣＹは例えばパルス幅変調信号生成器９４において生成される。
　図１６及び図１７のそれぞれの最も下方に配置される三行には、インバータ６のＵ相、Ｖ相、Ｗ相におけるスイッチング状態が示される。この三行において記号“Ｈ”はアッパーアームが導通し、ローワーアームが非導通となる状態を示し、記号“Ｌ”はローワーアームが導通し、アッパーアームが非導通となる状態を示す。
　上述の位相の領域ではＶｕ＊＝０であり、信号波ｄｒ・ｄｕ＊＝０，ｄｒ＋ｄｃ・（１－ｄｕ＊）＝１（∵ｄｚ＝０）であるので、Ｕ相についてはローワーアームが導通し続けている場合が例示されている。つまり当該領域においてはＵ相のレグでのスイッチングは生じない。
　かかる場合において、図１０で示されるようにＶｄｃ＊＞Ｖｗ＊であれば、図１６に示されるように、信号波においてｄｒ＋ｄｃ・（１－ｄｗ＊）＜ｄｒ＜ｄｒ・ｄｗ＊の関係がある。但しｄｚ＝０を考慮した。よって指令値ｄｒ＋ｄｃ・（１－ｄｗ＊），ｄｒ・ｄｗ＊の差（１－ｄｗ＊）に相当する幅を有する区間ｔ０が存在する。この区間ｔ０では、ｄｚ＝０であるものの、インバータ６が零電圧ベクトルを採用する期間である。
　区間ｔ０ではインバータ６が零電圧ベクトルを採用するので、直流電流ｉｄｃは０となり、よって出力電力Ｐｏｕｔの瞬時値も０となる。これにも拘わらず、区間ｔ０ではスイッチＧｃが導通して瞬時値Ｖｌｉｎｋが増大する期間があり、当該期間におけるコンデンサ３４の放電はインバータ６の動作に鑑みて不要な放電となる。
　図１６に示された場合と図１７に示された場合とで、指令値が等しければ、図１１で示されるようにＶｄｃ＊＝Ｖｗ＊とすることにより、瞬時値Ｖｌｉｎｋがコンデンサ電圧Ｖｃを採る期間が短くなる。つまり期間ｔｃが短くなる。これは上述の放電デューティｄｃの減少に由来する。
　Ｖｄｃ＊＝Ｖｗ＊とすると、上述の位相の領域においてＷ相のレグでは常にアッパーアームを導通させることになる。つまりＷ相のレグではスイッチング動作が不要となる。つまり指令値のうち最小のもの（ここでは指令値Ｖｕ＊）に基づいたスイッチングが不要であるのみならず、最大のもの（ここでは指令値Ｖｗ＊）に基づいたスイッチングも不要となる。よって図１６とは異なり、図１７に示されるように、区間ｔ０は存在しない。
　ｄｚ＝０であるので、期間ｔｃが短くなると期間ｔｒが長くなり、期間ｔｒにおける出力電力Ｐｏｕｔ（つまり電力Ｐｄｉｒｅｃｔ）は大きくなり、期間ｔｃにおける出力電力Ｐｏｕｔ（つまり電力Ｐｃｏ）は小さくなる。しかし、指令値Ｖｄｃ＊を低減しても出力電力Ｐｏｕｔの平均は維持できる。
　このように期間ｔｃを短くして期間ｔｒを短くする効果は、区間ｔ０が存在していてもその長さが短くなれば得られる。よって必ずしも常にＶｄｃ＊＝Ｖ１（上述の例ではＶｗ＊）ではなくても得られる。
　このようにして指令値Ｖｄｃ＊を値Ｖ１以上値Ｖ２以下に設定することにより、直接形交流電力変換装置からの出力電圧を従来よりも高めつつ、放電デューティｄｃを小さくし、電流ｉｃ，ｉｂを低減し、昇圧チョッパ及びその構成要素たるコンデンサ３４及びインダクタ３２に要求される電力容量を低減することができる。通常の制御では仮想直流リンク電圧Ｖｄｃが指令値Ｖｄｃ＊を採るので、仮想直流リンク電圧Ｖｄｃが値Ｖ１以上値Ｖ２以下にあれば上述の効果が得られる。
　特に指令値Ｖｄｃ＊を値Ｖ１に設定することにより、インバータ６の三相のレグのうち、二相についてのスイッチング動作が不要となる。これは制御信号Ｓｇの生成において実質的にその二相分が省略される点で望ましいのみならず、インバータ６のスイッチング損失を低減する観点でも望ましい。
　もちろん、指令値Ｖｄｃ＊が常に値Ｖ１に設定されなくても、その設定された期間においてインバータ６のスイッチング損失が低減する。換言すれば、指令値Ｖｄｃ＊が値Ｖ１に設定される期間が存在することは、インバータ６のスイッチング損失の低減に資する。
　通常の制御では仮想直流リンク電圧Ｖｄｃが指令値Ｖｄｃ＊を採る。よって仮想直流リンク電圧Ｖｄｃが値Ｖ１を採る期間が存在すれば、インバータ６のスイッチング損失が低減する。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

Claims (10)

  1. 　第１電源線（Ｌ１）と、前記第１電源線の電位よりも低い電位が印加される第２電源線（Ｌ２）とを有する直流リンク（７）と、
    　交流電圧を入力する複数の入力端と、それぞれ前記直流リンクに接続される一対の出力端（５１ｃ，５１ｄ）とを有する第１整流回路（５，５１）と、
    　前記直流リンクに印加された電圧を他の多相交流電圧に変換するインバータ（６）と、
    　出力段にコンデンサ（３４）を有する昇圧チョッパ（３）と、
    　前記コンデンサから前記直流リンクへの放電／非放電を行うスイッチ（４１）と
    を備え、
    　前記昇圧チョッパにおいて前記コンデンサへの充電は少なくとも、前記スイッチが導通する時比率である放電デューティ（ｄｃ）が０よりも大きい期間の一部たる第１期間において行われ、
    　前記放電デューティと前記コンデンサの両端電圧（Ｖｃ）との積（ｄｃ・Ｖｃ）と、整流デューティ（ｄｒ）と前記交流電圧の整流電圧（Ｖｒｅｃ）との積（ｄｒ・Ｖｒｅｃ）との和で表される仮想直流リンク電圧（Ｖｄｃ）は、第１値（Ｖ１）以上第２値（Ｖ２）以下であり、
    　前記整流デューティは前記放電デューティと零電圧デューティ（ｄｚ）との和を１から差し引いて得られる値を採り、
    　前記零電圧デューティは、前記インバータ（６）が出力する電圧の大きさに拘わらず前記インバータ（６）が零電圧ベクトルを採用する時比率であり、
    　前記第１値は、前記多相交流電圧の各線間電圧の絶対値の最大値（max(｜Ｖｕｖ｜，｜Ｖｖｗ｜，｜Ｖｗｕ｜)）であり、
    　前記第２値は、前記絶対値が取り得る最大値である、直接形交流電力変換装置。
  2. 　前記第１期間と、前記放電デューティ（ｄｃ）が０となる期間の一部または全部において、前記昇圧チョッパにおける前記コンデンサ（３４）への充電が行われる、請求項１記載の直接形交流電力変換装置。
  3. 　前記第１期間においては、充電電力（Ｐｃｉ）及び放電電力（Ｐｃｏ）によって前記コンデンサ（３４）への充放電が行われ、
    　前記第１期間は、前記充電電力が前記放電電力よりも大きい期間と、前記放電電力が前記充電電力よりも大きい期間とを有する、請求項１及び請求項２のいずれか一つに記載の直接形交流電力変換装置。
  4. 　前記仮想直流リンク電圧（Ｖｄｃ）が前記第１値（Ｖ１）を採る期間が存在する、請求項１乃至３のいずれか一つに記載の直接形交流電力変換装置。
  5. 　前記昇圧チョッパ（３）に流れる電流（ｉｂ）と前記第１整流回路から前記インバータ（６）に流れる電流（ｉｄｉｒｅｃｔ）との和である整流電流（ｉｒｅｃ）の指令値（ｉｒｅｃ＊）と、前記仮想直流リンク電圧（Ｖｄｃ）の指令値（Ｖｄｃ＊）と、前記コンデンサの両端電圧（Ｖｃ）と、前記整流電圧（Ｖｒｅｃ）と、前記インバータ（６）に入力する電流（ｉｄｃ）とに基づいて、前記零電圧デューティ（ｄｚ）を最小とする前記放電デューティが設定される、請求項１乃至４のいずれか一つに記載の直接形交流電力変換装置。
  6. 　前記仮想直流リンク電圧（Ｖｄｃ）が前記整流電圧（Ｖｒｅｃ）よりも大きく、前記整流電流（ｉｒｅｃ）の前記指令値（ｉｒｅｃ＊）が所定値（ｄｒ＿ｍａｘ）と前記インバータ（６）に入力する電流（ｉｄｃ）の積以上であれば、前記整流デューティ（ｄｒ）は前記所定値を採り、前記放電デューティ（ｄｃ）は前記所定値を１から引いた値を採り、
    　前記所定値は、仮想直流リンク電圧（Ｖｄｃ）の前記指令値（Ｖｄｃ＊）から前記コンデンサの前記両端電圧（Ｖｃ）を引いた値を、前記整流電圧（Ｖｒｅｃ）から前記両端電圧（Ｖｃ）を引いた値で除した値（（Ｖｄｃ＊－Ｖｃ）／（Ｖｒｅｃ－Ｖｃ））である、請求項５記載の直接形交流電力変換装置。
  7. 　前記昇圧チョッパ（３）へ前記整流電圧（Ｖｒｅｃ）を入力する第２整流回路（５２）を更に備える、請求項１乃至６のいずれか一つに記載の直接形交流電力変換装置。
  8. 　前記第１整流回路の前記一対の出力端が前記昇圧チョッパの入力側に接続される、請求項１乃至６のいずれか一つに記載の直接形交流電力変換装置。
  9. 　前記放電デューティ（ｄｃ）は常に正である、請求項１又は請求項３乃至８のいずれか一つに記載の直接形交流電力変換装置。
  10. 　前記スイッチ（４１）と並列に、前記直流リンク（７）から前記コンデンサ（３４）を充電する方向を順方向とするダイオード
    を更に備える、請求項１乃至９のいずれか一つに記載の直接形交流電力変換装置。
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