WO2015093100A1

WO2015093100A1 - 表示装置およびその駆動方法

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Publication number: WO2015093100A1
Application number: PCT/JP2014/072536
Authority: WO
Inventors: 将紀小原; 野口　登; 宣孝岸
Original assignee: シャープ株式会社
Priority date: 2013-12-19
Filing date: 2014-08-28
Publication date: 2015-06-25
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Abstract

　本発明は、片チャネルのＴＦＴで形成されたゲートドライバ回路を採用している表示装置において、駆動トランジスタの特性のばらつきの補償を実現することを目的とする。　クロック信号（ＣＬＫ１，ＣＬＫ２）のパルス数と補償対象行を示す補償対象ラインアドレスとが一致したとき、両者が一致した時点（ｔ１６）の１水平走査期間後の時点（ｔ１７）を電流測定期間の開始時点として以下の制御を行う。電流測定期間の開始時点（ｔ１７）および終了時点（ｔ１８）にはクロック信号（ＣＬＫ１，ＣＬＫ２）のうち補償対象行に対応する単位回路に与えられている信号の電位のみを変化させる。電流測定期間を通じて、クロック信号（ＣＬＫ１～ＣＬＫ４）のクロック動作を停止させる。モニタ制御線へのアクティブな信号の出力を制御する出力制御トランジスタの制御端子に与えるモニタイネーブル信号（Ｍｏｎｉ＿ＥＮ）を電流測定期間にのみハイレベルとする。

Description

表示装置およびその駆動方法

　本発明は、表示装置に関し、より詳しくは、有機ＥＬ表示装置などの電流で駆動される自発光型表示素子を備えた表示装置およびその駆動方法に関する。

　従来より、表示装置が備える表示素子としては、印加される電圧によって輝度が制御される電気光学素子と流れる電流によって輝度が制御される電気光学素子とがある。印加される電圧によって輝度が制御される電気光学素子の代表例としては液晶表示素子が挙げられる。一方、流れる電流によって輝度が制御される電気光学素子の代表例としては有機ＥＬ（Electro Luminescence）素子が挙げられる。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれている。自発光型の電気光学素子である有機ＥＬ素子を使用した有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。従って、近年、積極的に有機ＥＬ表示装置の開発が進められている。

　有機ＥＬ表示装置の駆動方式として、パッシブマトリクス方式（単純マトリクス方式とも呼ばれる。）とアクティブマトリクス方式とが知られている。パッシブマトリクス方式を採用した有機ＥＬ表示装置は、構造は単純であるものの、大型化および高精細化が困難である。これに対して、アクティブマトリクス方式を採用した有機ＥＬ表示装置（以下「アクティブマトリクス型の有機ＥＬ表示装置」という。）は、パッシブマトリクス方式を採用した有機ＥＬ表示装置に比べて大型化および高精細化を容易に実現できる。

　アクティブマトリクス型の有機ＥＬ表示装置には、複数の画素回路がマトリクス状に形成されている。アクティブマトリクス型の有機ＥＬ表示装置の画素回路は、典型的には、画素を選択する入力トランジスタと、有機ＥＬ素子への電流の供給を制御する駆動トランジスタとを含んでいる。なお、以下においては、駆動トランジスタから有機ＥＬ素子に流れる電流のことを「駆動電流」という場合がある。

　図３７は、従来の一般的な画素回路８１の構成を示す回路図である。この画素回路８１は、表示部に配設されている複数のデータ線ＤＬと複数の走査線ＳＬとの各交差点に対応して設けられている。図３７に示すように、この画素回路８１は、２個のトランジスタＴ１，Ｔ２と、１個のコンデンサＣｓｔと、１個の有機ＥＬ素子ＯＬＥＤとを備えている。トランジスタＴ１は入力トランジスタであり、トランジスタＴ２は駆動トランジスタである。

　トランジスタＴ１は、データ線ＤＬとトランジスタＴ２のゲート端子との間に設けられている。そのトランジスタＴ１に関し、走査線ＳＬにゲート端子が接続され、データ線ＤＬにソース端子が接続されている。トランジスタＴ２は、有機ＥＬ素子ＯＬＥＤと直列に設けられている。そのトランジスタＴ２に関し、ハイレベル電源電圧ＥＬＶＤＤを供給する電源線にドレイン端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子にソース端子が接続されている。なお、ハイレベル電源電圧ＥＬＶＤＤを供給する電源線のことを以下「ハイレベル電源線」といい、ハイレベル電源線にはハイレベル電源電圧と同じ符合ＥＬＶＤＤを付す。コンデンサＣｓｔについては、トランジスタＴ２のゲート端子に一端が接続され、トランジスタＴ２のソース端子に他端が接続されている。なお、トランジスタＴ２のドレイン端子にコンデンサＣｓｔの他端が接続されている場合もある。有機ＥＬ素子ＯＬＥＤのカソード端子は、ローレベル電源電圧ＥＬＶＳＳを供給する電源線に接続されている。なお、ローレベル電源電圧ＥＬＶＳＳを供給する電源線のことを以下「ローレベル電源線」といい、ローレベル電源線にはローレベル電源電圧と同じ符合ＥＬＶＳＳを付す。また、ここでは、トランジスタＴ２のゲート端子と、コンデンサＣｓｔの一端と、トランジスタＴ１のドレイン端子との接続点のことを便宜上「ゲートノードＶＧ」という。なお、一般的には、ドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。

　図３８は、図３７に示す画素回路８１の動作を説明するためのタイミングチャートである。時点ｔ８１以前には、走査線ＳＬは非選択状態となっている。従って、時点ｔ８１以前には、トランジスタＴ１がオフ状態になっており、ゲートノードＶＧの電位は初期レベル（例えば、１つ前のフレームでの書き込みに応じたレベル）を維持している。時点ｔ８１になると、走査線ＳＬが選択状態となり、トランジスタＴ１がオン状態となる。これにより、データ線ＤＬおよびトランジスタＴ１を介して、この画素回路８１が形成する画素（サブ画素）の輝度に対応するデータ電圧ＶｄａｔａがゲートノードＶＧに供給される。その後、時点ｔ８２までの期間に、ゲートノードＶＧの電位がデータ電圧Ｖｄａｔａに応じて変化する。このとき、コンデンサＣｓｔは、ゲートノードＶＧの電位とトランジスタＴ２のソース電位との差であるゲート－ソース間電圧Ｖｇｓに充電される。時点ｔ８２になると、走査線ＳＬが非選択状態となる。これにより、トランジスタＴ１がオフ状態となり、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓが確定する。トランジスタＴ２は、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓに応じて有機ＥＬ素子ＯＬＥＤに駆動電流を供給する。その結果、駆動電流に応じた輝度で有機ＥＬ素子ＯＬＥＤが発光する。

　ところで、有機ＥＬ表示装置においては、駆動トランジスタとして、典型的には薄膜トランジスタ（ＴＦＴ）が採用される。しかしながら、薄膜トランジスタについては、特性（閾値電圧および移動度）にばらつきが生じやすい。表示部内に設けられている駆動トランジスタの特性にばらつきが生じると、駆動電流の大きさにばらつきが発生する。その結果、表示画面に輝度むらが発生する。このため、有機ＥＬ表示装置において表示画面内の輝度むらの発生を抑制するためには、駆動トランジスタの特性のばらつきを補償する必要がある。

　そこで、有機ＥＬ表示装置に関し、駆動トランジスタの特性のばらつきを補償する技術が従来より提案されている。例えば、日本の特開２００７－２３３３２６号公報には、駆動トランジスタの特性（閾値電圧および移動度）に関わらず均一な輝度の画像表示を可能にする外部補償技術が開示されている。日本の特開２００７－２３３３２６号公報に開示された技術では、駆動電流が読み出され、駆動電流とデータ電流との比較結果に応じた制御が行われている。

日本の特開２００７－２３３３２６

　ところで、駆動トランジスタの特性に応じた補償を行うために駆動電流の測定が可能となるよう、画素回路を図３９に示すような構成にすることが考えられる。図３９に示す画素回路９１には、従来から設けられている構成要素に加えて、駆動電流の測定を行うか否かを制御するためのトランジスタＴ３が設けられている。このトランジスタＴ３がオン状態になっているときに、データ線ＤＬを介して駆動電流が読み出される。また、表示部には、このトランジスタＴ３のオン／オフを制御するための信号線が走査線と平行に設けられている。以下、説明の便宜上、従来から設けられている走査線に対応する信号線のことを「書き込み制御線」といい、トランジスタＴ３のオン／オフを制御するための信号線のことを「モニタ制御線」という。書き込み制御線には符号Ｇ１＿ＷＬを付し、モニタ制御線には符号Ｇ２＿Ｍｏｎｉを付す。

　以上のような構成において、表示画像への影響をできるだけ小さくするため、例えば１フレームに１行ずつ駆動電流の測定を行うことが考えられる。以下、各フレームにおいて駆動電流の測定の対象となっている１つの行のことを「補償対象行」という。また、本明細書においては、説明の便宜上、先頭の行のことを「０行目」という。ｎ行目が補償対象行となっているフレームでは、書き込み制御線Ｇ１＿ＷＬおよびモニタ制御線Ｇ２＿Ｍｏｎｉは図４０に示すように駆動される。図４０において、時点ｔ９１以前の期間および時点ｔ９４以降の期間は、補償対象行以外の行への処理を行うための期間である。時点ｔ９１以前の期間および時点ｔ９４以降の期間には、通常のデータ書き込みが行われる。従って、以下、時点ｔ９１以前の期間および時点ｔ９４以降の期間のことを「通常動作期間」という。図４０において、時点ｔ９１～時点ｔ９４の期間は、補償対象行への処理を行うための期間である。時点ｔ９１～時点ｔ９４の期間には、駆動電流を測定して各駆動トランジスタの特性を検出する処理が行われる。従って、以下、時点ｔ９１～時点ｔ９４の期間のことを「特性検出処理期間」という。なお、特性検出処理期間の長さは、典型的には５～６水平走査期間に相当する長さである。

　図４０から把握されるように、通常動作期間には、１水平走査期間ずつ書き込み制御線Ｇ１＿ＷＬが順次に選択状態となる。これに対して、特性検出処理期間には、補償対象行の書き込み制御線Ｇ１＿ＷＬ（ｎ）が２回選択状態にならなければならない。詳しくは、特性検出処理期間の最初と最後に、補償対象行の書き込み制御線Ｇ１＿ＷＬ（ｎ）が選択状態にならなければならない。なお、特性検出処理期間には、補償対象行で次のような処理が行われる。時点ｔ９１～時点ｔ９２の期間には、駆動電流の測定のためのデータ（以下、「補償前データ」という。）の書き込みが行われる。時点ｔ９２～時点ｔ９３の期間には、駆動電流の測定が行われる。時点ｔ９３～時点ｔ９４の期間には、画像表示のためのデータ（以下、「補償後データ」という。）の書き込みが行われる。図３９に示した構成では、トランジスタＴ３を介して駆動電流の読み出しを行うため、時点ｔ９２～時点ｔ９３の期間にモニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ）が選択状態にされる。

　上述の補償対象行は、フレームによって異なる。従って、例えば５行目が補償対象行に定められているフレームでは５行目の書き込み制御線Ｇ１＿ＷＬ（５）が２回選択状態にならなければならず、また、例えば１０行目が補償対象行に定められているフレームでは１０行目の書き込み制御線Ｇ１＿ＷＬ（１０）が２回選択状態にならなければならない。このように、１フレームに１行分ずつ駆動電流の測定を行うためには複雑な動作が必要となっている。

　なお、書き込み制御線Ｇ１＿ＷＬおよびモニタ制御線Ｇ２＿Ｍｏｎｉはいずれも画素回路９１内のトランジスタのゲート端子に接続されている。そこで、本明細書においては、書き込み制御線用の駆動回路およびモニタ制御線用の駆動回路のことを総称して「ゲートドライバ回路」という。

　ところで、近年、「リーク電流が極めて小さい」，「移動度が比較的高い」，「高精細化が可能である」などの理由により、ＩｎＧａＺｎＯ（インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（Ｏ）からなる化合物）（酸化インジウムガリウム亜鉛）を含むＴＦＴの採用が増加しつつある。ところが、ＩｎＧａＺｎＯを用いた製造プロセスにおいては、基板上にＰチャネル型ＴＦＴを形成することができない。従って、ゲートドライバ回路をモノリシック化するためには、当該回路をＮチャネル型だけのＴＦＴを用いて実現しなければならない。しかしながら、Ｎチャネル型だけのＴＦＴを用いて構成されたゲートドライバ回路で上述したような複雑な動作を実現することは極めて困難である。

　そこで、本発明は、電流で駆動される自発光型表示素子を備え片チャネルのＴＦＴで形成されたゲートドライバ回路を採用している表示装置において、駆動トランジスタの特性のばらつきの補償を実現することを目的とする。

　本発明の第１の局面は、電流によって輝度が制御される電気光学素子および前記電気光学素子に供給すべき電流を制御するための駆動トランジスタをそれぞれが含むマトリクス状に形成された複数の画素回路を有する表示装置であって、
　各行に対応するように設けられ、対応する行の画素回路にデータ電圧を書き込むか否かを制御するための複数の書き込み制御線と、
　各行に対応するように設けられ、対応する行の画素回路に含まれている駆動トランジスタに供給される駆動電流を測定するか否かを制御するための複数のモニタ制御線と、
　各列に対応するように設けられ、対応する列の画素回路に前記データ電圧を供給するための複数のデータ線と、
　前記複数の書き込み制御線と１対１で対応する複数の第１の単位回路からなり第１のクロック信号群に基づいて動作するシフトレジスタであって前記第１のクロック信号群に基づいて前記複数の第１の単位回路が順次にアクティブな状態となるように構成された第１のシフトレジスタを含み、アクティブな状態の第１の単位回路に対応する書き込み制御線を選択状態にする書き込み制御線駆動回路と、
　駆動電流を測定する対象となっている行である測定対象行に対応するモニタ制御線を選択状態にするためのモニタ制御線駆動回路と、
　前記複数のデータ線に前記データ電圧を印加するデータ線駆動回路と、
　前記複数の画素回路から供給される駆動電流を測定する電流測定回路と、
　前記書き込み制御線駆動回路，前記モニタ制御線駆動回路，前記データ線駆動回路，および前記電流測定回路の動作を制御する駆動制御部と、
　前記電流測定回路によって測定された駆動電流に基づいて、各画素回路の表示階調に対応する階調データを補正するための補正データを算出し、該補正データを保持する補正データ算出／記憶部と、
　前記補正データ算出／記憶部に保持されている補正データに基づいて前記階調データを補正することによって、各画素回路に書き込まれるべきデータ電圧を求める階調補正部と
を備え、
　前記複数の第１の単位回路は、Ｎチャネル型またはＰチャネル型のいずれか一方のみのトランジスタを用いて構成され、
　前記複数の第２の単位回路は、Ｎチャネル型またはＰチャネル型のうち前記複数の第１の単位回路を構成するトランジスタと同じ型のみのトランジスタを用いて構成され、
　前記モニタ制御線駆動回路は、前記複数のモニタ制御線と１対１で対応する複数の第２の単位回路からなり第２のクロック信号群とモニタ許可信号とに基づいて動作するシフトレジスタであって前記第２のクロック信号群に基づいて前記複数の第２の単位回路が順次にアクティブな状態となるように構成された第２のシフトレジスタを含み、前記モニタ許可信号がアクティブになっているときにアクティブな状態の第２の単位回路に対応するモニタ制御線を選択状態にし、
　１フレーム期間につき１つの行が前記測定対象行に定められ、
　前記駆動制御部は、
　　前記第１のクロック信号群のクロックパルスの数をカウントするクロックカウンタと、
　　前記測定対象行を示す測定対象アドレス値を保持する測定対象アドレス値記憶部と、
　　前記クロックカウンタの値と前記測定対象アドレス値とが一致しているか否かを判定する一致判定回路と
を含み、
　前記一致判定回路によって前記クロックカウンタの値と前記測定対象アドレス値とが一致したと判定された時点の１クロック期間後の時点から所定の期間が、前記電流測定回路による駆動電流の測定が行われる電流測定期間に定められ、
　前記駆動制御部は、
　　前記電流測定期間の開始時点および終了時点には前記第１のクロック信号群に含まれるクロック信号のうち前記測定対象行に対応する第１の単位回路に与えられるクロック信号の電位のみが変化するよう、かつ、前記電流測定期間を通じて前記第１のクロック信号群によるクロック動作が停止するよう、前記第１のクロック信号群を制御し、
　　前記電流測定期間の開始時点に前記第２のクロック信号群に含まれるクロック信号の電位が変化した後、前記電流測定期間を通じて前記第２のクロック信号群によるクロック動作が停止するよう、前記第２のクロック信号群を制御し、
　　前記電流測定期間にのみ前記モニタ許可信号をアクティブにすることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　各第２の単位回路は、
　　前段および後段に接続され、内部状態を示す状態信号を出力する第１出力端子と、
　　対応するモニタ制御線に接続された第２出力端子と、
　　制御端子に前記モニタ許可信号が与えられ、第１導通端子が前記第１出力端子に接続され、第２導通端子が前記第２出力端子に接続された出力制御トランジスタと
を含むことを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記出力制御トランジスタの制御端子に与えられる前記モニタ許可信号の電圧レベルを変換するレベルシフタ回路を更に備えることを特徴とする。

　本発明の第４の局面は、本発明の第１の局面において、
　前記電流測定回路では、第１階調に基づく駆動電流の測定と第２階調に基づく駆動電流の測定とが行われ、
　前記駆動制御部は、各フレーム期間において前記第１階調に基づく駆動電流の測定が行われているのか前記第２階調に基づく駆動電流の測定が行われているのかを識別するための階調識別カウンタを更に含み、
　前記補正データ算出／記憶部は、前記階調識別カウンタの値を参照しつつ、前記電流測定回路によって測定された２種類の駆動電流に基づいて前記補正データを算出することを特徴とする。

　本発明の第５の局面は、本発明の第４の局面において、
　連続する２フレーム期間において、同じ行の画素回路について、前記第１階調に基づく駆動電流の測定と前記第２階調に基づく駆動電流の測定とが行われることを特徴とする。

　本発明の第６の局面は、本発明の第１の局面において、
　前記クロックカウンタの値と前記測定対象アドレス値とは同じビット数で表され、
　前記一致判定回路は、
　　前記クロックカウンタの値と前記測定対象アドレス値との対応するビットどうしの排他的論理和を出力する複数の排他的論理和回路と、
　　前記複数の排他的論理和回路と１対１で対応するように設けられ、対応する排他的論理和回路の出力の論理否定を出力する複数の論理否定回路と、
　　前記複数の論理否定回路の出力の論理積を出力する論理積回路と
からなることを特徴とする。

　本発明の第７の局面は、本発明の第１の局面において、
　前記クロックカウンタの値と前記測定対象アドレス値とは同じビット数で表され、
　前記一致判定回路は、
　　前記クロックカウンタの値と前記測定対象アドレス値との対応するビットどうしの排他的論理和を出力する複数の排他的論理和回路と、
　　前記複数の排他的論理和回路の出力の否定論理和を出力する否定論理和回路と
からなることを特徴とする。

　本発明の第８の局面は、本発明の第１の局面において、
　各第１の単位回路および各第２の単位回路は、
　　第１ノードと、
　　内部状態を示す状態信号を出力する第１出力端子と、
　　前段から出力される状態信号が制御端子および第１導通端子に与えられ、前記第１ノードに第２導通端子が接続された第１のトランジスタと、
　　前記第１ノードに制御端子が接続され、制御クロック信号が第１導通端子に与えられ、前記第１出力端子に第２導通端子が接続された第２のトランジスタと、
　　後段から出力される状態信号が制御端子に与えられ、前記第１出力端子に第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第３のトランジスタと、
　　後段から出力される状態信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第４のトランジスタと
を含み、
　各第１の単位回路に含まれる第２のトランジスタの第１導通端子には、前記制御クロック信号として、前記第１のクロック信号群のうちの１つの信号が与えられ、
　各第２の単位回路に含まれる第２のトランジスタの第１導通端子には、前記制御クロック信号として、前記第２のクロック信号群のうちの１つの信号が与えられ、
　各第１の単位回路に含まれる第１出力端子は、対応する書き込み制御線に接続され、
　各第２の単位回路は、
　　対応するモニタ制御線に接続された第２出力端子と、
　　制御端子に前記モニタ許可信号が与えられ、第１導通端子が前記第１出力端子に接続され、第２導通端子が前記第２出力端子に接続された出力制御トランジスタと
を更に含むことを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　前記複数の第１の単位回路および前記複数の第２の単位回路を構成するトランジスタは、酸化インジウムガリウム亜鉛を含む薄膜トランジスタであることを特徴とする。

　本発明の第１０の局面は、電流によって輝度が制御される電気光学素子および前記電気光学素子に供給すべき電流を制御するための駆動トランジスタをそれぞれが含むマトリクス状に形成された複数の画素回路を有する表示装置の駆動方法であって、
　前記表示装置の駆動動作を制御する駆動制御ステップと、
　各画素回路に含まれている駆動トランジスタに供給される駆動電流を測定する電流測定ステップと、
　前記電流測定ステップで測定された駆動電流に基づいて、各画素回路の表示階調に対応する階調データを補正するための補正データを算出する補正データ算出ステップと、
　前記補正データ算出ステップで算出された補正データに基づいて前記階調データを補正することによって、各画素回路に書き込まれるべきデータ電圧を求める階調補正ステップと
を含み、
　前記表示装置は、
　　各行に対応するように設けられ、対応する行の画素回路に前記データ電圧を書き込むか否かを制御するための複数の書き込み制御線と、
　　各行に対応するように設けられ、対応する行の画素回路に含まれている駆動トランジスタに供給される駆動電流を測定するか否かを制御するための複数のモニタ制御線と、
　　各列に対応するように設けられ、対応する列の画素回路に前記データ電圧を供給するための複数のデータ線と、
　前記複数の書き込み制御線と１対１で対応する複数の第１の単位回路からなり第１のクロック信号群に基づいて動作するシフトレジスタであって前記第１のクロック信号群に基づいて前記複数の第１の単位回路が順次にアクティブな状態となるように構成された第１のシフトレジスタを含み、アクティブな状態の第１の単位回路に対応する書き込み制御線を選択状態にする書き込み制御線駆動回路と、
　駆動電流を測定する対象となっている行である測定対象行に対応するモニタ制御線を選択状態にするためのモニタ制御線駆動回路と
を備え、
　前記複数の第１の単位回路は、Ｎチャネル型またはＰチャネル型のいずれか一方のみのトランジスタを用いて構成され、
　前記複数の第２の単位回路は、Ｎチャネル型またはＰチャネル型のうち前記複数の第１の単位回路を構成するトランジスタと同じ型のみのトランジスタを用いて構成され、
　前記モニタ制御線駆動回路は、前記複数のモニタ制御線と１対１で対応する複数の第２の単位回路からなり第２のクロック信号群とモニタ許可信号とに基づいて動作するシフトレジスタであって前記第２のクロック信号群に基づいて前記複数の第２の単位回路が順次にアクティブな状態となるように構成された第２のシフトレジスタを含み、前記モニタ許可信号がアクティブになっているときにアクティブな状態の第２の単位回路に対応するモニタ制御線を選択状態にし、
　１フレーム期間につき１つの行が前記測定対象行に定められ、
　前記駆動制御ステップは、
　　前記第１のクロック信号群のクロックパルスの数をカウントするクロックパルスカウントステップと、
　　前記クロックパルスカウントステップでカウントされた値と前記測定対象行を示す測定対象アドレス値とが一致しているか否かを判定する一致判定ステップと
を含み、
　前記クロックパルスカウントステップでカウントされた値と前記測定対象アドレス値とが一致したと前記一致判定ステップにおいて判定された時点の１クロック期間後の時点から所定の期間が、前記電流測定ステップでの駆動電流の測定が行われる電流測定期間に定められ、
　前記駆動制御ステップでは、
　　前記電流測定期間の開始時点および終了時点には前記第１のクロック信号群に含まれるクロック信号のうち前記測定対象行に対応する第１の単位回路に与えられるクロック信号の電位のみが変化するよう、かつ、前記電流測定期間を通じて前記第１のクロック信号群によるクロック動作が停止するよう、前記第１のクロック信号群が制御され、
　　前記電流測定期間の開始時点に前記第２のクロック信号群に含まれるクロック信号の電位が変化した後、前記電流測定期間を通じて前記第２のクロック信号群によるクロック動作が停止するよう、前記第２のクロック信号群が制御され、
　　前記電流測定期間にのみ前記モニタ許可信号がアクティブにされることを特徴とする。

　本発明の第１の局面によれば、書き込み制御線駆動回路の動作を制御する第１のクロック信号群のクロックパルス数と測定対象行を表す測定対象アドレス値とが一致するか否かを判定する一致判定回路が駆動制御部内に設けられている。そして、第１のクロック信号群のクロックパルス数と測定対象行を表す測定対象アドレス値とが一致すれば、駆動制御部は、両者が一致した時点の１クロック期間後の時点から所定の期間（電流測定期間）、第１のクロック信号群によるクロック動作を停止させる。また、駆動制御部は、電流測定期間の開始時点および終了時点に、第１のクロック信号群に含まれるクロック信号のうち測定対象行に対応する第１の単位回路に与えられるクロック信号の電位のみを変化させる。これにより、測定対象行の書き込み制御線が、電流測定期間の直前および直後の期間に選択状態となる。また、モニタ制御線駆動回路は、モニタ許可信号がアクティブになっているときにアクティブな状態の第２の単位回路に対応するモニタ制御線を選択状態にするように構成されている。ここで、駆動制御部は、第１のクロック信号群のクロックパルス数と測定対象行を表す測定対象アドレス値とが一致した時点の１クロック期間後の時点から所定の期間（電流測定期間）、第２のクロック信号群によるクロック動作を停止させる。これにより、各フレーム期間において、電流測定期間に測定対象行のモニタ制御線が選択状態となり、それ以外の期間には全てのモニタ制御線が非選択状態で維持される。以上のように書き込み制御線およびモニタ制御線が駆動されることにより、各フレーム期間において、駆動トランジスタの特性を検出するための駆動電流の測定が行われる。そして、駆動電流の測定値に基づいて補正データが求められ、当該補正データに基づいて階調データの補正が行われる。その結果、駆動トランジスタの特性のばらつきが補償される。ここで、上述の動作を実現するゲートドライバ回路（書き込み制御線駆動回路およびモニタ制御線駆動回路）内のシフトレジスタは、Ｎチャネル型またはＰチャネル型のいずれか一方のみのトランジスタを用いて構成されている。以上より、電流で駆動される自発光型表示素子を備え片チャネルのトランジスタで形成されたゲートドライバ回路を採用している表示装置において、駆動トランジスタの特性のばらつきを補償することが可能となる。ところで、上述のような駆動電流の測定を可能にするための複雑な動作を行うゲートドライバ回路は、一般的にはＣＭＯＳロジック回路で実現されている。このため、従来技術によれば、ゲートドライバ回路を構成するトランジスタにポリシリコンＴＦＴ以外のトランジスタが採用される場合には、複雑な動作を行うゲートドライバ回路をガラス基板上に形成することはできない。従って、ゲートドライバ回路をガラス基板上にＩＣチップの形態で実装する必要がある。この点、本発明の第１の局面によれば、片チャネルのトランジスタを用いて構成されたゲートドライバ回路によって、複雑な動作が実現されている。このため、ゲートドライバ回路をＩＣ化することなくガラス基板上に形成することができる。その結果、表示装置のコスト低減が実現される。

　本発明の第２の局面によれば、電流測定期間にのみモニタ制御線を選択状態にすることのできるモニタ制御線駆動回路が比較的簡易な構成で実現される。

　本発明の第３の局面によれば、出力制御トランジスタの制御端子に与えられる電圧のレベルを、モニタ制御線を選択状態にするのに充分なレベルにまで、確実に高めることが可能となる。

　本発明の第４の局面によれば、補正データ算出／記憶部は、電流測定回路から与えられる駆動電流の測定値が第１階調に基づく値であるのか第２階調に基づく値であるのかを識別することが可能となる。このため、確実に、２種類の駆動電流に基づいて補正データの算出が行われる。

　本発明の第５の局面によれば、行毎に階調識別カウンタを備える必要はなく、全体で１つの階調識別カウンタを備えるだけで良い。

　本発明の第６の局面によれば、複数の排他的論理和回路、複数の論理否定回路，および論理積回路からなる一致判定回路を備えた構成の表示装置において、本発明の第１の局面と同様の効果が得られる。

　本発明の第７の局面によれば、複数の排他的論理和回路および否定論理和回路からなる一致判定回路を備えた構成の表示装置において、本発明の第１の局面と同様の効果が得られる。

　本発明の第８の局面によれば、第１の単位回路および第２の単位回路の構成を複雑化させることなく、本発明の第１の局面と同様の効果が得られる。

　本発明の第９の局面によれば、高精細化や低消費電力化を図りつつ、本発明の第１の局面と同様の効果が得られる。

　本発明の第１０の局面によれば、本発明の第１の局面と同様の効果を表示装置の駆動方法の発明において奏することができる。

本発明の一実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置において４行目が補償対象行であると仮定した場合の動作を説明するためのタイミングチャートである。上記実施形態において、有機ＥＬ表示装置の全体構成を示すブロック図である。上記実施形態において、データ線駆動／電流測定回路の概略について説明するための図である。上記実施形態において、表示部の構成について説明するための図である。上記実施形態において、書き込み制御線およびモニタ制御線の駆動について説明するためのタイミングチャートである。上記実施形態において、画素回路とデータ線駆動／電流測定回路の一部を示す回路図である。上記実施形態において、表示制御回路内の駆動制御部の詳細な構成を示すブロック図である。上記実施形態において、書き込みラインカウンタの構成を示すブロック図である。上記実施形態において、カウンタ（第１カウンタ，第２カウンタ）の構成について説明するためのブロック図である。上記実施形態において、Ｄ型フリップフロップについて説明するための図である。上記実施形態において、Ｄ型フリップフロップについて説明するための図である。上記実施形態における通常動作期間中のクロック信号ＣＬＫ１およびクロック信号ＣＬＫ２の信号波形図である。上記実施形態において、第１カウンタからの出力の変化について説明するための図である。上記実施形態において、第２カウンタからの出力の変化について説明するための図である。上記実施形態において、マッチング回路の構成を示す論理回路図である。上記実施形態において、ＡＮＤ回路に入力されるデータの数が多くなる場合の一構成例を示す論理回路図である。上記実施形態において、図１５に示したマッチング回路の１ビット分の構成に着目したときの真理値表を示す図である。上記実施形態において、表示制御回路内の補正データ算出／記憶部の詳細な構成を示すブロック図である。上記実施形態において、書き込み制御線駆動回路の構成を示すブロック図である。上記実施形態において、書き込み制御線駆動回路を構成するシフトレジスタ内の単位回路の構成（シフトレジスタの１段分の構成）を示す回路図である。上記実施形態において、単位回路の基本的な動作について説明するためのタイミングチャートである。上記実施形態において、モニタ制御線駆動回路の構成を示すブロック図である。上記実施形態における通常動作期間中のクロック信号ＣＬＫ３およびクロック信号ＣＬＫ４の信号波形図である。上記実施形態において、モニタ制御線駆動回路を構成するシフトレジスタ内の単位回路の構成（シフトレジスタの１段分の構成）を示す回路図である。上記実施形態において、単位回路内のトランジスタＴ４９へのモニタイネーブル信号の与えられ方について説明するための図である。上記実施形態において、書き込み制御線駆動回路の動作を説明するためのタイミングチャートである。上記実施形態において、モニタ制御線駆動回路の動作を説明するためのタイミングチャートである。上記実施形態において、画素回路の動作を説明するためのタイミングチャートである。上記実施形態において、画素回路における電流の流れについて説明するための図である。上記実施形態において、画素回路における電流の流れについて説明するための図である。上記実施形態において、特性検出処理（駆動トランジスタの特性を検出するための一連の処理）のための制御手順を示すフローチャートである。上記実施形態において、１つの画素（ｉ行ｊ列の画素）に着目したときの補償処理（駆動トランジスタの特性のばらつきを補償するための一連の処理）の手順を説明するためのフローチャートである。上記実施形態において、階調－電流特性を示す図である。上記実施形態の第１の変形例におけるマッチング回路の構成を示す論理回路図である。上記実施形態の第１の変形例において、ＮＯＲ回路に入力されるデータの数が多くなる場合の一構成例を示す論理回路図である。上記実施形態の第２の変形例において、単位回路内のトランジスタＴ４９へのモニタイネーブル信号の与えられ方について説明するための図である。従来の一般的な画素回路の構成を示す回路図である。図３７に示す画素回路の動作を説明するためのタイミングチャートである。駆動トランジスタの特性に応じた補償を行うために駆動電流の測定を可能にするための画素回路の構成例を示す回路図である。書き込み制御線およびモニタ制御線の駆動について説明するためのタイミングチャートである。

　以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、各トランジスタに関し、ゲート端子は制御端子に相当し、ドレイン端子は第１導通端子に相当し、ソース端子は第２導通端子に相当する。

＜１．全体構成および動作概要＞
　図２は、本発明の一実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置１の全体構成を示すブロック図である。この有機ＥＬ表示装置１は、表示制御回路１００，データ線駆動／電流測定回路２００，書き込み制御線駆動回路３００，モニタ制御線駆動回路４００，および表示部５００を備えている。データ線駆動／電流測定回路２００には、図３に示すように、データ線駆動回路２１０として機能する部分と電流測定回路２２０として機能する部分とが含まれている。なお、本実施形態においては、表示部５００を含む有機ＥＬパネル６内に書き込み制御線駆動回路３００およびモニタ制御線駆動回路４００が形成されている。すなわち、書き込み制御線駆動回路３００およびモニタ制御線駆動回路４００はモノリシック化されている。また、この有機ＥＬ表示装置１には、有機ＥＬパネル６に各種電源電圧を供給するための構成要素として、ロジック電源６１０，ロジック電源６２０，有機ＥＬ用ハイレベル電源６３０，および有機ＥＬ用ローレベル電源６４０が設けられている。

　ロジック電源６１０から有機ＥＬパネル６には、書き込み制御線駆動回路３００の動作に必要とされるハイレベル電源電圧ＶＤＤおよびローレベル電源電圧ＶＳＳが供給される。ロジック電源６２０から有機ＥＬパネル６には、モニタ制御線駆動回路４００の動作に必要とされるハイレベル電源電圧ＶＤＤおよびローレベル電源電圧ＶＳＳが供給される。有機ＥＬ用ハイレベル電源６３０から有機ＥＬパネル６には、定電圧であるハイレベル電源電圧ＥＬＶＤＤが供給される。有機ＥＬ用ローレベル電源６４０から有機ＥＬパネル６には、定電圧であるローレベル電源電圧ＥＬＶＳＳが供給される。

　図４は、本実施形態における表示部５００の構成について説明するための図である。なお、本明細書では、有機ＥＬパネル６がフルハイビジョン用のパネルであると仮定して説明する。但し、本発明はこれに限定されない。図４に示すように、表示部５００には、１０８０本の書き込み制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）と５７６０本のデータ線ＤＬ（０）～ＤＬ（５７５９）とが互いに交差するように配設されている。データ線ＤＬ（０）～ＤＬ（５７５９）に関しては、赤色の画素用のデータ線，緑色の画素用のデータ線，および青色の画素用のデータ線が順次に配設されている。書き込み制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）とデータ線ＤＬ（０）～ＤＬ（５７５９）との各交差点に対応して画素回路５０が設けられている。すなわち、表示部５００には、複数の行（１０８０行）および複数の列（５７６０列）を構成するように画素回路５０がマトリクス状に形成されている。なお、上述したように、本明細書においては先頭の行のことを「０行目」という。すなわち、１０８０の行のことをそれぞれ０行目～１０７９行目という。同様に、５７６０の列のことをそれぞれ０列目～５７５９列目という。表示部５００には、また、上記１０８０本の書き込み制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）と１対１で対応するように、１０８０本のモニタ制御線Ｇ２＿Ｍｏｎｉ（０）～Ｇ２＿Ｍｏｎｉ（１０７９）が配設されている。さらに、表示部５００には、ハイレベル電源線ＥＬＶＤＤおよびローレベル電源線ＥＬＶＳＳが配設されている。画素回路５０の詳しい構成については後述する。

　なお、以下においては、１０８０本の書き込み制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）を互いに区別する必要がない場合には書き込み制御線を単に符号Ｇ１＿ＷＬで表す。同様に、モニタ制御線およびデータ線をそれぞれ単に符号Ｇ２＿Ｍｏｎｉおよび符号ＤＬで表す。

　図２に示すように、表示制御回路１００は、機能的には、駆動制御部１１０と補正データ算出／記憶部１２０と階調補正部１３０とを有している。駆動制御部１１０は、書き込み制御線駆動回路３００の動作を制御するための書き込み制御信号ＷＣＴＬと、モニタ制御線駆動回路４００の動作を制御するためのモニタ制御信号ＭＣＴＬ，モニタイネーブル信号Ｍｏｎｉ＿ＥＮと、データ線駆動／電流測定回路２００の動作を制御するためのソース制御信号ＳＣＴＬとを出力する。書き込み制御信号ＷＣＴＬには、後述するスタートパルス信号ＧＳＰ，クロック信号ＣＬＫ１，およびクロック信号ＣＬＫ２が含まれている。モニタ制御信号ＭＣＴＬには、後述するスタートパルス信号ＭＳＰ，クロック信号ＣＬＫ３，およびクロック信号ＣＬＫ４が含まれている。ソース制御信号ＳＣＴＬには、後述するスタートパルス信号ＳＳＰ，クロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，および入出力制御信号ＤＷＴが含まれている。なお、モニタイネーブル信号Ｍｏｎｉ＿ＥＮは、駆動電流の測定を可能にするか否かを制御するための信号である。駆動制御部１１０は、また、表示制御回路１００の内部で、データ信号ＤＡと後述する階調ポジション指示信号ＰＳとを出力する。補正データ算出／記憶部１２０には、データ信号ＤＡの補正に使用される補正データが保持されている。その補正データは、オフセット値とゲイン値によって構成されている。補正データ算出／記憶部１２０は、階調ポジション指示信号ＰＳとデータ線駆動／電流測定回路２００での電流測定の結果であるモニタ電圧Ｖｍｏとを受け取り、補正データの更新を行う。階調補正部１３０は、駆動制御部１１０から出力されたデータ信号ＤＡに対して補正データ算出／記憶部１２０に保持されている補正データＤＨを用いて補正を施し、補正によって得られたデータをデジタル映像信号ＤＶとして出力する。表示制御回路１００内の構成要素についての更に詳しい説明は後述する。

　なお、本実施形態においては、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２によって第１のクロック信号群が実現され、クロック信号ＣＬＫ３およびクロック信号ＣＬＫ４によって第２のクロック信号群が実現され、モニタイネーブル信号Ｍｏｎｉ＿ＥＮによってモニタ許可信号が実現されている。

　データ線駆動／電流測定回路２００は、データ線ＤＬ（０）～ＤＬ（５７５９）を駆動する動作（データ線駆動回路２１０としての動作）と、画素回路５０からデータ線ＤＬ（０）～ＤＬ（５７５９）に出力された駆動電流を測定する動作（電流測定回路２２０としての動作）とを選択的に行う。なお、上述したように、補正データ算出／記憶部１２０には補正データとしてオフセット値およびゲイン値が保持される。これを実現するため、データ線駆動／電流測定回路２００では、２種類の階調（第１階調Ｐ１および第２階調Ｐ２：Ｐ２＞Ｐ１）に基づいて駆動電流の測定が行われる。

　書き込み制御線駆動回路３００は、表示制御回路１００から送られる書き込み制御信号ＷＣＴＬに基づいて、１０８０本の書き込み制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）を駆動する。モニタ制御線駆動回路４００は、表示制御回路１００から送られるモニタ制御信号ＭＣＴＬ，モニタイネーブル信号Ｍｏｎｉ＿ＥＮに基づいて、１０８０本のモニタ制御線Ｇ２＿Ｍｏｎｉ（０）～Ｇ２＿Ｍｏｎｉ（１０７９）を駆動する。ｎ行目が補償対象行（測定対象行）に定められているフレームには、書き込み制御線Ｇ１＿ＷＬおよびモニタ制御線Ｇ２＿Ｍｏｎｉは、図５に示すように駆動される。図５において、時点ｔ２以前の期間および時点ｔ５以降の期間は通常動作期間であって、時点ｔ２～時点ｔ５の期間は特性検出処理期間である。これについては、図２６～図２８においても同様である。通常動作期間には、書き込み制御線Ｇ１＿ＷＬが１水平走査期間ずつ順次に選択状態となる。また、通常動作期間には、全てのモニタ制御線Ｇ２＿Ｍｏｎｉが非選択状態で維持される。特性検出処理期間は、補償前データ（駆動電流の測定のためのデータ）の書き込みが行われる補償前データ書き込み期間と、駆動電流の測定が行われる電流測定期間と、補償後データ（画像表示のためのデータ）の書き込みが行われる補償後データ書き込み期間とによって構成されている。補償前データ書き込み期間および補償後データ書き込み期間に、補償対象行の書き込み制御線Ｇ１＿ＷＬ（ｎ）が選択状態となる。また、電流測定期間に、補償対象行のモニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ）が選択状態となる。以上のような駆動を本実施形態においてどのように実現しているかについては、後述する。

　以上のように各構成要素が動作してデータ線ＤＬ（０）～ＤＬ（５７５９），書き込み制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９），およびモニタ制御線Ｇ２＿Ｍｏｎｉ（０）～Ｇ２＿Ｍｏｎｉ（１０７９）が駆動されることにより、表示部５００に画像が表示される。その際、駆動電流の測定結果に基づいてデータ信号ＤＡに補正が施されるので、駆動トランジスタの特性のばらつきが補償される。

＜２．画素回路およびデータ線駆動／電流測定回路＞
　データ線駆動／電流測定回路２００は、データ線駆動回路２１０として機能するときには次のような動作を行う。データ線駆動／電流測定回路２００は、表示制御回路１００から送られるソース制御信号ＳＣＴＬを受け取り、データ線ＤＬ（０）～ＤＬ（５７５９）に駆動用映像信号を印加する。このとき、データ線駆動／電流測定回路２００では、スタートパルス信号ＳＳＰのパルスをトリガーとして、クロック信号ＳＣＫのパルスが発生するタイミングで、各データ線ＤＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのデータ線ＤＬ（０）～ＤＬ（５７５９）に一斉に印加される。データ線駆動／電流測定回路２００は、電流測定回路２２０として機能するときには、画素回路５０からデータ線ＤＬ（０）～ＤＬ（５７５９）に出力された駆動電流に応じたモニタ電圧Ｖｍｏを出力する。

　図６は、画素回路５０とデータ線駆動／電流測定回路２００の一部を示す回路図である。図６には、ｉ行ｊ列目の画素回路５０と、データ線駆動／電流測定回路２００のうちのｊ列目のデータ線ＤＬ（ｊ）に対応する部分とが示されている。この画素回路５０は、１個の有機ＥＬ素子（電気光学素子）ＯＬＥＤ，３個のトランジスタＴ１～Ｔ３，および１個のコンデンサＣｓｔを備えている。トランジスタＴ１は画素を選択する入力トランジスタとして機能し、トランジスタＴ２は有機ＥＬ素子ＯＬＥＤへの電流の供給を制御する駆動トランジスタとして機能し、トランジスタＴ３は駆動トランジスタの特性を検出するための電流測定を行うか否かを制御するモニタ制御トランジスタとして機能する。

　トランジスタＴ１は、データ線ＤＬ（ｊ）とトランジスタＴ２のゲート端子との間に設けられている。そのトランジスタＴ１に関し、書き込み制御線ＧＬ＿ＷＬ（ｉ）にゲート端子が接続され、データ線ＤＬ（ｊ）にソース端子が接続されている。トランジスタＴ２は、有機ＥＬ素子ＯＬＥＤと直列に設けられている。そのトランジスタＴ２に関し、トランジスタＴ１のドレイン端子にゲート端子が接続され、ハイレベル電源線ＥＬＶＤＤにドレイン端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子にソース端子が接続されている。トランジスタＴ３については、モニタ制御線Ｇ２＿Ｍｏｎｉ（ｉ）にゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子にドレイン端子が接続され、データ線ＤＬ（ｊ）にソース端子が接続されている。コンデンサＣｓｔについては、トランジスタＴ２のゲート端子に一端が接続され、トランジスタＴ２のドレイン端子に他端が接続されている。有機ＥＬ素子ＯＬＥＤのカソード端子は、ローレベル電源線ＥＬＶＳＳに接続されている。

　本実施形態においては、画素回路５０内のトランジスタＴ１～Ｔ３はすべてＮチャネル型である。また、本実施形態においては、トランジスタＴ１～Ｔ３には、ＩｎＧａＺｎＯを含むＴＦＴが採用されている。書き込み制御線駆動回路３００およびモニタ制御線駆動回路４００内のトランジスタについても同様である。なお、片チャネルのトランジスタだけを用いた構成であれば、ＩｎＧａＺｎＯを含むＴＦＴ以外のトランジスタを用いた構成にも本発明を適用することができる。

　図６に示すように、データ線駆動／電流測定回路２００は、ＤＡ変換器２１，オペアンプ２２，コンデンサ２３，およびスイッチ２４を含んでいる。ＤＡ変換器２１の入力端子には、デジタル映像信号ＤＶが与えられている。ＤＡ変換器２１は、デジタル映像信号ＤＶをアナログのデータ電圧に変換する。ＤＡ変換器２１の出力端子は、オペアンプ２２の非反転入力端子に接続されている。従って、オペアンプ２２の非反転入力端子には、データ電圧が与えられる。オペアンプ２２の反転入力端子は、データ線ＤＬ（ｊ）に接続されている。スイッチ２４は、オペアンプ２２の反転入力端子と出力端子との間に設けられている。コンデンサ２３は、スイッチ２４と並列に、オペアンプ２２の反転入力端子と出力端子との間に設けられている。スイッチ２４の制御端子には、ソース制御信号ＳＣＴＬに含まれる入出力制御信号ＤＷＴが与えられている。オペアンプ２２の出力端子は、表示制御回路１００内の階調補正部１３０に含まれているＡＤ変換器１３１の入力端子に接続されている。

　以上のような構成において、入出力制御信号ＤＷＴがハイレベルのときには、スイッチ２４はオン状態となり、オペアンプ２２の反転入力端子－出力端子間は短絡状態となる。このとき、オペアンプ２２はバッファアンプとして機能する。これにより、データ線ＤＬ（ｊ）には、オペアンプ２２の非反転入力端子に与えられているデータ電圧が印加される。入出力制御信号ＤＷＴがローレベルのときには、スイッチ２４はオフ状態になり、オペアンプ２２の反転入力端子と出力端子とはコンデンサ２３を介して接続される。このとき、オペアンプ２２とコンデンサ２３とは積分回路として機能する。これにより、オペアンプ２２の出力電圧（モニタ電圧Ｖｍｏ）は、画素回路５０からデータ線ＤＬ（ｊ）に出力された駆動電流に応じた電圧となる。ＡＤ変換器１３１は、オペアンプ２２の出力電圧（モニタ電圧Ｖｍｏ）をデジタル値に変換する。本実施形態においては、電流測定期間には入出力制御信号ＤＷＴはローレベルとなり、電流測定期間以外の期間には入出力制御信号ＤＷＴはハイレベルとなる。

＜３．表示制御回路＞
　次に、本実施形態における表示制御回路１００の詳しい構成および動作について説明する。

＜３．１　駆動制御部＞
　図７は、表示制御回路１００内の駆動制御部１１０の詳細な構成を示すブロック図である。図７に示すように、駆動制御部１１０には、書き込みラインカウンタ１１１と補償対象ラインアドレス格納メモリ１１２とマッチング回路１１３とマッチングカウンタ１１４とステータスマシーン１１５と画像データ／ソース制御信号生成回路１１６とゲート制御信号生成回路１１７とが含まれている。なお、本実施形態においては、書き込みラインカウンタ１１１によってクロックカウンタが実現され、補償対象ラインアドレス格納メモリ１１２によって測定対象アドレス値記憶部が実現され、マッチング回路１１３によって一致判定回路が実現され、マッチングカウンタ１１４によって階調識別カウンタが実現されている。

　図８は、書き込みラインカウンタ１１１の構成を示すブロック図である。書き込みラインカウンタ１１１は、図８に示すように、ゲート制御信号生成回路１１７から出力されるクロック信号ＣＬＫ１のクロックパルスの数をカウントする第１カウンタ１１１１と、ゲート制御信号生成回路１１７から出力されるクロック信号ＣＬＫ２のクロックパルスの数をカウントする第２カウンタ１１１２と、第１カウンタ１１１１の出力値と第２カウンタ１１１２の出力値との和を示す値をカウント値ＣｎｔＷＬとして出力する加算器１１１３とによって構成されている。

　図９は、本実施形態で使用されるカウンタ（第１カウンタ１１１１，第２カウンタ１１１２）の構成について説明するためのブロック図である。ここでは、便宜上、４ビットのカウンタを例に挙げて説明する。このカウンタは、互いに直列に接続された４個のＤ型フリップフロップＦＦ（０）～ＦＦ（３）によって構成されている。Ｄ型フリップフロップＦＦ（０）からは４ビットのうちの最下位ビットを表すＯＵＴ＿０が出力され、Ｄ型フリップフロップＦＦ（３）からは４ビットのうちの最上位ビットを表すＯＵＴ＿３が出力される。なお、実際には例えば１０ビットのカウンタが使用される。すなわち、書き込み制御線Ｇ１＿ＷＬの本数が多くなるにつれてフリップフロップの接続数を多くすれば良い。

　図１０は、１個のＤ型フリップフロップＦＦを表す図である。Ｄ型フリップフロップＦＦは、クロック信号ＣＬＫの立ち上がり時点における入力信号Ｄの論理値を示す値をＱとして出力し、Ｑを反転させた値をＱＢとして出力する。Ｄ型フリップフロップＦＦはこのように動作するので、図１１に示すようにＱＢを入力信号Ｄとして与える構成にすると、クロック信号ＣＬＫの最初の立ち上がり時点を除いて、クロック信号ＣＬＫが立ち上がる毎に（クロック信号ＣＬＫの論理値が０から１に変化する毎に）Ｑの値が反転する。

　第１カウンタ１１１１については、フリップフロップＦＦ（０）にクロック信号ＣＬＫ１が与えられる。ここで、上述のことを考慮すると、図９に示す構成において、フリップフロップＦＦ（０）は、クロック信号ＣＬＫ１の論理値が０から１に変化する毎に、ＯＵＴ＿０の値を反転させる。また、フリップフロップＦＦ（１）は、ＯＵＴ＿０の論理値が１から０に変化する毎に、ＯＵＴ＿１の値を反転させる。さらに、フリップフロップＦＦ（２）は、ＯＵＴ＿１の論理値が１から０に変化する毎に、ＯＵＴ＿２の値を反転させる。さらにまた、フリップフロップＦＦ（３）は、ＯＵＴ＿２の論理値が１から０に変化する毎に、ＯＵＴ＿３の値を反転させる。なお、通常動作期間中、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２は図１２に示すように変化する。以上より、第１カウンタ１１１１においては、ＯＵＴ＿１～ＯＵＴ＿４は、スタートパルス信号ＧＳＰのパルスの発生後、クロック信号ＣＬＫ１に基づいて図１３に示すように変化する。また、図１２から把握されるように、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは位相が１８０度ずれている。従って、第２カウンタ１１１２においては、ＯＵＴ＿１～ＯＵＴ＿４の値は、スタートパルス信号ＧＳＰのパルスの発生後、クロック信号ＣＬＫ２に基づいて図１４に示すように変化する。

　図１３および図１４から把握されるように、スタートパルス信号ＧＳＰのパルスの発生後、最初にクロック信号ＣＬＫ１が立ち上がった時点には、書き込みラインカウンタ１１１から出力されるカウント値ＣｎｔＷＬは０になる。その後、クロック信号ＣＬＫ１またはクロック信号ＣＬＫ２のいずれかが立ち上がる毎に、カウント値ＣｎｔＷＬは１ずつ増加する。なお、Ｄ型フリップフロップＦＦ（０）～ＦＦ（３）はクリア信号ＣＬＲに基づいて初期化される。換言すれば、書き込みラインカウンタ１１１から出力されるカウント値ＣｎｔＷＬは、クリア信号ＣＬＲに基づいて０にされる。

　図７に関し、補償対象ラインアドレス格納メモリ１１２には、次に駆動電流の測定が行われるべき行（補償対象行）を示すアドレス（以下、「補償対象ラインアドレス」という。）Ａｄｄｒが格納されている。補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒは、ステータスマシーン１１５から出力される書き換え信号ＷＥによって書き換えられる。なお、本明細書においては、補償対象行が何行目であるかを表す数値が補償対象ラインアドレスＡｄｄｒに定められるものとして説明する。例えば、５行目が補償対象行であれば補償対象ラインアドレスは５となる。

　マッチング回路１１３は、書き込みラインカウンタ１１１から出力されるカウント値ＣｎｔＷＬと補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒとが一致しているか否かを判定し、その判定結果を示すマッチング信号ＭＳを出力する。なお、カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとは同じビット数で表される。本実施形態においては、カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致していればマッチング信号ＭＳはハイレベルとされ、両者が一致していなければマッチング信号ＭＳはローレベルとされる。マッチング回路１１３から出力されたマッチング信号ＭＳは、ステータスマシーン１１５とマッチングカウンタ１１４とに与えられる。

　図１５は、本実施形態におけるマッチング回路１１３の構成を示す論理回路図である。このマッチング回路１１３は、４個のＥＸＯＲ回路（排他的論理和回路）７１（１）～７１（４）と４個のインバータ（論理否定回路）７２（１）～７２（４）と１個のＡＮＤ回路（論理積回路）７３とによって構成されている。ＥＸＯＲ回路７１（１）～７１（４）とインバータ７２（１）～７２（４）とは１対１で対応している。各ＥＸＯＲ回路７１の一方の入力端子には、補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒを示す４ビットのデータのうちの１ビットのデータが第１入力データＩＮ（ａ）として与えられる。各ＥＸＯＲ回路７１の他方の入力端子には、書き込みラインカウンタ１１１から出力される４ビットのデータ（カウント値ＣｎｔＷＬ）のうちの１ビットのデータが第２入力データＩＮ（ｂ）として与えられる。各ＥＸＯＲ回路７１は、第１入力データＩＮ（ａ）の論理値と第２入力データＩＮ（ｂ）の論理値との排他的論理和を示す値を第１出力データＯＵＴ（ｃ）として出力する。各インバータ７２の入力端子には、対応するＥＸＯＲ回路７１から出力された第１出力データＯＵＴ（ｃ）が与えられる。各インバータ７２は、第１出力データＯＵＴ（ｃ）の論理値を反転させた値（すなわち、第１出力データＯＵＴ（ｃ）の論理値の論理否定を示す値）を第２出力データＯＵＴ（ｄ）として出力する。ＡＮＤ回路７３は、インバータ７２（１）～７２（４）から出力される４つの第２出力データＯＵＴ（ｄ）の論理積を示す値をマッチング信号ＭＳとして出力する。なお、ここでは４ビットのデータを比較する例を挙げているが、実際には例えば１０ビットのデータを比較するためにＥＸＯＲ回路７１およびインバータ７２は１０個ずつ設けられる。すなわち、書き込み制御線Ｇ１＿ＷＬの本数が多くなるにつれて、ＥＸＯＲ回路７１およびインバータ７２の数を多くすれば良い。

　なお、ＡＮＤ回路７３に入力されるデータの数が多くなる場合には、例えば図１６に示すように、１個のＡＮＤ回路７３に代えて、複数のインバータ７２から出力される第２出力データＯＵＴ（ｄ）の論理積を示す値を出力する複数のＡＮＤ回路７３１と、それら複数のＡＮＤ回路７３１から出力される値の論理積を示す値を出力する１個のＡＮＤ回路７３２とを設ける構成にしても良い。

　図１７は、図１５に示したマッチング回路１１３の１ビット分の構成に着目したときの真理値表を示す図である。「第１入力データＩＮ（ａ）の値が０、かつ、第２入力データＩＮ（ｂ）の値が０」であれば、第１出力データＯＵＴ（ｃ）の値は０となり、第２出力データＯＵＴ（ｄ）の値は１となる。「第１入力データＩＮ（ａ）の値が１、かつ、第２入力データＩＮ（ｂ）の値が０」であれば、第１出力データＯＵＴ（ｃ）の値は１となり、第２出力データＯＵＴ（ｄ）の値は０となる。「第１入力データＩＮ（ａ）の値が０、かつ、第２入力データＩＮ（ｂ）の値が１」であれば、第１出力データＯＵＴ（ｃ）の値は１となり、第２出力データＯＵＴ（ｄ）の値は０となる。「第１入力データＩＮ（ａ）の値が１、かつ、第２入力データＩＮ（ｂ）の値が１」であれば、第１出力データＯＵＴ（ｃ）の値は０となり、第２出力データＯＵＴ（ｄ）の値は１となる。

　例えば、補償対象ラインアドレス格納メモリ１１２に格納されている４ビットのデータ（補償対象ラインアドレスＡｄｄｒ）が「ａ１＝０，ａ２＝１，ａ３＝０，ａ４＝０」となっていて、かつ、書き込みラインカウンタ１１１から出力される４ビットのデータ（カウント値ＣｎｔＷＬ）が「ｂ１＝０，ｂ２＝１，ｂ３＝０，ｂ４＝０」となっていれば、ＥＸＯＲ回路７１（１）～７１（４）から出力される第１出力データＯＵＴ（ｃ）の値は全て０となり、インバータ７２（１）～７２（４）から出力される第２出力データＯＵＴ（ｄ）の値は全て１となる。その結果、マッチング信号ＭＳはハイレベルとなる。また、例えば、補償対象ラインアドレス格納メモリ１１２に格納されている４ビットのデータ（補償対象ラインアドレスＡｄｄｒ）が「ａ１＝０，ａ２＝１，ａ３＝０，ａ４＝１」となっていて、かつ、書き込みラインカウンタ１１１から出力される４ビットのデータ（カウント値ＣｎｔＷＬ）が「ｂ１＝０，ｂ２＝１，ｂ３＝０，ｂ４＝０」となっていれば、ＥＸＯＲ回路７１（１）～７１（３）から出力される第１出力データＯＵＴ（ｃ）の値は０となるが、ＥＸＯＲ回路７１（４）から出力される第１出力データＯＵＴ（ｃ）の値は１となる。これにより、インバータ７２（１）～７２（３）から出力される第２出力データＯＵＴ（ｄ）の値は１となり、インバータ７２（４）から出力される第２出力データＯＵＴ（ｄ）の値は０となる。その結果、マッチング信号ＭＳはローレベルとなる。以上のようにして、補償対象ラインアドレスＡｄｄｒとカウント値ＣｎｔＷＬとが一致していれば、マッチング回路１１３から出力されるマッチング信号ＭＳはハイレベルとなり、補償対象ラインアドレスＡｄｄｒとカウント値ＣｎｔＷＬとが一致していなければ、マッチング回路１１３から出力されるマッチング信号ＭＳはローレベルとなる。

　ところで、本実施形態においては、スタートパルス信号ＧＳＰのパルスの発生後、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて、書き込み制御線Ｇ１＿ＷＬが順次に選択状態となる。また、書き込みラインカウンタ１１１から出力されるカウント値ＣｎｔＷＬは、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて１ずつ増加する。従って、カウント値ＣｎｔＷＬは、選択状態とされるべき書き込み制御線Ｇ１＿ＷＬの行の値を表すことになる。例えば、或る時点ｔｘにクロック信号ＣＬＫ１が立ち上がってカウント値ＣｎｔＷＬが５０になったとすると、当該時点ｔｘから１水平走査期間、５０行目の書き込み制御線Ｇ１＿ＷＬ（５０）が選択状態となる。また、補償対象行を示す補償対象ラインアドレスＡｄｄｒが補償対象ラインアドレス格納メモリ１１２に格納されているので、カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点が、特性検出処理期間の開始時点となる。

　図７に関し、マッチングカウンタ１１４は、カウント値ＣｎｔＭを出力する。このカウント値ＣｎｔＭは、初期化された後（０にされた後）、マッチング信号ＭＳがローレベルからハイレベルに変化する毎に１ずつ加算される。また、マッチングカウンタ１１４からは、第１階調Ｐ１に基づいて駆動電流の測定が行われたのか第２階調Ｐ２に基づいて駆動電流の測定が行われたのかを識別するための階調ポジション指示信号ＰＳが出力される。なお、マッチングカウンタ１１４は、ステータスマシーンから出力されるクリア信号ＣＬＲ２に基づいて初期化される。

　ステータスマシーン１１５は、マッチング信号ＭＳに基づいて、制御信号Ｓ１，制御信号Ｓ２，およびモニタイネーブル信号Ｍｏｎｉ＿ＥＮを出力する。また、ステータスマシーン１１５は、書き込みラインカウンタ１１１を初期化するためのクリア信号ＣＬＲやマッチングカウンタ１１４を初期化するためのクリア信号ＣＬＲ２を出力する。さらに、ステータスマシーン１１５は、補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒを更新するための書き換え信号ＷＥを出力する。

　画像データ／ソース制御信号生成回路１１６は、ステータスマシーン１１５から与えられる制御信号Ｓ１に基づいて、ソース制御信号ＳＣＴＬとデータ信号ＤＡとを出力する。なお、制御信号Ｓ１には、例えば、補償処理（駆動トランジスタの特性のばらつきを補償するための一連の処理）の開始を指示する信号が含まれている。ゲート制御信号生成回路１１７は、ステータスマシーン１１５から与えられる制御信号Ｓ２に基づいて、書き込み制御信号ＧＣＴＬとモニタ制御信号ＭＣＴＬとを出力する。なお、制御信号Ｓ２には、例えば、クロック信号ＣＬＫ１～ＣＬＫ４のクロック動作を制御する信号やスタートパルス信号ＧＳＰ，ＭＳＰのパルスの出力を指示する信号が含まれている。

＜３．２　階調補正部＞
　階調補正部１３０は、補正データ算出／記憶部１２０に保持されている補正データＤＨ（オフセット値およびゲイン値）を読み出して、駆動制御部１１０から出力されたデータ信号ＤＡの補正を行う。そして、階調補正部１３０は、補正によって得られたデータ（画素回路５０に書き込まれるべきデータ電圧に相当するデータ）をデジタル映像信号ＤＶとして出力する。階調補正部１３０から出力されたデジタル映像信号ＤＶは、データ線駆動／電流測定回路２００に送られる。

＜３．３　補正データ算出／記憶部＞
　図１８は、表示制御回路１００内の補正データ算出／記憶部１２０の詳細な構成を示すブロック図である。図１８に示すように、補正データ算出／記憶部１２０には、ＡＤ変換器１２１と補正演算回路１２２と不揮発性メモリ１２３とバッファメモリ１２４とが含まれている。ＡＤ変換器１２１は、データ線駆動／電流測定回路２００から出力されたモニタ電圧Ｖｍｏ（アナログ電圧）をデジタル信号Ｄｍｏに変換する。補正演算回路１２２は、デジタル信号Ｄｍｏに基づいて、階調補正部１３０での補正に用いるための補正データ（オフセット値およびゲイン値）を求める。その際、ＡＤ変換器１２１から出力されているデジタル信号Ｄｍｏが第１階調Ｐ１に基づくデータであるのか第２階調Ｐ２に基づくデータであるのかを判断するために、マッチングカウンタ１１４から出力される階調ポジション信号ＰＳが参照される。補正演算回路１３２で求められた補正データＤＨは、不揮発性メモリ１２３に保持される。詳しくは、不揮発性メモリ１２３には、画素回路５０毎に、オフセット値とゲイン値とが保持される。階調補正部１３０でデータ信号ＤＡの補正が行われる際、不揮発性メモリ１２３から一時的にバッファメモリ１２４に読み出されている補正データＤＨが使用される。

＜４．書き込み制御線駆動回路の構成＞
　図１９は、本実施形態における書き込み制御線駆動回路３００の構成を示すブロック図である。この書き込み制御線駆動回路３００は、シフトレジスタ３を用いて実現されている。表示部５００内の各書き込み制御線Ｇ１＿ＷＬと１対１で対応するように、シフトレジスタ３の各段が設けられている。すなわち、本実施形態においては、書き込み制御線駆動回路３００には、１０８０段からなるシフトレジスタ３が含まれている。なお、図１９には、１０８０段のうちの（ｉ－１）段目から（ｉ＋１）段目までを構成する単位回路３０（ｉ－１）～３０（ｉ＋１）のみを示している。説明の便宜上、ｉは偶数であると仮定する。シフトレジスタ３の各段（各単位回路）には、クロック信号ＶＣＬＫを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、各段の内部状態を示す状態信号Ｑを出力するための出力端子とが設けられている。図９～図１１における符号Ｑと図１９における符号Ｑとは何ら関係がない。なお、本実施形態においては、シフトレジスタ３によって第１のシフトレジスタが実現され、単位回路３０によって第１の単位回路が実現されている。

　図１９に関し、シフトレジスタ３の各段（各単位回路）の入力端子に与えられる信号は次のようになっている。奇数段目については、クロック信号ＣＬＫ１がクロック信号ＶＣＬＫとして与えられ、偶数段目については、クロック信号ＣＬＫ２がクロック信号ＶＣＬＫとして与えられる。また、任意の段について、前段から出力される状態信号Ｑがセット信号Ｓとして与えられ、次段から出力される状態信号Ｑがリセット信号Ｒとして与えられる。但し、１段目（図１９では不図示）については、スタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。なお、ローレベル電源電圧ＶＳＳ（図１９では不図示）については、全ての単位回路３０に共通的に与えられる。シフトレジスタ３の各段からは状態信号Ｑが出力される。各段から出力される状態信号Ｑは、対応する書き込み制御線Ｇ１＿ＷＬへと出力されるとともに、リセット信号Ｒとして前段に与えられ、セット信号Ｓとして次段に与えられる。

　図２０は、書き込み制御線駆動回路３００を構成するシフトレジスタ３内の単位回路３０の構成（シフトレジスタ３の１段分の構成）を示す回路図である。図２０に示すように、単位回路３０は、４個のトランジスタＴ３１～Ｔ３４を備えている。また、単位回路３０は、ローレベル電源電圧ＶＳＳ用の入力端子のほか、３個の入力端子３１～３３および１個の出力端子３８を有している。ここで、セット信号Ｓを受け取る入力端子には符号３１を付し、リセット信号Ｒを受け取る入力端子には符号３２を付し、クロック信号ＶＣＬＫを受け取る入力端子には符号３３を付している。また、状態信号Ｑを出力する出力端子には符号３８を付している。トランジスタＴ３２のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＴ３２のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。トランジスタＴ３１のソース端子，トランジスタＴ３２のゲート端子，およびトランジスタＴ３４のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを以下「第１ノード」という。第１ノードには、符号Ｎ１を付す。

　トランジスタＴ３１については、ゲート端子およびドレイン端子は入力端子３１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。トランジスタＴ３２については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子３３に接続され、ソース端子は出力端子３８に接続されている。トランジスタＴ３３については、ゲート端子は入力端子３２に接続され、ドレイン端子は出力端子３８に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続され。トランジスタＴ３４については、ゲート端子は入力端子３２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続されている。

　次に、各構成要素のこの単位回路３０における機能について説明する。トランジスタＴ３１は、セット信号Ｓがハイレベルになると、第１ノードＮ１の電位をハイレベルに向けて変化させる。トランジスタＴ３２は、第１ノードＮ１の電位がハイレベルになると、クロック信号ＶＣＬＫの電位を出力端子３８に与える。トランジスタＴ３３は、リセット信号Ｒがハイレベルになると、出力端子３８の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。トランジスタＴ３４は、リセット信号Ｒがハイレベルになると、第１ノードＮ１の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。

　なお、単位回路３０に関し、本実施形態においては、出力端子３８によって第１出力端子が実現され、トランジスタＴ３１によって第１のトランジスタが実現され、トランジスタＴ３２によって第２のトランジスタが実現され、トランジスタＴ３３によって第３のトランジスタが実現され、トランジスタＴ３４によって第４のトランジスタが実現され、クロック信号ＶＣＬＫによって制御クロック信号が実現されている。

　図２０および図２１を参照しつつ、単位回路３０の基本的な動作について説明する。単位回路３０にクロック信号ＶＣＬＫとして与えられるクロック信号ＣＬＫ１，ＣＬＫ２の波形は図１２に示したとおりである（但し、特性検出処理期間を除く）。図２１に示すように、時点ｔ２０以前の期間には、第１ノードＮ１の電位および状態信号Ｑの電位（出力端子３８の電位）はローレベルとなっている。また、入力端子３３には、所定期間おきにハイレベルとなるクロック信号ＶＣＬＫが与えられている。なお、図２１に関し、実際の波形にはいくらかの遅延が生じるが、ここでは理想的な波形を示している。

　時点ｔ２０になると、入力端子３１にセット信号Ｓのパルスが与えられる。トランジスタＴ３１は図２０に示すようにダイオード接続となっているので、このセット信号ＳのパルスによってトランジスタＴ３１はオン状態となる。これにより、第１ノードＮ１の電位が上昇する。

　時点ｔ２１になると、クロック信号ＶＣＬＫがローレベルからハイレベルに変化する。このとき、リセット信号Ｒはローレベルとなっているので、トランジスタＴ３４はオフ状態となっている。従って、第１ノードＮ１はフローティング状態となる。上述したように、トランジスタＴ３２のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＴ３２のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。このため、ブートストラップ効果によって、第１ノードＮ１の電位は大きく上昇する。その結果、トランジスタＴ３２には大きな電圧が印加される。これにより、状態信号Ｑの電位（出力端子３８の電位）はクロック信号ＶＣＬＫのハイレベルの電位にまで上昇する。なお、時点ｔ２１～時点ｔ２２の期間中、リセット信号Ｒはローレベルとなっている。このため、トランジスタＴ３３はオフ状態で維持されるので、この期間中に状態信号Ｑの電位が低下することはない。

　時点ｔ２２になると、クロック信号ＶＣＬＫがハイレベルからローレベルに変化する。これにより、入力端子３３の電位の低下とともに状態信号Ｑの電位は低下し、更に寄生容量Ｃｇｄ，Ｃｇｓを介して第１ノードＮ１の電位も低下する。また、時点ｔ２２には、入力端子３２にリセット信号Ｒのパルスが与えられる。これにより、トランジスタＴ３３およびトランジスタＴ３４はオン状態となる。トランジスタＴ３３がオン状態になることによって状態信号Ｑの電位がローレベルにまで低下し、トランジスタＴ３４がオン状態になることによって第１ノードＮ１の電位がローレベルにまで低下する。

　上述のような単位回路３０の動作および図１９に示したシフトレジスタ３の構成を考慮すると、通常動作期間には次のような動作が行われることが把握される。シフトレジスタ３の１段目にセット信号Ｓとしてのスタートパルス信号ＧＳＰのパルスが与えられると、クロック信号ＣＫＬ１，ＣＬＫ２に基づいて、各段から出力される状態信号Ｑに含まれるシフトパルスが０段目から後続の段へと順次に転送される。また、各段から出力される状態信号Ｑは対応する書き込み制御線Ｇ１＿ＷＬへと出力される。従って、シフトパルスの転送に応じて、書き込み制御線Ｇ１＿ＷＬが１本ずつ順次に選択状態となる。このようにして、通常動作期間には、書き込み制御線Ｇ１＿ＷＬが１本ずつ順次に選択状態となる。

　なお、単位回路３０の構成は、図２０に示した構成（４個のトランジスタＴ３１～Ｔ３４を含む構成）には限定されない。一般的には、駆動性能の向上や信頼性の向上を図るため、単位回路３０には４個よりも多い数のトランジスタが含まれている。そのような場合にも、本発明を適用することができる。

＜５．モニタ制御線駆動回路の構成＞
　図２２は、本実施形態におけるモニタ制御線駆動回路４００の構成を示すブロック図である。このモニタ制御線駆動回路４００は、シフトレジスタ４を用いて実現されている。表示部５００内の各モニタ制御線Ｇ２＿Ｍｏｎｉと１対１で対応するように、シフトレジスタ４の各段が設けられている。すなわち、本実施形態においては、モニタ制御線駆動回路４００には、１０８０段からなるシフトレジスタ４が含まれている。なお、図２２には、１０８０段のうちの（ｉ－１）段目から（ｉ＋１）段目までを構成する単位回路４０（ｉ－１）～４０（ｉ＋１）のみを示している。シフトレジスタ４の各段（各単位回路）には、クロック信号ＶＣＬＫを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子と、出力信号Ｑ２を出力するための出力端子とが設けられている。なお、本実施形態においては、シフトレジスタ４によって第２のシフトレジスタが実現され、単位回路４０によって第２の単位回路が実現されている。

　図２２に関し、シフトレジスタ４の各段（各単位回路）の入力端子に与えられる信号は次のようになっている。奇数段目については、クロック信号ＣＬＫ３がクロック信号ＶＣＬＫとして与えられ、偶数段目については、クロック信号ＣＬＫ４がクロック信号ＶＣＬＫとして与えられる。また、任意の段について、前段から出力される状態信号Ｑがセット信号Ｓとして与えられ、次段から出力される状態信号Ｑがリセット信号Ｒとして与えられる。但し、１段目（図２２では不図示）については、スタートパルス信号ＭＳＰがセット信号Ｓとして与えられる。なお、ローレベル電源電圧ＶＳＳ（図２２では不図示）については、全ての単位回路４０に共通的に与えられる。また、全ての単位回路４０に共通的にモニタイネーブル信号Ｍｏｎｉ＿ＥＮ（図２２では不図示）が与えられる。シフトレジスタ４の各段からは状態信号Ｑおよび出力信号Ｑ２が出力される。各段から出力される状態信号Ｑは、リセット信号Ｒとして前段に与えられるとともに、セット信号Ｓとして次段に与えられる。各段から出力される出力信号Ｑ２は、対応するモニタ制御線Ｇ２＿Ｍｏｎｉへと出力される。なお、通常動作期間中、クロック信号ＣＬＫ３およびクロック信号ＣＬＫ４は図２３に示すように変化する。

　図２４は、モニタ制御線駆動回路４００を構成するシフトレジスタ４内の単位回路４０の構成（シフトレジスタ４の１段分の構成）を示す回路図である。図２４に示すように、単位回路４０は、５個のトランジスタＴ４１～Ｔ４４，Ｔ４９を備えている。また、単位回路４０は、ローレベル電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１～４４および２個の出力端子４８，４９を有している。図２４におけるトランジスタＴ４１～Ｔ４４，入力端子４１～４３，および出力端子４８は、それぞれ、図２０におけるトランジスタＴ３１～Ｔ３４，入力端子３１～３３，および出力端子３８に相当する。すなわち、単位回路４０は、次の点を除いて単位回路３０と同様の構成となっている。単位回路４０には、出力端子４８とは別の出力端子４９が設けられている。また、単位回路４０には、ドレイン端子が出力端子４８に接続され、ソース端子が出力端子４９に接続され、ゲート端子にモニタイネーブル信号Ｍｏｎｉ＿ＥＮが与えられるように構成されたトランジスタＴ４９が設けられている。なお、書き込み制御線駆動回路３００を構成するシフトレジスタ３内の単位回路３０と同様、この単位回路４０についても図２４に示す構成には限定されない。

　なお、単位回路４０に関し、本実施形態においては、出力端子４８によって第１出力端子が実現され、出力端子４９によって第２出力端子が実現され、トランジスタＴ４１によって第１のトランジスタが実現され、トランジスタＴ４２によって第２のトランジスタが実現され、トランジスタＴ４３によって第３のトランジスタが実現され、トランジスタＴ４４によって第４のトランジスタが実現され、トランジスタＴ４９によって出力制御トランジスタが実現され、クロック信号ＶＣＬＫによって制御クロック信号が実現されている。

　上述のように、出力端子４９およびトランジスタＴ４９が設けられている点を除いては、単位回路４０は、単位回路３０と同様の構成となっている。また、シフトレジスタ４には、図２３に示す波形のクロック信号ＣＬＫ３，ＣＬＫ４が与えられる。以上より、クロック信号ＣＬＫ３，ＣＬＫ４に基づいて、シフトレジスタ４の各段から出力される状態信号Ｑが順次にハイレベルとなる。ここで、任意の単位回路４０に着目したとき、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがローレベルになっていれば、トランジスタＴ４９はオフ状態となる。このとき、状態信号Ｑがハイレベルになっていても、出力信号Ｑ２はローレベルで維持される。このため、この単位回路４０に対応するモニタ制御線Ｇ２＿Ｍｏｎｉは選択状態とはならない。これに対して、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがハイレベルになっていれば、トランジスタＴ４９はオン状態となる。このとき、状態信号Ｑがハイレベルになっていれば、出力信号Ｑ２もハイレベルとなる。これにより、この単位回路４０に対応するモニタ制御線Ｇ２＿Ｍｏｎｉが選択状態となる。

　ここで、単位回路４０内のトランジスタＴ４９へのモニタイネーブル信号Ｍｏｎｉ＿ＥＮの与えられ方について、図２５を参照しつつ説明する。図２５に示すように、トランジスタＴ４９に与えられるモニタイネーブル信号Ｍｏｎｉ＿ＥＮは、遅延回路１１５１から出力される。この遅延回路１１５１は、表示制御回路１００の駆動制御部１１０内のステータスマシーン１１５に設けられている。書き込みラインカウンタ１１１から出力されるカウント値ＣｎｔＷＬと補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒとが一致すると、マッチング信号ＭＳがローレベルからハイレベルに変化する。遅延回路１１５１は、マッチング信号ＭＳの波形を１水平走査期間だけ遅延させる。これにより得られた信号がモニタイネーブル信号Ｍｏｎｉ＿ＥＮとして遅延回路１１５１から出力される。以上のようにして、マッチング信号ＭＳがローレベルからハイレベルに変化した時点から１水平走査期間後に、トランジスタＴ４９に与えられるモニタイネーブル信号Ｍｏｎｉ＿ＥＮがハイレベルとなる。

＜６．表示制御回路で行われる制御処理＞
　次に、書き込み制御線駆動回路３００およびモニタ制御線駆動回路４００に所望の動作をさせるために表示制御回路１００で行われる制御処理について説明する。各フレームにおいて、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがローレベルにされ、かつ、補償対象ラインアドレス格納メモリ１１２に補償対象行を示す補償対象ラインアドレスＡｄｄｒが設定され、かつ、書き込みラインカウンタ１１１が初期化された状態で、書き込み制御線駆動回路３００の動作開始を指示するスタートパルス信号ＧＳＰのパルスが出力される。また、スタートパルス信号ＧＳＰのパルスが出力されてから１水平走査期間後に、モニタ制御線駆動回路４００の動作開始を指示するスタートパルス信号ＭＳＰのパルスが出力される。スタートパルス信号ＧＳＰのパルスの出力後、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて、カウント値ＣｎｔＷＬが増加する。

　上述したように、マッチング回路１１３は、書き込みラインカウンタ１１１から出力されるカウント値ＣｎｔＷＬと補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒとが一致しているか否かを判定する。そして、カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致したとき、ステータスマシーン１１５に与えられるマッチング信号ＭＳがローレベルからハイレベルに変化する。このとき、ステータスマシーン１１５によって以下のような制御が行われる。なお、カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点は、特性検出処理期間の開始時点となる。
（ａ）クロック信号ＣＬＫ１，ＣＬＫ２に対する制御
　カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点の１水平走査期間後に、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２の双方がローレベルにされる。その後、電流測定期間を通じて、クロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作が停止状態にされる。電流測定期間の終了後、クロック信号ＣＬＫ１，ＣＬＫ２の状態が、電流測定期間開始直前の状態に戻される。
（ｂ）クロック信号ＣＬＫ３，ＣＬＫ４に対する制御
　カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点の１水平走査期間後に、クロック信号ＣＬＫ３およびクロック信号ＣＬＫ４の双方が通常と同様に変化させられる。その後、電流測定期間を通じて、クロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作が停止状態にされる。電流測定期間の終了後、クロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作が再開される。
（ｃ）モニタイネーブル信号Ｍｏｎｉ＿ＥＮに対する制御
　カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点の１水平走査期間後に、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがハイレベルにされる。その後、電流測定期間を通じて、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがハイレベルで維持される。電流測定期間の終了後、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがローレベルにされる。

　換言すれば、表示制御回路１００内の駆動制御部１１０によって、次のような制御処理が行われる。駆動制御部１１０は、電流測定期間の開始時点および終了時点には２つのクロック信号ＣＬＫ１，ＣＬＫ２のうち補償対象行に対応する単位回路３０に与えられるクロック信号の電位のみが変化するよう、かつ、電流測定期間を通じてクロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作が停止するよう、クロック信号ＣＬＫ１，ＣＬＫ２を制御する。また、駆動制御部１１０は、電流測定期間の開始時点にクロック信号ＣＬＫ３，ＣＬＫ４の電位が変化した後、電流測定期間を通じてクロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作が停止するよう、クロック信号ＣＬＫ３，ＣＬＫ４を制御する。さらに、駆動制御部１１０は、電流測定期間にのみモニタイネーブル信号Ｍｏｎｉ＿ＥＮをアクティブにする。

＜７．書き込み制御線駆動回路の動作＞
　表示制御回路１００での上述した制御処理の内容を踏まえつつ、特性検出処理期間近傍における書き込み制御線駆動回路３００の動作について説明する。図２６は、書き込み制御線駆動回路３００の動作を説明するためのタイミングチャートである。なお、ｎ行目が補償対象行に定められているものと仮定する。

　時点ｔ１になると、（ｎ－１）行目の書き込み制御線Ｇ１＿ＷＬ（ｎ－１）が選択状態となる。これにより、（ｎ－１）行目において、通常のデータ書き込みが行われる。また、（ｎ－１）行目の書き込み制御線Ｇ１＿ＷＬ（ｎ－１）が選択状態となることによって、シフトレジスタ３内のｎ段目の単位回路３０（ｎ）において、第１ノードＮ１（ｎ）の電位が上昇する。なお、時点ｔ２の直前の時点までは、補償対象ラインアドレスＡｄｄｒとカウント値ＣｎｔＷＬとは一致していない。

　時点ｔ２になると、クロック信号ＣＬＫ１が立ち上がる。これにより、ｎ段目の単位回路３０（ｎ）において、第１ノードＮ１（ｎ）の電位が更に上昇する。その結果、ｎ行目の書き込み制御線Ｇ１＿ＷＬ（ｎ）が選択状態となる。このとき、ｎ行目の各画素回路５０には、補償前データが書き込まれる。また、時点ｔ２には、ｎ行目の書き込み制御線Ｇ１＿ＷＬ（ｎ）が選択状態となることによって、シフトレジスタ３内の（ｎ＋１）段目の単位回路３０（ｎ＋１）において、第１ノードＮ１（ｎ＋１）の電位が上昇する。

　ところで、時点ｔ２には、クロック信号ＣＬＫ１が立ち上がることによって、補償対象ラインアドレスＡｄｄｒとカウント値ＣｎｔＷＬとが一致する。これにより、表示制御回路１００は、時点ｔ２から１水平走査期間後の時点ｔ３にクロック信号ＣＬＫ１を立ち下げ、その後、電流測定期間の終了時点（時点ｔ４）まで、クロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作を停止させる。すなわち、時点ｔ３～時点ｔ４の期間中、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２はローレベルで維持される。

　なお、時点ｔ３には、クロック信号ＣＬＫ１が立ち下がることに起因して、ｎ段目の単位回路３０（ｎ）において、第１ノードＮ１（ｎ）の電位が低下する。また、時点ｔ３には、クロック信号ＣＬＫ２が立ち上がらないので、（ｎ＋１）行目の書き込み制御線Ｇ１＿ＷＬ（ｎ＋１）は選択状態とはならない。このため、ｎ段目の単位回路３０（ｎ）にはハイレベルのリセット信号Ｒは入力されない。従って、時点ｔ３の直後の時点におけるｎ段目の単位回路３０（ｎ）内の第１ノードＮ１（ｎ）の電位は、時点ｔ２の直前の時点における電位にほぼ等しくなる。

　時点ｔ３～時点ｔ４の期間（電流測定期間）には、駆動トランジスタの特性を検出するための駆動電流の測定が行われる。この電流測定期間には、クロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作は停止している。従って、電流測定期間中、ｎ段目の単位回路３０（ｎ）内の第１ノードＮ１（ｎ）の電位は維持される。

　電流測定期間の終了時点である時点ｔ４になると、表示制御回路１００は、クロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作を再開させる。その際、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２のうち電流測定期間の開始時点（時点ｔ３）に立ち下げた方の信号（図２６に示す例ではクロック信号ＣＬＫ１）を立ち上げる。このようにして時点ｔ４にはクロック信号ＣＬＫ１が立ち上がるので、ｎ段目の単位回路３０（ｎ）において、第１ノードＮ１（ｎ）の電位が上昇する。その結果、ｎ行目の書き込み制御線Ｇ１＿ＷＬ（ｎ）が選択状態となる。このとき、ｎ行目の各画素回路５０には、補償後データが書き込まれる。

　時点ｔ５になると、クロック信号ＣＬＫ１が立ち下がり、クロック信号ＣＬＫ２が立ち上がる。この時点ｔ５以降の期間には、書き込み制御線Ｇ１＿ＷＬが１行ずつ選択状態となる。これにより、１行ずつ、通常のデータ書き込みが行われる。

＜８．モニタ制御線駆動回路の動作＞
　表示制御回路１００での上述した制御処理の内容を踏まえつつ、特性検出処理期間近傍におけるモニタ制御線駆動回路４００の動作について説明する。図２７は、モニタ制御線駆動回路４００の動作を説明するためのタイミングチャートである。なお、ここでもｎ行目が補償対象行に定められているものと仮定する。

　モニタ制御線駆動回路４００では、クロック信号ＣＬＫ３およびクロック信号ＣＬＫ４に基づいて、シフトレジスタ４内の各単位回路４０から出力される状態信号Ｑが１水平走査期間ずつ順次にハイレベルとなる。例えば、時点ｔ１～時点ｔ２の期間には、（ｎ－２）段目の単位回路４０（ｎ－２）から出力される状態信号Ｑ（ｎ－２）がハイレベルとなり、時点ｔ２～時点ｔ３の期間には、（ｎ－１）段目の単位回路４０（ｎ－１）から出力される状態信号Ｑ（ｎ－１）がハイレベルとなる。しかしながら、時点ｔ３の直前の時点以前の期間にはモニタイネーブル信号Ｍｏｎｉ＿ＥＮがローレベルとなっているので、（ｎ－２）行目のモニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ－２）や（ｎ－１）行目のモニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ－１）は選択状態とはならない。

　時点ｔ２になると、補償対象ラインアドレスＡｄｄｒとカウント値ＣｎｔＷＬとが一致する。これにより、表示制御回路１００は、時点ｔ２から１水平走査期間後の時点ｔ３に、モニタイネーブル信号Ｍｏｎｉ＿ＥＮをローレベルからハイレベルに変化させる。その結果、時点ｔ３には、全ての単位回路４０内のトランジスタＴ４９がオン状態となる。また、時点ｔ３には、ｎ段目の単位回路４０（ｎ）から出力される状態信号Ｑ（ｎ）がハイレベルとなる。以上より、ｎ段目の単位回路４０（ｎ）から出力される出力信号Ｑ２（ｎ）がハイレベルとなり、ｎ行目のモニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ）が選択状態となる。

　また、表示制御回路１００は、時点ｔ３にクロック信号ＣＬＫ３およびクロック信号ＣＬＫ４の値を変化させた後、電流測定期間（時点ｔ３～時点ｔ４の期間）を通じて、クロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作を停止させる。図２７に示す例では、時点ｔ３には、クロック信号ＣＬＫ３はローレベルからハイレベルへと変化し、クロック信号ＣＬＫ４はハイレベルからローレベルへと変化しているので、電流測定期間中、クロック信号ＣＬＫ３はハイレベルで維持され、クロック信号ＣＬＫ４はローレベルで維持される。このようにしてクロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作が停止するので、電流測定期間を通じて、ｎ行目のモニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ）は選択状態で維持される。

　電流測定期間の終了時点である時点ｔ４になると、表示制御回路１００は、モニタイネーブル信号Ｍｏｎｉ＿ＥＮをハイレベルからローレベルに変化させるとともに、クロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作を再開させる。時点ｔ４～時点ｔ５の期間には（ｎ＋１）段目の単位回路４０（ｎ＋１）から出力される状態信号Ｑ（ｎ＋１）がハイレベルとなるが、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがローレベルとなっているので、（ｎ＋１）行目のモニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ＋１）は選択状態とはならない。同様に、時点ｔ５以降の期間には、いずれのモニタ制御線Ｇ２＿Ｍｏｎｉも選択状態とはならない。

＜９．画素回路の動作＞
　書き込み制御線駆動回路３００およびモニタ制御線駆動回路４００についての上述した動作を踏まえつつ、補償対象行に含まれる画素回路５０の特性検出処理期間中における動作について説明する。図２８は、画素回路５０の動作を説明するためのタイミングチャートである。なお、ここでもｎ行目が補償対象行に定められているものと仮定する。

　時点ｔ２になると、書き込み制御線Ｇ１＿ＷＬ（ｎ）が選択状態となる。これにより、トランジスタＴ１がオン状態となる。このとき、データ線駆動回路２１０からデータ線ＤＬには、補償前データが供給されている。従って、図２９で符号７５で示す矢印のように、データ線ＤＬから画素回路５０内に電流が供給される。これにより、補償前データに基づいてコンデンサＣｓｔが充電され、トランジスタＴ２がオン状態となる。また、時点ｔ３以前の期間には、モニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ）は非選択状態となっているので、トランジスタＴ３はオフ状態で維持されている。以上より、時点ｔ２～時点ｔ３の期間（補償前データ書き込み期間）には、図２９で符号７６で示す矢印のように、トランジスタＴ２を介して有機ＥＬ素子ＯＬＥＤに駆動電流が供給される。これにより、駆動電流に応じた輝度で、有機ＥＬ素子ＯＬＥＤが発光する。なお、例えば、奇数フレームには第１階調Ｐ１に基づくデータが補償前データとされ、偶数フレームには第２階調Ｐ２に基づくデータが補償前データとされる。

　時点ｔ３になると、書き込み制御線Ｇ１＿ＷＬ（ｎ）が非選択状態となる。これにより、トランジスタＴ１はオフ状態となる。また、時点ｔ３には、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがハイレベルとなるので、シフトレジスタ４のｎ段目の単位回路４０（ｎ）から出力される出力信号Ｑ２（ｎ）に基づいてモニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ）が選択状態となる。これにより、トランジスタＴ３がオン状態となる。その結果、図３０で符号７７で示す矢印のように、トランジスタＴ３を介して駆動電流がデータ線ＤＬに出力される。そして、電流測定回路２２０で、その駆動電流の測定が行われる。

　時点ｔ４になると、再度、書き込み制御線Ｇ１＿ＷＬ（ｎ）が選択状態となる。これにより、トランジスタＴ１がオン状態となる。また、時点ｔ４には、モニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ）が非選択状態となる。これにより、トランジスタＴ３がオフ状態となる。このとき、データ線駆動回路２１０からデータ線ＤＬには、補償後データが供給されている。従って、図２９で符号７５で示す矢印のように、データ線ＤＬから画素回路５０内に電流が供給される。これにより、補償後データに基づいてコンデンサＣｓｔが充電され、トランジスタＴ２がオン状態となる。以上より、時点ｔ４～時点ｔ５の期間（補償後データ書き込み期間）には、図２９で符号７６で示す矢印のように、トランジスタＴ２を介して有機ＥＬ素子ＯＬＥＤに駆動電流が供給される。これにより、駆動電流に応じた輝度で、有機ＥＬ素子ＯＬＥＤが発光する。

＜１０．具体的な動作例＞
　次に、図１を参照しつつ、４行目が補償対象行に定められていると仮定した場合の動作を説明する。なお、図１においては、時点ｔ１６～時点ｔ１９の期間が特性検出処理期間であり、時点ｔ１７～時点ｔ１８の期間が電流測定期間である。４行目が補償対象行であるので、補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒは４となっている。

　時点ｔ１１にスタートパルス信号ＧＳＰのパルスが発生し、時点ｔ１２にスタートパルス信号ＭＳＰのパルスが発生する。時点ｔ１２にクロック信号ＣＬＫ１が立ち上がった際にはカウント値ＣｎｔＷＬは０となり、時点ｔ１３にクロック信号ＣＬＫ２が立ち上がった際にはカウント値ＣｎｔＷＬは１となる。このように、時点ｔ１６になるまでは、補償対象ラインアドレスＡｄｄｒとカウント値ＣｎｔＷＬとは一致しない。従って、時点ｔ１６以前の期間には、１行ずつ通常のデータ書き込みが行われる。

　時点ｔ１６になってクロック信号ＣＬＫ１が立ち上がると、カウント値ＣｎｔＷＬは４となる。すなわち、時点ｔ１６には、補償対象ラインアドレスＡｄｄｒとカウント値ＣｎｔＷＬとが一致する。このとき、４行目の書き込み制御線Ｇ１＿ＷＬ（４）が選択状態となり、４行目の画素回路５０に補償前データが書き込まれる。

　時点ｔ１７には、クロック信号ＣＬＫ１がハイレベルからローレベルに変化する。これにより、４行目の書き込み制御線Ｇ１＿ＷＬ（４）は非選択状態となる。また、クロック信号ＣＬＫ３はローレベルからハイレベルに変化し、クロック信号ＣＬＫ４はハイレベルからローレベルに変化する。さらに、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがローレベルからハイレベルに変化し、４行目のモニタ制御線Ｇ２＿Ｍｏｎｉ（４）が選択状態となる。これにより、時点ｔ１７～時点ｔ１８の期間、駆動電流の測定が行われる。

　電流測定期間の終了時点である時点ｔ１８になると、クロック信号ＣＬＫ３はハイレベルからローレベルに変化し、クロック信号ＣＬＫ４はローレベルからハイレベルに変化する。また、モニタイネーブル信号Ｍｏｎｉ＿ＥＮがハイレベルからローレベルに変化し、４行目のモニタ制御線Ｇ２＿Ｍｏｎｉ（４）が非選択状態となる。さらに、時点ｔ１８には、クロック信号ＣＬＫ１がローレベルからハイレベルに変化する。これにより、４行目の書き込み制御線Ｇ１＿ＷＬ（４）が再び選択状態となる。このとき、４行目の画素回路５０には補償後データが書き込まれる。時点ｔ１９以降の期間には、１行ずつ通常のデータ書き込みが行われる。

＜１１．特性検出処理＞
　図３１は、特性検出処理（駆動トランジスタの特性を検出するための一連の処理）のための制御手順を示すフローチャートである。なお、書き込みラインカウンタ１１１およびマッチングカウンタ１１４は予め初期化され、補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒの値は補償対象行を示す値になっているものと仮定する。

　特性検出処理の開始後、クロック信号ＣＬＫ１またはクロック信号ＣＬＫ２のクロックパルスが発生する毎に、１本の書き込み制御線Ｇ１＿ＷＬが走査対象として選択される（ステップＳ１００）。そして、補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒと書き込みラインカウンタ１１１から出力されるカウント値ＣｎｔＷＬとが一致しているか否かの判定が行われる（ステップＳ１１０）。その結果、両者が一致していれば、処理はステップＳ１２０に進み、両者が一致していなければ、処理はステップＳ１１２に進む。ステップＳ１１２では、走査対象が最終行の書き込み制御線であるか否かの判定が行われる。その結果、走査対象が最終行の書き込み制御線であれば、処理はステップＳ１５０に進み、走査対象が最終行の書き込み制御線でなければ、処理はステップＳ１００に戻る。なお、処理がステップＳ１１２に進んだ際には、通常のデータ書き込みが行われる。

　ステップＳ１２０では、カウント値ＣｎｔＭに１が加算される。その後、カウント値ＣｎｔＭが１であるか２であるかの判定が行われる（ステップＳ１３０）。その結果、カウント値ＣｎｔＭが１であれば、処理はステップＳ１３２に進み、カウント値ＣｎｔＭが２であれば、処理はステップＳ１３４に進む。ステップＳ１３２では、第１階調Ｐ１に基づく駆動電流の測定が行われる。ステップＳ１３４では、第２階調Ｐ２に基づく駆動電流の測定が行われる。

　ステップＳ１３２またはステップＳ１３４の終了後、走査対象が最終行の書き込み制御線であるか否かの判定が行われる（ステップＳ１４０）。その結果、走査対象が最終行の書き込み制御線であれば、処理はステップＳ１５０に進み、走査対象が最終行の書き込み制御線でなければ、処理はステップＳ１００に戻る。

　ステップＳ１５０では、カウント値ＣｎｔＷＬが初期化される。その後、「カウント値ＣｎｔＭが１であって、かつ、補償対象ラインアドレスＡｄｄｒの値が最終行を示す値ＷＬ＿Ｍａｘ以下である」という条件を満たしているか否かの判定が行われる（ステップＳ１６０）。その結果、当該条件を満たしていれば、処理はステップＳ１６２に進み、当該条件を満たしていなければ、処理はステップＳ１６４に進む。

　ステップＳ１６２では、補償対象ラインアドレス格納メモリ１１２内の補償対象ラインアドレスＡｄｄｒに同じ値が代入される。なお、このステップＳ１６２は必ずしも設けられる必要はない。ステップＳ１６４では、「カウント値ＣｎｔＭが２であって、かつ、補償対象ラインアドレスＡｄｄｒの値が最終行を示す値ＷＬ＿Ｍａｘ以下である」という条件を満たしているか否かの判定が行われる。その結果、当該条件を満たしていれば、処理はステップＳ１６６に進み、当該条件を満たしていなければ、処理はステップＳ１７０に進む。ステップＳ１６６では、補償対象ラインアドレスＡｄｄｒに１が加算される。ステップＳ１６８では、カウント値ＣｎｔＭが初期化される。

　ステップＳ１７０では、「補償対象ラインアドレスＡｄｄｒの値が、最終行を示す値ＷＬ＿Ｍａｘに１を加算することによって得られる値に等しい」という条件を満たしているか否かの判定が行われる。その結果、当該条件を満たしていれば、処理はステップＳ１８０に進み、当該条件を満たしていなければ、処理はステップＳ１００に戻る。ステップＳ１８０では、補償対象ラインアドレスＡｄｄｒが初期化される。以上のようにして、表示部５００内の全ての駆動トランジスタに対する１回の特性検出処理が終了する。

＜１２．補償処理＞
　図３２は、１つの画素（ｉ行ｊ列の画素）に着目したときの補償処理（駆動トランジスタの特性のばらつきを補償するための一連の処理）の手順を説明するためのフローチャートである。まず、上述したように、特性検出処理期間に駆動電流の測定が行われる（ステップＳ２００）。駆動電流の測定は、２種類の階調（第１階調Ｐ１および第２階調Ｐ２：Ｐ２＞Ｐ１）に基づいて行われる。本実施形態では、連続する２フレームにおいて、１フレーム目に第１階調Ｐ１に基づく駆動電流の測定が行われ、２フレーム目に第２階調Ｐ２に基づく駆動電流の測定が行われる。より詳しくは、１フレーム目には、次式（１）で算出される第１測定用階調電圧Ｖｍ_P1を画素回路５０に書き込んだことによって得られる駆動電流の測定が行われ、２フレーム目には、次式（２）で算出される第２測定用階調電圧Ｖｍ_P2を画素回路５０に書き込んだことによって得られる駆動電流の測定が行われる。

ここで、Ｖｃｗは、最小階調に対応する階調電圧と最大階調に対応する階調電圧との差（すなわち、階調電圧の範囲）である。Ｖｎ（Ｐ１）は、第１階調Ｐ１を０～１の範囲の値に正規化した値であり、Ｖｎ（Ｐ２）は、第２階調Ｐ２を０～１の範囲の値に正規化した値である。Ｂ（ｉ，ｊ）は、次式（３）で算出されるｉ行ｊ列の画素についての正規化係数である。Ｖｔｈ（ｉ，ｊ）は、ｉ行ｊ列の画素についてのオフセット値（このオフセット値は、駆動トランジスタの閾値電圧に相当する）である。

ここで、β０は全画素のゲイン値の平均値であり、βはｉ行ｊ列の画素についてのゲイン値である。

　２種類の階調に基づく駆動電流の測定が行われた後、測定値に基づいて、オフセット値Ｖｔｈおよびゲイン値βの算出が行われる（ステップＳ２１０）。このステップＳ２１０の処理は、補正演算回路１２２（図１８参照）で行われる。オフセット値Ｖｔｈおよびゲイン値βの算出の際、トランジスタのドレイン－ソース間電流（駆動電流）Ｉｄｓとゲート－ソース間電圧Ｖｇｓとの関係を示す次式（４）が用いられる。

具体的には、第１階調Ｐ１に基づく測定結果を上式（４）に代入した式と第２階調Ｐ２に基づく測定結果を上式（４）に代入した式との連立方程式から、次式（５）に示すオフセット値と、次式（６）に示すゲイン値とが得られる。

ここで、ＩＯ_P1は、第１階調Ｐ１に基づく測定結果としての駆動電流であり、ＩＯ_P2は、第２階調Ｐ２に基づく測定結果としての駆動電流である。

　以上のようにして算出されたオフセット値Ｖｔｈおよびゲイン値βを用いて、補正データ算出／記憶部１２０内の不揮発性メモリ１２３（図１８参照）に保持されている補正データが更新される。なお、ステップＳ２１０の処理が高速で行われるよう、ステップＳ２００で得られた測定値のデータはＳＲＡＭ（スタティックランダムアクセスメモリ）やＤＲＡＭ（ダイナミックランダムアクセスメモリ）などの高速アクセスが可能なメモリに一時的に格納される。

　次に、ｉ行ｊ列の画素回路５０に電圧を書き込む際に、オフセット値Ｖｔｈおよびゲイン値βを用いて次式（７）によって階調電圧が算出される（ステップＳ２２０）。このステップＳ２２０の処理は、階調補正部１３０（図２参照）で行われる。

ここで、Ｖｎ_(P)は、ｉ行ｊ列の画素における表示階調を０～１の範囲の値に正規化した値である。

　その後、ステップＳ２２０で算出された階調電圧が、ｉ行ｊ列の画素回路５０に書き込まれる（ステップＳ２３０）。以上のような補償処理が全ての画素に対して行われることにより、駆動トランジスタの特性のばらつきが補償される。

　図３３は、階調－電流特性を示す図である。図３３には、目標特性として、γ＝２．２の特性が示されている。駆動トランジスタに劣化が生じているとき、第１階調Ｐ１に基づく書き込みが行われた際に得られる駆動電流ＩＯ_P1は、第１階調Ｐ１に対応する目標電流とは一致せず、第２階調Ｐ２に基づく書き込みが行われた際に得られる駆動電流ＩＯ_P2は、第２階調Ｐ２に対応する目標電流とは一致しない。しかしながら、本実施形態においては、駆動電流ＩＯ_P1，ＩＯ_P2に基づいて上述した方法でオフセット値Ｖｔｈおよびゲイン値βが算出される。そして、それらオフセット値Ｖｔｈおよびゲイン値βを用いて、各階調に対応する階調電圧が補正される。これにより、任意の階調に関し、画素回路５０に階調電圧が書き込まれた際に得られる駆動電流が目標電流にほぼ一致する。従って、表示画面内の輝度むらの発生が抑制され、高画質表示が行われる。

＜１３．効果＞
　本実施形態によれば、書き込み制御線駆動回路３００の動作を制御するクロック信号ＣＬＫ１，ＣＬＫ２に基づいて得られるカウント値ＣｎｔＷＬ（走査対象行を表すカウント値ＣｎｔＷＬ）と補償対象行を表す補償対象ラインアドレスＡｄｄｒとが一致するか否かを判定するマッチング回路１１３が表示制御回路１００内に設けられている。そして、カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致すれば、表示制御回路１００は、両者が一致した時点の１水平走査期間後から所定の期間（電流測定期間）、クロック信号ＣＬＫ１，ＣＬＫ２のクロック動作を停止させる。また、表示制御回路１００は、電流測定期間の前後に同じクロック信号のパルスが発生するように、クロック信号ＣＬＫ１，ＣＬＫ２のクロック動作を制御する。これにより、特性検出処理期間に、補償対象行の書き込み制御線Ｇ１＿ＷＬ（ｎ）が２回選択状態となる。また、モニタ制御線駆動回路４００を構成するシフトレジスタ４内の単位回路４０には、他の段の動作を制御するための状態信号Ｑを出力する出力端子４８とモニタ制御線Ｇ２＿Ｍｏｎｉに接続された出力端子４９とが設けられ、出力端子４８と出力端子４９との間には、表示制御回路１００から与えられるモニタイネーブル信号Ｍｏｎｉ＿ＥＮによってオン／オフが制御されるトランジスタＴ４９が設けられている。そして、カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致すれば、表示制御回路１００は、両者が一致した時点の１水平走査期間後から所定の期間（電流測定期間）だけモニタイネーブル信号Ｍｏｎｉ＿ＥＮをハイレベルにするとともに、電流測定期間にはクロック信号ＣＬＫ３，ＣＬＫ４のクロック動作を停止させる。これにより、各フレームにおいて、特性検出処理期間中の電流測定期間に補償対象行のモニタ制御線Ｇ２＿Ｍｏｎｉ（ｎ）が選択状態となり、それ以外の期間には全てのモニタ制御線Ｇ２＿Ｍｏｎｉが非選択状態で維持される。以上のように書き込み制御線Ｇ１＿ＷＬおよびモニタ制御線Ｇ２＿Ｍｏｎｉが駆動されることにより、各フレームにおいて、駆動トランジスタの特性を検出するための駆動電流の測定が行われる。そして、駆動電流の測定値に基づいて補正データが求められ、当該補正データに基づいて階調電圧の補正が行われる。その結果、駆動トランジスタの特性のばらつきが補償される。ここで、上述の動作を実現するゲートドライバ回路（書き込み制御線駆動回路３００およびモニタ制御線駆動回路４００）内のシフトレジスタは、Ｎチャネル型のみのＴＦＴを用いて構成されている。以上より、本実施形態によれば、片チャネルのＴＦＴで形成されたゲートドライバ回路を採用している有機ＥＬ表示装置１において、駆動トランジスタの特性のばらつきを補償することが可能となる。

　本明細書で説明しているような複雑な動作を行うゲートドライバ回路は、一般的にはＣＭＯＳロジック回路で実現されている。このため、従来技術によれば、ゲートドライバ回路を構成するＴＦＴにポリシリコンＴＦＴ以外のＴＦＴが採用される場合には、上述のような複雑な動作を行うゲートドライバ回路をガラス基板上に形成することはできない。従って、ゲートドライバ回路をガラス基板上にＩＣチップの形態で実装する必要がある。この点、本実施形態によれば、Ｎチャネル型だけのＴＦＴを用いて構成されたゲートドライバ回路によって上述のような複雑な動作が実現されている。このため、ゲートドライバ回路をＩＣ化することなくガラス基板上に形成することができる。その結果、表示装置のコスト低減が実現される。

＜１４．変形例＞
　以下、上記実施形態の変形例について説明する。

＜１４．１　第１の変形例＞
　図３４は、上記実施形態の第１の変形例におけるマッチング回路１１３の構成を示す論理回路図である。本変形例においては、上記実施形態におけるインバータ７２（１）～７２（４）およびＡＮＤ回路７３（図１５参照）に代えて、ＮＯＲ回路（否定論理和回路）７４が設けられている。ＮＯＲ回路７４は、ＥＸＯＲ回路７１（１）～７１（４）から出力される４つの第１出力データＯＵＴ（ｃ）の否定論理和を示す値をマッチング信号ＭＳとして出力する。

　第１入力データＩＮ（ａ）の値と第２入力データＩＮ（ｂ）の値とが一致していれば、第１出力データＯＵＴ（ｃ）の値は０となる。第１入力データＩＮ（ａ）の値と第２入力データＩＮ（ｂ）の値とが一致していなければ、第１出力データＯＵＴ（ｃ）の値は１となる。従って、全てのＥＸＯＲ回路７１（１）～７１（４）において第１入力データＩＮ（ａ）の値と第２入力データＩＮ（ｂ）の値とが一致していれば、ＮＯＲ回路７４に入力される値が全て０となって、ＮＯＲ回路７４から出力される値が１となる。すなわち、書き込みラインカウンタ１１１から出力されるカウント値ＣｎｔＷＬと補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒとが一致していれば、マッチング信号ＭＳはハイレベルとなる。

　以上のように、マッチング回路１１３を図３４に示すような構成にすることもできる。なお、ＮＯＲ回路７４に入力されるデータの数が多くなる場合には、例えば図３５に示すように、１個のＮＯＲ回路７４に代えて、複数のＮＯＲ回路７４１と１個のＡＮＤ回路７４２とを設ける構成にしても良い。

＜１４．２　第２の変形例＞
　上記実施形態においては、図２５に示すように、遅延回路１１５１から出力されたモニタイネーブル信号Ｍｏｎｉ＿ＥＮがトランジスタＴ４９に与えられていた。この場合、トランジスタＴ４９には、モニタイネーブル信号Ｍｏｎｉ＿ＥＮとして、ロジック電源の電圧しか与えることができない。このため、トランジスタＴ４９に与えられる電圧のレベルが、モニタ制御線Ｇ２＿Ｍｏｎｉを選択状態にするために充分なレベルにまで達しないことがある。そこで、本変形例においては、図３６に示すように、遅延回路１１５１の後段にレベルシフタ回路１１８が設けられている。

　レベルシフタ回路１１８では、ロジック電圧が所望のレベルにまで昇圧される。これにより、トランジスタＴ４９に与えられる電圧のレベルを、モニタ制御線Ｇ２＿Ｍｏｎｉを選択状態にするのに充分なレベルにまで、確実に高めることが可能となる。なお、レベルシフタ回路１１８については、ＣＭＯＳ回路で実現されていても良い。

＜１５．その他＞
　本発明は、上述の実施形態および変形例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記実施形態においては有機ＥＬ表示装置を例に挙げて説明したが、電流で駆動される自発光型表示素子を備えた表示装置であれば、有機ＥＬ表示装置以外の表示装置にも本発明を適用することができる。また、上記実施形態においてはＮチャネル型だけのＴＦＴを用いてゲートドライバ回路が構成されている例を挙げて説明したが、Ｐチャネル型だけのＴＦＴを用いてゲートドライバ回路が構成されている場合にも本発明を適用することができる。

　１…有機ＥＬ表示装置
　３，４…シフトレジスタ
　６…有機ＥＬパネル
　３０，４０…（シフトレジスタ内の）単位回路
　５０…画素回路
　１００…表示制御回路
　１１０…駆動制御部
　１１１…書き込みラインカウンタ
　１１２…補償対象ラインアドレス格納メモリ
　１１３…マッチング回路
　１１４…マッチングカウンタ
　１１５…ステータスマシーン
　１１６…画像データ／ソース制御信号生成回路
　１１７…ゲート制御信号生成回路
　１２０…補正データ算出／記憶部
　１３０…階調補正部
　２００…データ線駆動／電流測定回路
　３００…書き込み制御線駆動回路
　４００…モニタ制御線駆動回路
　５００…表示部
　Ｔ１…入力トランジスタ
　Ｔ２…駆動トランジスタ
　Ｔ３…モニタ制御トランジスタ
　Ｃｓｔ…コンデンサ
　ＤＬ，ＤＬ（０）～ＤＬ（５９７８）…データ線
　Ｇ１＿ＷＬ，Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）…書き込み制御線
　Ｇ２＿Ｍｏｎｉ，Ｇ２＿Ｍｏｎｉ（０）～Ｇ２＿Ｍｏｎｉ（１０７９）…モニタ制御線
　ＣＬＫ１～ＣＬＫ４…クロック信号
　Ｍｏｎｉ＿ＥＮ…モニタイネーブル信号
　ＭＳ…マッチング信号
　Ａｄｄｒ…補償対象ラインアドレス
　ＣｎｔＷＬ…書き込みラインカウンタから出力されるカウント値

Claims

　電流によって輝度が制御される電気光学素子および前記電気光学素子に供給すべき電流を制御するための駆動トランジスタをそれぞれが含むマトリクス状に形成された複数の画素回路を有する表示装置であって、
　各行に対応するように設けられ、対応する行の画素回路にデータ電圧を書き込むか否かを制御するための複数の書き込み制御線と、
　各行に対応するように設けられ、対応する行の画素回路に含まれている駆動トランジスタに供給される駆動電流を測定するか否かを制御するための複数のモニタ制御線と、
　各列に対応するように設けられ、対応する列の画素回路に前記データ電圧を供給するための複数のデータ線と、
　前記複数の書き込み制御線と１対１で対応する複数の第１の単位回路からなり第１のクロック信号群に基づいて動作するシフトレジスタであって前記第１のクロック信号群に基づいて前記複数の第１の単位回路が順次にアクティブな状態となるように構成された第１のシフトレジスタを含み、アクティブな状態の第１の単位回路に対応する書き込み制御線を選択状態にする書き込み制御線駆動回路と、
　駆動電流を測定する対象となっている行である測定対象行に対応するモニタ制御線を選択状態にするためのモニタ制御線駆動回路と、
　前記複数のデータ線に前記データ電圧を印加するデータ線駆動回路と、
　前記複数の画素回路から供給される駆動電流を測定する電流測定回路と、
　前記書き込み制御線駆動回路，前記モニタ制御線駆動回路，前記データ線駆動回路，および前記電流測定回路の動作を制御する駆動制御部と、
　前記電流測定回路によって測定された駆動電流に基づいて、各画素回路の表示階調に対応する階調データを補正するための補正データを算出し、該補正データを保持する補正データ算出／記憶部と、
　前記補正データ算出／記憶部に保持されている補正データに基づいて前記階調データを補正することによって、各画素回路に書き込まれるべきデータ電圧を求める階調補正部と
を備え、
　前記複数の第１の単位回路は、Ｎチャネル型またはＰチャネル型のいずれか一方のみのトランジスタを用いて構成され、
　前記複数の第２の単位回路は、Ｎチャネル型またはＰチャネル型のうち前記複数の第１の単位回路を構成するトランジスタと同じ型のみのトランジスタを用いて構成され、
　前記モニタ制御線駆動回路は、前記複数のモニタ制御線と１対１で対応する複数の第２の単位回路からなり第２のクロック信号群とモニタ許可信号とに基づいて動作するシフトレジスタであって前記第２のクロック信号群に基づいて前記複数の第２の単位回路が順次にアクティブな状態となるように構成された第２のシフトレジスタを含み、前記モニタ許可信号がアクティブになっているときにアクティブな状態の第２の単位回路に対応するモニタ制御線を選択状態にし、
　１フレーム期間につき１つの行が前記測定対象行に定められ、
　前記駆動制御部は、
　　前記第１のクロック信号群のクロックパルスの数をカウントするクロックカウンタと、
　　前記測定対象行を示す測定対象アドレス値を保持する測定対象アドレス値記憶部と、
　　前記クロックカウンタの値と前記測定対象アドレス値とが一致しているか否かを判定する一致判定回路と
を含み、
　前記一致判定回路によって前記クロックカウンタの値と前記測定対象アドレス値とが一致したと判定された時点の１クロック期間後の時点から所定の期間が、前記電流測定回路による駆動電流の測定が行われる電流測定期間に定められ、
　前記駆動制御部は、
　　前記電流測定期間の開始時点および終了時点には前記第１のクロック信号群に含まれるクロック信号のうち前記測定対象行に対応する第１の単位回路に与えられるクロック信号の電位のみが変化するよう、かつ、前記電流測定期間を通じて前記第１のクロック信号群によるクロック動作が停止するよう、前記第１のクロック信号群を制御し、
　　前記電流測定期間の開始時点に前記第２のクロック信号群に含まれるクロック信号の電位が変化した後、前記電流測定期間を通じて前記第２のクロック信号群によるクロック動作が停止するよう、前記第２のクロック信号群を制御し、
　　前記電流測定期間にのみ前記モニタ許可信号をアクティブにすることを特徴とする、表示装置。
　各第２の単位回路は、
　　前段および後段に接続され、内部状態を示す状態信号を出力する第１出力端子と、
　　対応するモニタ制御線に接続された第２出力端子と、
　　制御端子に前記モニタ許可信号が与えられ、第１導通端子が前記第１出力端子に接続され、第２導通端子が前記第２出力端子に接続された出力制御トランジスタと
を含むことを特徴とする、請求項１に記載の表示装置。
　前記出力制御トランジスタの制御端子に与えられる前記モニタ許可信号の電圧レベルを変換するレベルシフタ回路を更に備えることを特徴とする、請求項２に記載の表示装置。
　前記電流測定回路では、第１階調に基づく駆動電流の測定と第２階調に基づく駆動電流の測定とが行われ、
　前記駆動制御部は、各フレーム期間において前記第１階調に基づく駆動電流の測定が行われているのか前記第２階調に基づく駆動電流の測定が行われているのかを識別するための階調識別カウンタを更に含み、
　前記補正データ算出／記憶部は、前記階調識別カウンタの値を参照しつつ、前記電流測定回路によって測定された２種類の駆動電流に基づいて前記補正データを算出することを特徴とする、請求項１に記載の表示装置。
　連続する２フレーム期間において、同じ行の画素回路について、前記第１階調に基づく駆動電流の測定と前記第２階調に基づく駆動電流の測定とが行われることを特徴とする、請求項４に記載の表示装置。
　前記クロックカウンタの値と前記測定対象アドレス値とは同じビット数で表され、
　前記一致判定回路は、
　　前記クロックカウンタの値と前記測定対象アドレス値との対応するビットどうしの排他的論理和を出力する複数の排他的論理和回路と、
　　前記複数の排他的論理和回路と１対１で対応するように設けられ、対応する排他的論理和回路の出力の論理否定を出力する複数の論理否定回路と、
　　前記複数の論理否定回路の出力の論理積を出力する論理積回路と
からなることを特徴とする、請求項１に記載の表示装置。
　前記クロックカウンタの値と前記測定対象アドレス値とは同じビット数で表され、
　前記一致判定回路は、
　　前記クロックカウンタの値と前記測定対象アドレス値との対応するビットどうしの排他的論理和を出力する複数の排他的論理和回路と、
　　前記複数の排他的論理和回路の出力の否定論理和を出力する否定論理和回路と
からなることを特徴とする、請求項１に記載の表示装置。
　各第１の単位回路および各第２の単位回路は、
　　第１ノードと、
　　内部状態を示す状態信号を出力する第１出力端子と、
　　前段から出力される状態信号が制御端子および第１導通端子に与えられ、前記第１ノードに第２導通端子が接続された第１のトランジスタと、
　　前記第１ノードに制御端子が接続され、制御クロック信号が第１導通端子に与えられ、前記第１出力端子に第２導通端子が接続された第２のトランジスタと、
　　後段から出力される状態信号が制御端子に与えられ、前記第１出力端子に第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第３のトランジスタと、
　　後段から出力される状態信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第４のトランジスタと
を含み、
　各第１の単位回路に含まれる第２のトランジスタの第１導通端子には、前記制御クロック信号として、前記第１のクロック信号群のうちの１つの信号が与えられ、
　各第２の単位回路に含まれる第２のトランジスタの第１導通端子には、前記制御クロック信号として、前記第２のクロック信号群のうちの１つの信号が与えられ、
　各第１の単位回路に含まれる第１出力端子は、対応する書き込み制御線に接続され、
　各第２の単位回路は、
　　対応するモニタ制御線に接続された第２出力端子と、
　　制御端子に前記モニタ許可信号が与えられ、第１導通端子が前記第１出力端子に接続され、第２導通端子が前記第２出力端子に接続された出力制御トランジスタと
を更に含むことを特徴とする、請求項１に記載の表示装置。
　前記複数の第１の単位回路および前記複数の第２の単位回路を構成するトランジスタは、酸化インジウムガリウム亜鉛を含む薄膜トランジスタであることを特徴とする、請求項１に記載の表示装置。
　電流によって輝度が制御される電気光学素子および前記電気光学素子に供給すべき電流を制御するための駆動トランジスタをそれぞれが含むマトリクス状に形成された複数の画素回路を有する表示装置の駆動方法であって、
　前記表示装置の駆動動作を制御する駆動制御ステップと、
　各画素回路に含まれている駆動トランジスタに供給される駆動電流を測定する電流測定ステップと、
　前記電流測定ステップで測定された駆動電流に基づいて、各画素回路の表示階調に対応する階調データを補正するための補正データを算出する補正データ算出ステップと、
　前記補正データ算出ステップで算出された補正データに基づいて前記階調データを補正することによって、各画素回路に書き込まれるべきデータ電圧を求める階調補正ステップと
を含み、
　前記表示装置は、
　　各行に対応するように設けられ、対応する行の画素回路に前記データ電圧を書き込むか否かを制御するための複数の書き込み制御線と、
　　各行に対応するように設けられ、対応する行の画素回路に含まれている駆動トランジスタに供給される駆動電流を測定するか否かを制御するための複数のモニタ制御線と、
　　各列に対応するように設けられ、対応する列の画素回路に前記データ電圧を供給するための複数のデータ線と、
　前記複数の書き込み制御線と１対１で対応する複数の第１の単位回路からなり第１のクロック信号群に基づいて動作するシフトレジスタであって前記第１のクロック信号群に基づいて前記複数の第１の単位回路が順次にアクティブな状態となるように構成された第１のシフトレジスタを含み、アクティブな状態の第１の単位回路に対応する書き込み制御線を選択状態にする書き込み制御線駆動回路と、
　駆動電流を測定する対象となっている行である測定対象行に対応するモニタ制御線を選択状態にするためのモニタ制御線駆動回路と
を備え、
　前記複数の第１の単位回路は、Ｎチャネル型またはＰチャネル型のいずれか一方のみのトランジスタを用いて構成され、
　前記複数の第２の単位回路は、Ｎチャネル型またはＰチャネル型のうち前記複数の第１の単位回路を構成するトランジスタと同じ型のみのトランジスタを用いて構成され、
　前記モニタ制御線駆動回路は、前記複数のモニタ制御線と１対１で対応する複数の第２の単位回路からなり第２のクロック信号群とモニタ許可信号とに基づいて動作するシフトレジスタであって前記第２のクロック信号群に基づいて前記複数の第２の単位回路が順次にアクティブな状態となるように構成された第２のシフトレジスタを含み、前記モニタ許可信号がアクティブになっているときにアクティブな状態の第２の単位回路に対応するモニタ制御線を選択状態にし、
　１フレーム期間につき１つの行が前記測定対象行に定められ、
　前記駆動制御ステップは、
　　前記第１のクロック信号群のクロックパルスの数をカウントするクロックパルスカウントステップと、
　　前記クロックパルスカウントステップでカウントされた値と前記測定対象行を示す測定対象アドレス値とが一致しているか否かを判定する一致判定ステップと
を含み、
　前記クロックパルスカウントステップでカウントされた値と前記測定対象アドレス値とが一致したと前記一致判定ステップにおいて判定された時点の１クロック期間後の時点から所定の期間が、前記電流測定ステップでの駆動電流の測定が行われる電流測定期間に定められ、
　前記駆動制御ステップでは、
　　前記電流測定期間の開始時点および終了時点には前記第１のクロック信号群に含まれるクロック信号のうち前記測定対象行に対応する第１の単位回路に与えられるクロック信号の電位のみが変化するよう、かつ、前記電流測定期間を通じて前記第１のクロック信号群によるクロック動作が停止するよう、前記第１のクロック信号群が制御され、
　　前記電流測定期間の開始時点に前記第２のクロック信号群に含まれるクロック信号の電位が変化した後、前記電流測定期間を通じて前記第２のクロック信号群によるクロック動作が停止するよう、前記第２のクロック信号群が制御され、
　　前記電流測定期間にのみ前記モニタ許可信号がアクティブにされることを特徴とする、駆動方法。