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WO2013183495A1 - 半導体装置およびその製造方法 - Google Patents

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WO2013183495A1
WO2013183495A1 PCT/JP2013/064783 JP2013064783W WO2013183495A1 WO 2013183495 A1 WO2013183495 A1 WO 2013183495A1 JP 2013064783 W JP2013064783 W JP 2013064783W WO 2013183495 A1 WO2013183495 A1 WO 2013183495A1
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WO
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layer
electrode
oxide
transparent electrode
substrate
Prior art date
Application number
PCT/JP2013/064783
Other languages
English (en)
French (fr)
Inventor
泰 高丸
宮本　忠芳
一篤 伊東
森　重恭
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US14/406,046 priority Critical patent/US9305939B2/en
Publication of WO2013183495A1 publication Critical patent/WO2013183495A1/ja

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H—ELECTRICITY
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    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
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    • H10D99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof, and more particularly to an active matrix substrate of a liquid crystal display device or an organic EL display device and a manufacturing method thereof.
  • the semiconductor device includes an active matrix substrate and a display device including the active matrix substrate.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • An active matrix substrate including TFTs as switching elements is called a TFT substrate.
  • amorphous silicon TFT amorphous silicon film as an active layer
  • polycrystalline silicon TFT amorphous silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film can be formed by a simpler process than the polycrystalline silicon film.
  • Patent Document 1 discloses a method of manufacturing a semiconductor device that can realize miniaturization of an oxide semiconductor TFT while maintaining good electrical characteristics.
  • the pixel aperture ratio refers to an area ratio of pixels occupying the display region (for example, a region that transmits light contributing to display in a transmissive liquid crystal display device), and is simply referred to as “aperture ratio” below.
  • a small-sized transmissive liquid crystal display device for mobile use has a small display area. Therefore, the area of each pixel is naturally small, and the aperture ratio is significantly reduced due to high definition. Moreover, when the aperture ratio of a liquid crystal display device for mobile use decreases, it is necessary to increase the luminance of the backlight in order to obtain a desired luminance, which causes a problem of increasing power consumption.
  • the area occupied by an element formed of an opaque material such as a TFT and an auxiliary capacitor provided for each pixel may be reduced, but the TFT and the auxiliary capacitor naturally have their functions.
  • the TFT can be reduced in size as compared with the case where an amorphous silicon TFT is used.
  • the auxiliary capacitor is a capacitor provided in parallel with the liquid crystal capacitor in order to hold a voltage applied to the liquid crystal layer of the pixel (electrically referred to as “liquid crystal capacitor”). In general, at least a part of the auxiliary capacitor is formed so as to overlap with the pixel.
  • a main object of the present invention is to provide a semiconductor device that can be manufactured by a simple process and can realize a display device with higher definition and a higher aperture ratio than the conventional one and a manufacturing method thereof. To do.
  • a semiconductor device includes a substrate, a source electrode, a drain electrode, and a first transparent electrode formed on the substrate, and an oxide layer electrically connected to the source electrode and the drain electrode.
  • the second transparent electrode formed so as to overlap at least part of the first transparent electrode, and the oxide layer and the first transparent electrode are formed of the same oxide film.
  • the second transparent electrode is electrically connected to the drain electrode.
  • the oxide layer includes a conductor region, and the second transparent electrode is electrically connected to the drain electrode via the conductor region.
  • the first transparent electrode is electrically connected to the drain electrode.
  • the first transparent electrode contains impurities at a higher concentration than the semiconductor region, and a portion of the insulating layer located on the first transparent electrode has an impurity at a higher concentration than other portions. Is included.
  • the above-described semiconductor device further includes a light shielding layer formed on the substrate, and the semiconductor region is formed on the light shielding layer.
  • the oxide film contains In, Ga, and Zn.
  • a method of manufacturing a semiconductor device includes a step (a) of preparing a substrate, a step (b) of forming a source electrode and a drain electrode on the substrate, A step (c) of forming an oxide semiconductor layer, a step (d) of forming an insulating layer on the oxide semiconductor layer, and the normal direction of the substrate on the insulating layer.
  • the oxide semiconductor layer includes a first oxide semiconductor layer formed on the source electrode and the drain electrode, and the first oxide semiconductor layer.
  • the step (f) includes a step (f2) of doping an impurity into a part of the first oxide semiconductor layer.
  • the above-described method for manufacturing a semiconductor device further includes a step (h) of forming a light shielding layer on the substrate between the step (a) and the step (b). In (b), a part of the oxide semiconductor layer is formed on the light shielding layer.
  • a semiconductor device and a method for manufacturing the same can be provided that can manufacture a display device with higher definition and higher aperture ratio than before without increasing the manufacturing cost.
  • (A) is a schematic plan view of the TFT substrate 100A in the embodiment of the present invention, and (b) is a schematic cross-sectional view of the TFT substrate 100A along the line A-A ′ of (a).
  • (A) is a schematic cross-sectional view of the TFT substrate 100A taken along the line BB ′ of FIG. 1 (a)
  • (b) is a TFT taken along the line CC ′ of FIG. 1 (a).
  • (A1) to (d1), (a2) to (d2), and (a3) to (d3) are schematic cross-sectional views for explaining a manufacturing method of the TFT substrate 100A.
  • (A1) to (d1), (a2) to (d2), and (a3) to (d3) are schematic cross-sectional views for explaining a manufacturing method of the TFT substrate 100A.
  • (A) is a schematic plan view of a TFT substrate 100B according to another embodiment of the present invention, and (b) is a schematic cross-sectional view of the TFT substrate 100B along the line AA ′ in (a). is there.
  • (A)-(f) is typical sectional drawing explaining the manufacturing method of TFT substrate 100B, respectively.
  • (A) is a schematic plan view of a TFT substrate 100C in still another embodiment of the present invention, and (b) is a schematic cross-sectional view of the TFT substrate 100C along the line AA ′ in (a). It is.
  • the semiconductor device of this embodiment includes a thin film transistor (oxide semiconductor TFT) having an active layer made of an oxide semiconductor.
  • the semiconductor device of this embodiment should just be provided with the oxide semiconductor TFT, and includes an active matrix substrate, various display apparatuses, an electronic device, etc. widely.
  • a semiconductor device will be described by taking an oxide semiconductor TFT used for a liquid crystal display device as an example.
  • the TFT substrate described below has a common part with the TFT substrate disclosed in the international application PCT / JP2013 / 051422, the international application PCT / JP2013 / 051415, and the international application PCT / JP2013 / 051417. Therefore, the entire disclosure of the international application PCT / JP2013 / 051422, the international application PCT / JP2013 / 051415, and the international application PCT / JP2013 / 051417 is incorporated herein by reference.
  • FIG. 1A is a schematic plan view of the TFT substrate 100A according to the present embodiment
  • FIG. 1B is a schematic cross-sectional view of the TFT substrate 100A along the line AA ′ in FIG. FIG.
  • the transparent electrode 13 shown in FIG. 1A is actually formed so as to overlap the source wiring 3 and the gate wiring 9 when viewed from the normal direction of the substrate 2, but it is easy to see the figure in the present application. Therefore, the transparent electrode 13 is drawn in a simplified manner.
  • 2A is a schematic cross-sectional view of the TFT substrate 100A along the line BB ′ of FIG. 1A
  • FIG. 2B is a line CC ′ of FIG. It is typical sectional drawing of TFT substrate 100A along.
  • the TFT substrate 100A has a substrate 2, a source electrode 3s, a drain electrode 3d, and a transparent electrode 7 formed on the substrate 2. Furthermore, the TFT substrate 100A is an oxide layer (sometimes referred to as an oxide semiconductor layer) 5 electrically connected to the source electrode 3s and the drain electrode 3d, and includes the oxide layer 5 including the semiconductor region 5s; And an insulating layer 8 formed on the oxide layer 5 and the transparent electrode 7. Further, the TFT substrate 100 ⁇ / b> A includes a gate electrode 9 a formed on the insulating layer 8 and a transparent electrode 13 formed so as to overlap at least a part of the transparent electrode 7 with the insulating layer 8 interposed therebetween. The oxide layer 5 and the transparent electrode 7 are formed from the same oxide film.
  • the TFT substrate 100A is a TFT substrate that is manufactured by a simple manufacturing method that will be described later, and that can realize a display device with higher definition and a higher aperture ratio than conventional ones.
  • the oxide layer 5 includes a semiconductor region 5s, a conductor region 5c, and a transparent electrode 7.
  • the conductor region 5c and the transparent electrode 7 have a smaller electrical resistance than the semiconductor region 5s (for example, the surface resistivity (sheet resistance) is 100 k ⁇ / sq or less, preferably 10 k ⁇ / sq or less).
  • the conductor region 5c and the transparent electrode 7 may contain impurities (for example, boron) at a higher concentration than the semiconductor region 5s.
  • the semiconductor region 5s is disposed so as to overlap the gate electrode 9a via the insulating layer 8, and functions as an active layer of the TFT.
  • the conductor region 5c and the transparent electrode 7 are disposed in contact with the semiconductor region 5s, and the transparent electrode 7 can function as, for example, a pixel electrode.
  • the semiconductor region 5s is formed in a self-aligned manner with respect to the gate electrode 9a. Therefore, the end portion of the semiconductor region 5s is substantially aligned with the end portion of the gate electrode 9a.
  • the source electrode 3s and the drain electrode 3d are provided in contact with the lower surface of the oxide layer 5.
  • the source electrode 3 s is electrically connected to the source wiring 3.
  • An insulating layer 8 is formed on the oxide layer 5, and a gate electrode 9 a is formed on the insulating layer 8 so as to overlap the semiconductor region 5 s of the oxide layer 5.
  • the gate electrode 9a is electrically connected to the gate wiring.
  • the insulating layer 8 functions as a gate insulating layer.
  • a protective layer 11 is formed on the gate electrode 9a, and a transparent electrode 13 is formed on the protective layer 11. At least a part of the transparent electrode 13 is formed so as to overlap the transparent electrode 7 with the protective layer 11 and the insulating layer 8 interposed therebetween when viewed from the normal direction of the substrate 2. Thereby, an auxiliary capacitance is formed at a portion where the two transparent electrodes 7 and 13 overlap. Since this auxiliary capacity is transparent (transmits visible light), the aperture ratio is not reduced. Therefore, the TFT substrate 100A can have a higher aperture ratio than a TFT substrate including a storage capacitor having an opaque electrode as in the related art. Further, since the aperture ratio is not lowered by the auxiliary capacitor, there is an advantage that the capacity value of the auxiliary capacitor (the area of the auxiliary capacitor) can be increased as necessary.
  • the transparent electrode 13 is preferably formed so as not to overlap with the oxide semiconductor TFT 10A when viewed from the normal direction of the substrate 2. It is possible to prevent the electric field from the transparent electrode 13 from affecting the oxide semiconductor TFT 10A.
  • the oxide layer 5 is partially reduced in resistance to form, for example, a transparent electrode 7 to be a pixel electrode, and a semiconductor region 5s to be an active layer of the TFT from a portion remaining as a semiconductor. Therefore, the manufacturing process can be simplified.
  • the transparent electrode 7 is electrically connected to the drain electrode 3d and functions as a pixel electrode. Part of the transparent electrode 7 is preferably on the drain electrode 3d.
  • the pixel electrode can be formed up to substantially the end of the drain electrode 3d, so that the TFT substrate 100A can have a high aperture ratio.
  • the TFT substrate 100 ⁇ / b> A further has a source terminal portion 51 and a gate terminal portion 52.
  • the source terminal portion 51 includes a source connection layer 3a that is electrically connected to the source wiring 3, and a transparent that is electrically connected to the source connection layer 3a. And a connection layer 13a.
  • the transparent connection layer 13a is not electrically connected to the transparent electrode 13.
  • the source connection layer 3 a is formed on the substrate 2, the insulating layer 8 is formed on the source connection layer 3 a, and the protective layer 11 is formed on the insulating layer 8.
  • a transparent connection layer 13a is formed on the protective layer 11, and the transparent connection layer 13a is electrically connected to the source connection layer 3a through a contact hole CH1 formed in the insulating layer 8 and the protective layer 11. .
  • the gate terminal portion 52 includes a gate connection layer 9b that is electrically connected to the gate wiring 9, and a transparent that is electrically connected to the gate connection layer 9b. And a connection layer 13b.
  • the transparent connection layer 13b is not electrically connected to the transparent electrode 13 and the transparent connection layer 13a.
  • the gate connection layer 9b is formed on the insulating layer 8, and the protective layer 11 is formed on the gate connection layer 9b.
  • a transparent connection layer 13b is formed on the protective layer 11, and the transparent connection layer 13b is electrically connected to the gate connection layer 9b through a contact hole CH2 formed in the protective layer 11.
  • the substrate 2 is typically a transparent substrate, for example, a glass substrate.
  • a plastic substrate can also be used.
  • the plastic substrate includes a substrate formed of a thermosetting resin or a thermoplastic resin, and a composite substrate of these resins and inorganic fibers (for example, glass fibers or glass fiber nonwoven fabrics).
  • the heat-resistant resin material include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic resin, and polyimide resin.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • acrylic resin acrylic resin
  • polyimide resin polyimide resin
  • the source electrode 3s, the drain electrode 3d, the source connection layer 3a, and the source wiring 3 have a laminated structure formed of, for example, Ti / Al / Ti.
  • the source electrode 3s, the drain electrode 3d, the source connection layer 3a, and the source wiring 3 may have a stacked structure formed of Mo / Al / Mo, and have a single-layer structure, a two-layer structure, or four or more layers. You may have a laminated structure. Further, it may be formed of an element selected from Al, Cr, Ta, Ti, Mo and W, or an alloy or metal nitride containing these elements as components.
  • the thicknesses of the source electrode 3s, the drain electrode 3d, the source connection layer 3a, and the source wiring 3 are, for example, 50 nm or more and 600 nm or less (about 350 nm in the present embodiment). Note that the source connection layer 3 a is electrically connected to the source wiring 3.
  • the oxide layer 5 is an In—Ga—Zn—O-based film containing In (indium), Ga (gallium), and Zn (zinc) at a ratio of 1: 1: 1.
  • the ratio of In, G, and Zn can be selected as appropriate.
  • In—Ga—Zn—O-based film other oxide films such as a Zn—O-based (ZnO) film, an In—Zn—O-based (IZO (registered trademark)) film, and a Zn—Ti—O-based film are used.
  • the oxide layer 5 is an amorphous ZnO film to which one or a plurality of impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element, Group 17 element, etc. are added.
  • a state, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added can be used.
  • An amorphous oxide film is preferably used as the oxide layer 5. This is because it can be manufactured at a low temperature and high mobility can be realized.
  • the thickness of the oxide layer 5 is, for example, about 30 nm to 100 nm (for example, about 50 nm).
  • the oxide layer 5 in the present embodiment has a high resistance portion functioning as a semiconductor and a low resistance portion having a lower electrical resistance than the high resistance portion.
  • the high resistance portion includes the semiconductor region 5s
  • the low resistance portion includes the conductor region 5c and the transparent electrode 7.
  • Such an oxide layer 5 can be formed by reducing the resistance of a part of the oxide semiconductor film.
  • the low resistance portion may contain p-type impurities (for example, B (boron)) or n-type impurities (for example, P (phosphorus)) at a higher concentration than the high resistance portion. is there.
  • the surface resistivity of the low resistance portion is, for example, 100 k ⁇ / sq or less, preferably 10 k ⁇ / sq or less.
  • the insulating layer 8 examples include SiO 2 (silicon oxide), SiN x (silicon nitride), SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y), Al A single layer or a laminate formed of 2 O 3 (aluminum oxide) or tantalum oxide (Ta 2 O 5 ) can be used.
  • the thickness of the insulating layer 8 is, for example, not less than about 50 nm and not more than 600 nm.
  • the insulating layer 8 is preferably formed using a rare gas such as Ar (argon).
  • the lower layer of the insulating layer 8 is made of SiO 2 and the upper layer of the insulating layer 8 is made of SiN x .
  • the thickness of the lower layer is, for example, about 50 nm, and the thickness of the upper layer is, for example, about 325 nm.
  • the gate electrode 9 a and the gate connection layer 9 b are electrically connected to the gate wiring 9.
  • the gate electrode 9a, the gate connection layer 9b, and the gate wiring 9 have, for example, a stacked structure in which an upper layer is a W (tungsten) layer and a lower layer is a TaN (tantalum nitride) layer.
  • the thickness of the upper layer is, for example, about 370 nm
  • the thickness of the lower layer is, for example, about 50 nm.
  • the gate electrode 9a and the gate wiring 9 may have a laminated structure formed of Mo (molybdenum) / Al (aluminum) / Mo, and have a single-layer structure, a two-layer structure, a four-layer structure or more.
  • the gate electrode 9a is made of an element selected from Cu (copper), Al, Cr (chromium), Ta (tantalum), Ti (titanium), Mo and W, or an alloy or metal nitride containing these elements as components. It may be formed from an object.
  • the thicknesses of the gate electrode 9a, the gate connection layer 9b, and the gate wiring 9 are, for example, about 50 nm to 600 nm (in the present embodiment, about 420 nm).
  • the oxide semiconductor TFT 10A includes a source electrode 3s and a drain electrode 3d, a part of the oxide layer 5 including the semiconductor region 5s, a part of the insulating layer 8, and a gate electrode 9a.
  • the oxide semiconductor TFT 10A is a so-called top gate type TFT.
  • Examples of the protective layer 11 include SiO 2 (silicon oxide), SiN x (silicon nitride), SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y), Al A single layer or a laminate formed of 2 O 3 (aluminum oxide) or tantalum oxide (Ta 2 O 5 ) can be used.
  • the thickness of the protective layer 11 is, for example, about 50 nm or more and 600 nm or less.
  • the protective layer 11 is made of, for example, SiO 2, and the thickness of the protective layer 11 is about 200 nm, for example.
  • the transparent electrode 13 is formed of a transparent conductive film such as ITO (IndiumITOTin Oxide) or IZO (Indium Zinc Oxide).
  • the thickness of the transparent electrode 13 is, for example, not less than 50 nm and not more than 600 nm (about 100 nm in this embodiment).
  • the TFT substrate 100A may have a light shielding layer 21 formed on the substrate 2 described later, and a buffer layer 23 formed between the light shielding layer 21, the source electrode 3s, and the drain electrode 3d.
  • the TFT substrate 100A is used in a liquid crystal display device such as an FFS (Fringe Field Switching) mode.
  • FFS Frringe Field Switching
  • the manufacturing method of the TFT substrate 100A includes the step (a) of preparing the substrate 2, the step (b) of forming the source electrode 3s and the drain electrode 3d on the substrate 2, the source electrode 3s and the drain
  • the process (f) which forms the transparent electrode 7 by doing, and the process (g) which forms the transparent electrode 13 which overlaps at least one part of the transparent electrode 7 through the insulating layer 8 are included.
  • the manufacturing method of the TFT substrate 100A further includes a step (h) of forming the light shielding layer 21 on the substrate 2 between the step (a) and the step (b). A part of the layer 5 may be formed on the light shielding layer 21.
  • the TFT substrate 100A can be manufactured by a simple method without increasing the number of manufacturing steps while suppressing variations in the electrical characteristics of the TFT 10A.
  • FIGS. 3 (a1) to (d1), (a2) to (d2) and (a3) to (d3) and FIGS. 4 (a1) to (d1), (a2) to (d2) and (a3) to (d3) ) are schematic cross-sectional views for explaining an example of a manufacturing method of the TFT substrate 100A.
  • FIGS. 3 (a1) to (d1) and FIGS. 4 (a1) to (d1) are schematic cross-sectional views corresponding to FIG. 1 (b), respectively.
  • FIGS. 3 (a2) to 3 (d2) and FIGS. 4 (a2) to 4 (d2) are schematic cross-sectional views corresponding to FIG. 2 (a), respectively.
  • FIGS. 3 (a3) to 3 (d3) and FIGS. 4 (a3) to 4 (d3) are schematic cross-sectional views corresponding to FIG. 2 (b), respectively.
  • 3 and 4 an example of a method for manufacturing the TFT substrate 100A having the light shielding layer 21 and the buffer layer 23 will be described.
  • a light shielding layer 21 is formed on the substrate 2.
  • the light shielding layer 21 is formed from a black resin by a known method, for example.
  • the thickness of the light shielding layer 21 is, for example, not less than about 50 nm and not more than about 500 nm.
  • the light shielding layer 21 is formed so as to overlap with a region to be a semiconductor region 5s of the oxide layer 5 described later. Therefore, the light shielding layer 21 is not formed in the region shown in FIGS. 3 (a2) and 3 (a3).
  • the light shielding layer 21 is formed as described above, it is possible to prevent light from being applied to the semiconductor region 5s of the oxide layer 5, and thus leakage current due to light of the oxide semiconductor TFT can be prevented.
  • a buffer layer 23 is formed on the light shielding layer 21 by a CVD (Chemical Vapor deposition) method.
  • the buffer layer 23 is made of, for example, SiO 2 , SiN x , SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y), Al 2 O 3 (aluminum oxide) or oxidized
  • a single layer or a stacked layer formed of tantalum (Ta 2 O 5 ) can be used.
  • the buffer layer 23 has a thickness of, for example, about 50 nm to 600 nm.
  • the buffer layer 23 has an upper layer made of, for example, SiO 2 and a lower layer made of, for example, SiN x . The thickness of the upper layer and the lower layer is, for example, about 100 nm.
  • a buffer layer 23 is formed on the substrate 2 in the regions shown in FIGS. 3 (a2) and 3 (a3).
  • a source electrode 3s and a drain electrode 3d are formed on the buffer layer.
  • the source connection layer 3 a is formed on the buffer layer 23.
  • the buffer layer 23 remains exposed.
  • the source electrode 3s, the drain electrode 3d, and the source connection layer 3a are obtained by forming a conductive film (not shown) by a sputtering method and patterning the conductive film by a known method.
  • the conductive film forming the source electrode 3s, the drain electrode 3d, and the source connection layer 3a has a laminated structure such as Ti / Al / Ti.
  • the thickness of the lower Ti layer is, for example, about 50 nm
  • the thickness of the Al layer is, for example, about 200 nm
  • the thickness of the upper Ti layer is, for example, about 100 nm.
  • an oxide semiconductor film (not illustrated) is formed by a sputtering method, and then the oxide semiconductor film is patterned by a known method to form an oxide semiconductor layer (oxide oxide).
  • Layer 5 is formed. A part of the oxide semiconductor layer 5 is formed on the source electrode 3 s and the drain electrode 3 d and is formed so as to overlap the light shielding layer 21 with the buffer layer 23 interposed therebetween.
  • the oxide semiconductor layer 5 is not formed in the region illustrated in FIGS. 3C2 and 3C3.
  • the thickness of the oxide semiconductor layer 5 is, for example, about 50 nm.
  • the insulating layer 8 is formed over the oxide semiconductor layer 5 by a CVD method or the like.
  • the insulating layer 8 can be formed of, for example, SiO 2 , SiN x , SiO x N y (silicon oxynitride, x> y), SiNxOy (silicon nitride oxide, x> y), Al 2 O 3 or Ta 2 O 5.
  • the insulating layer 8 is made of, for example, SiO 2 and has a thickness of about 400 nm, for example.
  • the insulating layer 8 is formed so as to cover the source connection layer 3a. Furthermore, the insulating layer 8 is formed on the buffer layer 23 as shown in FIG.
  • a gate electrode 9a is formed on the insulating layer 8 by sputtering or the like.
  • the gate electrode 9a is formed so as to overlap with a region to be the semiconductor region 5s of the oxide semiconductor layer 5 with the insulating layer 8 interposed therebetween.
  • a gate connection layer 9b is formed on the insulating layer 8 by sputtering or the like.
  • the insulating layer 8 remains exposed.
  • the gate electrode 9a and the gate connection layer 9b each have a laminated structure including, for example, Mo (molybdenum) / Al (aluminum) / Mo.
  • the thicknesses of the gate electrode 9a and the gate connection layer 9b are each about 420 nm, for example.
  • an impurity for example, boron (B)
  • B boron
  • the transparent electrode 7 and the conductor region 5c are formed by reducing a part of the oxide semiconductor layer 5 with impurities.
  • the conductor region 5c is formed on the source electrode 3s.
  • a part of the transparent electrode 7 is formed on the drain electrode 3d.
  • a region of the oxide semiconductor layer 5 that is not doped with impurities remains as a semiconductor region 5s. Impurity doping is performed in a self-aligned manner with respect to the gate electrode 9a.
  • the impurity doping is performed using a resist film formed by a photomask or the like as a mask, a shift occurs in the overlap between the resist film and the oxide semiconductor layer 5 due to misalignment or the like, resulting in a variation in channel length of the semiconductor region 5s, As a result, variation in threshold voltage of the oxide semiconductor TFT may occur.
  • the impurity doping is performed in a self-aligned manner with respect to the gate electrode 9a, for example, the channel length of the semiconductor region 5s can be suppressed, and thereby the threshold voltage of the oxide semiconductor TFT varies. Can be suppressed.
  • the impurities can be doped without using a photomask, the manufacturing cost is reduced.
  • the active layer (semiconductor region 5s) of the oxide semiconductor TFT and the transparent electrode 7 that can function as an electrode can be formed from one oxide semiconductor layer 5, the manufacturing process can be simplified and the manufacturing cost can be reduced. obtain.
  • the transparent electrode 7 and the conductor region 5c are formed by doping impurities, the transparent electrode 7 and the conductor region 5c contain impurities at a higher concentration than the semiconductor region 5s. Further, since the impurity is doped through the insulating layer 8, the portion of the insulating layer 8 located on the transparent electrode 7 contains impurities at a higher concentration than other portions.
  • a protective layer 11 is formed by a CVD method or the like so as to cover the gate electrode 9a.
  • the protective layer 11 is formed on the insulating layer 8. Further, as shown in FIG. 4C3, the protective layer 11 is formed so as to cover the gate connection layer 9b.
  • the protective layer 11 is made of, for example, SiO 2 and has a thickness of, for example, about 200 nm.
  • contact holes CH1 and CH2 exposing portions of the source connection layer 3a and the gate connection layer 9b are formed by a known method.
  • the contact hole CH1 is formed in the insulating layer 8 and the protective layer 11.
  • the contact hole CH2 is formed in the protective layer 11.
  • a transparent electrode 13 is formed on the protective layer 11 by sputtering.
  • the transparent electrode 13 is formed such that at least a part of the transparent electrode 13 overlaps the transparent electrode 7 when viewed from the normal direction of the substrate 2.
  • a transparent connection layer 13a that is electrically connected to the source connection layer 3a through the contact hole CH1 is also formed.
  • a transparent connection layer 13b that is electrically connected to the gate connection layer 9b through the contact hole CH2 is also formed.
  • the transparent connection layers 13a and 13b and the transparent electrode 13 are not electrically connected to each other.
  • the transparent electrode 13 and the transparent connection layers 13a and 13b are each formed of, for example, ITO and have a thickness of, for example, about 100 nm.
  • the TFT substrate 100A can be manufactured without increasing the number of manufacturing steps and the number of masks while suppressing variations in TFT characteristics.
  • FIG. 5A is a schematic plan view of the TFT substrate 100B
  • FIG. 5B is a schematic cross-sectional view of the TFT substrate 100B along the line A-A ′ of FIG.
  • the TFT substrate 100B also has a source terminal portion 51 and a gate terminal portion 52, which are omitted in FIG.
  • the same reference numerals are assigned to the components common to the TFT substrate 100A to avoid duplication of explanation.
  • the main difference between the TFT substrate 100B and the TFT substrate 100A is that the transparent electrode 7 is not electrically connected to the drain electrode 3d and the transparent electrode 13 is electrically connected to the drain electrode 3d. .
  • the TFT substrate 100B includes the oxide layer 5 formed on the source electrode 3s and the drain electrode 3d, and the transparent electrode 7 that is not electrically connected to the source electrode 3s and the drain electrode 3d.
  • the oxide layer 5 has two conductor regions 5c and a semiconductor region 5s located between the two conductor regions 5c. One of the two conductor regions 5c is formed on the source electrode 3s, and the other is formed on the drain electrode 3d.
  • the oxide layer 5 and the transparent electrode 7 are formed of the same oxide film (for example, an In—Ga—Zn—O-based film), but the oxide layer 5 and the transparent electrode 7 are not in contact with each other.
  • the transparent electrode 13 is electrically connected to the drain electrode 3d through a contact hole CH3 formed in the insulating layer 8 and the protective layer 11. Further, the transparent electrode 13 is in contact with the conductor region 5c formed on the drain electrode 3d in the oxide layer 5, and is not in contact with the drain electrode 3d. The transparent electrode 13 is electrically connected to the drain electrode 3d through a conductor region 5c formed on the drain electrode 3d.
  • the transparent electrode 13 functions as, for example, a pixel electrode, and the transparent electrode 7 functions as, for example, a common electrode.
  • the TFT substrate 100B having such a configuration has more liquid crystal display modes (for example, TN (Twisted Nematic) and VA (Vertical Alignment)) than the TFT substrate 100A in which the pixel electrode is closer to the substrate 2 than the common electrode. Mode).
  • the layout of the transparent electrode 13 is appropriately determined depending on the mode of the liquid crystal display device.
  • FIG. 6 a manufacturing method of the TFT substrate 100B having the light shielding layer 21 and the buffer layer 23 will be described, and a method of forming the source terminal portion 51 and the gate terminal portion 52 is the same as that of the TFT substrate 100A, and will be omitted.
  • FIG. 6A to FIG. 6F are schematic cross-sectional views for explaining an example of the manufacturing method of the TFT substrate 100B.
  • the light shielding layer 21, the buffer layer 23, the source electrode 3s, and the drain electrode 3d are formed on the substrate 2 by the above-described method (see FIGS. 3A1 and 3B1).
  • an oxide semiconductor film (not shown) is formed on the source electrode 3s and the drain electrode 3d by a sputtering method or the like, and is patterned by a known method to thereby form the source electrode 3s and the drain electrode.
  • An oxide semiconductor layer 5 formed over the electrode 3d and an oxide semiconductor layer 5 ′ that is not in contact with the oxide semiconductor layer 5 are formed.
  • part of the oxide semiconductor layer 5 overlaps with the light shielding layer 21.
  • the oxide semiconductor layer 5 ′ is not electrically connected to the source electrode 3 s and the drain electrode 3 d and the oxide semiconductor layer 5.
  • An opening region 5u is formed between the oxide semiconductor layer 5 and the oxide semiconductor layer 5 '.
  • the insulating layer 8 is formed on the oxide semiconductor layers 5 and 5 'by the method described above.
  • the opening region 5 u is covered with the insulating layer 8.
  • the gate electrode 9a is formed on the insulating layer 8 by the method described above.
  • the gate electrode 9 a overlaps with a region to be a channel region of the oxide semiconductor layer 5.
  • the oxide semiconductor layer 5 ′ and a part of the oxide semiconductor layer 5 are doped with an impurity (for example, boron (B)), and the oxide semiconductor
  • an impurity for example, boron (B)
  • the oxide semiconductor A transparent electrode 7 is formed from the layer 5 ′, and a conductor region 5 c is formed in a part of the oxide semiconductor layer 5.
  • a region of the oxide semiconductor layer 5 that is not doped with impurities remains as a semiconductor region 5s.
  • the conductor region 5c is formed, for example, on the drain electrode 3d or / and the source electrode 3s.
  • the semiconductor region 5s is a region that can include a channel region.
  • the protective layer 11 is formed on the gate electrode 9a by the method described above. Thereafter, a contact hole CH3 exposing a part of the conductor region 5c located on the drain electrode 3d is formed in the protective layer 11 and the insulating layer 8 by a known method.
  • the transparent electrode 13 is formed on the protective layer 11 by the method described above.
  • the transparent electrode 13 is in contact with the conductor region 5c in the contact hole CH3 and is electrically connected to the drain electrode 3d. That is, the transparent electrode 13 is electrically connected to the drain electrode 3d through the conductor region 5c.
  • the TFT substrate 100B is manufactured.
  • TFT substrate 100C according to still another embodiment of the present invention will be described with reference to FIG.
  • Constituent elements common to the TFT substrate 100A are denoted by the same reference numerals to avoid duplication of description.
  • FIG. 7A is a schematic plan view of the TFT substrate 100C
  • FIG. 7B is a schematic cross-sectional view of the TFT substrate 100C along the line A-A ′ of FIG. 7A.
  • the TFT substrate 100C also has a source terminal portion 51 and a gate terminal portion 52, which are omitted in FIG.
  • the TFT substrate 100C is different from the TFT substrate 100B in that the transparent electrode 13 is in contact with the drain electrode 3d in the contact hole CH3, and the transparent electrode 13 and the drain electrode 3d are electrically connected. Thereby, the reliability of the electrical connection between the transparent electrode 13 and the drain electrode 3d is improved.
  • the TFT substrate 100C may also include the light shielding layer 21 and the buffer layer 23 described above.
  • the manufacturing method of the TFT substrate 100C is the same as that of the TFT substrate 100B, description thereof is omitted.
  • a semiconductor device capable of manufacturing a display device having a higher definition and a higher aperture ratio than the conventional one without increasing the manufacturing cost is provided.
  • a semiconductor device having a small variation in electrical characteristics of the TFT and a method for manufacturing the semiconductor device are provided.
  • Embodiments of the present invention include a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image input
  • a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image input
  • EL organic electroluminescence
  • an imaging device such as an image sensor device
  • image input an image input
  • the present invention can be widely applied to devices including thin film transistors, such as electronic devices such as devices and fingerprint readers.
  • Source wiring 3a Source connection layer 3s Source electrode 3d Drain electrode 5 Oxide layer (oxide semiconductor layer) 5s Semiconductor region 5c Conductor region 7, 13 Transparent electrode 8 Insulating layer 9 Gate wiring 9a Gate electrode 11 Protective layer 100A, 100B, 100C TFT substrate

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

　半導体装置（１００Ａ）は、基板（２）の上に形成されたソース電極（３ｓ）、ドレイン電極（３ｄ）および第１透明電極（７）と、ソース電極およびドレイン電極と電気的に接続された酸化物層（５）であって、半導体領域（５ｓ）を含む酸化物層と、酸化物層および第１透明電極の上に形成された絶縁層（８）と、絶縁層の上に形成されたゲート電極（９ａ）と、絶縁層を介して第１透明電極の少なくとも一部と重なるように形成された第２透明電極（１３）とを有する。酸化物層および第１透明電極は、同一の酸化物膜から形成されている。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関し、特に、液晶表示装置や有機ＥＬ表示装置のアクティブマトリクス基板およびその製造方法に関する。ここで、半導体装置は、アクティブマトリクス基板やそれを備える表示装置を含む。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。スイッチング素子としてＴＦＴを備えるアクティブマトリクス基板はＴＦＴ基板と呼ばれる。
　ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成できる。
　特許文献１には、良好な電気特性を維持しつつ、酸化物半導体ＴＦＴの微細化を実現し得る半導体装置の製造方法が開示されている。
　一方、近年、液晶表示装置等の高精細化が進むに連れて、画素開口率の低下が問題となっている。なお、画素開口率とは、表示領域に占める画素（例えば、透過型液晶表示装置において、表示に寄与する光を透過する領域）の面積比率をいい、以下では、単に、「開口率」という。
　特に、モバイル用途の中小型の透過型液晶表示装置は、表示領域の面積が小さいので、当然に個々の画素の面積も小さく、高精細化による開口率の低下が顕著になる。また、モバイル用途の液晶表示装置の開口率が低下すると、所望の輝度を得るために、バックライトの輝度を増大させる必要があり、消費電力の増大を招くという問題も起こる。
　高い開口率を得るためには、画素毎に設けられるＴＦＴや補助容量などの不透明な材料で形成される素子の占める面積を小さくすればよいが、ＴＦＴや補助容量は、当然に、その機能を果たすために最低限必要なサイズがある。ＴＦＴとして酸化物半導体ＴＦＴを用いると、アモルファスシリコンＴＦＴを用いる場合よりも、ＴＦＴを小型化できるという利点が得られる。なお、補助容量は、画素の液晶層（電気的には、「液晶容量」と呼ばれる）に印加された電圧を保持するために、液晶容量に対して電気的に並列に設けられる容量であり、一般に、補助容量の少なくとも一部は画素と重なるように形成される。
特開２０１１－１９２９７４号公報
　しかしながら、高開口率化に対する要求は強く、酸化物半導体ＴＦＴを用いるだけでは、その要求に応えられない。また、表示装置の低価格化も進んでおり、高精細化で、高開口率の表示装置を安価に製造する技術の開発も求められている。
　そこで、本発明は、簡便なプロセスで製造することができ、従来よりも高精細で高開口率の表示装置を実現することが可能な半導体装置およびその製造方法を提供することを主な目的とする。
　本発明の実施形態による半導体装置は、基板と、前記基板の上に形成されたソース電極、ドレイン電極および第１透明電極と、前記ソース電極および前記ドレイン電極と電気的に接続された酸化物層であって、半導体領域を含む酸化物層と、前記酸化物層および前記第１透明電極の上に形成された絶縁層と、前記絶縁層の上に形成されたゲート電極と、前記絶縁層を介して前記第１透明電極の少なくとも一部と重なるように形成された第２透明電極とを有し、前記酸化物層および前記第１透明電極は、同一の酸化物膜から形成されている。
　ある実施形態において、前記第２透明電極は、前記ドレイン電極と電気的に接続されている。
　ある実施形態において、前記酸化物層は導体領域を含み、前記第２透明電極は、前記導体領域を介して、前記ドレイン電極と電気的に接続されている。
　ある実施形態において、前記第１透明電極は、前記ドレイン電極と電気的に接続されている。
　ある実施形態において、前記第１透明電極は、前記半導体領域よりも高い濃度で不純物を含み、前記絶縁層のうち前記第１透明電極上に位置する部分は、他の部分よりも高い濃度で不純物を含んでいる。
　ある実施形態において、上述の半導体装置は、前記基板上に形成された遮光層をさらに有し、前記遮光層の上に前記半導体領域が形成されている。
　ある実施形態において、前記酸化物膜は、Ｉｎ、ＧａおよびＺｎを含む。
　本発明の実施形態による半導体装置の製造方法は、基板を用意する工程（ａ）と、前記基板上にソース電極およびドレイン電極を形成する工程（ｂ）と、前記ソース電極および前記ドレイン電極上に、酸化物半導体層を形成する工程（ｃ）と、前記酸化物半導体層の上に絶縁層を形成する工程（ｄ）と、前記絶縁層の上に、前記基板の法線方向から見たとき、前記酸化物半導体層の一部と重なるようにゲート電極を形成する工程（ｅ）と、前記ゲート電極をマスクとして、前記酸化物半導体層の一部に不純物をドーピングすることにより第１透明電極を形成する工程（ｆ）と、前記絶縁層を介して、前記第１透明電極の少なくとも一部と重なる第２透明電極を形成する工程（ｇ）とを包含する。
　ある実施形態では、前記工程（ｃ）において、前記酸化物半導体層は、前記ソース電極および前記ドレイン電極の上に形成された第１の酸化物半導体層と、前記第１の酸化物半導体層と接しない第２の酸化物半導体層とを含み、前記工程（ｆ）は、前記第２の酸化物半導体層の少なくとも一部に不純物をドーピングすることにより前記第１透明電極を形成する工程（ｆ１）を包含する。
　ある実施形態において、前記工程（ｆ）は、前記第１の酸化物半導体層の一部に不純物をドーピングする工程（ｆ２）を含む。
　ある実施形態において、上述の半導体装置の製造方法は、前記工程（ａ）と前記工程（ｂ）との間に、前記基板上に遮光層を形成する工程（ｈ）をさらに包含し、前記工程（ｂ）において、前記酸化物半導体層の一部は前記遮光層の上に形成される。
　本発明の実施形態によると、従来よりも高精細で高開口率の表示装置を、製造コストを増大させること無く製造し得る半導体装置およびその製造方法が提供される。
（ａ）は本発明の実施形態におけるＴＦＴ基板１００Ａの模式的な平面図であり、（ｂ）は（ａ）のＡ－Ａ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図である。 （ａ）は、図１（ａ）のＢ－Ｂ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図であり、（ｂ）は図１（ａ）のＣ－Ｃ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図である。 （ａ１）～（ｄ１）、（ａ２）～（ｄ２）および（ａ３）～（ｄ３）は、それぞれＴＦＴ基板１００Ａの製造方法を説明するための模式的な断面図である。 （ａ１）～（ｄ１）、（ａ２）～（ｄ２）および（ａ３）～（ｄ３）は、それぞれＴＦＴ基板１００Ａの製造方法を説明するための模式的な断面図である。 （ａ）は本発明の他の実施形態におけるＴＦＴ基板１００Ｂの模式的な平面図であり、（ｂ）は（ａ）のＡ－Ａ’線に沿ったＴＦＴ基板１００Ｂの模式的な断面図である。 （ａ）～（ｆ）は、それぞれＴＦＴ基板１００Ｂの製造方法を説明する模式的な断面図である。 （ａ）は本発明のさらに他の実施形態におけるＴＦＴ基板１００Ｃの模式的な平面図であり、（ｂ）は（ａ）のＡ－Ａ’線に沿ったＴＦＴ基板１００Ｃの模式的な断面図である。
　以下、図面を参照しながら、本発明による実施形態の半導体装置（ＴＦＴ基板）を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備える。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　ここでは、液晶表示装置に用いられる酸化物半導体ＴＦＴを例に本発明による実施形態の半導体装置を説明する。なお、以下に説明するＴＦＴ基板は、国際出願ＰＣＴ／ＪＰ２０１３／０５１４２２、国際出願ＰＣＴ／ＪＰ２０１３／０５１４１５、国際出願ＰＣＴ／ＪＰ２０１３／０５１４１７に開示されているＴＦＴ基板と共通する部分があるので、参考のために、国際出願ＰＣＴ／ＪＰ２０１３／０５１４２２、国際出願ＰＣＴ／ＪＰ２０１３／０５１４１５、国際出願ＰＣＴ／ＪＰ２０１３／０５１４１７の開示内容のすべてを本願の明細書に援用する。
　図１（ａ）は本実施形態によるＴＦＴ基板１００Ａの模式的な平面図であり、図１（ｂ）は図１（ａ）のＡ－Ａ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図である。なお、図１（ａ）に示す透明電極１３は、実際には、基板２の法線方向からみたとき、ソース配線３およびゲート配線９と重なるように形成されているが、本願では図を見やすくするため、透明電極１３を簡略化して描いている。図２（ａ）は図１（ａ）のＢ－Ｂ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図であり、図２（ｂ）は図１（ａ）のＣ－Ｃ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図である。
　図１（ａ）および図１（ｂ）に示すように、ＴＦＴ基板１００Ａは、基板２と、基板２の上に形成されたソース電極３ｓ、ドレイン電極３ｄおよび透明電極７とを有する。さらに、ＴＦＴ基板１００Ａは、ソース電極３ｓおよびドレイン電極３ｄに電気的に接続された酸化物層（酸化物半導体層という場合もある）５であって、半導体領域５ｓを含む酸化物層５と、酸化物層５および透明電極７の上に形成された絶縁層８とを有する。さらに、ＴＦＴ基板１００Ａは、絶縁層８の上に形成されたゲート電極９ａと、絶縁層８を介して透明電極７の少なくとも一部と重なるように形成された透明電極１３とを有する。酸化物層５および透明電極７は、同一の酸化物膜から形成されている。
　詳細は後述するが、ＴＦＴ基板１００Ａは、後述する簡便な製造方法で製造され、さらに、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板である。
　ＴＦＴ基板１００Ａにおいて、酸化物層５は、半導体領域５ｓ、導体領域５ｃおよび透明電極７を含んでいる。導体領域５ｃおよび透明電極７は、半導体領域５ｓよりも電気抵抗が小さい（例えば表面抵抗率（シート抵抗）が１００ｋΩ／ｓｑ以下、望ましくは１０ｋΩ／ｓｑ以下）。低抵抗化させるための処理方法にもよるが、例えば導体領域５ｃおよび透明電極７は、半導体領域５ｓよりも高い濃度で不純物（例えばボロン）を含んでいてもよい。半導体領域５ｓは、絶縁層８を介してゲート電極９ａと重なるように配置され、ＴＦＴの活性層として機能する。導体領域５ｃおよび透明電極７は半導体領域５ｓと接するように配置され、透明電極７は例えば画素電極として機能し得る。
　詳細は後述するが、半導体領域５ｓはゲート電極９ａに対して自己整合的に形成されている。したがって、半導体領域５ｓの端部はゲート電極９ａの端部とほぼ整合する。
　図１（ｂ）に示したように、ソース電極３ｓおよびドレイン電極３ｄは、酸化物層５の下面と接するように設けられている。ソース電極３ｓは、ソース配線３と電気的に接続されている。
　酸化物層５の上には絶縁層８が形成されており、絶縁層８の上には酸化物層５の半導体領域５ｓと重なるようにゲート電極９ａが形成されている。ゲート電極９ａはゲート配線に電気的に接続されている。絶縁層８はゲート絶縁層として機能する。
　ゲート電極９ａの上には保護層１１が形成され、保護層１１の上には透明電極１３が形成されている。透明電極１３の少なくとも一部は、基板２の法線方向から見たとき、保護層１１および絶縁層８を介して透明電極７と重なるように形成されている。これにより、２つの透明電極７および１３が重なる部分に補助容量が形成される。この補助容量は透明なので（可視光を透過するので）、開口率を低下させることがない。従って、ＴＦＴ基板１００Ａは、従来のように、不透明な電極を有する補助容量を備えるＴＦＴ基板よりも、高い開口率を有し得る。また、補助容量によって開口率が低下することがないので、補助容量の容量値（補助容量の面積）を必要に応じて、大きくできるという利点も得られる。
　図１（ａ）および図１（ｂ）に示したように、透明電極１３は、基板２の法線方向から見たとき、酸化物半導体ＴＦＴ１０Ａと重ならないように形成されることが好ましい。透明電極１３からの電界が酸化物半導体ＴＦＴ１０Ａに影響するのを防ぎ得る。
　詳細は後述するが、ＴＦＴ基板１００Ａにおいて、酸化物層５を部分的に低抵抗化して、例えば画素電極となる透明電極７を形成し、半導体として残る部分からＴＦＴの活性層となる半導体領域５ｓを形成できるので、製造プロセスを簡便にできる。
　ＴＦＴ基板１００Ａにおいて、透明電極７はドレイン電極３ｄと電気的に接続され、画素電極として機能する。透明電極７の一部はドレイン電極３ｄの上にあることが好ましい。このような構造を採用すると、画素電極をドレイン電極３ｄの略端部まで形成することができるので、ＴＦＴ基板１００Ａは高い開口率を有し得る。
　ＴＦＴ基板１００Ａは、さらに、ソース端子部５１とゲート端子部５２とを有する。
　図１（ａ）および図２（ａ）に示すように、ソース端子部５１は、ソース配線３と電気的に接続されたソース接続層３ａと、ソース接続層３ａと電気的に接続された透明接続層１３ａとを有する。透明接続層１３ａは透明電極１３とは電気的に接続されていない。
　ソース接続層３ａは基板２上に形成され、ソース接続層３ａの上には絶縁層８が形成され、絶縁層８の上には保護層１１が形成されている。保護層１１の上には透明接続層１３ａが形成され、透明接続層１３ａは絶縁層８および保護層１１に形成されたコンタクトホールＣＨ１を介して、ソース接続層３ａと電気的に接続されている。
　図１（ａ）および図２（ｂ）に示すように、ゲート端子部５２は、ゲート配線９と電気的に接続されたゲート接続層９ｂと、ゲート接続層９ｂと電気的に接続された透明接続層１３ｂとを有する。透明接続層１３ｂは透明電極１３および透明接続層１３ａとは電気的に接続されていない。
　ゲート接続層９ｂは絶縁層８の上に形成され、ゲート接続層９ｂの上には保護層１１が形成されている。保護層１１の上には透明接続層１３ｂが形成され、透明接続層１３ｂは保護層１１に形成されたコンタクトホールＣＨ２を介して、ゲート接続層９ｂと電気的に接続されている。
　次に、ＴＦＴ基板１００Ａの各構成要素を詳細に説明する。
　基板２は、典型的には透明基板であり、例えばガラス基板である。ガラス基板の他、プラスチック基板を用いることもできる。プラスチック基板は、熱硬化性樹脂または熱可塑性樹脂で形成された基板、さらには、これらの樹脂と無機繊維（例えば、ガラス繊維、ガラス繊維の不織布）との複合基板を含む。耐熱性を有する樹脂材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド樹脂を例示することがきる。また、反射型液晶表示装置に用いる場合には、基板２として、シリコン基板を用いることもできる。
　ソース電極３ｓ、ドレイン電極３ｄ、ソース接続層３ａおよびソース配線３は、例えば、Ｔｉ／Ａｌ／Ｔｉから形成された積層構造を有する。あるいは、ソース電極３ｓ、ドレイン電極３ｄ、ソース接続層３ａおよびソース配線３は、Ｍｏ／Ａｌ／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造または４層以上の積層構造を有してもよい。さらに、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ソース電極３ｓ、ドレイン電極３ｄ、ソース接続層３ａおよびソース配線３の厚さは、それぞれ例えば５０ｎｍ以上６００ｎｍ以下（本実施形態では約３５０ｎｍ）である。なお、ソース接続層３ａは、ソース配線３と電気的に接続されている。
　酸化物層５は、Ｉｎ（インジウム）、Ｇａ（ガリウム）およびＺｎ（亜鉛）を１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系膜である。Ｉｎ、ＧおよびＺｎの割合は適宜選択され得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系膜の代わりに、他の酸化物膜、例えばＺｎ－Ｏ系（ＺｎＯ）膜、Ｉｎ－Ｚｎ－Ｏ系（ＩＺＯ（登録商標））膜、Ｚｎ－Ｔｉ－Ｏ系（ＺＴＯ）膜、Ｃｄ－Ｇｅ－Ｏ系膜、Ｃｄ－Ｐｂ－Ｏ系膜、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系膜などを用いてもよい。さらに、酸化物層５として、１族元素、１３族元素、１４族元素、１５族元素および１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。酸化物層５として、アモルファス酸化物膜を用いることが好ましい。低温で製造でき、かつ、高い移動度を実現できるからである。酸化物層５の厚さは、例えば約３０ｎｍ以上１００ｎｍ以下（例えば約５０ｎｍ）である。
　本実施形態における酸化物層５は、半導体として機能する高抵抗部分と、高抵抗部分よりも電気抵抗の低い低抵抗部分とを有している。図１（ｂ）に示した例では、高抵抗部分は半導体領域５ｓを含み、低抵抗部分は導体領域５ｃおよび透明電極７を含む。このような酸化物層５は、酸化物半導体膜の一部を低抵抗化することによって形成され得る。低抵抗化する方法にもよるが、低抵抗部分は、高抵抗部分よりも高い濃度でｐ型不純物（例えば、Ｂ（ボロン））またはｎ型不純物（例えば、Ｐ（リン））を含む場合がある。低抵抗部分の表面抵抗率は例えば１００ｋΩ／ｓｑ以下、望ましくは１０ｋΩ／ｓｑ以下である。
　絶縁層８としては、例えばＳｉＯ2（酸化シリコン）、ＳｉＮx（窒化シリコン）、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成された単層または積層を用いることができる。絶縁層８の厚さは、例えば約５０ｎｍ以上６００ｎｍ以下である。低い温度でゲートリーク電流の少ない緻密な絶縁層８を形成するには、Ａｒ（アルゴン）などの希ガスを用いながら絶縁層８を形成するとよい。本実施形態において、絶縁層８の下層をＳｉＯ2から形成し、絶縁層８の上層をＳｉＮxから形成している。下層の厚さは例えば約５０ｎｍであり、上層の厚さは例えば約３２５ｎｍである。
　ゲート電極９ａおよびゲート接続層９ｂは、ゲート配線９に電気的に接続されている。ゲート電極９ａ、ゲート接続層９ｂおよびゲート配線９は、例えば、上層がＷ（タングステン）層であり、下層がＴａＮ（窒化タンタル）層である積層構造を有する。上層の厚さは例えば約３７０ｎｍであり、下層の厚さは例えば約５０ｎｍである。このほか、ゲート電極９ａおよびゲート配線９は、Ｍｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造、４層以上の積層構造を有してもよい。さらに、ゲート電極９ａは、Ｃｕ（銅）、Ａｌ、Ｃｒ（クロム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ゲート電極９ａ、ゲート接続層９ｂおよびゲート配線９の厚さは、それぞれ例えば約５０ｎｍ以上６００ｎｍ以下（本実施形態では約４２０ｎｍ）である。
　酸化物半導体ＴＦＴ１０Ａは、ソース電極３ｓおよびドレイン電極３ｄと、半導体領域５ｓを含む酸化物層５の一部と、絶縁層８の一部と、ゲート電極９ａとを有する。酸化物半導体ＴＦＴ１０Ａは、いわゆるトップゲート型のＴＦＴである。
　保護層１１としては、例えばＳｉＯ2（酸化シリコン）、ＳｉＮx（窒化シリコン）、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成された単層または積層を用いることができる。保護層１１の厚さは、例えば約５０ｎｍ以上６００ｎｍ以下である。保護層１１は例えばＳｉＯ2から形成されており、保護層１１の厚さは例えば約２００ｎｍである。
　透明電極１３は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）等の透明導電膜から形成される。透明電極１３の厚さは、例えば５０ｎｍ以上６００ｎｍ以下（本実施形態では約１００ｎｍ）である。
　ＴＦＴ基板１００Ａは、後述する基板２上に形成された遮光層２１と、遮光層２１とソース電極３ｓおよびドレイン電極３ｄとの間に形成されたバッファ層２３とを有し得る。
　ＴＦＴ基板１００Ａは、例えばＦＦＳ（Fringe Field Switching）モード等の液晶表示装置に用いられる。
　次いで、ＴＦＴ基板１００Ａの製造方法を説明する。
　本発明の実施形態によるＴＦＴ基板１００Ａの製造方法は、基板２を用意する工程（ａ）と、基板２上にソース電極３ｓおよびドレイン電極３ｄを形成する工程（ｂ）と、ソース電極３ｓおよびドレイン電極３ｄ上に、酸化物半導体層５を形成する工程（ｃ）と、酸化物半導体層５の上に絶縁層８を形成する工程（ｄ）と、絶縁層８の上に、基板２の法線方向から見たとき、酸化物半導体層５の一部と重なるようにゲート電極９ａを形成する工程（ｅ）と、ゲート電極９ａをマスクとして、酸化物半導体層５の一部に不純物をドーピングすることにより透明電極７を形成する工程（ｆ）と、絶縁層８を介して、透明電極７の少なくとも一部と重なる透明電極１３を形成する工程（ｇ）とを包含する。
　ＴＦＴ基板１００Ａの製造方法は、工程（ａ）と工程（ｂ）との間に、基板２上に遮光層２１を形成する工程（ｈ）をさらに包含し、工程（ｂ）において、酸化物半導体層５の一部は遮光層２１の上に形成されてもよい。
　このような製造方法により、ＴＦＴ１０Ａの電気特性のばらつきを抑えつつ、製造工程数が増大することなく簡便な方法でＴＦＴ基板１００Ａを製造し得る。
　次に、図３および図４を参照しながら、ＴＦＴ基板１００Ａの製造方法の一例を詳細に説明する。
　図３（ａ１）～（ｄ１）、（ａ２）～（ｄ２）および（ａ３）～（ｄ３）ならびに図４（ａ１）～（ｄ１）、（ａ２）～（ｄ２）および（ａ３）～（ｄ３）は、それぞれＴＦＴ基板１００Ａの製造方法の一例を説明するための模式的な断面図である。図３（ａ１）～（ｄ１）および図４（ａ１）～（ｄ１）は、それぞれ図１（ｂ）に対応する模式的な断面図である。図３（ａ２）～図３（ｄ２）および図４（ａ２）～図４（ｄ２）は、それぞれ図２（ａ）に対応する模式的な断面図である。図３（ａ３）～図３（ｄ３）および図４（ａ３）～図４（ｄ３）は、それぞれ図２（ｂ）に対応する模式的な断面図である。なお、図３および図４では、遮光層２１とバッファ層２３とを有するＴＦＴ基板１００Ａの製造方法の一例を説明する。
　まず、図３（ａ１）に示すように、基板２上に遮光層２１を形成する。遮光層２１は、例えば黒色樹脂から公知の方法で形成される。遮光層２１の厚さは例えば約５０ｎｍ以上約５００ｎｍ以下である。遮光層２１は、後述する酸化物層５の半導体領域５ｓとなる領域と重なるように形成される。従って、図３（ａ２）および図３（ａ３）に示す領域に遮光層２１は形成されない。
　上述のように遮光層２１を形成すると、酸化物層５の半導体領域５ｓに光が当たらないようにできるので、酸化物半導体ＴＦＴの光によるリーク電流を防ぐことができる。
　次いで、図３（ａ１）に示したように、遮光層２１上にバッファ層２３をＣＶＤ（Chemical Vapor deposition）法により、形成する。バッファ層２３は、例えばＳｉＯ2、ＳｉＮx、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成された単層または積層を用いることができる。バッファ層２３の厚さは、例えば約５０ｎｍ以上６００ｎｍ以下である。バッファ層２３は例えばＳｉＯ2から形成された上層と、例えばＳｉＮxから形成された下層とを有する。上層および下層の厚さはそれぞれ例えば約１００ｎｍである。
　図３（ａ２）および図３（ａ３）に示した領域には、基板２上にバッファ層２３が形成される。
　続いて、図３（ｂ１）に示すように、バッファ層２３上にソース電極３ｓおよびドレイン電極３ｄを形成する。また、図３（ｂ２）に示す領域では、バッファ層２３上にソース接続層３ａが形成される。図３（ｂ３）に示す領域では、バッファ層２３が露出したままである。ソース電極３ｓ、ドレイン電極３ｄおよびソース接続層３ａは、それぞれスパッタ法で導電膜（不図示）を形成し、この導電膜を公知の方法でパターニングすることによって得られる。ここでは、ソース電極３ｓ、ドレイン電極３ｄおよびソース接続層３ａを形成する導電膜は、例えばＴｉ／Ａｌ／Ｔｉなどの積層構造を有する。下層のＴｉ層の厚さは例えば約５０ｎｍであり、Ａｌ層の厚さは例えば約２００ｎｍであり、上層のＴｉ層の厚さは例えば約１００ｎｍである。
　次に、図３（ｃ１）に示すように、不図示の酸化物半導体膜をスパッタ法で成膜した後、この酸化物半導体膜を公知の方法でパターニングして、酸化物半導体層（酸化物層）５を形成する。酸化物半導体層５の一部は、ソース電極３ｓおよびドレイン電極３ｄの上に形成され、バッファ層２３を介して遮光層２１と重なるように形成される。図３（ｃ２）および図３（ｃ３）に示す領域には酸化物半導体層５は形成されない。酸化物半導体層５の厚さは、例えば約５０ｎｍである。
　次いで、図３（ｄ１）に示すように、酸化物半導体層５の上に、絶縁層８をＣＶＤ法などで形成する。絶縁層８は、例えばＳｉＯ2、ＳｉＮx、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮｘＯｙ（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。絶縁層８は例えばＳｉＯ2から形成され、その厚さは例えば約４００ｎｍである。また、図３（ｄ２）に示すように、絶縁層８はソース接続層３ａを覆うように形成される。さらに、図３（ｄ３）に示すように、絶縁層８はバッファ層２３の上に形成される。
　次に、図４（ａ１）に示すように、絶縁層８の上にゲート電極９ａをスパッタ法等で形成する。ゲート電極９ａは、絶縁層８を介して、酸化物半導体層５の半導体領域５ｓとなる領域と重なるように形成される。また、図４（ａ３）に示す領域には、絶縁層８上にゲート接続層９ｂがスパッタ法等で形成される。図４（ａ２）に示す領域では、絶縁層８が露出したままである。
　ゲート電極９ａおよびゲート接続層９ｂは、それぞれ例えばＭｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏを有する積層構造を有する。ゲート電極９ａおよびゲート接続層９ｂの厚さは、それぞれ例えば約４２０ｎｍである。
　次いで、図４（ｂ１）に示すように、ゲート電極９ａをマスクとして、絶縁層８越しに不純物（例えば、ボロン（Ｂ））を酸化物半導体層５の一部にドーピングして、ドーピングされた不純物により酸化物半導体層５の一部を還元することにより、透明電極７および導体領域５ｃを形成する。導体領域５ｃはソース電極３ｓ上に形成される。透明電極７の一部はドレイン電極３ｄの上に形成される。酸化物半導体層５のうち不純物がドーピングされなかった領域は、半導体領域５ｓとして残る。不純物のドーピングは、ゲート電極９ａに対して自己整合的に行われる。
　例えばフォトマスク等により形成されたレジスト膜をマスクとして不純物のドーピングを行うと、アライメントずれ等によりレジスト膜と酸化物半導体層５との重なりにずれが生じて、半導体領域５ｓのチャネル長のばらつき、その結果、酸化物半導体ＴＦＴのしきい値電圧のばらつきが生じ得る。本実施形態では、不純物のドーピングをゲート電極９ａに対して自己整合的に行うので、例えば半導体領域５ｓのチャネル長がばらつくのを抑制でき、これにより酸化物半導体ＴＦＴのしきい値電圧がばらつくのを抑制できる。また、フォトマスクを用いることなく不純物をドーピングできるので製造コストが削減される。さらに、１つの酸化物半導体層５から酸化物半導体ＴＦＴの活性層（半導体領域５ｓ）と、電極として機能し得る透明電極７とを形成できるので、製造プロセスを簡略化でき、製造コストを削減し得る。
　上述のとおり、透明電極７および導体領域５ｃは不純物のドーピングにより形成されるので、透明電極７および導体領域５ｃは、半導体領域５ｓよりも高い濃度で不純物を含む。さらに、絶縁層８越しに不純物のドーピングを行なっているので、絶縁層８のうち透明電極７上に位置する部分は、他の部分よりも高い濃度で不純物を含んでいる。
　次いで、図４（ｃ１）に示すように、ゲート電極９ａを覆うように保護層１１をＣＶＤ法等により形成する。図４（ｃ２）に示すように、保護層１１は絶縁層８の上に形成される。さらに、図４（ｃ３）に示すように、保護層１１はゲート接続層９ｂを覆うように形成される。保護層１１は、例えばＳｉＯ2から形成され、その厚さは例えば約２００ｎｍである。
　次いで、図４（ｃ２）および図４（ｃ３）に示すように、ソース接続層３ａおよびゲート接続層９ｂの一部を露出するコンタクトホールＣＨ１およびＣＨ２を公知の方法で形成する。図４（ｃ２）に示すように、コンタクトホールＣＨ１は絶縁層８および保護層１１に形成される。図４（ｃ３）に示すように、コンタクトホールＣＨ２は保護層１１に形成される。
　次いで、図４（ｄ１）に示すように、保護層１１上に透明電極１３をスパッタ法にて形成する。基板２の法線方向から見たとき、透明電極１３の少なくとも一部が透明電極７と重なるように透明電極１３は形成される。また、図４（ｄ２）に示すように、コンタクトホールＣＨ１を介してソース接続層３ａと電気的に接続される透明接続層１３ａも形成される。さらに、図４（ｄ３）に示すように、コンタクトホールＣＨ２を介してゲート接続層９ｂと電気的に接続される透明接続層１３ｂも形成される。なお、透明接続層１３ａおよび１３ｂと透明電極１３とは、互いに電気的に接続されていない。
　透明電極１３、透明接続層１３ａおよび１３ｂは、それぞれ例えばＩＴＯから形成され、その厚さは例えば約１００ｎｍである。
　上記方法によると、ＴＦＴ特性のばらつきを抑制しつつ、製造工程数やマスク枚数を増加させることなくＴＦＴ基板１００Ａを製造できる。
　次に、図５を参照しながら、本発明の他の実施形態によるＴＦＴ基板１００Ｂを説明する。図５（ａ）はＴＦＴ基板１００Ｂの模式的な平面図であり、図５（ｂ）は図５（ａ）のＡ－Ａ’線に沿ったＴＦＴ基板１００Ｂの模式的な断面図である。なお、ＴＦＴ基板１００Ｂもソース端子部５１およびゲート端子部５２を有するが、図５では省略している。また、ＴＦＴ基板１００Ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　ＴＦＴ基板１００ＢとＴＦＴ基板１００Ａとの主な相違点は、透明電極７がドレイン電極３ｄと電気的に接続されておらず、透明電極１３がドレイン電極３ｄと電気的に接続されている点である。
　具体的には、ＴＦＴ基板１００Ｂは、ソース電極３ｓおよびドレイン電極３ｄ上に形成された酸化物層５と、ソース電極３ｓおよびドレイン電極３ｄと電気的に接続されていない透明電極７とを有する。酸化物層５は、２つの導体領域５ｃと２つの導体領域５ｃの間に位置する半導体領域５ｓを有する。２つの導体領域５ｃのうち一方はソース電極３ｓ上に形成され、他方はドレイン電極３ｄ上に形成されている。酸化物層５および透明電極７は同じ酸化物膜（例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系膜）から形成されているが、酸化物層５と透明電極７とは互いに接触していない。
　透明電極１３は、絶縁層８および保護層１１に形成されたコンタクトホールＣＨ３を介して、ドレイン電極３ｄと電気的に接続されている。さらに、透明電極１３は、酸化物層５のうちドレイン電極３ｄ上に形成された導体領域５ｃと接触し、ドレイン電極３ｄとは接触していない。透明電極１３は、ドレイン電極３ｄ上に形成された導体領域５ｃを介してドレイン電極３ｄと電気的に接続されている。
　ＴＦＴ基板１００Ｂでは、透明電極１３が例えば画素電極として機能し、透明電極７が例えば共通電極として機能する。このような構成を有するＴＦＴ基板１００Ｂは、画素電極が共通電極よりも基板２側にあるＴＦＴ基板１００Ａと比べて、より多くの液晶表示モード（例えば、ＴＮ（Twisted Nematic）やＶＡ（Vertical Alignment）モード等）に適用され得る。透明電極１３のレイアウトは、液晶表示装置のモードにより適宜決められる。
　次に、図６を参照しながら、本発明の他の実施形態によるＴＦＴ基板１００Ｂの製造方法を説明する。なお、図６では、遮光層２１とバッファ層２３とを有するＴＦＴ基板１００Ｂの製造方法を説明し、ソース端子部５１およびゲート端子部５２の形成方法はＴＦＴ基板１００Ａと共通するので省略する。
　図６（ａ）～図６（ｆ）は、ＴＦＴ基板１００Ｂの製造方法の一例を説明するための模式的な断面図である。
　上述した方法で、基板２上に、遮光層２１、バッファ層２３、ソース電極３ｓおよびドレイン電極３ｄを形成する（図３（ａ１）および図３（ｂ１）を参照）。
　次いで、図６（ａ）に示すように、ソース電極３ｓおよびドレイン電極３ｄ上に不図示の酸化物半導体膜をスパッタ法などにより成膜し、公知の方法でパターニングすることによりソース電極３ｓおよびドレイン電極３ｄ上に形成された酸化物半導体層５と、酸化物半導体層５と接しない酸化物半導体層５’とを形成する。基板２の法線方向から見たとき、酸化物半導体層５の一部は遮光層２１と重なる。酸化物半導体層５’はソース電極３ｓおよびドレイン電極３ｄならびに酸化物半導体層５と電気的に接続されていない。酸化物半導体層５と酸化物半導体層５’との間には開口領域５ｕが形成されている。
　次いで、図６（ｂ）に示すように、酸化物半導体層５および５’上に上述した方法で絶縁層８を形成する。絶縁層８により開口領域５ｕが覆われる。
　次いで、図６（ｃ）に示すように、絶縁層８上にゲート電極９ａを上述した方法で形成する。基板２の法線方向からみたとき、ゲート電極９ａは酸化物半導体層５のチャネル領域となる領域と重なる。
　次いで、図６（ｄ）に示すように。上述した方法で、ゲート電極９ａをマスクとして、酸化物半導体層５’の少なくとも一部および酸化物半導体層５の一部に、不純物（例えば、ボロン（Ｂ））をドーピングして、酸化物半導体層５’から透明電極７を形成し、酸化物半導体層５の一部に導体領域５ｃを形成する。酸化物半導体層５のうち不純物がドーピングされなかった領域は、半導体領域５ｓとして残る。導体領域５ｃは例えばドレイン電極３ｄ上または／およびソース電極３ｓ上に形成される。半導体領域５ｓはチャネル領域を含み得る領域である。
　次いで、図６（ｅ）に示すように、上述した方法で、ゲート電極９ａ上に保護層１１を形成する。その後、公知の方法で、保護層１１および絶縁層８にドレイン電極３ｄ上に位置する導体領域５ｃの一部を露出するコンタクトホールＣＨ３を形成する。
　次いで、図６（ｆ）に示すように、上述した方法で、保護層１１上に透明電極１３を形成する。透明電極１３は、コンタクトホールＣＨ３内で導体領域５ｃと接し、ドレイン電極３ｄと電気的に接続される。つまり、透明電極１３は、導体領域５ｃを介してドレイン電極３ｄと電気的に接続されている。
　以上のように、ＴＦＴ基板１００Ｂは製造される。
　次いで、図７を参照しながら、本発明のさらに他の実施形態によるＴＦＴ基板１００Ｃを説明する。ＴＦＴ基板１００Ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　図７（ａ）はＴＦＴ基板１００Ｃの模式的な平面図であり、図７（ｂ）は図７（ａ）のＡ－Ａ’線に沿ったＴＦＴ基板１００Ｃの模式的な断面図である。なお、ＴＦＴ基板１００Ｃもソース端子部５１およびゲート端子部５２を有するが、図７では省略している。
　ＴＦＴ基板１００Ｃは、透明電極１３がコンタクトホールＣＨ３内でドレイン電極３ｄと接して、透明電極１３とドレイン電極３ｄとが電気的に接続されている点でＴＦＴ基板１００Ｂと異なる。これにより、透明電極１３とドレイン電極３ｄとの電気的な接続の信頼性が向上する。ＴＦＴ基板１００Ｃも、上述した遮光層２１およびバッファ層２３を有してもよい。
　ＴＦＴ基板１００Ｃの製造方法は、ＴＦＴ基板１００Ｂと共通するので説明を省略する。
　以上、本発明の実施形態により、従来よりも高精細で高開口率の表示装置を、製造コストを増大させること無く製造し得る半導体装置およびその製造方法が提供される。また、ＴＦＴの電気的特性のばらつきの小さい半導体装置およびその製造方法が提供される。
　本発明の実施形態は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。
　２　　　基板
　３　　　ソース配線
　３ａ　　　ソース接続層
　３ｓ　　　ソース電極
　３ｄ　　　ドレイン電極
　５　　　酸化物層（酸化物半導体層）
　５ｓ　　　半導体領域
　５ｃ　　　導体領域
　７、１３　　　透明電極
　８　　　絶縁層
　９　　　ゲート配線
　９ａ　　　ゲート電極
　１１　　　保護層
１００Ａ、１００Ｂ、１００Ｃ　　　ＴＦＴ基板

Claims (11)

  1. 　基板と、
    　前記基板の上に形成されたソース電極、ドレイン電極および第１透明電極と、
    　前記ソース電極および前記ドレイン電極と電気的に接続された酸化物層であって、半導体領域を含む酸化物層と、
    　前記酸化物層および前記第１透明電極の上に形成された絶縁層と、
    　前記絶縁層の上に形成されたゲート電極と、
    　前記絶縁層を介して前記第１透明電極の少なくとも一部と重なるように形成された第２透明電極とを有し、
    　前記酸化物層および前記第１透明電極は、同一の酸化物膜から形成されている、半導体装置。
  2. 　前記第２透明電極は、前記ドレイン電極と電気的に接続されている、請求項１に記載の半導体装置。
  3. 　前記酸化物層は導体領域を含み、
    　前記第２透明電極は、前記導体領域を介して、前記ドレイン電極と電気的に接続されている、請求項２に記載の半導体装置。
  4. 　前記第１透明電極は、前記ドレイン電極と電気的に接続されている、請求項１に記載の半導体装置。
  5. 　前記第１透明電極は、前記半導体領域よりも高い濃度で不純物を含み、
    　前記絶縁層のうち前記第１透明電極上に位置する部分は、他の部分よりも高い濃度で不純物を含んでいる、請求項１から４のいずれかに記載の半導体装置。
  6. 　前記基板上に形成された遮光層をさらに有し、
    　前記遮光層の上に前記半導体領域が形成されている、請求項１から５のいずれかに記載の半導体装置。
  7. 　前記酸化物膜は、Ｉｎ、ＧａおよびＺｎを含む、請求項１から６のいずれかに記載の半導体装置。
  8. 　基板を用意する工程（ａ）と、
    　前記基板上にソース電極およびドレイン電極を形成する工程（ｂ）と、
    　前記ソース電極および前記ドレイン電極上に、酸化物半導体層を形成する工程（ｃ）と、
    　前記酸化物半導体層の上に絶縁層を形成する工程（ｄ）と、
    　前記絶縁層の上に、前記基板の法線方向から見たとき、前記酸化物半導体層の一部と重なるようにゲート電極を形成する工程（ｅ）と、
    　前記ゲート電極をマスクとして、前記酸化物半導体層の一部に不純物をドーピングすることにより第１透明電極を形成する工程（ｆ）と、
    　前記絶縁層を介して、前記第１透明電極の少なくとも一部と重なる第２透明電極を形成する工程（ｇ）とを包含する、半導体装置の製造方法。
  9. 　前記工程（ｃ）において、前記酸化物半導体層は、前記ソース電極および前記ドレイン電極の上に形成された第１の酸化物半導体層と、前記第１の酸化物半導体層と接しない第２の酸化物半導体層とを含み、
    　前記工程（ｆ）は、前記第２の酸化物半導体層の少なくとも一部に不純物をドーピングすることにより前記第１透明電極を形成する工程（ｆ１）を包含する、請求項８に記載の半導体装置の製造方法。
  10. 　前記工程（ｆ）は、前記第１の酸化物半導体層の一部に不純物をドーピングする工程（ｆ２）を含む、請求項９に記載の半導体装置の製造方法。
  11. 　前記工程（ａ）と前記工程（ｂ）との間に、前記基板上に遮光層を形成する工程（ｈ）をさらに包含し、
    　前記工程（ｂ）において、前記酸化物半導体層の一部は前記遮光層の上に形成される、請求項８から１０のいずれかに記載の半導体装置の製造方法。
PCT/JP2013/064783 2012-06-08 2013-05-28 半導体装置およびその製造方法 WO2013183495A1 (ja)

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