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WO2012164929A1 - 誤り訂正符号化装置、誤り訂正復号装置、およびその方法 - Google Patents

誤り訂正符号化装置、誤り訂正復号装置、およびその方法 Download PDF

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WO2012164929A1
WO2012164929A1 PCT/JP2012/003554 JP2012003554W WO2012164929A1 WO 2012164929 A1 WO2012164929 A1 WO 2012164929A1 JP 2012003554 W JP2012003554 W JP 2012003554W WO 2012164929 A1 WO2012164929 A1 WO 2012164929A1
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WO
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error correction
code
area
unit
frame
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PCT/JP2012/003554
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English (en)
French (fr)
Inventor
好邦 宮田
松本　渉
吉田　英夫
和夫 久保
Original Assignee
三菱電機株式会社
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Publication date
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    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes

Definitions

  • the present invention relates to an error correction coding apparatus, an error correction decoding apparatus and a method thereof in, for example, a digital transmission system.
  • a conventional product code is configured using one type of code in the vertical direction and another type of code in the horizontal direction (see, for example, Non-Patent Document 1 and FIG. 14).
  • This frame configuration is defined as a product code frame.
  • the horizontal element code is the outer code C1 (which is encoded first)
  • the vertical element code is the inner code. C2 (to be encoded later).
  • the arrow 901 shown in FIG. 14 indicates the encoding direction of the outer code C1 (from left to right on the page)
  • 901a indicates an information sequence
  • 901b indicates that a parity sequence is allocated.
  • Such encoding that separates the information sequence region 911 and the parity sequence region 912 after encoding is called systematic encoding.
  • the arrow 902 indicates the encoding direction of the inner code C2 (from the upper direction to the lower direction on the page, 902a indicates an information sequence, 902b indicates that a parity sequence is allocated. In this case also, the information sequence area 911 and the parity are allocated. It is composed of a systematic code that separates the sequence area 913. In the case of a product code, a Check on Check area 914 that is allocated to the parity sequences 901b and 902b of both the outer code C1 and the inner code C2 can be provided. .
  • the present invention has been made to solve the above-described problems, and an object thereof is to obtain an error correction coding apparatus, an error correction decoding apparatus, and a method for suppressing waste of transmission throughput.
  • the error correction coding apparatus performs coding using a product code on a transmission region and a redundant region that constitute a transmission frame, and an information sequence region of the product code frame generated by the coding and / or Or, when there is an excess or deficiency in the allocation of the parity sequence area, the information sequence area is unevenly allocated to the parity sequence area according to the excess or deficiency caused by the allocation, and / or the parity sequence area is unevenly allocated to the information sequence area And an error correction encoding unit to be allocated.
  • FIG. 1 is a block diagram illustrating a configuration of a digital transmission system according to Embodiment 1.
  • FIG. 3 is a block diagram illustrating a configuration of an error correction encoding unit of the digital transmission system according to Embodiment 1.
  • FIG. 3 is a block diagram showing a configuration of an error correction decoding unit of the digital transmission system according to Embodiment 1.
  • FIG. 6 is a block diagram showing another configuration of the error correction decoding unit of the digital transmission system according to Embodiment 1.
  • FIG. 5 is an explanatory diagram showing a frame format of the error correction coding method according to Embodiment 1.
  • FIG. 5 is an explanatory diagram showing a frame format of the error correction coding method according to Embodiment 1.
  • FIG. 5 is an explanatory diagram showing a frame format of the error correction coding method according to Embodiment 1.
  • FIG. 5 is an explanatory diagram showing a frame format of the error correction coding method according to Embodiment 1.
  • FIG. 5 is an explanatory diagram showing a frame format of the error correction coding method according to Embodiment 1.
  • FIG. 6 is an explanatory diagram showing a frame format of an error correction coding method according to Embodiment 2.
  • FIG. 10 is an explanatory diagram illustrating a frame format of an error correction coding method according to Embodiment 3.
  • FIG. 10 is an explanatory diagram illustrating a frame format of an error correction coding method according to Embodiment 3.
  • FIG. 10 is an explanatory diagram illustrating a frame format of an error correction coding method according to Embodiment 3.
  • FIG. 10 is an explanatory diagram illustrating a frame format of an error correction coding method according to Embodiment 3.
  • FIG. 10 is an explanatory diagram showing a frame format of an error correction coding method according to Embodiment 4.
  • FIG. It is explanatory drawing which shows the standard frame format in an error correction encoding method. It is explanatory drawing which shows the standard frame format in an error correction encoding method.
  • FIG. 1 is a block diagram showing the configuration of a digital transmission system according to Embodiment 1 of the present invention.
  • the transmission system of Embodiment 1 includes a frame conversion unit 11 connected to the information source 1, an error correction encoding unit 12 (error correction encoding device) connected to the frame conversion unit 11, and an error correction encoding unit.
  • MUX MultipleXer
  • D / A digital / analog converter
  • modulator 15 connected to the D / A converter 14
  • a communication path 16 connected to the modulation section 15, a demodulation section 21 connected to the modulation section 15 via the communication path 16, and an A / D (analog / digital) conversion section 22 connected to the demodulation section 21.
  • the frame conversion unit 11, the MUX unit 13, the D / A conversion unit 14, the modulation unit 15, the communication path 16, the demodulation unit 21, the A / D conversion unit 22, the frame synchronization unit 23, and the frame inverse conversion unit 25 are , Each having a device configuration generally used in a transmission system.
  • the D / A converter 14 is necessary in the case of multi-level modulation of two or more values, but is not necessarily required in the case of binary modulation.
  • FIG. 2 is a block diagram showing the configuration of the error correction coding section of the digital transmission system according to Embodiment 1 of the present invention.
  • the error correction encoding unit 12 includes an outer encoding unit (outer code encoding unit) 31 and an inner encoding unit (inner code encoding unit) 32.
  • the outer encoding unit 31 is an outer encoding input unit. 33, an outer coding calculation unit 34 and an outer coding output unit 35
  • the inner coding unit 32 includes an inner coding input unit 36, an inner coding calculation unit 37, and an inner coding output unit 38.
  • the product code frame is compared with the transmission region and redundant region of the transmission frame, which is a characteristic function of the present invention.
  • the function of performing non-uniform allocation of information sequence areas and parity sequence areas according to the excess and deficiency when there is excess or deficiency in allocation of information sequence areas and parity sequence areas, in the input section and output section included in each section If implemented, various configurations of the respective units are assumed.
  • a control signal to be used is input to the outer coding input unit 33 of the outer coding unit 31 in a predetermined serial or parallel order, or a predetermined interface standard such as SFI (Serdes Frame Interface).
  • ITU-T recommendation G which is used as standard in optical communication, for example.
  • the control region, the transmission region, and the redundant region have predetermined lengths. Details thereof will be described later.
  • the frame conversion unit 11 is a necessary circuit when considering the frame format such as the above-described OTUk frame or its optional OTUkV frame, but continuously encodes the frame format without being conscious of the frame format. It is not always necessary in a digital transmission system that can.
  • the frame format converted by the frame conversion unit 11 is not limited to optical cable for subscriber communication, mobile wireless communication, satellite communication, frames for digital recording devices, and various wireless communication packets. For example, various types of devices can be used.
  • the information sequence area and parity sequence area of the product code frame when there is an excess or deficiency in the allocation of the information sequence area and parity sequence area of the product code frame to the transmission area and redundancy area of the transmission frame, the information sequence area and parity sequence area corresponding to the excess and deficiency
  • a configuration using a predetermined fixed-length frame format such as an OTUk frame is most preferable.
  • the outer encoding unit 31 performs an outer code encoding process (hereinafter referred to as an outer encoding process). Specifically, the outer coding input unit 33 performs the coding based on the pre-coding frame sequence input from the frame conversion unit 11 and the control signal used to identify the head and format of the sequence. Input timing adjustment, descrambling processing, input data conversion processing (including zero insertion into the parity sequence region), input sequence order adjustment (including interleaving processing), and the like are performed on the previous frame sequence. When the output from the frame conversion unit 11 is output after being converted into a predetermined interface standard such as SFI, the inverse conversion is also performed.
  • a predetermined interface standard such as SFI
  • the outer coding calculation unit 34 performs outer coding calculation.
  • various forms are conceivable depending on the input timing from the outer coding input unit 33, the order of input sequences, the number of input parallels, and the like.
  • n2 outer codewords Or a method of executing pipeline processing for n1 bit (or symbol) parallel input data buses for only n2 stages.
  • a hard decision decoding is suitable as a method of the outer coding calculation performed by the outer coding calculation unit 34, and a block code that can reduce the circuit scale relatively, particularly a BCH (Bose-Chudhuri-Hocquechem) code or an RS (RS) code.
  • BCH Bit-Chudhuri-Hocquechem
  • RS RS
  • a Reed-Solomon code is suitable. It is also possible to use an LDPC (Low-Density Parity-Check) code for soft decision decoding, which has a higher error correction capability than a block code alone for hard decision decoding.
  • the outer coding output unit 35 performs output timing adjustment, output sequence order adjustment (including interleave processing or orthogonal transformation processing), scramble processing, and the like, and outputs the result as an outer coded output sequence.
  • a control signal used to identify the head or format of the sequence is output.
  • timing adjustment, sequence order adjustment, and the like in the outer coding input unit 33 and outer coding output unit 35 differ depending on the type of outer code to be used, the presence / absence of interleaving and its configuration, the presence / absence of scrambling, and its format
  • there is an excess or deficiency in the allocation of the information sequence area and parity sequence area of the product code frame to the transmission area and redundant area of the transmission frame which is a characteristic function of the present invention.
  • it has a rearrangement function that takes into account non-uniform allocation of information sequence areas and parity sequence areas according to the excess and deficiency, it can be implemented in various configurations.
  • the output of the outer encoding output unit 35 is configured in the form of an n2 parallel normal bus signal, but may be output after being converted into a predetermined interface standard such as SFI.
  • a predetermined interface standard such as SFI.
  • the outer encoding unit 31 and the inner encoding unit 32 can be incorporated into different devices. Details of the sequence order adjustment will be described later.
  • the inner encoding unit 32 performs an inner code encoding process (hereinafter referred to as an inner encoding process). Specifically, the inner coding input unit 36 performs outer coding based on an outer coded output sequence input from the outer coding unit 31 and a control signal used for identifying the head or format of the sequence. Input timing adjustment, descrambling processing, input data conversion processing (including zero insertion into the parity sequence region), input sequence order adjustment (including interleaving processing or orthogonal transformation processing), and the like are performed on the encoded output sequence. When the output from the outer encoding unit 31 is output after being converted into a predetermined interface standard such as SFI, the inverse conversion is also performed.
  • a predetermined interface standard such as SFI
  • the inner coding calculation unit 37 performs inner coding calculation.
  • various forms can be considered according to the input timing from the inner coding input unit 36, the order of the input sequence, the number of input parallels, etc.
  • n1 inner code words Or a method of performing pipeline processing for n2 bit (or symbol) parallel input data buses for only n1 stages.
  • hard decision decoding is suitable, and a block code that can relatively reduce the circuit scale, in particular, a BCH code and an RS code are suitable. It is also possible to use an LDPC code for soft decision decoding that has a higher error correction capability than a block code alone for hard decision decoding.
  • the inner encoding output unit 38 performs output timing adjustment, output sequence order adjustment (including deinterleaving processing), scramble processing, etc., and outputs the result as a codeword sequence, A control signal used to identify the format is output.
  • timing adjustment, sequence order adjustment, etc. in the inner coding input unit 36 and inner coding output unit 38 differ depending on the type of outer code to be used, the presence / absence of interleaving and its configuration, the presence / absence of scrambling and its format, etc.
  • there is an excess or deficiency in the allocation of the information sequence area and parity sequence area of the product code frame to the transmission area and redundant area of the transmission frame which is a characteristic function of the present invention.
  • the output of the inner encoding output unit 38 is configured in the form of an n2 parallel normal bus signal, but may be output after being converted to a predetermined interface standard such as SFI. Details of the sequence order adjustment will be described later.
  • the codeword sequence and control signal output from the inner encoding output unit 38 are transmitted to the MUX unit 13 as the encoding result of the error correction encoding unit 12.
  • the code word sequence is multiplexed, signal processed, D / A converted, modulated, and the like by the MUX unit 13, the D / A converter 14 and the modulator 15, and transmitted to the communication path 16 as a transmission signal.
  • the data transmitted between the outer encoding unit 31 and the inner encoding unit 32 are configured to be passed in a pipeline manner via a bus connecting each circuit, or adjacent to each other.
  • a working storage area that can be referred to from the front and rear circuits may be provided and transferred.
  • a specific section, for example, between the outer encoding unit 31 and the inner encoding unit 32 may be configured to be connected with a predetermined interface standard such as SFI.
  • the error correction coding unit 12 includes the outer coding input unit 33, the outer coding calculation unit 34, the outer coding output unit 35, the inner coding input unit 36, the inner coding calculation unit 37, and the inner coding calculation unit 37.
  • the encoding output unit 38 is provided as each different element block.
  • the information sequence region and the parity sequence of the product code frame with respect to the transmission region and the redundant region of the transmission frame which is a characteristic function of the present invention If there is an excess or deficiency in area allocation, it is necessary to implement each component as a different element block if it has a function for unevenly assigning information sequence areas and parity sequence areas according to the excess and deficiency. There is no.
  • a part of the calculation process of the outer coding calculation unit 34 may be performed in a part of the input sequence order adjustment in the outer coding input unit 33.
  • a part of the output sequence order adjustment in the outer coding output unit 35 a part of the calculation process of the outer coding calculation unit 34 may be performed in a part of the output sequence order adjustment in the outer coding output unit 35 .
  • a part of the calculation process of the inner coding calculation unit 37 may be performed in the part of the input sequence order adjustment in the inner coding input unit 36 .
  • a part of the calculation process of the inner coding calculation unit 37 may be performed in a part of the output sequence order adjustment in the inner encoding output unit 38 a part of the arithmetic processing of the inner encoding arithmetic unit 37 may be performed in a part of the output sequence order adjustment in the outer coding output unit 35 and a part of the input sequence order adjustment in the inner coding input unit 36 may be integrated and executed simultaneously to constitute one element block. .
  • FIG. 3 is a block diagram showing the configuration of the error correction decoding unit of the digital transmission system according to Embodiment 1 of the present invention.
  • the error correction decoding unit 24 includes an inner decoding unit 41 (decoding unit for inner code) and an outer decoding unit 42 (decoding unit for outer code).
  • the inner decoding unit 41 includes an inner decoding input unit 43 and an inner decoding calculation unit 44.
  • the inner decoding output unit 45 includes an outer decoding input unit 46, an outer decoding calculation unit 47, and an outer decoding output unit 48.
  • the information sequence of the product code frame is compared with the transmission region and the redundant region of the transmission frame, which is a characteristic function of the present invention.
  • the function of performing non-uniform allocation of information sequence areas and parity sequence areas according to the excess and deficiency is implemented in the input section and output section included in each section If so, various specific configurations of the respective parts are assumed.
  • the error correction decoding unit 24 has a configuration corresponding to the error correction encoding unit 12 and has a function of decoding the error correction code encoded by the error correction encoding unit 12.
  • demodulation processing, A / D conversion processing, signal processing, demultiplexing, etc. are performed by the demodulator 21, A / D converter 22 and frame synchronizer 23 based on the received signal from the communication path 16.
  • the control signal used to identify the start and format of the transmission frame included in the quantized reception sequence is sent to the inner decoding input unit 43 of the inner decoding unit 41 in a predetermined serial or parallel manner. It is input in order or a predetermined interface standard such as SFI.
  • the frame synchronization unit 23 uses OH (OverHead: control data sequence included in the control area) added to the quantized reception sequence.
  • OH OverHead: control data sequence included in the control area
  • This circuit is necessary for detecting and identifying the head position of a frame, but it is not always necessary for a digital transmission system capable of continuous encoding without having to be aware of the frame format. Absent.
  • the frame format to be synchronized by the frame synchronizer 23 is not limited to optical cable for subscriber communication, mobile wireless communication, satellite communication, and for digital recording device frames and various wireless communications. Various types such as packets can also be handled. However, when there is an excess or deficiency in the allocation of the information sequence area and parity sequence area of the product code frame to the transmission area and redundancy area of the transmission frame, the information sequence area and parity sequence area corresponding to the excess and deficiency When considering non-uniform allocation, a configuration using a predetermined fixed-length frame format such as an OTUk frame is most preferable.
  • a code word such as an RS code or a multi-level LDPC code
  • a transmission s symbol is set as one code word symbol.
  • the inner decoding unit 41 performs inner code decoding processing (hereinafter referred to as inner decoding processing). Specifically, the inner decoding input unit 43 receives the quantized reception sequence input from the frame synchronization unit 23 and the quantum signal based on the control signal used to identify the head and format of the quantization reception sequence. Input timing adjustment, descrambling processing, input data conversion processing (including soft input value calculation in soft decision decoding), input sequence order adjustment (including interleaving processing), etc. When the output of the frame synchronization unit 23 is output after being converted into a predetermined interface standard such as SFI, the reverse conversion is also performed.
  • a predetermined interface standard such as SFI
  • the inner decoding calculation unit 44 performs an inner decoding calculation (decoding of the inner code).
  • various forms can be considered according to the input timing from the inner decoding input unit 43, the order of input sequences, the number of input parallels, etc., for example, corresponding to n1 inner codewords.
  • a method of performing parallel processing on the respective quantized reception sequences to be performed, a method of executing pipeline processing for the n2 bit (or symbol) parallel input data bus only for the number of n1 stages, and the like are conceivable.
  • This inner decoding process is performed according to the inner encoding method. It is preferable to perform hard decision limit distance decoding (including erasure correction decoding) when a block code such as a BCH code or RS code is selected, and to perform soft decision iterative decoding when an LDPC code or the like is used.
  • hard decision limit distance decoding including erasure correction decoding
  • soft decision iterative decoding when an LDPC code or the like is used.
  • the first embodiment will be described on the assumption that hard decision limit distance decoding for a BCH code is used.
  • the inner decoding output unit 45 performs output timing adjustment, output sequence order adjustment (including interleave processing or orthogonal transform processing), scramble processing, etc., and outputs the result as an inner decoded output sequence.
  • a control signal used for identifying the head and format is output.
  • timing adjustment, sequence order adjustment, etc. in the inner decoding input unit 43 and inner decoding output unit 45 differ depending on the format of the inner code employed, the presence / absence of interleaving and its configuration, the presence / absence of scrambling and its format, etc.
  • the information sequence of the product code frame with respect to the transmission region and the redundant region of the transmission frame which is a configuration corresponding to the inner encoding unit 32 and is a characteristic function of the present invention. If there is excess or deficiency in the allocation of the area and parity sequence area, if it has a reordering function that considers non-uniform allocation of the information sequence area and parity sequence area according to the excess and deficiency, It can be implemented in various configurations.
  • the output of the inner decoding output unit 45 is configured in the form of an n2 parallel normal bus signal, but may be output after being converted into a predetermined interface standard such as SFI.
  • a predetermined interface standard such as SFI.
  • the inner decoding unit 41 and the outer decoding unit 42 can be incorporated into different devices. Details of the sequence order adjustment will be described later.
  • the outer decoding unit 42 performs outer decoding processing (decoding of outer codes). Specifically, the outer decoding input unit 46 converts the inner decoding output sequence received from the inner decoding unit 41 and the inner decoding output sequence based on a control signal used to identify the head and format of the sequence. On the other hand, input timing adjustment, descrambling processing, input data conversion processing (including soft input value calculation in soft decision decoding), input sequence order adjustment (including interleaving processing or orthogonal transformation processing), and the like are performed. When the output of the outer decoding unit 42 is output after being converted into a predetermined interface standard such as SFI, the inverse conversion is also performed.
  • a predetermined interface standard such as SFI
  • the outer decoding calculation unit 47 performs outer decoding calculation. As the flow of processing of the outer decoding operation, various forms can be considered depending on the input timing from the outer decoding input unit 46, the order of input sequences, the number of input parallels, and the like. For example, it corresponds to n2 outer codewords. For example, a method of executing parallel processing on each of the inner decoded output series and a method of executing pipeline processing for the n1 bit (or symbol) parallel input data bus for only n2 stages are possible.
  • This outer decoding calculation process is performed according to the outer encoding method. It is preferable to perform hard decision limit distance decoding (including erasure correction decoding) when a block code such as a BCH code or RS code is selected, and to perform soft decision iterative decoding when an LDPC code or the like is used.
  • hard decision limit distance decoding including erasure correction decoding
  • a block code such as a BCH code or RS code
  • the outer decoding output unit 48 performs output timing adjustment, output sequence order adjustment (including deinterleaving processing or orthogonal transformation processing), scramble processing, etc., and outputs the result as an estimated codeword sequence (provisional).
  • a control signal used for identifying the head or format of the sequence is output.
  • timing adjustment, sequence order adjustment, etc. in the outer decoding input unit 46 and outer decoding output unit 48 differ depending on the type of outer code employed, presence / absence of interleaving and its configuration, presence / absence of scramble and its type, etc.
  • the product code frame information for the transmission area and the redundant area of the transmission frame which is a structure that can correspond to the outer encoding unit 31 even in such a configuration or format, and is a characteristic function of the present invention. If there is an excess or deficiency in the allocation of the sequence area and the parity sequence area, and if there is a rearrangement function that considers uneven allocation of the information sequence area and the parity sequence area according to the excess and deficiency It can be implemented in various configurations.
  • the output of the outer decoding output unit 48 is configured in the form of an n2 parallel normal bus signal, but may be output after being converted to a predetermined interface standard such as SFI. Details of the sequence order adjustment will be described later.
  • the estimated codeword sequence (provisional) and the control signal output from the outer decoding input unit 44 are transmitted to the frame inverse conversion unit 25 as the decoding result of the error correction coding unit 12, that is, the estimated codeword sequence and the control signal. .
  • the frame inverse conversion unit 25 performs predetermined frame format conversion and multiplexing processing, and outputs the generated estimated information sequence to the receiver 2.
  • the inner decoding unit 41 and the outer decoding unit 42 output monitor signals indicating decoding results of inner decoding and outer decoding.
  • Monitor signal formats include, for example, the total number of bits that have been bit-inverted during error correction, the total number of symbols that have been changed in error values during error correction, and the elements that have been error-detected (determined that errors remain because correction is impossible) For example, the cumulative number of code words.
  • the output format can be appropriately configured such as a decoding result of only the inner decoding unit 41, a decoding result of only the outer decoding unit 42, and a total of decoding results of the inner decoding unit 41 and the outer decoding unit 42.
  • the monitor signals of the inner decoding unit 41 and the outer decoding unit 42 are transmitted to the communication control unit 3.
  • Data transmitted between the inner decoding input unit 43, inner decoding operation unit 44 and inner decoding output unit 45, data transmitted between outer decoding input unit 46, outer decoding operation unit 47 and outer decoding output unit 48, and inner decoding Data transmitted by the decoding unit 41 and the outer decoding unit 42 may be configured to be delivered in a pipeline manner via a bus connecting the circuits. Further, a working storage area that can be referred to from adjacent front and rear circuits may be provided and transferred. Further, a specific section, for example, the inner decoding unit 41 and the outer decoding unit 42 may be configured to be connected with a predetermined interface standard such as SFI.
  • the error correction decoding unit 24 includes the inner decoding input unit 43, the inner decoding calculation unit 44, the inner decoding output unit 45, the outer decoding input unit 46, the outer decoding calculation unit 47, and the outer decoding output unit 48, respectively.
  • the product code frame has a configuration corresponding to the error correction encoding unit 12 and is a characteristic function of the present invention with respect to the transmission region and the redundant region of the transmission frame. If there is an excess or deficiency in the allocation of the information sequence area and the parity sequence area, if the information sequence area and the parity sequence area are allocated unevenly according to the excess and deficiency, each component is not necessarily allocated. There is no need to implement it as a different element block.
  • a part of the calculation process of the inner decoding calculation unit 44 may be performed in a part of the input sequence order adjustment in the inner decoding input unit 43.
  • a part of the output sequence order adjustment in the inner decoding output unit 45 a part of the arithmetic processing of the inner decoding arithmetic unit 44 may be performed in a part of the output sequence order adjustment in the inner decoding output unit 45 .
  • a part of the calculation process of the outer decoding calculation unit 47 may be performed in the part of the input sequence order adjustment in the outer decoding input unit 46 .
  • a part of the calculation process of the outer decoding calculation unit 47 may be performed in a part of the output sequence order adjustment in the outer decoding output unit 48 a part of the calculation process of the outer decoding calculation unit 47 may be performed in a part of the output sequence order adjustment in the inner decoding output unit 45 and a part of the input sequence order adjustment in the outer decoding input unit 46 may be integrated and executed as a single element block.
  • FIG. 4 is a block diagram showing a different configuration example of the error correction decoding unit of the digital transmission system according to the first embodiment of the present invention.
  • the error correction decoding unit 24 ′ includes a first inner decoding unit 41a, a first outer decoding unit 42a, a second inner decoding unit 41b, a second outer decoding unit 42b,. Like the n inner decoding units 41n and the nth outer decoding unit 42n, the inner decoding unit 41 and the outer decoding unit 42 are connected in cascade by a predetermined number of repetitions.
  • the error correction decoding unit 24 ′ has a configuration corresponding to the error correction encoding unit 12, and has a function of repeatedly decoding the error correction code encoded by the error correction encoding unit 12.
  • demodulation processing A / D conversion processing, signal processing, demultiplexing, and the like are performed by the demodulation unit 21, the A / D conversion unit 22, and the frame synchronization unit 23 based on the received signal from the communication path 16.
  • the control signal used to identify the quantized reception sequence and the start or format of the transmission frame included in the quantized reception sequence is sent to the inner decoding input unit 43a of the inner decoding unit 41a in a predetermined serial or parallel order, Alternatively, it is input according to a predetermined interface standard such as SFI.
  • the inner decoding unit 41a repeatedly performs the first inner decoding process, outputs the processing result as an inner decoding output sequence, and outputs a control signal to be referred to when identifying the head or format of the sequence.
  • the outer decoding unit 42a repeatedly performs the first outer decoding process, outputs the processing result as an estimated codeword sequence (provisional), and also refers to a control signal that is referred to when identifying the head or format of the sequence. Is output.
  • the inner decoding process and the outer decoding process are the same as those described above.
  • the inner decoding unit 41b repeatedly performs the second inner decoding process, outputs the processing result as an inner decoding output series, and outputs a control signal to be referred to when identifying the head or format of the series.
  • the outer decoding unit 42b repeatedly performs the second outer decoding process, outputs the processing result as an estimated codeword sequence (provisional), and outputs a control signal to be referred to when identifying the head or format of the sequence. .
  • the estimated codeword sequence (provisional) and the control signal output from the outer decoding output unit (not shown) of the outer decoding unit 42n that is the final iteration are the decoding result (estimated codeword) of the error correction decoding unit 24.
  • Sequence and control signals) to the frame inverse transform unit 25 to the frame inverse transform unit 25.
  • the frame inverse conversion unit 25 outputs an estimated information sequence subjected to predetermined frame format conversion and multiplexing to the receiver 2.
  • the inner decoding unit 41 and the outer decoding unit 42 output monitor signals indicating decoding results of inner decoding and outer decoding.
  • Monitor signal formats include, for example, the total number of bits that have been bit-inverted during error correction, the total number of symbols that have been changed in error values during error correction, and the elements that have been error-detected (determined that errors remain because correction is impossible) For example, the cumulative number of code words.
  • the output format the decoding result of only the inner decoding unit 41a for the first iteration, the decoding result of only the outer decoding unit 42n for the nth iteration, and the total of the inner decoding unit 41 and the outer decoding unit 42 for each iteration unit. It can be configured as appropriate.
  • the monitor signals of the inner decoding unit 41 and the outer decoding unit 42 are transmitted to the communication control unit 3.
  • the error correction decoding unit 24 ′ shown in FIG. 4 shows an example in which the inner decoding unit 41 and the outer decoding unit 42 are connected in cascade according to the number of repetitions. However, the inner decoding unit 41 and the outer decoding unit 42 Is held at a rate of twice or several times the input / output frequency of the error correction decoding unit 24, and the output of the outer decoding unit 42 is fed back to the inner decoding unit 41 again. And may be configured to input.
  • FIG. 15 is an explanatory diagram showing a standard transmission frame in backbone optical transmission and showing an OTUk frame based on Reference Document 1 described above.
  • the first 16 bytes of OUT Row 1 (one byte is regarded as 8 bits) is OH (Over Head), followed by 238 ⁇ 16 bytes as Payload, and then 16 ⁇ 16 bytes as FEC (Forward Error Correction) Redundancy. Allocate and transmit on the page from left to right. Similarly, OUT Row 4 is transmitted from OUT Row 2.
  • OH is referred to as a control area
  • OH and Payload together as a transmission area
  • FEC Redundancy as a redundant area.
  • the error correction encoding unit 12 and the error correction decoding unit 24 treat the transmission region as an information sequence region and the redundant region as a parity sequence region.
  • FIG. 5 is an explanatory diagram showing the frame format of the product code frame of the digital transmission system according to the first embodiment of the present invention.
  • the frame format shown in FIG. 5 includes the first information sequence region 101 of the product code frame, the outer code parity sequence region 102 of the product code frame, the first inner code parity sequence region 103 of the product code frame, and the first of the product code frame.
  • 2 inner code parity sequence area 104 and Check on Check area 105 (area allocated to both outer code and inner code parity sequences) 105.
  • the arrow 201 indicates the encoding direction of the outer code and its allocation
  • the arrow 201a indicates the area where the information sequence is allocated
  • the arrow 201b indicates the area where the parity sequence is allocated.
  • An arrow 202 indicates the encoding direction of the first inner code and its allocation
  • an arrow 202a indicates an area to which an information sequence is allocated
  • an arrow 202b indicates an area to which a parity sequence is allocated.
  • An arrow 203 indicates the encoding direction of the second inner code and its allocation
  • an arrow 203a indicates an area to which an information sequence is allocated
  • an arrow 203b indicates an area to which a parity sequence is allocated.
  • FIG. 6 is an explanatory diagram showing different frame formats of the product code frame of the digital transmission system according to the first embodiment of the present invention.
  • the frame format shown in FIG. 6 shows a second information sequence area 106 of the product code frame instead of the second inner code parity sequence area 104 of the product code frame.
  • an arrow 204 indicating the coding direction of the 0th inner code and its allocation is provided, 204a indicates an area to which an information sequence is allocated, and 204b indicates an area to which a parity sequence is allocated.
  • Other configurations are the same as those in FIG.
  • the encoding method of the error correction encoding unit 12 will be described with reference to FIG. 5 and FIG.
  • the element code in the horizontal direction is an outer code C1 (which is encoded first)
  • the element code is defined as an inner code C2 (to be encoded later).
  • the code length and information length of the outer code C1 are defined as n1 and k1, and are described as (n1, k1) below.
  • n1 corresponds to the number of columns of the product code frame.
  • the code length and information length of the first inner code C21 are defined as n21 and k21, and are described as (n21, k21) below.
  • an arrow 201 indicates the encoding direction of the outer code C1 (from left to right on the page), an arrow 201a indicates an area to which an information sequence is allocated, and an arrow 201b indicates an area to which a parity sequence is allocated.
  • the encoding result has a systematic code configuration that separates the first information area 101 and the outer code parity sequence area 102.
  • the outer code C1 is encoded by, for example, a method of performing parallel processing corresponding to n2 outer codewords, or executing pipeline processing for an n1 bit (or symbol) parallel input data bus for only n2 stages. .
  • the encoding result of the outer code has the same configuration in the case of the product code frame in FIG.
  • arrows 202 and 203 indicate the encoding directions of the first inner code C21 and the second inner code C22 (from the top to the bottom on the page), and the arrows 202a and 203a indicate the information series. And arrows 202b and 203b indicate areas to which parity sequences are allocated.
  • the encoding result has a systematic code configuration that separates the first information area 101 and the first inner code parity sequence area 103 or the second inner code parity sequence area 104.
  • the outer code parity sequence area 102 is regarded as an information sequence and is encoded with the first inner code, thereby generating the Check on Check area 105.
  • the n11 first inner codes C21 and n12 (corresponding to the number of columns in the second inner code parity sequence area 104) include, for example, n11 first inner codewords and n12
  • the encoding is performed by the n11 first inner codes C21 and the n10 0th inner codes C20.
  • the first information sequence area 101 and the second information sequence area 106 are regarded as information sequences, and the parity sequence of the encoding result is assigned to the first inner code parity sequence area 103.
  • the details of the other encoding methods are the same as in FIG.
  • the problem in the product code frames of FIGS. 5 and 6 is whether the Check on Check area 105 is a condition as a product code, that is, the parity sequence area included in the Check on Check area 105 is: Whether the parity sequences of both the outer code C1 and the first inner code C21 are present.
  • the second inner code C22 is configured as a partial code of the first inner code C21. This is referred to as C21 ⁇ C22.
  • the first inner code C21 is configured as a partial code of the zeroth inner code C20. This is written as C20 ⁇ C21.
  • the product code frame of the digital transmission system of Embodiment 1 can be configured as a product code.
  • the information sequence area and parity sequence area of the product code frame with respect to the transmission area and redundancy area of the transmission frame, the information sequence area and parity sequence area corresponding to the excess and deficiency
  • the presence of the Check on Check area 105 which is a feature of the product code, allows all codeword bits (or symbols) to be error-corrected by both the outer code and the inner code. As a result, the error correction capability can be improved.
  • the frame format shown in FIG. 7 shows a case where the second inner code parity sequence region 104 is divided into a plurality of regions.
  • the encoding method and conditions are the same as in the example shown in FIG. Further, the total number of columns of the plurality of second inner code parity sequence regions 104 is n12, which is regarded as the same as the example shown in FIG.
  • the frame format shown in FIG. 8 shows a case where the second information sequence area 106 is divided into a plurality of areas.
  • the encoding method and conditions are the same as in the example shown in FIG. Further, the total number of columns of the plurality of second information series regions 106 is n10, which is regarded as the same as the example shown in FIG.
  • the positions of the second inner code parity sequence region 104 or the second information sequence region 106 are unevenly distributed in the product code frame. By dispersing in this way, it is possible to correct the residual error from being fixed at a specific location. Therefore, for example, it is possible to improve error tolerance against burst errors.
  • the primitive polynomial p (x) on GF (211) of the outer code C1, the first inner code C21, and the second inner code C22 is defined as the following expression (1).
  • p (x) x11 + x2 + 1 (1)
  • the generator polynomial g1 (x) of the outer code C1 and the first inner code C21 is defined as the following expression (7).
  • g1 (x) m1 (x) * m3 (x) * m5 (x) * m7 (x) (7)
  • the generator polynomial g2 (x) of the second inner code C22 is defined as the following equation (8).
  • g2 (x) m1 (x) * m3 (x) * m5 (x) * m7 (x) * m9 (x) (8)
  • the first inner code C21 and the second inner code C22 satisfy the condition of the partial code with C21 ⁇ C22.
  • n12 443.
  • the distribution of areas of the transmission frame and the product code frame is as follows.
  • bits defined in advance as all zeros are added as FEC Stuff to the information sequence area when converting from a transmission frame to a product code frame.
  • bits defined in advance as all zeros are added as zero padding to the redundant area when converting the product code frame to the transmission frame.
  • the parameters shown in the specific examples are not limited.
  • the BCH code is used as the outer code and the inner code, but an RS code, an LDPC code, or the like may be used instead.
  • the error correction coding method, the length of the frame format, the number of input / output parallels, the transmission rate, and the like can be appropriately combined as long as they can be realized, and the configuration of the first embodiment described above is realized. can do.
  • the configuration of the first embodiment is not limited to application to an optical transmission system, but can be applied to various types of transmission systems such as subscriber wired communication, mobile wireless communication, satellite communication, or digital recording devices. Applicable. The same applies to the following second to fourth embodiments.
  • the first embodiment of the present invention when there is an excess or deficiency in the allocation of the information sequence area and parity sequence area of the product code frame to the transmission area and redundant area of the transmission frame, Since the information sequence area and the parity sequence area are allocated unevenly according to the excess and deficiency, waste of transmission throughput can be suppressed and the error correction capability can be improved.
  • the error correction encoding unit 12 performs an example of performing the encoding process of the inner code in the vertical direction after performing the encoding process of the outer code in the horizontal direction.
  • the present invention is not limited to this case, and the encoding process of the inner code in the vertical direction may be performed and then the encoding process of the outer code in the horizontal direction may be performed.
  • the case where the error correction decoding unit 24 performs the decoding process of the inner code in the vertical direction and then the decoding process of the outer code in the horizontal direction has been described as an example.
  • the present invention is not limited to this case.
  • the decoding process for the inner code in the vertical direction may be performed after the decoding process for the outer code in the direction.
  • the case where the information sequence region and the parity sequence region are non-uniformly assigned to the inner code in the vertical direction is shown as an example.
  • the information sequence region and the parity are not limited to the outer code in the horizontal direction. You may make it perform non-uniform allocation of a sequence area
  • FIG. FIG. 9 is an explanatory diagram showing the frame format of the product code of the digital transmission system according to the second embodiment of the present invention.
  • an arrow 205 indicates the encoding direction of the third inner code and its allocation
  • an arrow 205a indicates an area to which an information sequence is allocated
  • an arrow 205b indicates an area to which a parity sequence is allocated.
  • the encoding result is provided by distributing the third inner code parity sequence area 107 of the product code frame.
  • Other configurations are the same as those in the first embodiment.
  • the encoding of the inner code is divided into four types.
  • the difference from the first embodiment described above is that the third inner code parity sequence area 107 is used to improve the correction capability of the third inner code C23, while the information sequence that is lacking for the second inner code parity sequence region 107
  • the information sequence area 106 is also used to compensate, and the size of the information sequence area and the parity sequence area of the entire product code frame is adjusted to be the same as in the first embodiment.
  • the third inner code C23 is configured as a partial code of the second inner code C22, the first inner code C21, and the zeroth inner code C20. That is, C20CC21 ⁇ C22 ⁇ C23.
  • the third inner code parity sequence region 107 is used to improve the correction capability of the third inner code C23, the correction capability in iterative decoding is improved.
  • the correction result of the inner code C23 having a high value propagates to others, the convergence speed of iterative decoding is improved, and the correction capability of the entire product code can be improved.
  • FIG. 10 is an explanatory view showing the frame format of the product code of the digital transmission system according to the third embodiment of the present invention.
  • arrows 301a and 301b indicated by bold lines are arrows indicating the sequence order of the first OTUk frames included in the product code frame
  • arrows 302a and 302b indicated by thin lines are second OTUk frames included in the product code frame. It is an arrow which shows the series order of.
  • An arrow 301a indicates the sequence order of the transmission area of the leading OTUk frame
  • an arrow 301b indicates the sequence order of the redundant area of the leading OTUk frame.
  • the arrow 302a indicates the sequence order of the transmission area of the second OTUk frame
  • the arrow 302b indicates the sequence order of the redundant area of the second OTUk frame.
  • the solid line of these arrows shows the part which actually contains transmission data
  • a single chain line shows the virtual line (a transmission line is not contained on a chain line) for showing the connection of a series.
  • some of the arrows 301a, 301b, 302a, and 302b are omitted. Thereafter, allocation is performed in the same manner after the third OTUk frame.
  • the last OTUk frame series is assigned by performing write / read using the RAM bit / byte enable in the area 303 portion.
  • FIG. 11 is an explanatory diagram showing another frame format of the product code of the digital transmission system according to the third embodiment of the present invention.
  • arrows 311a and 311b indicated by thick lines are arrows indicating the sequence order of Row 1 of the leading OTUk frame included in the product code frame
  • arrows 312a and 312b indicated by thin lines are the leading OTUk included in the product code frame.
  • An arrow 311a indicates the sequence order of the Row1 transmission area of the first OTUk frame
  • an arrow 311b indicates the sequence order of the Row1 redundant area of the first OTUk frame.
  • the arrow 312a indicates the sequence order of the transmission region of the Row 2 of the first OTUk frame
  • the arrow 312b indicates the sequence order of the redundancy region of the Row 2 of the first OTUk frame.
  • the solid line of these arrows shows the part which actually contains transmission data
  • a single chain line shows the virtual line (a transmission line is not contained on a chain line) for showing the connection of a series.
  • some of arrows 311a, 311b, 312a, and 312b are abbreviate
  • a region 314 divided by double chain lines indicates a region where transmission regions are allocated equally
  • a region 315 indicates a region where redundant regions are allocated equally
  • a region 316 indicates a region where transmission regions and redundant regions are allocated unevenly.
  • the portion of the region 314 is first allocated equally in the vertical direction, and the portion of the region 316 is assigned. Assigns unevenly in the vertical direction.
  • the area 316 is first allocated unevenly in the vertical direction, and the area 315 is equally distributed in the vertical direction. Make an assignment.
  • the area 314 and the area 315 are easily subjected to equal processing depending on the bus width of the parallel input data bus inside the error correction encoding unit 12 or the error correction decoding unit 24 or the word length of the RAM. Assign to bit (or symbol) width.
  • the area 316 is allocated by performing writing / reading using the bit / byte enable of the RAM.
  • FIG. 12 is an explanatory diagram showing another frame format of the product code of the digital transmission system according to the third embodiment of the present invention.
  • arrows 321a and 321b indicated by thick lines are arrows indicating the order of Row1 of the first OTUk frame included in the product code frame
  • arrows 322a and 322b indicated by thin lines are the last OTUk included in the product code frame. It is the arrow which shows the sequence order of Row4 of a flame
  • An arrow 321a indicates the sequence order of the Row1 transmission area of the first OTUk frame
  • an arrow 321b indicates the sequence order of the Row1 redundancy area of the first OTUk frame.
  • the arrow 322a indicates the sequence order of the Row 4 transmission area of the last OTUk frame
  • the arrow 322b indicates the sequence order of the Row 4 redundant area of the last OTUk frame.
  • the solid line of these arrows shows the part which actually contains transmission data
  • a single chain line shows the virtual line (a transmission line is not contained on a chain line) for showing the connection of a series.
  • a part of arrows 321a, 321b, 322a, and 322b are omitted. Thereafter, allocation is performed in the same manner for each row of all OTUk frames not shown.
  • An area 324 divided by a double chain line indicates an area to which transmission areas are equally allocated
  • an area 325 and an area 327 indicate areas to which redundant areas are allocated equally
  • an area 326 indicates an area to which transmission areas and redundant areas are allocated unevenly. .
  • the area 324 is first allocated equally in the vertical direction, and the area 326 is assigned. Assigns unevenly in the vertical direction.
  • the redundant area series of the OTUk frame is first assigned to the area 326 in an uneven manner in the horizontal direction and the area 325 in the vertical direction.
  • the area 327 is equally allocated in the horizontal direction.
  • the areas 324, 325, and 327 are processed equally according to the bus width of the parallel input data bus in the error correction encoding unit 12 or the error correction decoding unit 24 or the word length of the RAM. Assign a bit (or symbol) width that is easy to
  • the area 326 is assigned by performing writing / reading using the RAM bit / byte enable.
  • each sequence of the same OTUk frame is configured to be arranged as tightly as possible in the product code frame, so that the number of times of writing to the rearrangement RAM can be reduced. Can do.
  • FIG. 13 is an explanatory diagram showing the frame format of the product code of the digital transmission system according to the fourth embodiment of the present invention.
  • arrows 401a and 401b are arrows indicating the sequence order of the first OTUk frame included in the product code frame
  • 402a and 402b are arrows indicating the sequence order of the second OTUk frame included in the product code frame.
  • An arrow 401a indicates the sequence order of the transmission area of the first OTUk frame
  • an arrow 401b indicates the sequence order of the redundant area of the first OTUk frame.
  • the arrow 402a indicates the sequence order of the transmission region of the second OTUk frame
  • the arrow 402b indicates the sequence order of the redundant region of the second OTUk frame.
  • the solid line of these arrows shows the part which actually contains transmission data
  • a single chain line shows the virtual line (a transmission line is not contained on a chain line) for showing the connection of a series.
  • the transmission areas of the OTUk frames are arranged at regular intervals and arranged at a certain rate by skipping to another place.
  • the redundant areas of the OTUk frames are arranged at regular intervals and arranged at a certain rate by skipping to another place.
  • the third and subsequent OTUk frames are rearranged in the same regular and distributed manner.
  • each sequence of the last OTUk frame is assigned by performing writing / reading using a bit / byte enable of the RAM in a region not shown.
  • each sequence of the same OTUk frame is arranged so as to be dispersed as much as possible in the product code frame, so that it is possible to improve the burst error resistance.
  • the error correction coding apparatus, the error correction decoding apparatus, and the method thereof according to the present invention provide, for example, an information sequence according to an excess or deficiency that occurs in allocation of an information sequence area or a parity sequence area of a product code frame.
  • an information sequence according to an excess or deficiency that occurs in allocation of an information sequence area or a parity sequence area of a product code frame.

Landscapes

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Abstract

　伝送フレームを構成する伝送領域および冗長領域に対して、積符号を用いた符号化を行い、当該符号化により生成する積符号フレームの情報系列領域および／またはパリティ系列領域の割り当てに過不足が発生する場合に、割り当てにより発生した過不足に応じて情報系列領域をパリティ系列領域に不均一に割り当てる、および／またはパリティ系列領域を情報系列領域に不均一に割り当てる誤り訂正符号化部１２を備える。

Description

誤り訂正符号化装置、誤り訂正復号装置、およびその方法
　この発明は、例えばデジタル伝送システムなどにおける誤り訂正符号化装置、誤り訂正復号装置およびその方法に関するものである。
　従来の積符号は、縦方向には１種類の符号を用い、横方向の符号は別の１種類の符号を用いて構成する（例えば、非特許文献１参照、図１４参照）。このフレーム構成を積符号フレームと定義する。積符号の場合、縦方向と横方向のどちらからでも符号化は可能ではあるが、便宜上、横方向の要素符号を外符号Ｃ１（先に符号化するもの）、縦方向の要素符号を内符号Ｃ２（後に符号化するもの）、と定義する。図１４で示した矢印９０１は外符号Ｃ１の符号化方向（紙面上の左方向から右方向）を示し、９０１ａは情報系列、９０１ｂはパリティ系列を割り当てることを示す。このように符号化後に情報系列領域９１１とパリティ系列領域９１２とを分離するような符号化を、組織符号化と呼ぶ。
　同様に、矢印９０２は内符号Ｃ２の符号化方向（紙面上の上方向から下方向を示し、９０２ａは情報系列、９０２ｂはパリティ系列を割り当てることを示す。この場合も、情報系列領域９１１とパリティ系列領域９１３とを分離する組織符号で構成される。なお、積符号の場合、外符号Ｃ１および内符号Ｃ２との両者のパリティ系列９０１ｂ，９０２ｂに割り当てられるＣｈｅｃｋ　ｏｎ　Ｃｈｅｃｋ領域９１４を設けることができる。
今井，符号理論，ｐｐ．２２８－２３０，電子情報通信学会，１９９０．
　従来の誤り訂正符号化装置、誤り訂正復号置、およびその方法は以上のように構成されているので、積符号全体の符号長の制約、つまり積符号フレームの各領域を長方形に構成するという制約が生じる。そのため、例えば図１５に示した基幹系光伝送などで標準的な伝送フレームである、以下の参考文献１に準拠するＯＴＵｋ（Ｏｐｔｉｃａｌ　ｃｈａｎｎｅｌ　Ｔｒａｎｓｐｏｒｔ　Ｕｎｉｔ－ｋ（ｋは伝送速度によって、ｋ＝１，２，３，４と分類される））フレームに対して、情報系列領域およびパリティ系列領域を過不足なく割り当てることができず、情報系列領域およびパリティ系列領域の大きさに対して過不足が生じてしまうという問題点があった。すなわち、伝送スループットの無駄が生じ、かつ、誤り訂正能力の低下を生じるという課題があった。なお、図１５に示した伝送フレームの詳細は後述する。
・参考文献１
ＩＴＵ－Ｔ勧告Ｇ．７０９．
　この発明は、上記のような課題を解決するためになされたもので、伝送スループットの無駄を抑制する誤り訂正符号化装置、誤り訂正復号装置、およびその方法を得ることを目的とする。
　この発明に係る誤り訂正符号化装置は、伝送フレームを構成する伝送領域および冗長領域に対して、積符号を用いた符号化を行い、当該符号化により生成する積符号フレームの情報系列領域および／またはパリティ系列領域の割り当てに過不足が発生する場合に、割り当てにより発生した過不足に応じて情報系列領域をパリティ系列領域に不均一に割り当てる、および／またはパリティ系列領域を情報系列領域に不均一に割り当てる誤り訂正符号化部を備えるものである。
　この発明によれば、伝送スループットの無駄を抑制し、かつ誤り訂正処理能力を向上させることができる。
実施の形態１によるデジタル伝送システムの構成を示すブロック図である。 実施の形態１によるデジタル伝送システムの誤り訂正符号化部の構成を示すブロック図である。 実施の形態１によるデジタル伝送システムの誤り訂正復号部の構成を示すブロック図である。 実施の形態１によるデジタル伝送システムの誤り訂正復号部のその他の構成を示すブロック図である。 実施の形態１による誤り訂正符号化方法のフレームフォーマットを示す説明図である。 実施の形態１による誤り訂正符号化方法のフレームフォーマットを示す説明図である。 実施の形態１による誤り訂正符号化方法のフレームフォーマットを示す説明図である。 実施の形態１による誤り訂正符号化方法のフレームフォーマットを示す説明図である。 実施の形態２による誤り訂正符号化方法のフレームフォーマットを示す説明図である。 実施の形態３による誤り訂正符号化方法のフレームフォーマットを示す説明図である。 実施の形態３による誤り訂正符号化方法のフレームフォーマットを示す説明図である。 実施の形態３による誤り訂正符号化方法のフレームフォーマットを示す説明図である。 実施の形態４による誤り訂正符号化方法のフレームフォーマットを示す説明図である。 誤り訂正符号化方法における標準的なフレームフォーマットを示す説明図である。 誤り訂正符号化方法における標準的なフレームフォーマットを示す説明図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、この発明の実施の形態１によるデジタル伝送システムの構成を示すブロック図である。
　実施の形態１の伝送システムは、情報源１に接続されたフレーム変換部１１と、フレーム変換部１１に接続された誤り訂正符号化部１２（誤り訂正符号化装置）と、誤り訂正符号化部１２に接続されたＭＵＸ（ＭＵｌｔｉｐｌｅＸｅｒ：多重化）部１３と、ＭＵＸ部１３に接続されたＤ／Ａ（デジタル／アナログ）変換部１４と、Ｄ／Ａ変換部１４に接続された変調部１５と、変調部１５に接続された通信路１６と、通信路１６を介して変調部１５に接続された復調部２１と、復調部２１に接続されたＡ／Ｄ（アナログ／デジタル）変換部２２と、Ａ／Ｄ変換部２２に接続されたフレーム同期部２３と、フレーム同期部２３に接続された誤り訂正復号部２４（誤り訂正復号装置）と、誤り訂正復号部２４に接続されたフレーム逆変換部２５とにより構成されており、誤り訂正復号部２４は通信制御部３に、フレーム逆変換部２５は受信者２に接続されている。ここで、フレーム変換部１１、ＭＵＸ部１３、Ｄ／Ａ変換部１４、変調部１５、通信路１６、復調部２１、Ａ／Ｄ変換部２２、フレーム同期部２３、およびフレーム逆変換部２５は、それぞれ伝送システムで一般的に利用されている装置構成からなる。なお、Ｄ／Ａ変換部１４は、２値以上の多値変調の場合には必要であるが、２値変調の場合は必ずしも必要とは限らない。
　図２は、この発明の実施の形態１によるデジタル伝送システムの誤り訂正符号化部の構成を示すブロック図である。
　誤り訂正符号化部１２は、外符号化部（外符号の符号化手段）３１および内符号化部（内符号の符号化手段）３２で構成され、外符号化部３１は外符号化入力部３３、外符号化演算部３４および外符号化出力部３５を備え、内符号化部３２は内符号化入力部３６、内符号化演算部３７および内符号化出力部３８を備えている。
　なお、外符号化部３１および内符号化部３２の詳細図の記載は省略しているが、本発明の特徴的機能である、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てをする機能が、各部に含まれる入力部および出力部において実施されていれば、各部の具体的な構成は様々なものが想定される。
　次に、誤り訂正符号化部１２の動作について説明する。情報源１からの情報系列をフレーム変換部１１で所定の多重分離化（ＤＥＭＵＸ：ＤＥ－ＭＵｌｔｉｐｌｅＸｅｒ）やフレームフォーマット変換された符号化前フレーム系列、およびそのフレームの先頭や形式等を識別することに用いる制御信号が、外符号化部３１の外符号化入力部３３に所定の直列または並列の順序、またはＳＦＩ（Ｓｅｒｄｅｓ Ｆｒａｍｅｒ Ｉｎｔｅｒｆａｃｅ）等の所定のインタフェース規格で入力される。
　例えば光通信において標準的に利用されている、ＩＴＵ－Ｔ勧告Ｇ．７０９に準拠するＯＴＵｋフレームを考慮した場合、制御領域、伝送領域および冗長領域は、所定の長さが規定されている。なお、その詳細は後述する。
　なお、フレーム変換部１１は、上述したＯＴＵｋフレームまたはそのオプションのＯＴＵｋＶフレームなどのフレームフォーマットを考慮する場合には必要な回路となるが、フレームフォーマットを意識する必要のない、連続的に符号化することが可能なデジタル伝送システムでは、必ずしも必要であるとは限らない。また、フレーム変換部１１で変換されるフレームフォーマットは、光通信用のＯＴＵｋフレーム以外にも、加入者系有線通信、モバイル無線通信、衛星通信、さらにはデジタル記録装置向けフレームや各種無線通信向けパケットなど、様々な種類のものでも対応可能である。ただし、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てをすることを考慮する場合は、ＯＴＵｋフレームなどの、あらかじめ定められた固定長のフレームフォーマットを用いる構成が最も好適である。
　外符号化部３１は、外符号の符号化処理（以下、外符号化処理と称する）を行う。具体的には、外符号化入力部３３は、フレーム変換部１１より入力された符号化前フレーム系列と、その系列の先頭や形式などを識別することに用いる制御信号を元に、当該符号化前フレーム系列に対して、入力タイミング調整、デスクランブル処理、入力データ変換処理（パリティ系列領域へのゼロ挿入を含む）、入力系列順調整（インタリーブ処理を含む）などを行う。フレーム変換部１１からの出力が、ＳＦＩ等の所定のインタフェース規格へ変換してから出力されている場合、その逆変換も行う。
　次に、外符号化演算部３４は、外符号化演算を行う。外符号化演算の処理の流れとしては、外符号化入力部３３からの入力タイミング、入力系列順、入力並列数などに応じて、様々な形態が考えられるが、例えば、ｎ２個の外符号語をそれぞれ並列処理する方法や、ｎ１ビット（またはシンボル）並列入力データバスに対するパイプライン処理をｎ２段数のみ実行する方法などが考えられる。
　なお、外符号化演算部３４で行う外符号化演算の方法として、硬判定復号が適しており、相対的に回路規模を小さくできるブロック符号、特にＢＣＨ（Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ）符号やＲＳ（Ｒｅｅｄ－Ｓｏｌｏｍｏｎ）符号などが適している。また、硬判定復号向けのブロック符号単体よりも誤り訂正能力が高い軟判定復号向けのＬＤＰＣ（Ｌｏｗ－Ｄｅｎｓｉｔｙ　Ｐａｒｉｔｙ－Ｃｈｅｃｋ）符号などを用いることも可能である。
　最後に、外符号化出力部３５は、出力タイミング調整、出力系列順調整（インタリーブ処理または直交変換処理を含む）、スクランブル処理などを行い、その結果を、外符号化出力系列として出力するとともに、その系列の先頭や形式などを識別することに用いる制御信号を出力する。
　なお、外符号化入力部３３および外符号化出力部３５での、タイミング調整、系列順調整などは、採用する外符号の形式、インタリーブの有無およびその構成、スクランブルの有無およびその形式などにより異なるが、どのような構成であっても、本発明の特徴的機能である、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てをすることを考慮する並べ替えの機能を有していれば、様々な構成で実装することは可能である。また、外符号化出力部３５の出力は、ｎ２並列の通常のバス信号の形式で構成されるが、例えばＳＦＩ等の所定のインタフェース規格へ変換してから出力しても構わない。この場合、外符号化部３１と内符号化部３２とを異なるデバイスへ組み込むことが可能となる。なお、この系列順調整の詳細については後述する。
　内符号化部３２は、内符号の符号化処理（以下、内符号化処理と称する）を行う。具体的には、内符号化入力部３６は、外符号化部３１より入力された外符号化出力系列と、その系列の先頭や形式などを識別するために用いる制御信号に基づいて、その外符号化出力系列に対して、入力タイミング調整、デスクランブル処理、入力データ変換処理（パリティ系列領域へのゼロ挿入を含む）、入力系列順調整（インタリーブ処理または直交変換処理を含む）などを行う。外符号化部３１からの出力が、ＳＦＩ等の所定のインタフェース規格へ変換してから出力されている場合、その逆変換も行う。
　次に、内符号化演算部３７は、内符号化演算を行う。内符号化演算の処理の流れとしては、内符号化入力部３６からの入力タイミング、入力系列順、入力並列数などに応じて、様々な形態が考えられるが、例えば、ｎ１個の内符号語をそれぞれ並列処理する方法や、ｎ２ビット（またはシンボル）並列入力データバスに対するパイプライン処理をｎ１段数のみ行う方法などが考えられる。
　なお、内符号化演算部３７が行う内符号化演算の方法として、硬判定復号が適しており、相対的に回路規模を小さくできるブロック符号、特にＢＣＨ符号やＲＳ符号などが適している。また、硬判定復号向けのブロック符号単体よりも誤り訂正能力が高い軟判定復号向けのＬＤＰＣ符号などを用いることも可能である。
　最後に、内符号化出力部３８は、出力タイミング調整、出力系列順調整（デインタリーブ処理を含む）、スクランブル処理などを行い、その結果を、符号語系列として出力するとともに、その系列の先頭や形式などを識別するために用いる制御信号を出力する。
　なお、内符号化入力部３６および内符号化出力部３８での、タイミング調整、系列順調整などは、採用する外符号の形式、インタリーブの有無およびその構成、スクランブルの有無およびその形式などにより異なるが、どのような構成であっても、本発明の特徴的機能である、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てをすることを考慮する並べ替えの機能を有していれば、様々な構成で実装することは可能である。また、内符号化出力部３８の出力は、ｎ２並列の通常のバス信号の形式で構成されるが、例えばＳＦＩ等の所定のインタフェース規格へ変換してから出力しても構わない。なお、この系列順調整の詳細については後述する。
　内符号化出力部３８から出力される符号語系列および制御信号は、誤り訂正符号化部１２の符号化結果として、ＭＵＸ部１３へ送信される。符号語系列は、ＭＵＸ部１３とＤ／Ａ変換部１４と変調部１５にて多重化、信号処理、Ｄ／Ａ変換処理、変調処理などをされ、送信信号として通信路１６へ送信される。
　なお、外符号化入力部３３、外符号化演算部３４および外符号化出力部３５間で伝送されるデータ、内符号化入力部３６、内符号化演算部３７および内符号化出力部３８間で伝送されるデータ、および外符号化部３１および内符号化部３２間で伝送されるデータは、各回路間を接続するバスを経由するパイプライン方式で受け渡すように構成する、または隣接する前後の回路から参照可能な作業用記憶領域を設けて受け渡すように構成してもよい。また、特定の区間、例えば外符号化部３１および内符号化部３２間を、例えばＳＦＩ等の所定のインタフェース規格で接続するように構成してもよい。
　なお、上述した説明では、誤り訂正符号化部１２に外符号化入力部３３、外符号化演算部３４、外符号化出力部３５、内符号化入力部３６、内符号化演算部３７および内符号化出力部３８をそれぞれ異なる要素ブロックとして設ける構成を示したが、本発明の特徴的な機能である、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てる機能を有していれば、必ずしも各構成要素をそれぞれ異なる要素ブロックとして実装する必要はない。
　例えば、外符号化入力部３３における入力系列順調整の一部において、外符号化演算部３４の演算処理の一部を実施してもよい。また、外符号化出力部３５における出力系列順調整の一部において、外符号化演算部３４の演算処理の一部を実施してもよい。さらに、内符号化入力部３６における入力系列順調整の一部において、内符号化演算部３７の演算処理の一部を実施してもよい。さらに、内符号化出力部３８における出力系列順調整の一部において、内符号化演算部３７の演算処理の一部を実施してもよい。さらに外符号化出力部３５における出力系列順調整の一部と内符号化入力部３６における入力系列順調整の一部とを統合し、同時実行することで１つの要素ブロックとして構成してもよい。
　次に、誤り訂正復号部２４の構成および動作について説明する。図３は、この発明の実施の形態１によるデジタル伝送システムの誤り訂正復号部の構成を示すブロック図である。
　誤り訂正復号部２４は、内復号部４１（内符号の復号手段）および外復号部４２（外符号の復号手段）で構成され、内復号部４１は内復号入力部４３、内復号演算部４４および内復号出力部４５を備え、外復号部４２は外復号入力部４６、外復号演算部４７および外復号出力部４８を備えている。
　なお、内復号部４１および外復号部４２の詳細図の記載は省略しているが、本発明の特徴的機能である、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てをする機能が、各部に含まれる入力部および出力部において実施されていれば、各部の具体的な構成は様々なものが想定される。
　次に、誤り訂正復号部２４の動作について説明する。なお、誤り訂正復号部２４は、誤り訂正符号化部１２に対応した構成になっており、誤り訂正符号化部１２が符号化した誤り訂正符号を復号する機能を有する。
　図３において、通信路１６からの受信信号をもとに復調部２１とＡ／Ｄ変換部２２およびフレーム同期部２３にて復調処理、Ａ／Ｄ変換処理、信号処理、多重分離化などが行われた量子化受信系列と、当該量子化受信系列に含まれる伝送フレームの先頭や形式等を識別するために用いる制御信号が、内復号部４１の内復号入力部４３に所定の直列または並列の順序、またはＳＦＩ等の所定のインタフェース規格で入力される。
　なお、フレーム同期部２３は、上述したＯＴＵｋフレーム、ＯＴＵｋＶフレームなどのフレームフォーマットを考慮する場合には、量子化受信系列に付加されているＯＨ（ＯｖｅｒＨｅａｄ：制御領域に含まれる制御用データ系列）を検出してフレームの先頭位置を特定するために必要な回路となるが、フレームフォーマットを意識する必要のない、連続的に符号化することが可能なデジタル伝送システムでは、必ずしも必要であるとは限らない。
　また、フレーム同期部２３で同期処理されるフレームフォーマットは、光通信用のＯＴＵｋフレーム以外にも、加入者系有線通信、モバイル無線通信、衛星通信、さらにはデジタル記録装置向けフレームや各種無線通信向けパケットなど、様々な種類のものでも対応可能である。ただし、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てをすることを考慮する場合は、ＯＴＵｋフレームなどの、あらかじめ定められた固定長のフレームフォーマットを用いる構成が最も好適である。
　なお、量子化受信系列が、送信１シンボルあたりｑビットに量子化されている場合、ｑ＝１の場合を「硬判定」、ｑ＞１の場合を「軟判定」と称する。なお、以下では硬判定を想定して説明を行う。ただし、軟判定の場合であっても同様に構成可能であり、送信１シンボルあたりｑビットを１シンボルとみなして、そのシンボルを一つにまとめて処理することにより、硬判定の場合と同様な系列変換処理を行うことができる。
　また、量子化受信系列が、ｑ＝１の硬判定の場合でも、例えばＲＳ符号や多値ＬＤＰＣ符号など、符号語の各要素をシンボル単位で処理する場合、送信ｓシンボルを符号語１シンボルとみなして、その符号語シンボルを一つにまとめて処理することにより、通常の硬判定の場合と同様の系列変換処理を行うことができる。これは誤り訂正符号化部１２においても同様である。
　内復号部４１は、内符号の復号処理（以下、内復号処理と称する）を行う。具体的には、内復号入力部４３は、フレーム同期部２３より入力された量子化受信系列と、当該量子化受信系列の先頭や形式などを識別するために用いる制御信号に基づいて、その量子化受信系列に対して、入力タイミング調整、デスクランブル処理、入力データ変換処理（軟判定復号における軟入力値演算などを含む）、入力系列順調整（インタリーブ処理を含む）などを行う。フレーム同期部２３の出力が、ＳＦＩ等の所定のインタフェース規格へ変換してから出力されている場合、その逆変換も行う。
　次に、内復号演算部４４で内復号演算（内符号の復号）を行う。内復号演算の処理の流れとしては、内復号入力部４３からの入力タイミング、入力系列順、入力並列数などに応じて、様々な形態が考えられるが、例えば、ｎ１個の内符号語に対応する量子化受信系列をそれぞれ並列処理する方法や、ｎ２ビット（またはシンボル）並列入力データバスに対するパイプライン処理をｎ１段数のみ実行する方法などが考えられる。
　この内復号の処理は、内符号化の方法に応じて行う。ＢＣＨ符号やＲＳ符号などのブロック符号を選択した場合は硬判定限界距離復号（消失訂正復号も含む）を、ＬＤＰＣ符号などを用いた場合は軟判定繰り返し復号を行うのが好ましい。特にこの実施の形態１では、ＢＣＨ符号に対する硬判定限界距離復号を用いるものとして説明する。
　最後に内復号出力部４５は、出力タイミング調整、出力系列順調整（インタリーブ処理または直交変換処理を含む）、スクランブル処理などを行い、その結果を、内復号出力系列として出力するとともに、その系列の先頭や形式などを識別することに用いる制御信号を出力する。
　なお、内復号入力部４３および内復号出力部４５での、タイミング調整、系列順調整などは、採用する内符号の形式、インタリーブの有無およびその構成、スクランブルの有無およびその形式などにより異なるが、どのような構成であっても、内符号化部３２に対応した構成であり、且つ本発明の特徴的な機能である、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てをすることを考慮する並べ替えの機能を有していれば、様々な構成で実装することは可能である。また、内復号出力部４５の出力は、ｎ２並列の通常のバス信号の形式で構成されるが、例えばＳＦＩ等の所定のインタフェース規格へ変換してから出力しても構わない。この場合、内復号部４１と外復号部４２とを異なるデバイスへ組み込むことが可能となる。なお、この系列順調整の詳細については後述する。
　次に外復号部４２は、外復号処理（外符号の復号）を行う。具体的に、外復号入力部４６は、内復号部４１より入力された内復号出力系列と、その系列の先頭や形式などを識別することに用いる制御信号を元に、その内復号出力系列に対して、入力タイミング調整、デスクランブル処理、入力データ変換処理（軟判定復号における軟入力値演算などを含む）、入力系列順調整（インタリーブ処理または直交変換処理を含む）などを行う。外復号部４２の出力が、ＳＦＩ等の所定のインタフェース規格へ変換してから出力されている場合、その逆変換も行う。
　外復号演算部４７は、外復号演算を行う。外復号演算の処理の流れとしては、外復号入力部４６からの入力タイミング、入力系列順、入力並列数などに応じて、様々な形態が考えられるが、例えば、ｎ２個の外符号語に対応する内復号出力系列をそれぞれ並列処理する方法や、ｎ１ビット（またはシンボル）並列入力データバスに対するパイプライン処理をｎ２段数のみ実行する方法などが考えられる。
　この外復号演算の処理は、外符号化の方法に応じて行う。ＢＣＨ符号やＲＳ符号などのブロック符号を選択した場合は硬判定限界距離復号（消失訂正復号も含む）を、ＬＤＰＣ符号などを用いた場合は軟判定繰り返し復号を行うのが好ましい。この実施の形態１では、ＢＣＨ符号に対する硬判定限界距離復号を用いるものとして説明する。
　外復号出力部４８は、出力タイミング調整、出力系列順調整（デインタリーブ処理または直交変換処理を含む）、スクランブル処理などを行い、その結果を、推定符号語系列（暫定）として出力するとともに、その系列の先頭や形式などを識別することに用いる制御信号を出力する。
　なお、外復号入力部４６および外復号出力部４８における、タイミング調整、系列順調整などは、採用する外符号の形式、インタリーブの有無およびその構成、スクランブルの有無およびその形式などにより異なるが、どのような構成あるいは形式であっても外符号化部３１に対応可能な構成であり、且つ本発明の特徴的な機能である、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てをすることを考慮する並べ替えの機能を有していれば、様々な構成で実装することが可能である。また、外復号出力部４８の出力は、ｎ２並列の通常のバス信号の形式で構成されるが、例えばＳＦＩ等の所定のインタフェース規格へ変換してから出力しても構わない。なお、この系列順調整の詳細については後述する。
　外復号入力部４４から出力される推定符号語系列（暫定）および制御信号は、誤り訂正符号化部１２の復号結果、すなわち推定符号語系列および制御信号として、フレーム逆変換部２５へ送信される。フレーム逆変換部２５は、所定のフレームフォーマット変換や多重化処理を行い、生成した推定情報系列を受信者２に出力する。
　また、内復号部４１および外復号部４２は、内復号および外復号の復号結果を示すモニタ信号を出力する。モニタ信号の形式としては、例えば、誤り訂正時にビット反転したビット数の累計、誤り訂正時に誤り数値を変更したシンボル数の累計、誤り検出（訂正不可のため誤り残留していると判定）した要素符号語数の累計、などが挙げられる。また、出力の形式としては、内復号部４１のみの復号結果、外復号部４２のみの復号結果、および内復号部４１と外復号部４２との復号結果の累計、など適宜構成可能である。内復号部４１および外復号部４２のモニタ信号は、通信制御部３に送信される。
　内復号入力部４３、内復号演算部４４および内復号出力部４５間で伝送されるデータ、外復号入力部４６および外復号演算部４７および外復号出力部４８間で伝送されるデータ、および内復号部４１および外復号部４２で伝送されるデータは、各回路間を接続するバスを経由するパイプライン方式で受け渡すように構成してもよい。また、隣接する前後の回路から参照可能な作業用記憶領域を設けて受け渡すように構成してもよい。また、特定の区間、例えば内復号部４１および外復号部４２間を、例えばＳＦＩ等の所定のインタフェース規格で接続するように構成してもよい。
　なお、上述した説明では、誤り訂正復号部２４に内復号入力部４３、内復号演算部４４、内復号出力部４５、外復号入力部４６、外復号演算部４７および外復号出力部４８をそれぞれ異なる要素ブロックとして設ける構成を示したが、誤り訂正符号化部１２に対応した構成であり、且つ本発明の特徴的な機能である、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てる機能を有していれば、必ずしも各構成要素をそれぞれ異なる要素ブロックとして実装する必要はない。
　例えば、内復号入力部４３における入力系列順調整の一部において、内復号演算部４４の演算処理の一部を実施してもよい。また、内復号出力部４５における出力系列順調整の一部において、内復号演算部４４の演算処理の一部を実施してもよい。さらに、外復号入力部４６における入力系列順調整の一部において、外復号演算部４７の演算処理の一部を実施してもよい。さらに、外復号出力部４８における出力系列順調整の一部において、外復号演算部４７の演算処理の一部を実施してもよい。さらに、内復号出力部４５における出力系列順調整の一部と外復号入力部４６における入力系列順調整の一部とを統合し、同時実行することで１つの要素ブロックとして構成してもよい。
　次に、誤り訂正復号部２４の異なる構成について説明する。図４は、この発明の実施の形態１によるデジタル伝送システムの誤り訂正復号部の異なる構成例を示すブロック図である。
　図４に示すように、誤り訂正復号部２４´は、第１の内復号部４１ａ、第１の外復号部４２ａ、第２の内復号部４１ｂ、第２の外復号部４２ｂ・・・第ｎの内復号部４１ｎ、第ｎの外復号部４２ｎのように、内復号部４１および外復号部４２を所定の繰り返し数分、縦列接続して構成する。この誤り訂正復号部２４´は、誤り訂正符号化部１２に対応した構成であり、誤り訂正符号化部１２が符号化した誤り訂正符号を繰り返し復号する機能を有している。
　図４において、通信路１６からの受信信号をもとに復調部２１とＡ／Ｄ変換部２２およびフレーム同期部２３にて復調処理、Ａ／Ｄ変換処理、信号処理、多重分離化などをされた量子化受信系列と、量子化受信系列に含まれる伝送フレームの先頭や形式等を識別することに用いる制御信号が、内復号部４１ａの内復号入力部４３ａに所定の直列または並列の順序、またはＳＦＩ等の所定のインタフェース規格で入力される。
　内復号部４１ａは、繰り返し１回目の内復号処理を行い、処理結果を内復号出力系列として出力すると共に、その系列の先頭や形式を識別する際に参照する制御信号を出力する。次に、外復号部４２ａは、繰り返し１回目の外復号処理を行い、処理結果を推定符号語系列（暫定）として出力するとともに、その系列の先頭や形式などを識別する際に参照する制御信号を出力する。なお、内復号処理および外復号処理は上述した処理と同一の処理を行う。
　次に、内復号部４１ｂは、繰り返し２回目の内復号処理を行い、処理結果を内復号出力系列として出力すると共に、その系列の先頭や形式を識別する際に参照する制御信号を出力する。外復号部４２ｂは、繰り返し２回目の外復号処理を行い、処理結果を推定符号語系列（暫定）として出力するとともに、その系列の先頭や形式などを識別する際に参照する制御信号を出力する。なお、内復号処理および外復号処理は上述した処理と同一の処理を行う。このように、内復号部４１と外復号部４２とによる復号処理を所定の回数（＝ｎ）繰り返し行う。
　最後に、繰り返しの最終回となる外復号部４２ｎの外復号出力部（不図示）から出力される推定符号語系列（暫定）および制御信号は、誤り訂正復号部２４の復号結果（推定符号語系列および制御信号）としてフレーム逆変換部２５に出力される。フレーム逆変換部２５は、所定のフレームフォーマット変換や多重化をおこなった推定情報系列を受信者２に出力する。
　また、内復号部４１および外復号部４２は、内復号および外復号の復号結果を示すモニタ信号を出力する。モニタ信号の形式としては、例えば、誤り訂正時にビット反転したビット数の累計、誤り訂正時に誤り数値を変更したシンボル数の累計、誤り検出（訂正不可のため誤り残留していると判定）した要素符号語数の累計、などが挙げられる。また、出力の形式としては、繰り返し１回目の内復号部４１ａのみの復号結果、繰り返しｎ回目の外復号部４２ｎのみの復号結果、および繰り返し単位毎の内復号部４１および外復号部４２の累計など適宜構成可能である。内復号部４１および外復号部４２のモニタ信号は、通信制御部３に送信される。
　なお、図４に示した誤り訂正復号部２４´は、繰り返し数に応じて内復号部４１と外復号部４２とを縦列接続する例を示したが、内復号部４１と外復号部４２とを１組または繰り返し数以下の数組のみを保持し、誤り訂正復号部２４の入出力周波数の２倍または数倍の速度で動作させ、外復号部４２の出力を再び内復号部４１へフィードバックして入力するように構成してもよい。
　次に、誤り訂正符号化部１２および誤り訂正復号部２４において実行される、入出力系列順調整、特にインタリーブ処理およびデインタリーブ処理の詳細について説明する。
　図１５は、基幹系光伝送における標準的な伝送フレームを示し、上述した参考文献１に準拠するＯＴＵｋフレームを示す説明図である。
　図１５において、ＯＵＴ　Ｒｏｗ１の先頭１６バイト（１バイトは８ビットとみなす）がＯＨ（Ｏｖｅｒ　Ｈｅａｄ）、続いて２３８×１６バイトがＰａｙｌｏａｄ、続いて１６×１６バイトがＦＥＣ（Ｆｏｒｗａｒｄ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ）　Ｒｅｄｕｎｄａｎｃｙとして割り当てられ、紙面上を左から右に伝送する。同様に、ＯＵＴ　Ｒｏｗ２からＯＵＴ　Ｒｏｗ４を伝送する。ここで、ＯＨを制御領域、ＯＨおよびＰａｙｌｏａｄを合わせて伝送領域、ＦＥＣ　Ｒｅｄｕｎｄａｎｃｙを冗長領域と呼ぶこととする。このＯＴＵｋフレームに対して、誤り訂正符号化部１２および誤り訂正復号部２４では、伝送領域を情報系列領域として取り扱い、冗長領域をパリティ系列領域として取り扱う。
　図１４を用いて上述したように、従来の積符号に基づく積符号フレームでは、情報系列領域とパリティ系列領域とを長方形に確保する必要がある。当該制約により、ＯＴＵｋフレームの伝送領域および冗長領域を、積符号フレームの情報系列領域およびパリティ系列領域に過不足なく割り当てることができない。
　一方、図５はこの発明の実施の形態１によるデジタル伝送システムの積符号フレームのフレームフォーマットを示す説明図である。
　図５に示したフレームフォーマットは、積符号フレームの第１情報系列領域１０１、積符号フレームの外符号パリティ系列領域１０２、積符号フレームの第１の内符号パリティ系列領域１０３、積符号フレームの第２の内符号パリティ系列領域１０４、Ｃｈｅｃｋ　ｏｎ　Ｃｈｅｃｋ領域（外符号および内符号との両者のパリティ系列に割り当てられる領域）１０５で構成されている。
　矢印２０１は外符号の符号化方向およびその割り当てを示し、矢印２０１ａは情報系列を割り当てる領域、矢印２０１ｂはパリティ系列を割り当てる領域を示している。矢印２０２は第１の内符号の符号化方向およびその割り当てを示し、矢印２０２ａは情報系列を割り当てる領域、矢印２０２ｂはパリティ系列を割り当てる領域を示している。矢印２０３は第２の内符号の符号化方向およびその割り当てを示し、矢印２０３ａは情報系列を割り当てる領域、矢印２０３ｂはパリティ系列を割り当てる領域を示している。
　図６は、この発明の実施の形態１によるデジタル伝送システムの積符号フレームの異なるフレームフォーマットを示す説明図である。
　図６に示したフレームフォーマットは、積符号フレームの第２の内符号パリティ系列領域１０４に替えて、積符号フレームの第２の情報系列領域１０６を示している。さらに矢印２０３に替えて、第０の内符号の符号化方向およびその割り当てを示す矢印２０４を有し、２０４ａは情報系列を割り当てる領域、２０４ｂはパリティ系列を割り当てる領域を示している。その他の構成は図５と同一である。
　図５に示した積符号フレームの例では、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、当該過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てを行う処理において、特に伝送フレームの冗長領域に対して積符号フレームのパリティ系列領域が少ない場合を示している。
　一方、図６に示した積符号フレームの例では、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、当該過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てを行う処理において、特に伝送フレームの冗長領域に対して積符号フレームのパリティ系列領域が多い場合を示している。
　ここで、図５および図６を参照しながら誤り訂正符号化部１２の符号化方法について説明する。なお、積符号の場合、縦方向と横方向のどちらからでも符号化は可能であるが、以下説明の便宜上、横方向の要素符号を外符号Ｃ１（先に符号化するもの）、縦方向の要素符号を内符号Ｃ２（後に符号化するもの）と定義する。また、外符号Ｃ１の符号長、情報長をｎ１およびｋ１と定義し、以下（ｎ１，ｋ１）と記載する。なお、ｎ１は積符号フレームの列数に対応している。また、第１の内符号Ｃ２１の符号長、情報長をｎ２１およびｋ２１と定義し、以下（ｎ２１，ｋ２１）と記載する。同様に、第２の内符号Ｃ２２および第０の内符号Ｃ２０の符号長、情報長を（ｎ２２，ｋ２２）、（ｎ２０，ｋ２０）と定義する。なお、ｎ２は積符号フレームの行数に対応し、ｎ２＝ｎ２１＝ｎ２２＝ｎ２０と定義する。
　図５において、矢印２０１は外符号Ｃ１の符号化方向（紙面上の左方向から右方向）を示し、矢印２０１ａは情報系列を割り当てる領域、矢印２０１ｂはパリティ系列を割り当てる領域を示している。符号化結果は、第１の情報領域１０１と外符号パリティ系列領域１０２とを分離する組織符号の構成とする。外符号Ｃ１は、例えば、ｎ２個の外符号語に対応してそれぞれ並列処理する方法や、ｎ１ビット（またはシンボル）並列入力データバスに対するパイプライン処理をｎ２段数のみ実行するなどにより符号化される。なお、外符号の符号化結果は、図６の積符号フレームの場合も同様の構成となる。
　次に、図５において、矢印２０２，２０３は第１の内符号Ｃ２１および第２の内符号Ｃ２２の符号化の方向（紙面上の上方向から下方向）を示し、矢印２０２ａ，２０３ａは情報系列を割り当てる領域、矢印２０２ｂ，２０３ｂはパリティ系列を割り当てる領域を示している。符号化結果は第１の情報領域１０１と、第１の内符号パリティ系列領域１０３または第２の内符号パリティ系列領域１０４とを分離する組織符号の構成とする。なお、内符号の符号化において、外符号パリティ系列領域１０２を情報系列とみなして第１の内符号により符号化することによりＣｈｅｃｋ　ｏｎ　Ｃｈｅｃｋ領域１０５が生成される。ｎ１１個ある第１の内符号Ｃ２１およびｎ１２個（第２の内符号パリティ系列領域１０４の列数に対応）ある第２の内符号Ｃ２２は、例えば、ｎ１１個の第１の内符号語およびｎ１２個の第２の内符号語に対応してそれぞれ並列処理する方法や、ｎ２ビット（またはシンボル）並列入力データバスに対するパイプライン処理をｎ１段数（＝ｎ１１＋ｎ１２）のみ実行するなどにより符号化される。
　図６の内符号の符号化において、矢印２０２および矢印２０４に示すように、ｎ１１個ある第１の内符号Ｃ２１およびｎ１０個ある第０の内符号Ｃ２０により符号化される。第０の内符号Ｃ２０に際しては、第１の情報系列領域１０１および第２の情報系列領域１０６を情報系列とみなし、符号化結果のパリティ系列を第１の内符号パリティ系列領域１０３に割り当てる。その他の符号化方法の詳細については、図５と同様である。
　図５および図６の積符号フレームで問題となるのは、積符号としての条件である、Ｃｈｅｃｋ　ｏｎ　Ｃｈｅｃｋ領域１０５が生成されるかどうか、つまりＣｈｅｃｋ　ｏｎ　Ｃｈｅｃｋ領域１０５に含まれるパリティ系列領域が、外符号Ｃ１および第１の内符号Ｃ２１の両者のパリティ系列になっているか、ということである。
　図５において、その条件を満たすために、第２の内符号Ｃ２２を、第１の内符号Ｃ２１の部分符号として構成することとする。これをＣ２１⊃Ｃ２２と記す。また、図６において、その条件を満たすために、第１の内符号Ｃ２１を、第０の内符号Ｃ２０の部分符号として構成することとする。これをＣ２０⊃Ｃ２１と記す。
　このように、各内符号を部分符号として構成することにより、実施の形態１のデジタル伝送システムの積符号フレームは積符号として構成することができる。これにより、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てをすることが可能となり、さらに積符号の特徴である、Ｃｈｅｃｋ　ｏｎ　Ｃｈｅｃｋ領域１０５の存在により、全ての符号語ビット（またはシンボル）が外符号および内符号の両者により誤り訂正符号化されることとなり、誤り訂正能力を向上させることができる。
　さらに、図７および図８に、実施の形態１のデジタル伝送システムの積符号フレームのその他のフレームフォーマットを示す。
　図７に示したフレームフォーマットは、第２の内符号パリティ系列領域１０４を複数の領域に分割した場合を示している。符号化方法および条件は図５で示した例と同様である。また、複数ある第２の内符号パリティ系列領域１０４の列数の総計はｎ１２であり、図５で示した例と同一とみなす。
　また、図８に示したフレームフォーマットは、第２の情報系列領域１０６を複数の領域に分割した場合を示している。符号化方法および条件は図６で示した例と同様である。また、複数ある第２の情報系列領域１０６の列数の総計はｎ１０であり、図６で示した例と同一とみなす。
　図７および図８では、第２の内符号パリティ系列領域１０４または第２の情報系列領域１０６の位置を、積符号フレームの中で不均一に分散させている。このように分散させることにより、残留誤りが特定箇所に固まることを是正できる。そのため、例えばバースト誤りなどに対する誤り耐性を向上させることができる。
　次に、実施の形態１のデジタル伝送システムの積符号フレームについて、具体的な数値を含めた例を挙げて説明する。
　伝送フレームとしてＯＴＵ４フレームを採用し、このＯＴＵ４フレームを１６フレームまとめて、１つの積符号フレームに割り当てる。一方、積符号フレームの要素符号として、以下のものを取り上げる。
外符号Ｃ１：ＢＣＨ（１６３２，１５８８）符号
第１の内符号Ｃ２１：ＢＣＨ（１２８０，１２３６）符号
第２の内符号Ｃ２２：ＢＣＨ（１２８０，１２２５）符号
　外符号Ｃ１、第１の内符号Ｃ２１、第２の内符号Ｃ２２のＧＦ（２１１）上の原始多項式ｐ（ｘ）を、以下の式（１）のように定義する。
　　ｐ（ｘ）＝ｘ１１＋ｘ２＋１　　　・・・（１）
　ｐ（ｘ）の根となるＧＦ（２１１）上の原始元をαとするとき、αｉのＧＦ（２１１）上の最小多項式ｍｉ（ｘ）は、以下の式（２）から式（６）となる。
　　ｍ１（ｘ）＝ｐ（ｘ）　　　・・・（２）
　　ｍ３（ｘ）＝ｘ１１＋ｘ８＋ｘ５＋ｘ２＋１　　　・・・（３）
　　ｍ５（ｘ）＝ｘ１１＋ｘ７＋ｘ３＋ｘ２＋１　　　・・・（４）
　　ｍ７（ｘ）＝ｘ１１＋ｘ５＋ｘ３＋ｘ２＋１　　　・・・（５）
　　ｍ９（ｘ）＝ｘ１１＋ｘ１０＋ｘ３＋ｘ２＋１　　　・・・（６）
　このとき、外符号Ｃ１、第１の内符号Ｃ２１の生成多項式ｇ１（ｘ）を、以下の式（７）のように定義する。
　　ｇ１（ｘ）＝ｍ１（ｘ）＊ｍ３（ｘ）＊ｍ５（ｘ）＊ｍ７（ｘ）　　・・・（７）
　また、第２の内符号Ｃ２２の生成多項式ｇ２（ｘ）を、以下の式（８）のように定義する。
　　ｇ２（ｘ）＝ｍ１（ｘ）＊ｍ３（ｘ）＊ｍ５（ｘ）＊ｍ７（ｘ）＊ｍ９（ｘ）　　　・・・（８）
　上述のように第１の内符号Ｃ２１および第２の内符号Ｃ２２は、Ｃ２１⊃Ｃ２２との部分符号の条件を満たしていることが容易に分かる。
　また、第２の内符号パリティ系列領域１０４の列数の総計ｎ１２＝４４３とする。
　この伝送フレームと積符号フレームとの領域の配分は、以下のようになる。
伝送フレーム：
　伝送領域：１９５７８８８（＝１６＊２３９＊８＊４＊１６）
　冗長領域：１３１０７２（＝１６＊１６＊８＊４＊１６）
積符号フレーム：
　情報系列領域：１９５７８９５（＝１２３６＊１５８８－１１＊４４３）
　※ＦＥＣ　Ｓｔｕｆｆ＝７を含む
　パリティ系列領域：１３１０６５
（＝１１＊４＊１２８０＋１１＊４＊１５８８＋１１＊４４３）
　※Ｚｅｒｏ　Ｐａｄｄｉｎｇ＝７を含む
　なお、微調整のため、伝送フレームから積符号フレームへの変換時に、情報系列領域に、例えば全ゼロとあらかじめ定義したビットをＦＥＣ　Ｓｔｕｆｆとして付加する。また同様に、微調整のため、積符号フレームから伝送フレームへの変換時に、冗長領域に、例えば全ゼロとあらかじめ定義したビットをＺｅｒｏ　Ｐａｄｄｉｎｇとして付加する。
　なお、この実施の形態１では、上述した具体例に示したパラメータに制約されない。例えば、上述した例では、外符号および内符号としてＢＣＨ符号を用いる例を示したが、これに替えてＲＳ符号やＬＤＰＣ符号などを用いてもよい。さらに、誤り訂正符号化の方法、フレームフォーマットの長さ、入出力並列数、伝送速度などについて、実現可能な組み合わせであれば、適宜組み合わせが可能であり、上述した実施の形態１の構成を実現することができる。
　また、実施の形態１の構成は、光伝送システムへの適用に限定されることなく、加入者系有線通信、モバイル無線通信、衛星通信、またはデジタル記録装置など、様々な種類の伝送システムにも適用可能である。これは、以下の実施の形態２から実施の形態４においても同様である。
　以上のように、この発明の実施の形態１によれば、伝送フレームの伝送領域および冗長領域に対して、積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が生じる場合に、その過不足分に応じた情報系列領域およびパリティ系列領域の不均一割り当てを行うように構成したので、伝送スループットの無駄を抑制し、かつ誤り訂正能力を向上させることができる。
　なお、上述した実施の形態１では、誤り訂正符号化部１２において、横方向の外符号の符号化処理を行った後に、縦方向の内符号の符号化処理を行う場合を例に説明を行ったが、この場合に限定されず、縦方向の内符号の符号化処理を行った後に、横方向の外符号の符号化処理を行うように構成してもよい。さらに、誤り訂正復号部２４において、縦方向の内符号の復号処理を行った後に、横方向の外符号の復号処理を行う場合を例に説明を行ったが、この場合に限定されず、横方向の外符号の復号処理を行った後に、縦方向の内符号の復号処理を行うようにしてもよい。さらに、縦方向の内符号に対して情報系列領域およびパリティ系列領域の不均一割り当てを行う場合を例に示したが、その場合に限らず、横方向の外符号に対して情報系列領域およびパリティ系列領域の不均一割り当てを行うようにしてもよい。
　実施の形態２．
　図９は、この発明の実施の形態２によるデジタル伝送システムの積符号のフレームフォーマットを示す説明図である。図９において、矢印２０５は第３の内符号の符号化方向およびその割り当てを示し、矢印２０５ａは情報系列を割り当てる領域、矢印２０５ｂはパリティ系列を割り当てる領域を示している。また、符号化結果は、積符号フレームの第３の内符号パリティ系列領域１０７を分散して設けている。その他の構成は上述した実施の形態１と同様である。
　図９の例では、内符号の符号化について、４種類に分けている。特に上述した実施の形態１との違いは、第３の内符号パリティ系列領域１０７を用いて、第３の内符号Ｃ２３の訂正能力を向上させる一方、そのために不足する情報系列を、第２の情報系列領域１０６も用いることにより補填し、積符号フレーム全体の情報系列領域およびパリティ系列領域の大きさが実施の形態１と同様になるように調整している。第３の内符号Ｃ２３は、第２の内符号Ｃ２２第１の内符号Ｃ２１および第０の内符号Ｃ２０の部分符号として構成することとする。つまり、Ｃ２０⊃Ｃ２１⊃Ｃ２２⊃Ｃ２３となる。
　以上のように、この実施の形態２によれば、第３の内符号パリティ系列領域１０７を用いて第３の内符号Ｃ２３の訂正能力を向上させるように構成したので、繰り返し復号において、訂正能力の高い内符号Ｃ２３の訂正結果が他に伝搬し、繰り返し復号の収束速度が向上し、積符号全体の訂正能力を向上させることができる。
　実施の形態３．
　図１０は、この発明の実施の形態３によるデジタル伝送システムの積符号のフレームフォーマットを示す説明図である。図１０において、太線で示す矢印３０１ａ，３０１ｂは積符号フレームに含まれる先頭のＯＴＵｋフレームの系列順を示す矢印であり、細線で示す矢印３０２ａ，３０２ｂは積符号フレームに含まれる２番目のＯＴＵｋフレームの系列順を示す矢印である。
　矢印３０１ａは、先頭のＯＴＵｋフレームの伝送領域の系列順を示し、矢印３０１ｂは、先頭のＯＴＵｋフレームの冗長領域の系列順を示す。また同様に、矢印３０２ａは、２番目のＯＴＵｋフレームの伝送領域の系列順を示し、矢印３０２ｂは、２番目のＯＴＵｋフレームの冗長領域の系列順を示す。なお、これらの矢印の実線は実際に送信データを含む部分を示し、一重鎖線は系列のつながりを示すための仮想的な線（鎖線上には送信データは含まれない）を示す。なお、図を見やすくするため、矢印３０１ａ、３０１ｂ、３０２ａ、３０２ｂの一部を省略している。以下、３番目のＯＴＵｋフレーム以降も同様に割り当てを行う。
　ただし、最後の方のＯＴＵｋフレームの各系列については、領域３０３の部分に、ＲＡＭのビット／バイトイネーブルを用いる書き込み／読み出しなどを行うことにより、割り当てを行う。
　図１１は、この発明の実施の形態３によるデジタル伝送システムの積符号の別のフレームフォーマットを示す説明図である。図１１において、太線で示す矢印３１１ａ，３１１ｂは積符号フレームに含まれる先頭のＯＴＵｋフレームのＲｏｗ１の系列順を示す矢印であり、細線で示す矢印３１２ａ，３１２ｂは積符号フレームに含まれる先頭のＯＴＵｋフレームのＲｏｗ２の系列順を示す矢印である。
　矢印３１１ａは、先頭のＯＴＵｋフレームのＲｏｗ１の伝送領域の系列順を示し、矢印３１１ｂは、先頭のＯＴＵｋフレームのＲｏｗ１の冗長領域の系列順を示す。また同様に、矢印３１２ａは、先頭のＯＴＵｋフレームのＲｏｗ２の伝送領域の系列順を示し、矢印３１２ｂは、先頭のＯＴＵｋフレームのＲｏｗ２の冗長領域の系列順を示す。なお、これらの矢印の実線は実際に送信データを含む部分を示し、一重鎖線は系列のつながりを示すための仮想的な線（鎖線上には送信データは含まれない）を示す。なお、図を見やすくするため、矢印３１１ａ、３１１ｂ、３１２ａ、３１２ｂの一部を省略している。以下、先頭のＯＴＵｋフレームのＲｏｗ３以降も同様に割り当てを行う。
　また、二重鎖線で区切られた領域３１４は伝送領域を均等に割り当てる領域、領域３１５は冗長領域を均等に割り当てる領域、領域３１６は伝送領域および冗長領域を不均等に割り当てる領域を示す。
　この図１１の積符号フレームにおいて、ＯＴＵｋフレームの伝送領域の系列については、矢印３１１ａおよび矢印３１２ａで示すとおり、まず領域３１４の部分については縦方向に均等に割り割り当てを行い、領域３１６の部分については縦方向に不均等に割り当てを行う。次に、ＯＴＵｋフレームの冗長領域の系列については、矢印３１１ｂおよび矢印３１２ｂで示すとおり、まず領域３１６の部分については縦方向に不均等に割り割り当てを行い、領域３１５の部分については縦方向に均等に割り当てを行う。なお、領域３１４および領域３１５の部分については、誤り訂正符号化部１２または誤り訂正復号部２４の内部の並列入力データバスのバス幅またはＲＡＭのワード長などに応じて、均等な処理をしやすいビット（またはシンボル）幅に割り当てを行う。一方、領域３１６の部分については、ＲＡＭのビット／バイトイネーブルを用いる書き込み／読み出しなどを行うことにより、割り当てを行う。
　図１２は、この発明の実施の形態３によるデジタル伝送システムの積符号の別のフレームフォーマットを示す説明図である。図１２において、太線で示す矢印３２１ａ，３２１ｂは積符号フレームに含まれる先頭のＯＴＵｋフレームのＲｏｗ１の系列順を示す矢印であり、細線で示す矢印３２２ａ，３２２ｂは積符号フレームに含まれる最後のＯＴＵｋフレームのＲｏｗ４の系列順を示す矢印である。
　矢印３２１ａは、先頭のＯＴＵｋフレームのＲｏｗ１の伝送領域の系列順を示し、矢印３２１ｂは、先頭のＯＴＵｋフレームのＲｏｗ１の冗長領域の系列順を示す。また同様に、矢印３２２ａは、最後のＯＴＵｋフレームのＲｏｗ４の伝送領域の系列順を示し、矢印３２２ｂは、最後のＯＴＵｋフレームのＲｏｗ４の冗長領域の系列順を示す。なお、これらの矢印の実線は実際に送信データを含む部分を示し、一重鎖線は系列のつながりを示すための仮想的な線（鎖線上には送信データは含まれない）を示す。なお、図を見やすくするため、矢印３２１ａ、３２１ｂ、３２２ａ、３２２ｂの一部を省略している。以下、図示していない全てのＯＴＵｋフレームの各Ｒｏｗも同様に割り当てを行う。
　また、二重鎖線で区切られた領域３２４は伝送領域を均等に割り当てる領域、領域３２５および領域３２７は冗長領域を均等に割り当てる領域、領域３２６は伝送領域および冗長領域を不均等に割り当てる領域を示す。
　この図１２の積符号フレームにおいて、ＯＴＵｋフレームの伝送領域の系列については、矢印３２１ａおよび矢印３２２ａで示すとおり、まず領域３２４の部分については縦方向に均等に割り割り当てを行い、領域３２６の部分については縦方向に不均等に割り当てを行う。次に、ＯＴＵｋフレームの冗長領域の系列については、矢印３２１ｂおよび矢印３２２ｂで示すとおり、まず領域３２６の部分については横方向に不均等に割り割り当てを行い、領域３２５の部分については縦方向に均等に割り当てを行い、領域３２７の部分については横方向に均等に割り当てを行う。なお、領域３２４、領域３２５および領域３２７の部分については、誤り訂正符号化部１２または誤り訂正復号部２４の内部の並列入力データバスのバス幅またはＲＡＭのワード長などに応じて、均等な処理をしやすいビット（またはシンボル）幅に割り当てを行う。一方、領域３２６の部分については、ＲＡＭのビット／バイトイネーブルを用いる書き込み／読み出しなどを行うことにより、割り当てを行う。
　以上のように、この実施の形態３によれば、同一のＯＴＵｋフレームの各系列を、積符号フレームにおいて、極力固めて並べるように構成したので、並び替え用のＲＡＭの書き込み回数を軽減することができる。
　実施の形態４．
　図１３は、この発明の実施の形態４によるデジタル伝送システムの積符号のフレームフォーマットを示す説明図である。図１３において、矢印４０１ａ，４０１ｂは積符号フレームに含まれる先頭のＯＴＵｋフレームの系列順を示す矢印であり、４０２ａ，４０２ｂは積符号フレームに含まれる２番目のＯＴＵｋフレームの系列順を示す矢印である。
　矢印４０１ａは、先頭のＯＴＵｋフレームの伝送領域の系列順を示し、矢印４０１ｂは、先頭のＯＴＵｋフレームの冗長領域の系列順を示す。また同様に、矢印４０２ａは、２番目のＯＴＵｋフレームの伝送領域の系列順を示し、矢印４０２ｂは、２番目のＯＴＵｋフレームの冗長領域の系列順を示す。なお、これらの矢印の実線は実際に送信データを含む部分を示し、一重鎖線は系列のつながりを示すための仮想的な線（鎖線上には送信データは含まれない）を示す。
　図１３において、矢印４０１ａおよび矢印４０２ａで示すとおり、ＯＴＵｋフレームの伝送領域を、一定の間隔で並べ、かつ一定の割合で別の場所へ飛ばして並べていく。同様に、矢印４０１ｂおよび矢印４０２ｂで示すとおり、ＯＴＵｋフレームの冗長領域を、一定の間隔で並べ、かつ一定の割合で別の場所へ飛ばして並べていく。３番目以降のＯＴＵｋフレームも、これと同様の規則的かつ分散させる様式で、並び替えを行う。一方、最後の方のＯＴＵｋフレームの各系列については、図示しない領域の部分に、ＲＡＭのビット／バイトイネーブルを用いる書き込み／読み出しなどを行うことにより、割り当てを行う。
　以上のように、この実施の形態４によれば、同一のＯＴＵｋフレームの各系列を、積符号フレームにおいて、極力分散させて並べるように構成したので、バースト誤り耐性を向上させることができる。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　以上のように、この発明に係る誤り訂正符号化装置、誤り訂正復号装置、およびその方法は、例えば積符号フレームの情報系列領域やパリティ系列領域の割り当てに発生する過不足に応じて、情報系列領域をパリティ系列領域に不均一に割り当てる、および／またはパリティ系列領域を情報系列領域に不均一に割り当てることで、伝送スループットの無駄を抑制し、かつ誤り訂正処理能力を向上させることができるので、デジタル伝送システムなどに用いるのに適している。
　１　情報源、２　受信者、３　通信制御部、１１　フレーム変換部、１２　誤り訂正符号化部、１３　ＭＵＸ部、１４　Ｄ／Ａ変換部、１５　変調部、１６　通信路、２１　復調部、２２　Ａ／Ｄ変換部、２３　フレーム同期部、２４，２４´　誤り訂正復号部、２５　フレーム逆変換部、３１　外符号化部、３２　内符号化部、３３　外符号化入力部、３４　外符号化演算部、３５　外符号化出力部、３６　内符号化入力部、３７　内符号化演算部、３８　内符号化出力部、４１　内復号部、４２　外復号部、４３　内復号入力部、４４　内復号演算部、４５　内復号出力部、４６　外復号入力部、４７　外復号演算部、４８　外復号出力部。

Claims (10)

  1. 　伝送フレームに対して積符号に基づいた誤り訂正符号化を行う誤り訂正符号化装置において、
    　前記伝送フレームを構成する伝送領域および冗長領域に対して、前記積符号を用いた符号化を行い、当該符号化により生成する積符号フレームの情報系列領域および／またはパリティ系列領域の割り当てに過不足が発生する場合に、前記割り当てにより発生した過不足に応じて前記情報系列領域を前記パリティ系列領域に不均一に割り当てる、および／または前記パリティ系列領域を前記情報系列領域に不均一に割り当てる誤り訂正符号化部を備えたことを特徴とする誤り訂正符号化装置。
  2. 　前記誤り訂正符号化部は、前記積符号フレームを構成する要素符号である外符号および／または内符号の各要素符号が、所定の部分符号の条件を満たしている場合に、前記情報系列領域を前記パリティ系列領域に不均一に割り当てる、または前記パリティ系列領域を前記情報系列領域に不均一に割り当てることを特徴とする請求項１記載の誤り訂正符号化装置。
  3. 　前記誤り訂正符号化部は、前記外符号および／または前記内符号の各要素符号を、組織符号化することを特徴とする請求項２記載の誤り訂正符号化装置。
  4. 　前記誤り訂正符号化部は、前記割り当てにより発生した過不足に応じて、前記情報系列領域を前記パリティ系列領域に分散して割り当てる、および／または前記パリティ系列領域を前記情報系列領域に分散して割り当てることを特徴とする請求項１記載の誤り訂正符号化装置。
  5. 　積符号に基づいた誤り訂正復号を行う誤り訂正復号装置において、
    　伝送フレームを構成する伝送領域および冗長領域に対して、前記積符号により生成した積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が発生し、当該割り当てにより発生した過不足に応じて前記情報系列領域が前記パリティ系列領域に不均一に割り当てられた、または前記パリティ系列領域が前記情報系列領域に不均一に割り当てられた外符号および内符号を復号する誤り訂正復号部を備えたことを特徴とする誤り訂正復号装置。
  6. 　前記外符号および内符号は、各要素符号が所定の部分符号の条件を満たしていることを特徴とする請求項５記載の誤り訂正復号装置。
  7. 　前記外符号および／または前記内符号は、各要素符号が組織符号化されていることを特徴とする請求項６記載の誤り訂正復号装置。
  8. 　前記情報系列領域は前記パリティ系列領域に分散して割り当てられる、および／または前記パリティ領域は前記情報系列領域に分散して割り当てられていることを特徴とする請求項５記載の誤り訂正復号装置。
  9. 　伝送フレームに対して積符号に基づいた誤り訂正符号化を行う誤り訂正符号化方法において、
    　誤り訂正符号化部が、前記伝送フレームを構成する伝送領域および冗長領域に対して、前記積符号を用いた符号化を行い、当該符号化により生成する積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が発生する場合に、前記割り当てにより発生した過不足に応じて前記情報系列領域を前記パリティ系列領域に不均一に割り当てる、または前記パリティ系列領域を前記情報系列領域に不均一に割り当てることを特徴とする誤り訂正符号化方法。
  10. 　積符号に基づいた誤り訂正復号を行う誤り訂正復号方法において、
    　誤り訂正復号部が、伝送フレームを構成する伝送領域および冗長領域に対して、前記積符号により生成した積符号フレームの情報系列領域およびパリティ系列領域の割り当てに過不足が発生し、当該割り当てにより発生した過不足に応じて前記情報系列領域が前記パリティ系列領域に不均一に割り当てられた、または前記パリティ系列領域が前記情報系列領域に不均一に割り当てられた外符号および内符号を復号することを特徴とする誤り訂正復号方法。
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