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WO2010116819A1 - 電子部品の製造方法 - Google Patents

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WO2010116819A1
WO2010116819A1 PCT/JP2010/053241 JP2010053241W WO2010116819A1 WO 2010116819 A1 WO2010116819 A1 WO 2010116819A1 JP 2010053241 W JP2010053241 W JP 2010053241W WO 2010116819 A1 WO2010116819 A1 WO 2010116819A1
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conductor
insulator layer
electronic component
layer
conductor layer
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Inventor
祐 石渡
勝弘 三▲崎▼
Original Assignee
株式会社村田製作所
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Publication date
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    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H01F27/292—Surface mounted devices

Definitions

  • the present invention relates to a method for manufacturing an electronic component, and more particularly, to a method for manufacturing an electronic component including a laminate in which insulator layers are laminated.
  • FIG. 12 is a perspective view showing a manufacturing process of the surface mount electronic component 501 described in Patent Document 1.
  • FIG. 12 is a perspective view showing a manufacturing process of the surface mount electronic component 501 described in Patent Document 1.
  • a mother laminated body 510 having a coil incorporated therein is manufactured. Specifically, a flat mother laminate 510 is produced by laminating a ceramic sheet and a conductor layer. Then, the mother laminate 510 is fired.
  • a U-shaped groove 511 extending in a predetermined direction is formed in the mother laminated body 510.
  • external electrodes 506 are formed around the groove 511 and its periphery.
  • a conductive paste is applied and baked around the groove 511 and its periphery.
  • the mother laminate 510 is cut to obtain a plurality of surface mount electronic components 501. According to the method for manufacturing the surface mount electronic component 501 as described above, it is possible to obtain the surface mount electronic component 501 that can be easily inspected for solderability and does not interfere with the insulation on the upper surface of the substrate.
  • the external electrode 506 is formed on the mother laminate 510 after the mother laminate 510 is fired. Therefore, when the mother laminate 510 is fired, the shrinkage behavior of the external electrode 506 and the shrinkage behavior of the mother laminate 510 are different, and unnecessary stress is generated between the external electrode 506 and the mother laminate 510. End up. As a result, in the method for manufacturing the surface mount electronic component 501, the external electrode 506 may not sufficiently adhere to the mother laminate 510.
  • an object of the present invention is to provide a method of manufacturing an electronic component that can suppress the peeling of the external electrode from the laminate.
  • An electronic component manufacturing method includes a step of laminating a plurality of first insulator layers and a plurality of first conductor layers, and a plurality of first grooves extending in a predetermined direction. Forming a second insulator layer provided on the first insulator layer, an inner peripheral surface of the first groove, and the second insulator layer on the second insulator layer. Forming a second conductor layer serving as an external electrode so as to be electrically connected to the first conductor layer with respect to a region adjacent to the first groove; the first insulator layer; And a step of firing the first conductor layer and the second conductor layer.
  • FIG. 2 is a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component of FIG.
  • FIG. 2 is a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component of FIG.
  • FIG. 2 is a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component of FIG.
  • FIG. 2 is a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component of FIG.
  • FIG. 2 is a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component of FIG. 1.
  • FIG. 2 is a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component of FIG.
  • FIG. 2 is a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component of FIG. It is a perspective view of the electronic component which concerns on a modification.
  • FIG. 10 is a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component of FIG. 9. It is a perspective view of the electronic component which concerns on another modification.
  • FIG. 10 is a perspective view showing a manufacturing process of the surface mount electronic component described in Patent Document 1.
  • FIG. 1 is a perspective view of an electronic component 10a according to an embodiment of the present invention.
  • the direction in which the insulator layers are stacked when the electronic component 10a is formed is defined as the upward direction in the stacking direction.
  • the upward direction in the stacking direction is the downward direction in FIG.
  • the stacking direction is defined as the z-axis direction.
  • a direction along the long side of the electronic component 10a is defined as an x-axis direction
  • a direction along the short side of the electronic component 10a is defined as a y-axis direction.
  • the electronic component 10a includes a laminate 12 and external electrodes 14 (14a, 14b) as shown in FIG.
  • the laminated body 12 is configured by laminating an insulator layer and a conductor layer, and has a rectangular shape.
  • the laminated body 12 has a built-in coil L.
  • the coil L is a schematic diagram and is different from the actual shape.
  • the external electrode 14a is provided on the surface on the positive side in the z-axis direction of the multilayer body 12, and is constituted by the conductor layers 15a and 16a and is connected to the conductor layer 17a.
  • the conductor layer 15a extends along the short side on the negative direction side in the x-axis direction on the surface on the positive direction side in the z-axis direction of the multilayer body 12.
  • the conductor layer 16a extends along the side on the negative side in the x-axis direction of the multilayer body 12 along the side on the positive direction side in the z-axis direction.
  • the conductor layer 17a extends in the y-axis direction at a position away from the conductor layer 15a by a predetermined distance on the negative direction side in the z-axis direction in the multilayer body 12.
  • the conductor layer 15a and the conductor layer 16a are connected, and the conductor layer 16a and the conductor layer 17a are connected. Therefore, the external electrode 14a and the conductor layer 17a have a U-shape when viewed in plan from the y-axis direction.
  • the external electrode 14b is provided on the surface on the positive side in the z-axis direction of the multilayer body 12, and is composed of the conductor layers 15b and 16b and is connected to the conductor layer 17b.
  • the conductor layer 15 b extends along the short side on the positive direction side in the x-axis direction on the surface on the positive direction side in the z-axis direction of the multilayer body 12.
  • the conductor layer 16b extends along the side on the positive direction side in the z-axis direction on the side surface on the positive direction side in the x-axis direction of the multilayer body 12.
  • the conductor layer 17b extends in the y-axis direction at a position away from the conductor layer 15b by a predetermined distance to the negative direction side in the z-axis direction in the multilayer body 12.
  • the conductor layer 15b and the conductor layer 16b are connected, and the conductor layer 16b and the conductor layer 17b are connected. Therefore, the external electrode 14b and the conductor layer 17b are U-shaped when viewed in plan from the y-axis direction.
  • the coil L has a coil axis extending in the z-axis direction, and is connected between the external electrodes 14 a and 14 b.
  • the coil L is actually comprised by the coil conductor and via-hole conductor mentioned later.
  • a direction recognition mark 60 is provided on the surface of the laminate 12 on the negative side in the z-axis direction.
  • the direction recognition mark 60 is a mark for confirming the direction of the electronic component 10a when the electronic component 10a is mounted.
  • FIGS. 2 to 8 are a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component 10a.
  • the upper direction of FIGS. 2 to 8 is the positive direction of the z-axis direction.
  • 2 to 8 show the manufacturing process of the plurality of electronic components 10a.
  • 2 to 8 are cut lines L1 to L4 when cut into a plurality of electronic components 10a.
  • the cut lines L1 and L2 extend in the y-axis direction, and the cut lines L3 and L4 extend in the x-axis direction.
  • the cut line L1 is located on the negative direction side in the x-axis direction from the cut line L2, and the cut line L3 is located on the negative direction side in the y-axis direction from the cut line L4.
  • an insulating layer 120 is formed by applying a ceramic insulating paste mainly composed of glass mixed with a blue paint.
  • the insulator layer 120 has an area corresponding to a plurality of negative-side surfaces in the z-axis direction of the stacked body 12, and is a layer free from defects, blank portions, and the like.
  • a resist film is formed in a region overlapping the region where the circular direction recognition mark 60 shown in FIG. 50a is formed.
  • FIG. 2C light is irradiated (exposed) using the resist film 50a as a mask.
  • regions other than the region where the resist film 50a is provided are cured by light.
  • the resist film 50a is removed and development is performed to remove the insulator layer 120 in the region where the resist film 50a is provided, as shown in FIG.
  • the insulator layer 20 provided with the opening O1 is formed.
  • an insulating layer 22a is formed on the insulating layer 20 by applying a ceramic insulating paste mainly composed of glass.
  • the opening O1 is filled with an insulating paste.
  • the insulating paste used for forming the insulator layer 22a is not mixed with blue paint. Therefore, the direction recognition mark 60 shown in FIG. 1 is formed on the insulator layer 20.
  • the conductor layer 124a has an area corresponding to a plurality of negative-side surfaces in the z-axis direction of the multilayer body 12, and is a layer that does not have any defects or blank portions.
  • an opening O2 is provided in a region overlapping the region where the coil conductor 24a in FIG. 4C is formed when viewed in plan from the z-axis direction.
  • a resist film 50b is formed.
  • light is irradiated (exposed) using the resist film 50b as a mask.
  • the resist film 50b is removed and development is performed to remove the conductor layer 124a in the region where the resist film 50b is provided, as shown in FIG. 4C.
  • the coil conductor 24a is formed on the insulator layer 22a by the photolithography process shown in FIGS. 3C to 4C as described above.
  • an insulator layer 22b provided with openings O3 and O4 is formed on the insulator layer 22a and the coil conductor 24a by a photolithography process.
  • the openings O3 and O4 are located at both ends of the coil conductor 24a, and become via-hole conductors b1 and B1 shown in FIG. Note that the photolithography process in FIG. 5A is the same as the photolithography process described in FIGS. 2A to 3A, and thus the description thereof is omitted.
  • the coil conductor 24b is formed on the insulator layer 22b by the photolithography process, and the via-hole conductors b1 and B1 are formed in the openings O3 and O4 of the insulator layer 22b. To do. Thereby, the coil conductors 24a and 24b are connected via the via-hole conductor b1.
  • the photolithography process in FIG. 5B is the same as the photolithography process described in FIG. 3C to FIG.
  • an insulator layer 22c provided with openings O5 and O6 is formed on the insulator layer 22b and the coil conductor 24b by a photolithography process.
  • the opening O5 is located at one end of the coil conductor 24b, and becomes a via-hole conductor b2 shown in FIG. 6A by being filled with a conductive paste in a process described later.
  • the opening O6 is provided so as to overlap with the via-hole conductor B1 when viewed in plan from the z-axis direction, and is filled with a conductive paste in a process described later, whereby the via-hole conductor B2 shown in FIG. It becomes.
  • the photolithography process in FIG. 5C is the same as the photolithography process described with reference to FIGS.
  • a coil conductor 24c is formed on the insulator layer 22c by a photolithography process, and via-hole conductors b2 and B2 are formed in the openings O5 and O6 of the insulator layer 22b. To do. Thereby, the coil conductors 24b and 24c are connected via the via-hole conductor b2.
  • the photolithography process in FIG. 6A is the same as the photolithography process described in FIGS. 3C to 4C, and thus the description thereof is omitted. Thereafter, by repeating the steps shown in FIGS.
  • the insulator layers 22d and 22e, the coil conductors 24d to 24e, and the via-hole conductors b3, b4, B3, and B4 are formed.
  • the coil conductors 24c and 24e have the shape shown in FIG. 6A and have the number of turns of one turn.
  • the coil conductors 24b and 24d have the shape shown in FIG. 5B and have the number of turns of one turn. That is, in the coil L, two types of coil conductors 24 are alternately arranged in the z-axis direction.
  • an insulator layer 22f provided with openings O7 and O8 is formed on the insulator layer 22e and the coil conductor 24e by a photolithography process. Since the process shown in FIG. 6B is the same as the process shown in FIG. 5A, further detailed description is omitted.
  • a coil conductor 24f and conductor layers 17a and 17b are formed on the insulator layer 22f by a photolithography process, and via holes are formed in the openings O7 and O8 of the insulator layer 22f.
  • Conductors b5 and B5 are formed. More specifically, the conductor layer 17a extending in the y-axis direction along the cut line L1 is formed, and the conductor layer 17b extending in the y-axis direction along the cut line L2 is formed.
  • the conductor layer 17a is also formed on the negative side of the conductor layer 17a in the x-axis direction.
  • the conductor layer 17b is also formed on the positive side of the conductor layer 17b in the x-axis direction.
  • the two conductor layers 17a and 17b arranged side by side have a width W1 in the x-axis direction when viewed in plan from the z-axis direction.
  • the coil conductor 24f is connected to the conductor layer 17a.
  • the via-hole conductor B5 is connected to the conductor layer 17b.
  • the conductor layer 17b is connected to the coil conductor 24a via the via-hole conductors B1 to B5 (the via-hole conductors B3 and B4 are not shown). Therefore, the coil L is connected between the conductor layers 17a and 17b.
  • the insulator layers 20 and 22a to 22f, the coil conductors 24a to 24e, and the conductor layers are laminated by laminating the insulator layers and the conductor layers in the steps shown in FIGS. Via-hole conductors b1 to b4 and B1 to B4 are formed.
  • an insulator layer 22g having openings O9 and O10 is formed on the insulator layer 22g, the coil conductor 24f, and the conductor layers 17a and 17b by a photolithography process.
  • the opening O9 is a groove extending in the y-axis direction so as to overlap the cut line L1 and the conductor layer 17a when viewed in plan from the z-axis direction.
  • the opening O9 has a width W2 that is narrower than the width W1 of the two conductor layers 17a.
  • the opening O10 is a groove extending in the y-axis direction so as to overlap the cut line L2 and the conductor layer 17b when viewed in plan from the z-axis direction.
  • the opening O10 has a width W2 that is narrower than the width W1 of the two conductor layers 17b.
  • the openings O9 and O10 overlap so as not to protrude from the conductor layers 17a and 17b, respectively.
  • an insulator layer 22h provided with openings O11 and O12 is formed on the insulator layer 22g by a photolithography process.
  • the opening O11 is a groove extending in the y-axis direction so as to overlap the cut line L1 and the opening O9 when viewed in plan from the z-axis direction.
  • the opening O11 has a width W3 wider than the width W1 of the conductor layer 17a and the width W2 of the opening O9.
  • the opening O12 is a groove extending in the y-axis direction so as to overlap the cut line L2 and the opening O10 when viewed in plan from the z-axis direction.
  • the opening O12 has a width W3 wider than the width W1 of the conductor layer 17b and the width W2 of the opening O10.
  • the conductor layers 17a and 17b and the openings O9 and O10 overlap so as not to protrude from the openings O11 and O12, respectively.
  • the conductor layers 15a, 15b, 16a, and 16b to be the external electrodes 14a and 14b are formed so as to be electrically connected to the coil conductor 24.
  • the openings O9 to O12 are filled with a conductive material by a photolithography process.
  • conductor layers 16a and 16b are formed in the openings O9 and O10, respectively, and conductor layers 15a and 15b are formed in the openings O11 and O12, respectively.
  • the regions adjacent to the openings O9 and O10 on the insulator layer 22g are the openings O11 and O12 when viewed in plan from the z-axis direction in FIG. 7B.
  • the region does not overlap the openings O9 and O10.
  • the mother laminated body 112 is cut along the openings O9 and O10 to obtain a plurality of unfired laminated bodies 12. Specifically, the mother laminate 112 is cut along the cut lines L1 to L4. Thereby, the unfired laminated body 12 shown in FIG. 8 is obtained.
  • the plurality of unfired laminates 12 are fired at a temperature of 800 ° C. or higher.
  • the insulator layers 20, 22a to 22h, the coil conductors 24a to 24f, the via-hole conductors b1 to b5, B1 to B5, and the conductor layers 15a, 15b, 16a, 16b, 17a, and 17b are fired simultaneously.
  • the fired laminated body 12 is obtained through the above steps.
  • the laminated body 12 is barrel-processed and chamfered.
  • the external electrodes 14a and 14b are formed by performing Ni plating / Sn plating on the surfaces of the conductor layers 15a, 15b, 16a and 16b.
  • an electronic component 10a as shown in FIG. 1 is completed.
  • the external electrode 14 can be prevented from being peeled off from the multilayer body 12 as described below. More specifically, in the conventional method for manufacturing the surface mount electronic component 501 (see FIG. 12), the external electrode 506 is formed on the mother laminate 510 after the mother laminate 510 is fired. Therefore, in the method for manufacturing the surface mount electronic component 501, the external electrode 506 may not sufficiently adhere to the mother laminate 510.
  • the laminate 12 and the external electrode 14 are fired simultaneously. Thereby, at the time of baking the laminated body 12 and the external electrode 14, the shrinkage behavior of the laminated body 12 and the shrinkage behavior of the external electrode 14 can be aligned, and unnecessary stress is generated between the laminated body 12 and the external electrode 14. Occurrence can be suppressed. For this reason, in the electronic component 10 a, the external electrode 14 comes into close contact with the multilayer body 12 as compared with the surface-mounted electronic component 501. As a result, according to the method for manufacturing the electronic component 10a, the external electrode 14 is prevented from being peeled from the multilayer body 12.
  • the manufacturing method of the electronic component 10a it can suppress that the external electrode 14 peels from the laminated body 12 also for the following reasons. More specifically, in the electronic component 10 a, the conductor layer 17 connected to the external electrode 14 is provided in the multilayer body 12. Therefore, an anchor effect occurs between the conductor layer 17 and the multilayer body 12. As a result, according to the method for manufacturing the electronic component 10a, the external electrode 14 is prevented from being peeled from the multilayer body 12.
  • the stray capacitance generated between the external electrode 14 and the coil L can be reduced as described below. More specifically, the external electrode 14 is provided only on a part of the surface of the multilayer body 12 on the positive side in the z-axis direction and a part of the side surface of the multilayer body 12 located at both ends in the x-axis direction. Therefore, in the electronic component 10a, for example, the area where the external electrode 14 and the coil L face each other is smaller than when the external electrode 14 is provided on the entire side surface located at both ends of the laminated body 12 in the x-axis direction. Become. As a result, in the electronic component 10a, stray capacitance generated between the external electrode 14 and the coil L can be reduced.
  • FIG. 9 is a perspective view of an electronic component 10b according to a modification.
  • the difference between the electronic component 10a and the electronic component 10b is that, in the electronic component 10a, the conductor layers 15a and 15b are embedded in the multilayer body 12, whereas in the electronic component 10b, the conductor layers 15a and 15b are different from the multilayer body 12. It is a point formed on the surface on the positive direction side in the z-axis direction.
  • FIG. 10 is a top view and a cross-sectional structure diagram in the manufacturing process of the electronic component 10b. Until the step of forming the insulator layer 22g in the manufacturing process of the electronic component 10b (see FIG. 10A), the step of forming the insulator layer 22g in the manufacturing process of the electronic component 10a (see FIG. 7A). ).
  • conductor layers 15a, 15b, 16a, 16b to be the external electrodes 14a, 14b are formed.
  • the openings O9 and O10 are filled with a conductive material to form conductor layers 15a and 15b by a photolithography process, and the cut lines L1 and L2 are defined when viewed in plan from the z-axis direction.
  • Conductor layers 16a and 16b having a width W3 as the center in the x-axis direction are formed.
  • an unfired mother laminated body 112 composed of the insulator layers 20, 22a to 22g is obtained.
  • the mother laminated body 112 is cut along the openings O9 and O10 to obtain a plurality of unfired laminated bodies 12. Specifically, the mother laminate 112 is cut along the cut lines L1 to L4 to obtain a plurality of unfired laminates 12. Further, the plurality of unfired laminates 12 are fired at a temperature of 800 ° C. or higher. Thereby, the insulator layers 20, 22a to 22g, the coil conductors 24a to 24f, the via-hole conductors b1 to b5, B1 to B5, and the conductor layers 15a, 15b, 16a, 16b, 17a, and 17b are fired simultaneously. Since the process performed after this is the same as the process performed in the electronic component 10a, description is abbreviate
  • FIG. 11 is a perspective view of an electronic component 10c according to another modification.
  • the external electrode 14 may further include conductor layers 16 (16′a, 16′b) and 17 (17′a, 17′b).
  • the conductor layer 16 ′ is provided on the side surface of the multilayer body 12 on the negative side of the conductor layer 16 in the z-axis direction.
  • the conductor layer 17 ′ extends in the y-axis direction at a position away from the conductor layer 17 by a predetermined distance on the negative side in the z-axis direction in the multilayer body 12.
  • the conductor layer 16 and the conductor layer 16 ′ are connected, and the conductor layer 16 ′ and the conductor layer 17 ′ are connected. According to such an electronic component 10c, it is possible to more effectively reduce the external electrode 14 from being peeled from the stacked body 12.
  • the circuit element incorporated in the laminate 12 is not limited to the coil L. Therefore, the laminated body 12 may contain elements such as capacitors and filters.
  • the conductor layer 17 is not necessarily provided.
  • exposure may be performed through a photomask.
  • the present invention is useful for a method of manufacturing an electronic component, and is particularly excellent in that the external electrode can be prevented from peeling off from the laminate.

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Abstract

　積層体から外部電極が剥がれることを抑制できる電子部品の製造方法を提供する。　絶縁体層（２０，２２ａ～２２ｆ）とコイル導体（２４）とを積層する。ｙ軸方向に延在する複数の開口（Ｏ９，Ｏ１０）が設けられている絶縁体層（２２ｇ）を、絶縁体層（２２ｆ）上に形成する。ｙ軸方向に延在する複数の開口（Ｏ１１，Ｏ１２）が設けられている絶縁体層（２２ｈ）を、絶縁体層（２２ｇ）上に形成する。開口（Ｏ９～Ｏ１２）に対して導電材料を充填して、外部電極（１４）となる導体層（１５，１６）を、コイル導体（２４）と電気的に接続するように形成する。絶縁体層（２０，２２ａ～２２ｈ）及び導体層（１５，１６）を焼成する。

Description

電子部品の製造方法
　本発明は、電子部品の製造方法に関し、より特定的には、絶縁体層が積層されてなる積層体を備えた電子部品の製造方法に関する。
　従来の電子部品の製造方法として、例えば、特許文献１に記載の表面実装型電子部品の製造方法が知られている。以下に、該表面実装型電子部品の製造方法について図面を参照しながら説明する。図１２は、特許文献１に記載の表面実装型電子部品５０１の製造工程を示した斜視図である。
　まず、内部にコイルが内蔵されたマザー積層体５１０を作製する。具体的には、セラミックシートと導体層とを積層することにより平板状のマザー積層体５１０を作製する。そして、該マザー積層体５１０を焼成する。
　次に、図１２（ａ）に示すように、マザー積層体５１０に所定の方向に延在するＵ字形状の溝部５１１を形成する。
　次に、図１２（ｂ）に示すように、溝部５１１とその周囲に、外部電極５０６を形成する。例えば、溝部５１１及びその周囲に、導電性ペーストの塗布・焼付けを行う。次に、図１２（ｃ）に示すように、マザー積層体５１０をカットして、複数の表面実装型電子部品５０１を得る。以上のような表面実装型電子部品５０１の製造方法によれば、はんだ付け性の検査が簡単で基板上面の絶縁性に支障をきたすことのない表面実装型電子部品５０１を得ることができる。
　ところで、表面実装型電子部品５０１の製造方法では、外部電極５０６は、マザー積層体５１０の焼成後に、マザー積層体５１０に形成される。そのため、マザー積層体５１０の焼成時において、外部電極５０６の収縮挙動とマザー積層体５１０の収縮挙動とが異なってしまい、外部電極５０６とマザー積層体５１０との間に不要な応力が発生してしまう。その結果、表面実装型電子部品５０１の製造方法では、外部電極５０６がマザー積層体５１０に対して十分に密着しないおそれがある。
特開平７－１０６１４４号公報
　そこで、本発明の目的は、積層体から外部電極が剥がれることを抑制できる電子部品の製造方法を提供することである。
　本発明の一形態に係る電子部品の製造方法は、複数の第１の絶縁体層と複数の第１の導体層とを積層する工程と、所定の方向に延在する複数の第１の溝が設けられている第２の絶縁体層を、前記第１の絶縁体層上に形成する工程と、前記第１の溝の内周面、及び、前記第２の絶縁体層上において該第１の溝に隣接する領域に対して、外部電極となる第２の導体層を前記第１の導体層と電気的に接続するように形成する工程と、前記第１の絶縁体層、前記第２の絶縁体層、前記第１の導体層及び前記第２の導体層を焼成する工程と、を備えていること、を特徴とする。
　本発明によれば、積層体から外部電極が剥がれることを抑制できる。
本発明の一実施形態に係る電子部品の透視図である。 図１の電子部品の製造過程における上視図及び断面構造図である。 図１の電子部品の製造過程における上視図及び断面構造図である。 図１の電子部品の製造過程における上視図及び断面構造図である。 図１の電子部品の製造過程における上視図及び断面構造図である。 図１の電子部品の製造過程における上視図及び断面構造図である 図１の電子部品の製造過程における上視図及び断面構造図である。 図１の電子部品の製造過程における上視図及び断面構造図である。 変形例に係る電子部品の透視図である。 図９の電子部品の製造過程における上視図及び断面構造図である。 その他の変形例に係る電子部品の透視図である。 特許文献１に記載の表面実装型電子部品の製造工程を示した斜視図である。
　以下に、本発明の実施形態に係る電子部品の製造方法について図面を参照しながら説明する。
（電子部品の構成）
　以下に、本発明の一実施形態に係る製造方法において作製される電子部品の構成について図面を参照しながら説明する。図１は、本発明の一実施形態に係る電子部品１０ａの透視図である。本実施形態において、電子部品１０ａの形成時に、絶縁体層が積層されていく方向を積層方向の上方向と定義する。電子部品１０ａでは、図１の上側から下側へと絶縁体層が積層されるので、積層方向の上方向は、図１の下方向である。そして、積層方向をｚ軸方向と定義する。また、電子部品１０ａの長辺に沿った方向をｘ軸方向とし、電子部品１０ａの短辺に沿った方向をｙ軸方向とする。
　電子部品１０ａは、図１に示すように、積層体１２及び外部電極１４（１４ａ，１４ｂ）を備えている。積層体１２は、絶縁体層と導体層とが積層されて構成されており、長方形状をなしている。また、積層体１２は、コイルＬを内蔵している。図１において、コイルＬは、模式図であり、実際の形状とは異なっている。
　外部電極１４ａは、積層体１２のｚ軸方向の正方向側の面に設けられ、導体層１５ａ，１６ａにより構成されていると共に、導体層１７ａに接続されている。導体層１５ａは、積層体１２のｚ軸方向の正方向側の面において、ｘ軸方向の負方向側の短辺に沿って延在している。導体層１６ａは、積層体１２のｘ軸方向の負方向側の側面において、ｚ軸方向の正方向側の辺に沿って延在している。また、導体層１７ａは、積層体１２内において、導体層１５ａから所定距離だけｚ軸方向の負方向側に離れた位置において、ｙ軸方向に延在している。導体層１５ａと導体層１６ａとは接続されており、導体層１６ａと導体層１７ａとは接続されている。よって、外部電極１４ａ及び導体層１７ａは、ｙ軸方向から平面視したときに、コ字形をなしている。
　外部電極１４ｂは、積層体１２のｚ軸方向の正方向側の面に設けられ、導体層１５ｂ，１６ｂにより構成されていると共に、導体層１７ｂに接続されている。導体層１５ｂは、積層体１２のｚ軸方向の正方向側の面において、ｘ軸方向の正方向側の短辺に沿って延在している。導体層１６ｂは、積層体１２のｘ軸方向の正方向側の側面において、ｚ軸方向の正方向側の辺に沿って延在している。また、導体層１７ｂは、積層体１２内において、導体層１５ｂから所定距離だけｚ軸方向の負方向側に離れた位置において、ｙ軸方向に延在している。導体層１５ｂと導体層１６ｂとは接続されており、導体層１６ｂと導体層１７ｂとは接続されている。よって、外部電極１４ｂ及び導体層１７ｂは、ｙ軸方向から平面視したときに、コ字形をなしている。
　コイルＬは、図１に示すように、ｚ軸方向に延在するコイル軸を有しており、外部電極１４ａ，１４ｂ間に接続されている。なお、コイルＬは、実際には、後述するコイル導体及びビアホール導体により構成されている。
　また、積層体１２のｚ軸方向の負方向側の面には、方向認識マーク６０が設けられている。該方向認識マーク６０は、電子部品１０ａの実装時に、該電子部品１０ａの方向を確認するための印である。
（電子部品の製造方法）
　以下に、本発明の一実施形態に係る電子部品１０ａの製造方法について図面を参照しながら説明する。図２ないし図８は、電子部品１０ａの製造過程における上視図及び断面構造図である。図２ないし図８の断面構造図では、図２ないし図８の上方向がｚ軸方向の正方向である。図２ないし図８には、複数の電子部品１０ａの製造工程について示してある。また、図２ないし図８の上視図における点線は、複数の電子部品１０ａにカットされる際のカット線Ｌ１～Ｌ４である。カット線Ｌ１，Ｌ２は、ｙ軸方向に延在しており、カット線Ｌ３，Ｌ４は、ｘ軸方向に延在している。そして、カット線Ｌ１は、カット線Ｌ２よりもｘ軸方向の負方向側に位置し、カット線Ｌ３は、カット線Ｌ４よりもｙ軸方向の負方向側に位置している。
　まず、図２（ａ）に示すように、青色の塗料が混合されたガラスを主成分とするセラミックの絶縁性ペーストを塗布して、絶縁体層１２０を形成する。該絶縁体層１２０は、積層体１２のｚ軸方向の負方向側の面の複数個分に相当する面積を有しており、欠陥や空白部分等が存在しない層である。
　次に、図２（ｂ）に示すように、絶縁体層１２０において、ｚ軸方向から平面視したときに、図１に示す円形の方向認識マーク６０が形成される領域と重なる領域にレジスト膜５０ａを形成する。更に、図２（ｃ）に示すように、該レジスト膜５０ａをマスクとして、光を照射（露光）する。これにより、絶縁体層１２０において、レジスト膜５０ａが設けられた領域以外の領域は、光により硬化する。この後、レジスト膜５０ａを除去すると共に、現像を行うことにより、図３（ａ）に示すように、レジスト膜５０ａが設けられた領域の絶縁体層１２０を除去する。以上のような図２（ａ）から図３（ａ）に示したフォトリソグラフィ工程により、開口Ｏ１が設けられた絶縁体層２０が形成される。
　次に、図３（ｂ）に示すように、絶縁体層２０上に、ガラスを主成分とするセラミックの絶縁性ペーストを塗布して、絶縁体層２２ａを形成する。この際、開口Ｏ１には、絶縁性ペーストが充填される。絶縁体層２２ａの形成に用いる絶縁性ペーストには、青色の塗料が混合されていない。そのため、絶縁体層２０には、図１に示す方向認識マーク６０が形成される。
　次に、図３（ｃ）に示すように、絶縁体層２２ａ上に、Ａｇを主成分とする導電性ペーストを塗布して、導体層１２４ａを形成する。該導体層１２４ａは、積層体１２のｚ軸方向の負方向側の面の複数個分に相当する面積を有しており、欠陥や空白部分等が存在しない層である。
　次に、図４（ａ）に示すように、導体層１２４ａにおいて、ｚ軸方向から平面視したときに、図４（ｃ）のコイル導体２４ａが形成される領域と重なる領域に開口Ｏ２が設けられているレジスト膜５０ｂを形成する。更に、図４（ｂ）に示すように、該レジスト膜５０ｂをマスクとして、光を照射（露光）する。これにより、導体層１２４ａにおいて、レジスト膜５０ｂが設けられた領域以外の領域（すなわち、開口Ｏ２と重なる領域）は、光により硬化する。この後、レジスト膜５０ｂを除去すると共に、現像を行うことにより、図４（ｃ）に示すように、レジスト膜５０ｂが設けられた領域の導体層１２４ａを除去する。以上のような図３（ｃ）から図４（ｃ）に示したフォトリソグラフィ工程により、絶縁体層２２ａ上にコイル導体２４ａが形成される。
　次に、図５（ａ）に示すように、フォトリソグラフィ工程により、絶縁体層２２ａ及びコイル導体２４ａ上に、開口Ｏ３，Ｏ４が設けられた絶縁体層２２ｂを形成する。開口Ｏ３，Ｏ４は、コイル導体２４ａの両端に位置しており、後述する工程において、導電性ペーストが充填されることにより、図５（ｂ）に示すビアホール導体ｂ１，Ｂ１となる。なお、図５（ａ）におけるフォトリソグラフィ工程は、図２（ａ）から図３（ａ）において説明したフォトリソグラフィ工程と同様であるので、説明を省略する。
　次に、図５（ｂ）に示すように、フォトリソグラフィ工程により、絶縁体層２２ｂ上に、コイル導体２４ｂを形成すると共に、絶縁体層２２ｂの開口Ｏ３，Ｏ４にビアホール導体ｂ１，Ｂ１を形成する。これにより、ビアホール導体ｂ１を介してコイル導体２４ａ，２４ｂが接続される。なお、図５（ｂ）におけるフォトリソグラフィ工程は、図３（ｃ）から図４（ｃ）において説明したフォトリソグラフィ工程と同様であるので、説明を省略する。
　次に、図５（ｃ）に示すように、フォトリソグラフィ工程により、絶縁体層２２ｂ及びコイル導体２４ｂ上に、開口Ｏ５，Ｏ６が設けられた絶縁体層２２ｃを形成する。開口Ｏ５は、コイル導体２４ｂの一端に位置しており、後述する工程において、導電性ペーストが充填されることにより、図６（ａ）に示すビアホール導体ｂ２となる。また、開口Ｏ６は、ｚ軸方向から平面視したときにビアホール導体Ｂ１と重なるように設けられ、後述する工程において、導電性ペーストが充填されることにより、図６（ａ）に示すビアホール導体Ｂ２となる。なお、図５（ｃ）におけるフォトリソグラフィ工程は、図２（ａ）から図３（ａ）において説明したフォトリソグラフィ工程と同様であるので、説明を省略する。
　次に、図６（ａ）に示すように、フォトリソグラフィ工程により、絶縁体層２２ｃ上に、コイル導体２４ｃを形成すると共に、絶縁体層２２ｂの開口Ｏ５，Ｏ６にビアホール導体ｂ２，Ｂ２を形成する。これにより、ビアホール導体ｂ２を介してコイル導体２４ｂ，２４ｃが接続される。なお、図６（ａ）におけるフォトリソグラフィ工程は、図３（ｃ）から図４（ｃ）において説明したフォトリソグラフィ工程と同様であるので、説明を省略する。この後、図５（ａ）から図６（ａ）に示した工程を繰り返すことにより、絶縁体層２２ｄ，２２ｅ、コイル導体２４ｄ～２４ｅ及びビアホール導体ｂ３，ｂ４，Ｂ３，Ｂ４を形成する。なお、コイル導体２４ｃ，２４ｅは、図６（ａ）に示す形状を有し、１ターンのターン数を有している。また、コイル導体２４ｂ，２４ｄは、図５（ｂ）に示す形状を有し、１ターンのターン数を有している。すなわち、コイルＬでは、ｚ軸方向に２種類の形状のコイル導体２４が交互に並んでいる。
　次に、図６（ｂ）に示すように、フォトリソグラフィ工程により、絶縁体層２２ｅ及びコイル導体２４ｅ上に、開口Ｏ７，Ｏ８が設けられた絶縁体層２２ｆを形成する。図６（ｂ）に示す工程は、図５（ａ）に示す工程と同じであるので、これ以上の詳細な説明を省略する。
　次に、図６（ｃ）に示すように、フォトリソグラフィ工程により、絶縁体層２２ｆ上に、コイル導体２４ｆ及び導体層１７ａ，１７ｂを形成すると共に、絶縁体層２２ｆの開口Ｏ７，Ｏ８にビアホール導体ｂ５，Ｂ５を形成する。より詳細には、カット線Ｌ１に沿ってｙ軸方向に延在する導体層１７ａを形成すると共に、カット線Ｌ２に沿ってｙ軸方向に延在する導体層１７ｂを形成する。なお、図６（ｃ）では、複数の電子部品１０ａが同時に形成されているので、導体層１７ａのｘ軸方向の負方向側にも、導体層１７ａを形成する。同様に、導体層１７ｂのｘ軸方向の正方向側にも、導体層１７ｂを形成する。なお、図６に示すように、２つ並んでいる導体層１７ａ，１７ｂは、ｚ軸方向から平面視したときに、ｘ軸方向に幅Ｗ１を有している。
　また、コイル導体２４ｆの一端は、導体層１７ａに接続されている。一方、ビアホール導体Ｂ５は、導体層１７ｂに接続されている。これにより、導体層１７ｂは、ビアホール導体Ｂ１～Ｂ５（ビアホール導体Ｂ３，Ｂ４については図示せず）を介してコイル導体２４ａに接続されている。よって、コイルＬは、導体層１７ａ，１７ｂ間に接続されている。以上のように、図２（ａ）～図６（ｂ）に示す工程にて、絶縁体層と導体層とを積層することにより、絶縁体層２０，２２ａ～２２ｆ、コイル導体２４ａ～２４ｅ及びビアホール導体ｂ１～ｂ４，Ｂ１～Ｂ４を形成する。
　次に、図７（ａ）に示すように、フォトリソグラフィ工程により、絶縁体層２２ｇ、コイル導体２４ｆ及び導体層１７ａ，１７ｂ上に、開口Ｏ９，Ｏ１０が設けられた絶縁体層２２ｇを形成する。開口Ｏ９は、ｚ軸方向から平面視したときに、カット線Ｌ１及び導体層１７ａと重なるように、ｙ軸方向に延在している溝である。そして、開口Ｏ９は、２つの導体層１７ａの幅Ｗ１よりも狭い幅Ｗ２を有している。また、開口Ｏ１０は、ｚ軸方向から平面視したときに、カット線Ｌ２及び導体層１７ｂと重なるように、ｙ軸方向に延在している溝である。そして、開口Ｏ１０は、２つの導体層１７ｂの幅Ｗ１よりも狭い幅Ｗ２を有している。なお、開口Ｏ９，Ｏ１０はそれぞれ、導体層１７ａ，１７ｂからはみ出さないように重なっている。
　次に、図７（ｂ）に示すように、フォトリソグラフィ工程により、絶縁体層２２ｇ上に、開口Ｏ１１，Ｏ１２が設けられた絶縁体層２２ｈを形成する。開口Ｏ１１は、ｚ軸方向から平面視したときに、カット線Ｌ１及び開口Ｏ９と重なるように、ｙ軸方向に延在している溝である。そして、開口Ｏ１１は、導体層１７ａの幅Ｗ１及び開口Ｏ９の幅Ｗ２よりも広い幅Ｗ３を有している。また、開口Ｏ１２は、ｚ軸方向から平面視したときに、カット線Ｌ２及び開口Ｏ１０と重なるように、ｙ軸方向に延在している溝である。そして、開口Ｏ１２は、導体層１７ｂの幅Ｗ１及び開口Ｏ１０の幅Ｗ２よりも広い幅Ｗ３を有している。なお、導体層１７ａ，１７ｂ及び開口Ｏ９，Ｏ１０はそれぞれ、開口Ｏ１１，Ｏ１２からはみ出さないように重なっている。
　次に、図７（ｃ）に示すように、開口Ｏ９，Ｏ１０の内周面、及び、ｚ軸方向から平面視したときに、絶縁体層２２ｇ上において開口Ｏ９，Ｏ１０に隣接する領域に対して、外部電極１４ａ，１４ｂとなる導体層１５ａ，１５ｂ，１６ａ，１６ｂを、コイル導体２４と電気的に接続するように形成する。具体的には、フォトリソグラフィ工程により、開口Ｏ９～Ｏ１２に対して、導電材料を充填する。これにより、開口Ｏ９，Ｏ１０にはそれぞれ、導体層１６ａ，１６ｂが形成され、開口Ｏ１１，Ｏ１２にはそれぞれ、導体層１５ａ，１５ｂが形成される。なお、ｚ軸方向から平面視したときに、絶縁体層２２ｇ上において開口Ｏ９，Ｏ１０に隣接する領域とは、図７（ｂ）において、ｚ軸方向から平面視したときに、開口Ｏ１１，Ｏ１２において、開口Ｏ９，Ｏ１０と重なっていない領域である。以上の工程を経て、絶縁体層２０，２２ａ～２２ｈからなる未焼成のマザー積層体１１２を得る。
　次に、マザー積層体１１２を、開口Ｏ９，Ｏ１０に沿ってカットして、未焼成の複数の積層体１２を得る。具体的には、マザー積層体１１２をカット線Ｌ１～Ｌ４に沿ってカットする。これにより、図８に示す、未焼成の積層体１２が得られる。
　次に、未焼成の複数の積層体１２を８００℃以上の温度で焼成する。これにより、絶縁体層２０，２２ａ～２２ｈ、コイル導体２４ａ～２４ｆ、ビアホール導体ｂ１～ｂ５，Ｂ１～Ｂ５及び導体層１５ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂが同時に焼成される。
　以上の工程により、焼成された積層体１２が得られる。次に、積層体１２にバレル加工をして、面取りを行う。最後に、導体層１５ａ，１５ｂ，１６ａ，１６ｂの表面に、Ｎｉめっき／Ｓｎめっきを施すことにより、外部電極１４ａ，１４ｂを形成する。以上の工程を経て、図１に示すような電子部品１０ａが完成する。
（効果）
　以上のような電子部品１０ａの製造方法によれば、以下に説明するように外部電極１４が積層体１２から剥離することを抑制できる。より詳細には、従来の表面実装型電子部品５０１（図１２参照）の製造方法では、外部電極５０６は、マザー積層体５１０の焼成後に、マザー積層体５１０に形成される。そのため、表面実装型電子部品５０１の製造方法では、外部電極５０６がマザー積層体５１０に対して十分に密着しないおそれがある。
　そこで、電子部品１０ａの製造方法では、積層体１２及び外部電極１４を同時に焼成している。これにより、積層体１２及び外部電極１４の焼成時において、積層体１２の収縮挙動と外部電極１４の収縮挙動とをそろえることができ、積層体１２と外部電極１４との間に不要な応力が発生することを抑制できる。そのため、電子部品１０ａでは、表面実装型電子部品５０１に比べて、外部電極１４が積層体１２に対して強固に密着するようになる。その結果、電子部品１０ａの製造方法によれば、外部電極１４が積層体１２から剥離することが抑制されるようになる。
　また、電子部品１０ａの製造方法によれば、以下の理由によっても、外部電極１４が積層体１２から剥離することを抑制できる。より詳細には、電子部品１０ａでは、外部電極１４と接続されている導体層１７は、積層体１２内に設けられている。そのため、導体層１７と積層体１２との間には、アンカー効果が発生する。その結果、電子部品１０ａの製造方法によれば、外部電極１４が積層体１２から剥離することが抑制されるようになる。
　また、電子部品１０ａの製造方法によれば、以下に説明するように、外部電極１４とコイルＬとの間に発生する浮遊容量を低減することができる。より詳細には、外部電極１４は、積層体１２のｚ軸方向の正方向側の面の一部及び積層体１２のｘ軸方向の両端に位置する側面の一部にのみ設けられている。したがって、電子部品１０ａでは、例えば、外部電極１４が積層体１２のｘ軸方向の両端に位置する側面全面に設けられている場合に比べて、外部電極１４とコイルＬとが対向する面積が小さくなる。その結果、電子部品１０ａでは、外部電極１４とコイルＬとの間に発生する浮遊容量を低減することができる。
（変形例）
　以下に、変形例に係る電子部品１０ｂの製造方法について図面を参照しながら説明する。図９は、変形例に係る電子部品１０ｂの透視図である。電子部品１０ａと電子部品１０ｂとの相違点は、電子部品１０ａでは導体層１５ａ，１５ｂが積層体１２に埋め込まれているのに対して、電子部品１０ｂでは導体層１５ａ，１５ｂが積層体１２のｚ軸方向の正方向側の面上に形成されている点である。
　以下に、図面を参照しながら電子部品１０ｂの製造方法について説明する。図１０は、電子部品１０ｂの製造過程における上視図及び断面構造図である。なお、電子部品１０ｂの製造工程において絶縁体層２２ｇを形成する工程（図１０（ａ）参照）までは、電子部品１０ａの製造工程において絶縁体層２２ｇを形成する工程（図７（ａ）参照）と同じである。
　次に、図１０（ｂ）に示すように、開口Ｏ９，Ｏ１０の内周面、及び、ｚ軸方向から平面視したときに、絶縁体層２２ｇ上において開口Ｏ９，Ｏ１０に隣接する領域に対して、外部電極１４ａ，１４ｂとなる導体層１５ａ，１５ｂ，１６ａ，１６ｂを形成する。具体的には、フォトリソグラフィ工程により、開口Ｏ９，Ｏ１０に対して、導電材料を充填して導体層１５ａ，１５ｂを形成すると共に、ｚ軸方向から平面視したときに、カット線Ｌ１，Ｌ２をｘ軸方向の中心とする幅Ｗ３の導体層１６ａ，１６ｂを形成する。これにより、絶縁体層２０，２２ａ～２２ｇからなる未焼成のマザー積層体１１２が得られる。
　次に、マザー積層体１１２を、開口Ｏ９，Ｏ１０に沿ってカットして、未焼成の複数の積層体１２を得る。具体的には、マザー積層体１１２をカット線Ｌ１～Ｌ４に沿ってカットして、複数の未焼成の積層体１２を得る。更に、複数の未焼成の積層体１２を８００℃以上の温度で焼成する。これにより、絶縁体層２０，２２ａ～２２ｇ、コイル導体２４ａ～２４ｆ、ビアホール導体ｂ１～ｂ５，Ｂ１～Ｂ５及び導体層１５ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂが同時に焼成される。この後に行われる工程は、電子部品１０ａにおいて行われる工程と同じであるので説明を省略する。
　図１１は、その他の変形例に係る電子部品１０ｃの透視図である。図１１に示すように、外部電極１４は、導体層１６（１６'ａ，１６'ｂ），１７（１７'ａ，１７'ｂ）を更に含んでいてもよい。導体層１６'は、積層体１２の側面において、導体層１６のｚ軸方向の負方向側に設けられている。また、導体層１７'は、積層体１２内において、導体層１７から所定距離だけｚ軸方向の負方向側に離れた位置において、ｙ軸方向に延在している。そして、導体層１６と導体層１６'とは接続されており、導体層１６'と導体層１７'とは接続されている。このような電子部品１０ｃによれば、外部電極１４が積層体１２から剥離することをより効果的に低減できる。
　なお、積層体１２に内蔵される回路素子は、コイルＬに限らない。よって、積層体１２には、コンデンサやフィルタ等の素子が内蔵されていてもよい。
　また、導体層１７は、必ずしも設けられていなくてもよい。
　また、レジスト膜５０ａ，５０ｂを介して露光する代わりに、フォトマスクを介して露光するようにしてもよい。
　本発明は、電子部品の製造方法に有用であり、特に、積層体から外部電極が剥がれることを抑制できる点において優れている。
　Ｂ１～Ｂ５，ｂ１～ｂ５　ビアホール導体
　Ｌ コイル
　Ｌ１～Ｌ４　カット線
　Ｏ１～Ｏ１２　開口
　１０ａ～１０ｃ　電子部品
　１２　積層体
　１４ａ，１４ｂ　外部電極
　１５ａ，１５ｂ，１６ａ，１６ｂ，１６'ａ，１６'ｂ，１７ａ，１７ｂ，１７'ａ，１７'ｂ，１２４ａ　導体層
　２０，２２ａ～２２ｈ，１２０　絶縁体層
　２４ａ～２４ｆ　コイル導体
　５０ａ，５０ｂ　レジスト膜
　６０　方向認識マーク
　１１２　マザー積層体

Claims (6)

  1. 　複数の第１の絶縁体層と複数の第１の導体層とを積層する工程と、
    　所定の方向に延在する複数の第１の溝が設けられている第２の絶縁体層を、前記第１の絶縁体層上に形成する工程と、
    　前記第１の溝の内周面、及び、前記第２の絶縁体層上において該第１の溝に隣接する領域に対して、外部電極となる第２の導体層を前記第１の導体層と電気的に接続するように形成する工程と、
    　前記第１の絶縁体層、前記第２の絶縁体層、前記第１の導体層及び前記第２の導体層を焼成する工程と、
    　を備えていること、
    　を特徴とする電子部品の製造方法。
  2. 　前記第１の絶縁体層及び前記第２の絶縁体層からなるマザー積層体を前記第１の溝に沿ってカットして、複数の積層体を得る工程を、
    　更に備え、
    　前記第１の絶縁体層、前記第２の絶縁体層、前記第１の導体層及び前記第２の導体層を焼成する工程では、前記複数の積層体を焼成すること、
    　を特徴とする請求項１に記載の電子部品の製造方法。
  3. 　前記複数の第１の絶縁体層と前記複数の第１の導体層とを積層する工程は、
    　　前記所定の方向に延在する第３の導体層を前記第１の絶縁体層上に形成する工程を、
    　含み、
    　前記第２の絶縁体層を形成する工程では、積層方向から平面視したときに、前記第１の溝が、前記第３の導体層と重なり、かつ、該第３の導体層の幅よりも狭い幅を有するように、前記第１の絶縁体層及び該第３の導体層上に該第２の絶縁体層を形成すること、
    　を特徴とする請求項１又は請求項２のいずれかに記載の電子部品の製造方法。
  4. 　前記第１の溝よりも広い幅を有している第２の溝が積層方向から平面視したときに該第１の溝と重なるように設けられている第３の絶縁体層を、前記第２の絶縁体層上に形成する工程を、
    　更に備え、
    　前記第２の導体層を形成する工程では、前記第１の溝及び前記第２の溝に対して、導電材料を充填すること、
    　を特徴とする請求項１に記載の電子部品の製造方法。
  5. 　前記第１の絶縁体層、前記第２の絶縁体層及び前記第３の絶縁体層からなるマザー積層体を前記第１の溝に沿ってカットして、複数の積層体を得る工程を、
    　更に備え、
    　前記第１の絶縁体層、前記第２の絶縁体層、前記第１の導体層、前記第２の導体層を焼成する工程では、前記複数の積層体を焼成すること、
    　を特徴とする請求項４に記載の電子部品の製造方法。
  6. 　前記第１の溝が設けられている前記第２の絶縁体層は、フォトリソグラフィ工程により形成されること、
    　を特徴とする請求項１ないし請求項５のいずれかに記載の電子部品の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019192829A (ja) * 2018-04-26 2019-10-31 Tdk株式会社 積層コイル部品

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5585740B1 (ja) * 2013-03-18 2014-09-10 株式会社村田製作所 積層型インダクタ素子および通信装置
JP6558302B2 (ja) * 2016-05-26 2019-08-14 株式会社村田製作所 電子部品

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002305116A (ja) * 2001-01-31 2002-10-18 Matsushita Electric Ind Co Ltd チップ型電子部品及びその製造方法
JP2002367833A (ja) * 2001-06-13 2002-12-20 Fdk Corp 積層チップインダクタ
JP2004179585A (ja) * 2002-11-29 2004-06-24 Murata Mfg Co Ltd 積層チップ部品の製造方法
JP2009076719A (ja) * 2007-09-21 2009-04-09 Panasonic Corp チップ型ｌｃ複合素子
JP2009260106A (ja) * 2008-04-18 2009-11-05 Panasonic Corp 電子部品

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798064B1 (en) * 2000-07-12 2004-09-28 Motorola, Inc. Electronic component and method of manufacture
JP2005250448A (ja) * 2004-02-05 2005-09-15 Sharp Corp 電子素子、表示素子及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002305116A (ja) * 2001-01-31 2002-10-18 Matsushita Electric Ind Co Ltd チップ型電子部品及びその製造方法
JP2002367833A (ja) * 2001-06-13 2002-12-20 Fdk Corp 積層チップインダクタ
JP2004179585A (ja) * 2002-11-29 2004-06-24 Murata Mfg Co Ltd 積層チップ部品の製造方法
JP2009076719A (ja) * 2007-09-21 2009-04-09 Panasonic Corp チップ型ｌｃ複合素子
JP2009260106A (ja) * 2008-04-18 2009-11-05 Panasonic Corp 電子部品

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019192829A (ja) * 2018-04-26 2019-10-31 Tdk株式会社 積層コイル部品
JP2022186941A (ja) * 2018-04-26 2022-12-15 Tdk株式会社 積層コイル部品
JP7200499B2 (ja) 2018-04-26 2023-01-10 Tdk株式会社 積層コイル部品
JP7608409B2 (ja) 2018-04-26 2025-01-06 Tdk株式会社 積層コイル部品

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