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WO2009013819A1 - Dispositif de mémoire à semi-conducteur - Google Patents

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latch
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Akira Kotabe
Satoru Hanzawa
Toshihiro Tanaka
Yoshikazu Iida
Takashi Yamaki
Yukiko Umemoto
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Renesas Technology Corp.
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Abstract

L'invention concerne un dispositif de mémoire à semi-conducteur stockant des informations par utilisation d'un changement de résistance, lequel dispositif comprend un amplificateur de détection (SA), un verrou de données (LATR) conservant la sortie de l'amplificateur de détection, et un circuit de commande de verrouillage de données (LATRC) commandant le minutage de verrouillage du verrou de données de telle manière qu'il diffère dans une opération de lecture par rapport à une opération de vérification. Par exemple, le minutage de verrouillage dans l'opération de lecture peut déterminer les états d'une cellule mémoire ayant la plus haute valeur de résistance (Rsmax) dans un premier état (un état de mise à un) et de la cellule mémoire ayant la plus faible valeur de résistance (Rrmin) dans un second état (un état de mise à zéro) par l'amplificateur de détection avec des marges de niveau égales. Dans l'opération de vérification vers le second état, le minutage de verrouillage peut distinguer la cellule mémoire ayant la plus faible valeur de résistance ou plus dans le second état par rapport au second état.
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