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WO2008018266A1 - MRAM à ligne de commande de mots à potentiel variable - Google Patents

MRAM à ligne de commande de mots à potentiel variable Download PDF

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WO2008018266A1
WO2008018266A1 PCT/JP2007/064003 JP2007064003W WO2008018266A1 WO 2008018266 A1 WO2008018266 A1 WO 2008018266A1 JP 2007064003 W JP2007064003 W JP 2007064003W WO 2008018266 A1 WO2008018266 A1 WO 2008018266A1
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WO
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potential
data
bit line
write
random access
Prior art date
Application number
PCT/JP2007/064003
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English (en)
French (fr)
Inventor
Noboru Sakimura
Takeshi Honda
Tadahiko Sugibayashi
Original Assignee
Nec Corporation
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Filing date
Publication date
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Priority to JP2008528758A priority patent/JP5046194B2/ja
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    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Definitions

  • the present invention relates to a magnetic random access memory (MRAM) and an operation method thereof.
  • MRAM magnetic random access memory
  • the present invention relates to a write control technique in MRAM based on a spin injection method.
  • MRAM is a promising nonvolatile memory from the viewpoint of high integration and high speed operation.
  • a magnetoresistive element exhibiting a “magnetoresistance effect” such as a TMR (Tunnel MagnetoResistance) effect is used.
  • the magnetoresistive element has a magnetic tunnel junction (MTJ) in which a tunnel barrier layer is sandwiched between two ferromagnetic layers, and is also called an MTJ element.
  • the two ferromagnetic layers are composed of a pinned layer in which the orientation of magnetization is fixed and a free layer force in which the orientation of magnetization can be reversed.
  • the MTJ resistance value (R + AR) when the direction of the magnetic layer of the pinned layer and the free layer is "antiparallel” is the resistance value when they are “parallel” due to the magnetoresistance effect ( It is known to be larger than R).
  • the MR ratio (A RZR) is known to be several 10% to several 100%.
  • MRAM uses such MTJ elements as memory cells, and stores data in a non-volatile manner by using changes in resistance values. Data is read by passing a current through the MTJ and detecting the resistance value. Data is written to the memory cell by reversing the direction of the magnetic layer of the free layer.
  • the asteroid method and the toggle method are conventionally known. According to these write methods, the reversal magnetic field necessary for reversing the magnetic layer of the free layer is substantially inversely proportional to the memory cell size. That is, as the memory cell is miniaturized, the write current tends to increase.
  • a spin transfer method has been proposed as a write method that can suppress an increase in write current due to miniaturization.
  • spin injection method a spin-polarized current is injected into a ferromagnetic conductor, and the spin of the conduction electrons that carry that current and the magnetism of the conductor. Magnetic interaction is reversed by the direct interaction with the moment (hereinafter referred to as “Spin Transfer Magnetization Switching”.
  • Spin Transfer Magnetization Switching Refer to Figure 1 for an overview of spin injection magnetization reversal. I will explain.
  • an MTJ element 1 includes a free layer 2 and a pinned layer 4 that are magnetic layers, and a tunnel barrier layer 3 that is a nonmagnetic layer sandwiched between the free layer 2 and the pinned layer 4.
  • the pinned layer 4 in which the magnetization direction is fixed is formed to be thicker than the free layer 2, and plays a role as a mechanism (spin filter) for generating a spin-polarized current.
  • the state where the magnetic layers of the free layer 2 and the pinned layer 4 are parallel is associated with data “0”, and the state where they are antiparallel is associated with data “1”.
  • the spin injection magnetization reversal shown in FIG. 1 is realized by a CPP (Current Perpendicular to Plane) method, and the write current IW is injected perpendicularly to the film surface. Specifically, the write current IW flows from the pinned layer 4 to the free layer 2 at the transition from data “0” to data “1”. In this case, the electron force free layer 2 having the same spin state as the pinned layer 4 as a spin filter moves from the pinned layer 4 to the pinned layer 4. And the magnetization of the free layer 2 is reversed by the effect of spin transfer (spin angular momentum transfer).
  • CPP Current Perpendicular to Plane
  • the write current IW flows from the free layer 2 to the pinned layer 4. In this case, it moves from the electron force pinned layer 4 having the same spin state as the pinned layer 4 as a spin filter to the free layer 2. As a result, the magnetization of the free layer 2 is reversed by the spin transfer effect.
  • the direction of magnetization of the free layer 2 can be defined by the direction of the spin-polarized current injected perpendicular to the film surface.
  • the threshold for writing depends on the current density. Therefore, as the memory cell size is reduced, the write current required for magnetization inversion decreases. With the miniaturization of memory cells, write power Since the flow is reduced, spin transfer magnetization reversal is important for realizing a large capacity of MRAM.
  • FIG. 2A and FIG. 2B show one memory cell, and schematically show a conventional circuit configuration for realizing selection of a memory cell and bidirectional write current IW.
  • One memory cell has an MTJ element 1 and a selection transistor TR.
  • One end of the MTJ element 1 is connected to the bit line BL, and the other end is connected to the selection transistor TR.
  • One of the source Z drain of the selection transistor TR is connected to the MTJ element 1, and the other is connected to the plate line PL.
  • the gate electrode of the select transistor TR is connected to the word line WL.
  • the power supply potential Vdd is applied to the word line WL, thereby turning on the selected transistor TR.
  • the power supply potential Vdd is applied to the bit line BL as shown in FIG. 2A.
  • the write current IW flows through the plate line PL (potential: Vpl) with the bit line BL (potential: Vdd) force.
  • the ground potential is applied to the bit line BL as shown in FIG. 2B.
  • the plate line PL (potential: Vpl) force also causes the write current IW to flow through the bit line BL (potential: 0). In this way, the write current IW can be passed to the MTJ element 1 in both directions.
  • the MTJ resistance value is designed to be relatively small in order to ensure a large write current value during a write operation.
  • the contribution of the on-resistance of the select transistor TR becomes large with respect to the resistance value detected during the read operation, and the fluctuation AR of the MTJ resistance value is not significant.
  • the quality of the read signal is degraded, and accurate reading becomes difficult.
  • the MTJ resistance in the data "1" state increases.
  • the data "1" state force is also changed to the data "0" state. At the time of transition, it becomes difficult to supply a sufficient write current IW exceeding the threshold.
  • One means of avoiding the trade-off problem is to reduce the on-resistance of the selection transistor TR itself. By making the on-resistance of the select transistor TR as small as possible, it becomes easier to supply the write current IW exceeding the threshold.
  • One way to lower the on-resistance is to increase the size of the select transistor TR. However, in that case, the size of the memory cell also increases at the same time. Therefore, this method is not desirable from the viewpoint of increasing the capacity of MRAM. In spin injection MRAM, a technology that can supply sufficient write current IW without increasing the memory cell size is desired.
  • a spin injection MRAM in a first aspect of the present invention, includes a memory cell and a word driver.
  • the memory cell has a magnetoresistive element and a select transistor in which one of the source Z and the drain is connected to one end of the magnetoresistive element.
  • the word driver drives a word line connected to the gate electrode of the selection transistor. According to the present invention, the word driver changes the driving potential of the word line according to the write data written to the magnetoresistive element.
  • the gate-source voltage in the selection transistor can be freely adjusted according to the write data.
  • the on-resistance of the select transistor increases as the gate 'source voltage decreases, and decreases as the gate' source voltage increases. Therefore, the on-resistance of the selection transistor can be reduced by adjusting the driving potential of the word line and increasing the gate-source voltage. If the on-resistance decreases, it becomes easier to supply a write current that exceeds the threshold.
  • the gate-source voltage of the selection transistor TR is at least from “Vdd-Vpl". large.
  • the gate 'source voltage at the select transistor TR is at most "Vdd-Vpl”. Therefore, especially when “0” is written, the on-resistance of the selection transistor TR becomes large (several to several tens of k ⁇ ). This large on-resistance causes a decrease in the write current value that can be supplied.
  • the MTJ resistance value in the data '1' state is large, it becomes more difficult to secure a sufficient write current IW when writing "0".
  • the word driver drives the word line at a potential higher than the power supply potential.
  • the gate-source voltage becomes sufficiently large, and the on-resistance of the selection transistor is reduced. If the on-resistance decreases, it becomes easier to supply a write current that exceeds the threshold.
  • the operation margin of MRA is improved.
  • an MRAM writing method based on a spin injection method includes a memory cell having a magnetoresistive element and a select transistor in which one of a source and a drain is connected to one end of the magnetoresistive element.
  • the write method according to the present invention (i) when the write data to be written to the magnetoresistive element is the first data, the step of driving the word line connected to the gate electrode of the select transistor with the first drive potential; (Ii) when the write data is second data opposite to the first data, driving the word line at a second drive potential higher than the first drive potential.
  • the present invention it is possible to reduce the on-resistance of the selection transistor by adjusting the driving potential of the word line according to the write data. This increases the write current value that can be supplied, making it easier to supply a write current that exceeds the threshold.
  • the capacity of the MRAM can be increased.
  • the range of allowable resistance values is widened without having to place strict limits on the resistance characteristics of MTJ elements. In this way, it is possible to realize a spin injection MRAM having a wide operating margin.
  • FIG. 1 is a conceptual diagram for explaining data writing by a spin injection method.
  • FIG. 2A is a circuit diagram schematically showing conventional “0” writing.
  • FIG. 2B is a circuit diagram schematically showing a conventional “1” write.
  • FIG. 3A is a circuit diagram schematically showing “0” write in the first embodiment of the present invention.
  • FIG. 3B is a circuit diagram schematically showing “1” write in the first embodiment of the present invention.
  • FIG. 4A is a circuit diagram schematically showing “0” write in the second embodiment of the present invention.
  • FIG. 4B is a circuit diagram schematically showing “1” write in the second embodiment of the present invention.
  • FIG. 5A is a circuit diagram schematically showing “0” write in the third embodiment of the present invention.
  • FIG. 5B is a circuit diagram schematically showing “1” write in the third embodiment of the present invention.
  • FIG. 6 is a graph showing write characteristics according to the present invention.
  • FIG. 7 is a block diagram showing an example of the configuration of the MRAM according to the present invention.
  • MRAM magnetic random access memory
  • the memory cell 10a includes an MTJ element 1 and a selection transistor (cell transistor) TR.
  • the selection transistor TR is a MOS transistor.
  • the MTJ element 1 has a structure similar to the structure shown in FIG. That is, MTJ
  • the child 1 has a bottom pin structure in which a free layer 2 is laminated on a pinned layer 4 via a tunnel barrier layer 3.
  • the magnetization of the free layer 2 is indicated by an arrow.
  • One end of this MTJ element 1 is connected to the bit line BL, and the other end is connected to the selected transistor TR. More specifically, the free layer 2 of the MTJ element 1 is connected to the bit line BL, and the pinned layer 4 is connected to one of the source Z drain of the selection transistor TR.
  • the gate electrode of the select transistor TR is connected to the word line WL.
  • One of the source Z drain of the selection transistor TR is connected to the MTJ element 1, and the other is connected to the plate line PL.
  • the plate line PL is a common wiring commonly connected to a plurality of memory cells, and its potential is fixed at a predetermined potential Vpl.
  • the predetermined potential Vpl is an intermediate potential between the power supply potential Vdd and the ground potential Gnd, and is typically VddZ2.
  • FIG. 3A shows “0” write to the memory cell 10a.
  • the power supply potential Vdd higher than the intermediate potential VpU is applied to the bit line BL ⁇ .
  • the write current IW flows from the bit line BL (potential: Vdd) to the plate line PL (potential: Vpl). That is, in the MTJ element 1, the write current IW flows from the free layer 2 to the pinned layer 4.
  • data “0” is written to the MTJ element 1 by the spin injection magnetic field inversion.
  • the gate electrode of the selection transistor TR is higher than the normal power supply potential Vdd!
  • the word line WL is driven at a drive potential Vdh higher than the power supply potential Vdd.
  • the drive potential Vdh is set to Vdd + Vpl.
  • the gate-source voltage (potential difference Vgs between the gate potential and the source potential) in the selection transistor TR is “Vdd”. This value is much larger than the conventional gate-source voltage “Vdd—Vpl” in FIG. 2A.
  • FIG. 3B shows “1” write to the memory cell 10a.
  • the word line WL is driven with the power supply potential Vdd, and the power supply potential Vdd is applied to the gate electrode of the selection transistor TR.
  • the bit line BU is applied with a ground potential Gnd lower than the intermediate potential VpU.
  • the write current IW flows to the plate line PL (potential: Vpl) force bit line BL (potential: 0).
  • PL potential: Vpl
  • BL potential: 0
  • the drive potential of the word line WL varies according to the data written to the memory cell 10a. That is, the gate-source voltage in the selection transistor TR can be adjusted as necessary.
  • the on-resistance of the select transistor TR increases as the gate-source voltage decreases, and decreases as the gate-source voltage increases. Therefore, by adjusting the driving potential of the word line WL, it becomes possible to reduce the on-resistance of the selection transistor TR during data writing. If the on-resistance decreases, it becomes easier to supply the write current IW that exceeds the threshold.
  • the drive potential of the word line WL is always set to the power supply potential Vdd (see FIGS. 2A and 2B).
  • the gate source voltage at the time of writing “1” is at least larger than “Vdd—Vpl”, but the gate source voltage at the time of writing “0” is only “Vdd—Vpl”.
  • the on-resistance of the select transistor TR increases when the gate source voltage is low. Therefore, it is preferable to reduce at least the on-resistance when “0” is written. Therefore, as shown in FIG. 3A, when “0” is written, the word line WL is driven with a drive potential Vdh higher than the power supply potential Vdd.
  • the gate source voltage is greater than “Vdd — Vpl” and the on-resistance is lower. Accordingly, the write current value that can be supplied increases, and it becomes easier to supply the write current IW exceeding the threshold.
  • the present embodiment it is not necessary to increase the size of the selection transistor TR in order to reduce the on-resistance of the selection transistor TR. Therefore, the capacity of MRAM can be increased. In addition, it is not necessary to impose severe restrictions on the resistance characteristics of MTJ element 1 in order to increase the write current value that can be supplied. Therefore, the allowable resistance range for the MTJ element 1 is widened. In this way, the operating margin of MRAM is improved.
  • the MTJ element 1 may have a top pin structure in which the pin layer 4 is laminated on the free layer 2 via the tunnel barrier layer 3 instead of the bottom pin structure.
  • the pin layer 4 force is connected to the S bit line BL, and the free layer 2 is connected to the selection transistor TR.
  • the word line WL may be driven with the drive voltage Vdh.
  • FIGS. 4A and 4B are schematic diagrams for explaining the configuration and data writing of the memory cell 10b according to the second embodiment.
  • the description overlapping with the first embodiment will be omitted as appropriate.
  • One end of the MTJ element 1 is connected to the plate line PL, and the other end is connected to the selection transistor TR. More specifically, the free layer 2 of the MTJ element 1 is connected to the plate line PL, and the pinned layer 4 is connected to one of the source Z drain of the selection transistor TR. The other of the source Z drain of the selection transistor TR is connected to the bit line BL. The gate electrode of the selection transistor TR is connected to the word line WL.
  • FIG. 4A shows “0” write to the memory cell 10b.
  • the lead line WL is driven with the power supply potential Vdd, and the power supply potential Vdd is applied to the gate electrode of the selection transistor TR.
  • the bit line BU is charged with a ground potential Gnd lower than the intermediate potential VpU.
  • the write current IW flows to the bit line BL (potential: 0) as well as the plate line PL (potential: Vpl) force.
  • the write current IW flows from the free layer 2 to the pinned layer 4.
  • data “0” is written to the MTJ element 1 by the spin injection magnetic field inversion.
  • FIG. 4B shows “1” write to the memory cell 10b.
  • the word line WL is driven with a drive potential Vdh higher than the power supply potential Vdd.
  • the drive potential Vdh is set to Vdd + Vpl.
  • a power supply potential Vdd higher than the intermediate potential VpU is applied to the bit line BL.
  • the write current IW flows through the bit line BL (potential: Vdd) and the plate line PL (potential: Vpl). That is, in the MTJ element 1, the write current IW flows from the pinned layer 4 to the free layer 2.
  • data “1” is written to the MTJ element 1 by the spin transfer magnetization reversal.
  • the drive potential of the word line WL is always set to the power supply potential Vdd.
  • the gate-source voltage when "0" is written is “Vdd-Gnd”.
  • the gate-source voltage when "1" is written is less than "vdd-Vpl”.
  • the on-resistance of the select transistor TR with a smaller gate source voltage increases. Therefore, it is preferable to reduce at least the on-resistance during “1” writing. Therefore, as shown in Figure 4B
  • the word line WL is driven with a drive potential Vdh higher than the power supply potential Vdd. As a result, the gate-source voltage is higher and the on-resistance is lower. Therefore, the write current value that can be supplied increases, and it becomes easier to supply the write current IW that exceeds the threshold.
  • the driving potential of the word line WL varies according to the data written to the memory cell 10b. That is, the gate-source voltage in the selection transistor TR is adjusted as necessary, and the on-resistance is reduced. As a result, the same effect as in the first embodiment can be obtained.
  • the MTJ element 1 may have a top pin structure in which the pin layer 4 is laminated on the free layer 2 via the tunnel barrier layer 3 instead of the bottom pin structure.
  • the pinned layer 4 is connected to the plate line PL, and the free layer 2 is connected to the selection transistor TR.
  • the word line WL may be driven with the drive voltage Vdh.
  • 5A and 5B are schematic diagrams for explaining the configuration and data writing of the memory cell 10c according to the third embodiment.
  • the description overlapping with the first embodiment will be omitted as appropriate.
  • the gate electrode of the selection transistor TR is connected to the word line WL.
  • One of the source / drain of the selection transistor TR is connected to the first bit line BL, and the other is connected to one end (pin layer 4) of the MTJ element 1.
  • the other end (free layer 2) of the MTJ element 1 is connected to the second bit line ZBL.
  • the first bit line BL and the second bit line ZBL constitute a complementary bit line pair. That is, when the power supply potential Vdd is applied to the first bit line BL, the ground potential Gnd is applied to the second bit line / BL, and when the ground potential Gnd is applied to the first bit line BL, The power supply potential Vdd is applied to the 2-bit line ZBL.
  • FIG. 5A shows “0” write to the memory cell 10c.
  • the lead line WL is driven with the power supply potential Vdd, and the power supply potential Vdd is applied to the gate electrode of the selection transistor TR.
  • a ground potential Gnd is applied to the first bit line BL, and a power supply potential Vdd is applied to the second bit line ZBL.
  • the write current IW is equal to the second bit line Z It flows from BL (potential: Vdd) to the first bit line BL (potential: 0). That is, in the MTJ element 1, the write current IW flows from the free layer 2 to the pinned layer 4.
  • data “0” is written to MTJ element 1 by the spin injection magnetic field reversal.
  • FIG. 5B shows “1” write to the memory cell 10c.
  • the word line WL is driven with a drive potential Vdh higher than the power supply potential Vdd.
  • the drive potential Vdh is set to “Vdd + dV”.
  • the potential difference dV is a potential difference at both ends of the MTJ element 1, and is given by the product of the value of the write current IW and the resistance value of the MTJ element 1.
  • the power supply potential Vdd is applied to the first bit line BL, and the ground potential Gnd is applied to the second bit line ZBL.
  • the write current IW flows from the first bit line BL (potential: Vdd) to the second bit line ZBL (potential: 0). That is, in the MTJ element 1, the write current IW flows from the pinned layer 4 to the free layer 2. As a result, data “1” is written to the MTJ element 1 by spin injection magnetization reversal.
  • the drive potential of the word line WL is always set to the power supply potential Vdd.
  • the gate-source voltage when writing "0" is “Vdd-Gnd”.
  • the gate-source voltage when writing "1" is “vdd-dV”.
  • the on-resistance of the select transistor TR increases when the gate and source voltages are low. Therefore, it is preferable to reduce at least the on-resistance when writing "1". Therefore, as shown in FIG. 5B, when “1” is written, the word line WL is driven with a drive potential Vdh higher than the power supply potential Vdd. As a result, the gate-source voltage is higher and the on-resistance is lower. Therefore, the write current value that can be supplied increases, and it becomes easier to supply the write current IW exceeding the threshold.
  • the driving potential of the word line WL varies according to the data written to the memory cell 10c. That is, the gate-source voltage in the selection transistor TR is adjusted as necessary, and the on-resistance is reduced. As a result, the same effect as in the first embodiment can be obtained.
  • the MTJ element 1 may have a top pin structure in which the pinned layer 4 is laminated on the free layer 2 via the tunnel barrier layer 3 instead of the bottom pinned structure.
  • the pin layer 4 is connected to the second bit line / BL, and the free layer 2 is connected to the selection transistor TR.
  • the direction of the write current IW is only reversed, and the same argument as above applies. Is done. In other words, the word line WL only needs to be driven with the drive voltage Vdh when writing "0".
  • Figure 6 shows the write characteristics obtained by simulation, and shows the relationship between the write current IW that can be supplied and the resistance value (maximum value Rmax) of the MTJ element 1.
  • the memory cell 10c shown in the third embodiment was used.
  • the gate-source voltage is “Vdd ⁇ Gnd”, and the on-resistance of the selection transistor TR is relatively small. Therefore, the write current IW that can be supplied almost depends on the resistance value Rmax of the MTJ element 1! /.
  • the write current IW that can be supplied varies greatly depending on the drive potential of the word line WL that is limited only by the resistance value Rmax of the MTJ element 1.
  • the write current IW that can be supplied increases as the drive potential of the word line WL increases.
  • the resistance value Rmax of MTJ element 1 is 10 k ⁇ .
  • the write current value that can be supplied is 70 A.
  • the drive potential is set to Vdd + 0.3V, for example, it becomes possible to supply the write current IW up to 100 A.
  • the write current IW that can be supplied is increased.
  • the resistance value Rmax needs to be designed to be about 6 k ⁇ or less in order to supply the write current IW of 100 ⁇ . In other words, the restrictions imposed on the resistance characteristics of the MT J element 1 become severe.
  • the resistance value Rmax should be designed to be 10 k ⁇ or less in order to supply the 100 A write current IW. In other words, the design upper limit value of the resistance value Rmax increases, and the range of allowable resistance values widens. As described above, according to the present invention, the operation margin of the spin injection MRAM can be expanded.
  • FIG. 7 shows an example of a circuit configuration for realizing the write operation described in the above embodiment.
  • MRAM is memory cell array 11, decoder 20, A driver 30, a boost power supply circuit 40, and a data read / write circuit 50.
  • the memory cell array 11 includes a plurality of memory cells 10 arranged in a matrix.
  • the memory cell 10 may be any one of the memory cells 10a to 10c shown in the foregoing embodiments.
  • the word line WL is connected to the word driver 30.
  • the bit line BL or the complementary bit line pair BL, ZBL is connected to the data read / write circuit 50.
  • the decoder 20 decodes the address signal ADD that specifies the address of the target cell.
  • the decoder 20 generates a word line drive signal MX for activating the target word line WL and a bit line selection signal SELY for designating the target bit line BL.
  • the word line drive signal MX is output to the word driver 30 connected to the target word line WL.
  • the bit line selection signal SELY is output to the data read / write circuit 50.
  • the word driver 30 connected to the target word line WL drives the target word line WL in response to the word line drive signal MX.
  • the word driver 30 changes the drive potential of the target word line WL according to the write data DW written into the memory cell 10. Therefore, the write data DW is also input to the word driver 30 that is connected only by the data read / write circuit 50.
  • the word driver 30 drives the target word line WL with a predetermined drive potential (eg, power supply potential Vdd).
  • the write data DW is the second data (“l” or “0”)
  • the word driver 30 drives the target word line WL with a drive potential Vdh higher than a predetermined drive potential.
  • the word driver 30 includes, for example, a level shifter 31 connected to the output of the decoder 20 and a selector (multiplexer) 32 provided between the level shifter 31 and the word line WL.
  • the level shifter 31 receives the word line drive signal MX.
  • the potential level of the word line drive signal MX is the power supply potential Vdd.
  • the level shifter 31 is connected to the boost power supply circuit 40, and converts the received potential level of the word line drive signal MX from the power supply potential Vdd to the high potential Vdh. Then, the level shifter 31 outputs a word line drive signal MX ′ having a high potential Vdh to the selector 32.
  • the selector 32 receives the word line drive signal MX (power supply potential Vdd), the word line drive signal MX ′ (high potential Vdh) output from the level shifter 31, and the write data DW. Sele Based on the write data DW, the selector 32 selects between the power supply potential Vdd and the high potential Vdh, and outputs the selected one to the word line WL as a drive potential. For example, when the write data DW is the first data (“0” or “l”), the selector 32 outputs the power supply potential Vdd. On the other hand, when the write data DW is the second data (“l” or “0”), the selector 32 outputs the high potential Vdh.
  • the configuration of the word driver 30 is not limited to the configuration shown in FIG. Any circuit that changes the driving potential of the word line WL according to the write data DW can be applied.
  • the word driver 30 may generate a drive potential Vdh that is higher than the power supply potential Vdd by applying a charge pump circuit.
  • the data read / write circuit 50 includes a write circuit and a sense amplifier. At the time of data writing, the data read / write circuit 50 receives the bit line selection signal SELY and the write data DW. Then, the data read / write circuit 50 applies a potential corresponding to the write data DW to the bit line BL (or the complementary bit line pair BL, ZBL) specified by the bit line selection signal SELY.
  • the applied potential is as shown in the first to third embodiments. As a result, the write current IW is supplied to the memory cell 10 in both directions, and the write operation by the spin injection method is realized.
  • the data read / write circuit 50 applies a predetermined potential to the bit line BL (or the complementary bit line pair BL, ZBL) specified by the bit line selection signal SELY. As a result, a read current flows through MTJ element 1.
  • the data read / write circuit 50 detects the resistance value of the MTJ element 1 based on the magnitude of the read current flowing through the bit line BL, and thereby senses the data stored in the target cell. The sensed data is output as read data DR.

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Description

明 細 書
磁気ランダムアクセスメモリ及びその書き込み方法
技術分野
[0001] 本発明は、磁気ランダムアクセスメモリ（MRAM： Magnetic Random Access Memory )及びその動作方法に関する。特に、本発明は、スピン注入方式に基づく MRAMに おける書き込み制御技術に関する。
背景技術
[0002] MRAMは、高集積 ·高速動作の観点から有望な不揮発性メモリである。 MRAMに お！、ては、 TMR (Tunnel MagnetoResistance)効果などの「磁気抵抗効果」を示す磁 気抵抗素子が利用される。具体的には、磁気抵抗素子は、トンネルバリヤ層が 2層の 強磁性体層で挟まれた磁気トンネル接合（MTJ; Magnetic Tunnel Junction)を有し、 MTJ素子とも呼ばれる。その 2層の強磁性体層は、磁化の向き（orientation)が固定 されたピン層 (pinned layer)と、磁化の向きが反転可能なフリー層（free layer)力 構 成される。
[0003] ピン層とフリー層の磁ィ匕の向きが"反平行"である場合の MTJの抵抗値 (R+ A R) は、磁気抵抗効果により、それらが"平行"である場合の抵抗値 (R)よりも大きくなるこ とが知られている。 MR比（A RZR)は、数 10%〜数 100%になることが知られてい る。 MRAMは、このような MTJ素子をメモリセルとして用い、その抵抗値の変化を利 用することによってデータを不揮発的に記憶する。データの読み出しは、 MTJに電流 を流し、抵抗値の大小を検出することによって行われる。メモリセルに対するデータの 書き込みは、フリー層の磁ィ匕の向きを反転させることによって行われる。
[0004] MRAMに対するデータの書き込み方法として、従来、ァステロイド方式やトグル方 式が知られている。これらの書き込み方式によれば、メモリセルサイズにほぼ反比例 して、フリー層の磁ィ匕を反転させるために必要な反転磁界が大きくなる。つまり、メモリ セルが微細化されるにつれて、書き込み電流が増加する傾向にある。
[0005] 微細化に伴う書き込み電流の増加を抑制することができる書き込み方式として、「ス ピン注入（spin transfer)方式」が提案されている。例えば、特開 2004— 207707号 公報、特開 2005— 19561号公報、特開 2006— 93432号公報、 M. Hosomi, et al, A Novel Nonvolatile Memory with bpin Torque Transfer Magnetization Switching: bpin-RAM", International Electron Devices Meeting, Technical Digest, pp. 473-476 , 2005、を参照されたい。スピン注入方式によれば、強磁性導体にスピン偏極電流 (s pin-polarized current)が注入され、その電流を担う伝導電子のスピンと導体の磁気 モーメントとの間の直接相互作用によって磁ィ匕が反転する（以下、「スピン注入磁ィ匕 反転： Spin Transfer Magnetization Switching]と参照される）。スピン注入磁化反転の 概略を、図 1を参照することによって説明する。
[0006] 図 1において、 MTJ素子 1は、磁性体層であるフリー層 2とピン層 4、及びフリー層 2 とピン層 4に挟まれた非磁性体層であるトンネルバリヤ層 3を備えている。ここで、磁 化の向きが固定されたピン層 4は、フリー層 2よりも厚くなるように形成されており、スピ ン偏極電流を作る機構 (スピンフィルター）としての役割を果たす。フリー層 2とピン層 4の磁ィ匕の向きが平行である状態は、データ" 0"に対応付けられ、それらが反平行で ある状態は、データ" 1"に対応付けられている。
[0007] 図 1に示されるスピン注入磁化反転は、 CPP (Current Perpendicular to Plane)方式 により実現され、書き込み電流 IWは膜面に垂直に注入される。具体的には、データ" 0"からデータ" 1"への遷移時、書き込み電流 IWはピン層 4からフリー層 2へ流れる。 この場合、スピンフィルターとしてのピン層 4と同じスピン状態を有する電子力 フリー 層 2からピン層 4に移動する。そして、スピントランスファー (スピン角運動量の授受）効 果により、フリー層 2の磁化が反転する。一方、デーダ '1"からデーダ '0"への遷移時 、書き込み電流 IWはフリー層 2からピン層 4へ流れる。この場合、スピンフィルタ一とし てのピン層 4と同じスピン状態を有する電子力 ピン層 4からフリー層 2に移動する。そ の結果、スピントランスファー効果により、フリー層 2の磁化が反転する。
[0008] このように、スピン注入磁ィ匕反転では、スピン電子の移動により、データの書き込み が行われる。膜面に垂直に注入されるスピン偏極電流の方向により、フリー層 2の磁 化の向きを規定することが可能である。ここで、書き込み (磁ィ匕反転)の閾値は電流密 度に依存することが知られている。従って、メモリセルサイズが縮小されるにつれ、磁 化反転に必要な書き込み電流が減少する。メモリセルの微細化に伴って書き込み電 流が減少するため、スピン注入磁化反転は、 MRAMの大容量化の実現にとって重 要である。
[0009] 図 2A及び図 2Bは、 1つのメモリセルを示しており、メモリセルの選択および双方向 の書き込み電流 IWを実現するための従来の回路構成を概略的に示している。 1つの メモリセルは、 MTJ素子 1と選択トランジスタ TRを有している。 MTJ素子 1の一端はビ ット線 BLに接続されており、その他端は選択トランジスタ TRに接続されている。選択 トランジスタ TRのソース Zドレインの一方は、 MTJ素子 1に接続されており、他方はプ レート線 PLに接続されている。プレート線 PLの電位は、中間電位 Vpl(=VddZ2) に固定されている。選択トランジスタ TRのゲート電極は、ワード線 WLに接続されて いる。
[0010] データ書き込み時、ワード線 WLには電源電位 Vddが印加され、これにより、選択ト ランジスタ TRが ONする。 "0"書き込み時、図 2Aに示されるように、ビット線 BLには 電源電位 Vddが印加される。その結果、ビット線 BL (電位: Vdd)力もプレート線 PL ( 電位: Vpl)に書き込み電流 IWが流れる。一方、 "1"書き込み時、図 2Bに示されるよ うに、ビット線 BLにはグランド電位が印加される。その結果、プレート線 PL (電位: Vpl )力もビット線 BL (電位: 0)に書き込み電流 IWが流れる。このようにして、 MTJ素子 1 に対して双方向に書き込み電流 IWを流すことが可能となる。
発明の開示
[0011] 本願発明者は、次の点に着目した。スピン注入方式の MRAMでは、書き込み時と 読み出し時とで電流経路が同じであるため、書き込みマージンと読み出しマージンと の間にトレードオフの関係が存在する。
[0012] 例えば、書き込み動作時に大きな書き込み電流値を確保するために、 MTJの抵抗 値が比較的小さく設計される場合を考える。この場合、読み出し動作時に検出される 抵抗値に関して、選択トランジスタ TRのオン抵抗の寄与が大きくなり、 MTJの抵抗値 の変動 ARが顕著でなくなる。すなわち、読み出し信号の品質が劣化し、正確な読み 出しが困難になる。これを避けるには、 MR比を数 100%以上になるように設計する 必要がある。し力しながら、 MR比が高くなるにつれて、データ" 1"状態 (反平行状態 )での MTJの抵抗値が高くなる。この場合、データ" 1"状態力もデーダ '0"状態への 遷移時に、閾値を超える十分な書き込み電流 IWを供給することが困難になる。
[0013] このように、書き込みの動作マージンと読み出しの動作マージンと間にはトレードォ フの関係が存在する。このトレードオフは、 MTJ素子 1に求められる抵抗特性 (抵抗 値、 MR比）に制限を与えている。このように、スピン注入方式の MRAMにおける動 作マージンは決して広いとは言えず、 MTJ素子 1に関する書き込み閾値や抵抗特性 を厳密に設計する必要がある。
[0014] トレードオフの問題を避ける 1つの手段は、選択トランジスタ TRのオン抵抗自体を 低減することである。選択トランジスタ TRのオン抵抗を極力小さくすることによって、 閾値を超える書き込み電流 IWを供給しやすくなる。オン抵抗を下げる 1つの方法とし て、選択トランジスタ TRのサイズを大きくすることが考えられる。しカゝしながらその場合 、メモリセルのサイズも同時に増大してしまう。よって、この方法は、 MRAMの大容量 化の観点から望ましくない。スピン注入方式の MRAMにおいて、メモリセルサイズを 増大させることなぐ十分な書き込み電流 IWを供給することができる技術が望まれる
[0015] 本発明の第 1の観点において、スピン注入方式の MRAMが提供される。その MR AMは、メモリセルとワードドライバを備える。メモリセルは、磁気抵抗素子と、その磁 気抵抗素子の一端にソース Zドレインの一方が接続された選択トランジスタとを有す る。ワードドライバは、選択トランジスタのゲート電極に接続されたワード線を駆動する 。本発明によれば、ワードドライバは、磁気抵抗素子に書き込まれる書き込みデータ に応じて、ワード線の駆動電位を変化させる。
[0016] このような構成により、選択トランジスタにおけるゲート'ソース電圧を、書き込みデ ータに応じて自由に調整することが可能となる。選択トランジスタのオン抵抗は、ゲー ト 'ソース電圧が小さくなるほど大きくなり、ゲート'ソース電圧が大きくなるほど小さくな る。従って、ワード線の駆動電位を調整し、ゲート'ソース電圧を増加させることによつ て、選択トランジスタのオン抵抗を低減することが可能となる。オン抵抗が小さくなれ ば、閾値を超える書き込み電流を供給しやすくなる。
[0017] 例えば、図 2A及び図 2Bで示された従来の構成を考える。図 2Bで示された" 1"書 き込み時、選択トランジスタ TRでのゲート'ソース電圧は、少なくとも" Vdd—Vpl"より 大きい。しカゝしながら、図 2Aで示された" 0"書き込み時、選択トランジスタ TRでのゲ ート 'ソース電圧は、せいぜい" Vdd—Vpl"にしかならない。よって、特に" 0"書き込 み時において、選択トランジスタ TRのオン抵抗は大きくなつてしまう（数 〜数 10k Ω )。この大きなオン抵抗が、供給可能な書き込み電流値を下げる原因となる。更に 、デーダ '1"状態の MTJの抵抗値は大きいため、 "0"書き込み時に十分な書き込み 電流 IWを確保することが余計に困難になる。
[0018] 従って、本発明によれば、図 2Αで示された例において、ワードドライバは、ワード線 を電源電位より高い電位で駆動する。その結果、ゲート'ソース電圧は十分に大きく なり、選択トランジスタのオン抵抗が低減される。オン抵抗が小さくなれば、閾値を超 える書き込み電流を供給しやすくなる。ここで、オン抵抗を低減するために、選択トラ ンジスタのサイズを大きくする必要はない。また、供給可能な書き込み電流値を増加 させるために、 MTJ素子の抵抗特性に厳しい制限を課す必要がない。つまり、 MTJ 素子に関して許容される抵抗値の幅が広がる。このように、本発明によれば、 MRA Μの動作マージンが向上する。
[0019] 本発明の第 2の観点において、スピン注入方式に基づく MRAMの書き込み方法 が提供される。その MRAMは、磁気抵抗素子と磁気抵抗素子の一端にソース Ζドレ インの一方が接続された選択トランジスタを有するメモリセルを備えて ヽる。本発明に 係る書き込み方法は、（Α)磁気抵抗素子に書き込まれる書き込みデータが第 1デー タの場合、選択トランジスタのゲート電極に接続されたワード線を第 1駆動電位で駆 動するステップと、（Β)書き込みデータが第 1データと逆の第 2データの場合、ワード 線を第 1駆動電位より高 、第 2駆動電位で駆動するステップと、を含む。
[0020] 本発明によれば、書き込みデータに応じてワード線の駆動電位を調整することによ つて、選択トランジスタのオン抵抗を低減することが可能となる。これにより、供給可能 な書き込み電流値を増加し、閾値を超える書き込み電流を供給しやすくなる。ここで 、選択トランジスタのサイズを大きくする必要はないため、 MRAMの大容量化が可能 となる。また、 MTJ素子の抵抗特性に厳しい制限を課す必要もなぐ許容される抵抗 値の幅が広がる。このように、広い動作マージンを有するスピン注入方式の MRAM を実現することが可能となる。 図面の簡単な説明
[0021] [図 1]図 1は、スピン注入方式によるデータ書き込みを説明するための概念図である。
[図 2A]図 2Aは、従来の" 0"書き込みを概略的に示す回路図である。
[図 2B]図 2Bは、従来の" 1"書き込みを概略的に示す回路図である。
[図 3A]図 3Aは、本発明の第 1の実施の形態における" 0"書き込みを概略的に示す 回路図である。
[図 3B]図 3Bは、本発明の第 1の実施の形態における" 1"書き込みを概略的に示す 回路図である。
[図 4A]図 4Aは、本発明の第 2の実施の形態における" 0"書き込みを概略的に示す 回路図である。
[図 4B]図 4Bは、本発明の第 2の実施の形態における" 1"書き込みを概略的に示す 回路図である。
[図 5A]図 5Aは、本発明の第 3の実施の形態における" 0"書き込みを概略的に示す 回路図である。
[図 5B]図 5Bは、本発明の第 3の実施の形態における" 1"書き込みを概略的に示す 回路図である。
[図 6]図 6は、本発明に係る書き込み特性を示すグラフ図である。
[図 7]図 7は、本発明に係る MRAMの構成の一例を示すブロック図である。
発明を実施するための最良の形態
[0022] 添付図面を参照して、本発明に係る磁気ランダムアクセスメモリ（MRAM； Magnetic
Random Access Memory)及びその動作方法を説明する。本発明に係る MRAMに お！、ては、スピン注入方式によりデータの書き込みが行われる。
[0023] 1.第 1の実施の形態
図 3A及び図 3Bは、第 1の実施の形態に係るメモリセル 10aの構成及びデータ書き 込みを説明するための概略図である。メモリセル 10aは、 MTJ素子 1と選択トランジス タ（セルトランジスタ） TRを備えている。選択トランジスタ TRは、 MOSトランジスタであ る。
[0024] MTJ素子 1は、図 1に示された構造と同様の構造を有している。すなわち、 MTJ素 子 1は、ピン層 4上にトンネルバリヤ層 3を介してフリー層 2が積層されたボトムピン構 造を有している。図 3A及び図 3Bにおいて、フリー層 2の磁化は矢印で示されている 。この MTJ素子 1の一端はビット線 BLに接続されており、その他端は選択トランジス タ TRに接続されている。より詳細には、 MTJ素子 1のフリー層 2がビット線 BLに接続 されており、ピン層 4が選択トランジスタ TRのソース Zドレインの一方に接続されてい る。
[0025] 選択トランジスタ TRのゲート電極は、ワード線 WLに接続されている。選択トランジ スタ TRのソース Zドレインの一方は、 MTJ素子 1に接続されており、他方はプレート 線 PLに接続されている。プレート線 PLは、複数のメモリセルに共通に接続された共 通配線であり、その電位は所定の電位 Vpl〖こ固定されている。所定の電位 Vplは、電 源電位 Vddとグランド電位 Gndとの中間電位であり、典型的には VddZ2である。
[0026] 図 3Aは、メモリセル 10aに対する" 0"書き込みを示している。 "0"書き込み時、ビッ ト線 BL〖こは、中間電位 VpUり高い電源電位 Vddが印加される。この時、書き込み電 流 IWは、ビット線 BL (電位: Vdd)からプレート線 PL (電位: Vpl)に流れる。つまり、 MTJ素子 1において、フリー層 2からピン層 4に向けて書き込み電流 IWが流れる。そ の結果、スピン注入磁ィ匕反転により、 MTJ素子 1にデータ" 0"が書き込まれる。
[0027] ここで、本実施の形態によれば、選択トランジスタ TRを ONさせるために、選択トラ ンジスタ TRのゲート電極には、通常の電源電位 Vddより高!、電位 Vdhが印加される oすなわち、ワード線 WLは、電源電位 Vddより高い駆動電位 Vdhで駆動される。例 えば、その駆動電位 Vdhは、 Vdd+Vpl〖こ設定される。この場合、選択トランジスタ T Rでのゲート'ソース電圧（ゲート電位とソース電位との間の電位差 Vgs)は、 "Vdd"で ある。この値は、図 2Aにおける従来のゲート'ソース電圧" Vdd— Vpl"より十分大き い。
[0028] 一方、図 3Bは、メモリセル 10aに対する" 1"書き込みを示している。 "1"書き込み時 、ワード線 WLは電源電位 Vddで駆動され、選択トランジスタ TRのゲート電極には電 源電位 Vddが印加される。ビット線 BUこは、中間電位 VpUり低いグランド電位 Gnd が印加される。この時、書き込み電流 IWは、プレート線 PL (電位: Vpl)力 ビット線 B L (電位： 0)に流れる。つまり、 MTJ素子 1において、ピン層 4からフリー層 2に向けて 書き込み電流 IWが流れる。その結果、スピン注入磁ィ匕反転により、 MTJ素子 1にデ ータ" 1"が書き込まれる。
[0029] このように、本実施の形態によれば、メモリセル 10aに書き込まれるデータに応じて 、ワード線 WLの駆動電位が変動する。つまり、必要に応じて、選択トランジスタ TRに おけるゲート'ソース電圧が調整され得る。選択トランジスタ TRのオン抵抗は、ゲート •ソース電圧が小さくなるほど大きくなり、ゲート'ソース電圧が大きくなるほど小さくな る。従って、ワード線 WLの駆動電位を調整することによって、データ書き込み時の選 択トランジスタ TRのオン抵抗を低減することが可能となる。オン抵抗が小さくなれば、 閾値を超える書き込み電流 IWを供給しやすくなる。
[0030] 仮に、ワード線 WLの駆動電位が常に電源電位 Vddに設定されるとする（図 2A、図 2B参照）。この場合、 "1"書き込み時のゲート'ソース電圧は、少なくとも" Vdd— Vpl "より大きいが、 "0"書き込み時のゲート'ソース電圧は、 "Vdd— Vpl"にしかならない 。 "0"書き込み時の方力 ゲート'ソース電圧が小さぐ選択トランジスタ TRのオン抵 抗が大きくなる。よって、少なくとも" 0"書き込み時のオン抵抗を低減することが好適 である。そのため、図 3Aで示されたように、 "0"書き込み時、ワード線 WLは、電源電 位 Vddより高い駆動電位 Vdhで駆動される。結果として、ゲート'ソース電圧は" Vdd —Vpl"より大きくなり、オン抵抗はより小さくなる。従って、供給可能な書き込み電流 値が増加し、閾値を超える書き込み電流 IWを供給しやすくなる。
[0031] 本実施の形態によれば、選択トランジスタ TRのオン抵抗を低減するために、選択ト ランジスタ TRのサイズを大きくする必要はない。従って、 MRAMの大容量化が可能 となる。また、供給可能な書き込み電流値を増加させるために、 MTJ素子 1の抵抗特 性に厳しい制限を課す必要もない。従って、 MTJ素子 1に関して許容される抵抗値 の幅が広がる。このように、 MRAMの動作マージンが向上する。
[0032] 尚、 MTJ素子 1は、ボトムピン構造の代わりに、フリー層 2上にトンネルバリヤ層 3を 介してピン層 4が積層されたトップピン構造を有していてもよい。この場合は、ピン層 4 力 Sビット線 BLに接続され、フリー層 2が選択トランジスタ TRに接続される。その場合 は、書き込み電流 IWの方向が反対になるだけであり、上記と同様の議論が適用され る。つまり、 "1"書き込み時に、ワード線 WLが駆動電圧 Vdhで駆動されればよい。 [0033] 2.第 2の実施の形態
図 4A及び図 4Bは、第 2の実施の形態に係るメモリセル 10bの構成及びデータ書き 込みを説明するための概略図である。以下、第 1の実施の形態と重複する説明は適 宜省略される。
[0034] MTJ素子 1の一端はプレート線 PLに接続されており、その他端は選択トランジスタ TRに接続されている。より詳細には、 MTJ素子 1のフリー層 2がプレート線 PLに接続 されており、ピン層 4が選択トランジスタ TRのソース Zドレインの一方に接続されてい る。選択トランジスタ TRのソース Zドレインの他方は、ビット線 BLに接続されている。 選択トランジスタ TRのゲート電極は、ワード線 WLに接続されて 、る。
[0035] 図 4Aは、メモリセル 10bに対する" 0"書き込みを示している。 "0"書き込み時、ヮー ド線 WLは電源電位 Vddで駆動され、選択トランジスタ TRのゲート電極には電源電 位 Vddが印加される。ビット線 BUこは、中間電位 VpUり低いグランド電位 Gndが印 カロされる。この時、書き込み電流 IWは、プレート線 PL (電位: Vpl)力もビット線 BL (電 位： 0)に流れる。つまり、 MTJ素子 1において、フリー層 2からピン層 4に向けて書き 込み電流 IWが流れる。その結果、スピン注入磁ィ匕反転により、 MTJ素子 1にデータ" 0"が書き込まれる。
[0036] 一方、図 4Bは、メモリセル 10bに対する" 1"書き込みを示している。 "1"書き込み時 、ワード線 WLは、電源電位 Vddより高い駆動電位 Vdhで駆動される。例えば、その 駆動電位 Vdhは、 Vdd+Vplに設定される。ビット線 BLには、中間電位 VpUり高い 電源電位 Vddが印加される。この時、書き込み電流 IWは、ビット線 BL (電位: Vdd) 力もプレート線 PL (電位: Vpl)に流れる。つまり、 MTJ素子 1において、ピン層 4から フリー層 2に向けて書き込み電流 IWが流れる。その結果、スピン注入磁化反転により 、 MTJ素子 1にデータ" 1"が書き込まれる。
[0037] 仮に、ワード線 WLの駆動電位が常に電源電位 Vddに設定されるとする。この場合 、 "0"書き込み時のゲート'ソース電圧は" Vdd— Gnd"である力 "1"書き込み時の ゲート ·ソース電圧は、 "vdd— Vpl"に満たない。 "1 "書き込み時の方が、ゲート .ソ一 ス電圧が小さぐ選択トランジスタ TRのオン抵抗が大きくなる。よって、少なくとも" 1" 書き込み時のオン抵抗を低減することが好適である。そのため、図 4Bで示されたよう に、 "1"書き込み時、ワード線 WLは、電源電位 Vddより高い駆動電位 Vdhで駆動さ れる。結果として、ゲート'ソース電圧はより大きくなり、オン抵抗はより小さくなる。従つ て、供給可能な書き込み電流値が増加し、閾値を超える書き込み電流 IWを供給しや すくなる。
[0038] このように、本実施の形態においても、メモリセル 10bに書き込まれるデータに応じ て、ワード線 WLの駆動電位が変動する。つまり、必要に応じて、選択トランジスタ TR におけるゲート'ソース電圧が調整され、オン抵抗が低減される。これにより、第 1の実 施の形態と同様の効果が得られる。
[0039] 尚、 MTJ素子 1は、ボトムピン構造の代わりに、フリー層 2上にトンネルバリヤ層 3を 介してピン層 4が積層されたトップピン構造を有していてもよい。この場合は、ピン層 4 がプレート線 PLに接続され、フリー層 2が選択トランジスタ TRに接続される。その場 合は、書き込み電流 IWの方向が反対になるだけであり、上記と同様の議論が適用さ れる。つまり、 "0"書き込み時に、ワード線 WLが駆動電圧 Vdhで駆動されればよい。
[0040] 3.第 3の実施の形態
図 5A及び図 5Bは、第 3の実施の形態に係るメモリセル 10cの構成及びデータ書き 込みを説明するための概略図である。以下、第 1の実施の形態と重複する説明は適 宜省略される。
[0041] 選択トランジスタ TRのゲート電極は、ワード線 WLに接続されている。選択トランジ スタ TRのソース/ドレインの一方は、第 1ビット線 BLに接続され、その他方は、 MTJ 素子 1の一端 (ピン層 4)に接続されている。 MTJ素子 1の他端 (フリー層 2)は、第 2ビ ット線 ZBLに接続されている。第 1ビット線 BLと第 2ビット線 ZBLは、相補的ビット線 対を構成している。つまり、第 1ビット線 BLに電源電位 Vddが印加される場合、第 2ビ ット線/ BLにはグランド電位 Gndが印加され、第 1ビット線 BLにグランド電位 Gndが 印加される場合、第 2ビット線 ZBLには電源電位 Vddが印加される。
[0042] 図 5Aは、メモリセル 10cに対する" 0"書き込みを示している。 "0"書き込み時、ヮー ド線 WLは電源電位 Vddで駆動され、選択トランジスタ TRのゲート電極には電源電 位 Vddが印加される。第 1ビット線 BLにはグランド電位 Gndが印加され、第 2ビット線 ZBLには電源電位 Vddが印加される。この時、書き込み電流 IWは、第 2ビット線 Z BL (電位: Vdd)から第 1ビット線 BL (電位： 0)に流れる。つまり、 MTJ素子 1において 、フリー層 2からピン層 4に向けて書き込み電流 IWが流れる。その結果、スピン注入 磁ィ匕反転により、 MTJ素子 1にデーダ '0"が書き込まれる。
[0043] 一方、図 5Bは、メモリセル 10cに対する" 1"書き込みを示している。 "1"書き込み時 、ワード線 WLは、電源電位 Vddより高い駆動電位 Vdhで駆動される。例えば、その 駆動電位 Vdhは、 "Vdd + dV"に設定される。ここで、電位差 dVは、 MTJ素子 1の両 端における電位差であり、書き込み電流 IWの値と MTJ素子 1の抵抗値との積で与え られる。第 1ビット線 BLには電源電位 Vddが印加され、第 2ビット線 ZBLにはグランド 電位 Gndが印加される。この時、書き込み電流 IWは、第 1ビット線 BL (電位: Vdd)か ら第 2ビット線 ZBL (電位: 0)に流れる。つまり、 MTJ素子 1において、ピン層 4からフ リー層 2に向けて書き込み電流 IWが流れる。その結果、スピン注入磁化反転により、 MTJ素子 1にデータ" 1 "が書き込まれる。
[0044] 仮に、ワード線 WLの駆動電位が常に電源電位 Vddに設定されるとする。この場合 、 "0"書き込み時のゲート'ソース電圧は" Vdd— Gnd"である力 "1"書き込み時の ゲート.ソース電圧は、 "vdd— dV"である。 "1"書き込み時の方力 ゲート'ソース電 圧が小さぐ選択トランジスタ TRのオン抵抗が大きくなる。よって、少なくとも" 1"書き 込み時のオン抵抗を低減することが好適である。そのため、図 5Bで示されたように、 " 1"書き込み時、ワード線 WLは、電源電位 Vddより高い駆動電位 Vdhで駆動される。 結果として、ゲート'ソース電圧は高くなり、オン抵抗はより小さくなる。従って、供給可 能な書き込み電流値が増加し、閾値を超える書き込み電流 IWを供給しやすくなる。
[0045] このように、本実施の形態においても、メモリセル 10cに書き込まれるデータに応じ て、ワード線 WLの駆動電位が変動する。つまり、必要に応じて、選択トランジスタ TR におけるゲート'ソース電圧が調整され、オン抵抗が低減される。これにより、第 1の実 施の形態と同様の効果が得られる。
[0046] 尚、 MTJ素子 1は、ボトムピン構造の代わりに、フリー層 2上にトンネルバリヤ層 3を 介してピン層 4が積層されたトップピン構造を有していてもよい。この場合は、ピン層 4 が第 2ビット線/ BLに接続され、フリー層 2が選択トランジスタ TRに接続される。その 場合は、書き込み電流 IWの方向が反対になるだけであり、上記と同様の議論が適用 される。つまり、 "0"書き込み時に、ワード線 WLが駆動電圧 Vdhで駆動されればよい
[0047] 4.書き込み特性
図 6は、シミュレーションにより得られた書き込み特性を示しており、供給可能な書き 込み電流 IWと MTJ素子 1の抵抗値 (最大値 Rmax)との関係を示している。そのシミ ユレーシヨンにおいて、第 3の実施の形態で示されたメモリセル 10cが用いられた。
[0048] "0"書き込みの場合、ゲート'ソース電圧は" Vdd— Gnd"であり、選択トランジスタ T Rのオン抵抗は比較的小さい。そのため、供給可能な書き込み電流 IWは、 MTJ素子 1の抵抗値 Rmaxにほぼ依存して!/、る。
[0049] 一方、 "1"書き込みの場合、選択トランジスタ TRのオン抵抗は、ワード線 WLの駆 動電位に応じて大きく変動する。そのため、供給可能な書き込み電流 IWは、 MTJ素 子 1の抵抗値 Rmaxだけでなぐワード線 WLの駆動電位に依存して大きく変動する。 図 6に示されるように、ワード線 WLの駆動電位が大きくなるにつれ、供給可能な書き 込み電流 IWは増加する。例えば、 MTJ素子 1の抵抗値 Rmaxが 10k Ωの場合を考 える。駆動電位が電源電位 Vddに設定される場合、供給可能な書き込み電流値は 7 0 Aである。一方、駆動電位が例えば Vdd+0. 3Vに設定される場合、 100 Aま での書き込み電流 IWを供給することが可能となる。このように、本発明によれば、供 給可能な書き込み電流 IWが増加する。
[0050] また、駆動電位が電源電位 Vddに設定される場合、 100 μ Αの書き込み電流 IWを 供給するためには、抵抗値 Rmaxを約 6k Ω以下に設計する必要がある。つまり、 MT J素子 1の抵抗特性に課される制限が厳しくなる。一方、駆動電位力Vdd+0. 3Vに 設定される場合、 100 Aの書き込み電流 IWを供給するためには、抵抗値 Rmaxを 10k Ω以下に設計すればよい。つまり、抵抗値 Rmaxの設計上限値が増加し、許容 される抵抗値の幅が広がる。このように、本発明によれば、スピン注入方式の MRAM の動作マージンを拡大することが可能となる。
[0051] 5.回路構成例
図 7は、既出の実施の形態で示された書き込み動作を実現するための回路構成の 一例を示している。図 7において、 MRAMは、メモリセルアレイ 11、デコーダ 20、ヮ ードドライバ 30、昇圧電源回路 40、及びデータ読み書き回路 50を備えている。
[0052] メモリセルアレイ 11は、マトリックス状に配置された複数のメモリセル 10を有して!/、る 。メモリセル 10は、既出の実施の形態で示されたメモリセル 10a〜10cのいずれであ つてもよい。ワード線 WLは、ワードドライバ 30に接続されている。ビット線 BL、あるい は、相補ビット線対 BL, ZBLは、データ読み書き回路 50に接続されている。
[0053] デコーダ 20は、対象セルのアドレスを指定するアドレス信号 ADDをデコードする。
その結果、デコーダ 20は、対象ワード線 WLを活性ィ匕するためのワード線駆動信号 MXと、対象ビット線 BLを指定するビット線選択信号 SELYを生成する。ワード線駆 動信号 MXは、対象ワード線 WLに接続されたワードドライバ 30に出力される。ビット 線選択信号 SELYは、データ読み書き回路 50に出力される。
[0054] 対象ワード線 WLに接続されたワードドライバ 30は、ワード線駆動信号 MXに応答 して、対象ワード線 WLを駆動する。ここで、ワードドライバ 30は、メモリセル 10に書き 込まれる書き込みデータ DWに応じて、対象ワード線 WLの駆動電位を変化させる。 そのため、書き込みデータ DWは、データ読み書き回路 50だけでなぐワードドライバ 30にも入力される。書き込みデータ DWが第 1データ（"O"or"l")の場合、ワードドラ ィバ 30は、所定の駆動電位 (例：電源電位 Vdd)で対象ワード線 WLを駆動する。一 方、書き込みデータ DWが第 2データ（"l"or"0")の場合、ワードドライバ 30は、所定 の駆動電位より高い駆動電位 Vdhで対象ワード線 WLを駆動する。
[0055] このような動作を実現するために、ワードドライバ 30は例えば、デコーダ 20の出力 に接続されたレベルシフタ 31と、レベルシフタ 31とワード線 WLの間に設けられたセ レクタ（マルチプレクサ） 32を有して!/、る。
[0056] レベルシフタ 31は、ワード線駆動信号 MXを受け取る。そのワード線駆動信号 MX の電位レベルは、電源電位 Vddである。レベルシフタ 31は、昇圧電源回路 40に接 続されており、受け取ったワード線駆動信号 MXの電位レベルを、電源電位 Vddから 高電位 Vdhに変換する。そして、レベルシフタ 31は、高電位 Vdhのワード線駆動信 号 MX'を、セレクタ 32に出力する。
[0057] セレクタ 32は、ワード線駆動信号 MX (電源電位 Vdd)、レベルシフタ 31が出力す るワード線駆動信号 MX' (高電位 Vdh)、及び書き込みデータ DWを受け取る。セレ クタ 32は、書き込みデータ DWに基づ!/、て電源電位 Vddと高電位 Vdhの!、ずれかを 選択し、選択された一方を駆動電位としてワード線 WLに出力する。例えば、書き込 みデータ DWが第 1データ（"0"or"l")の場合、セレクタ 32は、電源電位 Vddを出力 する。一方、書き込みデータ DWが第 2データ（"l"or"0")の場合、セレクタ 32は、高 電位 Vdhを出力する。
[0058] 尚、ワードドライバ 30の構成は、図 7に示された構成に限られない。書き込みデータ DWに応じてワード線 WLの駆動電位を変化させる回路であれば、どのような回路で も適用され得る。例えば、ワードドライバ 30は、チャージポンプ回路を応用することに よって、電源電位 Vddよりも高 、駆動電位 Vdhを生成してもよ 、。
[0059] データ読み書き回路 50は、書き込み回路やセンスアンプを含んでいる。データ書き 込み時、データ読み書き回路 50は、ビット線選択信号 SELY及び書き込みデータ D Wを受け取る。そして、データ読み書き回路 50は、ビット線選択信号 SELYで指定さ れるビット線 BL (あるいは相補ビット線対 BL, ZBL)に、書き込みデータ DWに応じ た電位を印加する。印加される電位は、第 1〜第 3の実施の形態で示された通りであ る。その結果、メモリセル 10に対して双方向に書き込み電流 IWが供給され、スピン注 入方式による書き込み動作が実現される。
[0060] データ読み出し時、データ読み書き回路 50は、ビット線選択信号 SELYで指定さ れるビット線 BL (あるいは相補ビット線対 BL, ZBL)に、所定の電位を印加する。そ の結果、 MTJ素子 1に読み出し電流が流れる。データ読み書き回路 50は、ビット線 B Lを流れる読み出し電流の大きさに基づいて MTJ素子 1の抵抗値を検出し、それに より、対象セルに格納されたデータをセンスする。センスされたデータは、読み出しデ ータ DRとして出力される。
[0061] 以上に説明された回路構成により、既出の実施の形態で示された書き込み動作を 実現することが可能である。尚、本発明の構成は、既出の実施の形態で示されたもの に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

Claims

請求の範囲
[1] スピン注入方式の磁気ランダムアクセスメモリであって、
磁気抵抗素子と前記磁気抵抗素子の一端にソース Zドレインの一方が接続された 選択トランジスタとを有するメモリセルと、
前記選択トランジスタのゲート電極に接続されたワード線を駆動するワードドライバ と
を備え、
前記ワードドライバは、前記磁気抵抗素子に書き込まれる書き込みデータに応じて 、前記ワード線の駆動電位を変化させる
磁気ランダムアクセスメモリ。
[2] 請求の範囲 1に記載の磁気ランダムアクセスメモリであって、
前記書き込みデータが第 1データの場合、前記ワードドライバは、前記ワード線を第 1駆動電位で駆動し、
前記書き込みデータが前記第 1データと逆の第 2データの場合、前記ワードドライ バは、前記ワード線を前記第 1駆動電位より高!ヽ第 2駆動電位で駆動する
磁気ランダムアクセスメモリ。
[3] 請求の範囲 2に記載の磁気ランダムアクセスメモリであって、
前記第 1駆動電位は、電源電位であり、
前記第 2駆動電位は、前記電源電位より所定の電圧だけ高!ヽ
磁気ランダムアクセスメモリ。
[4] 請求の範囲 2又は 3に記載の磁気ランダムアクセスメモリであって、
前記書き込みデータが前記第 1データの場合、前記選択トランジスタの前記ソース の電位は第 1ソース電位であり、
前記書き込みデータが前記第 2データの場合、前記選択トランジスタの前記ソース の電位は第 2ソース電位であり、
前記第 1駆動電位と前記第 2ソース電位の間の電位差は、前記第 1駆動電位と前 記第 1ソース電位の間の電位差よりも小さい
磁気ランダムアクセスメモリ。
[5] 請求の範囲 2又は 3に記載の磁気ランダムアクセスメモリであって、 更に、
前記ソース Zドレインの他方に接続された共通配線と、
前記磁気抵抗素子の他端に接続されたビット線と、
前記ビット線に接続された書き込み回路と
を備え、
前記共通配線の電位は所定の電位に固定されており、
前記書き込みデータが前記第 1データの場合、前記書き込み回路は、前記ビット線 に前記所定の電位より低 、電位を印加し、
前記書き込みデータが前記第 2データの場合、前記書き込み回路は、前記ビット線 に前記所定の電位より高 、電位を印加する
磁気ランダムアクセスメモリ。
[6] 請求の範囲 2又は 3に記載の磁気ランダムアクセスメモリであって、
更に、
前記ソース Zドレインの他方に接続されたビット線と、
前記磁気抵抗素子の他端に接続された共通配線と、
前記ビット線に接続された書き込み回路と
を備え、
前記共通配線の電位は所定の電位に固定されており、
前記書き込みデータが前記第 1データの場合、前記書き込み回路は、前記ビット線 に前記所定の電位より低 、電位を印加し、
前記書き込みデータが前記第 2データの場合、前記書き込み回路は、前記ビット線 に前記所定の電位より高 、電位を印加する
磁気ランダムアクセスメモリ。
[7] 請求の範囲 2又は 3に記載の磁気ランダムアクセスメモリであって、
更に、
前記ソース Zドレインの他方に接続された第 1ビット線と、
前記磁気抵抗素子の他端に接続された第 2ビット線と、 前記第 1ビット線及び前記第 2ビット線に接続された書き込み回路と を備え、
前記書き込みデータが前記第 1データの場合、前記書き込み回路は、前記第 1ビッ ト線に前記第 2ビット線よりも低い電位を印加し、
前記書き込みデータが前記第 2データの場合、前記書き込み回路は、前記第 1ビッ ト線に前記第 2ビット線よりも高い電位を印加する
磁気ランダムアクセスメモリ。
[8] 請求の範囲 2乃至 7の!、ずれかに記載の磁気ランダムアクセスメモリであって、 前記ワードドライバは、
前記第 1駆動電位を前記第 2駆動電位に変換するレベルシフタと、
前記第 1駆動電位、前記レベルシフタが出力する前記第 2駆動電位、及び前記書 き込みデータが入力されるセレクタと
を有し、
前記書き込みデータが前記第 1データの場合、前記セレクタは、前記第 1駆動電位 を前記ワード線に出力し、
前記書き込みデータが前記第 2データの場合、前記セレクタは、前記第 2駆動電位 を前記ワード線に出力する
磁気ランダムアクセスメモリ。
[9] スピン注入方式に基づく磁気ランダムアクセスメモリの書き込み方法であって、 前記磁気ランダムアクセスメモリは、磁気抵抗素子と前記磁気抵抗素子の一端にソ ース Zドレインの一方が接続された選択トランジスタを有するメモリセルを備え、 前記書き込み方法は、
(A)前記磁気抵抗素子に書き込まれる書き込みデータが第 1データの場合、前記 選択トランジスタのゲート電極に接続されたワード線を第 1駆動電位で駆動するステ ップと、
(B)前記書き込みデータが前記第 1データと逆の第 2データの場合、前記ワード線 を前記第 1駆動電位より高い第 2駆動電位で駆動するステップと
を含む 磁気ランダムアクセスメモリの書き込み方法。
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