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WO2008018263A1 - circuit de traitement de signal et procédé de traitement de signal - Google Patents

circuit de traitement de signal et procédé de traitement de signal Download PDF

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Publication number
WO2008018263A1
WO2008018263A1 PCT/JP2007/063805 JP2007063805W WO2008018263A1 WO 2008018263 A1 WO2008018263 A1 WO 2008018263A1 JP 2007063805 W JP2007063805 W JP 2007063805W WO 2008018263 A1 WO2008018263 A1 WO 2008018263A1
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WO
WIPO (PCT)
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signal
mismatch
amplitude
signal processing
processing circuit
Prior art date
Application number
PCT/JP2007/063805
Other languages
English (en)
French (fr)
Inventor
Kiyoshi Yanagisawa
Noriaki Matsuno
Original Assignee
Nec Corporation
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Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to US12/376,415 priority Critical patent/US8385458B2/en
Priority to JP2008528756A priority patent/JP5195427B2/ja
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits
    • H04L27/362—Modulation using more than one carrier, e.g. with quadrature carriers, separately amplitude modulated
    • H04L27/364—Arrangements for overcoming imperfections in the modulator, e.g. quadrature error or unbalanced I and Q levels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L27/2601—Multicarrier modulation systems
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    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only

Definitions

  • the present invention relates to a signal processing circuit that is provided in a transmission device and performs quadrature modulation on a transmission baseband signal including a 1 (in-phase) component / Q (quadrature) component, and in particular, improves the modulation accuracy of quadrature modulation. It is about technology to plan.
  • the carrier leak corresponds to the DC offset (DC offset) of the I / Q component in terms of the input of the quadrature modulator.
  • Factors that affect the modulation accuracy of the quadrature modulator include carrier leaks, level variations between I / Q components in terms of quadrature modulator input conversion (a factor of I / Q mismatch described later), and quadrature modulation.
  • variations in amplitude and phase difference between I / Q components are considered (a factor of I / Q mismatch described later).
  • the I / Q amplitude mismatch means that the amplitudes of the I / Q components of the output signal of the quadrature modulator do not match.
  • causes of I / Q amplitude mismatch are: (1) Quadrature modulator The amplitude of the I / Q component of the input local signal does not match, (2) The amplitude of the I / Q component of the transmission baseband signal input to the quadrature modulator does not match, (3) Quadrature modulation Three factors can be considered: the gain of the I component side and the Q component side of the instrument are inconsistent.
  • I / Q phase mismatch means that the phase difference of the I / Q component of the output signal of the quadrature modulator deviates from 90 degrees.
  • causes of I / Q phase mismatch are as follows: (1) The phase difference of the I / Q component of the local signal input to the quadrature modulator is shifted from 90 degrees. (2) The transmission base input to the quadrature modulator. There are three possible causes: the phase difference of the I / Q component of the band signal deviates from 90 degrees, and (3) the phase deviates between the I component side and Q component side in the quadrature modulator.
  • FIG. 1 is a diagram illustrating a configuration example of a conventional signal processing circuit.
  • the signal processing circuit of the conventional example includes a transmission BB (baseband) signal generation unit 11, a test signal generation unit 12, a switch 13 denoted as SW, and a DC offset 'I / Q mismatch compensator 14, DA converter 15 labeled DAC, quadrature modulator 16, envelope detector 17, AD converter 18 labeled ADC, and compensation generator 19 ,
  • Transmission BB signal generation section 11 generates a transmission baseband signal during a transmission operation.
  • the test signal generator 12 generates a test signal during the compensation operation.
  • the switch 13 selects a test signal generated by the test signal generation unit 12 during the compensation operation, and selects a transmission baseband signal generated by the transmission BB signal generation unit 11 during the transmission operation.
  • the DC offset 'I / Q mismatch compensator 14 corrects the signal selected by the switch 13 based on the compensation amount set by the compensation amount generator 19.
  • the compensation amount is set during compensation operation.
  • the DA converter 15 D / A converts the I / Q component of the signal corrected by the DC offset 'I / Q mismatch compensation unit 14 from a digital signal to an analog signal.
  • the quadrature modulator 16 mixes the I / Q component of the signal D / A converted by the DA converter 15 with the I / Q component of the local signal, and upconverts the I / Q component. Add the I / Q components of the signal.
  • the RF signal modulated in this way is output from this signal processing circuit.
  • the envelope detector 17 detects the amplitude of the envelope (envelope) of the output signal of the quadrature modulator 16.
  • the AD converter 18 A / D converts the output signal of the envelope detector 17 from an analog signal to a digital signal.
  • the compensation amount generation unit 19 generates a compensation amount for compensating for the DC offset and I / Q mismatch of the quadrature modulator 16, based on the digital signal A / D converted by the AD converter 18.
  • DC offset ⁇ I / Q mismatch compensation unit 14 is set.
  • the test signal generated by the test signal generator 12 is selected by the switch 13. This test signal is input to the baseband port of the quadrature modulator 16 via the DC offset 'I / Q mismatch compensator 14 and the DA converter 15 and subjected to quadrature modulation.
  • the amplitude of the quadrature-modulated signal is detected by the envelope detector 17, and the detected amplitude is converted to a digital signal by the AD converter 18. Based on this digital signal, a compensation amount generator 19 generates a compensation amount.
  • FIG. 2 is a diagram illustrating a typical test signal used to compensate the quadrature modulator 16.
  • the test signal is typically a cosine wave for the I component and a sine wave for the Q component.
  • FIG. 3 is a diagram showing the constellation of the output signal of the quadrature modulator 16 in an ideal state.
  • the ideal state of the quadrature modulator 16 is a state in which neither the I component nor the Q component has a DC offset, and there is no I / Q amplitude mismatch or I / Q phase mismatch.
  • the constellation draws a perfect circle with the center at the origin. For this reason, the envelope of the output signal of the quadrature modulator 16 is a sine wave of a constant envelope.
  • FIG. 4 shows the constellation of the output signal of the quadrature modulator 16 with a DC offset.
  • FIG. 5 is a diagram showing the constellation of the output signal of the quadrature modulator 16 having an I / Q amplitude mismatch
  • FIG. 6 is a diagram of the output signal of the quadrature modulator 16 having an I / Q phase mismatch. It is a figure which shows a constellation. In either case, the envelope of the output signal of the quadrature modulator 16 increases or decreases with time.
  • the compensation amount generator 19 compares the period and phase in which the envelope of the output signal of the quadrature modulator 16 increases or decreases with the phase and frequency of the test signal, thereby causing the quadrature modulator 16 to have a DC offset, I / Check how many Q amplitude mismatches and I / Q phase mismatches exist, and generate a compensation amount to be set in DC offset 'I / Q mismatch compensation unit 14.
  • the transmission baseband signal generated by transmission BB signal generation unit 11 is selected by switch 13.
  • This transmission baseband signal is input to the DC offset 'I / Q mismatch compensation unit 14 and corrected based on the compensation amount already set.
  • the corrected signal is input to the baseband port of the quadrature modulator 16 via the DA converter 15 and subjected to quadrature modulation.
  • the signal modulated in this way becomes the output signal of this signal processing circuit.
  • Patent document 1 is cited as a document disclosing a technique similar to the above.
  • Patent Document 1 describes a method for compensating for the I / Q phase mismatch of the quadrature modulator using only two points from the first quadrant to the fourth quadrant on the I / Q quadrature coordinates as test signals. It is disclosed. According to this method, the test signal is simplified.
  • Patent Document 2 discloses a method of performing a compensation operation by inputting a sine wave test signal to a baseband port of a quadrature modulator.
  • Patent Document 3 is another document that discloses the same technique as described above. Patent Document 3 discloses a method for improving the accuracy of a quadrature modulator based on a signal obtained by frequency-converting transmission data with an I / Q quadrature downconverter.
  • Patent Documents 4 to 9 are listed as other documents disclosing the same technique as described above. [0033]
  • the above-described prior art has the following problems.
  • the conventional technology described with reference to FIGS. 1 to 6 has a problem that a large ROM area for storing the waveform data of the test signal is necessary because the test signal is a smooth sine wave. Furthermore, there is a problem that an AD converter that A / D converts the output of the envelope detector is necessary.
  • Patent Document 1 discloses only a method for compensating for an I / Q phase mismatch, and does not disclose a method for compensating for an I / Q amplitude mismatch.
  • the DC offset in terms of the baseband input of the quadrature modulator that is, the carrier leakage in terms of the output of the quadrature modulator.
  • I / Q amplitude mismatch must be suppressed low enough.
  • FIG. 7 is a diagram illustrating an example of two test signals used for the compensation operation of the quadrature modulator.
  • the quadrature modulator has no DC offset, I / Q phase mismatch, and I / Q amplitude mismatch.
  • point 5 is the point in the first quadrant and point 6 is the point in the second quadrant.
  • the quadrature modulator always has an input-converted DC voltage because of its manufacturing accuracy. There is a facet.
  • FIG. 8 is a diagram showing an example of two test signals used for compensation operation of a quadrature modulator when a DC offset exists in the quadrature modulator.
  • the quadrature modulator has no I / Q phase mismatch and no I / Q amplitude mismatch! /, Assuming the case! /.
  • the example of Fig. 8 differs from the example of Fig. 7 in that a positive DC offset occurs in the I component and a negative DC offset occurs in the Q component. Therefore, even when there is no input to the quadrature modulator, a carrier leak corresponding to the point 0 ′ occurs. Due to this DC offset, points 5 and 6 used for compensation operation shift to points 5 'and 6' in the lower right direction, respectively.
  • the distance from the origin to point 5 'and the distance from the origin to point 6' are obtained by detecting the envelope of the output signal of the quadrature modulator. Therefore, the condition where these distances are equal is determined as a condition where there is no I / Q phase mismatch.
  • Patent Document 2 has a problem that the configuration becomes complicated, such as a test signal generator that generates a smooth sine wave test signal and an AD converter. .
  • Patent Document 3 The conventional technique disclosed in Patent Document 3 has a problem that the configuration is complicated. In addition, there is a problem that the I / Q accuracy of the I / Q quadrature downconverter used during the compensation operation becomes an error factor in the compensation operation. In other words, an I / Q quadrature down converter with high I / Q accuracy is required to perform highly accurate compensation. However, it is contradictory to require a high I / Q accuracy down and I / Q quadrature downconverter as a means to achieve compensation because a quadrature modulator with high modulation accuracy cannot be made.
  • Patent Documents 4 and 5 also have a problem that the configuration is complicated, such as the need for a test signal generation unit and an AD converter as described above. Means for solving the problems are disclosed in Patent Documents 4 and 5! / ,!
  • Patent Document 6 In the prior art disclosed in Patent Document 6, four points on the phase plane where the signal strengths of the output signals of the quadrature modulator are equal are obtained, and the compensation amounts of I / Q phase mismatch and DC offset are calculated. Seeking at the same time.
  • this technology also requires an AD converter.
  • Patent Document 6 does not disclose a solution to the problem that it is necessary to obtain the I / Q amplitude mismatch amount in advance.
  • This DC offset is reflected as an offset for the compensation amount for correcting the transmission baseband signal. This leads to an increase in carrier leak of the quadrature modulator.
  • a configuration is also possible in which a means for compensating the quadrature demodulator is provided, and the compensation operation of the quadrature modulator is performed after the compensation operation of the quadrature demodulator. Is not disclosed.
  • Patent Document 1 JP 2002-252663 A
  • Patent Document 2 Japanese Patent Laid-Open No. 08-213846
  • Patent Document 3 Japanese National Publication No. 09-504673
  • Patent Document 4 Japanese Patent Laid-Open No. 2004-007083
  • Patent Document 5 Special Table 2004-509555
  • Patent Document 6 International Publication No. 2003/101061 Pamphlet
  • Patent Document 7 Japanese Patent Laid-Open No. 06-350658
  • Patent Document 8 Japanese Patent Application Laid-Open No. 2004-274288
  • Patent Document 9 JP 2004-363757 Koyuki
  • an object of the present invention is to provide a signal processing circuit and a signal processing method capable of compensating for an I / Q mismatch of a quadrature modulator with high accuracy while avoiding a complicated configuration. is there.
  • the signal processing circuit of the present invention includes: I / Q amplitude mismatch where the amplitude of the I / Q component of the output signal of the quadrature modulator does not match, or I / Q phase mismatch where the phase difference of the I / Q component of the output signal of the quadrature modulator deviates from 90 degrees
  • I / Q amplitude mismatch where the amplitude of the I / Q component of the output signal of the quadrature modulator does not match
  • I / Q phase mismatch where the phase difference of the I / Q component of the output signal of the quadrature modulator deviates from 90 degrees
  • An I / Q mismatch compensation unit that corrects the amplitude or phase of the input signal based on a compensation amount for compensating the I / Q amplitude mismatch or the I / Q phase mismatch, and inputs the signal to the quadrature modulator;
  • test signal generator that sequentially generates two sets of I / Q component combinations of test signals that are AC signals and inputs them to the I / Q mismatch compensation unit;
  • the amplitude of the I / Q mismatch compensator so that the output value of the filter when the filter that passes the signal below the cutoff frequency among the output signals of the detector and the two sets of test signals are generated is equal.
  • a control unit that derives a phase compensation amount and sets the phase compensation amount in the I / Q mismatch compensation unit.
  • the signal processing method of the present invention includes:
  • I / Q amplitude mismatch where the amplitude of the I / Q component of the output signal of the quadrature modulator does not match, or I / Q phase mismatch where the phase difference of the I / Q component of the output signal of the quadrature modulator deviates from 90 degrees
  • I / Q mismatch compensation unit force Corrects the amplitude or phase of the input signal based on the compensation amount for compensating the I / Q amplitude mismatch or the I / Q phase mismatch, and inputs the corrected signal to the orthogonal modulator.
  • the test signal generator generates two sets of I / Q component combinations of test signals that are AC signals in sequence, and inputs them to the I / Q mismatch compensator.
  • a detector detects an amplitude of an envelope of an output signal of the quadrature modulator
  • Filter force Passes signals below the cutoff frequency among the output signals of the detector, and the control unit causes the I / Q mismatch so that the output values of the filter are equal when the two sets of test signals are generated, respectively.
  • the compensation amount of the compensation unit amplitude or phase is derived and set in the I / Q mismatch compensation unit.
  • the test signal generator generates the I / Q component of the test signal that is an AC signal. Two combinations are generated. At this time, the detector detects the amplitude of the envelope of the output signal of the quadrature modulator, and the filter passes the low frequency component of the output signal of the detector. Then, the control unit derives the compensation amount of the amplitude or phase of the I / Q mismatch compensation unit so that the output values of the filters when the two sets of test signals are generated are equal to each other. Set to compensation section. This makes it possible to compensate for I / Q mismatches that are not affected by DC offset with high accuracy.
  • FIG. 1 is a block diagram showing an example of the overall configuration of a conventional signal processing circuit.
  • FIG. 2 is a diagram showing a typical test signal used for compensation operation of a conventional quadrature modulator.
  • FIG. 3 is a diagram showing a constellation of an output signal of a quadrature modulator in an ideal state.
  • FIG. 4 is a diagram showing the constellation of the output signal of a quadrature modulator with a DC offset.
  • FIG. 5 is a diagram showing a constellation of an output signal of a quadrature modulator having an I / Q amplitude mismatch.
  • FIG. 6 is a diagram showing the constellation of an output signal of a quadrature modulator having an I / Q phase mismatch.
  • FIG. 7 is a diagram showing two test signals used in the method disclosed in Patent Document 1.
  • FIG. 8 is a diagram showing a state where the two test signals shown in FIG. 7 are shifted under the influence of a DC offset.
  • FIG. 9 is a block diagram showing an overall configuration of a signal processing circuit according to the first embodiment of the present invention. 10] FIG. 10 is a block diagram showing a configuration in which a part of the signal processing circuit shown in FIG. 9 is realized by a digital circuit.
  • FIG. 11 is a block diagram showing an example of a configuration of a comparison unit shown in FIG.
  • FIG. 12 is a diagram showing an example of the configuration of the I / Q mismatch compensation unit shown in FIG.
  • FIG. 13 is a diagram showing the I / Q mismatch compensation unit shown in FIG. 12 by an amplifier and an adder. 14] A flowchart illustrating a series of compensation operations by the signal processing circuit shown in FIG.
  • FIG. 20 is a flowchart for explaining the compensation operation for the I / Q phase mismatch by the signal processing circuit shown in FIG.
  • FIG. 24 is a timing chart for explaining the compensation operation of the I / Q phase mismatch by the signal processing circuit shown in FIG. 25 is a diagram for explaining an output spectrum of the DA converter shown in FIG.
  • FIG. 26 is a diagram for explaining an output spectrum of the quadrature modulator shown in FIG.
  • FIG. 27 is a diagram for explaining an output spectrum of the envelope detector shown in FIG.
  • FIG. 28 is a block diagram showing an overall configuration of a signal processing circuit according to a second embodiment of the present invention.
  • FIG. 29 is a block diagram showing an overall configuration of a signal processing circuit according to a third embodiment of the present invention.
  • FIG. 30 is a flowchart illustrating an I / Q amplitude mismatch compensation operation by the signal processing circuit shown in FIG. 29.
  • FIG. 31 is a flowchart illustrating an I / Q phase mismatch compensation operation by the signal processing circuit shown in FIG. 29.
  • FIG. 32 is a block diagram showing an overall configuration of a signal processing circuit according to a fourth embodiment of the present invention.
  • the main purpose is to compensate for the I / Q mismatch of the quadrature modulator, and any conventional technique (for example, Japanese Patent Laid-Open No. Hei 5-) can be used as means for compensating the DC offset of the quadrature modulator. 14429 and the means disclosed in Japanese Patent Laid-Open No. 7-58791). Therefore, in the drawings described below, the means for compensating for the DC offset of the quadrature modulator is omitted!
  • FIG. 9 is a block diagram showing the overall configuration of the signal processing circuit according to the first embodiment of the present invention.
  • the signal processing circuit of the present embodiment includes a transmission BB (baseband) signal generation unit 1, a test signal generation unit 2, a switch 3 denoted as SW, and an I / Q.
  • a mismatch compensation unit 4 a quadrature modulator 5, an envelope detector 6, a low-pass filter 7, a comparison unit 8, and a control unit 9 are included.
  • Transmission BB signal generation section 1 generates a transmission baseband signal during a transmission operation.
  • the test signal generation unit 2 sequentially generates two sets of I / Q component combinations of the test signal that is an AC signal under the control of the control unit 9.
  • Switch 3 selects the test signal generated by test signal generator 2 during the compensation operation, and selects the transmission baseband signal generated by transmission BB signal generator 1 during the transmission operation.
  • the I / Q mismatch compensator 4 switches based on the compensation amount set by the controller 9.
  • the compensation amount is set during compensation operation.
  • the quadrature modulator 5 mixes the I / Q component of the signal corrected by the I / Q mismatch compensation unit 4 with the I / Q component of each local signal, up-converts, and up-converts. Add the I / Q components of the received signal.
  • the RF signal modulated in this way is output from this signal processing circuit.
  • the envelope detector 6 detects the amplitude of the envelope (envelope) of the output signal of the quadrature modulator 5 and outputs a detection signal.
  • the low-pass filter 7 passes only a signal having a frequency equal to or lower than the cutoff frequency among the output signals of the envelope detector 6. Envelope detector with low-pass filter 7
  • the AC component of the test signal is cut off, and only the DC component passes.
  • the comparison unit 8 compares the magnitudes of the output values of the low-pass filter 7 when the above two sets of test signals are generated during the compensation operation.
  • control unit 9 controls the test signal generation unit 2 to generate the above two sets of test signals, and based on the comparison result in the comparison unit 8, the I / Q of the quadrature modulator 5 Set the compensation amount to compensate the mismatch in I / Q mismatch compensation unit 4.
  • the parts from the transmission BB signal generation unit 1 and the test signal generation unit 2 to the I / Q mismatch compensation unit 4 may be realized by a digital circuit or an analog circuit.
  • Figure 10 shows a configuration in which all of this part is realized by a digital circuit.
  • an I / Q component signal that is, a vector signal is transmitted. It is exchanged as a digital signal.
  • a DA converter 10 labeled DAC is connected to the subsequent stage of the I / Q mismatch compensation unit 4.
  • the DA converter 10 D / A converts the I / Q component of the signal corrected by the I / Q mismatch compensation unit 4 from a digital signal to an analog signal. Therefore, the two output signals of the DA converter 10 are respectively input to the quadrature modulator 5 as analog signals of I / Q components.
  • the present embodiment has the configuration of FIG. 10 in which all the parts from the transmission BB signal generation unit 1 and the test signal generation unit 2 to the I / Q mismatch compensation unit 4 are realized by a digital circuit. It will be explained as a thing.
  • comparison unit 8 and I / Q mismatch compensation unit 4 shown in FIG. 10 will be described in detail.
  • FIG. 11 is a block diagram showing a configuration of comparison unit 8 shown in FIG.
  • comparison unit 8 includes sample units 81A and 81B and a comparator 82.
  • the sample unit 81 A stores the output of the low-pass filter 7 when one set of test signals is generated, and outputs the output value.
  • the sample unit 81B stores the output of the low-pass filter 7 when the other set of test signals is generated, and outputs the output value.
  • the comparator 82 compares the outputs of the sample units 81A and 81B, and outputs the comparison result to the control unit 9 as an lbit signal.
  • FIG. 12 is a diagram showing a configuration of the I / Q mismatch compensation unit 4 shown in FIG.
  • I / Q mismatch compensation unit 4 performs two matrix operations on the I / Q component of the transmission baseband signal in cascade. As a result, the I / Q mismatch of the quadrature modulator 5 is canceled out.
  • G1 is a parameter indicating an I / Q phase compensation amount for compensating an I / Q phase mismatch
  • G2 is an I / Q amplitude compensation for compensating an I / Q amplitude mismatch. This is a parameter indicating the quantity. The method for calculating the I / Q phase compensation amount and I / Q amplitude compensation amount will be described later.
  • the I / Q mismatch compensation unit 4 generates a transmission BB signal during transmission operation.
  • the I component is corrected to G2I + G1G2Q
  • the Q component is corrected to (G1 / G2) I + (1 / G2) Q.
  • FIG. 13 is a diagram showing the I / Q mismatch compensation unit 4 shown in FIG. 12 by an amplifier and an adder.
  • the I / Q mismatch compensator 4 includes an amplifier 41 that amplifies the I component of the input signal by an amplification factor G2, and an amplifier that amplifies the Q component of the input signal by an amplification factor G1′G2. 42, the amplifier 43 that amplifies the I component of the input signal with an amplification factor G1 / G2, the amplifier 44 that amplifies the Q component of the input signal with an amplification factor 1 / G2, and the outputs of the amplifiers 41 and 42 are added. This is realized by an adder 45 and an adder 46 that adds the outputs of the amplifiers 43 and 44. With this configuration, the 1 / Q mismatch compensator 4 can be mounted in the analog domain.
  • FIG. 14 is a flowchart for explaining a flow of a series of compensation operations by the signal processing circuit shown in FIG.
  • the signal processing circuit of the present embodiment first performs a compensation operation for the DC offset of each of the I component and the Q component (step 101), and then the I / Q amplitude. Mismatch compensation is performed (step 102), and finally I / Q phase mismatch compensation is performed (step 103).
  • the DC offset compensation operation is performed by means similar to the conventional technique not shown in FIG. 10, and is not an essential part of the present invention. Therefore, in the following, explanation of compensation for DC offset is omitted, and only compensation for I / Q amplitude mismatch and I / Q phase mismatch is explained.
  • FIG. 15 is a flowchart for explaining an I / Q amplitude mismatch compensation operation by the signal processing circuit shown in FIG.
  • control unit 9 sets the I / Q amplitude compensation amount of I / Q mismatch compensation unit 4 to an initial value (step 201). Typically, the control unit 9 selects the initial value so that the amplitude gains of the I / Q components are equal.
  • control unit 9 updates the I / Q amplitude compensation amount in the update unit (hereinafter referred to as correction amount 1). Is set to an initial value (step 202).
  • the control unit 9 causes the test signal generation unit 2 to generate the test signal 1 in which the I component is an AC signal having a non-zero amplitude value and the Q component is an AC signal having a zero amplitude value.
  • the DA converter 10 outputs an AC signal proportional to the input signal. This AC signal is mixed with the local signal by the quadrature modulator 5. Therefore, an RF signal modulated with an AC signal appears at the output of the quadrature modulator 5. The amplitude of this RF signal is detected by the envelope detector 6.
  • envelope detector 6 Since envelope detector 6 generally has a square characteristic, the output of envelope detector 6 is a signal proportional to the square of the amplitude of the output signal of quadrature modulator 5. That is, since the envelope detector 6 square-detects the RF signal modulated by the AC signal, the output of the envelope detector 6 mainly includes a DC at a frequency sufficiently lower than the local signal. Component and a frequency component twice the AC component of test signal 1 that is an envelope component appear.
  • the low-pass filter 7 passes only frequency components that are equal to or lower than the cutoff frequency, and suppresses frequency components that are twice the AC component of the test signal 1 that is an envelope component.
  • the cutoff frequency of the low-pass filter 7 is set to a frequency equal to or less than twice the AC component of the test signal 1, and particularly when a DC offset exists in the quadrature modulator 5, it is caused by the DC offset. Set the test signal 1 below the AC component frequency.
  • the comparison unit 8 takes in the output of the low-pass filter 7 (step 204).
  • control unit 9 After that, the control unit 9 generates the test signal 2 in the same manner for the test signal 2 in which the Q component is an AC signal having a non-zero amplitude value and the I component is an AC signal having an amplitude value of zero. Control is performed so that the output of the low-pass filter 7 is taken into the comparator 8 (steps 205 and 206).
  • the comparator 8 compares the output value of the low-pass filter 7 when the test signal 1 is generated (referred to as value 1) and the test signal 2 when the test signal 2 is generated. Find the output value of low-pass filter 7 (referred to as value 2).
  • the comparison unit 8 compares the value 1 with the value 2 and passes the comparison result to the control unit 9 (step 2007).
  • control unit 9 updates the amplitude of the I component of the test signal so that value 1 is equal to value 2 based on the comparison result of step 207. Specifically, when the value 1 is larger in Step 207, the control unit 9 changes the I / Q amplitude compensation amount by the correction amount 1 in the direction in which the amplitude of the I component decreases (Step 208). On the other hand, when the value 2 is larger in step 207, the control unit 9 changes the I / Q amplitude compensation amount by the correction amount 1 in the direction in which the amplitude of the I component increases (step 209).
  • control unit 9 performs the process of updating the correction amount 1 (step 211) until the trial from step 203 to steps 208 and 209 is completed a predetermined number of times (step 210), and step 203 to step 208. , Repeat the process up to 209.
  • the AC signal used as the test signal can be a simple rectangular wave, a triangular wave, or the like that is easy to implement without the need to use a smooth sine wave that is complex to implement.
  • FIG. 19 is a timing chart for explaining an I / Q amplitude mismatch compensation operation by the signal processing circuit shown in FIG. 10, and shows a time-series change of the internal signal.
  • the initial value of the amplitude of the I component and Q component of the test signal is set to the same value.
  • test signal generator 2 performs test signal 1 in which only the I component is an AC signal with a non-zero amplitude value and test signal 1 is in which only the Q component is an AC signal with a non-zero amplitude value. Generate signal 2 in sequence.
  • the output of the low-pass filter 7 when the test signal 1 is generated is the test signal
  • control unit 9 changes the I / Q amplitude compensation amount by the correction amount 1 in the direction in which the amplitude of the I component of the test signal 1 increases, and then updates the value of the correction amount 1 to a smaller value. To do.
  • test signal generator 2 uses only the I component as an AC signal with a non-zero amplitude value. 1 and test signal 2 in which only the Q component is an AC signal with non-zero amplitude
  • the output of the low-pass filter 7 when the test signal 1 is generated is the test signal
  • control unit 9 changes the I / Q amplitude compensation amount by the correction amount 1 in the direction in which the amplitude of the I component of the test signal 1 decreases, and then updates the value of the correction amount 1 to a smaller value. To do.
  • control unit 9 repeats a predetermined number of times (four times in Fig. 19) until the test signal is generated and the value of the force correction amount 1 is updated.
  • control unit 9 gradually decreases the value of the correction amount 1, so that the difference between the outputs of the low-pass filter 7 when the test signals 1 and 2 are generated gradually approaches 0. . I finally obtained
  • the / Q amplitude compensation amount is set in the I / Q mismatch compensation unit 4 as the I / Q amplitude compensation amount for correcting the transmission baseband signal generated by the transmission BB signal generation unit 1.
  • FIG. 20 is a flowchart for explaining an I / Q phase mismatch compensation operation by the signal processing circuit shown in FIG.
  • control unit 9 sets the I / Q phase compensation amount of I / Q mismatch compensation unit 4 to an initial value (step 301). Typically, the control unit 9 selects the initial value so that the phase difference of the I / Q component is 90 degrees.
  • control unit 9 sets an update unit (hereinafter referred to as correction amount 2) for updating the I / Q phase compensation amount to an initial value (step 302).
  • correction amount 2 an update unit for updating the I / Q phase compensation amount to an initial value
  • the test signal generator 2 uses the I / Q component of the test signal to equalize the RF signal amplitude during the I / Q amplitude mismatch compensation operation and the I / Q phase mismatch compensation operation.
  • the power to make both amplitudes of 1 / ⁇ 2 times the I / Q amplitude mismatch compensation operation, or the I / Q mismatch compensation unit 2 sets both amplitude gains of the I / Q components of the test signal to I It may be 1 / ⁇ 2 times the / Q amplitude mismatch compensation operation.
  • control unit 9 is a test signal that is an AC signal having an in-phase I / Q component and a non-zero amplitude value.
  • step 303 is set to a mode to be generated by the test signal generator 2 (step 303). While this mode is maintained, the DA converter 10 outputs an AC signal proportional to the input signal. It is powered. This AC signal is mixed with the local signal by the quadrature modulator 5. Therefore, an RF signal modulated with an AC signal appears at the output of the quadrature modulator 5. The amplitude of this RF signal is detected by the envelope detector 6.
  • the output of the envelope detector 6 is a signal proportional to the square of the amplitude of the output signal of the quadrature modulator 5. That is, since the envelope detector 6 square-detects the RF signal modulated by the AC signal, the output of the envelope detector 6 mainly includes a DC at a frequency sufficiently lower than the local signal. Component and a frequency component twice as large as the AC component of test signal 3, which is an envelope component, appear.
  • the low-pass filter 7 passes only frequency components that are equal to or lower than the cutoff frequency, and suppresses frequency components that are twice the AC component of the test signal 3 that is an envelope component.
  • the comparison unit 8 takes in the output of the low-pass filter 7 (step 304).
  • control unit 9 is a test signal that is an AC signal having an I / Q component in reverse phase and a non-zero amplitude value.
  • control is performed so that the output of the low-pass filter 7 when the test signal 4 is generated is taken into the comparison unit 8 (steps 305 and 306).
  • the comparison unit 8 outputs the output value of the low-pass filter 7 when the test signal 3 is generated (this is called the value 3) and the test signal 4 when the test signal 4 is generated. Find the output value of the low-pass filter 7 (this is called the value 4).
  • the comparison unit 8 compares the value 3 with the value 4 and passes the comparison result to the control unit 9 (step 3 07).
  • control unit 9 updates the phase difference of the I / Q component of the test signal so that value 3 is equal to value 4 based on the comparison result of step 307. Specifically, when the value 3 is larger in Step 307, the control unit 9 increases the I / Q phase compensation amount in the direction in which the I / Q phase difference increases. Change the correction amount by 2 (step 308). On the other hand, when the value 4 is larger in Step 307, the control unit 9 changes the I / Q phase compensation amount by the correction amount 2 in the direction in which the I / Q phase difference becomes smaller (Step 309).
  • control unit 9 performs the process of updating the correction amount 2 (step 311) until the trial from step 303 to steps 308 and 309 is completed a predetermined number of times (step 310), and step 303 to step 308. , Repeat the process up to 309.
  • FIG. 24 is a timing chart for explaining an I / Q amplitude mismatch compensation operation by the signal processing circuit shown in FIG. 10, and shows time-series changes in internal signals. The initial values of the amplitudes of the I and Q components of the test signal are set to the same value.
  • the test signal generator 2 has an I / Q component in phase and an amplitude value of non-zero.
  • test signal 3 that is an AC signal and the test signal 4 that is an AC signal having an anti-phase I / Q component and a non-zero amplitude value are sequentially generated.
  • the output of the low-pass filter 7 when the test signal 3 is generated is the test signal
  • the output of the low-pass filter 7 is greater than 7 /!
  • control unit 9 changes the I / Q phase compensation amount by the correction amount 2 in the direction in which the I / Q phase difference increases, and then updates the value of the correction amount 2 to a smaller value.
  • test signal generator 2 has test signal 3, which is an AC signal whose I / Q component is the same phase and non-zero amplitude value, and an AC signal whose I / Q component is opposite phase, and whose amplitude value is non-zero.
  • the test signal 4 is generated in sequence.
  • the output of the low-pass filter 7 when the test signal 3 is generated is the test signal
  • control unit 9 changes the I / Q phase compensation amount by the correction amount 2 in the direction in which the I / Q phase difference decreases, and then updates the value of the correction amount 2 to a smaller value.
  • control unit 9 repeats a predetermined number of times (four times in Fig. 24) until the test signal is generated and the value of the force correction amount 2 is updated.
  • the control unit 9 gradually decreases the value of the correction amount 2 so that the difference in the output of the low-pass filter 7 when the test signals 3 and 4 are generated gradually approaches 0. .
  • the / Q phase compensation amount is set in the I / Q mismatch compensation unit 4 as the I / Q phase compensation amount for correcting the transmission baseband signal generated by the transmission BB signal generation unit 1.
  • quadrature modulator 5 has no I / Q mismatch and no DC offset.
  • the two sets of test signals used for the I / Q mismatch compensation operation are both AC signals.
  • the angular frequency of this test signal (hereinafter referred to as “AC test signal” where appropriate) is ⁇ 0 and the amplitude is ⁇ .
  • AC test signal the local signal of the angular frequency ⁇ is modulated by the quadrature modulator 5 using the AC test signal, the modulated signal is expressed as in Equation 2.
  • the low-pass filter 7 performs filtering so as to extract a component near DC of the output signal of the envelope detector 6. Then, the DC output of A'2 proportional to the square of the amplitude A of the AC test signal appears.
  • Equation 4 the signal modulated by the quadrature modulator 5 is expressed as Equation 4.
  • the output signal of quadrature modulator 5 is In addition to the two RF frequency components ⁇ ⁇ + ⁇ and ⁇ ⁇ — ⁇ , the RF frequency components of ⁇ appear, that is, a total of three main RF frequency components appear (Fig. 26).
  • the low-pass filter 7 performs filtering so that a component near DC is extracted after that, then the low-pass filter 7 blocks the frequency component of ⁇ . Therefore, in addition to A'2 DC output proportional to the square of the amplitude A of the AC test signal, B'2 / 2 DC output proportional to the square of the DC offset component appears (Figure 27).
  • the DC output proportional to the DC offset component is a fixed value as long as the test signal is an AC signal. Because of this, when comparing the output of the low-pass filter 7 when two sets of test signals are generated, the influence of the DC offset, which is a fixed value, is completely eliminated, so I / Q mismatch Only the affected components can be compared.
  • the second advantage of the present embodiment is not described in Patent Document 1, while using a simplified test signal such as a rectangular wave or a triangular wave, as in the method disclosed in Patent Document 1.
  • the compensation operation for the I / Q amplitude mismatch of the quadrature modulator 5 can also be realized.
  • the third advantage of the present embodiment will be described.
  • a smooth sine wave is used for the test signal, whereas in this embodiment, the test signal is simplified to a square wave, a triangular wave, etc.
  • the ROM area to store is small.
  • the fourth advantage of the present embodiment will be described.
  • the output values of the low-pass filter 7 when two sets of test signals are generated are compared.
  • the comparison unit 8 since only the magnitude relation of the values needs to be known, it is sufficient to use the comparison unit 8 that compares the magnitude relations without the need to use an AD converter.
  • the comparison unit 8 performs the comparison only once for the two sets of test signals, the sampling rate when the output of the low-pass filter 7 is captured can be lowered.
  • the comparison unit 8 can be configured to be easily mounted, and the advantage that the mounting difficulty can be reduced is obtained.
  • the present invention is not limited to this.
  • the 1 / Q phase mismatch compensation operation and the I / Q amplitude mismatch compensation operation according to the present embodiment are not affected by the residual DC offset. Therefore, it is possible to perform I / Q amplitude mismatch compensation or I / Q phase mismatch compensation before DC offset compensation.
  • the DC offset, I / Q amplitude mismatch, and I / Q phase mismatch compensation operations have all been executed in the flowchart shown in FIG. It is not limited. That is, when a loose standard value is set for the wireless communication method power C offset applied to the transmission apparatus, the standard value may be achieved without performing a DC offset compensation operation.
  • the 1 / Q amplitude mismatch compensation operation according to the present embodiment is not affected by the residual DC offset. Therefore, I / Q amplitude mismatch and I / Q phase mismatch can be performed without performing DC offset compensation.
  • the I / Q amplitude mismatch is negligible even if the compensation operation is not performed due to the configuration of the transmitter. In that case, I / Q Only the I / Q phase mismatch compensation operation can be performed without performing the amplitude mismatch compensation operation. Furthermore, as another example, there is a case where the wireless communication method applied to the transmission apparatus can achieve the standard value without performing compensation operation for I / Q phase mismatch. In this case, the compensation operation for I / Q phase mismatch can be omitted.
  • the force S in which the processes of the two flowcharts of Fig. 15 and Fig. 20 are performed independently is not limited to this.
  • the two flowcharts of Fig. 15 and Fig. 20 can be merged.
  • the test fi from step 203 to steps 208 and 209 in FIG. 15 and the step 303 force in FIG. 20 and the tests from steps 308 and 309 can be executed alternately.
  • the envelope detector 6 has a square characteristic.
  • the present invention is not limited to this, and the envelope detector 6 has a power characteristic having a power characteristic of 1 to 3. May be used.
  • an envelope detector 6 having a square characteristic is used.
  • the present invention is not limited to this, and an envelope detector having a linear characteristic may be used.
  • it is more susceptible to the residual DC offset during I / Q phase mismatch and I / Q amplitude mismatch compensation operations.
  • an advantage is obtained.
  • the amplitude of the I component of the test signal is adjusted in the flowchart of Fig. 15, but the present invention is not limited to this. That is, in the flow chart of FIG. 15, the amplitude of the Q component of the test signal can be adjusted, or the amplitude of the I component and the Q component of the test signal can be adjusted simultaneously.
  • FIG. 28 is a block diagram showing an overall configuration of a signal processing circuit according to the second embodiment of the present invention.
  • the signal processing circuit of the present exemplary embodiment is for the transmission BB signal generating unit 1 before the I / Q mismatch compensation unit 4, as compared with the first exemplary embodiment of FIG. The difference is that the DA converter 10 and the DA converter 10 for the test signal generator 2 are provided independently.
  • the I / Q mismatch compensation unit 4 performs I / Q mismatch compensation in an analog manner.
  • Switch 3 selects the output of DA converter 10 during the transmission operation, and selects the output of DA converter 10 during the compensation operation.
  • the I / Q mismatch compensator 4 performs I / Q mismatch compensation for the baseband signal, which is the output of the DA converter selected by the switch 3, by analog computation.
  • the circuit configuration of the I / Q mismatch compensation unit 4 is, for example, as shown in FIG. There is an advantage that it can be simplified.
  • a DA converter when a high-speed but low-resolution DA converter is necessary during the transmission operation, such a DA converter is assigned to the DA converter 10. Also, if a low-speed but high-resolution DA converter is required during compensation operation, such a DA converter can be replaced with a DA converter 10.
  • FIG. 29 is a block diagram showing an overall configuration of a signal processing circuit according to the third embodiment of the present invention.
  • the signal processing circuit of the present embodiment is different from the first embodiment of FIG. 10 in that the transmission baseband signal and test signal generator generated in transmission BB signal generator 1 2 and the test signal generated in step 2 through independent I / Q mismatch compensation units 4 and 4, respectively.
  • the speed and resolution required for the D / converter during the transmission operation and the speed and resolution required for the DA converter during the compensation operation are greatly different. There is an advantage of being able to satisfy both requirements at the same time.
  • FIG. 30 is a flowchart illustrating an I / Q amplitude mismatch compensation operation by the signal processing circuit shown in FIG.
  • the I / Q mismatch compensation unit 4 for the test signal generation unit 2 is set to 1 by the processing of the step 201 force of FIG. /
  • control unit 9 sets the I / Q set in the I / Q mismatch compensation unit 4 for the test signal generation unit 2 at that time.
  • the width compensation amount is set in the I / Q mismatch compensation unit 4 for the transmission BB signal generation unit 1 (step 412).
  • FIG. 31 is a flowchart for explaining an I / Q phase mismatch compensation operation by the signal processing circuit shown in FIG.
  • the I / Q mismatch compensator 4 for the test signal generator 2 is 1/1 / by the processing in steps 501 to 511 similar to steps 301 to 311 in FIG.
  • control unit 9 sets the I / Q set in the I / Q mismatch compensation unit 4 for the test signal generation unit 2 at that time. Place
  • FIG. 32 is a block diagram showing an overall configuration of a signal processing circuit according to the fourth embodiment of the present invention.
  • the signal processing circuit of the present exemplary embodiment is provided with the DA converter 10 before the I / Q mismatch compensation unit 4 as compared with the first exemplary embodiment of FIG.
  • the point is different.
  • the I / Q mismatch compensation unit 4 performs analog I / Q mismatch compensation.
  • the circuit configuration of the I / Q mismatch compensation unit 4 is, for example, as shown in FIG. There is an advantage that it can be simplified.

Landscapes

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Description

明 細 書
信号処理回路および信号処理方法
技術分野
[0001] この出願 (ま、 2006年 8月 8曰 ίこ出願された曰本出願特願 2006— 215596を基礎 とする優先権を主張し、その開示の全てをここに取り込む。
[0002] 本発明は、送信装置に設けられ、 1 (同相）成分/ Q (直交)成分を含む送信ベース バンド信号を直交変調する信号処理回路に関し、特に、直交変調の変調精度の改 善を図る技術に関する。
背景技術
[0003] この種の信号処理回路においては、直交変調器におけるキャリアリークの抑圧と変 調精度の劣化防止は、通信品質を確保し、法規制を遵守する上で必須の性能であ
[0004] ここで、キャリアリークは、直交変調器の入力換算での I/Q成分の DCオフセット（D Cオフセット）に相当する。直交変調器の変調精度に影響を与える要素としては、キヤ リアリークと、直交変調器の入力換算での I/Q成分間のレベルのばらつき（後述の I /Qミスマッチの一要因）と、直交変調器に入力されるローカル信号の直交性、すな わち I/Q成分間の振幅と位相差のばらつき（後述の I/Qミスマッチの一要因）とがあ
[0005] しかしながら、近年、通信の高速化に伴い、送信装置に、より高い性能が要求され ているにも関わらず、アーキテクチャのダイレクトコンバージョン化およびプロセスの低 電圧化に起因する回路構成上の制約から、上記の性能はむしろ劣化している傾向 にめ ·ο。
[0006] 従って、信号処理回路にお!/、ては、直交変調器の DCオフセットと I/Qミスマッチ（I /Q振幅ミスマッチと I/Q位相ミスマッチ）を補償する手段を設けることが必須になつ ている。
[0007] ここで、 I/Q振幅ミスマッチとは、直交変調器の出力信号の I/Q成分の振幅が不 一致になることをいう。 I/Q振幅ミスマッチの発生要因としては、（1)直交変調器に 入力されるローカル信号の I/Q成分の振幅が不一致であること、 (2)直交変調器に 入力される送信ベースバンド信号の I/Q成分の振幅が不一致であること、 (3)直交 変調器内の I成分側と Q成分側の経路の利得が不一致であること、の 3つの要因が考 x_られる。
[0008] また、 I/Q位相ミスマッチとは、直交変調器の出力信号の I/Q成分の位相差が 90 度からずれることをいう。 I/Q位相ミスマッチの発生要因としては、（1)直交変調器に 入力されるローカル信号の I/Q成分の位相差が 90度からずれること、 (2)直交変調 器に入力される送信ベースバンド信号の I/Q成分の位相差が 90度からずれること、 (3)直交変調器内の I成分側と Q成分側の経路で位相がずれること、の 3つの要因が 考えられる。
[0009] 従来から、直交変調器の DCオフセットと I/Qミスマッチを補償する手段を設けた信 号処理回路が数多く提案されている力 S、補償のために追加するハードウェアはゼロ に近いのが理想である。その点で、従来の信号処理回路には未だ改善の余地がある
[0010] 図 1は、従来の信号処理回路の一構成例を示す図である。
[0011] 図 1を参照すると、本従来例の信号処理回路は、送信 BB (ベースバンド)信号発生 部 11と、テスト信号発生部 12と、 SWと表記されたスィッチ 13と、 DCオフセット 'I/Q ミスマッチ補償部 14と、 DACと表記された DA変換器 15と、直交変調器 16と、ェン ベロープ検出器 17と、 ADCと表記された AD変換器 18と、補償量生成部 19と、を有 する。
[0012] 送信 BB信号発生部 11は、送信動作時に、送信ベースバンド信号を発生する。
[0013] テスト信号発生部 12は、補償動作時に、テスト信号を発生する。
[0014] スィッチ 13は、補償動作時に、テスト信号発生部 12で発生したテスト信号を選択し 、送信動作時に、送信 BB信号発生部 11で発生した送信ベースバンド信号を選択す
[0015] DCオフセット 'I/Qミスマッチ補償部 14は、補償量生成部 19により設定された補 償量に基づいて、スィッチ 13により選択された信号を補正する。なお、補償量は、補 償動作時に設定される。 [0016] DA変換器 15は、 DCオフセット 'I/Qミスマッチ補償部 14により補正された信号の I/Q成分を、ディジタル信号からアナログ信号に D/A変換する。
[0017] 直交変調器 16は、 DA変換器 15により D/A変換された信号の I/Q成分を、それ ぞれローカル信号の I/Q成分とミキシングしてアップコンバートし、アップコンバート された信号の I/Q成分どうしを加算する。このように直交変調された RF信号が、本 信号処理回路から出力される。
[0018] エンベロープ検出器 17は、直交変調器 16の出力信号の包絡線 (エンベロープ）の 振幅を検出する。
[0019] AD変換器 18は、エンベロープ検出器 17の出力信号を、アナログ信号からデイジ タル信号に A/D変換する。
[0020] 補償量生成部 19は、 AD変換器 18により A/D変換されたディジタル信号に基づ いて、直交変調器 16の DCオフセットと I/Qミスマッチを補償するための補償量を生 成して DCオフセット · I/Qミスマッチ補償部 14に設定する。
[0021] 以下、本従来例の信号処理回路の動作について説明する。
[0022] 補償動作時には、スィッチ 13によりテスト信号発生部 12で発生したテスト信号が選 択される。このテスト信号は、 DCオフセット 'I/Qミスマッチ補償部 14および D A変換 器 15を経て、直交変調器 16のベースバンドポートに入力され、直交変調が行われる 。このように直交変調された信号の振幅がエンベロープ検出器 17で検出され、検出 された振幅が AD変換器 18でディジタル信号に変換される。このディジタル信号に基 づいて、補償量生成部 19にて補償量が生成される。
[0023] 図 2は、直交変調器 16を補償するために用いられる典型的なテスト信号を示す図 である。テスト信号は、典型的には、 I成分が余弦波で、 Q成分が正弦波である。
[0024] 図 3は、理想的な状態にある直交変調器 16の出力信号のコンスタレーシヨンを示す 図である。直交変調器 16が理想的な状態とは、 I成分および Q成分のいずれにも DC オフセットがなぐさらに、 I/Q振幅ミスマッチや I/Q位相ミスマッチがない状態のこ とである。この場合、コンスタレーシヨンは中心が原点にある真円を描く。このため、直 交変調器 16の出力信号の包絡線は定包絡線の正弦波となる。
[0025] 図 4は、 DCオフセットがある直交変調器 16の出力信号のコンスタレーシヨンを示す 図である。この場合、コンスタレーシヨンは円の中心が原点からシフトする。このため、 直交変調器 16の出力信号の包絡線は時間と共に増減する。
[0026] 図 5は、 I/Q振幅ミスマッチがある直交変調器 16の出力信号のコンスタレーシヨン を示す図であり、図 6は、 I/Q位相ミスマッチがある直交変調器 16の出力信号のコン スタレーシヨンを示す図である。いずれの場合も、直交変調器 16の出力信号の包絡 線は時間と共に増減する。
[0027] 補償量生成部 19は、直交変調器 16の出力信号の包絡線が増減する周期および 位相を、テスト信号の位相および周波数と照らし合わせることにより、直交変調器 16 に DCオフセット、 I/Q振幅ミスマッチ、 I/Q位相ミスマッチがどれだけ存在するかを 確認し、 DCオフセット 'I/Qミスマッチ補償部 14に設定する補償量を生成する。
[0028] 一方、送信動作時には、スィッチ 13により送信 BB信号発生部 11で発生した送信 ベースバンド信号が選択される。この送信ベースバンド信号は、 DCオフセット 'I/Q ミスマッチ補償部 14に入力され、すでに設定されている補償量に基づき補正される。 この補正後の信号は、 DA変換器 15を経て、直交変調器 16のベースバンドポートに 入力され、直交変調が行われる。このように直交変調された信号が本信号処理回路 の出力信号となる。
[0029] 上記と同様の技術が開示されている文献として、特許文献 1が挙げられる。この特 許文献 1には、テスト信号として、 I/Q直交座標上の第 1象限から第 4象限のうちの 2 点のみを用いて、直交変調器の I/Q位相ミスマッチを補償する方法が開示されてい る。この方法によれば、テスト信号が簡略化される。
[0030] 上記と同様の技術が開示されている別の文献として、特許文献 2が挙げられる。特 許文献 2には、正弦波のテスト信号を直交変調器のベースバンドポートに入力し、補 償動作を行う方法が開示されている。
[0031] 上記と同様の技術が開示されている別の文献として、特許文献 3が挙げられる。こ の特許文献 3には、送信データを I/Q直交ダウンコンバータで周波数変換して得ら れた信号を元に、直交変調器の精度改善を図る方法が開示されている。
[0032] その他、上記と同様の技術が開示されている別の文献として、特許文献 4〜9が挙 げられる。 [0033] しかしながら、上述した従来技術においては、以下に述べるような課題がある。
[0034] 図 1から図 6を用いて説明した従来技術においては、テスト信号がなめらかな正弦 波であるためにテスト信号の波形データを格納する大きな ROM領域が必要であると いう課題がある。さらに、エンベロープ検出器の出力を A/D変換する AD変換器が 必要であるとレ、う課題がある。
[0035] 特許文献 1に開示されて!/、る従来技術にお!/、ては、 I/Q直交座標上の 2点のみを テスト信号に用いるため、テスト信号の簡略化が実現されている。し力もながら、ェン ベロープ検出器の出力を A/D変換する AD変換器が必要であるという課題がある。 また、特許文献 1に開示されているのは、 I/Q位相ミスマッチを補償する方法のみで 、 I/Q振幅ミスマッチを補償する方法は開示されていない。また、特許文献 1に開示 されている方法で I/Q位相ミスマッチの補償動作を行うには、直交変調器のベース バンド入力換算での DCオフセット、すなわち直交変調器の出力換算でのキャリアリ ークが充分低く抑圧されて!/、て、かつ I/Q振幅ミスマッチが充分低く抑圧されてレ、る 必要がある。
[0036] ここで、特許文献 1に開示されている方法について、図 7および図 8を参照して詳細 に説明する。ここでは、テスト信号として、 I/Q直交座標上の第 1象限と第 2象限の 2 点を用いて、直交変調器の I/Q位相ミスマッチを補償する場合を例に挙げて考える
〇
[0037] 図 7は、直交変調器の補償動作に用いる 2点のテスト信号の例を示す図である。こ こでは、直交変調器には、 DCオフセット、 I/Q位相ミスマッチ、および I/Q振幅ミス マッチは全くない場合を想定している。図 7において、点 5が第 1象限の点、点 6が第 2象限の点である。
[0038] 特許文献 1に開示されて!/、る方法によれば、原点から点 5までの距離と、原点から 点 6までの距離とを、直交変調器の出力信号の包括線の振幅を検出することにより求 め、これらの距離が等しくなる条件を I/Q位相ミスマッチの存在しない条件として求 める。図 7に示す例では、特許文献 1に開示されている方法は、明らかに正しく機能 する。
[0039] しかしながら、直交変調器には、その製造精度の問題から、必ず入力換算の DCォ フセットが存在する。
[0040] 図 8は、直交変調器に DCオフセットが存在する場合に、その直交変調器の補償動 作に用いる 2点のテスト信号の例を示す図である。ここでも、直交変調器には、 I/Q 位相ミスマッチおよび I/Q振幅ミスマッチが全くな!/、場合を想定して!/、る。
[0041] 図 8の例では、 I成分に正の DCオフセットが発生し、 Q成分に負の DCオフセットが 発生している点が図 7の例とは異なる。よって、直交変調器への入力がない場合でも 、点 0 'に相当するキャリアリークが発生している。この DCオフセットのため、補償動作 に用いる点 5、点 6は、それぞれ右下方向の点 5 '、点 6 'にシフトする。
[0042] 特許文献 1に開示されている方法によれば、原点から点 5 'までの距離と、原点から 点 6 'までの距離を、直交変調器の出力信号のエンベロープを検出することにより求 め、これらの距離が等しくなる条件を I/Q位相ミスマッチの存在しない条件として求 めることになる。
[0043] しかしな力 Sら、図 8の例によれば、 I/Q位相ミスマッチがないにも関わらず、明らか に原点から点 5 'までの距離の方が、原点から点 6 'までの距離よりも長くなつている。 すなわち、直交変調器に DCオフセットが存在する場合、特許文献 1に開示されてい る方法は、正しく機能しない。
[0044] また、仮に図 7の例で、原点から点 5までの距離と、原点から点 6での距離が等しく なる条件が求まった場合でも、その時のテスト信号の I成分と Q成分の振幅に基づい て、角度またはその正弦波関数値として I/Q位相ミスマッチ量を求めるには、 I/O. 振幅ミスマッチ量が既知である必要がある。すなわち、 I/Q振幅ミスマッチ量および I /Q位相ミスマッチ量という 2つの既知でない量を知るには、原点から点 5までの距離 と、原点から点 6までの距離が等しいという 1つの方程式だけでは不充分であり、もう 1 つ別の方程式が必要である。実際、特許文献 1に開示されている数式には、 I/Q振 幅ミスマッチの影響は考慮されてレ、なレ、。
[0045] ここで、テスト信号として、 （I, Q) = (l . 05, 1. 00)、（一0· 95, 1. 00)の 2つの点 を直交変調器に入力したときに、直交変調器の出力信号の信号強度が等しかったと 仮定する。また、直交変調器において、 I成分の振幅の方が Q成分の振幅よりも k倍 高くなる I/Q振幅ミスマッチが発生している状況を仮定する。このとき、求めたい 1/ Q位相ミスマッチ量を Xとおくと、次の数式 1が成り立つ。
[0046] [数 1]
(l.OOcosX)2 + (1.05k + 1.00 sin X) 2 = (1.00cosX)2 + (0.95k + 1.00 sin X)2 よって、明らかに、 kが事前に分かっていない限り、 I/Q位相ミスマッチ量 Xを求め ること力 Sできな!/、ことがわかる。
[0047] この問題を回避する方法として、特許文献 1に開示されている方法を実行する前に 、直交変調器の DCオフセットと I/Q振幅ミスマッチを、別の従来技術を用いて取り 除く方法も考えられる。
[0048] しかしながら、現実には、 DCオフセットを補償するには DA変換器を用いるのが普 通である。ただし、 DA変換器を用いる場合、 DA変換器の分解能の問題から、一定 量の DCオフセットが残留することは避けられない。加えて、通常の無線通信方式で 許容されるキャリアリークの量、すなわち直交変調器のベースバンド入力換算での D Cオフセットの値は、送信総電力に対して 15dB 20dB程度と、比較的大きな 値が許容されている。よって、特許文献 1に開示されている方法を用いるには、無線 通信方式で許容されてレ、る DCオフセットの量と比較して数段厳し!/、精度で DCオフ セットを取り除く必要があり、実装の複雑化を招く。
[0049] さらに、 OFDM方式のような DC近傍の周波数を使用しない変調方式を採用する 送信装置においては、 DCオフセットや低周波成分のノイズを低減するために、直交 変調器と DA変換器との結合に AC結合を用いることが多い。 AC結合が存在する場 合、特許文献 1に開示された方法では、テスト信号の波形に DC成分を多く含むため 、信号の劣化が生じる。その結果として、特許文献 1に開示されている方法は正しく 機能しない。
[0050] 特許文献 2に開示されている従来技術においては、なめらかな正弦波のテスト信号 を発生するテスト信号発生部や、 AD変換器が必要になるなど、構成が複雑化すると いう課題がある。
[0051] 特許文献 3に開示されている従来技術においては、構成が複雑化するという課題 に加え、補償動作時に用いる I/Q直交ダウンコンバータの I/Q精度などが、補償動 作の誤差要因になるという課題がある。すなわち、精度の高い補償動作を行うには、 I /Q精度などが高い I/Q直交ダウンコンバータが必要となる。し力もながら、変調精 度の高い直交変調器が造れないが故に補償動作を行うのに、そのための手段として I/Q精度の高レ、I/Q直交ダウンコンバータを必要とするのは矛盾するとレ、える。
[0052] 特許文献 4, 5に開示されている従来技術においても、上述したようにテスト信号発 生部や AD変換器などが必要になるなど、構成が複雑化するという課題がある力 こ の課題を解決する手段は特許文献 4, 5には開示されて!/、な!/、。
[0053] 特許文献 6に開示されている従来技術においては、直交変調器の出力信号の信号 強度が等しくなる位相平面上の 4点を求めて、 I/Q位相ミスマッチと DCオフセットの 補償量を同時に求めている。し力もながら、この技術においても、 AD変換器が必要 になる。また、 AD変換器の限られた分解能の範囲で得られたデータから、特許文献 6に式（6)として記載された 12変数の 4連立方程式を解いて補償量を求める必要が ある。よって、 4連立方程式を解くためにハードウェアを追加しなければならないという 課題と、補償量の精度が悪くなるという課題がある。また、事前に I/Q振幅ミスマッチ 量を求めておく必要があるという課題の解決方法については、特許文献 6には開示さ れていない。
[0054] 特許文献 7に開示されている従来技術においては、直交変調器の I/Q成分の各 々の入力信号の信号強度と、直交変調器の出力信号の信号強度との 3つの情報か ら、 I/Q振幅ミスマッチの補償量を求めている。しかしながら、この技術においても、 AD変換器が必要である。また、 DCオフセットや I/Q位相ミスマッチ力 直交変調器 の出力信号の信号強度に与える影響が考慮されていない。そのため、この技術は、 DCオフセットや I/Q振幅ミスマッチが存在しないときにしか正確に動作しない。
[0055] 特許文献 8, 9に開示されている従来技術においては、 I/Q位相ミスマッチ、 I/Q 振幅ミスマッチの補償動作時に、検出系として直交復調器を用いるため、この直交復 調器の精度が、補償動作の誤差要因となるという課題がある。すなわち、精度の高い 補償動作を行うには、 I/Q精度などが高い直交復調器が必要となる。し力、しながら、 変調精度の高い直交変調器が造れないが故に補償動作を行うのに、そのための手 段として I/Q精度の高い直交復調器を必要とするのは矛盾するといえる。また、 \/ Q位相ミスマッチの補償動作時には、直交復調器に DCオフセットが残留して!/、ると、 この DCオフセットが送信ベースバンド信号を補正する補償量のオフセットとなって反 映されるため、直交変調器のキャリアリークを増加させることに繋がる。直交復調器を 補償する手段を設け、直交復調器の補償動作を行った後に直交変調器の補償動作 を行う構成も考えられるが、直交復調器を補償する手段については、特許文献 8, 9 には開示されていない。
[0056] また、特許文献 8, 9に開示されている従来技術においては、補償動作時に検出系 として直交復調器を用いていることから、直交復調器の I/Q成分の出力信号を AD 変換器によりディジタルデータに変換した後、 I/Q位相ミスマッチを求めるための演 算処理を行う。すなわち、 AD変換器の限られた分解能の範囲で得られたデータから 、 I/Q位相ミスマッチの補償量を求めることが必要であり、得られる補償量の精度が 悪くなるという課題がある。この課題の解決方法については、特許文献 8, 9には開示 されていない。
特許文献 1 :特開 2002— 252663号公報
特許文献 2：特開平 08— 213846号公報
特許文献 3：特表平 09— 504673号公報
特許文献 4 :特開 2004— 007083号公報
特許文献 5：特表 2004— 509555号公報
特許文献 6 :国際公開第 2003/101061号パンフレット
特許文献 7：特開平 06— 350658号公報
特許文献 8：特開 2004— 274288号公報
特許文献 9：特開 2004— 363757号公幸
発明の開示
[0057] そこで、本発明の目的は、構成の複雑化を回避しつつ、直交変調器の I/Qミスマ ツチを高精度に補償することができる信号処理回路および信号処理方法を提供する ことにある。
[0058] 上記目的を達成するために本発明の信号処理回路は、 直交変調器の出力信号の I/Q成分の振幅が不一致になる I/Q振幅ミスマッチ、 または、前記直交変調器の出力信号の I/Q成分の位相差が 90度からずれる I/Q 位相ミスマッチを補償するための信号処理回路であって、
前記 I/Q振幅ミスマッチまたは前記 I/Q位相ミスマッチを補償するための補償量 に基づいて入力信号の振幅または位相を補正して前記直交変調器に入力する I/Q ミスマッチ補償部と、
AC信号であるテスト信号の I/Q成分の組み合わせを 2組順次発生して前記 I/Q ミスマッチ補償部に入力するテスト信号発生部と、
前記直交変調器の出力信号の包絡線の振幅を検出する検出器と、
前記検出器の出力信号のうち遮断周波数以下の信号を通過させるフィルタと、 前記 2組のテスト信号をそれぞれ発生した時の前記フィルタの出力値が等しくなるよ うに前記 I/Qミスマッチ補償部の振幅または位相の補償量を導出し、前記 I/Qミス マッチ補償部に設定する制御部と、を有することを特徴とする。
[0059] 上記目的を達成するために本発明の信号処理方法は、
直交変調器の出力信号の I/Q成分の振幅が不一致になる I/Q振幅ミスマッチ、 または、前記直交変調器の出力信号の I/Q成分の位相差が 90度からずれる I/Q 位相ミスマッチを補償するための信号処理方法であって、
I/Qミスマッチ補償部力 前記 I/Q振幅ミスマッチまたは前記 I/Q位相ミスマッチ を補償するための補償量に基づいて入力信号の振幅または位相を補正して前記直 交変調器に入力し、
テスト信号発生部が、 AC信号であるテスト信号の I/Q成分の組み合わせを 2組順 次発生して前記 I/Qミスマッチ補償部に入力し、
検出器が、前記直交変調器の出力信号の包絡線の振幅を検出し、
フィルタ力 前記検出器の出力信号のうち遮断周波数以下の信号を通過させ、 制御部が、前記 2組のテスト信号をそれぞれ発生した時の前記フィルタの出力値が 等しくなるように前記 I/Qミスマッチ補償部の振幅または位相の補償量を導出し、前 記 I/Qミスマッチ補償部に設定することを特徴とする。
[0060] この構成によれば、テスト信号発生部は、 AC信号であるテスト信号の I/Q成分の 組み合わせを 2組発生する。このとき、検出器は、直交変調器の出力信号の包絡線 の振幅を検出し、フィルタは、検出器の出力信号のうち低周波成分を通過させる。そ して、制御部は、 2組のテスト信号をそれぞれ発生した時のフィルタの出力値が等しく なるように I/Qミスマッチ補償部の振幅または位相の補償量を導出し、 I/Qミスマツ チ補償部に設定する。そのため、 DCオフセットの影響を受けることなぐ I/Qミスマツ チを高精度に補償することが可能となる。
[0061] また、 2組のテスト信号として単純な AC信号を用いることから、直交変調器の前段 に DA変換器を AC結合した場合にも、信号が劣化することなぐ I/Qミスマッチを高 精度に補償することが可能となる。
[0062] また、 2組のテスト信号として単純な AC信号を用いることから、実装コストが大きく増 大すること力 Sなく、また、テスト信号のデータを格納する ROM領域が小さくて済むた め、構成の複雑化を回避することが可能となる。
[0063] また、 2組のテスト信号をそれぞれ発生した時のフィルタの出力値が等しくなるように I/Qミスマッチ補償部の振幅または位相の補償量を導出することから、フィルタの出 力値の大小関係だけが分かれば良いため、 AD変換器を使用する必要がなくなる。 図面の簡単な説明
[0064] [図 1]従来の信号処理回路の全体構成の一例を示すブロック図である。
[図 2]従来の直交変調器の補償動作に用いる典型的なテスト信号を示す図である。
[図 3]理想的な状態の直交変調器の出力信号のコンスタレーシヨンを示す図である。
[図 4]DCオフセットがある直交変調器の出力信号のコンスタレーシヨンを示す図であ
[図 5]I/Q振幅ミスマッチがある直交変調器の出力信号のコンスタレーシヨンを示す 図である。
[図 6]I/Q位相ミスマッチがある直交変調器の出力信号のコンスタレーシヨンを示す 図である。
[図 7]特許文献 1に開示された方法で用いる 2点のテスト信号を示す図である。
[図 8]図 7に示した 2点のテスト信号が、 DCオフセットの影響を受けてシフトした状態 を示す図である。 [図 9]本発明の第 1の実施形態の信号処理回路の全体構成を示すブロック図である。 園 10]図 9に示した信号処理回路の一部をディジタル回路で実現した構成を示すブ ロック図である。
[図 11]図 10に示した比較部の構成の一例を示すブロック図である。
[図 12]図 10に示した I/Qミスマッチ補償部の構成の一例を示す図である。
園 13]図 12に示した I/Qミスマッチ補償部を増幅器と加算器で表した図である。 園 14]図 10に示した信号処理回路による一連の補償動作を説明するフローチャート である。
園 15]図 10に示した信号処理回路による I/Q振幅ミスマッチの補償動作を説明する フローチャートである。
園 16]図 10に示した信号処理回路による I/Q振幅ミスマッチの補償動作に用いる、
I/Q振幅ミスマッチがない場合のテスト信号を説明する図である。
園 17]図 10に示した信号処理回路による I/Q振幅ミスマッチの補償動作に用いる、
I/Q振幅ミスマッチがある場合のテスト信号を説明する図である。
園 18]図 10に示した信号処理回路による I/Q振幅ミスマッチの補償動作において、
2組のテスト信号を発生した時のフィルタ出力に差があることを説明する図である。 園 19]図 10に示した信号処理回路による I/Q振幅ミスマッチの補償動作を説明する タイミングチャートである。
園 20]図 10に示した信号処理回路による I/Q位相ミスマッチの補償動作を説明する フローチャートである。
園 21]図 10に示した信号処理回路による I/Q位相ミスマッチの補償動作に用いる、
I/Q位相ミスマッチがない場合のテスト信号を説明する図である。
園 22]図 10に示した信号処理回路による I/Q位相ミスマッチの補償動作に用いる、
I/Q位相ミスマッチがある場合のテスト信号を説明する図である。
園 23]図 10に示した信号処理回路による I/Q位相ミスマッチの補償動作において、
2組のテスト信号を発生した時のフィルタ出力に差があることを説明する図である。 園 24]図 10に示した信号処理回路による I/Q位相ミスマッチの補償動作を説明する タイミングチャートである。 [図 25]図 10に示した DA変換器の出力スペクトルを説明する図である。
[図 26]図 10に示した直交変調器の出力スペクトルを説明する図である。
[図 27]図 10に示したエンベロープ検出器の出力スペクトルを説明する図である。
[図 28]本発明の第 2の実施形態の信号処理回路の全体構成を示すブロック図である
[図 29]本発明の第 3の実施形態の信号処理回路の全体構成を示すブロック図である
[図 30]図 29に示した信号処理回路による I/Q振幅ミスマッチの補償動作を説明する フローチャートである。
[図 31]図 29に示した信号処理回路による I/Q位相ミスマッチの補償動作を説明する フローチャートである。
[図 32]本発明の第 4の実施形態の信号処理回路の全体構成を示すブロック図である 発明を実施するための最良の形態
[0065] 以下に、本発明を実施するための最良の形態について図面を参照して説明する。
なお、本発明においては、直交変調器の I/Qミスマッチを補償することを主目的とし ており、直交変調器の DCオフセットを補償する手段としては任意の従来技術 (例え ば、特開平 5— 14429号公報や、特開平 7— 58791号公報に開示された手段）を用 いることを想定している。そのため、以下で説明する図面においては、直交変調器の DCオフセットを補償する手段は省略されて!/ヽる。
[0066] (第 1の実施形態）
図 9は、本発明の第 1の実施形態の信号処理回路の全体構成を示すブロック図で ある。
[0067] 図 9を参照すると、本実施形態の信号処理回路は、送信 BB (ベースバンド)信号発 生部 1と、テスト信号発生部 2と、 SWと表記されたスィッチ 3と、 I/Qミスマッチ補償部 4と、直交変調器 5と、エンベロープ検出器 6と、低域通過フィルタ 7と、比較部 8と、制 御部 9と、を有している。
[0068] 送信 BB信号発生部 1は、送信動作時に、送信ベースバンド信号を発生する。 [0069] テスト信号発生部 2は、補償動作時に、制御部 9の制御の元で、 AC信号であるテス ト信号の I/Q成分の組み合わせを、 2組順次発生する。
[0070] スィッチ 3は、補償動作時には、テスト信号発生部 2で発生したテスト信号を選択し、 送信動作時には、送信 BB信号発生部 1で発生した送信ベースバンド信号を選択す
[0071] I/Qミスマッチ補償部 4は、制御部 9により設定された補償量に基づいて、スィッチ
3により選択された信号を補正する I/Qミスマッチ補償を行う。なお、補償量は、補償 動作時に設定される。
[0072] 直交変調器 5は、 I/Qミスマッチ補償部 4により補正された信号の I/Q成分を、そ れぞれローカル信号の I/Q成分とミキシングしてアップコンバートし、アップコンバー トされた信号の I/Q成分どうしを加算する。このように直交変調された RF信号が、本 信号処理回路から出力される。
[0073] エンベロープ検出器 6は、直交変調器 5の出力信号の包絡線 (エンベロープ）の振 幅を検出し、検出信号を出力する。
[0074] 低域通過フィルタ 7は、エンベロープ検出器 6の出力信号のうち、遮断周波数以下 の周波数の信号のみを通過させる。低域通過フィルタ 7により、エンベロープ検出器
6の出力信号のうち、テスト信号の AC成分が遮断され、 DC成分のみが通過すること になる。
[0075] 比較部 8は、補償動作時に、上記の 2組のテスト信号をそれぞれ発生した時の低域 通過フィルタ 7の出力値の大小を比較する。
[0076] 制御部 9は、補償動作時に、テスト信号発生部 2を制御して上記の 2組のテスト信号 を発生させるとともに、比較部 8における比較結果に基づいて直交変調器 5の I/Qミ スマッチを補償するための補償量を I/Qミスマッチ補償部 4に設定する。
[0077] なお、送信 BB信号発生部 1およびテスト信号発生部 2から I/Qミスマッチ補償部 4 までの部分は、ディジタル回路で実現してもアナログ回路で実現してもよい。この部 分のすべてをディジタル回路で実現した形態を図 10に示す。
[0078] 図 10を参照すると、送信 BB信号発生部 1およびテスト信号発生部 2から I/Qミスマ ツチ補償部 4までの各ブロックの間では、 I/Q成分の信号、すなわちベクトル信号が ディジタル信号としてやりとりされる。
[0079] I/Qミスマッチ補償部 4の後段には、 DACと表記された DA変換器 10が接続され る。 DA変換器 10は、 I/Qミスマッチ補償部 4により補正された信号の I/Q成分を、 ディジタル信号からアナログ信号に D/A変換する。よって、 DA変換器 10の 2つの 出力信号は、それぞれ I/Q成分のアナログ信号として直交変調器 5に入力される。
[0080] 以下の記載では、本実施形態が、送信 BB信号発生部 1およびテスト信号発生部 2 から I/Qミスマッチ補償部 4までの部分のすべてをディジタル回路で実現した図 10 の構成であるものとして説明する。
[0081] ここで、図 10に示した比較部 8および I/Qミスマッチ補償部 4の構成について詳細 に説明する。
[0082] 図 11は、図 10に示した比較部 8の構成を示すブロック図である。
[0083] 図 11を参照すると、比較部 8は、サンプル部 81A, 81Bと、コンパレータ 82と、を有 している。
[0084] サンプル部 81 Aは、一方の組のテスト信号を発生した時の低域通過フィルタ 7の出 力を記憶し、その出力値を出力する。
[0085] サンプル部 81Bは、他方の組のテスト信号を発生した時の低域通過フィルタ 7の出 力を記憶し、その出力値を出力する。
[0086] コンパレータ 82は、サンプル部 81A, 81Bの出力の大小を比較し、その比較結果 を lbitの信号として制御部 9に出力する。
[0087] 図 12は、図 10に示した I/Qミスマッチ補償部 4の構成を示す図である。
[0088] 図 12を参照すると、 I/Qミスマッチ補償部 4は、送信ベースバンド信号の I/Q成分 に対し、 2つの行列演算をカスケードに施す。これにより、直交変調器 5の I/Qミスマ ツチが打ち消される。
[0089] ここで、 G1は、 I/Q位相ミスマッチを補償するための I/Q位相補償量を示すパラ メータであり、 G2は、 I/Q振幅ミスマッチを補償するための I/Q振幅補償量を示す ノ ラメータである。なお、 I/Q位相補償量および I/Q振幅補償量の算出方法につ いては後述する。
[0090] よって、 I/Qミスマッチ補償部 4においては、送信動作時には、送信 BB信号発生 部 1にて発生する送信ベースバンド信号は、 I成分が G2I + G1G2Qに補正され、 Q 成分が（G1/G2) I+ (1/G2) Qに補正される。
[0091] 図 13は、図 12に示した I/Qミスマッチ補償部 4を増幅器と加算器で表わした図で ある。
[0092] 図 13を参照すると、 I/Qミスマッチ補償部 4は、入力信号の I成分を増幅率 G2で増 幅する増幅器 41と、入力信号の Q成分を増幅率 G1 'G2で増幅する増幅器 42と、入 力信号の I成分を増幅率 G1/G2で増幅する増幅器 43と、入力信号の Q成分を増 幅率 1/G2で増幅する増幅器 44と、増幅器 41 , 42の出力を加算する加算器 45と、 増幅器 43, 44の出力を加算する加算器 46とで実現される。このような構成により 1/ Qミスマッチ補償部 4をアナログ領域に実装することが可能である。
[0093] 以下、本実施形態の信号処理回路の動作について説明する。
[0094] 図 14は、図 10に示した信号処理回路による一連の補償動作の流れを説明するフ ローチャートである。
[0095] 図 14を参照すると、本実施形態の信号処理回路は、まず、 I成分および Q成分のそ れぞれの DCオフセットの補償動作を行い（ステップ 101)、次に、 I/Q振幅ミスマツ チの補償動作を行い (ステップ 102)、最後に、 I/Q位相ミスマッチの補償動作を行う (ステップ 103)。
[0096] なお、 DCオフセットの補償動作は、上述したように、図 10には図示されていない従 来技術と同様の手段により行われるものであり、本発明の本質的な部分ではない。そ のため、以下では、 DCオフセットの補償動作の説明は省略し、 I/Q振幅ミスマッチと I/Q位相ミスマッチの補償動作についてのみ説明する。
[0097] 最初に、 I/Q振幅ミスマッチの補償動作について説明する。
[0098] 図 15は、図 10に示した信号処理回路による I/Q振幅ミスマッチの補償動作を説 明するフローチャートである。
[0099] 図 15を参照すると、まず、制御部 9は、 I/Qミスマッチ補償部 4の I/Q振幅補償量 を初期値に設定する (ステップ 201)。典型的には、制御部 9は、 I/Q成分の振幅ゲ インが等しくなるように初期値を選択する。
[0100] 次に、制御部 9は、 I/Q振幅補償量を更新する場合の更新単位（以下、修正量 1と 称す）を初期値に設定する (ステップ 202)。
[0101] 次に、制御部 9は、 I成分を振幅値が非ゼロの AC信号とし、 Q成分を振幅値がゼロ の AC信号としたテスト信号 1を、テスト信号発生部 2に発生させるモードに設定する（ ステップ 203)。このモードが維持されている間、 DA変換器 10からは、入力される信 号に比例した AC信号が出力される。この AC信号は、直交変調器 5でローカル信号 とミキシングされる。よって、直交変調器 5の出力には、 AC信号で変調された RF信号 が現れる。この RF信号の振幅は、エンベロープ検出器 6で検出される。
[0102] なお、エンベロープ検出器 6は、一般に 2乗特性を持っていることから、ェンベロー プ検出器 6の出力は、直交変調器 5の出力信号の振幅の 2乗に比例した信号となる。 すなわち、エンベロープ検出器 6は、 AC信号で変調された RF信号を 2乗検波してい ることから、エンベロープ検出器 6の出力には、ローカル信号よりも充分に低い周波 数において、主に、 DC成分と、エンベロープ成分であるテスト信号 1の AC成分の 2 倍の周波数成分と、が現れる。
[0103] 次に、低域通過フィルタ 7は、遮断周波数以下の周波数成分のみを通過させ、ェン ベロープ成分であるテスト信号 1の AC成分の 2倍の周波数成分を抑圧する。このとき 、低域通過フィルタ 7の遮断周波数は、テスト信号 1の AC成分の 2倍の周波数以下 に設定し、特に、直交変調器 5に DCオフセットが存在する場合には、 DCオフセット に起因するテスト信号 1の AC成分の周波数以下に設定する。
[0104] 次に、比較部 8は、低域通過フィルタ 7の出力を取り込む（ステップ 204)。
[0105] 以降、制御部 9は、 Q成分を振幅値が非ゼロの AC信号とし、 I成分を振幅値がゼロ の AC信号としたテスト信号 2についても同様に、テスト信号 2を発生した時の低域通 過フィルタ 7の出力を比較部 8に取り込むための制御を行う（ステップ 205, 206)。
[0106] 以上の取込みが終了すると、比較部 8は、テスト信号 1を発生した時の低域通過フィ ルタ 7の出力値 (これを値 1と呼ぶ）と、テスト信号 2を発生した時の低域通過フィルタ 7 の出力値 (これを値 2と呼ぶ）を求める。
[0107] ここで、テスト信号 1 , 2において、直交変調器 5に I/Q振幅ミスマッチが存在しない 場合は、図 16に示すように、 I/Q成分の振幅は等しいが、 I/Q振幅ミスマッチが存 在する場合は、図 17に示すように、 I/Q成分の振幅にばらつきが現れる。また、 1/ Q振幅ミスマッチが存在する場合は、テスト信号 1 , 2を発生した時に、図 18に示すよ うに、低域通過フィルタ 7の出力値である値 1と値 2には変化が現れる。
[0108] 比較部 8は、値 1と値 2の大小を比較し、その比較結果を制御部 9に渡す (ステップ 2 07)。
[0109] 次に、制御部 9は、ステップ 207の比較結果に基づいて、値 1と値 2が等しくなるよう にテスト信号の I成分の振幅を更新する。具体的には、ステップ 207で値 1の方が大き い場合、制御部 9は、 I成分の振幅が減る方向に、 I/Q振幅補償量を修正量 1だけ 変化させる（ステップ 208)。一方、ステップ 207で値 2の方が大きい場合、制御部 9は 、 I成分の振幅が増える方向に、 I/Q振幅補償量を修正量 1だけ変化させる (ステツ プ 209)。
[0110] 以降、制御部 9は、ステップ 203〜ステップ 208, 209までの試行が所定回数終え るまで（ステップ 210)、修正量 1を更新する処理と（ステップ 211)、ステップ 203〜ス テツプ 208, 209までの処理とを繰り返す。
[0111] 上記の試行が所定回数終えると、 I/Q振幅ミスマッチの補償動作が終了する。
[0112] ここで、テスト信号として用いた AC信号は、実装が複雑であるなめらかな正弦波を 用いる必要はなぐ実装が容易な単純な矩形波、三角波等を用いることが可能である
〇
[0113] 図 19は、図 10に示した信号処理回路による I/Q振幅ミスマッチの補償動作を説 明するタイミングチャートであり、内部信号の時系列的な変化を示している。なお、テ スト信号の I成分と Q成分の振幅の初期値は、同じ値が設定されている。
[0114] 図 19を参照すると、テスト信号発生部 2は、 I成分のみを振幅値が非ゼロの AC信号 としたテスト信号 1と、 Q成分のみを振幅値が非ゼロの AC信号としたテスト信号 2とを 順次発生する。
[0115] ここでは、テスト信号 1を発生している時の低域通過フィルタ 7の出力は、テスト信号
2を発生している時の低域通過フィルタ 7の出力よりも小さい。
[0116] そのため、制御部 9は、テスト信号 1の I成分の振幅が増える方向に、 I/Q振幅補償 量を修正量 1だけ変化させ、続いて、修正量 1の値を小さい値に更新する。
[0117] 再度、テスト信号発生部 2は、 I成分のみを振幅値が非ゼロの AC信号としたテスト信 号 1と、 Q成分のみを振幅値が非ゼロの AC信号としたテスト信号 2とを順次発生する
〇
[0118] ここでは、テスト信号 1を発生している時の低域通過フィルタ 7の出力は、テスト信号
2を発生して!/、る時の低域通過フィルタ 7の出力よりも大き!/、。
[0119] そのため、制御部 9は、テスト信号 1の I成分の振幅が減る方向に、 I/Q振幅補償 量を修正量 1だけ変化させ、続いて、修正量 1の値を小さい値に更新する。
[0120] 制御部 9は、上記のテスト信号を発生して力 修正量 1の値を更新するまでの動作 を、所定回数（図 19では 4回）繰り返す。
[0121] この間、制御部 9は、修正量 1の値を徐々に小さくしていくため、テスト信号 1 , 2を発 生した時の低域通過フィルタ 7の出力の差は徐々に 0に近づく。最終的に得られた I
/Q振幅補償量が、送信 BB信号発生部 1で発生する送信ベースバンド信号を補正 する I/Q振幅補償量として、 I/Qミスマッチ補償部 4に設定される。
[0122] 続いて、 I/Q位相ミスマッチの補償動作について説明する。
[0123] 図 20は、図 10に示した信号処理回路による I/Q位相ミスマッチの補償動作を説 明するフローチャートである。
[0124] 図 20を参照すると、まず、制御部 9は、 I/Qミスマッチ補償部 4の I/Q位相補償量 を初期値に設定する (ステップ 301)。典型的には、制御部 9は、 I/Q成分の位相差 が 90度になるように初期値を選択する。
[0125] 次に、制御部 9は、 I/Q位相補償量を更新する場合の更新単位（以下、修正量 2と 称す）を初期値に設定する (ステップ 302)。
[0126] このとき、 I/Q振幅ミスマッチの補償動作時と、 I/Q位相ミスマッチの補償動作時 の RF信号の振幅を揃えるために、テスト信号発生部 2において、テスト信号の I/Q 成分の両方の振幅を I/Q振幅ミスマッチの補償動作時の 1/^2倍とする力、、もしくは 、 I/Qミスマッチ補償部 2において、テスト信号の I/Q成分の両方の振幅ゲインを I /Q振幅ミスマッチの補償動作時の 1/^2倍としてもよい。
[0127] 次に、制御部 9は、 I/Q成分が同相で振幅値が非ゼロの AC信号であるテスト信号
3を、テスト信号発生部 2に発生させるモードに設定する (ステップ 303)。このモード が維持されている間、 DA変換器 10からは、入力される信号に比例した AC信号が出 力される。この AC信号は、直交変調器 5でローカル信号とミキシングされる。よって、 直交変調器 5の出力には、 AC信号で変調された RF信号が現れる。この RF信号の 振幅は、エンベロープ検出器 6で検出される。
[0128] なお、エンベロープ検出器 6は、一般に 2乗特性を持っていることから、ェンベロー プ検出器 6の出力は、直交変調器 5の出力信号の振幅の 2乗に比例した信号となる。 すなわち、エンベロープ検出器 6は、 AC信号で変調された RF信号を 2乗検波してい ることから、エンベロープ検出器 6の出力には、ローカル信号よりも充分に低い周波 数において、主に、 DC成分と、エンベロープ成分であるテスト信号 3の AC成分の 2 倍の周波数成分と、が現れる。
[0129] 次に、低域通過フィルタ 7は、遮断周波数以下の周波数成分のみを通過させ、ェン ベロープ成分であるテスト信号 3の AC成分の 2倍の周波数成分を抑圧する。
[0130] 次に、比較部 8は、低域通過フィルタ 7の出力を取り込む（ステップ 304)。
[0131] 以降、制御部 9は、 I/Q成分が逆相で振幅値が非ゼロの AC信号であるテスト信号
4についても同様に、テスト信号 4を発生した時の低域通過フィルタ 7の出力を比較部 8に取り込むための制御を行う（ステップ 305, 306)。
[0132] 以上の取込みが終了すると、比較部 8は、テスト信号 3を発生した時の低域通過フィ ルタ 7の出力値 (これを値 3と呼ぶ）と、テスト信号 4を発生した時の低域通過フィルタ 7 の出力値 (これを値 4と呼ぶ）を求める。
[0133] ここで、テスト信号 3, 4において、直交変調器 5に I/Q位相ミスマッチが存在しない 場合は、図 21に示すように、歪みはないが、 I/Q位相ミスマッチが存在する場合は、 図 22に示すように、 I/Q位相ミスマッチ量だけ歪みが生じる。また、 I/Q位相ミスマ ツチが存在する場合は、図 23に示すように、テスト信号 3, 4を発生した時に、低域通 過フィルタ 7の出力値である値 3と値 4には変化が現れる。
[0134] 比較部 8は、値 3と値 4の大小を比較し、その比較結果を制御部 9に渡す (ステップ 3 07)。
[0135] 次に、制御部 9は、ステップ 307の比較結果に基づいて、値 3と値 4が等しくなるよう にテスト信号の I/Q成分の位相差を更新する。具体的には、ステップ 307で値 3の 方が大きい場合、制御部 9は、 I/Q位相補償量を、 I/Q位相差が大きくなる方向に 修正量 2だけ変化させる（ステップ 308)。一方、ステップ 307で値 4の方が大きい場 合、制御部 9は、 I/Q位相補償量を、 I/Q位相差が小さくなる方向に修正量 2だけ 変化させる（ステップ 309)。
[0136] 以降、制御部 9は、ステップ 303〜ステップ 308, 309までの試行が所定回数終え るまで（ステップ 310)、修正量 2を更新する処理と（ステップ 311)、ステップ 303〜ス テツプ 308, 309までの処理とを繰り返す。
[0137] 上記の試行が所定回数終えると、 I/Q位相ミスマッチの補償動作が終了する。
[0138] 図 24は、図 10に示した信号処理回路による I/Q振幅ミスマッチの補償動作を説 明するタイミングチャートであり、内部信号の時系列的な変化を示している。なお、テ スト信号の I成分と Q成分の振幅の初期値は同じ値が設定されている。
[0139] 図 24を参照すると、テスト信号発生部 2は、 I/Q成分が同相で振幅値が非ゼロの
AC信号であるテスト信号 3と、 I/Q成分が逆相で振幅値が非ゼロの AC信号である テスト信号 4とを順次発生する。
[0140] ここでは、テスト信号 3を発生している時の低域通過フィルタ 7の出力は、テスト信号
4を発生して!/、る時の低域通過フィルタ 7の出力よりも大き!/、。
[0141] そのため、制御部 9は、 I/Q位相差が大きくなる方向に、 I/Q位相補償量を修正 量 2だけ変化させ、続いて、修正量 2の値を小さい値に更新する。
[0142] 再度、テスト信号発生部 2は、 I/Q成分が同相で振幅値が非ゼロの AC信号である テスト信号 3と、 I/Q成分が逆相で振幅値が非ゼロの AC信号であるテスト信号 4とを 順次発生する。
[0143] ここでは、テスト信号 3を発生している時の低域通過フィルタ 7の出力は、テスト信号
4を発生している時の低域通過フィルタ 7の出力よりも小さい。
[0144] そのため、制御部 9は、 I/Q位相差が小さくなる方向に、 I/Q位相補償量を修正 量 2だけ変化させ、続いて、修正量 2の値を小さい値に更新する。
[0145] 制御部 9は、上記のテスト信号を発生して力 修正量 2の値を更新するまでの動作 を、所定回数（図 24では 4回）繰り返す。
[0146] この間、制御部 9は、修正量 2の値を徐々に小さくしていくため、テスト信号 3, 4を発 生した時の低域通過フィルタ 7の出力の差は徐々に 0に近づく。最終的に得られた I /Q位相補償量が、送信 BB信号発生部 1で発生する送信ベースバンド信号を補正 する I/Q位相補償量として、 I/Qミスマッチ補償部 4に設定される。
[0147] ここで、本実施形態の第 1の利点について、図 25〜図 27を参照して説明する。
[0148] まず、直交変調器 5に I/Qミスマッチがなぐかつ DCオフセットもない場合を仮定 する。
[0149] I/Qミスマッチの補償動作に用いる 2組のテスト信号はともに AC信号である。この テスト信号 (以下、適宜「ACテスト信号」と称す）の角周波数を ω 0、振幅を Αとする。 このとき、この ACテスト信号により角周波数 ωのローカル信号を直交変調器 5で変調 すると、変調された信号は数式 2のように表される。
[0150] [数 2] cos(co · t) · A · cos(co0■ t) = A · cos(o) · t + ωθ · t) + A · cosfro - t -ωθ - ί) このため、直交変調器 5の出力信号には、主に、 £0 0+ £0と£0 0— £0の2っの1¾^周 波数成分が現れる。これらの RF周波数成分をもつ直交変調器 5の出力信号をェン ベロープ検出器 6で 2乗検波すると、検波された信号は数式 3のように表される。
[0151] [数 3]
{cos((o · t) · A · cos(co0. t)}2
= {A · cos(G) · t + ωθ · t) + A · cos(co · t - ωθ · t)}2
= A2 {cos (ω · t + ωθ · t) + cos2 (ω · t— ωθ · t) + 2cos( · t + ωθ · t) cos(c · t— ωθ · t)} _ A2 [{1— cos(2 o - 1 + 2ω0 · t)} + {1— cos(2ro - 1 - 2ω0 - 1)} + cos(2ro · t) cos(2ro0 · t)]
2 その後、エンベロープ検出器 6の出力信号の DC近傍の成分を取り出すように、低 域通過フィルタ 7でフィルタリングを行う。すると、 ACテスト信号の振幅 Aの 2乗に比例 した A'2の DC出力が現れる。
[0152] ここで、 ACテスト信号の I/Q成分のそれぞれの振幅を、（I, Q) = (1 , 0)、 （0, 1) 、もしくは、 (I, Q) = (l , 1)、 (1 , 1)とする。直交変調器 5に I/Qミスマッチがなく、 かつ DCオフセットもなければ、これら 2組のテスト信号を発生した時の低域通過フィ ルタ 7の出力は等しくなる。 [0153] これに対し、直交変調器 5に DCオフセット Bが存在し、 DCオフセット Bによりキャリア リークが現れることを仮定する（図 25)。
[0154] この場合、直交変調器 5で変調された信号は数式 4のように表される。
[0155] [数 4] cos(co · t) · {A · cos(ro0 · t) + Bl
= A - cos(Q) · t + ωθ■ t) + A · cos((o · t - ωθ · t) + B · cos(co - 1) このため、直交変調器 5の出力信号には、 ω θ+ ωと ω θ—ωの 2つの RF周波数成 分に加え、 ωの RF周波数成分が現れる。すなわち、合計 3つの主な RF周波数成分 が現れることになる（図 26)。
[0156] これらの RF周波数成分をもつ直交変調器 5の出力信号をエンベロープ検出器 6で
2乗検波し、その後、 DC近傍の成分を取り出すように低域通過フィルタ 7でフィルタリ ングを行うと、低域通過フィルタ 7により ω θの周波数成分が遮断される。そのため、 A Cテスト信号の振幅 Aの 2乗に比例した A'2の DC出力に加え、 DCオフセット成分の 2乗に比例した B'2/2の DC出力が現れる（図 27)。
[0157] しかしながら、この DCオフセット成分に比例した DC出力は、テスト信号が AC信号 である限り固定値である。このこと力、ら、 2組のテスト信号を発生した時の低域通過フィ ルタ 7の出力を比較するに際して、固定値である DCオフセットの影響は完全に除去 されるため、 I/Qミスマッチに影響された成分のみの比較を行うことができる。
[0158] よって、本実施形態によれば、 I/Qミスマッチの補償動作を期待通りに実現できる という利点が得られる。
[0159] 本実施形態の第 2の利点は、特許文献 1に開示されている方法と同様に、単純化し た矩形波、三角波等のテスト信号を用いつつ、特許文献 1には記載されていない、直 交変調器 5の I/Q振幅ミスマッチの補償動作も実現できることである。
[0160] 本実施形態の第 3の利点について説明する。従来技術においては、テスト信号に なめらかな正弦波を用いているのに対して、本実施形態においては、テスト信号が矩 形波、三角波等に単純化されているため、テスト信号の波形データを格納する ROM 領域が小さくて済む。 [0161] 本実施形態の第 4の利点について説明する。本実施形態においては、 2組のテスト 信号を発生した時の低域通過フィルタ 7の出力値を比較する。その際、値の大小関 係だけが分かればよいことから、 AD変換器を使用する必要がなぐ大小関係を比較 する比較部 8を使用すれば良い。また、比較部 8で比較を行う回数は、 2組のテスト信 号に対して 1回だけであるため、低域通過フィルタ 7の出力を取り込む際のサンプノレ レートを低くすることができる。その結果、比較部 8を容易に実装可能な構成とするこ とができ、実装難易度を下げられるという利点が得られる。
[0162] 本実施形態の第 5の利点について説明する。図 14に示したフローチャートによれ ば、最初に、 I成分および Q成分のそれぞれの DCオフセットの補償動作が実行され る。し力もながら、既に述べたとおり、 DA変換器 10の分解能の問題から、 DCオフセ ットの補償動作を行った後にも、ある程度の DCオフセットが残留する。本実施形態に よれば、この残留 DCオフセットの影響を受けずに、 I/Q振幅ミスマッチと I/Q位相ミ スマッチの補償動作を行うことができる。
[0163] なお、本実施形態においては、図 14に示したフローチャートにおいて、 DCオフセ ットの補償動作の後に、 I/Q振幅ミスマッチおよび I/Q位相ミスマッチの補償動作を 実行していた力 S、本発明はこれに限定されない。上述のように、本実施形態による 1/ Q位相ミスマッチの補償動作と I/Q振幅ミスマッチの補償動作は、残留 DCオフセッ トの影響を受けない。そのため、 DCオフセットの補償動作の前に、 I/Q振幅ミスマツ チの補償動作または I/Q位相ミスマッチの補償動作を行うことが可能である。
[0164] また、本実施形態においては、図 14に示したフローチャートにおいて、 DCオフセッ ト、 I/Q振幅ミスマッチ、および I/Q位相ミスマッチの補償動作を全て実行していた 1S 本発明はこれに限定されない。すなわち、送信装置に適用される無線通信方式 力 ¾Cオフセットに関して緩い規格値を定めている場合、 DCオフセットの補償動作を 行わなくとも、規格値を達成することができる場合がある。また、本実施形態による 1/ Q振幅ミスマッチの補償動作は、残留 DCオフセットの影響を受けない。そのため、 D Cオフセットの補償動作を行うことなぐ I/Q振幅ミスマッチおよび I/Q位相ミスマツ チを行うことが可能である。また、別の例として、送信装置の構成上、補償動作を行わ なくとも、 I/Q振幅ミスマッチが無視できるくらい小さい場合がある。その場合、 I/Q 振幅ミスマッチの補償動作を行わずに、 I/Q位相ミスマッチの補償動作だけを行うこ と力 Sできる。さらに、別の例として、送信装置に適用される無線通信方式が I/Q位相 ミスマッチに関して補償動作を行わなくても規格値を達成できるような場合がある。そ の場合、 I/Q位相ミスマッチの補償動作を省略することができる。
[0165] また、本実施形態においては、図 15と図 20の 2つのフローチャートの処理をそれぞ れ独立に行っている力 S、本発明はこれに限定されない。すなわち、図 15と図 20の 2 つのフローチャートをマージすることができる。具体的には、図 15のステップ 203から ステップ 208, 209までの試 fiと図 20のステップ 303力、らステップ 308, 309までの試 行とを、交互に実行することができる。また、このマージしたフローチャートに、さらに 従来技術による DCオフセットの補償動作の処理をマージすることも可能である。
[0166] また、本実施形態においては、エンベロープ検出器 6として、 2乗特性を持つものを 用いたが、本発明はこれに限定されず、べき数が 1から 3のべき特性を持つものを用 いても良い。特に、エンベロープ検出器 6として、直交変調器 5の出力レベルが— 3d B〜 + 3dBの範囲では、べき数が 1. 5力、ら 2. 5のべき特性を持つものを用いるのが 良い。
[0167] また、本実施形態においては、エンベロープ検出器 6として、 2乗特性を持つものを 用いたが、本発明はこれに限定されず、リニアな特性を持つものを用いても良い。こ の場合、 I/Q位相ミスマッチおよび I/Q振幅ミスマッチの補償動作時に、残留 DC オフセットの影響を受けやすくなる。ただし、この場合でも、例えば、特許文献 1に開 示された方法と比較して、残留 DCオフセットの影響が抑圧されると!/、う利点が得られ
[0168] また、本実施形態においては、図 15のフローチャートにおいて、テスト信号の I成分 の振幅を調整しているが、本発明はこれに限定されない。すなわち、図 15のフローチ ヤートにおいて、テスト信号の Q成分の振幅を調整することも可能であり、または、テス ト信号の I成分と Q成分の振幅を同時に調整することも可能である。
[0169] (第 2の実施形態）
図 28は、本発明の第 2の実施形態の信号処理回路の全体構成を示すブロック図 である。 [0170] 図 28を参照すると、本実施形態の信号処理回路は、図 10の第 1の実施形態と比 較して、 I/Qミスマッチ補償部 4の前段に、送信 BB信号発生部 1用の DA変換器 10 とテスト信号発生部 2用の DA変換器 10とをそれぞれ独立に設けている点が異なる
1 2
。すなわち、 I/Qミスマッチ補償部 4は、 I/Qミスマッチ補償をアナログ的に行うこと になる。
[0171] スィッチ 3は、送信動作時には DA変換器 10の出力を選択し、補償動作時には D A変換器 10の出力を選択する。
2
[0172] I/Qミスマッチ補償部 4は、スィッチ 3により選択された DA変換器の出力であるべ ースバンド信号に対する I/Qミスマッチ補償をアナログ演算にて行う。
[0173] 本実施形態においては、 I/Qミスマッチ補償をディジタル的な積和演算によって実 現する場合と比較して、 I/Qミスマッチ補償部 4の回路構成を、例えば図 13に示す ように簡素化できるという利点がある。
[0174] また、本実施形態においては、送信動作時に D/変換器に要求される速度および 分解能と、補償動作時に DA変換器に要求される速度および分解能とが、大きくかけ 離れているときに、両者の要求を両立することができるという利点がある。
[0175] 具体的には、送信動作時には高速だが低分解能な DA変換器が必要である場合、 このような DA変換器を DA変換器 10に割り当てる。また、補償動作時には低速だが 高分解能な DA変換器が必要である場合、このような DA変換器を DA変換器 10に
2 割り当てる。それにより、無用なインプリメンテーションを避けることができる。
[0176] (第 3の実施形態）
図 29は、本発明の第 3の実施形態の信号処理回路の全体構成を示すブロック図 である。
[0177] 図 29を参照すると、本実施形態の信号処理回路は、図 10の第 1の実施形態と比 較して、送信 BB信号発生部 1で発生した送信ベースバンド信号とテスト信号発生部 2で発生したテスト信号とが、それぞれ、独立した I/Qミスマッチ補償部 4 , 4を通つ
1 2 て独立した D/A変換器 10 , 10に入力される点が異なる。
1 2
[0178] 本実施形態においては、送信動作時に D/変換器に要求される速度および分解 能と、補償動作時に DA変換器に要求される速度および分解能とが、大きくかけ離れ てレ、るときに、両者の要求を両立することができるとレ、う利点がある。
[0179] 以下、本実施形態の信号処理回路の動作について説明する。
[0180] 図 30は、図 29に示した信号処理回路による I/Q振幅ミスマッチの補償動作を説 明するフローチャートである。
[0181] 図 30を参照、すると、図 15のステップ 201力、らステップ 211と同様のステップ 401力、 らステップ 411の処理により、テスト信号発生部 2用の I/Qミスマッチ補償部 4に 1/
2
Q振幅補償量が設定される。
[0182] ステップ 403〜ステップ 408, 409までの試行が所定回数終えると、制御部 9は、そ の時点でテスト信号発生部 2用の I/Qミスマッチ補償部 4に設定されている I/Q振
2
幅補償量を、送信 BB信号発生部 1用の I/Qミスマッチ補償部 4に設定する (ステツ プ 412)。
[0183] 以上で、 I/Q振幅ミスマッチの補償動作が終了する。
[0184] 図 31は、図 29に示した信号処理回路による I/Q位相ミスマッチの補償動作を説 明するフローチャートである。
[0185] 図 31を参照すると、図 20のステップ 301からステップ 311と同様のステップ 501か らステップ 511の処理により、テスト信号発生部 2用の I/Qミスマッチ補償部 4に 1/
2
Q位相補償量が設定される。
[0186] ステップ 503〜ステップ 508, 509までの試行が所定回数終えると、制御部 9は、そ の時点でテスト信号発生部 2用の I/Qミスマッチ補償部 4に設定されている I/Q位
2
相補償量を、送信 BB信号発生部 1用の I/Qミスマッチ補償部 4に設定する (ステツ プ 512)。
[0187] 以上で、 I/Q位相ミスマッチの補償動作が終了する。
[0188] (第 4の実施形態）
図 32は、本発明の第 4の実施形態の信号処理回路の全体構成を示すブロック図 である。
[0189] 図 32を参照すると、本実施形態の信号処理回路は、図 10の第 1の実施形態と比 較して、 I/Qミスマッチ補償部 4の前段に DA変換器 10を設けている点が異なる。す なわち、 I/Qミスマッチ補償部 4は、 I/Qミスマッチ補償をアナログ的に行うことにな 本実施形態にぉレ、ては、 I/Qミスマッチ補償をディジタル的な積和演算によって実 現する場合と比較して、 I/Qミスマッチ補償部 4の回路構成を、例えば図 13に示す ように簡素化できるという利点がある。

Claims

請求の範囲
[1] 直交変調器の出力信号の I/Q成分の振幅が不一致になる I/Q振幅ミスマッチ、 または、前記直交変調器の出力信号の I/Q成分の位相差が 90度からずれる I/Q 位相ミスマッチを補償するための信号処理回路であって、
前記 I/Q振幅ミスマッチまたは前記 I/Q位相ミスマッチを補償するための補償量 に基づいて入力信号の振幅または位相を補正して前記直交変調器に入力する I/Q ミスマッチ補償部と、
AC信号であるテスト信号の I/Q成分の組み合わせを 2組順次発生して前記 I/Q ミスマッチ補償部に入力するテスト信号発生部と、
前記直交変調器の出力信号の包絡線の振幅を検出する検出器と、
前記検出器の出力信号のうち遮断周波数以下の信号を通過させるフィルタと、 前記 2組のテスト信号をそれぞれ発生した時の前記フィルタの出力値が等しくなるよ うに前記 I/Qミスマッチ補償部の振幅または位相の補償量を導出し、前記 I/Qミス マッチ補償部に設定する制御部と、を有する信号処理回路。
[2] 請求項 1に記載の信号処理回路において、
前記制御部は、前記 2組のテスト信号をそれぞれ発生した時の前記出力値の大小 関係に基づ!/、て前記テスト信号の振幅または位相を調整し、該調整結果に基づ!/、て 前記補償量を導出する、信号処理回路。
[3] 請求項 1に記載の信号処理回路において、
前記テスト信号発生部は、 I成分が第 1の振幅値の AC信号で、 Q成分が I成分と同 相で第 2の振幅値の AC信号である第 1のテスト信号と、 Q成分が前記第 1の振幅値 の AC信号で、 I成分が Q成分と逆相で前記第 2の振幅値の AC信号である第 2のテス ト信号とを順次発生し、
前記制御部は、前記第 1のテスト信号を発生した時の前記フィルタの出力値 1と、前 記第 2のテスト信号を発生した時の前記フィルタの出力値 2とが等しくなるように前記 補償量を導出する、信号処理回路。
[4] 請求項 3に記載の信号処理回路において、
前記制御部は、前記出力値 1と前記出力値 2との大小関係に基づいて、前記補償 量に所定の修正量を加算または減算することで新たな補正量を導出し、前記 I/Qミ スマッチ補償部に設定する繰り返し動作を所定回数行い、前記繰り返し動作を 1回 行う毎に、前記修正量を更新する、信号処理回路。
[5] 請求項 4に記載の信号処理回路において、
前記テスト信号発生部は、前記第 2の振幅値を 0とし、
前記制御部は、前記繰り返し動作を所定回数行うことで前記 I/Qミスマッチ補償部 の振幅の補償量を導出する、信号処理回路。
[6] 請求項 4に記載の信号処理回路において、
前記テスト信号発生部は、前記第 1および第 2の振幅値を等しくし、
前記制御部は、前記繰り返し動作を所定回数行うことで前記 I/Qミスマッチ補償部 の位相の補償量を導出する、信号処理回路。
[7] 請求項 4に記載の信号処理回路において、
前記テスト信号発生部は、前記第 2の振幅値を 0とし、
前記制御部は、前記繰り返し動作を所定回数行うことで前記 I/Qミスマッチ補償部 の振幅の補償量を導出し、
その後に、前記テスト信号発生部は、前記第 1および第 2の振幅値を等しくし、 前記制御部は、再度、前記繰り返し動作を所定回数行うことで前記 I/Qミスマッチ 補償部の位相の補償量を導出する、信号処理回路。
[8] 請求項 1に記載の信号処理回路において、
送信ベースバンド信号と、前記テスト信号発生部で発生したテスト信号とが入力さ れ、入力された信号の一方を選択して前記 I/Qミスマッチ補償部に入力するスイツ チをさらに有する、信号処理回路。
[9] 請求項 1に記載の信号処理回路において、
前記 I/Qミスマッチ補償部は、入力信号の振幅または位相を補正する I/Qミスマ ツチ補償をディジタル演算にて行う、信号処理回路。
[10] 請求項 1に記載の信号処理回路において、
前記 I/Qミスマッチ補償部は、入力信号の振幅または位相を補正する I/Qミスマ ツチ補償をアナログ演算にて行う、信号処理回路。
[11] 請求項 1に記載の信号処理回路において、
前記直交変調器の DCオフセットを補償するための手段をさらに有し、 前記制御部は、前記直交変調器の DCオフセットの補償動作が行われた後に、前 記 I/Q振幅ミスマッチまたは前記 I/Q位相ミスマッチの補償動作を行う、信号処理 回路。
[12] 請求項 1に記載の信号処理回路において、
前記検出器は、前記直交変調器の出力信号の包絡線の振幅の 1乗から 3乗に比 例する信号を出力する、信号処理装置。
[13] 請求項 1に記載の信号処理回路において、
前記検出器は、前記直交変調器の出力信号の出力レベルが— 3dB〜 + 3dBの範 囲では、前記直交変調器の出力信号の包絡線の振幅の 1. 5乗から 2. 5乗に比例す る信号を出力する、信号処理装置。
[14] 請求項 1に記載の信号処理回路において、
前記フィルタの前記遮断周波数は、前記テスト信号である AC信号の 2倍の周波数 以下である、信号処理回路。
[15] 請求項 1に記載の信号処理回路において、
前記フィルタの前記遮断周波数は、前記テスト信号である AC信号の周波数以下で ある、信号処理回路。
[16] 直交変調器の出力信号の I/Q成分の振幅が不一致になる I/Q振幅ミスマッチ、 または、前記直交変調器の出力信号の I/Q成分の位相差が 90度からずれる I/Q 位相ミスマッチを補償するための信号処理方法であって、
I/Qミスマッチ補償部力 前記 I/Q振幅ミスマッチまたは前記 I/Q位相ミスマッチ を補償するための補償量に基づいて入力信号の振幅または位相を補正して前記直 交変調器に入力し、
テスト信号発生部が、 AC信号であるテスト信号の I/Q成分の組み合わせを 2組順 次発生して前記 I/Qミスマッチ補償部に入力し、
検出器が、前記直交変調器の出力信号の包絡線の振幅を検出し、
フィルタ力 前記検出器の出力信号のうち遮断周波数以下の信号を通過させ、 制御部が、前記 2組のテスト信号をそれぞれ発生した時の前記フィルタの出力値が 等しくなるように前記 I/Qミスマッチ補償部の振幅または位相の補償量を導出し、前 記 I/Qミスマッチ補償部に設定する、信号処理方法。
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