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WO2008018113A1 - Appareil de commande de pixel et procédé de commande de pixel - Google Patents

Appareil de commande de pixel et procédé de commande de pixel Download PDF

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WO2008018113A1
WO2008018113A1 PCT/JP2006/315580 JP2006315580W WO2008018113A1 WO 2008018113 A1 WO2008018113 A1 WO 2008018113A1 JP 2006315580 W JP2006315580 W JP 2006315580W WO 2008018113 A1 WO2008018113 A1 WO 2008018113A1
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pixel
scanning
pixel data
data signal
period
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PCT/JP2006/315580
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English (en)
French (fr)
Inventor
Shuichi Seki
Original Assignee
Pioneer Corporation
Tohoku Pioneer Corporation
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Publication date
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Priority to PCT/JP2006/315580 priority patent/WO2008018113A1/ja
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Definitions

  • the present invention relates to a pixel driving device and a pixel driving method for performing gradation display by accumulating pixel lighting times in one frame period.
  • each of the EL elements arranged in a matrix has an active element having a TFT (Thin Film Transistor) force, for example.
  • This active matrix display panel has characteristics such as low power consumption and low crosstalk between pixels, and is particularly suitable for a high-definition display constituting a large screen.
  • FIG. 1 shows an example of a circuit configuration corresponding to one pixel 10 in a conventional active matrix display panel.
  • a gate G of a TFT 11 as a control transistor is connected to a scanning line (scanning line) A1, and a source S is connected to a data line (data line) B1.
  • the drain D of the control TFT 11 is connected to the gate G of the TFT 12 that is a driving transistor and to one terminal of the charge holding capacitor 13.
  • the source S of the driving TFT 12 is connected to the other terminal of the capacitor 13 and to the common anode 16 formed in the panel. Also, the drain D of the driving TFT 12 is connected to the anode of the organic EL element 14, and the cathode of the organic EL element 14 is connected to the common cathode 17 that forms, for example, a reference potential point (ground) formed in the panel. It has been.
  • FIG. 2 shows a state in which the circuit configuration for each pixel 10 shown in FIG.
  • Each pixel 10 having the circuit configuration shown in FIG. 1 is formed at each of the intersection positions of the scanning lines Al to An and the data lines Bl to Bm.
  • each source S of the driving TFT 12 is connected to the common anode 16 shown in FIG. 2, and the cathode of each EL element 14 is connected to the common cathode 17 shown in FIG. It is set as the structure.
  • the switch 18 when the light emission control is executed, the switch 18 is connected to the ground as shown in the figure, whereby the voltage source + VD is supplied to the common anode 16.
  • the TFT 11 when an ON voltage is supplied to the gate G of the control TFT 11 in FIG. 1 via the scan line, the TFT 11 generates a current corresponding to the voltage from the data line supplied to the source S. Flow from source S to drain D. Therefore, the capacitor 13 is charged while the gate G of the TFT 11 is on-voltage, and the voltage is supplied to the gate G of the driving TFT 12.
  • the TFT 12 receives a current based on the gate voltage and the source voltage on the drain. The light flows from D to the common cathode 17 through the EL element 14 to cause the EL element 14 to emit light.
  • the driving TFT 12 has the gate G voltage due to the charge accumulated in the capacitor 13. The driving current is maintained until the next scanning, and the light emission of the EL element 14 is also maintained. Since the driving TFT 12 has a gate input capacitance, it is possible to perform the same operation as described above without providing the capacitor 13 as described above.
  • time gray scale method as a method of performing the real gray scale display of image data using the circuit configuration as described above.
  • This time gray scale method is a method in which, for example, one frame period is time-divided into a plurality of subframe periods, and halftone display is performed by accumulating the subframe periods in which the organic EL elements emit light per frame period.
  • the EL element emits light in subframe units, and the gray scale is expressed by a simple total of the subframe periods in which light is emitted (simple for convenience).
  • the subframe method As shown in Fig. 4, one or more subframe periods are used as a set, and gradation bits are assigned to the set and weighted.
  • a weighted subframe method for convenience shows an example in which 8 gradations of gradations 0 to 7 are displayed.
  • the weighted subframe method performs, for example, weighting control for gradation display during the lighting period within the subframe period, thereby reducing the number of subframes with a smaller number of subframes than the simple subframe method. There is an advantage to realizing the key display.
  • gradation is expressed by a combination of discrete light emission in the time direction for one frame image, so only one gradation is displayed.
  • the center of gravity of light emission (the shift in the center of gravity of the light emission timing over time) may vary greatly. That is, for example, when the gradation to be displayed is different by adjacent pixels, contour noise called moving image pseudo contour noise may occur due to the deviation of the light emission center of gravity, which is one cause of image quality degradation. It was.
  • the simple subframe method in the light emission in one frame period, the light emission in a plurality of subframe periods is not greatly dispersed, and thus the generation of pseudo contour noise is eliminated (the pseudo contour noise is not generated). )be able to.
  • this simple subframe method one or a plurality of consecutive subframe periods are simply emitted and displayed in grayscale, so one frame period is required for multi-grayscale display. Must be divided into a number of subframe periods, in which case the clock frequency must be set high, which increases the load on the drive peripheral circuits.
  • Patent Document 1 discloses an area gradation using a dither mask to display an actual gradation using the simple subframe method in order to display multiple gradations without increasing the number of subframes.
  • a method of displaying multiple gradations by combining that is, pseudo gradations is disclosed.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2006-39030
  • a plurality (four in this example) of pixels p, q, r, and s adjacent to each other vertically and horizontally are set as one set (block).
  • Different dither coefficients 0 to 3 are assigned to the pixel data corresponding to each set of pixels and added.
  • a combination of four intermediate display levels occurs in four pixels. Therefore, even if the number of bits of pixel data is 16 bits, the gradation level that can be expressed is 4 times, that is, halftone display equivalent to 6 bits (64 gradations) is possible. Therefore, in this case, the simple subframe method is used even in 64-gradation display. Since the actual gray scale display by means of 4 bits (16 gray scales) is sufficient, the load on the drive system peripheral circuit can be reduced.
  • dither pattern noise is likely to occur in units of blocks.
  • 64 gradations are expressed by a dither mask (pseudo gradation) in addition to the actual gradation display by 4-bit pixel data as described above, one gradation value to be expressed is set for each frame or one frame. It is preferable to switch between the actual gradation and the pseudo gradation for each scanning line.
  • the table in FIG. 6 shows an example of a gray scale display method to be displayed for each of even and odd frames (or scanning lines).
  • this table if there is the same gradation value that should be expressed in both even and odd frames (or scanning lines), both the even and odd frames (or scanning lines) can be expressed only in real gradation or only in pseudo gradation.
  • gradation is expressed by actual gradation
  • even frames or even scan lines
  • pseudo gradation by dithering the time gradation.
  • the light emission pattern (light emission period) in a frame (or scanning line) that displays gradations with pseudo gradations is the light emission pattern in a frame (or scanning line) that displays gradations only with actual gradations.
  • it is longer or shorter. That is, even if the same gradation value is displayed, since the substantial light emission time differs between consecutive frames (or scanning lines), noise caused by a dither pattern can be reduced.
  • each of the natural gray scale displays as shown in Fig. 7 (in the case of seven subframes).
  • the ratio of the length of the light emission period in the subframe period (SF) is set to be different.
  • the ratio of the length of the light emission period (duty ratio) is determined so that the luminance curve between the gradations is non-linear (for example, gamma ( ⁇ ) value 2) as shown in the graph of FIG. . Therefore, non-linear characteristics (gamma characteristics) can be given to the gradation display by the simple subframe method, and a more natural gradation display is realized.
  • the light emission period is controlled by turning off the EL element after the light emission in each subframe period.
  • the erase driver 33 Erase data write control is performed. That is, in the circuit configuration shown in FIG. 9, the writing operation and the erasing operation with respect to the scanning lines Al to An cannot be executed at the same timing in time, so that the two operations are controlled so as not to overlap. As a result, it is possible to turn off the pixel during the lighting of one subframe period.
  • the light emission period is two scanning periods.
  • the first scan period pixel data is written to the A1 line, and erase data is not written. At this point, the A1 line is lit.
  • the second scanning period pixel data is written to the A2 line, and erase data is not written.
  • the Al and A2 lines are lit.
  • the third scan period pixel data is written to the A3 line, and erase data is not written. At this point, the Al, A2, and A3 lines are lit.
  • the fourth scanning period pixel data is written to the A4 line and erased data is written to the A1 line. At this point, the A2, A3, and A4 lines are lit. That is, the A1 line is turned on and turned off for two scanning periods. By sequentially performing writing and erasing operations in this way, all of the Al to An lines are lit for two scanning periods.
  • the force of performing the erasure control after the write control may be performed after the erasure control.
  • the operation of turning off the pixels during the lighting of the pixels is possible.
  • each pixel may be the pixel 30 shown in FIG. That is, this circuit erases the charge accumulated in the capacitor 13 in the circuit configuration of the pixel 10 shown in FIG. It is composed of TFT15 which is an erasing transistor.
  • the erasing TFT 15 is connected in parallel to the capacitor 13, and the organic EL element 14 is turned on in accordance with a drive control circuit (not shown) power control signal during the lighting operation, so that the charge of the capacitor 13 is reduced. It can be discharged instantly. Thereby, the pixel can be turned off until the next addressing.
  • control lines Cl to Cn for supplying a control signal to the erasing TFT 15 are connected to the output side of the erasing driver 33 as shown in FIG. Then, as shown in the timing chart of FIG. 13, the erase driver 33 performs the extinguishing operation while executing data writing based on the control of the write driver 32 during one scanning period.
  • the pixels on the odd scan line and the even scan line have different light emission periods within one subframe period as shown in FIG.
  • the pixel turn-off control is performed at the same timing for both odd-numbered scan lines and even-numbered scan lines. .
  • the light emission pattern (light emission period) must be turned off once in accordance with the timing of the shorter light emission pattern (light emission period), and the remaining light emission operation must not be performed in the next subframe. Don't be. That is, in order to display one gradation, one more subframe is required, resulting in an increase in the number of subframes.
  • the present invention has been made paying attention to the technical problems described above.
  • One frame period is time-divided into a plurality of subframe periods, and one or more subframe periods are lit.
  • a support is provided in a pixel driving apparatus and a pixel driving method for performing gradation display by accumulating periods. It is an object of the present invention to provide a pixel driving device and a pixel driving method capable of suppressing noise generation accompanying gradation display without increasing the number of subframes.
  • a pixel drive device made to solve the above problems is arranged at the intersection of a plurality of data lines and a plurality of scanning lines, and is driven to be lit by writing a pixel data signal.
  • a plurality of pixels wherein the plurality of pixels are divided into at least two scanning groups according to a period until the writing power of the pixel data signal is erased, and the pixel data signal is applied to the data line.
  • a data line driving means to be supplied; a scanning line driving means for scanning the scanning lines so that pixel data signals supplied to the data lines by the data line driving means are written into the pixels; and the scanning line driving means.
  • erasing scanning means for controlling erasure of the pixel data signal written in the pixel for each scanning group.
  • a pixel driving method made to solve the above-described problem is arranged at intersections of a plurality of data lines and a plurality of scanning lines, and is driven by lighting by writing pixel data signals.
  • a plurality of pixels wherein the plurality of pixels are divided into at least two scan groups according to a period from writing to erasing of the pixel data signal, and pixel data is applied to the data line.
  • the scanning line is scanned so that the pixel data signal supplied to the data line is written to the pixel, and the pixel data signal written to the pixel is erased and controlled for each scanning group. It has a special feature.
  • FIG. 1 is a diagram showing an example of a circuit configuration corresponding to one pixel in a conventional active matrix display panel.
  • FIG. 2 is a diagram schematically showing a state where the circuit configuration responsible for each pixel shown in FIG. 1 is arranged on a display panel.
  • FIG. 3 is a timing diagram for explaining the simple subframe method in the time gray scale method.
  • FIG. 4 Timing for explaining the weighted subframe method for the time gray scale method
  • FIG. 5 is a diagram for explaining dither processing.
  • ⁇ 6 A correspondence table between preferred number of gradations and gradation display methods for reducing display noise.
  • ⁇ 7 A diagram showing a ratio of light emission times in a plurality of subframe periods in consideration of nonlinear characteristics. .
  • FIG. 9 is a diagram showing a configuration example of a drive circuit when the circuit configuration shown in FIG. 1 is driven.
  • FIG. 10 is a diagram showing data write / erase timings by the drive circuit shown in FIG. [11]
  • FIG. 11 is a diagram showing a pixel circuit configuration when an erasing transistor is used.
  • FIG. 12 is a diagram showing a configuration example of a drive circuit in the case of driving the circuit configuration shown in FIG.
  • FIG. 13 is a diagram showing data write / erase timings by the drive circuit shown in FIG. 12. 14] This is a diagram for explaining a light emission period for each scan line when different light emission patterns are used for odd and even scan lines.
  • FIG. 16 is a block diagram showing the overall configuration of the pixel driving device of the present invention.
  • FIG. 17 is a diagram showing a light emission period of each subframe period in an odd-numbered scan line and an even-numbered scan line in the drive device of FIG.
  • FIG. 19 is a diagram showing a configuration of a drive circuit in the first exemplary embodiment of the present invention.
  • FIG. 20 is a diagram showing write / erase timings in the drive circuit of FIG.
  • FIG. 22 is a diagram showing write / erase timings in the drive circuit of FIG. 21.
  • FIG. 22 is a diagram showing write / erase timings in the drive circuit of FIG. 21.
  • ⁇ 23 It is a diagram showing a configuration of a drive circuit according to a third embodiment of the present invention.
  • FIG. 24 is a diagram showing write / erase timings in the drive circuit of FIG. 23.
  • FIG. 25 is a diagram showing a configuration of a drive circuit according to a fourth embodiment of the present invention.
  • FIG. 26 is a diagram showing write / erase timings in the drive circuit of FIG. 25.
  • FIG. 27 is a diagram showing a configuration of an erase driver in the fifth embodiment of the present invention.
  • FIG. 28 is a diagram showing an example of a light emission pattern in the pixel driving device of the present invention.
  • FIG. 16 is a diagram showing a first embodiment of the pixel driving device according to the present invention, and its entire configuration is shown in a block diagram.
  • the drive control circuit 21 includes a data driver 24 (data line driving means), a write driver 25 (scanning line driving means), and an erasing driver 26 (erasing scanning means) arranged in a matrix.
  • Light-emitting display panel comprising pixels 30 (that is, the pixel configuration shown in FIG. 11)
  • the input analog video signal is supplied to the drive control circuit 21 and the analog Z digital (AZD) converter.
  • the drive control circuit 21 generates a clock signal CK for the AZD converter 22, a write signal W for the frame memory 23, and a read signal R based on the horizontal synchronization signal and the vertical synchronization signal in the analog video signal. Is generated.
  • the AZD change is based on the clock signal CK supplied from the drive control circuit 21, and the input analog video signal is sampled and converted into pixel data corresponding to each pixel to generate a frame. Acts to supply memory 23.
  • the frame memory 23 operates so as to sequentially write each pixel data supplied from the AZD converter 22 to the frame memory 23 in accordance with a write signal W from the drive control circuit 21.
  • the frame memory 23 is set to 1 by the read signal R supplied from the drive control circuit 21.
  • 6-bit pixel data is sequentially supplied to the data conversion means 28 for each pixel.
  • the data conversion means 28 performs multi-gradation processing such as dither processing, converts the 6-bit pixel data into 4-bit pixel data, and converts this to the first row power nth row. To supply the data driver 24 line by line.
  • the drive control circuit 21 sends a timing signal to the write driver 25, Based on this, the write driver 25 sequentially sends a gate-on voltage to each scan line. Therefore, the drive pixel data for each row read from the frame memory 23 and converted by the data conversion unit 28 as described above is addressed for each row by the running of the write driver 25.
  • control signal is sent from the drive control circuit 21 to the erase driver 26.
  • the erasure driver 26 receives a control signal from the drive control circuit 21, and as shown in FIG. 11, is electrically separated and arranged for each scan line (in this embodiment, the control lines Cl to Cn) is selectively applied with a predetermined voltage level to control the on / off operation of the erasing TFT 15.
  • the circuit configuration described above can change the supply time (lighting time) of the drive current applied to the EL element, which is a light emitting element, so that the substantial light emission luminance of the organic EL element 14 can be controlled. Can do. Therefore, the time gray scale method is fundamental in the gray scale expression in the pixel driving device according to the present invention.
  • the time gradation method the simple subframe method is applied in order to completely suppress the occurrence of the moving image pseudo contour noise and to suppress the occurrence of gradation abnormality.
  • the pixel data write / erase control signal G for the pixel 30 for realizing the time gray scale is generated by the drive control circuit 21 (gray scale display means).
  • dither processing is used as the axis in the data conversion circuit 28 (gradation display means). Data conversion processing is performed. That is, a method of displaying multiple gradations with a small number of subframes by expressing real gradations with time gradations and expressing pseudo gradations with dither processing is used.
  • the ratios of the light emission periods in the subframes (SF1 to SF15) in the odd-numbered scan line and the even-numbered scan line are all different.
  • the length of the light emission period in each subframe period is determined so that the luminance curve between the gradations displayed by the simple subframe method becomes nonlinear as shown in FIG. Therefore, non-linear characteristics (gamma characteristics) are given to the gradation display by the simple subframe method. Therefore, more natural gradation display is realized.
  • the generation of the light emission period in each subframe period is driven by the erase TFT 15 in accordance with the erase start pulse supplied from the erase driver 26 based on the control signal from the drive control circuit 21, and the charge of the capacitor 13 is instantaneously generated. This is performed by discharging the battery.
  • the light emission periods in the odd-numbered scan lines are made shorter than the even-numbered scan lines, except for SF15, for the same number of subframe periods. That is, the plurality of pixels 30 on the display panel 40 are divided into at least two scan groups according to the period until the data signal writing power is erased.
  • the light emission period of the odd-numbered scan line in SF3 is set to a length that is approximately halfway between the light-emission periods of SF2 and SF3 in the even-numbered scan line. That is, for odd-numbered scan line data that is converted to data having a value larger than that of the even-numbered scan line in the data conversion circuit 28, the light-emission period is set shorter than that of the even-numbered scan line.
  • the display brightness deviation between scan lines is adjusted.
  • the displayed gradation is actually different for each scan line.
  • the light emission periods are different between adjacent scanning lines, natural gradation expression is achieved without causing a visual luminance shift.
  • the light emission period in the odd scan line is set longer than the light emission period in the even scan line, and the light emission period in the entire frame is made equal in the even scan line and the odd scan line. Yes.
  • both the even and odd scan lines are represented by only the actual gray scales in the odd scan lines, which are not represented by only the real gray scales or only the pseudo gray scales.
  • the image is expressed by pseudo gradation by dither processing.
  • each pixel has a different light emission pattern between odd frames and even frames (that is, for each frame) (for example, odd frames).
  • odd frames and even frames that is, for each frame
  • pseudo gradation display in even frames U, preferably the lighting drive is controlled.
  • the light emission pattern by the gradation display method as described above may be different depending on the light emission color of the pixel even in the same frame.
  • the write driver 25 and the erase driver 26 are configured as shown in the block diagram of FIG. That is, in the write driver 25, the pixel data write scan is executed for each scan line Al to An based on the scan control signal G1 from the drive control circuit 21 in synchronization with the clock signal CK1 by the register circuit RW. Configured.
  • two erase control signals G 2 and G 3 and a clock signal CK 2 (frequency 1Z2 times that of the clock signal CK 1) are input to the erase driver 26 from the drive control circuit 21.
  • a register circuit RE that operates on the basis of the clock signal CK2 is provided for each scan line, but the erase control signal G2 is input to the register circuit RE corresponding to the odd scan line,
  • the erasure control circuit G3 receives data input to the register circuit RE corresponding to the even scan lines. Therefore, with this configuration, even if the light emission pattern differs for each scan line, the light emission period (lighting period) is divided between the even-numbered scan line and the odd-numbered scan line in one subframe period as shown in the timing chart of FIG.
  • pixel turn-off control is performed on the odd-numbered scan lines and the even-numbered scan lines at independent timings.
  • the periods during which the pixels in the odd-numbered scan line and the even-numbered scan line are to be turned on are different in the same subframe period, it is possible to turn off the lights at different timings within the subframe period. Therefore, it is possible to reduce noise associated with gradation display without increasing the number of subframes, which does not require an extra subframe period as in the prior art.
  • the overall configuration of the driving device shown in FIG. 16 in the first embodiment is different from the control for transmitting a control signal from the erasure driver 26.
  • the difference is that scan lines Al to An from the write driver 25 are used as control lines. Therefore, in the second embodiment, illustration of the entire configuration of the drive device is omitted.
  • the same gradation display method as in the first embodiment described above is adopted, and in order to reduce the noise associated with the gradation display, the same is applied. Even in the case of the same gray scale display, control is performed so that the light emission pattern (light emission period) in the subframe period differs for each scanning line.
  • FIG. 21 shows the configuration in the write driver 25 and the erase driver 26 in the second embodiment.
  • the write driver 25 performs a pixel data write scan for each scan line Al to An in synchronization with the clock signal CK 1 based on the scan control signal G 1 by the register circuit RW. Composed.
  • the erase driver 26 receives two erase control signals G 2 and G 3 and a clock signal CK 2 from the drive control circuit 21.
  • a register circuit RE that operates by the clock signal CK2 is provided for each scan line.
  • the erase control signal G2 is input to the register circuit RE corresponding to the odd scan line, and an even number is input.
  • the erase control signal G3 is input to the register circuit RE corresponding to the scanning line. That is, in this circuit configuration, independent light-off control is performed on the pixels 10 on the odd-numbered scan lines and even-numbered scan lines.
  • the scan lines Al to An are shared by the pixel data write scan and the erase data write scan, and the data lines Bl to Bm are also erased from the pixel data. Share with data. For this reason, switching between pixel data writing and erasing data writing is performed by enabling the enable signal EN1 for supplying the scan control signal G1 to the scan lines Al to An and the erase control signal G2 for the scan lines A1, A3, A5. ,... Are controlled by enable signal EN2 for supplying to scan lines A2, A4, A6,... And enable signal EN3 for supplying to erasing control signal G3.
  • the control is performed as shown in the timing chart of FIG. That is, as shown in the figure, since the same scanning lines Al to An are used for transmission of the scanning control signal G1 from the writing driver 25 and the erasing control signals G2 and G3 from the erasing driver 26, one scanning is performed every other scanning period. It is supplied to each pixel 10 at a timing that does not overlap the control timing of the write scan and the erase scan within the period (in the figure, W, E1, and E2 do not overlap between the scan lines).
  • pixels are divided at odd timing lines and even scan lines at independent timings. Is turned off.
  • the light can be turned off at different timings in the subframe period. Therefore, noise associated with gradation display can be reduced without increasing the number of subframes that do not require an extra subframe period as in the prior art.
  • the third embodiment of the pixel driving apparatus and the pixel driving method according to the present invention will be described.
  • the overall configuration of the driving device shown in FIG. 16 in the first embodiment is that the clock signal supplied to the erase driver 26 and the clock supplied to the write driver 25 are supplied.
  • the clock supplied to the erase driver is a common clock. Therefore, in the third embodiment, the entire configuration of the drive device is not shown.
  • the same gradation display method as in the first embodiment described above is adopted, and in order to reduce the noise associated with the gradation display, the same is applied. Even in the case of the same gray scale display, control is performed so that the light emission pattern (light emission period) in the subframe period differs for each scanning line.
  • FIG. 23 shows configurations in the write driver 25 and the erase driver 26 in the third embodiment.
  • the write driver 25 performs a pixel data write scan for each scan line Al to An in synchronization with the clock signal CK 1 based on the scan control signal G 1 by the register circuit RW. Composed.
  • two erase control signals G 2 and G 3 and a clock signal CK 1 are input to the erase driver 26 from the drive control circuit 21.
  • the erase driver 26 there is provided a register circuit RE that operates with the clock signal CK1 for each scan line.
  • the erase control signal G2 is input to the register circuit RE corresponding to the odd scan line, and even scan is performed.
  • the erase control signal G3 is input to the register circuit RE corresponding to the line.
  • the scanning control signal G1 is supplied from the writing driver 25 because the adjustment register circuit RA is provided in front of the register circuit RE, except for the scanning line A1, which is the first line.
  • the clock signal CK1 can be used in common.
  • independent light-off control is performed on the pixels 30 on the odd-numbered scan lines and even-numbered scan lines.
  • the control is performed as shown in the timing chart of FIG. That is, for each write operation by the write driver 25, the light emission period (lighting period) in the odd scan line based on the erase control signal G2 (E1 in the figure) and the even scan line based on the erase control signal G3 are controlled.
  • the control of the light emission period (lighting period) (E2 in the figure) is alternated.
  • the clock signal in the write driver 25 and the erase driver 26 can be shared, and the first embodiment described above can be used. The same effect as the embodiment can be obtained.
  • the third embodiment differs from the third embodiment in that the scan line from the write driver 25 is used as a control line for transmitting a control signal from the erase driver 26.
  • Al to An are used, and the pixel 10 configuration shown in FIG. 1 is adopted for the pixel.
  • the control is performed as shown in the timing chart of FIG. That is, after the write operation by the write driver 25 is completed, the light emission period in the odd scan line is controlled by writing erase data based on the erase control signal G2 (E1 in the figure), and based on the erase control signal G3. By writing erasure data, the light emission period (lighting period) in even-numbered scan lines is controlled (E2 in the figure).
  • the clock signals in the write driver 25 and the erase driver 26 can be shared, as in the third embodiment described above.
  • the same effects as those of the first embodiment described above can be obtained.
  • the fifth embodiment differs from the first and second embodiments described above in the configuration within the erase driver 26.
  • FIG. 27 shows the configuration within the erasing driver 26 in the fifth embodiment.
  • a selector circuit ST for selecting either an odd-numbered scan line or an even-numbered scan line is provided as a scan line to which a control signal is to be supplied. Then, the control signal G2 is input as an input signal to the selector circuit ST as a signal for controlling the erase timing, and the output control signal SEL is input to the selector circuit ST as a selection signal.
  • the writing by the write driver 25 is performed within the sub-frame period.
  • the scanning operation after the scanning line is selected based on the selection signal SEL, the pixel is turned off based on the erasing control signal G2.
  • the light emission periods in the odd scan lines and the even scan lines can be controlled independently, respectively.
  • the same effect as the form can be obtained.
  • the light emission pattern of gradation display by the simple subframe method is, for example, a plurality of light emission patterns as shown in Figs. 28 (a) to 28 (d). Either of these can be employed.
  • Figs. 28 (a) to 28 (d) Either of these can be employed.
  • These patterns may be switched to different light emission patterns for each frame, or may be switched for each scanning line (in particular, the two light emission patterns shown in FIG. 28 (d) are switched for each frame). Control). That is, display noise can be reduced by discontinuity of the light emission pattern.
  • control for switching the two light emission patterns for each scanning line has been described.
  • the present invention is limited to this. It is not a thing. For example, in consideration of the noise generation status or the ease of circuit configuration, control to set two or more emission patterns, or control to switch the emission pattern every two scanning lines or more.
  • the configuration in which the writing driver 25 and the erasing driver 26 are arranged on both sides of the light emitting display panel 40 in the drawing is shown.
  • the pixel driving device according to the present invention is not limited thereto.
  • the configuration is not limited to this, and the two drivers may be arranged together on one side of the display panel 40.
  • pixel data is 6 bits and gradation expression is 6 bits.
  • the present invention is not limited to this, and the driving apparatus and driving method according to the present invention can be applied even in a multi-gradation display or a low gradation.

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Description

明 細 書
画素駆動装置及び画素駆動方法
技術分野
[0001] 本発明は、 1フレーム期間における画素点灯時間の累積により階調表示を行う画素 駆動装置及び画素駆動方法に関する。
背景技術
[0002] 発光素子をマトリクス状に配列して構成される表示パネルを用いたディスプレイの開 発が広く進められている。このような表示パネルに用いられる発光素子として、例えば 有機材料を発光層に用いた有機 EL (エレクト口ルミネッセンス）素子が注目されて ヽ る。
[0003] 力かる有機 EL素子を用いた表示パネルとして、マトリクス状に配列した EL素子の 各々に、例えば TFT (Thin Film Transistor)力 なる能動素子をカ卩えたァクティ ブマトリクス型表示パネルがある。このアクティブマトリクス型表示パネルは、低消費電 力を実現でき、また画素間のクロストークが少ない等の特質を備えており、特に大画 面を構成する高精細度のディスプレイに適して 、る。
[0004] 図 1は、従来のアクティブマトリクス型表示パネルにおける 1つの画素 10に対応する 回路構成の一例を示している。図 1において、制御用トランジスタである TFT11のゲ ート Gは走査ライン (走査線) A1に接続され、ソース Sはデータライン (データ線) B1 に接続されている。また、この制御用 TFT11のドレイン Dは、駆動用トランジスタであ る TFT12のゲート Gに接続されると共に、電荷保持用キャパシタ 13の一方の端子に 接続されている。
[0005] また、駆動用 TFT12のソース Sは前記キャパシタ 13の他方の端子に接続されると 共に、パネル内に形成された共通陽極 16に接続されている。また、駆動用 TFT12 のドレイン Dは、有機 EL素子 14の陽極に接続され、この有機 EL素子 14の陰極は、 パネル内に形成された例えば基準電位点 (アース)を構成する共通陰極 17に接続さ れている。
[0006] 図 2は、図 1に示した各画素 10を担う回路構成を、表示パネル 20に配列した状態 を模式的に示したものであり、各走査ライン Al〜Anと、各データライン Bl〜Bmとの 交差位置の各々において、図 1に示した回路構成の各画素 10が夫々形成されてい る。そして、前記した構成においては、駆動用 TFT12の各ソース Sが図 2に示された 共通陽極 16に夫々接続され、各 EL素子 14の陰極が同じく図 2に示された共通陰極 17に夫々接続された構成とされている。そして、この回路において、発光制御を実行 する場合においては、スィッチ 18が図に示すようにグランドに接続される状態になさ れ、これにより共通陽極 16に対して電圧源 +VDが供給される。
[0007] この状態において、図 1における制御用 TFT11のゲート Gに走査ラインを介してォ ン電圧が供給されると、 TFT11はソース Sに供給されるデータラインからの電圧に対 応した電流をソース Sからドレイン Dに流す。従って、 TFT11のゲート Gがオン電圧の 期間に、前記キャパシタ 13が充電され、その電圧が駆動用 TFT12のゲート Gに供給 されて、 TFT12にはそのゲート電圧とソース電圧に基づいた電流を、ドレイン Dから EL素子 14を通じて共通陰極 17に流し、 EL素子 14を発光させる。
[0008] また、 TFT11のゲート Gがオフ電圧になると、 TFT11はいわゆるカットオフとなり、 TFT11のドレイン Dが開放状態となるものの、駆動用 TFT12はキャパシタ 13に蓄積 された電荷によりゲート Gの電圧が保持され、次の走査まで駆動電流を維持し、 EL 素子 14の発光も維持される。なお、前記した駆動用 TFT12には、ゲート入力容量が 存在するので、前記したキャパシタ 13を格別に設けなくても、前記と同様な動作を行 わせることが可能である。
[0009] ところで前記したような回路構成を用い、画像データの実階調表示を行なう方式と して、時間階調方式がある。この時間階調方式とは、例えば 1フレーム期間を複数の サブフレーム期間に時分割し、 1フレーム期間あたりに有機 EL素子が発光したサブ フレーム期間の累計によって中間調表示を行なう方式である。
[0010] さらに、この時間階調方式には、図 3に示すように、サブフレーム単位で EL素子を 発光させ、発光するサブフレーム期間の単純な累計により階調表現する方法 (便宜 的に単純サブフレーム法と呼ぶ）と、図 4に示すように、 1つまたは複数のサブフレー ム期間を組として、組に対して階調ビットを割り付けて重み付けを行ない、その組み 合わせにより階調表現する方法 (便宜的に重み付けサブフレーム法と呼ぶ）とがある 。尚、図 3、図 4においては、階調 0〜7の 8階調を表示する場合の例を示している。
[0011] このうち、重み付けサブフレーム法では、例えばサブフレーム期間内における点灯 期間にも階調表示のための重み付け制御を行なうことにより、単純サブフレーム法よ りも少な 、サブフレーム数で多階調表示を実現できると 、う利点がある。
しかしながら、この重み付けサブフレーム法にあっては、 1フレームの画像に対し、 時間方向に離散的な発光の組み合わせで階調を表現しているため、表示すべき階 調が一つ違うだけで、発光重心 (発光タイミングの時間的な重心のずれ)が大きく異 なる場合がある。即ち、例えば隣接する画素で表示すべき階調が一つ違う場合、発 光重心のずれにより動画擬似輪郭ノイズと呼ばれる等高線状のノイズが発生すること があり、これが画質劣化の一原因となっていた。
[0012] 一方、単純サブフレーム法では、 1フレーム期間での発光において、複数のサブフ レーム期間における発光が大きく離散することがないため、擬似輪郭ノイズの発生を 除去する（擬似輪郭ノイズは発生しない）ことができる。し力しながら、この単純サブフ レーム法にあっては、 1つまたは複数連続するサブフレーム期間を単純に発光させて 階調表示するものであるため、多階調表示のためには 1フレーム期間を数多くのサブ フレーム期間に分割する必要があり、その場合には、クロック周波数を高く設定しな ければならず、駆動系周辺回路に加わる負荷が大きくなるという課題があった。
[0013] このような課題に対し、特許文献 1には、サブフレーム数を増加させずに多階調表 示するために、単純サブフレーム法による実階調表示に、ディザマスクによる面積階 調 (即ち擬似階調)を組み合わせて多階調表示する方法が開示されて 、る。
特許文献 1：特開 2006 - 39030号公報
[0014] 前記ディザ処理においては、例えば図 5に示すように、上下、左右に互いに隣接す る複数（この例では 4つ）の画素 p、 q、 r、 sを 1組（ブロック）とし、この 1組の各画素に 対応した画素データ各々に、互いに異なるディザ係数 0〜3をそれぞれ割り当てて加 算する。このディザ処理の例によれば、 4画素で 4つの中間表示レベルの組み合わ せが発生することになる。よって、例え画素データのビット数力 ビット（16階調)であ つても、表現できる輝度階調レベルは 4倍、すなわち、 6ビット相当（64階調)の中間 調表示が可能となる。したがって、この場合、 64階調表示でも、単純サブフレーム法 による実階調表示は 4ビット（16階調)でよいため、駆動系周辺回路に加わる負荷を 低減することができる。
[0015] 尚、このディザ処理にぉ 、ては、複数の画素によるブロック単位で面積階調を行な うため、そのブロック単位でディザパターンノイズが発生しやすい。このため、例えば 前述のように 4ビットの画素データによる実階調表示に加えディザマスク (擬似階調） により 64階調を表現する場合には、表現すべき一階調値をフレーム毎或いは一走査 ライン毎に実階調と擬似階調とで切替えて表現するのが好ましい。
[0016] 例えば図 6の表に、偶数、奇数フレーム (または走査ライン)毎に表示すべき階調表 示方法の例を示す。この表によれば、偶数、奇数フレーム (または走査ライン)で共に 表現すべき同じ階調値がある場合、偶数、奇数フレーム (または走査ライン)共に、実 階調のみ、または擬似階調のみにより表現するのではなぐ奇数フレーム (または奇 数走査ライン)では、実階調による階調表現を行い、偶数フレーム (または偶数走査 ライン)では、時間階調にディザ処理を施した擬似階調により表現する。
[0017] ここで、例えば擬似階調により階調表示するフレーム (または走査ライン)での発光 パターン (発光期間）は、実階調のみで階調表示するフレーム (または走査ライン)で の発光パターンに対し、より長いか或いは短くなる。即ち、同じ階調値の表示であつ ても連続するフレーム (または走査ライン)間における実質的な発光時間が異なるた め、ディザパターンによるノイズゃフリツ力現象を軽減することができる。
[0018] ところで、前記したような単純サブフレーム法による時間階調方式においては、より 自然な階調表示を考慮して、図 7 (サブフレームが 7つの場合）に示すように、好ましく は各サブフレーム期間（SF)における発光期間の長さの比が異なるように設定される 。この発光期間の長さの比（デューティ比）は、各階調間の輝度曲線が、図 8のグラフ に示すように非線形 (例えば、ガンマ（ γ )値 2)となるように決定されて 、る。したがつ て、単純サブフレーム法による階調表示に非線形特性 (ガンマ特性)を持たせること ができ、より自然な階調表示が実現される。
[0019] 前記のように、好ましくは図 7に示すように各サブフレーム期間内において EL素子 の発光後、消灯させること〖こよって、発光期間が制御される。
このため、図 1に示した画素 10の構成においては、図 9に示すように、走査ライン A l〜Anに消去ドライバ 33の出力側を接続し、走査ライン Al〜Anを画素データ書込 み走査と消去データ書込み走査とで共用し、データライン Bl〜Bmも画素データと消 去データとで共用する。画素データの書込みと消去データの書込みの切り換えは、 走査制御信号 G 1を走査ライン A1〜 Anに供給するためのイネ一ブル信号 EN 1と、 消去制御信号 G2を走査ライン Al〜Anに供給するためのイネ一ブル信号 EN2によ り制御する。
[0020] この構成において、図 10のタイミング図に示すように、 1走査期間中において、デ ータドライバ 31により供給される画素データを書込ドライバ 32からの走査制御タイミン グにより書込み後、消去ドライバ 33による消去データの書込み制御が行われる。即ち 、図 9に示す回路構成では、走査ライン Al〜Anラインに対する書込み動作と消去動 作を時間的に同じタイミングで実行できないため、前記両動作が重複しないよう制御 がなされる。これにより、 1サブフレーム期間での画素の点灯途中に消灯させる動作 が可能となる。
[0021] ここで、図 10を用い、発光期間を 2走査期間とした場合を例に説明する。 1つ目の 走査期間において A1ラインに画素データが書き込まれ、消去データの書込みは行 われない。この時点で A1ラインが点灯する。 2つ目の走査期間において A2ラインに 画素データが書き込まれ、消去データの書込みは行われない。この時点で Al、 A2 ラインが点灯する。 3つ目の走査期間において A3ラインに画素データが書き込まれ 、消去データの書込みは行われない。この時点で Al、 A2、 A3ラインが点灯する。そ して 4つ目の走査期間において A4ラインに画素データが書き込まれ、 A1ラインに消 去データが書き込まれる。この時点で A2、 A3、 A4ラインが点灯する。即ち A1ライン は 2走査期間点灯し消灯する。このようにして順次書込みと消去動作を行うことにより Al〜Anラインの全てが 2走査期間点灯する。
尚、図 10においては、書込み制御後に消去制御を行っている力 逆に消去制御後 に書込み制御を行うよう制御してもよい。即ち、そのような構成であっても画素の点灯 途中で消灯させる動作は可能である。
[0022] 或いは、各画素の回路構成を図 11に示す画素 30のようにしてもよい。即ち、この回 路は図 1に示した画素 10の回路構成に、キャパシタ 13に蓄積された電荷を消去する 消去用トランジスタである TFT15をカロえたものとして構成される。
前記消去用 TFT15はキャパシタ 13に並列に接続されており、有機 EL素子 14が 点灯動作中に、駆動制御回路（図示せず)力 の制御信号に従ってオン動作するこ とにより、キャパシタ 13の電荷を瞬時に放電させることができる。これにより、次のアド レッシング時まで、画素を消灯させることができる。
[0023] この画素 30の構成においては、消去用 TFT15に制御信号を供給するための制御 ライン Cl〜Cnが図 12に示すように、消去ドライバ 33の出力側に接続される。そして 、図 13のタイミング図に示すように、 1走査期間中に書込ドライバ 32の制御に基づく データ書込みを実行しながら、消去ドライバ 33による消灯動作が行われる。
発明の開示
発明が解決しょうとする課題
[0024] 前記したように、走査ライン毎に発光パターン (実階調のみによる階調表示と擬似 階調による階調表示)を切替える制御を実行することにより、ディザパターンによるノ ィズゃフリツ力現象を効果的に軽減することができる。
し力しながら、この走査ライン毎に発光パターンを切替える制御方法を、図 9並びに 図 12に示した駆動回路において適用する場合、次のような課題があった。
[0025] 即ち、走査ライン毎に発光パターンが異なると、奇数走査ラインと偶数走査ライン上 の画素は、図 14に示すように 1サブフレーム期間内における発光期間が互 ヽに異な る。このような発光制御を図 9並びに図 12に示す駆動回路により実現する場合、消去 ドライバ 33の構成によれば、奇数走査ライン、偶数走査ライン共に同じタイミングで画 素の消灯制御を行うことになる。このため、図 15に示すように、隣接する走査ライン間 で短 、方の発光パターン (発光期間）のタイミングに合わせ一度消灯動作を行 、、次 のサブフレームで、残る発光動作を行なわなければならない。即ち、 1つの階調を表 示するために、さらに 1サブフレームを必要とし、結果的にサブフレーム数が増加する という技術的課題があった。
[0026] この発明は、前記した技術的な問題点に着目してなされたものであり、 1フレーム期 間を複数のサブフレーム期間に時分割し、 1つまたは複数のサブフレーム期間の点 灯期間の累計により階調表示を行う画素駆動装置及び画素駆動方法において、サ ブフレーム数を増加させることなぐ階調表示に伴うノイズ発生を抑制することのでき る画素駆動装置及び画素駆動方法を提供することを課題とするものである。
課題を解決するための手段
[0027] 前記課題を解決するためになされた本発明に力かる画素駆動装置は、複数のデー タ線および複数の走査線の交差位置に配され、画素データ信号が書き込まれること により点灯駆動される複数の画素を備え、前記複数の画素は、前記画素データ信号 の書込み力 消去までの期間により、少なくとも 2つの走査グループに分けられる画 素駆動装置であって、前記データ線に画素データ信号を供給するデータ線駆動手 段と、前記データ線駆動手段によりデータ線に供給された画素データ信号が前記画 素に書き込まれるよう前記走査線を走査する走査線駆動手段と、前記走査線駆動手 段により前記画素に書き込まれた画素データ信号を、前記走査グループ毎に消去制 御する消去走査手段とを備えることに特徴を有する。
[0028] また、前記課題を解決するためになされた本発明に力かる画素駆動方法は、複数 のデータ線および複数の走査線の交差位置に配され、画素データ信号が書き込ま れることにより点灯駆動される複数の画素を備え、前記複数の画素は、前記画素デ ータ信号の書込みから消去までの期間により、少なくとも 2つの走査グループに分け られる画素駆動方法であって、前記データ線に画素データ信号を供給すると共に、 前記データ線に供給された画素データ信号が前記画素に書き込まれるよう前記走査 線を走査し、前記画素に書き込まれた画素データ信号を、前記走査グループ毎に消 去制御することに特徴を有する。
図面の簡単な説明
[0029] [図 1]従来のアクティブマトリクス型表示パネルにおける 1つの画素に対応する回路構 成の一例を示す図である。
[図 2]図 1に示した各画素を担う回路構成を、表示パネルに配列した状態を模式的に 示す図である。
[図 3]時間階調方式において、単純サブフレーム法を説明するためのタイミング図で ある。
[図 4]時間階調方式にぉ 、て、重み付けサブフレーム法を説明するためのタイミング 図である。
[図 5]ディザ処理を説明するための図である。
圆 6]表示ノイズを軽減するための好ましい階調数と階調表示方法との対応表である 圆 7]非線形特性を考慮した、複数のサブフレーム期間内における発光時間の比を 示す図である。
圆 8]非線形の階調特性を示すグラフである。
圆 9]図 1に示す回路構成を駆動する場合の駆動回路の構成例を示す図である。
[図 10]図 9に示す駆動回路によるデータ書込み ·消去のタイミングを示す図である。 圆 11]消去トランジスタを用いた場合の画素回路構成を示す図である。
圆 12]図 11に示す回路構成を駆動する場合の駆動回路の構成例を示す図である。
[図 13]図 12に示す駆動回路によるデータ書込み ·消去のタイミングを示す図である。 圆 14]奇数走査ラインと偶数走査ラインとで発光パターンを異なるようにする場合の 走査ライン毎の発光期間を説明するための図である。
圆 15]従来の駆動回路による走査ライン毎の階調表示制御を説明するための図であ る。
圆 16]本発明の画素駆動装置の全体構成を示すブロック図である。
圆 17]図 16の駆動装置において、奇数走査ラインと偶数走査ラインでの各サブフレ ーム期間の発光期間を示す図である。
圆 18]奇数走査ラインと偶数走査ラインにおける好ましい階調特性を示すグラフであ る。
圆 19]本発明の第一の実施の形態における駆動回路の構成を示す図である。
[図 20]図 19の駆動回路における書込み ·消去のタイミングを示す図である。
圆 21]本発明の第二の実施の形態における駆動回路の構成を示す図である。
[図 22]図 21の駆動回路における書込み ·消去のタイミングを示す図である。
圆 23]本発明の第三の実施の形態における駆動回路の構成を示す図である。
[図 24]図 23の駆動回路における書込み ·消去のタイミングを示す図である。
圆 25]本発明の第四の実施の形態における駆動回路の構成を示す図である。 [図 26]図 25の駆動回路における書込み ·消去のタイミングを示す図である。
圆 27]本発明の第五の実施の形態における消去ドライバの構成を示す図である。
[図 28]本発明の画素駆動装置における発光パターンの例を示す図である。
符号の説明
[0030] 11 制御用 TFT
12 駆動用 TFT
13 キャパシタ
14 有機 EL素子
15 消去用 TFT
21 駆動制御回路
22 A,D変
23 フレームメモリ
24 データドライノ
25 書込ドライバ
26 消去ドライバ
28 データ変換手段
30 画素
40 表示ノ ネノレ
A 走査線
B データ線
C 制御線
発明を実施するための最良の形態
[0031] 以下、この発明にかかる画素駆動装置及び画素駆動方法について、図に示す実 施の形態に基づいて説明する。尚、以下の説明においてはすでに説明した図 1乃至 図 15に示された各部に相当する部分を同一符号で示しており、したがって個々の機 能および動作につ！ヽては適宜説明を省略する。
[0032] また、図 1乃至図 15に示した従来例においては、画素を構成する駆動用 TFT12と EL素子 14との直列回路が、すべて共通陽極 16と共通陰極 17との間に接続された いわゆる単色発光の表示パネルの例を示している。し力しながら、以下に説明するこ の発明に力かる画素駆動装置においては、単色発光の表示パネルは勿論のこと、む しろ R (赤）、 G (緑)、 B (青)の各発光画素 (サブピクセル)を備えたカラー表示パネル に好適に採用されるものである。
[0033] 図 16はこの発明にかかる画素駆動装置における第一の実施の形態を示す図であ り、その全体構成をブロック図によって示したものである。
図 16においては、駆動制御回路 21がデータドライバ 24 (データ線駆動手段）と、書 込ドライバ 25 (走査線駆動手段）と、消去ドライバ 26 (消去走査手段）と、マトリクス状 に夫々配列された画素 30 (即ち図 11に示した画素構成）とからなる発光表示パネル
40の動作を制御するようになされて ヽる。
[0034] 先ず、入力されたアナログ映像信号は、駆動制御回路 21およびアナログ Zデジタ ル (AZD)変 に供給される。前記駆動制御回路 21はアナログ映像信号中に おける水平同期信号および垂直同期信号に基づいて、前記 AZD変換器 22に対す るクロック信号 CK、およびフレームメモリ 23に対する書き込み信号 W、および読み出 し信号 Rを生成する。
[0035] 前記 AZD変 は、駆動制御回路 21から供給されるクロック信号 CKに基づ いて、入力されたアナログ映像信号をサンプリングし、これを 1画素毎に対応した画素 データに変換して、フレームメモリ 23に供給するように作用する。前記フレームメモリ 23は、駆動制御回路 21からの書き込み信号 Wによって、 AZD変換器 22から供給 される各画素データをフレームメモリ 23に順次書き込むように動作する。
[0036] 力かる書き込み動作により自発光表示パネル 40における一画面 (n行、 m列）分の データの書き込みが終了すると、フレームメモリ 23は駆動制御回路 21から供給され る読み出し信号 Rによって、 1画素毎に例えば 6ビットの画素データとして、順次デー タ変換手段 28に供給するようになされる。
[0037] 前記データ変換手段 28では、ディザ処理等の多階調化処理を施すと共に、かかる 6ビットの画素データを、 4ビットの画素データに変換し、これを 1行目力 第 n行目ま で 1行分毎にデータドライバ 24に供給する。
一方、駆動制御回路 21より書込ドライバ 25に対してタイミング信号が送出され、こ れに基づいて書込ドライバ 25は、各走査ラインに対して順次ゲートオン電圧を送出 する。したがって、前記のようにしてフレームメモリ 23から読み出され、データ変換手 段 28によってデータ変換された 1行分毎の駆動画素データは、書込ドライバ 25の走 查によって、 1行毎にアドレッシングされる。
[0038] また、この第一の実施の形態においては、前記駆動制御回路 21より消去ドライバ 2 6に対して制御信号が送出されるように構成されて 、る。
前記消去ドライバ 26は、駆動制御回路 21から制御信号を受けて、図 11に示したよ うに走査ライン毎に電気的に分離して配列された電極ライン (この実施の形態におい ては制御ライン Cl〜Cnと称する）に対して、選択的に所定の電圧レベルを印加し、 消去用 TFT15のオン ·オフ動作を制御する。
[0039] ところで、前記した回路構成は、発光素子である EL素子に加える駆動電流の供給 時間（点灯時間）を変更することができるので、有機 EL素子 14の実質的な発光輝度 を制御することができる。したがって、本発明に係る画素駆動装置における階調表現 にあっては、時間階調方式が基本となる。そして、この時間階調方式として、前記した 動画擬似輪郭ノイズの発生を完全に抑制するため、また、階調異常の発生を抑制す るために、単純サブフレーム法が適用される。尚、時間階調を実現するための画素 3 0に対する画素データの書込み及び消去の制御信号 Gは、駆動制御回路 21 (階調 表示手段）により生成される。
[0040] また、さらに、この駆動装置においては、少ないサブフレーム数でより多階調表示を 実現するために、前記したようにデータ変換回路 28 (階調表示手段）においてディザ 処理を軸としたデータ変換処理が行なわれる。即ち、時間階調により実階調を表現し 、ディザ処理により擬似階調を表現することにより、少ないサブフレーム数で多階調 表示する方法が用いられる。
[0041] この場合、図 17に示すように、奇数走査ラインと偶数走査ラインにおける各サブフ レーム（SF1〜15)期間中の発光期間の比はすべて異なるようになされる。その際、 各サブフレーム期間における発光期間の長さは、単純サブフレーム法により表示さ れる各階調間の輝度曲線が図 8に示したように非線形となるように決定されて 、る。し たがって、単純サブフレーム法による階調表示に非線形特性 (ガンマ特性)を持たせ ることができ、より自然な階調表示が実現される。尚、各サブフレーム期間における発 光期間の生成は、駆動制御回路 21からの制御信号に基づき消去ドライバ 26から供 給される消去スタートパルスに従い、消去用 TFT15が駆動し、キャパシタ 13の電荷 を瞬時に放電することにより行なわれる。
[0042] また、図示するように、同じ番号のサブフレーム期間について、 SF15を除き、偶数 走査ラインよりも奇数走査ラインでの発光期間が短くなされる。即ち、表示パネル 40 上の複数の画素 30は、データ信号の書込み力 消去までの期間により少なくとも 2つ の走査グループに分けられる。例えば、 SF3における奇数走査ラインの発光期間は 、偶数走査ラインでの SF2と SF3の発光期間の中間程度の長さに設定される。即ち、 前記データ変換回路 28において偶数走査ラインよりも値が大きいデータに変換され る奇数走査ラインのデータに対しては、その発光期間を偶数走査ラインでの発光期 間よりも短く設定することにより走査ライン間の表示輝度のずれを調整するようになさ れている。
[0043] したがって、フレームメモリ 23から入力された画素データの値力 偶数走査ラインと 奇数走査ラインの画素で同じであった場合、表示される階調は、実際は走査ライン毎 に異なるようになされるが、隣接する走査ライン間での発光期間が異なるため、視覚 上の輝度のずれが生じることなく自然な階調表現がなされる。尚、 SF15については 、偶数走査ラインでの発光期間よりも奇数走査ラインでの発光期間が長く設定され、 1フレーム全体での発光期間が偶数走査ラインと奇数走査ラインで等しくなるようにな されている。
[0044] また、本発明に係る実施の形態にぉ ヽては、ディザ処理によるパターンノイズ、フリ ッカ現象をさらに軽減するために、図 18の非線形階調特性のグラフに示すように、あ る一つの階調数を表示する場合、偶数、奇数走査ライン共に、実階調のみ、または 擬似階調のみにより表現するのではなぐ奇数走査ラインでは、実階調のみで表現し 、偶数走査ラインでは、ディザ処理による擬似階調により表現がなされる。
また、さらには、このように実階調と擬似階調により階調表現する際、各画素におい ては、奇数フレームと偶数フレームとで (即ちフレーム毎に)異なる発光パターン (例 えば、奇数フレームでは実階調表示、偶数フレームでは擬似階調表示等）となるよう 点灯駆動が制御されるのが好ま U、。
カロえて、前記のような階調表示方法による発光パターンは、同一フレームであって も画素の発光色により異なるようにしてもよい。
[0045] このような階調表示を実現するため、本発明に係る駆動装置においては、書込ドラ ィバ 25及び消去ドライバ 26は、図 19のブロック図に示すように構成される。即ち、書 込ドライバ 25内では、各走査ライン Al〜Anに対してレジスタ回路 RWによりクロック 信号 CK1に同期して駆動制御回路 21からの走査制御信号 G1に基づき画素データ の書込み走査を実行するように構成される。
[0046] 一方、消去ドライバ 26には、駆動制御回路 21より 2本の消去制御信号 G2、 G3とク ロック信号 CK2 (クロック信号 CK1の 1Z2倍の周波数）が入力される。消去ドライバ 2 6内には、各走査ラインに対してクロック信号 CK2に基づき動作するレジスタ回路 RE が設けられるが、奇数走査ラインに対応するレジスタ回路 REには、消去制御信号 G2 がデータ入力され、偶数走査ラインに対応するレジスタ回路 REには、消去制御回路 G3がデータ入力される。したがって、この構成により、走査ライン毎に発光パターン が異なる場合であっても、 1サブフレーム期間において、図 20のタイミング図に示す ように偶数走査ラインと奇数走査ラインとで発光期間（点灯期間）が異なるよう制御す ることが可能となり、サブフレーム数の増加を抑えることができる。尚、この回路構成に おいては、図 20に示すように、 1走査おきに奇数走査ラインと偶数走査ラインとが同 一走査期間内に消灯制御される（図中 E1と E2が重複する)。
[0047] 以上のように本発明に係る第一の実施の形態によれば、奇数走査ラインと偶数走 查ラインとで、夫々独立したタイミングで画素の消灯制御が行われる。これにより、同 じサブフレーム期間で奇数走査ラインと偶数走査ラインにおける画素の点灯すべき 期間が異なっても、そのサブフレーム期間内で異なるタイミングで消灯させることが可 能となる。したがって、従来のように余計にサブフレーム期間を必要とすることがなぐ サブフレーム数を増加させずに、階調表示に伴うノイズを軽減することができる。
[0048] 続いて、本発明にかかる画素駆動装置及び画素駆動方法の第二の実施の形態に ついて説明する。この第二の実施の形態では、第一の実施の形態において図 16に 示した駆動装置の全体構成とは、消去ドライバ 26から制御信号を伝送するための制 御ラインとして、書込ドライバ 25からの走査ライン Al〜Anが用いられる点が異なる。 したがって、この第二の実施の形態においては、駆動装置の全体構成の図示を省略 する。
また、この第二の実施の形態においては、前記のように、消去ドライバ 26から制御 信号を伝送するための制御ラインに、書込ドライバ 25からの走査ライン Al〜Anを用 いるため、図 1に示した画素 10の構成が採用される。
[0049] また、この第二の実施の形態においても、前記した第一の実施の形態と同様の階 調表示方法を採用するものであり、それら階調表示に伴うノイズを軽減するため、同 じ階調数表示であっても走査ライン毎にサブフレーム期間における発光パターン (発 光期間）が異なるよう制御が行われる。
[0050] 図 21に、第二の実施の形態における書込ドライバ 25及び消去ドライバ 26内の構成 を示す。図示するように、書込ドライバ 25では、各走査ライン Al〜Anに対し、レジス タ回路 RWにより走査制御信号 G 1に基づきクロック信号 CK 1に同期して画素データ の書込み走査を実行するように構成される。
[0051] 一方、消去ドライバ 26には、駆動制御回路 21より 2本の消去制御信号 G2、 G3とク ロック信号 CK2が入力される。消去ドライバ 26内には、各走査ラインに対してクロック 信号 CK2により動作するレジスタ回路 REが設けられるが、奇数走査ラインに対応す るレジスタ回路 REには、消去制御信号 G2がデータ入力され、偶数走査ラインに対 応するレジスタ回路 REには、消去制御信号 G3がデータ入力される。即ち、この回路 構成においては、奇数走査ラインと偶数走査ラインとで、そのライン上の画素 10に対 する独立した消灯制御が行われる。
[0052] 尚、この回路構成においては、図 9の回路構成のように走査ライン Al〜Anを画素 データ書込み走査と消去データ書込み走査とで共用し、データライン Bl〜Bmも画 素データと消去データとで共用する。このため、画素データの書込みと消去データの 書込みの切り換えは、走査制御信号 G1を走査ライン Al〜Anに供給するためのイネ 一ブル信号 EN1と、消去制御信号 G2を走査ライン A1, A3, A5, · · ·に供給するた めのイネ一ブル信号 EN2と、消去制御信号 G3を走査ライン A2, A4, A6, · · ·に供 給するためのイネ一ブル信号 EN3により制御する。 [0053] この回路構成において、奇数走査ラインと偶数走査ラインでのサブフレーム期間に おける発光パターン (発光期間）が異なるよう制御する場合、図 22のタイミング図に示 すように制御がなされる。即ち、図示するように、書込ドライバ 25からの走査制御信号 G1と消去ドライバ 26からの消去制御信号 G2、 G3の伝送に同じ走査ライン Al〜An を用いるため、 1走査期間おきに、 1走査期間内における書込み走査と消去走査の 制御タイミングが重複しないタイミングで各画素 10に供給される（図中、 Wと E1と E2 が走査ライン間で重複しな 、)。
[0054] 以上のように、本発明に係る第二の実施の形態によれば、前記した第一の実施の 形態と同様に、奇数走査ラインと偶数走査ラインとで、夫々独立したタイミングで画素 の消灯制御が行われる。これにより、同じサブフレーム期間で奇数走査ラインと偶数 走査ラインにおける画素の点灯すべき期間が異なっても、そのサブフレーム期間内 で異なるタイミングで消灯させることが可能となる。したがって、従来のように余計にサ ブフレーム期間を必要とすることがなぐサブフレーム数を増カロさせずに、階調表示 に伴うノイズを軽減することができる。
[0055] 続いて、本発明にかかる画素駆動装置及び画素駆動方法の第三の実施の形態に ついて説明する。この第三の実施の形態では、第一の実施の形態において図 16に 示した駆動装置の全体構成とは、消去ドライバ 26に供給されるクロック信号と書込ド ライバ 25〖こ供給されるクロックと消去ドライバ〖こ供給されるクロックとが共通クロックで ある点のみ異なる。したがって、この第三の実施の形態においては、駆動装置の全 体構成の図示を省略する。
[0056] また、この第三の実施の形態においても、前記した第一の実施の形態と同様の階 調表示方法を採用するものであり、それら階調表示に伴うノイズを軽減するため、同 じ階調数表示であっても走査ライン毎にサブフレーム期間における発光パターン (発 光期間）が異なるよう制御が行われる。
[0057] 図 23に、第三の実施の形態における書込ドライバ 25及び消去ドライバ 26内の構成 を示す。図示するように、書込ドライバ 25では、各走査ライン Al〜Anに対し、レジス タ回路 RWにより走査制御信号 G 1に基づきクロック信号 CK 1に同期して画素データ の書込み走査を実行するように構成される。 [0058] 一方、消去ドライバ 26には、駆動制御回路 21より 2本の消去制御信号 G2、 G3とク ロック信号 CK1 (書込ドライバ 25へのクロック信号と共通）が入力される。消去ドライバ 26内には、各走査ラインに対してクロック信号 CK1により動作するレジスタ回路 REが 設けられるが、奇数走査ラインに対応するレジスタ回路 REには、消去制御信号 G2が データ入力され、偶数走査ラインに対応するレジスタ回路 REには、消去制御信号 G 3がデータ入力される。このとき、図示するように、先頭ラインである走査ライン A1を除 き、レジスタ回路 REの前段に調整レジスタ回路 RAが設けられているため、書込ドラ ィバ 25から走査制御信号 G1を供給するためのクロック信号 CK1を共通に用いること ができる。
[0059] この回路構成においては、奇数走査ラインと偶数走査ラインとで、そのライン上の画 素 30に対する独立した消灯制御が行われる。そして、奇数走査ラインと偶数走査ライ ンでのサブフレーム期間における発光パターン (発光期間）が異なるよう制御する場 合、図 24のタイミング図に示すように制御がなされる。即ち、書込ドライバ 25による書 込動作毎に、消去制御信号 G2に基づく奇数走査ラインでの発光期間（点灯期間）の 制御（図中 E1)と、消去制御信号 G3に基づく偶数走査ラインでの発光期間（点灯期 間）の制御（図中 E2)とが交互になされる。
[0060] 以上のように、本発明に係る第三の実施の形態によれば、書込ドライバ 25と消去ド ライバ 26におけるクロック信号を共通化することができ、また、前記した第一の実施の 形態と同様の効果を得ることができる。
[0061] 続いて、本発明にかかる画素駆動装置及び画素駆動方法の第四の実施の形態に ついて説明する。この第四の実施の形態では、図 25に示すように、前記の第三の実 施の形態とは、消去ドライバ 26から制御信号を伝えるための制御ラインとして、書込 ドライバ 25からの走査ライン Al〜Anが用いられ、画素に図 1に示した画素 10の構 成が採用される点が異なる。
[0062] このため、画素データの書込みと消去データの書込みの切り換えは、走査制御信 号 G1を走査ライン Al〜Anに供給するためのイネ一ブル信号 EN1と、消去制御信 号 G2を走査ライン A1, A3, A5, · · ·に供給するためのイネ一ブル信号 EN2と、消 去制御信号 G3を走査ライン A2, A4, A6, · · ·に供給するためのイネ一ブル信号 E N3により制御する。
[0063] この構成において、奇数走査ラインと偶数走査ラインでのサブフレーム期間におけ る発光パターン (発光期間）が異なるよう制御する場合、図 26のタイミング図に示すよ うに制御がなされる。即ち、書込ドライバ 25による書込動作終了後、消去制御信号 G 2に基づき消去データの書込みを行うことにより奇数走査ラインでの発光期間を制御 し（図中 E1)、消去制御信号 G3に基づき消去データの書込みを行うことにより偶数 走査ラインでの発光期間（点灯期間）を制御（図中 E2)するようになされる。
[0064] 以上のように、第四の実施の形態によれば、前記した第三の実施の形態と同様に、 書込ドライバ 25と消去ドライバ 26におけるクロック信号を共通化することができ、また 、前記した第一の実施の形態と同様の効果を得ることができる。
[0065] 続いて、本発明にかかる画素駆動装置及び画素駆動方法の第五の実施の形態に ついて説明する。第五の実施形態においては、前記した第一、第二の実施の形態と は、消去ドライバ 26内の構成が異なる。図 27に第五の実施の形態における消去ドラ ィバ 26内の構成を示す。
[0066] 図示するように、消去ドライバ 26内にお 、ては、制御信号を供給すべき走査ライン として奇数走査ラインと偶数走査ラインのいずれかを選択するセレクタ回路 STが設け られる。そして、消去タイミングを制御する信号として制御信号 G2がセレクタ回路 ST の入力信号として入力され、その出力制御信号 SELがセレクタ回路 STに選択信号 として入力される。
[0067] 即ち、この構成により、奇数走査ラインと偶数走査ラインでのサブフレーム期間にお ける発光パターン (発光期間）が異なるよう制御する場合、サブフレーム期間内にお いて書込ドライバ 25による書込動作後、選択信号 SELに基づく走査ラインの選択後 、消去制御信号 G2に基づく画素の消灯動作が行われる。
[0068] このように本発明に係る第五の実施の形態によれば、奇数走査ライン及び偶数走 查ラインでの発光期間を夫々独立して制御することができ、前記の第一の実施の形 態と同様の効果を得ることができる。
[0069] 尚、前記した第一乃至第五の実施の形態において、単純サブフレーム法による階 調表示の発光パターンは、例えば図 28 (a)〜（d)に示すような複数の発光パターン のいずれかを採用することができる。尚、図 28においては 8つのサブフレーム（SF1
〜8)で 9階調を表示する場合を例に示している。
また、これらのパターンはフレーム毎に異なる発光パターンに切替えるようにしても よいし、走査ライン毎に切替えるようにしてもよい（特に、図 28 (d)に示す 2つの発光 パターンをフレーム毎に切替える制御を行う等)。即ち、発光パターンの不連続性に よって、表示ノイズの低減を図ることができる。
[0070] また、前記した実施の形態にお!、ては、 2つの発光パターンを走査ライン毎 (偶数 走査ラインと奇数走査ライン毎）に切り換える制御について述べてきたが、これに限 定されるものではない。例えば、ノイズの発生状況や回路構成の容易性等を考慮し、 発光パターンを 2つ以上とする制御や、 2走査ライン以上毎に、発光パターンを切り 換える制御を行うようにしてもょ 、。
[0071] また、前記した実施の形態では、図において発光表示パネル 40の両側に書込ドラ ィバ 25と消去ドライバ 26とを夫々配置する構成を示したが、本発明に係る画素駆動 装置の構成は、これに限定されることなぐ前記両ドライバを表示パネル 40の一方側 にまとめて配置した構成であってもよ 、。
[0072] また、前記した実施の形態にお!、ては、便宜上、画素データ 6ビット、階調表現を 6
4の場合としたが、これに限定されず、より多階調表示或いは低階調においても本発 明にかかる駆動装置及び駆動方法を適用することができる。

Claims

請求の範囲
[1] 複数のデータ線および複数の走査線の交差位置に配され、画素データ信号が書き 込まれることにより点灯駆動される複数の画素を備え、前記複数の画素は、前記画素 データ信号の書込みから消去までの期間により、少なくとも 2つの走査グループに分 けられる画素駆動装置であって、
前記データ線に画素データ信号を供給するデータ線駆動手段と、
前記データ線駆動手段によりデータ線に供給された画素データ信号が前記画素に 書き込まれるよう前記走査線を走査する走査線駆動手段と、
前記走査線駆動手段により前記画素に書き込まれた画素データ信号を、前記走査 グループ毎に消去制御する消去走査手段とを備えることを特徴とする画素駆動装置
[2] 1フレーム期間を複数のサブフレーム期間に時分割し、 1つまたは複数のサブフレ ーム期間の点灯期間の累計により階調表示を行う階調表示手段を備え、
前記階調表示手段により時分割された各サブフレーム期間内において、前記走査 線駆動手段による走査線の走査と、前記消去走査手段による画素データ信号の消 去動作とが実行されることを特徴とする請求項 1に記載された画素駆動装置。
[3] 前記走査グループの画素は夫々、フレーム毎に異なる発光パターンとなるよう点灯 駆動されることを特徴とする請求項 1または請求項 2に記載された画素駆動装置。
[4] 前記走査線駆動手段による画素データ信号の書込み動作と、前記消去走査手段 による画素データ信号の消去動作とは、 1走査期間内の重複する期間に実行される よう制御がなされることを特徴とする請求項 1乃至請求項 3のいずれかに記載された 画素駆動装置。
[5] 前記走査線駆動手段による画素データ信号の書込み動作と、前記消去走査手段 による画素データ信号の消去動作とは、 1走査期間内に互いに重複しないよう制御 がなされることを特徴とする請求項 1乃至請求項 3のいずれかに記載された画素駆動 装置。
[6] 複数のデータ線および複数の走査線の交差位置に配され、画素データ信号が書き 込まれることにより点灯駆動される複数の画素を備え、前記複数の画素は、前記画素 データ信号の書込みから消去までの期間により、少なくとも 2つの走査グループに分 けられる画素駆動方法であって、
前記データ線に画素データ信号を供給すると共に、前記データ線に供給された画 素データ信号が前記画素に書き込まれるよう前記走査線を走査し、前記画素に書き 込まれた画素データ信号を、前記走査グループ毎に消去制御することを特徴とする 画素駆動方法。
[7] 1フレーム期間を複数のサブフレーム期間に時分割し、 1つまたは複数のサブフレ ーム期間の点灯期間の累計により階調表示を行うと共に、
前記各サブフレーム期間内にお 、て、前記画素に画素データ信号を書き込むため の走査線の走査と、前記画素に書き込まれた画素データ信号の消去動作とを実行 することを特徴とする請求項 6に記載された画素駆動方法。
[8] 前記走査グループの画素は夫々、フレーム毎に異なる発光パターンとなるよう点灯 駆動されることを特徴とする請求項 6または請求項 7に記載された画素駆動方法。
[9] 前記画素データ信号の書込み動作と、前記画素データ信号の消去動作とは、 1走 查期間内の重複する期間に実行されるよう制御がなされることを特徴とする請求項 6 乃至請求項 8のいずれかに記載された画素駆動方法。
[10] 前記画素データ信号の書込み動作と、前記画素データ信号の消去動作とは、 1走 查期間内に互 ヽに重複しな 、よう制御がなされることを特徴とする請求項 6乃至請求 項 8の ヽずれかに記載された画素駆動方法。
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