WO2007032110A1

WO2007032110A1 - Ａ／ｄ変換器及びａ／ｄ変換方法

Info

Publication number: WO2007032110A1
Application number: PCT/JP2006/305935
Authority: WO
Inventors: Toshiaki Ozeki; Daisuke Nomasaki; Koji Oka
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2005-09-16
Filing date: 2006-03-24
Publication date: 2007-03-22
Also published as: CN101040442A; US20090040088A1; CN101040442B; US20100097136A1; JPWO2007032110A1; JP4314275B2; US7884750B2; US7649487B2

Abstract

　入力信号を演算増幅して出力する演算増幅器１０１を備えたＡ／Ｄ変換器において、演算増幅器１０１では、反転増幅器１ａ、サブＡ／Ｄ変換器２ａ、サブＤ／Ａ変換器３ａ、キャパシタＣ１１、Ｃ１２に加えて、初期値設定回路４ａが設けられる。この初期値設定回路４ａは、反転増幅器１ａの演算増幅の開始時に、前記反転増幅器１ａの出力電圧の初期値が、その演算増幅の目標値近傍の所定電圧値になるように、その目標値近傍の所定電圧値に等しい所定バイアス電圧を、前記反転増幅器１ａの出力側に接続される次段キャパシタＣ１３に印加する。このような演算増幅の目標値への収束が高速化している演算増幅器１０１がパイプライン型Ａ／Ｄ変換器の各段に使用される。

Description

明細書

AZD変換器及び AZD変換方法

技術分野

[0001] 本発明は、 AZD変翻及び AZD変換方法に関する。

背景技術

[0002] パイプライン方式の AZD変では、複数の演算増幅器が使用されており、その各々の演算増幅器は非常に重要な機能を担う。また、それらの消費電力は全体の消費電力の多くの割合を占める。このようなパイプライン AZD変を構成する演算増幅器の動作にお!、ては、入力信号に対して掛け算と加減算との演算増幅動作が要求される。

[0003] 演算増幅器の一構成例としては、与えられたアナログ入力電圧と基準電圧とを比較する電圧比較器や、加減算で使用するための基準電圧を生成する電圧生成器や、入力信号を演算増幅する反転増幅器などが含まれる。

[0004] 図 6は、パイプライン AZD変換器の構成要素である演算増幅器の従来例を示す。

この従来例は、非特許文献 1に記載される。図 6に示した演算増幅器 100は、サブ A ZD変換器 2a、サブ DZA変換器 3a、反転増幅器 la、第 1のキャパシタ Cll、第 2のキヤノシタ C 12、及び 5つのスィッチ SW1、 SW2、 SW3、 SW4、 SW5【こより構成される。

[0005] これらの回路構成で成り立つ演算増幅器の動作は、サンプル期間と増幅期間との 2つに分けることができる。先ず、始めに入力信号をサンプリングするサンプル期間について説明する。サンプル期間では、スィッチ SW1が a側（入力信号 VINの入力側）に切り換わると共に、 2個のスィッチ SW2、 SW5力オンになり、残りの 2個のスィッチ S W3、 SW4はオフとなる。このため、入力端子力も入力されたアナログ入力信号 VIN は、サブ AZD変換器 2aと第 1及び第 2のキャパシタ Cll、 C12とに接続され、反転増幅器 laの出力端子は接続されない。また、サンプル期間の終了で、前記 3個のスイッチ SW1、 SW2、 SW5はオフになる。

[0006] その後の増幅期間では、スィッチ SW1が b側（サブ DZA変換器 3a側）に切り換わると共〖こ、 2個の SW3、 SW4力オンとなり、他の 2個のスィッチ SW2、 SW5はオフとなる。このため、サブ DZA変の出力端子と第 1のキャパシタ C11とが接続され、また反転増幅器 laの出力端子と第 2のキャパシタ C12とが接続される。この際、反転増幅器 laの非反転入力端子はグランドと仮想接地になる。増幅期間の終了で、前記 3個のスィッチ SW1、 SW3、 SW4はオフになる。これらのスィッチ動作は全て同期して行われる。

[0007] つまり、サンプル期間では、アナログ入力信号 VINは、第 1のキャパシタ C11と第 2 のキャパシタ C12とに印加されて電荷が蓄えられる。この際、サブ AZD変は、アナログ入力信号 VINを所定の参照電圧に基づいて AZD変換する。続いて、サブ DZ A変換器 3aは、前記サブ AZD変換器 2aによって AZD変換されたデジタル入力信号を DZA変換して、次の増幅期間で加減算を行うための基準電圧を決定する。

[0008] その後の増幅期間では、サブ DZA変換器 3aの出力端子と第 1のキャパシタ C11 とが接続され、第 2のキャパシタ C12と反転増幅器 laの出力端子とが接続される。この時、反転増幅器 laの非反転入力端子は仮想接地であるので、第 1のキャパシタ C 11には、サブ DZA変 m^3cの出力である基準電圧に相当する電荷が蓄えられる。その結果、第 2のキャパシタ C12には、第 1のキャパシタ C 11にサンプル期間で保存された電荷力第 1のキャパシタ C11に存在する電荷量を引いた残りの電荷が移動する。

[0009] これらの一連の動作において、第 1及び第 2のキャパシタ Cll、 C12の容量比を調節することによって、入力信号電圧 VINを任意の倍率で増幅及び加減算することができ、所望の入出力伝達関数を得ることができる。

[0010] 演算増幅器 100を複数個接続したパイプライン AZD変翻では、 1つの演算増幅器 100が増幅期間にある際、次段の演算増幅器はサンプル期間にあり、次段の反転増幅器 laの出力端子は次段の演算増幅器の入力端子と接続される。このため、次段の反転増幅器 laの出力端子には、増幅期間において次段のサンプリングキャパシタ (第 1及び第 2のキャパシタ C11、 C12)等を含む次段キャパシタ C13に接続される。その次段キャパシタ C13が接続された状態で、所定の演算目標値にまで収束する必要があるため、演算増幅器は負荷容量が非常に大きくなり、高性能な反転増幅器 laが必要となる。

[0011] 以上の理由によって、高分解能及び高速動作のパイプライン AZD変換器を実現するためには、前記演算増幅器の高精度化、高利得化、及び高速ィ匕が必要となる。非特許文献 1 : Andrew M.abo他著 "A 1.5- V, 10-bit, 14.3- MS/s CMOS Pipeline An alog- to- Digital Converter", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, NO. 5, MAY 1999.

発明の開示

発明が解決しょうとする課題

[0012] 近年、情報通信分野における信号処理のディジタル化、高速化、広帯域化、情報通信機器の小型化、及び軽量ィ匕に伴い、ディジタル信号処理の重要なアナログプロックとなる AZD変においては、高速化、広帯域化及び低消費電力化が要望されている。

[0013] し力しながら、前記従来の AZD変では、演算増幅器 100が増幅期間に入つた際に、サンプリング用キャパシタ等を含む次段キャパシタ C13を負荷として増幅目標値の電圧まで高精度で収束するためには、非常に高性能な反転増幅器が必要となり、消費電力も大きくなる。

[0014] また、次段の演算増幅器は、次段の演算増幅器とは逆の相でサンプル期間及び増幅期間に入る。演算増幅器の増幅期間における増幅目標値は、前クロック相での次段キャパシタの電圧値とは相関が無、ため、増幅期間に入って演算増幅器の出力端子が次段キャパシタに接続される直前の次段キャパシタの電荷量や電位は判らない。このため、増幅期間に移行した瞬間の演算増幅器の出力電圧初期値は一意に決定することができず、増幅目標値への収束動作が遅くなる場合がある。

[0015] 本発明は、前記の問題を解決するためになされたものであり、その目的は、演算増幅が開始される際の演算増幅器の出力電圧の初期値を設定し、これにより、演算増幅の目標値への収束を高速化して、動作が高速で消費電力な AZD変換器及び A ZD変換方法を提供することにある。

課題を解決するための手段 [0016] 前記目的を達成するために、本発明では、演算増幅器の増幅期間の前に予め次段キャパシタに所定バイアス電圧を印力！]しておき、演算増幅器が増幅期間に移行した際の初期値を設定することにより、演算増幅動作時の演算目標値への収束時間を短縮して、 AZD変換器の高速動作を行うようにする。

[0017] 具体的に、本発明の AZD変換器は、入力端子に入力されたアナログ入力信号を AZD変換した後、演算増幅して出力端子から出力する演算増幅器と、演算増幅器の増幅動作の開始時での出力電圧に初期値を与える初期値設定回路とを備え、前記初期値設定回路は、演算増幅器の増幅動作の開始時に、前記演算増幅器の出力端子に接続されることになる次段キャパシタに対して、所定のノィァス電圧を与えることを特徴とする。

[0018] 本発明は、前記 AZD変換器において、前記演算増幅器は、第 1及び第 2のキャパシタと、前記入力端子に入力されたアナログ入力信号を AZD変換するサブ AZD変と、前記サブ AZD変で変換されたデジタル入力信号を DZA変換して基準電圧を生成するサブ DZA変換器と、前記サブ DZA変換器により生成された基準電圧並びに前記第 1及び第 2のキャパシタに保持された電荷に基づいて、前記ァナログ入力信号を演算増幅して前記出力端子から出力する反転増幅器と、前記第 1 及び第 2のキャパシタ、前記入力端子、前記サブ DZA変換器及び前記反転増幅器間の接続を切り換えるスィッチ群とを備えたことを特徴とする。

[0019] 本発明は、前記 AZD変換器において、前記初期値設定回路は、前記所定のバイァス電圧として、前記演算増幅器の増幅動作の開始時での出力電圧の初期値が、前記アナログ入力信号に対応する演算増幅の目標値の近傍になるように設定されることを特徴とする。

[0020] 本発明は、前記 AZD変換器において、前記初期値設定回路は、前記アナログ入力信号を AZD変換するサブ AZD変換器と、前記サブ AZD変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブ DZA変とを備えることを特徴とする。

[0021] 本発明は、前記 AZD変換器において、前記初期値設定回路は、前記演算増幅器に備えるサブ AZD変で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブ DZA変換器を備えることを特徴とする。

[0022] 本発明の AZD変換方法は、入力端子に入力されたアナログ入力信号を AZD変換した後、演算増幅器で演算増幅して出力端子力出力する AZD変換方法であつて、前記アナログ入力信号をサンプル期間において AZD変換すると共にサンプルし、前記サンプル期間で得たデジタル入力信号に対応する所定のバイアス電圧を初期値設定期間において生成し、この所定のバイアス電圧を前記演算増幅器の前記出力端子に接続されることになる次段キャパシタに印加し、前記所定のノィァス電圧が印加された次段キャパシタと前記演算増幅器の前記出力端子とを増幅期間にお Vヽて接続し、前記アナログ入力信号を前記演算増幅器で演算増幅することを特徴とする。

[0023] 本発明は、前記 AZD変換方法において、前記初期値設定期間は、前記サンプル期間と前記増幅期間との間に設定されることを特徴とする。

[0024] 本発明は、前記 AZD変換方法において、前記初期値設定期間は、前記アナログ入力信号が AZD変換された後に開始されることを特徴とする。

[0025] 以上により、本発明の AZD変換器及び AZD変換方法では、演算増幅期間の前に初期値設定期間が設定され、この初期値設定期間において、演算増幅器の出力端子に接続されることになる次段キャパシタに所定のバイアス電圧が与えられる。その結果、増幅期間に移行した際に、演算増幅器の演算増幅動作は、前記所定のバィァス電圧である初期値力演算増幅の目標値に向力つて収束するので、前記所定のバイアス電圧を適宜設定すれば、演算増幅の目標値への収束が高速化される。

[0026] 特に、本発明では、次段キャパシタに与えられる所定のバイアス電圧、すなわち、演算増幅開始時での演算増幅器の出力電圧の初期値が、その増幅期間での演算増幅の目標値の近傍に設定されているので、より一層高速に演算増幅動作の収束を行うことができて、高速及び低消費電力な AZD変換器が実現できる。従って、この AZD変をパイプライン AZD変^^の格段に使用すれば、ノィプライン AZD 変換器全体の低消費電力化及び高速ィ匕が可能である。

発明の効果 [0027] 以上説明したように、本発明の AZD変換器及び AZD変換方法によれば、演算増幅器の演算増幅動作での演算増幅の目標値への収束を高速化できるので、高速及び低消費電力な AZD変換器を実現できる。

図面の簡単な説明

[0028] [図 1]図 1は本発明の第 1の実施形態の AZD変換器の構成を示すブロック図である

[図 2]図 2は同 AZD変換器の動作タイミングチャートを示す図である。

圆 3]図 3は同 AZD変換器に備える初期値設定回路の内部構成を示す回路図である。

圆 4]図 4は本発明の第 2の実施形態の AZD変換器の構成を示すブロック図である圆 5]図 5は本発明の第 3の実施形態の AZD変換器の動作タイミングチヤ図である。

[図 6]図 6は従来の AZD変翻の構成を示すブロック図である。

符号の説明

[0029] 101、 102 演算増幅器

la 反転増幅器

2a サブ AZD変

3a サブ D/A変

4a、 5a 初期値設定回路

Cll 第 1のキャパシタ

C12 第 2のキャパシタ

C13 次段キャパシタ

SW1〜SW5 スィッチ

ld、 2d 電圧比較器

3d 第 2のサブ AZD変換器

4d 第 2のサブ DZA変

rl〜r3 抵抗 10a 入力端子

11a 出力端子

12 スィッチ群

発明を実施するための最良の形態

[0030] 以下に、本発明の実施形態の AZD変換器を図面に基づいてを説明する。

[0031] (第 1の実施形態）

図 1は、本発明の第 1の実施形態に係る AZD変換器の構成を示すブロック図である。

[0032] 同図の演算増幅器 101において、 laは入力端子 10aに入力された入力信号 VIN を演算増幅する際に用いる反転増幅器であって、出力端子 11aから演算増幅後のデジタル信号を出力する。 2aは前記入力端子 10aに入力された入力信号 VINを A ZD変換するサブ AZD変^^、 3aは前記サブ AZD変によって AZD変換されたデジタル入力信号を DZA変換して、次の増幅期間で加減算を行うための基準電圧を決定するサブ DZA変換器である。また、 Cll、 C12は第 1及び第 2のキヤパシタ、 12はスィッチ群であって 5個のスィッチ SW1、 SW2、 SW3、 SW4、 SW5を備えている。このスィッチ群 12は、前記第 1及び第 2のキャパシタ Cll、 C12、入力端子 10a、サブ DZA変 3a及び反転増幅器 la間の接続を切り換えるものである。

[0033] そして、 4aは本発明に特徴的な初期値設定回路であって、演算増幅する際の演算増幅開始時の演算増幅器 101の出力電圧の初期値を設定するためのものであり、その内部構成は後述する。

[0034] 次に、図 1の演算増幅器 101の回路動作について説明する。図 2は、図 1の演算増幅器 101が動作する際のサンプル期間 φ 1、 φ 1 ' ( φ 1≥φ 1 ' )、増幅期間 φ 2、及び初期値設定期間 φ rのタイミングチャートの一例を示している。

[0035] 先ず、サンプル期間 φ 1及び φ 1，につ、て説明する。サンプル期間 φ 1及び φ 1，では、スィッチ SW1が a側 (入力端子 10a側）に切り換わると共に、 2個のスィッチ SW 2、 SW5力 Sオンになり、一方、スィッチ SW3は開放され、スィッチ SW4はオフになる。アナログ入力信号 VINが演算増幅器 101の入力信号として入力端子 10aに与えられると、このアナログ入力信号 VINが各キャパシタ Cll、 C12に印加されて、サンプノレされる。

[0036] 続!、て、サンプル期間 φ 1，が終了し、スィッチ SW2がオフになった後、サンプル期間 φ 1が終了し、スィッチ SW1が開放され、スィッチ SW5がオフにされる。これにより、各キャパシタ Cll、 C12には、アナログ入力信号 VINとグランド電位との間の電位差による電荷が保存される。

[0037] 尚、図 2のタイミングチャートにおいて、サンプノレ期間 φ 1 'がサンプノレ期間 φ 1より早いタイミングで終了する理由は、スィッチ SW2がオン力オフになる際のチャージインジェクションによる演算結果のバラツキを取り除くためであるが、精度上問題がなければ、サンプル期間 φ 1、 φ 1 'は同時に終了しても構わない。

[0038] 続いて、初期値設定期間 φ rについて説明する。図 2のタイミングチャートに示したように、この初期値設定期間 φ ι:は、従来の演算増幅動作中におけるサンプル期間と増幅期間との間に存在するノンオーバーラップ期間を利用したものである。このノンオーバーラップ期間を用いることにより、新たにクロック相を生成する必要がなぐ容易に初期値設定期間 φ ι:の設定が可能である。尚、初期値設定期間 φ ι:の設定は、例えばサンプル期間途中でサブ AZD変換器 2aの AZD変換が終了する場合などでは、この AZD変換の終了に同期して初期値設定期間 φ ι:を設定することも可能である。

[0039] この初期値設定期間 φ rでは、スィッチ SW3が b側 (初期値設定回路 5a側）に切り換わって、初期値設定回路 4aの出力端子側が次段キャパシタ C13に接続される。これにより、この初期値設定期間 φ ι:では、後述するようにアナログ入力信号 VINに対応した所定のバイアス電圧が初期値設定回路 4aから次段キャパシタ C 13に印加される。前記次段キャパシタ C13は、パイプライン AZD変換方式においては、所定の演算増幅器の後段にも同様の演算増幅器やサブ AZD変翻が存在するので、それらのサンプリング用キャパシタ等を含めたキャパシタの合計である。

[0040] 続いて、増幅期間 φ 2について説明する。増幅期間 φ 2では、スィッチ SW1は b側（サブ DZA変 3a側）に切り換わると共に、スィッチ SW3が開放され、スィッチ SW 4がオンにされ、各スィッチ SW2、 SW5はオフにされる。従って、キャパシタ C11にはサブ DZA変換器 3aの出力側が接続され、キャパシタ C12は反転増幅器 laの出力側（即ち、出力端子 11a)に接続される。前記サンプル期間 φ 1及び φ 1 'で各キャパシタ Cll、 C12に保存された電荷はそのまま保存されているので、演算増幅器 101 の出力端子 1 laの出力電圧は、以下の式で表される演算目標値 Voutを目標に収束する。

[0041] Vout= (C12 + C1 D /C12 XVIN

-C11/C12 XVDAC

前記式において、 VINはアナログ入力信号電圧であり、 VDACはサブ DZA変換器 3aの出力電圧を表す。

[0042] この際、増幅期間 φ 2での演算増幅器 101の出力電圧の収束動作において、その出力電圧の初期値は、第 1及び第 2のキャパシタ Cll、 C12、及び次段キャパシタ C 13に予めに保存されている電荷で決定される。つまり、前記初期値設定期間 φ ι:で次段キャパシタ C 13に任意のノィァス電圧を印加しておくことによって、増幅期間 φ 2における収束動作の初期値を可変にすることが可能である。

[0043] ノィプライン AZD変^^の演算増幅器 101では、アナログ入力信号電圧 VINに対する出力電圧の伝達関数が唯一存在する。このため、アナログ入力信号 VINの電圧レベルがサブ AZD変換器 2aで判定された場合には、この時点で演算増幅の目標値が確定する。通常、サンプル期間 φ 1及び φ 1 'が終了する際には、サブ AZD 変 2aの AZD変換とサブ DZA変 3aの DZA変換は終了して、て、次相の増幅期間 φ 2における演算増幅の目標値が確定していることから、初期値設定回路 4aで設定される初期値設定用の所定のバイアス電圧は、増幅期間 φ 2での演算増幅器 101の出力電圧の初期値がこの演算増幅の目標値の近傍になるように設定される。その詳細は後述する。

[0044] 既述した従来例では、演算増幅器の出力電圧は、最大振幅時では例えば 0Vから演算増幅の最大目標電圧値まで収束する必要があるが、本実施形態では、増幅期間 φ 2での演算増幅器 101の出力電圧の初期値設定を行って、予め増幅期間 φ 2 での目標値への収束動作の初期値を演算増幅目標値近傍に設定しておくので、演算増幅器 101の出力電圧は、最大振幅時でも 0Vから演算増幅目標値にまで収束動作を行わず、演算増幅目標値近傍から収束動作を行う。従って、演算増幅動作において、収束する電圧幅を削減できるので、演算増幅器 101の出力電圧の収束を高速ィ匕することがでさる。

[0045] 増幅期間 φ 2に移行する際、次段の演算増幅器はその増幅期間を終了するが、次段の演算増幅器での演算増幅結果は一つ前のアナログ入力信号 VINに対して演算を行っているものであるので、前段の演算増幅目標値とは関係が無い。従って、次段キャパシタ C13の前増幅期間時の電荷量は次相の増幅期間の電荷量とは無相関であって、演算増幅器 101の各キャパシタ Cll、 C12と接続した瞬間の演算増幅器 10 1の出力電圧の初期値は、一つ前のアナログ入力信号 VINにも依存することになる。演算増幅器 101の演算増幅動作の出力電圧の初期値は、従来では、最悪の場合には演算増幅の目標値とは正負逆方向に決定され、それに起因して、収束するのに要する電圧振幅が増大して、収束動作が遅延していたが、本実施形態のように演算増幅器 101の演算増幅動作の出力電圧の初期値設定を行うことにより、収束動作を速めることが可能である。

[0046] 次に、初期値設定回路 4aの構成例を図 3に示す。同図において、初期値設定回路 4aは、複数個の電圧比較器 ld、 2d…と、複数の抵抗 rl、 r2、 r3…とを持つフラッシュ型の第 2のサブ AZD変換器 3dと、このサブ AZD変換器 3dの出力信号 b0、 bl--- を初期値設定用の所定のバイアス電圧 Vbに DZA変換する第 2のサブ DZA変換器 4dとで構成されている。

[0047] 前記電圧比較器 ld、 2d···は、所定の 2つの参照電圧 vl、 νθ間を複数の抵抗 rl、 r 2、 r3…で分割した各電圧 vrl、 ντ2···と、アナログ入力電圧 VINとを電圧比較することにより、アナログ入力電圧 VINの AZD変換を行って、入力信号レベルを判定する。更に、サブ DZA変換器 4dは、前記電圧比較器 ld、 2d···の出力電圧 bO、 bl…の組合せを受けると共に、その組合せの各々に対応させた初期値設定用の所定のバイァス電圧 ref0〜ref7が入力されていて、前記電圧比較器 ld、 2d···から受けた出力電圧 bO、 b 1 · ··の組合せに対応する 1つの初期値設定用の所定のバイアス電圧 refO 〜ref7を選択し、この選択した初期値設定用のバイアス電圧を生成して出力する。前記初期値設定用の所定のバイアス電圧 ref0〜ref7は、各々、対応するアナログ入力信号電圧 VINが入力されたとき、そのアナログ入力信号電圧 VINに対応する演算増幅の目標値 Vtgtに所定の微少電圧値 Δ Vを加算又は減算した電圧値 (VtgtO士 Δ V)〜 (Vtgt7士 Δ V)に設定される。

[0048] ここで、例えば、初期値設定を 3ビットのサブ AZD変換器 3dで行うとすると、サブ A /D変翻 3dは、電圧比較器 Id…を 7個と、抵抗 rl…を 8個とで構成される。また、それらに対応するように所定のバイアス電圧値 refO…も 3ビット数分必要となる。通常の 1. 5ビット Zステージ方式のパイプライン AZD変換方式では、 1つの演算増幅結果値に対して複数のアナログ入力電圧 VINが対応するので、初期値設定用の所定のバイアス電圧値も 3ビット数は必要がな、。

[0049] 初期値設定回路 4aのサブ AZD変翻 3dとサブ DZA変翻 4dとの変換精度を上げていくことにより、設定した初期値と演算増幅時の演算増幅目標値との誤差が少なくなっていくので、演算増幅動作での演算目標値への収束がより高速化される。

[0050] 以上の構成により、本実施形態では、初期値設定回路 4aにおいて、サブ AZD変換器 3dでアナログ入力信号 VINの電圧レベルを判定し、その後、この電圧レベルをサブ DZA変換器 4dで演算増幅の目標値近傍の所定のバイアス電圧 Vbに DZA変換し、この所定のバイアス電圧 Vbを次段キャパシタ C 13に与えて、演算増幅器 101 の演算増幅動作における出力電圧の初期値を設定したので、演算増幅の目標値への収束を高速ィ匕することができ、 AZD変全体のシステムの高速ィ匕を図ることができる。

[0051] (第 2の実施形態）

次に、本発明の第 2の実施形態の AZD変換器を説明する。

[0052] 前記第 1の実施形態では、初期値設定回路 4aには、図 3に示したサブ AZD変換器 3dを含んでいたが、本実施形態では、このサブ AZD変換器 3dを演算増幅器のサブ AZD変換器 2aで代用したものである。

[0053] 図 4は本発明の第 2の実施形態に係る AZD変^^の構成を示すブロック図である

[0054] 同図の演算増幅器 102において、 5aは演算増幅器 102での演算増幅の際に出力電圧の初期値を設定する初期値設定回路である。この初期値設定回路 5aには、ァナログ入力信号 VINを AZD変換してアナログ入力信号 VINの電圧レベルを判定するサブ AZD変換器 2aのデジタル入力信号を受ける。従って、この初期値設定回路 5aは、図 3に示した初期値設定回路 4aとは、サブ A/D変換器 3aを有しない点で異なり、サブ AZD変換器 2aからのデジタル入力信号を受けて、サブ DZA変換器 4d( 図 3参照）で所定のバイアス電圧 Vbに DZA変換する。尚、図 4において、図 1と同じ構成部分について同一符号を付してその説明を省略する。

[0055] これにより、本実施形態では、前記第 1の実施形態と比べて、サブ AZD変換器 3d を備えないので、サブ AZD変の数を減少させることができる。尚、前記第 1の実施形態では、演算増幅用のサブ AZD変換器 2aと初期値設定回路 4a内のサブ AZ D変とでは、その精度や判定電圧を任意に選択することが可能であつたが、本実施形態では、各演算増幅段の AZD変換精度、つまりサブ AZD変換器 2aの分解能によって初期値設定の精度も同時に決定されることになる。

[0056] 以上説明した構成により、本実施形態では、サブ AZD変換器 2aでアナログ入力信号 VINの電圧レベルを判定し、その後、初期値設定回路 5aのサブ DZA変換器 4 dで演算増幅動作での目標値近傍の所定のバイアス電圧 Vbに DZA変換して、この所定のバイアス電圧 Vbを次段キャパシタ C 13に与えて、演算増幅器 102の演算増幅動作における出力電圧の初期値を設定したので、演算増幅動作での目標値への収束を高速ィ匕することができ、 AZD変全体のシステムの高速ィ匕を図ることができる。

[0057] (第 3の実施形態）

続いて、本発明の第 3の実施形態の AZD変換器を説明する。

[0058] 前記第 1の実施形態では、初期値設定期間 φ ι:をサンプル期間 φ 1、 φ 1 'と増幅期間 φ 2との間に設定したが、本実施形態では、サブ AZD変換器 3d又は 2aでの電圧レベル判定が終了した時点カゝら初期値設定期間を開始するように設定したものである。

[0059] 本実施形態では、前記第 1の実施形態と第 2の実施形態の両者の回路構成を使用することが可能である。ここでは、第 2の実施形態の回路構成を用いて、動作を説明する。

[0060] 図 5のタイミングチャートにおいて、 φ 1、 φ 1 'はサンプル期間、 φ 2は増幅期間を示す。時点 tlは、サブ AZD変の AZD変換が終了する時刻を示し、この時点で演算増幅器 102の演算増幅の目標値が確定しており、これ以降であれば、初期値設定期間 Φ Γに移行することが可能である。図 5では、サブ AZD変換器 2aの ΑΖ D変換の終了タイミング tlの後に、初期値設定期間 φ ι:に移行している。その後、サンプル期間 Φ 1、 Φ 1 'が終了し、増幅期間 φ 2に移行する。このとき、初期値設定期間 φ rは継続してヽても構わな、。

[0061] 初期値設定期間 φ rでは、サブ AZD変換器 2aの AZD変換結果を所定のバイァス電圧 Vbに DZA変換する。ここでは、増幅期間 φ 2の開始前に初期値設定期間 φ rを終了しているが、増幅期間 φ 2に移行してからも初期値設定期間 φ ι:を一時継続して、初期値設定用の所定のバイアス電圧 Vbが反転増幅器 laの出力端子 11aと次段キャパシタ C13とに与えられた状態を維持することも可能である。反転増幅器 laの出力端子 11aに初期値設定用の所定のバイアス電圧 Vbが与えられている状態であつても、サンプル期間 φ 1、 φ 1，で印加された電荷は、スィッチ SW1の開放によって反転増幅器 laの入力側がフロートであるので、各キャパシタ Cll、 C12に蓄えられて V、た電荷の合計量は保存されて、て、演算増幅結果に対する影響はな、からである

[0062] 以上の構成により、サンプル期間 φ 1、 φ 1 'の終了以前にアナログ入力信号 VIN の電圧レベルが判定されれば、この判定後に、サブ DZA変換器 4dで演算増幅の出力電圧の目標値近傍の所定のバイアス電圧 Vbに DZA変換を行って、この所定のバイアス電圧 Vbで演算増幅器 102の演算増幅動作における出力電圧の初期値を設定したので、演算増幅の目標値への収束を高速ィ匕することができ、 AZD変換器全体のシステムの高速ィ匕を図ることができる。

産業上の利用可能性

[0063] 以上説明したように、本発明は、 AZD変換器に備える演算増幅器の演算増幅動作での演算増幅の目標値への収束を高速化できるので、この AZD変換器を各段に備えるパイプライン AZD変の高速ィ匕及び低消費電力化を図ることができ、パイプライン AZD変換器の用途、例えば、テレビやビデオの映像信号処理や無線 LAN 等の通信信号処理等の用途に有用である。

Claims

請求の範囲

[1] 入力端子に入力されたアナログ入力信号を AZD変換した後、演算増幅して出力端子から出力する演算増幅器と、

演算増幅器の増幅動作の開始時での出力電圧に初期値を与える初期値設定回路とを備え、

前記初期値設定回路は、

演算増幅器の増幅動作の開始時に、前記演算増幅器の出力端子に接続されることになる次段キャパシタに対して、所定のバイアス電圧を与える

ことを特徴とする AZD変^^。

[2] 前記請求項 1記載の AZD変換器において、

前記演算増幅器は、

第 1及び第 2のキャパシタと、

前記入力端子に入力されたアナログ入力信号を AZD変換するサブ AZD変換器と、

前記サブ AZD変で変換されたデジタル入力信号を DZA変換して基準電圧を生成するサブ DZA変換器と、

前記サブ DZA変換器により生成された基準電圧並びに前記第 1及び第 2のキヤパシタに保持された電荷に基づいて、前記アナログ入力信号を演算増幅して前記出力端子から出力する反転増幅器と、

前記第 1及び第 2のキャパシタ、前記入力端子、前記サブ DZA変換器及び前記反転増幅器間の接続を切り換えるスィッチ群とを備えた

ことを特徴とする AZD変^^。

[3] 前記請求項 1又は 2記載の AZD変翻にお、て、

前記初期値設定回路は、

前記所定のバイアス電圧として、前記演算増幅器の増幅動作の開始時での出力電圧の初期値が、前記アナログ入力信号に対応する演算増幅の目標値の近傍になるように設定される

ことを特徴とする AZD変^^。

[4] 前記請求項 1〜3の何れか 1項に記載の AZD変換器において、

前記初期値設定回路は、

前記アナログ入力信号を AZD変換するサブ AZD変換器と、

前記サブ AZD変で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブ DZA変^^とを備える

ことを特徴とする AZD変^^。

[5] 前記請求項 2に記載の AZD変翻にぉ、て、

前記初期値設定回路は、

前記演算増幅器に備えるサブ AZD変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブ DZA変を備える

ことを特徴とする AZD変^^。

[6] 入力端子に入力されたアナログ入力信号を AZD変換した後、演算増幅器で演算増幅して出力端子力も出力する AZD変換方法であって、

前記アナログ入力信号をサンプル期間において AZD変換すると共にサンプルし、前記サンプル期間で得たデジタル入力信号に対応する所定のバイアス電圧を初期値設定期間において生成し、この所定のバイアス電圧を前記演算増幅器の前記出力端子に接続されることになる次段キャパシタに印加し、

前記所定のバイアス電圧が印加された次段キャパシタと前記演算増幅器の前記出力端子とを増幅期間において接続し、前記アナログ入力信号を前記演算増幅器で演算増幅する

ことを特徴とする AZD変換方法。

[7] 前記請求項 6記載の AZD変換方法にお、て、

前記初期値設定期間は、

前記サンプル期間と前記増幅期間との間に設定される

ことを特徴とする AZD変換方法。

[8] 前記請求項 6記載の AZD変換方法にお、て、前記初期値設定期間は、

前記アナログ入力信号が AZD変換された後に開始されることを特徴とする AZD変換方法。