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WO2006117860A1 - 差動駆動回路およびそれを内蔵する電子機器 - Google Patents

差動駆動回路およびそれを内蔵する電子機器 Download PDF

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Satoshi Miura
Jun-Ichi Okamura
Seiichi Ozawa
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Thine Electronics, Inc.
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Definitions

  • a differential drive circuit for low-voltage differential signals is a switch circuit that also has a MOS transistor power that receives a differential signal and outputs a current signal;
  • a second circuit group in which a plurality of NMOS transistors and resistors connected in series are connected in parallel;
  • a resistor connected between the resistor of the first circuit group and the resistor of the second circuit group, and the resistance value of the resistor of the first circuit group and that of the second circuit group are equal to each other.
  • the resistance value is varied by controlling the gates of the transistors of the first and second circuit groups.
  • a second NMOS transistor having a drain connected to the source of the first NMOS transistor and a gate connected to the high potential side power supply potential;
  • a third NMOS transistor having a source connected to the power supply potential on the low potential side; a fourth NMOS transistor having a source connected to the drain of the third NMOS transistor and a gate connected to the power supply potential on the high potential side;
  • the size of the first NMOS transistor and the fifth NMOS transistor of the reference potential generation circuit has a size of lZn (n is a positive integer value) the size of the NMOS transistor,
  • the seventh PMOS transistor has a size 1 / n (n is a positive integer value) of the size of the PMOS transistor.
  • FIG. 2 is a circuit diagram illustrating an embodiment of the reference potential generation circuit 102 according to the present invention.
  • the reference potential generating circuit 102 is connected to the resistor R1 having one end connected to the first power supply potential 13 on the high potential side, the resistor R3 having one end connected to the second power supply potential 14 on the low potential side, and R1 and R3. It consists of a resistor R2 connected in series.
  • the connection node 21 of R1 and R2 is connected to the gate of the NMOS transistor 1 of the output circuit 100, and the reference potential V3 is supplied.
  • the connection node 22 of R2 and R3 is connected to the gate of the PMOS transistor 2 of the output circuit 100, and the reference potential V4 is supplied.
  • the source sides of the plurality of NMOS transistors Nl to Nn are connected to the power supply potential 14 on the low potential side, and one terminal of each of the plurality of resistors Rnl to Rnn is The NMOS transistors Nl to Nn are connected to the drain side, and the other terminal is connected to the node 22.
  • Each PMOS transistor and resistor of the first circuit group, and each NMOS transistor and resistor of the second circuit group are paired with each other.
  • the combination of the resistors Rpl and Rnl and the combination of the resistors Rpn and Rnn The resistance values are set equal to each other.
  • the combined resistance value of the resistors Rpl--Rpn is controlled by the gates of the transistors in the first circuit group
  • the combined resistance value of the resistors Rnl--Rnn is controlled by the gates of the transistors in the second circuit group.
  • the second circuit group 402 has a drain connected to the power supply potential 13 on the high potential side and a gate width of FIG. Connected to the source of transistor 49, gate connected to power supply potential 13, and gate width M
  • the resistance value connected to the source of the OS transistor 50 is nZ2 of the termination resistance RL.
  • the resistor 54 and the resistor 54 connected in series, the drain is connected to the other terminal of the resistor 54, and the gate is connected to the power supply potential 13.
  • the connected gate width is 1 / n NMOS transistor 51 of MOS transistor 4 and MOS transistor 6, the source is connected to the source of NMOS transistor 51, the drain is connected to power supply potential 14 on the low potential side, and the gate is connected
  • the PMOS transistor 2 includes an lZn PMOS transistor 52 and a differential amplifier 55 having a reference potential 56 for controlling the gate potential of the PMOS transistor 52 connected to a non-inverting input terminal.
  • the inverting input terminal of the differential amplifier 55 is connected to the connection point between the resistor 53 and the resistor 54.
  • This offset potential VOC is linked with the potential of the node 57 to which the resistor 45 and the resistor 46 are connected and the potential of the node 58 to which the resistor 53 and the resistor 54 are connected. Therefore, the offset potential VOC is determined by setting the reference potential 48 and the reference potential 56 so that the potentials of the node 57 and the node 58 become target values. In this way, the differential voltage VOD can be changed with the offset potential VOC-constant.
  • FIG. 6 is a circuit block diagram illustrating the configuration of the high output differential drive circuit of the present invention.
  • the low-voltage differential signal differential drive circuit 300 according to the present invention includes an output circuit 100, an emphasis circuit 300, and a noise circuit (not shown), for example, a reference potential generation circuit 102.
  • step 2 since the differential signal input of each switch circuit of drive circuit 100 and emphasis circuit 400 is inverted, the operation of the switch circuit is inverted, and the potentials of output terminals 7 and 8 of differential drive circuit 300 are inverted. Is also reversed. Steps 3 and 4 repeat these operations.
  • FIG. 8 shows another input / output signal train.
  • Step 1 since the NMOS transistors 3 and 6 of the switch circuit of the drive circuit 100 are turned on and the NMOS transistors 63 and 66 of the switch circuit of the emphasis circuit 400 are turned on, the differential drive circuit 300
  • the potential of the output terminal 8 is high level, and the potential of the output terminal 7 is low level.
  • This high level rises rapidly with the voltage drive of the drive circuit 100 and is further powered by the current drive of the emphasis circuit 400; similarly, the low level falls rapidly with the voltage drive of the drive circuit 100 and further emphasis occurs.
  • the current is supplied by the current drive of the circuit 300, so that the amplitude becomes larger than usual.

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Abstract

　差動増幅器を無くすかあるいは数を減らして、回路面積や消費電流を減らし、ノイズによる発振の問題を解決すると共に、高い駆動能力をもつ低電圧差動信号用差動駆動回路およびそれを内蔵する電子機器を提供する。 　差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるスイッチ回路と、一方が高電位側の電源電位に接続され、他方がスイッチ回路の一方のノードに接続され、ソースフォロワとして動作するＮＭＯＳトランジスタと、一方が低電位側の電源電位に接続され、他方がスイッチ回路の他方のノードに接続され、ソースフォロワとして動作するＰＭＯＳトランジスタとから構成される出力回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれのゲートに基準電位を供給する基準電位生成回路とを備え、基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可変手段を備えて成る。さらに出力回路のエンファシス回路を備えて成る。

Description

明 細 書
差動駆動回路およびそれを内蔵する電子機器
技術分野
[0001] 本発明は、抵抗終端された一対の差動伝送路の電流方向を変えることによって信 号を伝送する、 LVDS (Low -Voltage Differential Signals：低電圧駆動信号）ィ ンターフェース用の差動駆動回路及びそれを内蔵する電子機器に関する。
背景技術
[0002] LVDSインターフェース用差動駆動回路として、下記特許文献 1に記載されるもの が知られている。ここに提案されている駆動回路は、差動増幅器を 3つ使うことにより 、オフセット電位を一定に保ちながら差動電圧を変化させる構成をとつている。このた め、回路が複雑となり回路面積が大きくなる、全体の消費電流が大きくなる、また終 段のトランジスタを駆動する 2つの差動増幅器は電源ノイズ等がトリガーとなって発振 し易いという問題がある。さらに駆動回路能力に関して下記特許文献 2に記載される ものが知られている。ここに提案されている駆動回路は、主駆動回路とプリェンファシ ス回路とから構成されて!、るが、 、ずれも電流源でバイアスされる構成となって 、る。 従って、回路は負荷の変動やバラツキに関係なく定電流を供給しょうとするため、負 荷の変化に対しソースドレイン間の電圧 (V )が変動し、コモンモード電圧が定まら
SD
ない結果となる。特に待機状態にある時、 EMI障害が発生しやすい状況となるため、 高速駆動に伴うノイズの障害に問題があった。
特許文献1 :113?6111431号公報
特許文献 2： USP6590432号公報
発明の開示
発明が解決しょうとする課題
[0003] 本発明はこのような問題を解決するためになされたものであり、差動増幅器を無く すかあるいは数を減らして、回路面積や消費電流を減らし、ノイズによる発振の問題 を解決すると共に、コモンモードレベルを安定にすることで EMI障害の発生を少なく し、高い駆動能力をもつ低電圧差動信号用差動駆動回路およびそれを内蔵する電 子機器を提供することを目的とする。
課題を解決するための手段
[0004] 請求項 1に記載の低電圧差動信号用差動駆動回路は、差動信号が入力され電流 信号を出力する MOSトランジスタ力もなるスィッチ回路と、
一方が高電位側の電源電位に接続され、他方が前記スィッチ回路の一方のノード に接続され、ソースフォロワとして動作する NMOSトランジスタと、一方が低電位側の 電源電位に接続され、他方が前記スィッチ回路の他方のノードに接続され、ソースフ ォロワとして動作する PMOSトランジスタとから構成される出力回路と、
前記 NMOSトランジスタと前記 PMOSトランジスタのそれぞれのゲートに基準電位 を供給する基準電位生成回路とを備え、
前記基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可 変手段を備えることを特徴とする。
[0005] 請求項 2に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電圧 差動信号用差動駆動回路において、
前記スィッチ回路力 前記 NMOSトランジスタのソースに一方の端子が接続されノ ードを形成した第 1トランジスタおよび第 2トランジスタと、前記 PMOSトランジスタのソ ースに一方の端子が接続されノードを形成した第 3トランジスタおよび第 4トランジスタ とからなり、
前記第 1トランジスタと前記第 3トランジスタの他方の端子が接続されたノードと前記 第 2トランジスタと前記第 4トランジスタの他方の端子が接続されたノードとが、前記出 力回路の出力端子を形成し、
前記第 1トランジスタと前記第 4トランジスタのゲートが接続されたノードと前記第 2ト ランジスタと前記第 3トランジスタのゲートが接続されたノードとが、前記差動信号の入 力端子を形成することを特徴とする。
[0006] 請求項 3に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電圧 差動信号用差動駆動回路において、
前記基準電位生成回路が、前記高電位側の電源電位と前記 NMOSトランジスタの ゲートとの間に接続された第 1抵抗と、 前記 NMOSトランジスタのゲートと前記 PMOSトランジスタのゲートとの間に接続さ れた第 2抵抗と、
前記 PMOSトランジスタのゲートと前記低電位の電源電位との間に接続された第 3 抵抗とからなることを特徴とする。
[0007] 請求項 4に記載の低電圧差動信号用差動駆動回路は、請求項 3に記載の低電圧 差動信号用差動駆動回路において、
前記基準電位生成回路の前記第 1抵抗と、前記第 3抵抗とは抵抗値が等しいことを 特徴とする。
[0008] 請求項 5に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電圧 差動信号用差動駆動回路において、
前記基準電位生成回路が、直列に接続された PMOSトランジスタと抵抗とを複数 個並列に接続してなる第 1回路群と、
直列に接続された NMOSトランジスタと抵抗とを複数個並列に接続してなる第 2回 路群と、
前記第 1回路群の抵抗と前記第 2回路群の抵抗との間に接続された抵抗とを備え、 前記第 1回路群の抵抗と、前記第 2回路群の抵抗とはそれぞれ抵抗値が等しく設 定され、前記第 1および第 2回路群のトランジスタのゲートを制御することにより、抵抗 値を可変することを特徴とする。
[0009] 請求項 6に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電位 差動信号用差動駆動回路において、
前記基準電位生成回路が、前記高電位側の電源電位にドレインを接続された第 1 NMOSトランジスタと、
前記第 1NMOSトランジスタのソースにドレインを接続され且つゲートが前記高電 位の側電源電位に接続された第 2NMOSトランジスタと、
前記低電位側の電源電位にソースを接続された第 3NMOSトランジスタと、 前記第 3NMOSトランジスタのドレインにソースを接続され且つゲートが前記高電 位側の電源電位に接続された第 4NMOSトランジスタと、
前記第 2NMOSトランジスタのソースと前記第 4NMOSトランジスタのドレインとの 間に接続された第 1抵抗および第 2抵抗と、
前記第 1NMOSトランジスタと第 5NMOSトランジスタとのゲートに出力端子が接続 され前記ゲート電位を制御し、前記第 1抵抗と前記第 2抵抗との接続されたノード電 位を、第 1基準電位に近づくように動作する第 1差動増幅器と、
前記低電位側の電源電位にソースを接続された前記第 3NMOSトランジスタの電 流を制御する前記電流源可変手段とを備える第 1回路群と、
前記高電位側の電源電位にドレインを接続された前記第 5NMOSトランジスタと、 前記第 5NMOSトランジスタのソースにドレインを接続され且つゲートが前記高電 位側の電源電位に接続された第 6NMOSトランジスタと、前記低電位側の電源電位 にドレインを接続された第 7PMOSトランジスタと、
前記第 7PMOSトランジスタのソースにソースを接続され且つゲートが前記高電位 側の電源に接続された第 8の NMOSトランジスタと、前記第 6の NMOSトランジスタ のソースと前記第 8NMOSトランジスタのドレインとの間に接続された第 3抵抗および 第 4抵抗と、
前記第 7PMOSトランジスタのゲートに出力端子が接続され前記ゲート電位を制御 し、前記第 3抵抗と前記第 4抵抗との接続されたノード電位を、前記第 1基準電位に 近づくように動作する第 2差動増幅器とを備える第 2回路群とを備えることを特徴とす る。
[0010] 請求項 7に記載の低電圧差動信号用差動駆動回路は、請求項 6に記載の低電圧 差動信号用差動駆動回路において、
前記基準電位生成回路の前記第 1抵抗、前記第 2抵抗、前記第 3抵抗および前記 第 4抵抗の抵抗値が、前記出力回路の出力端子に接続される終端抵抗の抵抗値の n/2 (nは正の整数値)倍であることを特徴とする。
[0011] 請求項 8に記載の低電圧差動信号用差動駆動回路は、請求項 6に記載の低電圧 差動信号用差動駆動回路において、
前記基準電位生成回路の前記第 1NMOSトランジスタおよび前記第 5NMOSトラ ンジスタのサイズが、前記 NMOSトランジスタのサイズの lZn (nは正の整数値）のサ ィズを有し、 前記第 7PMOSトランジスタのサイズが、前記 PMOSトランジスタのサイズの 1 /n ( nは正の整数値)のサイズを有することを特徴とする。
[0012] 請求項 9に記載の低電圧差動信号用差動駆動回路は、請求項 1に記載の低電圧 差動信号用差動駆動回路において、
前記出力回路の出力端子とエンファシス回路の出力端子とが互いに接続され、 前記エンファシス回路は、さらに異なる差動信号が入力され電流信号を出力する M OSトランジスタからなるエンファシス回路用スィッチ回路の一方のノード力 PMOSトラ ンジスタのドレインと接続され、前記 PMOSトランジスタのソースが前記高電位側の電 源電位に接続され、前記 PMOSトランジスタのゲートがエンファシス回路用バイアス 電源の一方に端子に接続され、
前記エンファシス回路用スィッチ回路の他方のノードが NMOSトランジスタのドレイ ンと接続され、前記 NMOSトランジスタのソースが前記低電位側の電源に接続され、 前記 NMOSトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の 端子に接続されて構成されて成ることを特徴とする。
[0013] 請求項 10に記載の低電圧差動信号用差動駆動回路は、請求項 9に記載の低電圧 差動信号用差動駆動回路の前記エンファシス回路用スィッチ回路が、
請求項 2のスィッチ回路であることを特徴とする。
[0014] 請求項 11に記載の低電圧差動信号用差動駆動回路は、請求項 9に記載の低電圧 差動信号用差動駆動回路の前記エンファシス回路が、
前記エンファシス回路用スィッチ回路の一方のノードが NMOSトランジスタのソース と接続され、前記 NMOSトランジスタのドレインが前記高電位側の電源に接続され、 前記 NMOSトランジスタのゲートがエンファシス回路用バイアス電源の一方の端子に 接続され、
前記エンファシス回路用スィッチ回路の他方のノード力 SPMOSトランジスタのソース と接続され、前記 PMOSトランジスタのドレインが前記低電位側の電源に接続され、 前記 PMOSトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の端 子に接続されて成ることを特徴とする。
[0015] 請求項 12に記載の低電圧差動信号用差動駆動回路は、請求項 11に記載の低電 圧差動信号用差動駆動回路の前記エンファシス回路用スィッチ回路が、 請求項 2のスィッチ回路であることを特徴とする。
[0016] 請求項 13に記載の電子機器は、請求項 1乃至 12のいずれかに記載の低電圧差 動信号用差動駆動回路を内蔵することを特徴とする。
[0017] 請求項 14に記載の電子機器は、請求項 13に記載の電子機器力 携帯端末である ことを特徴とする
発明の効果
[0018] 本発明の低電圧差動信号用差動駆動回路によれば、回路面積や消費電流を減ら し、ノイズによる発振の問題を解決すると共に、コモンモードレベルを安定にすること で EMI障害の発生を少なくし、高い駆動能力をもつ低電圧差動信号用差動駆動回 路およびそれを内蔵する電子機器を提供することができる。
図面の簡単な説明
[0019] [図 1]本発明による実施例 1の差動駆動回路の構成を示す回路ブロック図である。
[図 2]本発明による実施例 1の基準電位生成回路の構成を示す回路ブロック図である
[図 3]本発明による可変抵抗を備えた基準電位生成回路である。
[図 4]本発明による電位可変手段を備えた基準電位生成回路。
[図 5]本発明による他の電位可変手段を備えた基準電位生成回路。
[図 6]本発明による実施例 2の差動駆動回路の構成を示す回路ブロック図である。
[図 7]本発明による実施例 2の差動駆動回路の入出力信号トレインを示した図である
[図 8]本発明による実施例 2の差動駆動回路の他の入出力信号トレインを示した図で ある。
[図 9]本発明の他のエンファシス回路による差動駆動回路の入出力信号トレインを示 した図である。
符号の説明
[0020] 1〜6、 41〜44、 49〜52、 61〜66 トランジスタ
45、 46、 53、 54 抵抗 7、 8、 11、 12、 21、 22、 71〜74 ノード
9、 10、 69、 70 差動入力端子
13、 14 高電位側および低電位側電源電位
47、 55 第 1および第 2差動増幅器
48 第 1基準電位
100 出力回路
101 スィッチ回路
102 基準電位生成回路
300 低電圧差動信号用差動駆動回路
400 エンファシス回路
401, 402 第 1および第 2回路群
Rl〜3、Rpl、Rpn、Rnl、Rnn 抵抗
Ρ1〜Ρη、Ν1〜Νη トランジスタ
CMC カレントミラー回路
IN+ ドライブ回路差動入力信号正側
IN- ドライブ回路差動入力信号負側
EMP+ エンファシス回路差動入力信号正側
EMP- エンファシス回路差動入力信号負側
OUT+ 高出力差動駆動回路出力正側
OUT— 高出力差動駆動回路出力負側
HiZ ハイインピーダンス
発明を実施するための最良の形態
[実施例 1]
本発明による低電圧差動信号用差動駆動回路の第 1の実施の形態について、図 1 を用いて説明する。図 1は、本発明の低電圧差動信号用差動駆動回路の構成を説 明する回路ブロック図である。本発明の低電圧差動信号用差動駆動回路 300は、 L VDSインターフェース規格 (IEEE P1596, 3)に準拠する出力回路 100と基準電 圧生成回路 102から構成される。 [0022] 出力回路 100は、差動信号が入力され終端抵抗 RLへ電流信号を出力するスイツ チ回路 101と、一方が低電位側の電源電位 14に接続され、他方がスィッチ回路 101 のノード 12に接続されて、ソースフォロワとして動作する PMOSトランジスタ 2と、一方 が高電位側の電源電位 13に接続され、他方がスィッチ回路 101のノード 11に接続さ れて、ソースフォロワとして動作する NMOSトランジスタ 1とからなる。
[0023] スィッチ回路 101は NMOSトランジスタ 3〜6で構成されており、トランジスタ 3およ びトランジスタ 5のドレインがトランジスタ 1のソースに共通接続され、ノード 11を形成し て 、る。トランジスタ 4およびトランジスタ 6のソースが PMOSトランジスタ 2のソースに 共通接続され、ノード 12を形成している。トランジスタ 3とトランジスタ 4とが直列に接 続された接続点であるノード 8と、トランジスタ 5とトランジスタ 6とが直列に接続された 接続点であるノード 7とが出力回路 100の出力端子を形成する。トランジスタ 3とトラン ジスタ 6の各ゲートが共通接続された接続点であるノード 9と、トランジスタ 5とトランジ スタ 4の各ゲートが接続された接続点であるノード 10とが入力端子を形成する。ノード 9とノード 10の入力端子には、低電位側の電源電圧と高電位側の電源電位まで振れ る互いに反転された差動信号が入力される。ノード 7とノード 8との間〖こは、外部の終 端抵抗 RLが接続される。
[0024] ノード 8の電位を VI、ノード 7の電位を V2とすると、出力の差動電位 VODは、 VO D=V1— V2と表わされる。出力のオフセット電圧 VOCは、 VOC= (V1 +V2) Z2と 表わされる。この構成で、 NMOSトランジスタ 1と PMOSトランジスタ 2のゲートに、基 準電位生成回路 102で生成した基準電位を入力すると、全体力ソースフォロワ構成 であるために、ノード 11の電位とノード 12の電位が決定される。基準電位生成回路 1 02で生成し、 NMOSトランジスタ 1のゲートに力かる電圧を V3、 PMOSトランジスタ 2 のゲートに力かる電圧を V4、ノード 11の電位を V5、ノード 12の電位を V6とする。終 端抵抗 RLを流れる電流を IIとすると、 IIが小さく NMOSトランジスタ 1および PMOS トランジスタ 2が飽和領域で動作する場合、 II = |8 n (V3 - V5 - Vthn) 2/2 = β ρ ( V6-V4-Vthp) 2/2となる。ここで j8 n、 j8 pおよび Vthn、 Vthpはそれぞれ NMO Sトランジスタおよび PMOSトランジスタの 13値と閾値電圧である。そのとき、 VOD=I 1 XRL、 VOC=V5 -Il XRL/2=V6 + I1 XRL/2となる。これらの値 VOCと V ODが目標の値となるように V3と V4の基準電位が決定される。 LVDSの規格による と、 VOCの標準的な値は 1. 2V、 VODの標準的な値は 250mV、 RLの値は ΙΟΟ Ω である。この場合 VOCと VODが目標の値となるような基準電位 V3、 V4を決める例を 示す。簡単のために j8 n= j8 p = 2、 Vthn=Vthp = 0. 5と仮定する。これから、 V3 = 1. 2 + 0. 250/2+ 1 = 2. 45V、 V4= l. 2— 0. 25/2- 1 = 0. 12Vとすれば よいと計算できる。このとき、スィッチトランジスタ 3〜6の β値は ON抵抗が十分小さく なるように大きくすることに注意する必要がある。なお、スィッチ回路 101は、 NMOS トランジスタと PMOSトランジスタとを使用した CMOS回路としても構成することができ る。
[0025] 図 2は、本発明による基準電位生成回路 102の実施の形態を説明する回路図であ る。基準電位生成回路 102は、一端が高電位側の第 1電源電位 13に接続された抵 抗 R1と、一端が低電位側の第 2電源電位 14に接続された抵抗 R3と、 R1および R3 に直列に接続された抵抗 R2とで構成される。 R1と R2の接続ノード 21を出力回路 10 0の NMOSトランジスタ 1のゲートへ接続し、基準電位 V3を供給する。 R2と R3の接 続ノード 22を出力回路 100の PMOSトランジスタ 2のゲートへ接続し、基準電位 V4 を供給する。図 3は、抵抗 R1および R3を可変するための可変抵抗を備えた基準電 位生成回路を示す。抵抗 R1及び R3を可変することにより、オフセット電位一定で差 動電位を可変する。高電位側の第 1電源電位 13の電位を VDD、低電位側の第 2電 源電位 14の電位を VSS、ノード 21の電位を V21、ノード 22の電位を V22、抵抗値 の和 R1 +R2+R3を Rとすると、 V21 = (VDD-VSS) X (R2+R3) /R, V22= ( VDD-VSS) X (R3) ZRと表わされる。 NMOSトランジスタ 1および PMOSトランジ スタ 2のゲート幅とゲート長との比をゲート'ソース間電圧に対して流れる電流が等しく なるように調整し、 R3=R1とすると、オフセット電位 VOC= (VDD+VEE) Z2とな る。この状態で、差動電圧 VODはノード 21とノード 22の差動電位に連動する。
[0026] 図 4は、電位可変手段を備えた基準電位生成回路を示す。基準電位生成回路 102 は、第 1回路群 301と、第 2回路群 302と、それら第 1回路群 301と第 2回路群 302と の間に直列に接続される抵抗 R2とからなる。第 1回路群 301は、複数個の PMOSト ランジスタ Pl〜Pnのソース側が高電位側の電源電位 13に接続され、複数個の抵抗 Rpl〜Rpnの一方の端子が、それぞれ、上記複数個の PMOSトランジスタ Pl〜Pn のドレイン側に接続され、他方の端子が、ノード 21に接続されて構成される。第 2回 路群 302は、複数個の NMOSトランジスタ Nl〜Nnのソース側が低電位側の電源電 位 14に接続され、複数個の抵抗 Rnl〜Rnnの一方の端子が、それぞれ、上記複数 個の NMOSトランジスタ Nl〜Nnのドレイン側に接続され、他方の端子が、ノード 22 に接続されて構成される。第 1回路群の各 PMOSトランジスタと抵抗と、第 2回路群の 各 NMOSトランジスタと抵抗とは、お互いに対になっており、抵抗 Rplと Rnlとの組 み合わせ、抵抗 Rpnと Rnnの組み合わせの抵抗値はそれぞれ等しく設定される。こ こで、抵抗 Rpl—- Rpnの合成抵抗値は、第 1回路群のトランジスタのゲートで制御さ れ、抵抗 Rnl—- Rnnの合成抵抗値は、第 2回路群のトランジスタのゲートで制御さ れることにより、 VOC—定で VODを変化させることができる。
[0027] 図 5は、他の電位可変手段を備えた基準電位生成回路を示す。基準電位生成回 路 102は、第 1回路群 401と第 2回路群 402とを備える。第 1回路群 401は、ドレイン が高電位側の電源電位 13に接続され、ゲート幅が図 1における NMOSトランジスタ 1 の lZnの NMOSトランジスタ 41と、ドレインが NMOSトランジスタ 41のソースに接続 され、ゲートが電源電位 13に接続され、ゲート幅が MOSトランジスタ 3および MOSト ランジスタ 5の 1/nの NMOSトランジスタ 42と、 NMOSトランジスタ 42のソースに接 続された抵抗値が終端抵抗 RLの nZ2である直列に接続された抵抗 45および抵抗 46と、ドレインが抵抗 46のもう一方の端子に接続され、ゲートが電源電位 13に接続 ンジスタ 43と、ドレインが NMOSトランジスタ 43のソースに接続され、ソースが低電位 側の電源電位 14に接続され、ゲートがカレントミラー回路 CMCに接続された NMO Sトランジスタ 44と、 NMOSトランジスタ 41および NMOSトランジスタ 49のゲート電位 を制御する第 1基準電位 48が非反転入力端子に接続された差動増幅器 47とからな る。なお、差動増幅器 47の反転入力端子は、抵抗 45と抵抗 46との接続点に接続さ れている。
[0028] 第 2回路群 402は、ドレインが高電位側の電源電位 13に接続され、ゲート幅が図 1 トランジスタ 49のソースに接続され、ゲートが電源電位 13に接続され、ゲート幅が M
OSトランジスタ 50のソースに接続された抵抗値が終端抵抗 RLの nZ2である直列に 接続された抵抗 54および抵抗 54と、ドレインが抵抗 54のもう一方の端子に接続され 、ゲートが電源電位 13に接続されたゲート幅が MOSトランジスタ 4および MOSトラン ジスタ 6の 1/nの NMOSトランジスタ 51と、ソースが NMOSトランジスタ 51のソース に接続され、ドレインが低電位側の電源電位 14に接続され、ゲートが PMOSトランジ スタ 2の lZnの PMOSトランジスタ 52と、 PMOSトランジスタ 52のゲート電位を制御 する基準電位 56が非反転入力端子に接続された差動増幅器 55とからなる。なお、 差動増幅器 55の反転入力端子は、抵抗 53と抵抗 54との接続点に接続されている。
[0029] 差動増幅器 47は、抵抗 45と抵抗 46との接続されたノードの電位を、差動増幅器 4 7に接続された基準電位 48に近づくように制御する。差動増幅器 55は、抵抗 53と抵 抗 54との接続されたノードの電位を、差動増幅器 55に接続された基準電位 56に近 づくように制御する。出力の差動電位は、ノード 8とノード 7との電位差であり、終端抵 抗 RLを流れる電流 Iから、 VOD = I XRLとなる。このとき、基準電位生成回路 102の NMOSトランジスタ 41および NMOSトランジスタ 49には、 lZnの電流が流れている 。 NMOSトランジスタ 42と抵抗 45との接続ノードと、抵抗 46と NMOSトランジスタ 43 との接続ノード間の電位差、および NMOSトランジスタ 50と抵抗 53との接続ノードと 、抵抗 54と NMOSトランジスタ 51との接続ノード間の電位差は、 iZn X (nRL/2 + nRL/2) =I XRLとなる。この値が目標の値となるように NMOSトランジスタ 44を流 れる電流 lZnが決定される。出力のオフセット電位 VOCは、ノード 8の電位 VIとノー ド 7の電位 V2力ら、 VOC= (V1 +V2)Z2と表わされる。このオフセット電位 VOCは 、抵抗 45と抵抗 46とが接続されるノード 57および抵抗 53と抵抗 54とが接続されるノ ード 58の電位と連動する。従って、オフセット電位 VOCは、ノード 57およびノード 58 の電位が目標の値となるように基準電位 48および基準電位 56を設定することで決定 される。このように、オフセット電位 VOC—定で、差動電圧 VODを変化させることが できる。
[0030] 以上説明したとおり、本発明は、 NMOSトランジスタ 1のゲートに供給する電圧 V3 および PMOSトランジスタ 2のゲートに供給する電圧 V4を差動増幅器を必要としな いで供給できるため、消費電力が小さぐ且つ回路面積も大きくならない。さらに差動 増幅器を介さないで制御できるため、電源ノイズなどによる発振に強い構成となって おり、負荷の駆動能力も高い。
[0031] [実施例 2]
本発明による低電圧差動信号用差動駆動回路の第 2の実施の形態について、図 6 を用いて説明する。図 6は、本発明の高出力差動駆動回路の構成を説明する回路ブ ロック図である。本発明の低電圧差動信号用差動駆動回路 300は、出力回路 100と エンファシス回路 300およびこれらのノィァス回路（図示されず)例えば基準電位生 成回路 102から構成される。
[0032] ドライブ回路 100は、図 1で説明した回路である。エンファシス回路 400は、ドライブ 回路 100とは異なる差動信号が入力され電流信号を出力する MOSトランジスタから なるエンファシス回路用スィッチ回路のノード 71に、 PMOSトランジスタ 61のドレイン が接続されて 、る。その PMOSトランジスタ 61のソースが電源の高電位側 13に接続 され、さらに PMOSトランジスタ 61のゲートがエンファシス回路用バイアス電源（図示 されず)の一方の端子 67に接続されている。また、エンファシス回路用スィッチ回路 のノード 72には、 NMOSトランジスタ 62のドレインが接続されて!、る。
その NMOSトランジスタ 62のソースが低電位側の電源 14に接続され、さらに NM OSトランジスタ 62のゲートがエンファシス回路用バイアス電源の他方の端子 68に接 続されている。
[0033] エンファシス回路用スィッチ回路は、図 1のスィッチ回路 101と同様の回路である。
NMOSトランジスタ 63および 65のドレインが互いに接続されて、ノード 71を形成し、 NMOSトランジスタ 64および 66のソースが互いに接続されて、ノード 72を形成して いる。 NMOSトランジスタ 63および 64、 NMOSトランジスタ 65および 66のソースとド レインがそれぞれ接続されて、ノード 73およびノード 74を形成している。 NMOSトラ ンジスタ 63および 66のゲートは、互いに正側の差動信号出力端子 69 (図示されず） に接続され、 NMOSトランジスタ 64および 65のゲートは、互いに負側の差動出力端 子 20に接続されている。ドライブ回路 100のノード 8とエンファシス回路 400のノード 7 3およびドライブ回路 100のノード 7とエンファシス回路 400のノード 74が互いに接続 されて、高出力差動駆動回路 300の出力端子 21および 22を形成している。
[0034] 図 7は、ドライブ回路 100に入力される正側の差動入力信号と、エンファシス回路 4 00に入力される正側の差動入力信号に対して現れる、高出力差動駆動回路 300の 出力信号の入出力信号トレインを、各ステップで示した図である。
[0035] 図 7のステップ 1において、図 6のドライブ回路 100に入力される正側の差動入力信 号と、エンファシス回路 400に入力される正側の差動入力信号が共に高電位であれ ば、それに対応する各々の負側の差動入力信号は低電位にある。すなわち、ドライ ブ回路側の NMOSトランジスタ 3および 6はスィッチオン状態にあり、 NMOSトランジ スタ 4および 5はスィッチオフ状態にある。同様にエンファシス回路 400の NMOSトラ ンジスタ 63および 66はスィッチオン状態にあり、 NMOSトランジスタ 64および 65は スィッチオフ状態にある。
[0036] 一方図 7のステップに関わりなぐ図 6のドライブ回路 100の NMOSトランジスタ 1お よび PMOSトランジスタ 2のゲートには、それぞれドライブ回路用バイアス電源である 基準電位生成回路 102からのノィァス電圧により活性ィ匕されソースフォロアーとして 動作する。従って、基準電位生成回路 102のバイアス電圧で決まる一定電圧が、電 圧ドライブの出力としてノード 11および 12に発生している。またエンファシス回路 400 の PMOSトランジスタ 61および NMOSトランジスタ 62は、エンファシス回路用バイァ ス電源端子 67および 68で、カレントミラー等に見られる電流源により活性ィ匕されてい る。そのため、バイアスの電流で決まる電流駆動回路として動作している。
[0037] 今ステップ 1において、ドライブ回路 100のスィッチ回路の NMOSトランジスタ 3およ び 6がオンし、エンファシス回路 400のスィッチ回路の NMOSトランジスタ 63および 6 6がオンしているため、差動駆動回路 300の出力端子 8の電位はハイレベル、出力端 子 7の電位はローレベルとなる。このハイレベルは、ドライブ回路 100の電圧ドライブ で急速に立ち上がり、さらにエンファシス回路 400の電流ドライブにより電流を供給し 、長い信号線負荷の浮遊容量を吸収する駆動能力を有する。同様にローレベルは、 ドライブ回路 100の電圧ドライブで急速に立ち下がり、さらにエンファシス回路 300の 電流ドライブにより、長い信号線負荷の浮遊容量のチャージを引き抜く駆動能力を有 する。エンファシス回路 400は電流ドライブであるため、 PMOSトランジスタ 61および NMOSトランジスタ 62のソースドレイン間電圧 V は負荷に対応して自動可変し、差
SD
動駆動回路 300のドライブパルス振幅を拡大すると等価の能力を有し、負荷の増加 に対しても高速ドライブが可能となる。
[0038] ステップ 2においては、ドライブ回路 100およびエンファシス回路 400の各スィッチ 回路の差動信号入力が反転するため、スィッチ回路の動作が反転し、差動駆動回路 300の出力端子 7および 8の電位も反転する。ステップ 3およびステップ 4は、これらの 動作の繰り返しとなる。
[0039] ステップ 5〜7において、図 6のドライブ回路 100に入力される正側の差動入力信号 が低電位で、エンファシス回路 400に入力される正側の差動入力信号が高電位であ れば、それに対応する各々の負側の差動入力信号はそれらの反転電位にある。す なわち、ドライブ回路側の NMOSトランジスタ 3および 6はスィッチオフ状態にあり、 N MOSトランジスタ 4および 5はスィッチオン状態にある。同様にエンファシス回路 400 の NMOSトランジスタ 63および 66はスィッチオン状態にあり、 NMOSトランジスタ 64 および 65はスィッチオフ状態にある。
[0040] 今ステップ 5〜7において、ドライブ回路 100のスィッチ回路の NMOSトランジスタ 3 および 6がオフし、エンファシス回路 400のスィッチ回路の NMOSトランジスタ 63およ び 66がオンしている。従って差動駆動回路 300の出力端子 8の電位は、ドライブ回 路 100の PMOSトランジスタ 2の電圧ドライブで決まる電圧を、エンファシス回路 400 の PMOSトランジスタ 61を流れる電流の分だけ高くした値となる。一方出力端子 7の 電位は、ドライブ回路 100の NMOSトランジスタ 1の電圧となる電圧ドライブで決まる 電圧を、エンファシス回路 400の NMOSトランジスタ 62を流れる電流の分だけ低くし た値となる。従って、図 7の出力波形に示されるように、振幅が低減し、また定まった 電位が設定され、安定したコモンモード電圧を得ることができるため、 EMI障害を防 ぐことが可能となる。
[0041] 図 8は、他の入出力信号トレインを示す。今ステップ 1において、ドライブ回路 100の スィッチ回路の NMOSトランジスタ 3および 6がオンし、エンファシス回路 400のスイツ チ回路の NMOSトランジスタ 63および 66がオンしているため、差動駆動回路 300の 出力端子 8の電位はハイレベル、出力端子 7の電位はローレベルとなる。このハイレ ベルは、ドライブ回路 100の電圧ドライブで急速に立ち上がり、さらにエンファシス回 路 400の電流ドライブにより電流を供給され、同様にローレベルは、ドライブ回路 100 の電圧ドライブで急速に立ち下がり、さらにエンファシス回路 300の電流ドライブによ り、電流が供給されることにより、振幅が通常時よりも大きくなる。これにより、信号線が 長ぐまた信号の高周波成分が減衰した場合でも、前もって振幅が拡大されているた め、一定の信号品質を保つことができる。また、エンファシス回路 400は電流ドライブ であるため、出力電流を Iとし、ドライブ回路用スィッチトランジスタ群のスィッチ抵抗を Rswとすると、電流ドライブにより、 Rswlだけ振幅を増やすことができる。
[0042] ステップ 2においては、ドライブ回路 100およびエンファシス回路 400の各スィッチ 回路の差動信号入力が反転するため、スィッチ回路の動作が反転し、差動駆動回路 300の出力端子 7および 8の電位も反転する。ステップ 3およびステップ 4は、これらの 動作の繰り返しとなる。
[0043] ステップ 5〜7において、図 6のドライブ回路 100に入力される差動入力信号はすべ てローになっている。すなわち、ドライブ回路側の NMOSトランジスタ 3および 6はスィ ツチオフ状態にあり、 NMOSトランジスタ 4および 5はスィッチオン状態にある。同様 にエンファシス回路 400の NMOSトランジスタ 63から 66はスィッチオフの状態にある
[0044] 今ステップ 5〜7において、ドライブ回路 100のスィッチ回路の NMOSトランジスタ 3 および 6がオフし、エンファシス回路 400のスィッチ回路の NMOSトランジスタ 63から 66がオフしている。従って差動駆動回路 300の出力端子 8の電位は、ドライブ回路 1 00のみで決まり、振幅が増えることはない。エンファシス回路がオンしている場合は、 オフしている場合に比べ、ハイレベルは Rswlだけ上がり、ローレベルは Rswlだけ下 がる。従ってコモンモード電圧はどちらの場合も変わらず、安定したコモンモード電圧 を得ることができるため、 EMI障害を防ぐことが可能となる
[0045] 図 9は、図 6のエンファシス回路 400の PMOSトランジスタ 61と NMOSトランジスタ 62を、ドライブ回路 100の NMOSトランジスタ 1と PMOSトランジスタ 2と同種のトラン ジスタにそれぞれ置き換えソースフォロアーとした第 3の実施例の入出力信号トレイン を示す。
[0046] 図 9のステップ 1〜4において、エンファシス回路 400に入力される差動入力信号は 、ノ、ィインピーダンスとなっている。従って差動駆動回路 300の出力端子 7および 8の 電位は、ドライブ回路 100のドライブ電圧によって決定される。この場合、回路負荷に 応じて高電位出力が得られるように、エンファシス回路 400と切り離した独自の回路 設計が可能となる。またステップ 5〜7において、ドライブ回路 100に入力される差動 入力信号は、ハイインピーダンスとなっている。従って差動駆動回路 300の出力端子 7および 8の電位は、エンファシス回路 400のドライブ電圧により決定される。この場 合も同様に、ドライブ回路 100と切り離して、回路負荷に応じた一定の待機状態の電 圧を設定することが可能となる。動作は、図 7の場合と同様に読み取ることができる。
[0047] 以上説明したとおり、本発明は、電流注入により送信端での振幅を増大するェンフ アシス手段により、出力のドライブ能力を高め、電圧ドライブによりコモンモードレベル を安定にすることで EMI障害の発生を少なくすることができるため、低電圧差動信号 用ではあるが、高速長距離ドライブが可能となる。
産業上の利用可能性
[0048] 本発明の低電圧差動信号用差動駆動回路は、 LVDSインターフェースへの適用 以外に、差動駆動回路自身に適用できる。

Claims

請求の範囲
[1] 差動信号が入力され電流信号を出力する MOSトランジスタ力 なるスィッチ回路と 一方が高電位側の電源電位に接続され、他方が前記スィッチ回路の一方のノード に接続され、ソースフォロワとして動作する NMOSトランジスタと、一方が低電位側の 電源電位に接続され、他方が前記スィッチ回路の他方のノードに接続され、ソースフ ォロワとして動作する PMOSトランジスタとから構成される出力回路と、
前記 NMOSトランジスタと前記 PMOSトランジスタのそれぞれのゲートに基準電位 を供給する基準電位生成回路とを備え、
前記基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可 変手段を備えることを特徴とする低電圧差動信号用差動駆動回路。
[2] 請求項 1に記載の低電圧差動信号用差動駆動回路において、
前記スィッチ回路力 前記 NMOSトランジスタのソースに一方の端子が接続されノ ードを形成した第 1トランジスタおよび第 2トランジスタと、前記 PMOSトランジスタのソ ースに一方の端子が接続されノードを形成した第 3トランジスタおよび第 4トランジスタ とからなり、
前記第 1トランジスタと前記第 3トランジスタの他方の端子が接続されたノードと前記 第 2トランジスタと前記第 4トランジスタの他方の端子が接続されたノードとが、前記出 力回路の出力端子を形成し、
前記第 1トランジスタと前記第 4トランジスタのゲートが接続されたノードと前記第 2ト ランジスタと前記第 3トランジスタのゲートが接続されたノードとが、前記差動信号の入 力端子を形成することを特徴とする低電圧差動信号用差動駆動回路。
[3] 請求項 1に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路が、前記高電位側の電源電位と前記 NMOSトランジスタの ゲートとの間に接続された第 1抵抗と、
前記 NMOSトランジスタのゲートと前記 PMOSトランジスタのゲートとの間に接続さ れた第 2抵抗と、
前記 PMOSトランジスタのゲートと前記低電位の電源電位との間に接続された第 3 抵抗とからなることを特徴とする低電圧差動信号用差動駆動回路。
[4] 請求項 3に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路の前記第 1抵抗と、前記第 3抵抗とは抵抗値が等しいことを 特徴とする低電圧差動信号用差動駆動回路。
[5] 請求項 1に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路が、直列に接続された PMOSトランジスタと抵抗とを複数 個並列に接続してなる第 1回路群と、
直列に接続された NMOSトランジスタと抵抗とを複数個並列に接続してなる第 2回 路群と、
前記第 1回路群の抵抗と前記第 2回路群の抵抗との間に接続された抵抗とを備え、 前記第 1回路群の抵抗と、前記第 2回路群の抵抗とはそれぞれ抵抗値が等しく設 定され、前記第 1および第 2回路群のトランジスタのゲートを制御することにより、抵抗 値を可変することを特徴とする低電圧差動信号用差動駆動回路。
[6] 請求項 1に記載の低電位差動信号用差動駆動回路において、
前記基準電位生成回路が、前記高電位側の電源電位にドレインを接続された第 1 NMOSトランジスタと、
前記第 1NMOSトランジスタのソースにドレインを接続され且つゲートが前記高電 位の側電源電位に接続された第 2NMOSトランジスタと、
前記低電位側の電源電位にソースを接続された第 3NMOSトランジスタと、 前記第 3NMOSトランジスタのドレインにソースを接続され且つゲートが前記高電 位側の電源電位に接続された第 4NMOSトランジスタと、
前記第 2NMOSトランジスタのソースと前記第 4NMOSトランジスタのドレインとの 間に接続された第 1抵抗および第 2抵抗と、
前記第 1NMOSトランジスタと第 5NMOSトランジスタとのゲートに出力端子が接続 され前記ゲート電位を制御し、前記第 1抵抗と前記第 2抵抗との接続されたノード電 位を、第 1基準電位に近づくように動作する第 1差動増幅器と、
前記低電位側の電源電位にソースを接続された前記第 3NMOSトランジスタの電 流を制御する前記電流源可変手段とを備える第 1回路群と、 前記高電位側の電源電位にドレインを接続された前記第 5NMOSトランジスタと、 前記第 5NMOSトランジスタのソースにドレインを接続され且つゲートが前記高電 位側の電源電位に接続された第 6NMOSトランジスタと、前記低電位側の電源電位 にドレインを接続された第 7PMOSトランジスタと、
前記第 7PMOSトランジスタのソースにソースを接続され且つゲートが前記高電位 側の電源に接続された第 8の NMOSトランジスタと、前記第 6の NMOSトランジスタ のソースと前記第 8NMOSトランジスタのドレインとの間に接続された第 3抵抗および 第 4抵抗と、
前記第 7PMOSトランジスタのゲートに出力端子が接続され前記ゲート電位を制御 し、前記第 3抵抗と前記第 4抵抗との接続されたノード電位を、前記第 1基準電位に 近づくように動作する第 2差動増幅器とを備える第 2回路群とを備えることを特徴とす る低電圧差動信号用差動駆動回路。
[7] 請求項 6に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路の前記第 1抵抗、前記第 2抵抗、前記第 3抵抗および前記 第 4抵抗の抵抗値が、前記出力回路の出力端子に接続される終端抵抗の抵抗値の n/2 (nは正の整数値)倍であることを特徴とする低電圧差動信号用差動駆動回路。
[8] 請求項 6に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路の前記第 1NMOSトランジスタおよび前記第 5NMOSトラ ンジスタのサイズが、前記 NMOSトランジスタのサイズの lZn (nは正の整数値）のサ ィズを有し、
前記第 7PMOSトランジスタのサイズが、前記 PMOSトランジスタのサイズの 1 /n ( nは正の整数値)のサイズを有することを特徴とする低電圧差動信号用差動駆動回 路。
[9] 請求項 1に記載の低電圧差動信号用差動駆動回路において、
前記出力回路の出力端子とエンファシス回路の出力端子とが互いに接続され、 前記エンファシス回路は、さらに異なる差動信号が入力され電流信号を出力する M OSトランジスタからなるエンファシス回路用スィッチ回路の一方のノード力 PMOSトラ ンジスタのドレインと接続され、前記 PMOSトランジスタのソースが前記高電位側の電 源電位に接続され、前記 PMOSトランジスタのゲートがエンファシス回路用バイアス 電源の一方に端子に接続され、
前記エンファシス回路用スィッチ回路の他方のノードが NMOSトランジスタのドレイ ンと接続され、前記 NMOSトランジスタのソースが前記低電位側の電源に接続され、 前記 NMOSトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の 端子に接続されて構成されて成ることを特徴とする低電圧差動信号用差動駆動回路
[10] 請求項 9に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路用スィ ツチ回路が、
請求項 2のスィッチ回路であることを特徴とする低電圧差動信号用差動駆動回路。
[11] 請求項 9に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路が、 前記エンファシス回路用スィッチ回路の一方のノードが NMOSトランジスタのソース と接続され、前記 NMOSトランジスタのドレインが前記高電位側の電源に接続され、 前記 NMOSトランジスタのゲートがエンファシス回路用バイアス電源の一方の端子に 接続され、
前記エンファシス回路用スィッチ回路の他方のノード力 SPMOSトランジスタのソース と接続され、前記 PMOSトランジスタのドレインが前記低電位側の電源に接続され、 前記 PMOSトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の端 子に接続されて成ることを特徴とする低電圧差動信号用差動駆動回路。
[12] 請求項 11に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路用ス イッチ回路が、
請求項 2のスィッチ回路であることを特徴とする低電圧差動信号用差動駆動回路。
[13] 請求項 1乃至 12のいずれかに記載の低電圧差動信号用差動駆動回路を内蔵する ことを特徴とする電子機器。
[14] 請求項 13に記載の電子機器は、携帯端末であることを特徴とする電子機器。
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