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WO2006003693A1 - データプロセッサ - Google Patents

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Publication number
WO2006003693A1
WO2006003693A1 PCT/JP2004/009177 JP2004009177W WO2006003693A1 WO 2006003693 A1 WO2006003693 A1 WO 2006003693A1 JP 2004009177 W JP2004009177 W JP 2004009177W WO 2006003693 A1 WO2006003693 A1 WO 2006003693A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory
burst
access
address
data
Prior art date
Application number
PCT/JP2004/009177
Other languages
English (en)
French (fr)
Inventor
Masayoshi Horishima
Hajime Sasaki
Takashi Koshido
Original Assignee
Renesas Technology Corp.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp. filed Critical Renesas Technology Corp.
Priority to JP2006527606A priority Critical patent/JP4455593B2/ja
Priority to US11/631,342 priority patent/US7725665B2/en
Priority to PCT/JP2004/009177 priority patent/WO2006003693A1/ja
Publication of WO2006003693A1 publication Critical patent/WO2006003693A1/ja
Priority to US12/728,200 priority patent/US7953941B2/en

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Definitions

  • the present invention relates to a data processor provided with a memory controller, and more particularly to burst access control for a memory, and more particularly to a technique effective when applied to a data processor capable of burst access to an externally connected flash memory.
  • a memory with a static RAM interface that allows data stored in an address to be read after a certain access time in response to an input of the address employs a burst mode to speed up the read operation.
  • a burst mode to speed up the read operation.
  • an electrically rewritable flash memory has a burst buffer between the memory array and the data input / output terminal.
  • the data selected from the memory array on the upper side of the address signal is transferred to the burst buffer, and the data transferred to the burst buffer is selected on the lower side of the address signal and output to the outside.
  • Data output from the burst buffer is enabled by the output enable signal strength being enabled.
  • the data held in the burst buffer is output to the outside.
  • the size of the burst buffer is 16 bytes
  • data in the address range of the lower 4 bits of the byte address can be output from the burst buffer to the outside by burst operation.
  • Patent Document 1 describes a flash memory that enables burst reading in synchronization with clocks for asynchronous reading.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-339484
  • the present inventor has studied an access control mode in which a memory having a static RAM interface is operated in a burst manner. That is, according to the storage capacity of the burst buffer When accessing beyond the address range, it is necessary to read data from the memory array multiple times. Therefore, when setting the number of bursts, the start address of burst operation must be considered.
  • the data bus width is 16 bits and the burst buffer size is 8 words (16 bytes).
  • A4 Ax x is an arbitrary integer of 5 or more
  • the data in the burst buffer is changed in units of 1 word (16 bits). Select to perform burst access.
  • burst access start address When the burst access start address is H'00, data D is changed by sequentially changing the addresses to H'02, H, 04, H, 06, H, 08, H, 0A, H, 0C, and H'OE. 0 — Up to D7, burst access can be performed 8 times in succession. In this case, a maximum of 8 bursts can be set for the memory controller. However, with this setting, when the burst operation start address is H'08, the addresses are sequentially changed to H, 08, H'0A, H'OC, H, 0E, H, 10, H, 12, H, 14 If H, 16 is changed in this order, data after H'10 that crosses the boundary of the burst buffer is not output at the expected timing.
  • An object of the present invention is to provide a data processor capable of improving data transfer performance by burst access with a memory.
  • the data processor includes a central processing unit and a memory controller (6) that can control an externally connected memory (8).
  • the memory has a buffer (25) that can temporarily hold data in an address range corresponding to a predetermined number of low-order bits of an address signal, and an access request whose access address changes in the address range.
  • a burst operation for inputting / outputting data is enabled by data transfer between the buffer and the outside.
  • the memory controller performs predetermined access control that allows the burst operation of the memory to be continued when an access exceeding the address range is detected when the memory is accessed by performing a burst operation.
  • the memory controller when it performs burst access to the memory, when it detects an access exceeding the address range, it performs access control so that the burst operation of the memory can be continued. It is possible to improve data transfer performance by burst access without restricting exceeding burst access or limiting the number of bursts.
  • the memory controller detects an access exceeding the address range depending on whether or not a higher-order bit than the lower-order predetermined number of bits changes.
  • the memory controller when the memory controller detects an access exceeding the address range, the memory controller performs control to extend an output period of the address to the memory, and performs a memory burst. Allow operation to continue.
  • the control for extending the output period of the address is, for example, control for securing a time required for updating buffer data when responding to a read request. This makes it possible to wait for expected data output.
  • control for delaying the data output timing from the buffer by an output enable signal or the like may be performed. When responding to a write request, this control ensures the time required to transfer the buffer data to the write circuit. It is possible to wait for the completion of data transfer to prevent the write data already held in the write circuit from being overwritten undesirably by the write data internally transferred from the buffer.
  • the data processor is a bus processor other than the central processing unit.
  • a direct “memory” access controller that can access the memory via the memory controller may be provided as a star.
  • the memory controller has a register (16) whose value can be set by the central processing unit, and the value set in the register is an external memory For each space, specify the bus width and burst count of the external bus to which the external memory is connected. Flexibility can be obtained in the form of burst access to the memory.
  • the maximum number of bursts that can be specified by the set value of the register is m / n when the storage capacity of the buffer is m bytes and the number of bits of the external bus is n bytes.
  • the memory is, for example, one or more memories selected from flash memory, EEPROM®, mask ROM and SRAM power.
  • a data processor includes a memory controller that can control an externally connected memory.
  • the memory includes a memory array and a buffer that can temporarily hold data read from the memory array in an address range corresponding to a predetermined number of lower bits of an address signal, and an access address is in the address range.
  • a burst read operation for outputting the data from the buffer to the outside is enabled.
  • the memory controller is performing a burst read operation of the memory, when detecting a read request exceeding the address range, a time required for the buffer data to be updated by a memory operation responding to the read request The memory is read and the burst read operation of the memory is continued.
  • the memory controller when the memory controller is performing burst read access to the memory, it performs access control that allows the burst read operation of the memory to be continued when it detects an access exceeding the address range. Data transfer performance by burst access can be improved without restricting burst read access or limiting the number of bursts.
  • a data processor has a memory controller capable of controlling an externally connected memory.
  • the memory has a memory array and a buffer that can temporarily hold data read from the memory array in an address range corresponding to a predetermined number of lower bits of the address signal, and responds to the input of the address signal. For a given access time Later, stored information at an address designated by the address signal can be output to the outside.
  • the memory controller detects a read request exceeding the address range of the data held in the buffer, the memory controller secures a time required for the buffer data to be updated by a memory operation responding to the read request. Take control.
  • the data transfer performance by burst access to the memory can be improved.
  • FIG. 1 is a block diagram showing an example of a data processor.
  • FIG. 2 is a block diagram showing an example of a flash memory.
  • FIG. 3 is a timing chart of single read.
  • FIG. 4 is a timing chart of burst read.
  • FIG. 5 is a timing chart of burst read by control for continuing the burst operation.
  • FIG. 6 is an explanatory diagram illustrating the relationship between buffer boundaries and addresses.
  • FIG. 10 is a timing chart of burst read when control for continuing the burst operation is performed at an address H ′ 08 in the middle of the boundary.
  • FIG. 9 This is an address map of the local address space that is assigned to BSC.
  • FIG. 10 is a field explanatory diagram of a register CSnBCR related to continuous control of burst operation.
  • FIG. 11 is a field explanatory diagram of a register CSnWCR related to continuous control of burst operation.
  • FIG. 12 is a block diagram showing an example of a burst pause detection circuit (BSTED) 18.
  • BSTED burst pause detection circuit
  • FIG. 13 is an explanatory diagram exemplifying a continuous control mode of a burst operation by a combination of settings such as a burst operation start address and the number of bursts in 32-byte burst access. Explanation of symbols
  • FIG. 1 shows an example of a data processor.
  • the data processor 1 is not particularly limited, but is formed on a semiconductor substrate such as single crystal silicon by a complementary MOS integrated circuit manufacturing technique.
  • the data processor 1 has a central processing unit (CPU) 3 as a bus master and a direct 'memory access' controller (DMAC) 4 as a bus master, and a PCIC (peripheral) component as an interface controller.
  • 'Interconnect controller) 5 and a bus state controller (BSC) 6 as an external memory controller.
  • the CPU 3 has an instruction control unit and an execution unit.
  • the instruction control unit fetches and decodes the instruction, and controls the operation by the execution unit according to the decoding result to execute the instruction.
  • DMAC4 performs single address transfer or dual address transfer according to the data transfer control conditions set by CPU3.
  • a PCI bus is connected to PCIC5.
  • the BSC 6 has an internal bus interface circuit (IBIF) 10 connected to the internal bus 2 and an external bus interface circuit (EBIF) 11 connected to the external bus 7. Data exchange between the IBIF 10 and the EBIF 11 is performed via a data buffer (DBUF) 12.
  • the external bus control circuit 11 controls the output timing of the strobe signal to the memory connected to the external bus 7 and the access cycle according to the output of the access control state machine (ACSM) 13. State transition control by the access control state machine 13 includes control information output from the wait control circuit (WSCNT) 14, control information output from the burst control circuit (BSTCNT) 15, address and access size output from the IBIF10, etc. This information is referred to.
  • the BSC 6 has a control register (CSnBCR) 16 and a control register (CSnWCR) 17 whose values can be set by the CPU 3.
  • a flash memory (FLASH) 8 is connected to the external bus 7 as a representative external memory.
  • the BSC 6 When the BSC 6 receives an address and access size designation from the CPU 3, for example, and is instructed to read access, the BSC 6 judges the address area designated by the address, and the register corresponding to the judged address area According to the settings of 16 and 17, based on the state transition control by the access control state machine 13, burst read access to the flash memory 8 is controlled with the number of bursts corresponding to the access size starting from the specified address.
  • the burst control circuit 15 performs address increment necessary for burst access, starting from the address supplied from the CPU 3 or the like. Further, the burst control circuit (BSTCNT) 15 manages the number of executed bursts and performs control to give an instruction to the external interface circuit 11 when burst access is interrupted in the middle.
  • the wait control circuit (WSCNT) 14 gives an instruction of a necessary wait cycle in the access cycle to the access control state machine (ACSM) 13.
  • FIG. 2 shows an example of the flash memory 8.
  • the flash memory 8 is formed on a single semiconductor substrate such as single crystal silicon.
  • the flash memory 8 receives an access control signal such as a chip enable signal CE #, a write enable signal WE #, an output enable signal OE #, and a reset signal RES #, and the power supply voltage VDD , Ground voltage VSS, and high voltage VPP for programming and erasing.
  • Address signal AO-A21 is an address input terminal or address signal.
  • DO—D15 is a data input / output terminal or data.
  • the symbol # attached to the access control signal means that the signal is a low enable signal.
  • a memory array (MARY) indicated by 20 has a memory mat and a sense latch circuit.
  • the memory mat has a large number of electrically erasable and writable nonvolatile memory cells, and is not particularly limited.
  • an AND or NOR type array in which the data terminals of the nonvolatile memory cells are connected in parallel to the bit lines. Form a form.
  • the non-volatile memory cell is not particularly shown, but an insulating film is interposed in the floating gate.
  • an appropriate memory cell structure such as a stacked gate structure in which control gates are stacked or a split gate structure in which a selection transistor and a memory transistor having a silicon nitride film are arranged in series can be employed.
  • the control gate is connected to the word line, the drain is connected to the bit line, and the source is connected to the source line.
  • the erase process for the non-volatile memory cell having a stacked gate structure is not particularly limited, but it is a process to lower the threshold voltage by applying a positive high voltage to the control gate as an erase bias and emitting electrons of the floating gate. .
  • the writing process for the non-volatile memory cell having the stacked gate structure is not particularly limited, but is a process for increasing the threshold voltage by applying a negative high voltage to the drain as a writing bias and injecting electrons to the floating gate.
  • the read process is a process for selecting a memory cell transistor with a predetermined read determination level as a word line selection level and making it possible to detect stored information by changing the current flowing through the bit line or changing the level appearing on the bit line.
  • the word line and the source line are selected by the output of the X decoder (XDEC) 21.
  • a data register (DREG) 22 is connected to the bit line and holds data read from the nonvolatile memory sensor to the bit line by word line selection or holds write data.
  • the Y gate (YGT) 23 is configured by a switch circuit that selects the input / output node of the data register 22 in units of 16 bytes.
  • the switch circuit is selected by the output of the Y decoder (YDEC) 24.
  • the 16-byte input / output node of the data register 22 selected by the Y gate 23 is connected to the input terminal of the output buffer (OBUF) 25 and to the output terminal of the input buffer (IBUF) 26.
  • the output buffer 25 and the input buffer 26 are burst buffers used for burst operation, and each has a storage capacity of 16 bytes.
  • the 16-byte storage part of the output buffer 25 can be selected in units of 2 bytes, and the selected 2 bytes are connected to the 16-bit data input / output terminal DO-D15 via the output terminal.
  • the 16-byte storage part of the input buffer 26 can be selected in units of 2 bytes, and the selected 2 bytes are connected to the 16-bit data input / output terminal DOD15 via the input terminal.
  • the selection of 2 bytes for the 16 byte storage is done by the output of the buffer decoder (BDEC) 27.
  • the buffer decoder 27 is supplied with the lower 4 bits of the address signal AO-A3.
  • YDEC24 Is given the higher address signal A4—Am
  • XDEC21 is given the higher address signal An—A21.
  • the operation control of the flash memory 8 is performed by the control circuit (CONT) 28, and the power supply circuit 29 outputs an internal voltage such as a high voltage necessary for the write / erase process.
  • the operation of the flash memory 8 is instructed to the control circuit 28 by the access control signal and command.
  • the command is input from the data input / output terminal DOD15 in response to a specific state of the access control signal.
  • the start of the erase process and the write process and the verify process for the nonvolatile memory cell are not particularly limited, but are instructed by a command.
  • Write data used for the write process is input to the input buffer 26 according to the change of the address signal when the chip enable signal CE # is enabled and the write enable signal WE # is enabled. Is input to the data register 22 through YGT23. When inputting write data, it is possible to use the burst operation described later.
  • selection and non-selection of application of the write voltage are controlled according to the logical value of the write data held in the data register 22.
  • the nonvolatile memory cells for one word line to be written are subjected to the erase process in a state where the stored information is saved in the data register 23 in advance.
  • the flash memory realizes a static RAM interface in which data stored in the address can be read after a certain access time in response to the input of the address. That is, when the chip enable signal CE # is enabled and the output enable signal OE # is enabled, it is selected from the memory array by the address signal, selected by YGT23, and selected by OBUF25. Data is output to the outside.
  • This operation is single read. After the single read, when the address signal changes in the lower address range of AO A3 corresponding to the storage capacity of OBUF25, the selection in the memory array and the selection state by YGT23 do not change. If the output enable signal OE # is kept at the enable level and the data output operation is enabled, the data held in the OBUF 25 is selected in the access cycle shorter than the single read. Output from DO D15 to the outside You can. This operation is burst read.
  • FIG. 3 illustrates a single read timing chart. If CPU3 operating clock cycle is eye, each memory cycle is 3 cycles.
  • FIG. 4 illustrates a burst read timing chart.
  • the first access is performed in 3 cycles as in the case of single read, and then the memory operation is performed in the 2 cycles necessary for the read operation by data transfer from the output buffer 25 to the external terminal DO-D15.
  • a and B mean the time from when the address is changed until the data is output.
  • the burst control circuit 15 of the BSC 6 performs the burst read operation of the flash memory 8, and detects a read request exceeding the address range of the AO A4, the burst control circuit 15 performs a memory operation in response to the read request. Control is performed to secure the time required for the data in the buffer 25 to be updated with the data from the memory array 20, and the burst read operation of the memory is continued. In other words, when a read request exceeding the data address range (AO—A4 variable range) held by the buffer 25 is detected, the data in the buffer 25 is transferred to the memory array 20 by the memory operation in response to the read request. Access control is performed to secure the time required for updating with the data from.
  • FIG. 5 shows a timing chart of burst read by control for continuing the burst operation.
  • address bit A4 changes during burst access (time Ti). In short, the access address exceeds the address range of the data held by the buffer 25 (AO—A4 variable range).
  • BSC6 negates the output enable signal ⁇ E #, waits until the access time of the next access (access to addresses H and 10) is the same as the first burst access, and outputs again.
  • Enable signal ⁇ E Assert # is the same as the first burst access.
  • the data at the access address where AO-A4 is changed to H'10 can be output to the outside after waiting for the memory array 20 to be transferred to the buffer 25. After this, the output enable signal OE # is asserted to the end, and the burst read is repeated during that time.
  • bus state controller (BSC) 6 that supports the continuous control of the burst operation will be described.
  • FIG. 9 shows an address map of the local address space assigned to BSC6.
  • the burst operation continuation control is effective in an address space excluding areas 3 and 7, that is, an address space in which a burst ROM can be selected.
  • FIG. 10 shows a register field of CSnBCR16 related to the continuous control of the burst operation.
  • FIG. 11 shows a register field of CSnWCR17 related to the continuous control of the burst operation.
  • the registers 16 and 17 are provided for each area of the address space in FIG.
  • the 2-bit field of BST1-0 is a field for designating the number of bursts. 00: Up to 4 times, 01: Up to 8 times, 10: Up to 16 times (only when the bus width is set to 8 and 16 bits), 11: Up to 32 times (only when the bus width is set to 8 bits).
  • the 2-bit field of SZ1-0 is a field for designating the bus width. 00: Setting prohibited, 0 1: 8 bits, 10: 16 bits, 11: 32 bits.
  • the 3-bit field of BW2-0 is a field for designating the burst pitch (access after the second burst. Time). 000: None, 001: 1 cycle, 010: 2 cycles, 011: 3 cycles, 100: 4 cycles, 101: 5 cycles, 110: 6 cycles, 111: 7 cycles.
  • the 3-bit field of TYPE2—0 is a field that specifies the type of memory to be connected. . 000: SRAM, 001: Byte control SRAM, 010: Burst ROM, 100: PCMCIA. PCMCIAi or a memory card that conforms to the standards of the Personal Computer Memory Card International Association.
  • the 3-bit field of RDS2-0 is a finale that specifies the number of wait cycles inserted after asserting the chip enable signal CE # until asserting the output enable signal OE #.
  • a cycle means, for example, the CPU operating clock cycle eye.
  • the 4-bit field of IW3-0 is a field for designating a wait cycle inserted after the output enable signal OE # is asserted until data is read.
  • the continuous control of the burst operation is effective when the memory type is set to burst ROM.
  • the first access time of burst access is specified by the setting of CSnWCR field IW3-0.
  • FIG. 12 shows a detailed example of BSC6.
  • the BSC 6 has a burst pause detection circuit (BED TC) 18 and a burst address generation circuit (BAGEN) 19. Address generation for burst access is performed by the burst address generation circuit (BAGEN) 19, and BAGEN19 is detected by the burst pause detection circuit (BEDTC) 18 for access detection across the boundary of the output buffer 25 as a burst buffer.
  • the BEDTC 18 has a burst pause determination circuit (BEDCS) 35 and a burst count counter (BCOUNT) 36.
  • BEDCS burst pause determination circuit
  • BCOUNT burst count counter
  • the address control logic 33 includes the number of bursts (BSAT) set in the field BSAT1-0 of the register (CSnBCR) 16 for each area, the bus width (SZ) set in the field SZ1-0, the field Enter the memory type (TYPE), access destination address (ADR) and access size (ASZ) information set to TYPE2—0, and set the address (ADR).
  • the address counter 34 is made to generate the burst address BADR as the head. The size and number of address increments by the address counter 34 are determined according to the bus width and access size (ASZ).
  • BALOG 33 outputs a signal 31 indicating that burst is in progress to external interface circuit 11.
  • the burst pause determination circuit 35 has the number of bursts (BSAT) set in the field BSAT1-0 of the register (CSnBCR) 16, the bus width (SZ) set in the field SZ1-0, the field Enter information of memory type (TYPE), access destination address (ADR) and access size (ASZ) set to TYPE2—0, and further input the count value of burst count counter 36, based on them
  • BSAT bursts
  • SZ bus width
  • ADR access destination address
  • ASZ access size
  • the state machine 13 instructed to suspend burst instructs the external interface circuit 11 so that the access time of the next access is the same as that of the single access.
  • the external interface circuit 11 negates the output enable signal OE # as illustrated at time Ti in FIG.
  • the burst control circuit 15 outputs a signal 31 indicating that the burst is being performed to the external interface circuit 11, and the external interface circuit 11 continues to assert the output enable signal OE # if the burst is being performed.
  • the output enable signal OE # is negated.
  • the burst number counter 36 performs an increment operation of +1 by the increment instruction signal INC of the address counter 34 and counts the total number of bursts.
  • the burst pause determination circuit 35 performs burst pause determination until the total burst count determined by the burst count, access size and bus width specified in the count value register of the burst count counter 36 is reached.
  • the wait control circuit 14 shown in FIG. 1 includes the burst pitch (BW) set in the field B W2-0 of the register (CSnBCR) 16 and the fields RD S2-0 and IW3— of the register (CSnWCR) 17.
  • the number of weights (RDS, IW) set to 0 is supplied, and the access control state machine 13 is instructed to insert the wait cycle indicated by them.
  • the access control state machine 13 that has been instructed to insert the wait cycle will receive the designated weight site.
  • the external interface circuit 11 controls the OE # assert timing after CE # assertion, read data read timing after assertion, read data read timing during burst operation, etc.
  • the timing to assert the output enable signal ⁇ E # is the same as the field RDS2
  • the access control state machine 13 controls the external interface circuit 11 according to the number of wait cycles specified by —0.
  • FIG. 13 exemplifies a burst operation continuation control mode by a combination of settings such as a burst access start address and the number of bursts in 32-byte burst access.
  • Figure 13 shows the case where the access size is 32-byte burst access.
  • the bus width and the number of bursts indicate the number of times matching the 32-byte access size.
  • the burst access start address can be selected in the manner shown in FIG. 13, and the lower right column sequentially shows the lower address when crossing the buffer boundary until the access size reaches 32 bytes.
  • Figure 13 shows the control specifications for 32-byte burst access by BSC6 for various external memories with different bus widths and burst buffer sizes.
  • the burst access continuation control is performed for the access starting from the address described in the thick frame area in FIG.
  • burst access with a nose width of 16 bits and a burst count of 4 or 8 is allowed.
  • the burst buffer 25 of the flash memory 8 in FIG. 2 has a storage capacity of 16 bytes.
  • data processor 1 performs a burst access with a bus width of 16 bits and a burst count of 8 times to flash memory 8
  • the burst access start address is H'00
  • the address of H, 00 is 8 times.
  • burst access is performed a total of 16 times from 10 to 8 times.
  • the data processor has a specification in which the burst buffer 25 is selected by a wraparound within a range of 32 bytes when the start address is not the boundary of the burst buffer 25. For this reason, in the burst access, when the start address is H'08, the burst address passes through H'10 and H'00 and finally reaches H'07.
  • the BSC 6 temporarily pauses the burst operation of the flash memory 8 when it crosses the boundary of the burst buffer 25 in the flash memory 8 during execution of burst access to the flash memory 8.
  • Flash memory 8 memory array 20 power Wait until data reading to burst buffer 25 is complete, and then continue flash memory 8 burst operation again.
  • the output enable signal ⁇ E # is negated, and the address output period is the same as the first memory access of burst access. Wait for the to load.
  • the flash memory may be capable of burst operation when inputting write data. That is, when the write data is fetched into the data register 22 via the input buffer 26 force YGT23, the data processor 1 may write the write data into the input buffer 26 by burst write access. At this time, the write data is transferred from the input buffer 26 to the data register 22 before the higher order of the write address A4 changes. It is necessary to transfer internally. When bit A4 of the write address changes during burst access, the access address output period is extended by the time required to internally transfer the write data held in the input buffer 26 to the data register 22 before that. To deal with it.
  • the external memory is not limited to the flash memory, and may be a mask ROM, EEPROM, SRAM, or the like.
  • the burst buffer size is not limited to 4, 8, 16, and 32 bytes, but of course other sizes are acceptable.
  • the data processor may include a bus master other than the CPU and DMAC, or may include other bus slave circuits. It may have a cache memory or an address translation buffer for virtual storage.
  • the present invention can be widely applied to data processors that have a memory controller and perform data processing, such as microprocessors, microcomputers, and system-on-chip LSIs.

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Abstract

　メモリとの間でバーストアクセスによるデータ転送性能を向上させる。 　データプロセッサ（１）は中央処理装置（３）と外部に接続されるメモリ（８）を制御可能なメモリコントローラ（６）とを有する。メモリは、アドレス信号の下位側所定ビット数分のアドレス範囲のデータを一時的に保持することができるバッファを有し、アクセスアドレスが前記アドレス範囲で変化するアクセス要求に対して前記バッファと外部との間のデータ転送によってデータの入出力を行うバースト動作が可能にされる。前記メモリコントローラは、前記メモリをバースト動作させてアクセスしているとき、前記アドレス範囲を超えるアクセスを検出したときは前記メモリのバースト動作を継続可能とするアクセス制御を行う。メモリコントローラは前記メモリをバーストアクセスしているとき、前記アドレス範囲を超えるアクセスを検出したときは前記メモリのバースト動作を継続可能とするアクセス制御を行うから、前記アドレス範囲を超えるバーストアクセスを制限したり、バースト回数を制限することを要しない。

Description

明 細 書
テータプロセッサ 技術分野
[0001] 本発明はメモリコントローラを備えたデータプロセッサ、特にメモリに対するバースト アクセス制御に関し、例えば外部に接続されたフラッシメモリに対してバーストァクセ ス可能なデータプロセッサに適用して有効な技術に関する。
背景技術
[0002] アドレスの入力に応答して一定のアクセスタイムの後にそのアドレスに記憶されてい るデータが読み出し可能にされるスタティック RAMインタフェースを有するメモリでは 、リード動作を高速化するためにバーストモードを採用することができる。例えば、電 気的に書き換え可能なフラッシュメモリはメモリアレイとデータ入出力端子との間にバ 一ストバッファを持つ。リード動作においてアドレス信号の上位側でメモリアレイから選 択されたデータがバーストバッファに転送され、バーストバッファに転送されたデータ はそのアドレス信号の下位側で選択されて外部に出力される。バーストバッファから のデータ出力はアウトプットィネーブル信号力 Sイネ一ブルにされることによって可能に される。この後、アウトプットィネーブル信号をイネ一ブルに保った状態で、バーストバ ッファの記憶容量の範囲でアドレス信号の下位側を変化させれば、バーストバッファ に保持されているデータが外部に出力される。例えばバーストバッファのサイズが 16 バイトのとき、バイトアドレスで下位側 4ビット分のアドレス範囲のデータはバースト動 作でバーストバッファから外部に出力することができる。
[0003] なお、特許文献 1には非同期の読出しに対してクロック同期でバースト読出しを可 能にしたフラッシュメモリの記載がある。
[0004] 特許文献 1 :特開平 11一 339484号公報
発明の開示
発明が解決しょうとする課題
[0005] 本発明者はスタティック RAMインタフェースを有するメモリをバースト動作させるァ クセス制御形態について検討した。すなわち、バーストバッファの記憶容量に応ずる アドレス範囲を超えるアクセスを行う場合にはメモリアレイから複数回にわたりデータ の読出しを行うことが必要になる。したがって、バースト回数の設定はバースト動作の 開始アドレスを考慮しなければならない。例えば、データバス幅を 16ビット、バースト バッファのサイズを 8ワード (16バイト)とする。上位側アドレス A4 Ax(xは 5以上の任 意の整数)を固定し、下位側アドレス A1— A3の 3ビットを変化させることにより、バー ストバッファ内のデータを 1ワード (16ビット)単位で選択し、バーストアクセスを行うこと ができる。バーストアクセスの開始アドレスが H' 00の場合、順次アドレスを H' 02、 H ，04、 H，06、 H，08、 H，0A、 H，0C、 H' OEの順に変化させることによってデータ D 0— D7まで 8回連続してバーストアクセスを行うことができる。この場合には、メモリコ ントローラには最高 8回のバースト回数を設定すればよい。し力 ながら、その設定で 、バースト動作の開始アドレスが H' 08のとき、順次アドレスを H， 08、 H' 0A、 H' OC 、 H，0E、 H，10、 H，12、 H， 14、 H， 16の順に変化させると、バーストバッファの境界 を跨ぐ H' 10以降のデータは、期待するタイミングで出力されない。その理由は、アド レスが H， 0Eから H' 10に変化（アドレスの 4ビット目が変化）したとき、メモリはバースト 動作の 1回目のアクセスと認識し、メモリアレイからバーストバッファへのデータ読み込 みが発生し、期待するアクセスタイムでデータを出力することができないためである。 このような不都合を生じなレ、ようにするには、バーストバッファの境界を跨レ、だバース トアクセスが起こらないように、アドレス H' 08のような途中のアドレスから開始するバ 一ストアクセスをソフトウェアで禁止したり、或いは、許容する開始アドレスが H' 00で も H' 08でも期待するデータを出力できるように、メモリコントローラに設定可能なバー スト回数の値を例えば 4回以下に制限することが考えられる。し力 ながら、どちらの 方法でもメモリアクセスによるデータ転送性能の低下を免れない。
[0006] 本発明の目的はメモリとの間でバーストアクセスによるデータ転送性能を向上させる ことができるデータプロセッサを提供することにある。
[0007] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。
課題を解決するための手段
[0008] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。
[0009] 〔1〕データプロセッサは中央処理装置と外部に接続されるメモリ（8)を制御可能なメ モリコントローラ（6)とを有する。前記メモリは、アドレス信号の下位側所定ビット数分 のアドレス範囲のデータを一時的に保持することができるバッファ（25)を有し、ァクセ スアドレスが前記アドレス範囲で変化するアクセス要求に対して前記バッファと外部と の間のデータ転送によってデータの入出力を行うバースト動作が可能にされる。前記 メモリコントローラは、前記メモリをバースト動作させてアクセスしているとき、前記アド レス範囲を超えるアクセスを検出したときは前記メモリのバースト動作を継続可能とす る所定のアクセス制御を行う。これにより、メモリコントローラは前記メモリをバーストア クセスしてレ、るとき、前記アドレス範囲を超えるアクセスを検出したときは前記メモリの バースト動作を継続可能とするアクセス制御を行うから、前記アドレス範囲を超えるバ 一ストアクセスを制限したり、バースト回数を制限することを要せず、バーストアクセス によるデータ転送性能を向上させることができる。
[0010] 本発明の具体的な形態では、前記メモリコントローラは、前記下位側所定ビット数よ りも上位のビットが変化するか否かによって前記アドレス範囲を超えるアクセスを検出 する。
[0011] 本発明の別の具体的な形態では、前記メモリコントローラは、前記アドレス範囲を超 えるアクセスを検出したときは、その前記メモリに対するアドレスの出力期間を延ばす 制御を行って、メモリのバースト動作を継続可能にする。前記アドレスの出力期間を 延ばす制御は、例えば、リード要求に応答しているときはバッファのデータが更新さ れるのに必要な時間を確保する制御である。これにより、期待するデータの出力を待 つことができる。更に、前記アドレスの出力期間を延ばす制御に並行して、アウトプッ トイネーブル信号などによって前記バッファからのデータ出力タイミングを遅延させる 制御を行ってもよレ、。尚、ライト要求に応答しているときはバッファのデータを書込み 系回路に転送するのに必要な時間を確保する制御である。バッファから内部転送さ れる書込みデータによって書込み系回路内に既に保持されている書込みデータが 不所望に上書きされるのを防止するためのデータ転送の完了を待つことができる。
[0012] 本発明の更に具体的な形態では、データプロセッサは中央処理装置以外のバスマ スタとして前記メモリコントローラを介して前記メモリをアクセス可能なダイレクト 'メモリ 'アクセス 'コントローラを有してもよい。
[0013] 本発明の更に具体的な形態では、前記メモリコントローラは、前記中央処理装置に よって値が設定可能にされるレジスタ（16)を有し、前記レジスタに設定される値は、 外部メモリ空間毎に、外部メモリが接続される外部バスのバス幅、バースト回数を指 定する。メモリに対するバーストアクセスの形態に柔軟性を得ることができる。このとき 、前記レジスタの設定値で指定可能なバースト回数は、前記バッファの記憶容量を m バイト、前記外部バスのビット数を nバイトとするとき、最大で m/nとされる。前記メモリ は例えばフラッシュメモリ、 EEPR〇M、マスク ROMおよび SRAM力、ら選ばれた単数 又は複数のメモリである。
[0014] 〔2〕別の観点によるデータプロセッサは外部に接続されるメモリを制御可能なメモリ コントローラを有する。前記メモリは、メモリアレイと、アドレス信号の下位側所定ビット 数分のアドレス範囲で前記メモリアレイから読み出されたデータを一時的に保持する ことができるバッファを有し、アクセスアドレスが前記アドレス範囲で変化するリードア クセス要求に応ずるデータが前記バッファに保持されているときはデータを前記バッ ファから外部へ出力するバーストリード動作が可能にされる。前記メモリコントローラは 、前記メモリをバーストリード動作させているとき、前記アドレス範囲を超えるリード要 求を検出したときはそのリード要求に応答するメモリ動作によってバッファのデータが 更新されるのに必要な時間を確保する制御を行って、前記メモリのバーストリード動 作を継続させる。これにより、メモリコントローラは前記メモリをバーストリードアクセスし ているとき、前記アドレス範囲を超えるアクセスを検出したときは前記メモリのバースト リード動作を継続可能とするアクセス制御を行うから、前記アドレス範囲を超えるバー ストリードアクセスを制限したり、バースト回数を制限することを要せず、バーストァクセ スによるデータ転送性能を向上させることができる。
[0015] 〔3〕別の観点によるデータプロセッサは外部に接続されるメモリを制御可能なメモリ コントローラを有する。前記メモリは、メモリアレイと、アドレス信号の下位側所定ビット 数分のアドレス範囲で前記メモリアレイから読み出されたデータを一時的に保持する ことができるバッファを有し、アドレス信号の入力に応答して所定のアクセスタイムの 後にそのアドレス信号で指定されるアドレスの記憶情報が外部に出力可能にされる。 前記メモリコントローラは、前記バッファが保持するデータの前記アドレス範囲を超え るリード要求を検出したときはそのリード要求に応答するメモリ動作によってバッファ のデータが更新されるのに必要な時間を確保するアクセス制御を行う。アドレス信号 の入力に応答して所定のアクセスタイムの後に記憶情報が外部に出力可能にされる スタティック RAMインタフェースを有するとき、バッファが保持するデータの範囲でァ クセスが連続するときはメモリアレイにおける選択は変わりないから短いアクセスサイ クルで必要なデータを読み出すことができ、そのアドレス範囲を超えたリード要求に 対してはメモリアレイで選択されたデータがバッファに内部転送されるまでの時間を 確保すれば、その後も前記短レ、アクセスサイクルで必要なデータを読み出す動作を 継続させることが可能になる。
発明の効果
[0016] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。
[0017] すなわち、メモリとの間でバーストアクセスによるデータ転送性能を向上させることが できる。
図面の簡単な説明
[0018] [図 1]データプロセッサの一例を示すブロック図である。
[図 2]フラッシュメモリの一例を示すブロック図である。
[図 3]シングルリードのタイミングチャートである。
[図 4]バーストリードのタイミングチャートである。
[図 5]バースト動作を継続させるための制御によるバーストリードのタイミングチャート である。
[図 6]バッファ境界とアドレスとの関係を例示する説明図である。
[図 7]開始アドレスがアドレスバッファ境界の H， 00の場合にバーストアクセスがバッフ ァ境界を跨がないので途中で OE #をネゲートすることなく 8回連続のバーストァクセ スを行うときのタイミングチャートである。
[図 8]16バイトのバッファに対しバースト回数を 8回に設定し、開始アドレスをバッファ 境界の途中のアドレス H' 08としてバースト動作を継続させるための制御を行わなか つたときのバーストリードのタイミングチャートである。
[図 9]BSCに害 ijり当てられたローカルアドレス空間のアドレスマップである。
[図 10]バースト動作の継続制御に関連するレジスタ CSnBCRのフィールド説明図で ある。
[図 11]バースト動作の継続制御に関連するレジスタ CSnWCRのフィールド説明図で ある。
[図 12]バースト休止検出回路（BSTED) 18の一例を示すブロック図である。
[図 13]32バイトバーストアクセスにおけるバースト動作開始アドレスとバースト回数な どの設定の組み合わせよるバースト動作の継続制御形態を例示する説明図である。 符号の説明
1 データプロセッサ
2 内部バス
3 CPU
6 バスステートコントローラ（メモリコントローラ）
7 外部バス
8 フラッシュメモリ（メモリ）
10 内部バスインタフェース回路
11 外部バスインタフェース回路
13 アクセス制御ステートマシン
14 ウェイト制御回路
15 バースト制御回路
16 制御レジスタ
17 制御レジスタ
18 バースト休止検出回路
19 バーストアドレス生成回路
20 メモリアレイ
25 出力バッファ（バーストバッファ） 28 制 ί卸回路
30 バースト動作の引き延ばし指示信号
31 バースト中を示す信号
33 アドレス制御ロジック
34 アドレスカウンタ
35 バースト休止判定回路
36 バースト回数カウンタ
発明を実施するための最良の形態
[0020] 図 1にはデータプロセッサの一例が示される。データプロセッサ 1は、特に制限され ないが、単結晶シリコンなどの半導体基板に相補型 MOS集積回路製造技術などに よって形成される。データプロセッサ 1は、代表的に示された内部バス 2に、バスマス タとして中央処理装置（CPU) 3とダイレクト 'メモリ ·アクセス 'コントローラ（DMAC) 4 を有し、インタフェースコントローラとして PCIC (ペリフエラル'コンポーネント 'インター コネクト.コントローラ） 5を有し、外部メモリコントローラとしてバスステートコントローラ（ BSC) 6を有する。 CPU3は命令制御部と実行部とを有し、命令制御部が命令をフエ ツチして解読し、解読結果にしたがって実行部による演算を制御して、命令を実行す る。 DMAC4は CPU3によって設定されたデータ転送制御条件にしたがってシング ルアドレス転送やデュアルアドレス転送を行う。 PCIC5には PCIバスが接続される。
[0021] 前記 BSC6は内部バス 2に接続する内部バスインタフェース回路（IBIF) 10、外部 バス 7に接続する外部バスインタフェース回路（EBIF) 11を有する。 IBIF10と EBIF 11との間でのデータの受け渡しはデータバッファ（DBUF) 12を介して行う。外部バ ス 7に接続されるメモリなどに対するストローブ信号の出力タイミングやアクセスサイク ルなどの制御はアクセス制御ステートマシン (ACSM) 13の出力にしたがって外部バ ス制御回路 11によって行われる。アクセス制御ステートマシン 13による状態遷移制 御は、ウェイト制御回路 (WSCNT) 14から出力される制御情報、バースト制御回路（ BSTCNT) 15から出力される制御情報、 IBIF10から出力されるアドレスやアクセス サイズなどの情報が参照されて行われる。前記 BSC6は CPU3によって値が設定可 能にされる制御レジスタ（CSnBCR) 16及び制御レジスタ（CSnWCR) 17を有する。 外部バス 7には代表的に示された外部メモリとしてフラッシュメモリ（FLASH) 8が接 される。
[0022] 前記 BSC6は、例えば CPU3からアドレス及びアクセスサイズの指定を受けてリード アクセスが指示されると、アドレスで指定されるアドレスエリアを判定し、判定されたァ ドレスエリアに対応される前記レジスタ 16， 17の設定に従って、アクセス制御ステート マシン 13による状態遷移制御に基づいて、指定アドレスを先頭としアクセスサイズに 対応するバースト回数でフラッシュメモリ 8に対してバーストリードアクセスを制御する 。バースト制御回路 15は、 CPU3などから供給されるアドレスを先頭として、バースト アクセスに必要なアドレスインクリメントを行う。更に、バースト制御回路（BSTCNT) 1 5は実行したバースト回数の管理、そして、途中でバーストアクセスの中断が必要な 場合にその指示を外部インタフェース回路 11に与えたりする制御を行う。ウェイト制 御回路（WSCNT) 14はアクセスサイクルにおける必要なウェイトサイクルの指示をァ クセス制御ステートマシン (ACSM) 13に与える。
[0023] 前記 BSC6の詳細を説明する前に先ず前記フラッシュメモリ 8について説明する。
[0024] 図 2にはフラッシュメモリ 8の一例が示される。フラッシュメモリ 8は単結晶シリコンなど の 1個の半導体基板に形成される。
[0025] フラッシュメモリ 8は、チップィネーブル信号 CE #、ライトイネーブル信号 WE #、ァ ゥトプットィネーブル信号 OE #及びリセット信号 RES #などのアクセス制御信号が入 力され、動作電圧として電源電圧 VDD、接地電圧 VSS、書込み'消去処理のための 高電圧 VPPが供給される。アドレス信号 AO— A21はアドレス入力端子若しくはアド レス信号である。 DO— D15はデータ入出力端子若しくはデータである。前記ァクセ ス制御信号に付された記号 #はその信号がローイネーブル信号であることを意味す る。
[0026] 20で示されるものはメモリアレイ（MARY)であり、メモリマット及びセンスラッチ回路 を有する。メモリマットは電気的に消去及び書込み可能な不揮発性メモリセルを多数 有し、特に制限されないが、不揮発性メモリセルのデータ端子がビット線に並列に接 続される、 AND或いは NOR型などのアレイ形態を形成する。
[0027] 不揮発性メモリセルは、特に図示はしないが、フローティングゲートに絶縁膜を介し てコントロールゲートを重ねたスタックドゲート構造、或いは選択トランジスタとシリコン 窒化膜を有する記憶トランジスタとを直列配置したスプリットゲート構造など適宜のメ モリセル構造を採用可能である。例えばスタックドゲート構造の不揮発性メモリセルの 場合、コントロールゲートはワード線に、ドレインはビット線に、ソースはソース線に接 続される。スタックドゲート構造の不揮発性メモリセルに対する消去処理は、特に制限 されないが、消去バイアスとしてコントロールゲートに正の高電圧を印加しフローティ ングゲートの電子を放出させることで閾値電圧を低くする処理とされる。スタックドゲー ト構造の不揮発性メモリセルに対する書込み処理は、特に制限されないが、書込み バイアスとしてドレインに負の高電圧を印加しフローティングゲートに電子を注入する ことで閾値電圧を高くする処理とされる。読出し処理は、所定の読出し判定レベルを ワード線選択レベルとしてメモリセルトランジスタを選択してビット線に流れる電流変 化若しくはビット線に現れるレベル変化によって記憶情報を検出可能にする処理とさ れる。
前記ワード線及びソース線は Xデコーダ (XDEC) 21の出力で選択される。ビット線 にはデータレジスタ（DREG) 22が接続され、ワード線選択によって不揮発性メモリセ ノレからビット線に読み出されたデータを保持し、或いは書き込みデータを保持する。
Yゲート（YGT) 23はデータレジスタ 22の入出力ノードを 16バイト単位で選択するス イッチ回路によって構成され、スィッチ回路は Yデコーダ (YDEC) 24の出力で選択 される。 Yゲート 23で選択されたデータレジスタ 22の 16バイトの入出力ノードは、出 力バッファ（OBUF) 25の入力端子に接続され、また、入力バッファ（IBUF) 26の出 力端子に接続される。出力バッファ 25及び入力バッファ 26はバースト動作に用いら れるバーストバッファとされ、各々 16バイトの記憶容量を有する。出力バッファ 25の 1 6バイトの記憶部は 2バイト単位で選択可能にされ、選択された 2バイトは出力端子を 介して 16ビットのデータ入出力端子 DO— D15に接続される。同様に入力バッファ 26 の 16バイトの記憶部も 2バイト単位で選択可能にされ、選択された 2バイトは入力端 子を介して 16ビットのデータ入出力端子 DO D15に接続される。 16バイトの記憶部 に対する 2バイトの選択はバッファデコーダ（BDEC) 27の出力によって行われる。バ ッフアデコーダ 27には下位 4ビットのアドレス信号 AO— A3が与えられる。 YDEC24 にはその上位のアドレス信号 A4— Amが与えられ、 XDEC21には更に上位側のァ ドレス信号 An— A21が与えられる。
[0029] フラッシュメモリ 8の動作制御は制御回路（CONT) 28が行レ、、書込み'消去処理に 必要な高電圧などの内部電圧は電源回路 29が出力する。フラッシュメモリ 8の動作 は前記アクセス制御信号及びコマンドによって制御回路 28に指示される。コマンドは 前記アクセス制御信号の特定の状態に応答してデータ入出力端子 DO D15から入 力される。
[0030] 不揮発性メモリセルに対する消去処理及び書き込み処理の開始やべリファイ処理 は、特に制限されないが、コマンドによって指示される。書き込み処理に用いられる 書込みデータは、チップィネーブル信号 CE #がィネーブルにされ、ライトイネーブ信 号 WE #がイネ一ブルにされたとき、アドレス信号の変化に従って入力バッファ 26に 入力され、入力バッファ 26から YGT23を介してデータレジスタ 22に内部転送される ことによって入力される。書き込みデータを入力するときは後述のバースト動作を利 用すること力 Sできる。書き込み処理ではデータレジスタ 22が保持する書込みデータの 論理値に従って、書込み電圧印加の選択と非選択が制御される。なお、書込み処理 の前には予め記憶情報をデータレジスタ 23に退避した状態で書き込み処理対象とさ れる 1ワード線分の不揮発性メモリセルが消去処理されている。
[0031] 読出し動作ではフラッシュメモリは、アドレスの入力に応答して一定のアクセスタイム の後にそのアドレスに記憶されているデータが読み出し可能にされるスタティック RA Mインタフェースを実現している。すなわち、チップィネーブル信号 CE #がイネーブ ノレにされ、アウトプットィネーブル信号 OE #がイネ一ブルにされたとき、アドレス信号 によってメモリアレイから選択され、 YGT23で選択され、 OBUF25で選択された記 憶データが外部に出力される。この動作はシングルリードであり、シングルリードの後 、 OBUF25の記憶容量に応ずる AO A3の下位アドレスの範囲でアドレス信号が変 化されるときは、メモリアレイにおける選択及び YGT23による選択状態は変化しない から、そのままアウトプットィネーブル信号 OE #をイネ一ブルレベルに維持してデー タ出力動作を可能にしておけば、シングルリードよりも短いアクセスサイクルで OBUF 25に保持されているデータを選択してデータ端子 DO D15から外部に出力するこ とができる。この動作がバーストリードである。
[0032] 図 3にはシングルリードのタイミングチャートが例示される。 CPU3の動作クロックサ イクノレを eyeとすると、各メモリサイクルは 3サイクルとされる。
[0033] 図 4にはバーストリードのタイミングチャートが例示される。最初のアクセスはシング ノレリードと同じく 3サイクルで行われ、その後は出力バッファ 25から外部端子 DO— D 15へのデータ転送によってリード動作行うのに必要な 2サイクルでメモリ動作が行わ れる。 A, Bはアドレスが変化されてからデータが出力されるまでの時間を意味する。
[0034] 前記 BSC6のバースト制御回路 15は、前記フラッシュメモリ 8をバーストリード動作さ せているとき、前記 AO A4のアドレス範囲を超えるリード要求を検出したときはその リード要求に応答するメモリ動作によってバッファ 25のデータがメモリアレイ 20からの データによって更新されるのに必要な時間を確保する制御を行って、前記メモリのバ 一ストリード動作を継続させる。見方を変えれば、前記バッファ 25が保持するデータ のアドレス範囲（AO— A4可変の範囲）を超えるリード要求を検出したときはそのリー ド要求に応答するメモリ動作によってバッファ 25のデータがメモリアレイ 20からのデ ータによって更新されるのに必要な時間を確保するアクセス制御を行う。
[0035] 図 5には前記バースト動作を継続させるための制御によるバーストリードのタイミング チャートが示される。 16バイトのバッファ 25に対し、バースト回数を 8回に設定し、開 始アドレスをバッファ境界の途中のアドレス H' 08とする。ここで考えるバッファ境界と アドレスとの関係は図 6に例示される。そうすると、バーストアクセスの途中でアドレス ビット A4が変化する（時刻 Ti)。要するに、アクセスアドレスが、バッファ 25が保持する データのアドレス範囲（AO— A4可変の範囲）を超えることになる。このとき、 BSC6は アウトプットィネーブル信号〇E #をネゲートし、次のアクセス（アドレス H， 10に対する アクセス）のアクセスタイムをバーストアクセスの 1回目と同じになるようなタイミングまで 待って、再びアウトプットィネーブル信号〇E #をアサートする。これにより、 AO— A4 が H' 10に変化されたアクセスアドレスのデータがメモリアレイ 20力、らバッファ 25に転 送されるのを待って、データを外部に出力することができる。この後は、アウトプットィ ネーブル信号 OE #は最後までアサートされ、その間バーストリードが繰り返される。
[0036] 図 7のように、開始アドレスがアドレスバッファ境界の H， 00の場合には、バーストア クセスはバッファ 25の境界を跨がないので、途中で〇E #をネゲートすることなく 8回 連続のバーストアクセスが行われる。
[0037] 図 8には 16バイトのバッファ 25に対し、バースト回数を 8回に設定し、開始アドレス をバッファ境界の途中のアドレス H' 08として、前記バースト動作を継続させるための 制御を行わなかったときのバーストリードのタイミングチャートが示される。バッファ境 界を越えるアクセスでも同じアクセスサイクルにされる結果、 AO A4が H' 10に変化 されたアクセスアドレスのデータがメモリアレイ 20力、らバッファ 25に転送されるのを待 たずに外部への出力が確定され、し力もアドレスも次に変化される結果、少なくとも H ， 10のリードデータ、更にはそれ以降のデータが不所望な値に変化される虞がある。
[0038] 次に、前記バースト動作の継続制御をサポートするバスステートコントローラ（BSC) 6の詳細を説明する。
[0039] 図 9には BSC6に害 ijり当てられたローカルアドレス空間のアドレスマップが示される 。前記バースト動作の継続制御は、エリア 3と 7を除くアドレス空間、すなわち、バース ト ROMが選択可能なアドレス空間において有効とされるようになつている。
[0040] 図 10には前記バースト動作の継続制御に関連する CSnBCR16のレジスタフィー ルドが示される。図 11には前記バースト動作の継続制御に関連する CSnWCR17の レジスタフィールドが示される。前記レジスタ 16, 17は図 9のアドレス空間のエリア毎 に設けられている。
[0041] BST1—0の 2ビットのフィールドはバースト回数を指定するフィールドである。 00 :最 高 4回、 01 :最高 8回、 10 :最高 16回（バス幅 8, 16ビット設定時のみ）、 11 :最高 32 回（バス幅 8ビット設定時のみ）である。
[0042] SZ1—0の 2ビットフィールドはバス幅を指定するフィールドである。 00 :設定禁止、 0 1 : 8ビッ卜、 10 : 16ビット、 11 : 32ビットである。
[0043] BW2—0の 3ビットフィールドはバースト 'ピッチ（バースト 2回目以降のアクセス.タイ ム）を指定するフィールドである。 000 :なし、 001 : 1サイクノレ、 010 : 2サイクノレ、 011 : 3サイクノレ、 100 : 4サイクノレ、 101 : 5サイクノレ、 110 : 6サイクノレ、 111 : 7サイクノレであ る。
[0044] TYPE2—0の 3ビットフィールドは接続するメモリ'タイプを指定するフィールドである 。 000:SRAM、 001:バイト制御 SRAM、 010:バースト ROM、 100: PCMCIAで め 。 PCMCIAiま Personal Computer Memory Card International Associationの規 格に準拠するメモリカードを意味する。
[0045] RDS2—0の 3ビットフィールドはチップィネーブル信号 CE #をアサートしてからァゥ トプットィネーブル信号 OE #をアサートするまでに揷入するウェイトサイクル数を指定 するフィーノレドである。 000:なし、 001:1サイクノレ、 010 :2サイクノレ、 011 :3サイクノレ 、 100 :4サイクノレ、 101 :5サイクノレ、 110 :6サイクノレ、 111： 7サイクノレとされる。サイク ルとは例えば CPUの動作クロックサイクル eyeを意味する。
[0046] IW3—0の 4ビットフィールドはアウトプットィネーブル信号 OE #をアサートしてから データを読み込むまでに揷入するウェイトサイクルを指定するフィールドである。 000 0:なし、 0001:1サイクノレ、 0010 :2サイクノレ、 0011:3サイクノレ、 0100 :4サイクノレ、 0101: 5サイクノレ、 0110: 6サイクノレ、 0111: 7サイクノレ、 1000: 8サイクノレ、 1001:9 サイクノレ、 1010: 11サイクノレ、 1011 :13サイクノレ、 1100: 15サイクノレ、 1101 :17サ イクノレ、 1110 :21サイクノレ、 1111 :25サイクノレである。
[0047] 前記バースト動作の継続制御はメモリタイプをバースト ROMに設定したときに有効 になる。バーストアクセスの 1回目のアクセスタイムは CSnWCRのフィールド IW3—0 の設定で指定される。
[0048] 図 12には BSC6の詳細な一例が示される。 BSC6はバースト休止検出回路（BED TC) 18及びバーストアドレス生成回路（BAGEN) 19を有する。バーストアクセスのた めのアドレス生成はバーストアドレス生成回路（BAGEN) 19が行い、 BAGEN19は バーストバッファとしての出力バッファ 25の境界を跨ぐアクセス検出はバースト休止検 出回路（BEDTC)18が行レ、、 BEDTC18はバースト休止判定回路（BEDCS)35及 びバースト回数カウンタ（BCOUNT) 36を有する。
[0049] 前記アドレス制御ロジック 33は、エリア毎に前記レジスタ（CSnBCR) 16のフィーノレ ド BSAT1—0に設定されたバースト回数（BSAT)、フィールド SZ1—0に設定された バス幅（SZ)、フィールド TYPE2—0に設定されたメモリタイプ (TYPE)及びアクセス 先のアドレス（ADR)とアクセスサイズ (ASZ)の情報を入力して、アドレス（ADR)を 先頭とするバーストアドレス BADRをアドレスカウンタ 34に生成させる。アドレスカウン タ 34によるアドレスインクリメントの大きさと回数はバス幅とアクセスサイズ (ASZ)に応 じて決定される。 BALOG33はバースト中を示す信号 31を外部インタフェース回路 1 1に出力する。
[0050] バースト休止判定回路 35は、エリア毎に前記レジスタ（CSnBCR) 16のフィールド BSAT1—0に設定されたバースト回数（BSAT)、フィールド SZ1—0に設定されたバ ス幅（SZ)、フィールド TYPE2—0に設定されたメモリタイプ（TYPE)及びアクセス先 のアドレス (ADR)とアクセスサイズ (ASZ)の情報を入力して、更にバースト回数カウ ンタ 36の計数値を入力し、それらに基づいて、前記バッファ 25が保持するデータの アドレス範囲（AO A4可変の範囲）を超えるリード要求を検出したとき、バーストァク セスの休止を示すバースト休止指示信号 30をアクセス制御ステートマシン 13に与え る。バースト休止が指示されたステートマシン 13は、次アクセスのアクセスタイムがシ ングノレアクセスと同様になるよう、外部インタフェース回路 11に指示する。これによつ て外部インタフェース回路 11は図 5の時刻 Tiで例示されるように、アウトプットイネ一 ブル信号 OE #をネゲートする。バースト制御回路 15はバースト中を示す信号 31を 外部インタフェース回路 11に出力しており、外部インタフェース回路 11はバースト中 ならばアウトプットィネーブル信号〇E #をアサートし続ける。前記バースト休止指示 信号 30によってバースト休止が検出されると、アウトプットイネ一ブル信号 OE #がネ ゲートされる。バースト回数カウンタ 36は、アドレスカウンタ 34のインクリメント指示信 号 INCによって + 1のインクリメント動作を行って総バースト回数を計数する。バースト 休止判定回路 35はバースト回数カウンタ 36の計数値力 レジスタに指定されている バースト回数、アクセスサイズ及びバス幅から決まる総バースト回数に到達するまで バースト休止判定を行う。
[0051] 図 1に示される前記ウェイト制御回路 14にはレジスタ（CSnBCR) 16のフィールド B W2—0に設定されたバーストピッチ（BW)、レジスタ（CSnWCR) 17のフィールド RD S2—0と IW3—0に設定されたゥヱイト数 (RDS， IW)が供給され、それらによって指示 されたウェイトサイクルの揷入をアクセス制御ステートマシン 13に指示する。ウェイトサ イタルの挿入が指示されたアクセス制御ステートマシン 13は、指示されたゥヱイトサイ クル数に従って、 CE #アサート後における OE #のアサートタイミング、〇E #アサ一 ト後におけるリードデータの読み込みタイミング、バースト動作中におけるリードデー タの読み込みタイミングなどを外部インタフェース回路 11に制御させる。前記バースト 休止指示信号 30によってバースト休止が検出されることによってアウトプットイネーブ ル信号 OE #がネゲートされたとき (図 5時刻 Ti)、アウトプットィネーブル信号〇E #を アサートするタイミングは、前記フィールド RDS2—0で指定されたウェイトサイクル数 にしたがってアクセス制御ステートマシン 13が外部インタフェース回路 11に制御させ ることになる。
[0052] 尚、特に図示はしなレ、が、前記バースト動作の継続制御以外の制御のために、レジ スタ 16, 17のその他の設定値は ACSM13に供給されている。
[0053] 図 13には 32バイトバーストアクセスにおけるバーストアクセス開始アドレスとバースト 回数などの設定の組み合わせによるバースト動作の継続制御形態が例示される。図 13はアクセスサイズが 32バイトバーストアクセスの場合について示しており、バス幅、 バースト回数は 32バイトのアクセスサイズに整合する回数が示されてレ、る。バーストア クセス開始アドレスは図 13に示される態様で選択可能にされ、その右側欄には 32バ イトのアクセスサイズに至るまで、バッファ境界を跨ぐときの下位アドレスが順次示され ている。要するに、図 13はバス幅やバーストバッファサイズの異なる種々の外部メモリ に対する BSC6による 32バイトバーストアクセスの制御仕様を示していると理解され たレ、。特に、図 13において太枠領域内に記載されたアドレスから始まるアクセスに対 して前記バーストアクセスの継続制御が行なわれる。
[0054] 例えば、図 2のフラッシュメモリ 8の場合、ノくス幅 16ビット、バースト回数が 4回又は 8 回のバーストアクセスが許容される。図 2のフラッシュメモリ 8が有するバーストバッファ 25の記憶容量は 16バイトだからである。データプロセッサ 1がフラッシュメモリ 8に対 してバス幅 16ビット、バースト回数が 8回のバーストアクセスを行う場合、バーストァク セスの開始アドレスが H' 00であれば、 H， 00力ら 8回、アドレスは H， 10から 8回の合 計 16回バーストアクセスが行われる。これに対し、開始アドレスが H' 08のときは、前 記バースト動作の継続制御が行われ、バッファ境界のアドレス H， 10、 H，00におレヽ て、アクセスサイクルがシングルリードと同様に延長されて合計 32バイトのバーストア クセスが行われる。要するに、 H， 08力ら 8回、 H' 10から 16回、 H' 00から 8回の合計 16回のバーストアクセスが行われる。このようにバーストアクセスが行われる場合であ つてもバースト回数 8回でアクセスサイズ 32バイトの指示が与えられればよい。バース ト回数 4回でアクセスサイズ 8バイト、バースト回数 8回でアクセスサイズ 16バイト、バ 一スト回数 4回でアクセスサイズ 8バイトの 3回に分けてのバーストアクセスの指示を行 わなくてよい。尚、特に制限されないが、データプロセッサは開始アドレスがバースト バッファ 25の境界でないときはバーストバッファ 25を 32バイトの範囲でラップアラウン ドで選択する仕様を有している。このため、前記バーストアクセスでは開始アドレス H' 08のときバーストアドレスは途中で H' 10、 H' 00を通って最後に H' 07に達するよう にされる。
[0055] 以上説明したように、 BSC6は、フラッシュメモリ 8へのバーストアクセス実行中に、フ ラッシュメモリ 8内部のバーストバッファ 25境界を跨ぐ場合、フラッシュメモリ 8のバース ト動作を一時休止して、フラッシュメモリ 8のメモリアレイ 20力 バーストバッファ 25へ のデータ読み込みが完了するまで待ち、再度フラッシュメモリ 8のバースト動作を継続 させる。 BSC6はフラッシュメモリ 8のバースト動作を一時休止するときには、アウトプッ トイネーブル信号〇E #をネゲートし、アドレスを出力する期間をバーストアクセスの 最初のメモリアクセスと同じにすることで、バーストバッファ 25にデータが読み込まれ るのを待つ。これにより、フラッシュメモリ 8に対するアクセスのスループットを向上する ことができ、また、ひとつのデータプロセッサでより多くの品種の外部メモリを動作させ ること力 Sできる。バーストバッファ境界を跨いだバーストアクセスが起こらないように、バ 一ストバッファの途中力 始まるバーストアクセスをソフトウェアで禁止したり、バースト 回数を制限して途中でバッファ境界を跨ぐことのないように制限することを一切要しな レ、。
[0056] 尚、フラッシュメモリは書き込みデータを入力するとき、バースト動作可能であっても よレ、。すなわち、入力バッファ 26力 YGT23を介してデータレジスタ 22に書き込み データを取り込むとき、データプロセッサ 1はバーストライトアクセスによって書き込み データを入力バッファ 26に書き込むようにしてもよレ、。このとき、書込みアドレスの A4 より上位が変化する前に書き込みデータを入力バッファ 26からデータレジスタ 22に 内部転送することが必要である。バーストアクセス中に書込みアドレスのビット A4が変 化するときは、それ以前に入力バッファ 26が保持している書込みデータをデータレジ スタ 22に内部転送するのに必要な時間だけアクセスアドレス出力期間を延ばして対 処する。
[0057] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもない。
[0058] 例えば外部メモリはフラッシュメモリに限定されず、マスク ROM、 EEPROM、 SRA Mなどであってもよい。バーストバッファサイズが 4， 8, 16, 32バイトに限定されず、 当然それ以外であってもよレ、。データプロセッサは CPU及び DMAC以外のバスマス タを備えてもよいし、他のバススレーブ回路を備えてもよレ、。キャッシュメモリ、或いは 仮想記憶のためのアドレス変換バッファを有してもよい。
産業上の利用可能性
[0059] 本発明はマイクロプロセッサ、マイクロコンピュータ、システムオンチップ LSIなど、メ モリコントローラを有してデータ処理行うデータプロセッサに広く適用することができる

Claims

請求の範囲
[1] 中央処理装置と外部に接続されるメモリを制御可能なメモリコントローラとを有するデ ータプロセッサであって、
前記メモリは、アドレス信号の下位側所定ビット数分のアドレス範囲のデータを一時 的に保持することができるバッファを有し、アクセスアドレスが前記アドレス範囲で変 化するアクセス要求に対して前記バッファと外部との間のデータ転送によってデータ の入出力を行うバースト動作が可能にされ、
前記メモリコントローラは、前記メモリをバースト動作させてアクセスしているとき、前 記アドレス範囲を超えるアクセスを検出したときは前記メモリのバースト動作を継続可 能とするアクセス制御を行うデータプロセッサ。
[2] 前記メモリコントローラは、前記下位側所定ビット数よりも上位のビットが変化するか否 力によって前記アドレス範囲を超えるアクセスを検出する請求項 1記載のデータプロ セッサ。
[3] 前記メモリコントローラは、前記アドレス範囲を超えるアクセスを検出したときは、その アドレスの出力期間を延ばす制御を行って、前記メモリのバースト動作を継続可能に する請求項 1記載のデータプロセッサ。
[4] 前記アドレスの出力期間を延ばす制御は、リード要求に応答しているときはバッファ のデータが更新されるのに必要な時間を確保する制御である請求項 3記載のデータ プロセッサ。
[5] 前記アドレスの出力期間を延ばす制御に並行して、前記バーストバッファからのデー タ出力タイミングを遅延させる制御を行う請求項 3記載のデータプロセッサ。
[6] 前記メモリコントローラを介して前記メモリをアクセス可能なダイレクト 'メモリ 'アクセス' コントローラを有する請求項 3記載のデータプロセッサ。
[7] 前記メモリコントローラは、前記中央処理装置によって値が設定可能にされるレジスタ を有し、
前記レジスタに設定される値は、外部メモリ空間毎に、外部メモリが接続される外部 バスのバス幅、バースト回数を指定する請求項 4記載のデータプロセッサ。
[8] 前記レジスタの設定値で指定可能なバースト回数は、前記バッファの記憶容量を m バイト、前記外部バスのビット数を nバイトとするとき、最大で m/nとされる請求項 7記 載のデータプロセッサ。
[9] 前記メモリはフラッシュメモリ、 EEPROM、マスク ROMおよび SRAMから選ばれた 単数又は複数のメモリである請求項 8記載のデータプロセッサ。
[10] 外部に接続されるメモリを制御可能なメモリコントローラを有するデータプロセッサで あって、
前記メモリは、メモリアレイと、アドレス信号の下位側所定ビット数分のアドレス範囲 で前記メモリアレイから読み出されたデータを一時的に保持することができるバッファ を有し、アクセスアドレスが前記アドレス範囲で変化するリードアクセス要求に応ずる データが前記バッファに保持されているときはデータを前記バッファから外部へ出力 するバーストリード動作が可能にされ、
前記メモリコントローラは、前記メモリをバーストリード動作させているとき、前記アド レス範囲を超えるリード要求を検出したときはそのリード要求に応答するメモリ動作に よってバッファのデータが更新されるのに必要な時間を確保する制御を行って、前記 メモリのバーストリード動作を継続させるデータプロセッサ。
[11] 外部に接続されるメモリを制御可能なメモリコントローラを有するデータプロセッサで あってヽ
前記メモリは、メモリアレイと、アドレス信号の下位側所定ビット数分のアドレス範囲 で前記メモリアレイから読み出されたデータを一時的に保持することができるバッファ を有し、アドレス信号の入力に応答して所定のアクセスタイムの後にそのアドレス信号 で指定されるアドレスの記憶情報が外部に出力可能にされ、
前記メモリコントローラは、前記バッファが保持するデータの前記アドレス範囲を超 えるリード要求を検出したときはそのリード要求に応答するメモリ動作によってバッファ のデータが更新されるのに必要な時間を確保するアクセス制御を行うデータプロセッ サ。
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