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WO2006098013A1 - 記憶装置、および記憶装置の制御方法 - Google Patents

記憶装置、および記憶装置の制御方法 Download PDF

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WO2006098013A1
WO2006098013A1 PCT/JP2005/004621 JP2005004621W WO2006098013A1 WO 2006098013 A1 WO2006098013 A1 WO 2006098013A1 JP 2005004621 W JP2005004621 W JP 2005004621W WO 2006098013 A1 WO2006098013 A1 WO 2006098013A1
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WO
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data read
access operation
access
memory cell
storage device
Prior art date
Application number
PCT/JP2005/004621
Other languages
English (en)
French (fr)
Inventor
Koji Shimbayashi
Takaaki Furuyama
Kenji Shibata
Original Assignee
Spansion Llc
Spansion Japan Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to PCT/JP2005/004621 priority patent/WO2006098013A1/ja
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Priority to US11/378,444 priority patent/US7321515B2/en
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    • G11C—STATIC STORES
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters

Definitions

  • the present invention relates to a first access operation in which a data read operation including selection of a memory cell to be read is performed, and a second access in which a data read operation from a memory cell that has already been selected is performed. And a control method for the storage device.
  • an L-level control signal (RCL) is input to the input terminal of the inverter 206 during the serial access period for the reference amplifier shown in FIG.
  • the Pch type MOS transistor 203 is cut off.
  • the reference amplifier operates as a ratio circuit including the Pch type MOS transistor 201 and the Nch type MOS transistor 204.
  • an H-level control signal (RCL) is input to the input terminal of the inverter 206, and the Pch-type MOS transistor 203 is turned on. Therefore, the reference amplifier operates as a ratio circuit composed of Pch type MOS transistors 201-203 and Nch type MOS transistor 204.
  • the reference signal (REF) is at a high level during the latency period, and the reference signal (REF) is at a low level during the serial access period.
  • the comparison operation between the sense level that decreases with the rise of the lead line and the reference signal level is performed at an early stage.
  • the comparison operation between the rising sense level and the reference signal level during the precharge operation is performed in stages. The data detection speed is increased.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-312895 (FIG. 2)
  • a reference data read path such as a bit line from the start of reading the reference signal from the dummy cell (reference cell) until the level of the read reference signal reaches a predetermined value.
  • a certain amount of time is required due to the signal propagation time constant due to the load.
  • the predetermined time elapses until the predetermined precharge level is reached due to the signal propagation time constant caused by the load on the path. Need.
  • These propagation time constants may fluctuate or vary due to various factors such as various operating conditions and manufacturing variations.
  • the present invention has been made in view of the above-described background art, and includes a first access operation for performing a data read operation including selection of a memory cell to be read, and data from an already selected memory cell.
  • a first access operation for performing a data read operation including selection of a memory cell to be read, and data from an already selected memory cell.
  • a second access operation that performs a read operation
  • high-speed access operation is possible by setting the access operation conditions for each of the first access operation and the second access operation individually.
  • An object of the present invention is to provide a storage device and a control method thereof.
  • the memory device of the present invention made to achieve the above-described object includes a first access operation for performing a data read operation including selection of a memory cell to be read, and a first access operation that has already been selected.
  • the data read operation of the memory cell power
  • the first storage unit stores the first load information about the load to be applied to the reference data read path in the first access operation, and the reference data in the second access operation
  • a second storage unit for storing second load information on the load to be applied to the read path.
  • the first storage unit that stores the first precharge time information about the precharge time of the data read path and the reference data read path in the first access operation, the data read path in the second access operation, and And a second storage unit for storing second precharge time information about the precharge time of the reference data reading path.
  • the first storage unit when performing the continuous read operation including the first access operation and the second access operation following the first access operation, performs the first access operation. Stores the first load information about the load to be applied to the reference data read path in the operation, and the second storage section stores the second load information about the load to be applied to the reference data read path in the second access operation. To do.
  • the first storage unit stores the first precharge time information about the precharge time of the data read path and the reference data read path in the first access operation, and the second storage unit reads the data in the second access operation. Stores second precharge time information for the precharge time of the path and reference data read path.
  • the memory device control method of the present invention includes a first access operation for performing a data read operation including selection of a memory cell to be read, and a memory cell force that has already been selected following the first access operation.
  • the first access operation when performing the continuous read operation including the first access operation and the second access operation subsequent to the first access operation, stores data. Based on the first load information, the load to be applied to the reference data read path is set.In the second access operation, the load to be applied to the reference data read path is set based on the stored second load information. Set. In the first access operation, the precharge time of the data read path and the reference data read path is set based on the stored first precharge time information. In the second access operation, the precharge time is stored. Based on the second precharge time information, the precharge time for the data read path and the reference data read path is set.
  • a first access operation that performs a data read operation including selection of a memory cell to be read
  • a second access operation that performs a data read operation of a memory cell force that has already been selected.
  • FIG. 1 is a circuit block diagram of an embodiment.
  • FIG. 2 is a circuit diagram showing a specific example of a data line precharge circuit and a current-voltage conversion circuit.
  • FIG. 3 is an operation waveform diagram in which the precharge operating force in FIG. 2 also leads to a read operation.
  • FIG. 4 is an operation waveform diagram of the access operation identification circuit.
  • FIG. 5 is a circuit diagram showing a specific example of a selector circuit for selecting an access condition.
  • FIG. 6 is a circuit diagram showing a specific example of a dummy load circuit in a read path of a reference cell.
  • FIG. 7 is a circuit diagram showing a specific example of a circuit for generating a precharge signal EQ in the amplification control circuit.
  • FIG. 8 is an operation waveform diagram showing generation of a precharge signal in FIG.
  • FIG. 9 is a circuit diagram in the background art.
  • FIG. 1 A block diagram illustrating an exemplary computing environment in accordance with the present invention.
  • FIG. 1 is a circuit block diagram showing a data read control portion as an example of a nonvolatile storage device as a storage device of the embodiment.
  • Memory cells MC are arranged in a matrix at intersections of the word lines WL (0) to WL (m) and the bit lines BL (0) to BL (n), thereby forming a memory cell array M.
  • Each bit line BL (0) to BL (n) is connected to the data line DB via the column selection switch CS (0) to CS (n).
  • Current voltage converter circuit 8 is connected to data line DB Has been.
  • the current-voltage conversion circuit 8 is connected to one input terminal of the sense amplifier circuit 10 via the data input line SAIN.
  • a precharge circuit 9 is connected to the data input line SAIN.
  • the precharge circuit 9 precharges the data input line SAIN to the power supply voltage VCC, for example, and at the voltage level stepped down via the current-voltage conversion circuit 8, the data line DB and the bit line BL (0) one BL
  • the data stored in the memory cell MC selected by the word line WL (0)-WL (m) and the column selection switch CS (0)-CS (n) is stored in the bit line BL (0)-BL (n) Force Column selection switch CS (0) One Reads via CS (n) via data read path to data line DB.
  • stored data is stored as, for example, a threshold voltage in the memory cell MC.
  • the conduction or non-conduction of the memory cell MC selected according to the stored data is determined.
  • the charge power of the data read path precharged by the precharge circuit 9 prior to the read operation is discharged.
  • the data current flowing through the data read path is converted into a voltage value by the current-voltage conversion circuit 8 and output to the data input line SAIN.
  • the reference unit R is provided with a reference cell RC selected by a dummy word line DWL.
  • the logical level of the read stored data is determined by the reference data stored in the reference cell RC.
  • the reference cell RC is connected from the reference bit line BLR to the reference data line DBR via the dummy load circuit 5.
  • a current-voltage conversion circuit 8 is connected to the reference data line DBR, and converts the reference current flowing through the reference data read path constituted by the dummy load circuit 5 and the reference data line DBR into a voltage value.
  • the current-voltage conversion circuit 8 is connected to the other input terminal of the sense amplifier circuit 10 via the reference data input line SAINR.
  • the precharge circuit 9 is connected to the reference data input line SAINR as in the case of the data input line SAIN, and the reference data input line SAINR is precharged to the power supply voltage VCC and is also passed through the current-voltage conversion circuit 8.
  • the reference data line DBR and the reference bit line BLR are precharged at the voltage level that has been stepped down.
  • the first access operation and the second access operation have different cycle times.
  • the me load circuit 5 is connected to the data read path leading to the memory cell MC force data line DB for each access operation, and depends on the resistance component and the capacitance component existing in the memory cell MC, various switch elements, and the wiring material itself. It consists of a parasitic load and a matched load. It is composed of the same wiring material and has the same switch elements, or / and pseudo resistance elements and capacitance elements are connected, and the memory cell MC force read data memory time constant and the reference cell RC force These reference data read time constants are matched. Furthermore, when the alignment state is shifted due to various fluctuation factors such as manufacturing variations, the load on the reference data read path can be individually adjusted for each of the first Z second access operations, and the time constant is adjusted. It has a possible configuration.
  • the precharge circuit 9 and the sense amplifier circuit 10 are controlled by the amplification control circuit 6.
  • Data input line by precharge circuit 9 SAINZ reference data input line SAIN R, data line DBZ reference data line DBR, and bit line BL (O) — BL (n) Z reference bit line BLR precharge operation and sense amplifier Controls the read data amplification operation by circuit 10.
  • the equalization signal EQ controls the precharge circuit 9
  • the sense amplifier latch signal SAL controls the sense amplifier circuit 10.
  • the amplification control circuit 6 is configured to be able to adjust the pulse time of the equalize signal EQ.
  • the charges of the data read path and the reference data read path precharged by the pulse-driven equalize signal EQ are accumulated in capacitive components existing in the respective paths.
  • the stored charge force memory cell MC and the reference memory cell RC are extracted according to the conduction state. As a result of the discharge, the differential voltage appearing on the data input line SAIN and the reference data line SAINR is amplified and data is read out.
  • the charge extraction capability of the memory cell MC and the reference memory cell RC depends on the transistor characteristics of the nonvolatile transistors constituting the memory cell MC and the reference memory cell RC. That is, as the voltage difference between the drain and source of the non-volatile transistor increases, a higher current drive capability can be obtained. The discharge is done early It is possible to amplify the differential voltage at a high stage. On the other hand, if the voltage level at the time of precharging is insufficient, sufficient current drive capability cannot be obtained, and it takes a long time to obtain a differential voltage that can be amplified.
  • an access operation is performed in response to an address update.
  • the burst address counter 7 updates the column address CADD in response to a clock signal (not shown) in a synchronous nonvolatile memory device.
  • the column address CA DD is input to the access identification circuit 4.
  • the access identification circuit 4 detects the address value of the column address CADD, notifies the address update, and identifies the access operation in the continuous access operation.
  • the address update signal TG is output to the amplification control circuit 6 as a trigger signal.
  • the first access operation that reads the stored data after updating the word line including the burst operation and selecting a new memory cell MC, and the memory cell MC that is commonly connected to the already selected word line
  • the second access operation in which the column selection switch is sequentially switched and selected, and the identification signal S is output.
  • the address update signal TG is, for example, the address transition detection signal ATD output as a pulse signal at the time of address transition.
  • the identification signal S is output according to the column address CADD. After the column address CADD is updated and the column selection switch is sequentially selected and the second access operation is performed, the word address is switched in response to the column address CADD and all column selection switches are selected. It is done.
  • the identification signal S can be output as the first access operation when the column address CADD returns to a predetermined value.
  • Operation condition information Dx (DAx or Z and DBx) for setting the load condition in the dummy load circuit 5 or setting the pulse width of the equalize signal EQ to V and the Z and amplification control circuit 6 is
  • Each of the first access operation and the second access operation is stored in the first storage unit 1 and the second storage unit 2, respectively.
  • Each storage unit 1 and 2 has a non-volatile memory.
  • the operation condition information DAxZDBx stored in each storage area CAM-A, CAM-B of the first Z second storage unit 1Z2 is selected by the selector circuit 3, and the dummy load circuit 5 or Z And supplied to the amplification control circuit 6.
  • the selection in the selector circuit 3 is performed by the latency information L in the burst operation, which is performed by the identification signal S.
  • the operation condition is determined from either the first storage unit 1 or the second storage unit 2.
  • Information DAx or DBx is selected. Further, in a storage device that performs a burst operation, an optimal combination of operating conditions is selected according to latency information L set according to the operating frequency.
  • the operation condition information DAx or DBx for example, do it as a logical signal of k bits wide, it is possible to identify the 2 k th power as.
  • the pulse width of the time constant Ya Ikoraizu signal EQ of the reference data read path may be adjusted by as multiplication 2 k.
  • FIG. 2 shows specific examples of the current-voltage conversion circuit 8 and the precharge circuit 9.
  • the data line DB / reference data line DBR is connected to the gate terminal of the NMOS transistor Ml and the source terminal of the NMOS transistor M2.
  • the transistor Ml has a source terminal connected to the ground potential, a drain terminal connected to the power supply voltage VCC via the resistance element R1, and a gate terminal of the NMOS transistor M2.
  • the drain terminal of the NMOS transistor M2 is connected to the data input line SAINZ reference data input line SAINR, which is the current-voltage conversion circuit 8, and to the resistance element (Rsense) connected to the power supply voltage VCC.
  • the precharge circuit 9 includes an NMOS transistor M3 and a PMOS transistor M4.
  • the equalize signal EQ is input to the gate terminal of the NMOS transistor M3, and inverted by the equalize signal EQ force S inverter gate II to the gate terminal of the PMOS transistor M4.
  • the high level equalization signal EQ turns on each of the transistors M3 and M4, and the precharge operation is performed.
  • the storage data read from the memory cell array M is an NMOS transistor as a current. It is transmitted to the data input line SAINZ reference data input line SAINR via M2. Data input line SAINZ reference data input line SAINR must be precharged to the power supply voltage VCC prior to current-voltage conversion. This is because the voltage level of the data input line SAIN / reference data input line SAINR is precharged to the power supply voltage VCC and then converted to a voltage value by generating the presence or absence of a voltage drop depending on the presence or absence of a current according to the stored data. is there.
  • the precharge operation due to the conduction of the MOS transistors M3 and M4 is performed by charging the data input line SAIN Z reference data input line SAINR to the power supply voltage VCC, and the data line DB / reference data line DBR via the NMOS transistor M2. Further, the charge is also supplied to the bit line via the column selection switch to perform precharge.
  • the NMOS transistor Ml determines the gate voltage of the NMOS transistor M2 in combination with the resistance element R1.
  • the conductance of the NMOS transistor Ml increases as the voltage of the data line DBZ reference data line DBR increases.
  • the gate voltage of the NMOS transistor M2 is lowered.
  • the precharge voltage level of the data line DBZ reference data line DBR and the bit line is maintained at a predetermined low voltage level.
  • FIG. 3 shows operation waveforms for the data input line SAINZ reference data input line SAINR leading to the precharge operation force read operation.
  • the read operation of the stored data includes an amplification period Sens of the voltage-converted storage data and a precharge period Pre preceding the amplification period Sens.
  • the equalize signal EQ changes to high level.
  • the MOS transistors M3 and M4 are turned on almost simultaneously.
  • substantially simultaneous means that when a signal logically inverted from the equalize signal EQ is generated by the inverter gate II, it includes the time difference due to the delay time of the inverter gate II. Consists of logic inversion circuit other than inverter gate II The same applies to the case.
  • both MOS transistors M3 and M4 start to conduct, and the voltage level of the data input line SAINZ reference data input line SAINR increases with time and reaches the power supply voltage VCC voltage level. Get closer.
  • the MOS transistors M3 and M4 are made non-conductive almost simultaneously by transitioning the equalize signal EQ to low level.
  • the precharged charges are discharged through the path to the memory cell MCZ reference cell RC.
  • the discharge is determined according to the current drive capability of the transistor, which is determined by the threshold voltage of the nonvolatile transistor that constitutes the memory cell MCZ reference cell RC.
  • the memory cell MC When the memory cell MC is in the program (PGM) state, it has a high threshold voltage and no discharge is performed (in the case of SAIN (PGM) in Fig. 3.) o Low threshold value in the erase (ER) state (In the case of SAIN (ER) in Fig. 3) o
  • the threshold voltage of the reference cell is set to this intermediate state (SAINR 0 in Fig. 3) o
  • the precharge levels of the data read path and the reference data read path are both set to the power supply voltage VCC in the precharge period Pre. It can be close to the voltage level.
  • the voltage level of the data input line SAIN is kept at a high Z low level with respect to the voltage level of the reference data input line SAINR according to the stored data, and the differential voltage is increased over time. You can make it bigger.
  • FIG. 4 is a waveform diagram showing the operation of the access identification circuit 4.
  • a case where data is read from the memory cell MC with a two-cycle clock signal CLK is illustrated.
  • a continuous read operation such as burst read for each clock cycle can be performed as an external interface.
  • the address update signal TG is output as a pulse signal at the low and high levels, and the column address after the switch CADD force Each bit Check that the initial value is low. Accordingly, the identification signal S is inverted to a low level. Thereafter, the equalize signal EQ transitions to a high level in response to the transition of the address update signal TG to a single level, and the precharge operation is started. In addition, the identification signal S changes to high level in response to the column address CADD being switched to the initial value force in successive cycles.
  • the equalize signal EQ generates a high level pulse for a time set by the amplification control circuit 6, and a precharge operation is performed. After the low level transition of the equalize signal EQ, the sense amplifier circuit 10 performs an amplification operation at a timing not shown.
  • the initial value of the column address CADD at which the low level transition of the identification signal S is performed is a start address when a series of burst operations are performed. That is, the word line is switched by this start address, and a new memory cell MC is selected. In subsequent cycles, the column selection switch is sequentially switched to select the memory cell MC selected by the same word line, and a burst operation is performed.
  • the identification signal S is output prior to the precharge operation by the high level transition of the equalize signal EQ, and the time constant of the reference data read path and the pulse width of the equalize signal EQ can be determined.
  • FIG. 5 shows a specific example of the selector circuit 3.
  • Two sets of operating condition information DAI (k) and DA2 (k) and DB1 (k) and DB2 (k) (k is a natural number) are stored in the first and second storage units 1 and 2, respectively.
  • the operation condition information DAI (k) and DA2 (k) are information indicating operation conditions in the first access operation.
  • Operating condition information DB1 (k) and DB2 (k) are information indicating operating conditions in the second access operation.
  • Two sets of information are stored in the force that stores the operating conditions according to the difference in oscillation frequency when performing synchronous operation. Each is k-bit wide information. Specifically, it is information on the time constant of the reference data read path and the pulse width of the equalize signal EQ.
  • Operating condition information DAI (k) and DA2 (k), DB1 (k) and DB2 (k) are input to the multiplexers 32 and 33, and either one of them depends on the latency information L in the burst operation. Is selected.
  • the latency information L in the burst operation is set according to the oscillation frequency in the synchronous operation.
  • the initial latency is a value that has a unique value depending on the oscillation frequency.
  • the output terminals of the multiplexers 32 and 33 are connected to the input terminal of the multiplexer 31, and either one is selected according to the identification signal S and the operating condition information D (k) is output.
  • the multiplexer 32 is selected for the identification signal S at the “N” level, and one of the operating condition information DAI (k) and DA2 (k) selected according to the latency information L is the operating condition information D. Output as (k).
  • Multiplexer 33 is selected for low-level identification signal S, and either operating condition information DBl (k) or DB2 (k) selected according to latency information L is output as operating condition information D (k) Is done.
  • a combination of operation conditions corresponding to the oscillation frequency of the synchronous operation is selected by the latency information L, and the first access operation and the second access operation are selected from the combination of the selected operation conditions by the identification signal S.
  • a suitable operating condition is selected for each.
  • the power described in the example in which two sets of operating condition information are stored in each of the first storage unit 1 and the second storage unit 2 and either one of them is selected by the multiplexers 32 and 33.
  • the present invention is not limited to this. It is also possible to select a combination force of more than three sets of operating condition information by further providing a multiplexer or providing a multiplexer that performs Z and three or more selection functions. The selection shown in FIG.
  • the present invention is not limited to this, and operation conditions in the first access operation and the second access operation can be freely selected according to the combination of operation condition information selected in the multiplexer.
  • the first and second storage units 1 and 2 can be configured to designate the address information in which individual operation condition information is stored. The operation conditions for the access operation and the second access operation can be selected more freely.
  • FIG. 6 shows a specific example of the dummy load circuit 5.
  • the dummy load circuit 5 is provided in the reference data read path to the reference cell RC force reference data line DBR.
  • Memory cell MC force Data line This circuit artificially applies a load corresponding to the wiring capacity and wiring resistance existing in the data read path to the DB. Data read
  • the wiring capacitance and wiring resistance existing in the path include a large number of memory cells MC connected to a single bit line, various switch elements for controlling the path connection, or Z
  • the wiring material itself exists due to having load components. These components are simulated by the following three components.
  • the first is a switch element simulation unit 51.
  • Equivalent switch elements are inserted in various switch elements on the data read path.
  • VCC power supply voltage
  • a ground potential not shown
  • load components such as on-resistance are added to the reference data readout path.
  • the second is the actual wiring section 52.
  • This is the actual wiring part wired according to the wiring conditions such as the wiring material and wiring size equivalent to the case of the data reading path.
  • the resistance component RP and the capacitance component CP are distributed to the reference data readout path in a distributed constant manner by the actual wiring.
  • the third is a load adjustment unit 53.
  • the resistor element RR has a configuration in which a capacitor element CR (1) and one CR (k) are connected via an NMOS transistor MR (1) —MR (k)!
  • Operating condition information D (l) — D (k) is input to the gate terminal of each NMOS transistor MR (1) — MR (k).
  • Operating condition information D (1) Capacitance element connected to the reference data read path is selected or connected to Z according to the position of the high-level bit signal of D (k) or Z and the combination. A combination of capacitive elements is selected.
  • the load adjusting unit 53 adjusts the load on the path from the reference bit line BLR to the reference data line DBR, and adjusts the time constant in the reference data read path.
  • FIG. 7 shows a specific example of the output portion of the equalize signal EQ in the amplification control circuit 6.
  • the address update signal TG is input to the inverter gates 12 and 14 and the gate terminal of the NMOS transistor ME.
  • the output terminal of the inverter gate 12 is connected to the timer 61.
  • the timer 61 includes a resistor element RE, an NMOS transistor ME (1) —ME (k), and a capacitor element CE (1) one CE (k)! RU
  • Capacitance element CE (1) —CE (k) is connected to the other terminal (node N1) of resistance element RE via NMOS transistor ME (1) and ME (k). Each NMOS transistor Operating condition information D (l) — D (k) is input to the gate terminal of ME (1) —ME (k). Operating condition information D (1) — Capacitance element connected to the other terminal of the resistor element RE is selected according to the position of the high-level bit signal of D (k) or Z and the combination. Alternatively, a combination of Z and a capacitor element to be connected is selected.
  • the capacitive element CE and the NMOS transistor ME are connected to the node N1. Further, it is connected to the input terminal of the inverter gate 13, and an output signal TGO is output from the output terminal of the inverter gate 13.
  • the output signals of inverter gates 13 and 14 are input to AND gate A1, and equalize signal EQ is output from AND gate A1.
  • the operation of the circuit example of FIG. 7 will be described with reference to the operation waveform diagram of FIG.
  • the NMOS transistor ME becomes conductive, and a high-level output signal TGO is output via the inverter gate 13.
  • the output signals of inverter gates 12 and I 4 transition to low level.
  • the NMOS transistor ME becomes non-conductive, and the output signals of the inverter gates 12 and 14 transition to the high level.
  • the high level transition of the output signal of the inverter gate 12 is configured in the time measuring unit 61 and is delayed by the delay circuit and propagated to the node N1.
  • node N1 waits for the delay time to elapse after the low level transition of the address update signal TG. To the high level. In response to this, the output signal TGO transitions to a low level.
  • the equalize signal EQ which is an output signal of the AND gate A1, outputs a high level when both the inverter gates 14 and 13 are at a high level.
  • the high level equalized signal EQ is output during the period from the low level transition of the address update signal TG to the low level transition of the output signal TGO.
  • the time T from the low level transition of the address update signal TG to the one-level transition of the output signal TGO is a delay time.
  • the low level transition force of the address update signal TG Your time Tfix is a fixed delay time measured by the resistive element RE and the capacitive element CE.
  • the time Tadj following the time Tfix is an adjustable delay time measured by the resistive element RE and the capacitive element CE (l) -CE (k).
  • Operating condition information D (l) The delay time is adjusted according to 1 D (k), and the pulse width of the equalize signal EQ is adjusted.
  • the load to be applied to the reference data read path can be freely adjusted in each of the first access operation and the second access operation.
  • the first access operation in which the data read operation including the selection of the memory cell MC by the activation of the word line is performed and the second access in which the data read operation of the already selected memory cell force is performed.
  • the propagation time constant of the read data differs from the operation, or when the Z and time constants vary individually, the current drive capacity of the memory cell or reference cell varies, and the discharge time constant after precharging varies Regardless of various fluctuation factors, the data input line SAINZ reference data input line SAINR at the time of data reading can be adjusted by freely adjusting the time constant or Z and precharge time in the first access operation and the second access operation. It is possible to balance the time transition of the voltage levels.
  • the differential voltage between the data input line SAIN / reference data input line SAINR can be increased sufficiently in an early stage, and the amplification timing in the sense amplifier circuit 10 can be accelerated. A high-speed read access operation can be realized.
  • the above embodiment is advantageous when applied to a so-called burst operation as a continuous read operation in a synchronous memory device.
  • the column access switch is selected in sequence according to the first access operation, which is the access operation in which the word line is switched according to the initialization of the column address CADD, and the memory cell MC is newly selected, and the subsequent column address CADD is switched.
  • the second access operation which is the access operation to be performed, the time constant or Z and precharge time of the reference data read path can be freely adjusted to adjust the read timing of the stored data and reference data in the read access. It is possible to realize a high-speed read access operation by matching.
  • the delay time can be adjusted by controlling the resistance value and connection combination of the resistive elements together with the capacitive element.
  • the power supply voltage VCC of the current-voltage conversion circuit 8 and the precharge circuit 9 is replaced with an arbitrary voltage (for example, a step-down power supply voltage or a step-up power supply voltage generated inside the storage device), and the precharge voltage is set arbitrarily. be able to.
  • the power for explaining the burst operation as the continuous read operation by taking a synchronous storage device as an example is not limited to this.
  • An asynchronous storage device can be similarly applied to a continuous read access operation such as a page operation mode.
  • a nonvolatile storage device has been described as an example of a storage device.
  • a storage device that performs read access of stored data by comparing the memory cell MC and the reference cell RC is independent of whether it is nonvolatile or volatile. The invention can be applied.

Landscapes

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Abstract

　アクセス識別回路４では、バーストアドレスであるコラムアドレスＣＡＤＤを検出し、ワード線を更新して新たなメモリセルＭＣを選択した上で記憶データを読み出す第１アクセス動作と、既に選択されているワード線に共通に接続されているメモリセルＭＣを、コラム選択スイッチを順次切り替えて選択する第２アクセス動作とを識別して識別信号Ｓを出力する。ダミー負荷回路５において負荷条件を設定し、または／および増幅制御回路６においてイコライズ信号ＥＱのパルス幅を設定する動作条件情報Ｄｘ（ＤＡｘまたは／およびＤＢｘ）は、第１および第２アクセス動作ごとに第１および第２格納部１、２に格納されており、識別信号Ｓに応じてセレクタ回路３により選択されて、ダミー負荷回路５または／および増幅制御回路６に供給される。アクセス動作ごとに好適な動作条件が選択される。

Description

明 細 書
記憶装置、および記憶装置の制御方法
技術分野
[0001] 本発明は、読み出し対象のメモリセルの選択を含むデータの読み出し動作が行な われる第 1アクセス動作と、既に選択されているメモリセルからのデータの読み出し動 作が行われる第 2アクセス動作とを備えて、連続読み出し動作を行なう記憶装置、お よびその制御方法に関するものである。
背景技術
[0002] 特許文献 1に開示されている半導体記憶装置では、図 9に示すリファレンスアンプ について、シリアルアクセス期間中においては、インバータ 206の入力端子へは Lレ ベルの制御信号 (RCL)が入力され、 Pch型 MOSトランジスタ 203は遮断状態とされ る。このため、リファレンスアンプは、 Pch型 MOSトランジスタ 201と Nch型 MOSトラ ンジスタ 204とによるレシオ回路として動作する。
[0003] また、レイテンシ期間中においては、インバータ 206の入力端子へは Hレベルの制 御信号 (RCL)が入力され、 Pch型 MOSトランジスタ 203は導通状態とされる。このた め、リファレンスアンプは、 Pch型 MOSトランジスタ 201— 203と Nch型 MOSトランジ スタ 204とによるレシオ回路として動作する。
[0004] これにより、レイテンシ期間中において、リファレンス信号 (REF)は高レベルとなり、 シリアルアクセス期間中において、リファレンス信号 (REF)は低レベルとなる。
[0005] レイテンシ期間中においてはリファレンス信号のレベルが高レベルであるため、ヮー ド線の立ち上がりに伴い低下するセンスレベルとリファレンス信号のレベルとの比較 動作を速い段階で行なう。また、シリアルアクセス期間中にリファレンス信号のレベル が低レベルであるため、プリチャージ動作中において上昇するセンスレベルとリファレ ンス信号のレベルとの比較動作を速 、段階で行なう。データ検出速度の高速化を図 つている。
[0006] 特許文献 1 :特開 2001— 312895号公報（図 2)
発明の開示 発明が解決しょうとする課題 ス信号のレベルを選択し、各々の期間でのデータ検出における比較動作の高速ィ匕を 図るものではある。
[0008] し力しながら、ダミーセル（リファレンスセル)からのリファレンス信号の読み出し開始 から、読み出されたリファレンス信号のレベルが所定値に至るまでには、ビット線等の リファレンスデータ読み出し径路に存在する負荷による信号の伝播時定数により、所 定時間の経過を必要とする。また、データの読み出しに先立つデータ読み出し径路 およびリファレンスデータ読み出し径路のプリチャージ動作においても、同様に、径 路上の負荷による信号の伝播時定数により、所定のプリチャージレベルに至るまでに 所定時間の経過を必要とする。これらの伝播時定数は、各種動作条件や製造ばらつ き等の様々な変動要因により、変動しまたはばらつくことが考えられる。
[0009] センスアンプ回路等によるデータ検出は、読み出されたデータおよびリファレンスデ ータが充分なレベルに至った後に行なうことが必要であるところ、伝播時定数の変動 に対してデータの読み出しを確実に行なうためには、データ検出のタイミングは、変 動またはばらつき要因を考慮して、データおよびリファレンスデータの読み出し開始 力 十分な時間の経過後とする必要がある。高速な読み出しアクセス動作の阻害要 因となってしまうおそれがあり問題である。
課題を解決するための手段
[0010] 本発明は前記背景技術に鑑みなされたものであり、読み出し対象のメモリセルの選 択を含むデータの読み出し動作を行なう第 1アクセス動作と、既に選択されているメ モリセルからのデータの読み出し動作を行なう第 2アクセス動作とを備えて連続読み 出し動作を行なう際、第 1アクセス動作と第 2アクセス動作との各々について個別にァ クセス動作条件を設定することにより、高速アクセス動作が可能な記憶装置、および その制御方法を提供することを目的とする。
[0011] 前記目的を達成するためになされた本発明の記憶装置は、読み出し対象のメモリ セルの選択を含むデータ読み出し動作を行なう第 1アクセス動作と、第 1アクセス動 作に引き続き既に選択されているメモリセル力 のデータ読み出し動作を行なう第 2 アクセス動作とを備えて連続読み出し動作を行なう際、第 1アクセス動作でリファレン スデータ読み出し径路に付与すべき負荷についての第 1負荷情報を格納する第 1格 納部と、第 2アクセス動作でリファレンスデータ読み出し径路に付与すべき負荷につ いての第 2負荷情報を格納する第 2格納部とを備えることを特徴とする。
[0012] また、第 1アクセス動作におけるデータ読み出し径路およびリファレンスデータ読み 出し径路のプリチャージ時間についての第 1プリチャージ時間情報を格納する第 1格 納部と、第 2アクセス動作におけるデータ読み出し径路およびリファレンスデータ読み 出し径路のプリチャージ時間についての第 2プリチャージ時間情報を格納する第 2格 納部とを備えることを特徴とする。
[0013] 本発明の記憶装置では、第 1アクセス動作と、第 1アクセス動作に引き続く第 2ァク セス動作とを備えて連続読み出し動作を行なうにあたり、第 1格納部により、第 1ァク セス動作でリファレンスデータ読み出し径路に付与すべき負荷についての第 1負荷 情報を格納し、第 2格納部により、第 2アクセス動作でリファレンスデータ読み出し径 路に付与すべき負荷についての第 2負荷情報を格納する。または、第 1格納部により 、第 1アクセス動作でデータ読み出し径路およびリファレンスデータ読み出し径路の プリチャージ時間についての第 1プリチャージ時間情報を格納し、第 2格納部により、 第 2アクセス動作でデータ読み出し径路およびリファレンスデータ読み出し径路のプ リチャージ時間についての第 2プリチャージ時間情報を格納する。
[0014] また、本発明の記憶装置の制御方法は、読み出し対象のメモリセルの選択を含む データ読み出し動作を行なう第 1アクセス動作と、第 1アクセス動作に引き続き既に選 択されているメモリセル力ものデータ読み出し動作を行なう第 2アクセス動作とを備え る連続読み出し動作において、第 1アクセス動作の際、格納されてなる第 1負荷情報 に基づき、リファレンスデータ読み出し径路に付与すべき負荷を設定するステップと、 第 2アクセス動作の際、格納されてなる第 2負荷情報に基づき、リファレンスデータ読 み出し径路に付与すべき負荷を設定するステップとを有することを特徴とする。
[0015] また、第 1アクセス動作の際、格納されてなる第 1プリチャージ時間情報に基づき、 データ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間を設 定するステップと、第 2アクセス動作の際、格納されてなる第 2プリチャージ時間情報 に基づき、データ読み出し径路およびリファレンスデータ読み出し径路のプリチヤ一 ジ時間を設定するステップとを有することを特徴とする。
[0016] 本発明の記憶装置の制御方法では、第 1アクセス動作と、第 1アクセス動作に引き 続く第 2アクセス動作とを備えて連続読み出し動作を行なうにあたり、第 1アクセス動 作では、格納されてなる第 1負荷情報に基づき、リファレンスデータ読み出し径路に 付与すべき負荷を設定し、第 2アクセス動作では、格納されてなる第 2負荷情報に基 づき、リファレンスデータ読み出し径路に付与すべき負荷を設定する。また、第 1ァク セス動作では、格納されてなる第 1プリチャージ時間情報に基づき、データ読み出し 径路およびリファレンスデータ読み出し径路のプリチャージ時間を設定し、第 2ァクセ ス動作では、格納されてなる第 2プリチャージ時間情報に基づき、データ読み出し径 路およびリファレンスデータ読み出し径路のプリチャージ時間を設定する。
発明の効果
[0017] これにより、第 1アクセス動作および第 2アクセス動作の各々で、メモリセル力 デー タ読み出し径路を介してデータが読み出される際、データ読み出し径路上の負荷に よるデータの伝播時定数のばらつきに応じて、リファレンスデータ読み出し径路に付 与すべき負荷を調整することができる。また、第 1アクセス動作および第 2アクセス動 作の各々で、データ読み出しに先立つプリチャージ動作において、データ読み出し 径路およびリファレンスデータ読み出し径路のプリチャージ時間を自由に設定するこ とがでさる。
[0018] メモリセルの選択を含むデータ読み出し動作が行なわれる第 1アクセス動作と、既 に選択されたメモリセルからのデータ読み出し動作が行なわれる第 2アクセス動作と の間で、データ伝搬時定数が異なりまたは Zおよび各々が個別にばらつく場合、メモ リセルゃリファレンスセルの特性がばらつき場合にも、各々のアクセス動作に応じて、 リファレンスデータ読み出し径路におけるデータ伝搬時定数やプリチャージ時間を調 整することができる。第 1および第 2アクセス動作の別に関わらず、データ読み出し径 路とリファレンスデータ読み出し径路とで、読み出し動作によるレベル変化をバランス させることができる。読み出し開始より速いタイミングで径路間のレベル差が所定レべ ルに至るため、アクセス動作の高速ィ匕を図ることができる。 [0019] 本発明によれば、読み出し対象のメモリセルの選択を含むデータの読み出し動作 を行なう第 1アクセス動作と、既に選択されているメモリセル力 のデータの読み出し 動作を行なう第 2アクセス動作とを備えて連続読み出し動作を行なう際、第 1アクセス 動作と第 2アクセス動作との各々に対して、リファレンスデータ読み出し径路の負荷の 調整やデータ読み出し径路のプリチャージ時間の調整を、個別に行なうことにより、 データ読み出しの際、データ読み出し径路およびリファレンスデータ読み出し径路の レベル変化をバランスさせ、高速アクセス動作が可能な記憶装置、およびその制御 方法を提供することができる。
図面の簡単な説明
[0020] [図 1]実施形態の回路ブロック図である。
[図 2]データ線のプリチャージ回路と電流電圧変換回路の具体例を示す回路図であ る。
[図 3]図 2におけるプリチャージ動作力も読み出し動作に至る動作波形図である。
[図 4]アクセス動作識別回路の動作波形図である。
[図 5]アクセス条件を選択するセレクタ回路の具体例を示す回路図である。
[図 6]リファレンスセルの読み出し径路におけるダミー負荷回路の具体例を示す回路 図である。
[図 7]増幅制御回路のうちプリチャージ信号 EQを生成する回路の具体例を示す回路 図である。
[図 8]図 6におけるプリチャージ信号の生成を示す動作波形図である。
[図 9]背景技術における回路図である。
符号の説明
[0021] 1 第 1格納部
2 第 2格納部
3 セレクタ回路
4 アクセス識別回路
5 ダミー負荷回路
6 増幅制御回路 7 ノ ーストアドレスカウンタ
8 電流電圧変換回路
9 プリチャージ回路
10 センスアンプ回路
31、 32、 33 マルチプレクサ
51 スィッチ素子模擬部
52 実配線部
53 負荷調整部
61 計時部
CS (0)一 CS (n) コラム選択スィッチ
DB データ線
DBR リファレンスデータ線
MC メモリセノレ
RC リファレンスセル
SAIN データ入力線
SAINR リファレンスデータ入力線
CADD コラムアドレス
EQ ィコライズ信号
L レイテンシ青報
S 識別信号
発明を実施するための最良の形態
[0022] 以下、本発明の記憶装置、および記憶装置の制御方法について具体化した実施 形態を図 1乃至図 8に基づき図面を参照しつつ詳細に説明する。
[0023] 図 1は、実施形態の記憶装置として、不揮発性記憶装置を例としてデータの読み出 し制御部分を示す回路ブロック図である。ワード線 WL (0)一 WL (m)とビット線 BL (0 )一 BL (n)との交点にメモリセル MCがマトリクス状に配置されて、メモリセルアレイ M が構成されて 、る。各ビット線 BL (0)一 BL (n)は、コラム選択スィッチ CS (0)一 CS ( n)を介してデータ線 DBに接続される。データ線 DBには電流電圧変換回路 8が接続 されている。電流電圧変換回路 8は、データ入力線 SAINを介してセンスアンプ回路 10の一方の入力端子に接続されている。データ入力線 SAINにはプリチャージ回路 9が接続されている。プリチャージ回路 9は、データ入力線 SAINを例えば電源電圧 VCCにプリチャージすると共に、電流電圧変換回路 8を介して降圧された電圧レべ ルで、データ線 DBおよびビット線 BL (0)一 BL (n)をプリチャージする。
[0024] ワード線 WL (0)一 WL (m)およびコラム選択スィッチ CS (0)一 CS (n)により選択さ れるメモリセル MCの記憶データは、ビット線 BL (0)一 BL (n)力 コラム選択スィッチ CS (0)一 CS (n)を介してデータ線 DBに至るデータ読み出し経路を介して読み出さ れる。不揮発性記憶装置の場合、記憶データは、メモリセル MCにおける例えば閾値 電圧として記憶されている。記憶データに応じて選択されたメモリセル MCの導通 '非 導通が決定される。メモリセル MCが導通する場合、プリチャージ回路 9により読み出 し動作に先立ちプリチャージされているデータ読み出し径路の電荷力 放電される。 このときデータ読み出し経路を介して流れるデータ電流が電流電圧変換回路 8にお いて電圧値に変換されて、データ入力線 SAINに出力される。
[0025] リファレンス部 Rには、ダミーワード線 DWLにより選択されるリファレンスセル RCが 備えられている。リファレンスセル RCに記憶されているリファレンスデータにより、読み 出された記憶データの論理レベルが決定される。
[0026] リファレンスセル RCは、リファレンスビット線 BLRからダミー負荷回路 5を介してリフ アレンスデータ線 DBRに接続される。リファレンスデータ線 DBRには電流電圧変換 回路 8が接続され、ダミー負荷回路 5とリファレンスデータ線 DBRとを備えて構成され るリファレンスデータ読み出し径路を介して流れるリファレンス電流を電圧値に変換す る。電流電圧変換回路 8は、リファレンスデータ入力線 SAINRを介してセンスアンプ 回路 10の他方の入力端子に接続されて 、る。リファレンスデータ入力線 SAINRに は、データ入力線 SAINの場合と同様にプリチャージ回路 9が接続されており、リファ レンスデータ入力線 SAINRを電源電圧 VCCにプリチャージすると共に、電流電圧 変換回路 8を介して降圧された電圧レベルで、リファレンスデータ線 DBRおよびリファ レンスビット線 BLRをプリチャージする。
[0027] 第 1アクセス動作と第 2アクセス動作とでは各々にサイクルタイムが異なるところ、ダ ミー負荷回路 5は、アクセス動作ごとに、メモリセル MC力 データ線 DBに至るデータ 読み出し径路に接続されて 、るメモリセル MCや各種スィッチ素子および配線材自 体に存在する抵抗成分や容量成分による寄生負荷と、整合をとつた負荷で構成され ている。同一の配線材で構成され同一のスィッチ素子を備え、または/および擬似 的に抵抗素子や容量素子が接続されて、メモリセル MC力 の記憶データの読み出 し時定数と、リファレンスセル RC力ゝらのリファレンスデータの読み出し時定数とが整合 される。更に、製造ばらつき等の各種の変動要因により整合状態がずれた場合に、リ ファレンスデータ読み出し径路の負荷を、第 1Z第 2アクセス動作ごとに個別に調整 することができ、時定数の整合を行なうことが可能な構成を有して 、る。
[0028] プリチャージ回路 9およびセンスアンプ回路 10は、増幅制御回路 6により制御され る。プリチャージ回路 9によるデータ入力線 SAINZリファレンスデータ入力線 SAIN R、データ線 DBZリファレンスデータ線 DBR、およびビット線 BL (O)— BL (n) Zリフ アレンスビット線 BLRのプリチャージ動作と、センスアンプ回路 10による読み出しデー タの増幅動作とを制御する。増幅制御回路 6から出力される制御信号のうち、ィコライ ズ信号 EQはプリチャージ回路 9を制御し、センスアンプラッチ信号 SALはセンスアン プ回路 10を制御する。
[0029] 増幅制御回路 6は、ィコライズ信号 EQのパルス時間の調整が行なえるように構成さ れて 、る。パルス駆動されるィコライズ信号 EQによりプリチャージされたデータ読み 出し径路およびリファレンスデータ読み出し径路の電荷は、各々の径路に存在する 容量成分に蓄積されている。この蓄積電荷力 メモリセル MCおよびリファレンスメモリ セル RCの導通状態に応じて引き抜かれる。放電によりデータ入力線 SAINおよびリ ファレンスデータ線 SAINRに現れる差電圧が増幅されてデータの読み出しが行わ れる。
[0030] メモリセル MCおよびリファレンスメモリセル RCによる電荷の引き抜き能力は、メモリ セル MCおよびリファレンスメモリセル RCを構成する不揮発性トランジスタのトランジ スタ特性に依存する。すなわち、不揮発性トランジスタのドレイン 'ソース間の電圧差 が大きいほど高い電流駆動能力を得ることができるため、十分に高い電圧レベルに プリチャージされて 、る場合には、充分な電流駆動能力で電荷の放電が行なわれ早 い段階での差電圧の増幅を可能とする。これに対して、プリチャージの際の電圧レべ ルが不十分である場合には、充分な電流駆動能力を得られず、増幅可能な差電圧 を得るまでに長時間を要することとなる。
[0031] 第 1アクセス動作と第 2アクセス動作とでは各々にサイクルタイムが異なるところ、ァ クセス動作ごとに、データ入力線 SAINとリファレンスデータ入力線 SAINRとの間で 充分な差電圧を短時間で得られるように、ィコライズ信号 EQを個別に調整することが できる構成を有している。
[0032] バースト動作等の連続読み出し動作では、アドレスの更新に応じてアクセス動作が 行なわれる。バーストアドレスカウンタ 7は、同期型の不揮発性記憶装置においては、 不図示のクロック信号に応じてコラムアドレス CADDが更新される。コラムアドレス CA DDはアクセス識別回路 4に入力される。
[0033] アクセス識別回路 4では、コラムアドレス CADDのアドレス値を検出して、アドレスの 更新を報知すると共に、連続アクセス動作におけるアクセス動作を識別する。アドレス 更新信号 TGはトリガ信号として増幅制御回路 6に向けて出力される。また、バースト 動作中を含むワード線を更新して新たなメモリセル MCを選択した上で記憶データを 読み出す第 1アクセス動作と、既に選択されているワード線に共通に接続されている メモリセル MCを、コラム選択スィッチを順次切り替えて選択する第 2アクセス動作とを 識別して、識別信号 Sを出力する。
[0034] ここで、アドレス更新信号 TGは、例えば、アドレス遷移時にパルス信号として出力さ れるアドレス遷移検出信号 ATDである。識別信号 Sは、コラムアドレス CADDに応じ て出力される。コラムアドレス CADDが更新されコラム選択スィッチが順次選択されて 第 2アクセス動作が行われた後、コラムアドレス CADDがー巡して全てのコラム選択 スィッチが選択されることに応じて、ワード線が切り替えられる。コラムアドレス CADD が所定値に戻る場合を第 1アクセス動作として識別信号 Sを出力することができる。
[0035] ダミー負荷回路 5において負荷条件を設定し、または Zおよび増幅制御回路 6にお Vヽてィコライズ信号 EQのパルス幅を設定する動作条件情報 Dx (DAxまたは Zおよ び DBx)は、第 1アクセス動作と第 2アクセス動作とのアクセス動作ごとに、各々、第 1 格納部 1、および第 2格納部 2に格納されている。各々の格納部 1、 2は、不揮発性記 憶素子で構成される記憶領域 CAM— A、 CAM— Bを複数備えて 、る。
[0036] 第 1Z第 2格納部 1Z2の各々の記憶領域 CAM— A、 CAM— Bに格納されている、 動作条件情報 DAxZDBxは、セレクタ回路 3により選択されて、ダミー負荷回路 5ま たは Zおよび増幅制御回路 6に供給される。セレクタ回路 3における選択は、識別信 号 Sで行われるほ力、バースト動作におけるレイテンシ情報 Lにより行なわれる。
[0037] 識別信号 Sに応じて第 1アクセス動作であるか第 2アクセス動作であるかの識別が 行なわれることにより、第 1格納部 1または第 2格納部 2の何れか一方から、動作条件 情報 DAxまたは DBxが選択される。また、バースト動作を奏する記憶装置において 、動作周波数に応じて設定されるレイテンシ情報 Lに応じて、最適な動作条件の組み 合わせが選択される。
[0038] ここで、動作条件情報 DAxまたは DBxとして、例えば、 kビット幅の論理信号として やれば、 2k乗とおりの識別が可能となる。これにより、リファレンスデータ読み出し径路 の時定数ゃィコライズ信号 EQのパルス幅を、 2k乗とおりで調整することができる。
[0039] 図 2には、電流電圧変換回路 8とプリチャージ回路 9との具体例を示す。データ線 D B/リファレンスデータ線 DBRは、 NMOSトランジスタ Mlのゲート端子および NMO Sトランジスタ M2のソース端子に接続されている。トランジスタ Mlは、ソース端子が 接地電位に接続され、ドレイン端子が抵抗素子 R1を介して電源電圧 VCCに接続さ れると共に NMOSトランジスタ M2のゲート端子に接続されて!、る。 NMOSトランジス タ M2のドレイン端子は、電流電圧変換回路 8であるデータ入力線 SAINZリファレン スデータ入力線 SAINRに接続されると共に電源電圧 VCCに接続された抵抗素子（ Rsense)に接続されている。データ入力線 SAINZリファレンスデータ入力線 SAIN Rには、電源電圧 VCCとの間にプリチャージ回路 9が備えられている。プリチャージ 回路 9は、 NMOSトランジスタ M3および PMOSトランジスタ M4を備えている。 NM OSトランジスタ M3のゲート端子にはィコライズ信号 EQが入力され、 PMOSトランジ スタ M4のゲート端子にはィコライズ信号 EQ力 Sインバータゲート IIで反転されて入力 されている。ハイレベル信号のィコライズ信号 EQで、各々のトランジスタ M3、 M4が 導通し、プリチャージ動作が行われる。
[0040] メモリセルアレイ Mから読み出された記憶データは、電流として NMOSトランジスタ M2を介してデータ入力線 SAINZリファレンスデータ入力線 SAINRに伝えられる。 データ入力線 SAINZリファレンスデータ入力線 SAINRは、電流電圧変換動作に 先立ち電源電圧 VCCにプリチャージされる必要がある。データ入力線 SAIN/リファ レンスデータ入力線 SAINRの電圧レベルを電源電圧 VCCにプリチャージした上で 、記憶データに応じた電流の有無により電圧降下の有無を発生させることにより電圧 値に変換するからである。
[0041] MOSトランジスタ M3、 M4の導通によるプリチャージ動作は、データ入力線 SAIN Zリファレンスデータ入力線 SAINRを電源電圧 VCCまで充電すると共に、 NMOSト ランジスタ M2を介してデータ線 DB/リファレンスデータ線 DBR、更にコラム選択ス イッチを介してビット線にも電荷を供給してプリチャージを行なう。
[0042] NMOSトランジスタ Mlは抵抗素子 R1と相俟って、 NMOSトランジスタ M2のゲー ト電圧を決定する。ここで、 NMOSトランジスタ Mlのゲート端子はデータ線 DB/リフ アレンスデータ線 DBRに接続されているので、 NMOSトランジスタ Mlのコンダクタン スはデータ線 DBZリファレンスデータ線 DBRの電圧上昇に応じて大きくなり更なる 電圧上昇を抑制する方向で、 NMOSトランジスタ M2のゲート電圧を降圧する動作を 行う。これにより、データ線 DBZリファレンスデータ線 DBRおよびビット線のプリチヤ ージ電圧レベルを、所定の低電圧レベルに維持する働きをする。
SAINZSAINRと VCCの間には、抵抗素子 (Rsense)が接続される。抵抗素子（ Rsense)は，定常状態においては，メモリセル MCおよびリファレンスセル RCに流れ る電流に対応した電位差 V ( =電流値 X抵抗値)を生じる。
[0043] 図 3には、データ入力線 SAINZリファレンスデータ入力線 SAINRについて、プリ チャージ動作力 読み出し動作に至る動作波形を示す。記憶データの読み出し動作 は、電圧変換された記憶データの増幅期間 Sensと、増幅期間 Sensに先立つプリチ ヤージ期間 Preとで構成される。プリチャージ期間 Preにおいて、ィコライズ信号 EQを ハイレベルに遷移する。これにより、 MOSトランジスタ M3、 M4は、ほぼ同時に導通 状態とされる。ここで、ほぼ同時とは、インバータゲート IIによりィコライズ信号 EQから 論理反転された信号を生成する際、インバータゲート IIの遅延時間による時間差を 含んで同時であることを意味する。インバータゲート II以外の論理反転回路で構成 する場合も同様である。
[0044] プリチャージ動作の開始に伴い、 MOSトランジスタ M3、 M4は共に導通を開始し、 データ入力線 SAINZリファレンスデータ入力線 SAINRの電圧レベルは時間経過と 共に上昇し、電源電圧 VCCの電圧レベルに近づく。増幅期間 Sensでは、ィコライズ 信号 EQをローレベルに遷移することにより、 MOSトランジスタ M3、 M4をほぼ同時 に非導通として行われる。 MOSトランジスタ M3、 M4を非導通とすることにより、プリ チャージされた電荷は、メモリセル MCZリファレンスセル RCに至る径路を介して放 電する。放電は、メモリセル MCZリファレンスセル RCを構成する不揮発性トランジス タの閾値電圧により決定されるトランジスタの電流駆動能力に応じて定められる。メモ リセル MCがプログラム (PGM)状態の場合には高い閾値電圧を有し、放電は行なわ れない（図 3中、 SAIN (PGM)の場合。 ) o消去 (ER)状態の場合には低い閾値電圧 を有し、放電が行なわれる（図 3中、 SAIN (ER)の場合。 ) oリファレンスセルの閾値 電圧は、この中間状態に設定されている（図 3中、 SAINR0 ) o
[0045] リファレンスデータ読み出し径路の時定数およびィコライズ信号 EQのパルス幅を調 整することにより、プリチャージ期間 Preにおいて、データ読み出し径路およびリファ レンスデータ読み出し径路のプリチャージレベルを、共に電源電圧 VCCの電圧レべ ルに近づけることができる。また、増幅期間 Sensにおいて、データ入力線 SAINの電 圧レベルが、記憶データの別に応じて、リファレンスデータ入力線 SAINRの電圧レ ベルに対して高 Z低レベルを維持しながら時間経過と共に差電圧を大きくしていくこ とがでさる。
[0046] 図 4は、アクセス識別回路 4の動作を示す波形図である。同期型記憶装置において 、 2サイクルのクロック信号 CLKでメモリセル MCからのデータの読み出しを行なう場 合を例示する。 2サイクルのクロック信号 CLKごとに少なくとも 2ビットの読み出し動作 を行なうことにより、外部インターフェースとしてクロックサイクルごとのバースト読み出 し等の連続読み出し動作を行なうことができる。
[0047] クロック信号 CLKのハイレベル遷移に同期して切り替わるコラムアドレス CADDに 応じて、ノ、ィレベルのパルス信号としてアドレス更新信号 TGが出力されると共に、切 り替わり後のコラムアドレス CADD力 各ビット値がローレベルである初期値であるこ とに応じて、識別信号 Sがローレベルに反転する。その後、アドレス更新信号 TGの口 一レベル遷移に応じてィコライズ信号 EQがハイレベルに遷移してプリチャージ動作 が開始される。尚、次々サイクルにおいてコラムアドレス CADDが初期値力 切り替 わることに応じて、識別信号 Sはハイレベル遷移する。また、ィコライズ信号 EQは、後 述するように、増幅制御回路 6により設定される時間のハイレベルパルスを生成し、プ リチャージ動作が行なわれる。ィコライズ信号 EQのローレベル遷移の後、不図示の タイミングによりセンスアンプ回路 10において増幅動作が行なわれる。
[0048] ここで、識別信号 Sのローレベル遷移が行なわれるコラムアドレス CADDの初期値 とは一連のバースト動作が行なわれる際の開始アドレスである。すなわち、この開始 アドレスによりワード線が切り替わり、新たにメモリセル MCが選択される。以後のサイ クルでは、コラム選択スィッチが順次切り替えられて同一のワード線により選択されて いるメモリセル MCを選択してバースト動作が行なわれる。
[0049] これにより、ィコライズ信号 EQのハイレベル遷移によるプリチャージ動作に先立ち 識別信号 Sが出力され、リファレンスデータ読み出し径路の時定数およびィコライズ 信号 EQのパルス幅を確定することができる。
[0050] 図 5には、セレクタ回路 3の具体例を示す。第 1および第 2格納部 1、 2には、各々 2 組の動作条件情報 DAI (k)と DA2 (k)、および DB1 (k)と DB2 (k) (kは自然数）が 格納されているものとする。ここで、動作条件情報 DAI (k)、 DA2 (k)は第 1アクセス 動作における動作条件を指示する情報である。動作条件情報 DB1 (k)、 DB2 (k)は 第 2アクセス動作における動作条件を指示する情報である。情報が 2組備えられて ヽ るのは、同期動作を行なう際の発振周波数の違いに応じて動作条件が格納されてい る力 である。各々、 kビット幅の情報である。具体的には、リファレンスデータ読み出 し径路の時定数およびィコライズ信号 EQのパルス幅に関する情報である。
[0051] マルチプレクサ 32、 33には、動作条件情報 DAI (k)と DA2 (k)、 DB1 (k)と DB2 ( k)が入力されており、バースト動作におけるレイテンシ情報 Lに応じて何れか一方が 選択される。ここで、バースト動作におけるレイテンシ情報 Lは、同期動作の際の発振 周波数に応じて設定される。初期レイテンシは発振周波数に応じて固有の値を有す るカゝらである。 [0052] マルチプレクサ 32、 33の出力端子はマルチプレクサ 31の入力端子に接続され、 識別信号 Sに応じて、何れか一方が選択されて動作条件情報 D (k)が出力される。 具体的には、ノ、ィレベルの識別信号 Sではマルチプレクサ 32が選択され、レイテンシ 情報 Lに応じて選択される動作条件情報 DAI (k)、 DA2 (k)の何れか一方が動作条 件情報 D (k)として出力される。ローレベルの識別信号 Sではマルチプレクサ 33が選 択され、レイテンシ情報 Lに応じて選択される動作条件情報 DBl (k)、 DB2 (k)の何 れか一方が動作条件情報 D (k)として出力される。
[0053] レイテンシ情報 Lにより、同期動作の発振周波数に応じた動作条件の組み合わせ が選択されると共に、識別信号 Sにより、選択された動作条件の組み合わせから第 1 アクセス動作と第 2アクセス動作との各々に好適な動作条件が選択される。図 5では、 第 1格納部 1、第 2格納部 2の各々に 2組の動作条件情報を格納しておき、マルチプ レクサ 32、 33により何れか一方を選択する場合を例に説明をした力 本発明はこれ に限定されるものではない。マルチプレクサを更に備え、または Zおよび 3択以上の 機能を奏するマルチプレクサを備えることにより、 3組以上の更に多数の動作条件情 報の組み合わせ力 選択をすることもできる。また、図 5に示す選択は、第 1および第 2アクセス動作に関して動作条件の組み合わせが予め設定されている場合の回路例 である。本発明はこれに限定されるものではなぐマルチプレクサにおいて選択され る動作条件情報の組み合わせに応じて、第 1アクセス動作と第 2アクセス動作とにお ける動作条件を自由に選択することができる。更に、識別信号 Sに代えて、または識 別信号 Sと共に、第 1および第 2格納部 1、 2において、個々の動作条件情報が格納 されているアドレス情報を指定する構成とすれば、第 1アクセス動作と第 2アクセス動 作とにおける動作条件の選択を、更に自由に選択することができる。
[0054] 図 6には、ダミー負荷回路 5の具体例を示す。ダミー負荷回路 5は、リファレンスセル RC力 リファレンスデータ線 DBRに至るリファレンスデータ読み出し径路に備えられ て 、る。メモリセル MC力 データ線 DBに至るデータ読み出し径路に存在する配線 容量や配線抵抗に相当する負荷を擬似的に付与する回路である。データ読み出し 径路に存在する配線容量や配線抵抗は、一本のビット線に多数のメモリセル MCが 接続されており、径路の接続制御を行なう各種のスィッチ素子が存在し、または Zお よび配線材自体が負荷成分を有することにより存在するところ、これらの成分を、以下 の 3つの構成要素により擬似的に再現する。
[0055] 第 1は、スィッチ素子模擬部 51である。データ読み出し径路上の各種のスィッチ素 子を同等のスィッチ素子が挿入されている。ゲート端子を、電源電圧 VCC (NMOSト ランジスタの場合。）、または図示しない接地電位 (PMOSトランジスタの場合。 )に固 定することにより、常時、導通状態とし、接合容量や酸化膜容量、または Zおよびォ ン抵抗等の負荷成分がリファレンスデータ読み出し径路に付与される。
[0056] 第 2は、実配線部 52である。データ読み出し径路の場合と同等の配線材料や配線 サイズ等の配線条件により配線された実配線部分である。実配線により抵抗成分 RP および容量成分 CPがリファレンスデータ読み出し径路に分布定数的に付与される。
[0057] 第 3は、負荷調整部 53である。図 6では抵抗素子 RRに対して、 NMOSトランジスタ MR ( 1)— MR (k)を介して容量素子 CR (1)一 CR (k)が接続される構成を備えて!/ヽ る。各 NMOSトランジスタ MR (1)— MR (k)のゲート端子は、動作条件情報 D (l)— D (k)が入力される。動作条件情報 D (1)— D (k)のうちハイレベルとなるビット信号の 位置、または Zおよび組み合わせに応じて、リファレンスデータ読み出し径路に接続 される容量素子が選択され、または Zおよび接続される容量素子の組み合わせが選 択される。
[0058] 負荷調整部 53により、リファレンスビット線 BLRからリファレンスデータ線 DBRに至 る径路上の負荷が調整され、リファレンスデータ読み出し径路における時定数が調 整される。
[0059] 図 7には、増幅制御回路 6のうちィコライズ信号 EQの出力部分の具体例を示す。ァ ドレス更新信号 TGは、インバータゲート 12、 14と NMOSトランジスタ MEのゲート端 子に入力される。インバータゲート 12の出力端子は計時部 61に接続される。計時部 61は、抵抗素子 RE、 NMOSトランジスタ ME (1)— ME (k)、および容量素子 CE (1 )一 CE (k)により構成されて！、る。
[0060] 計時部 61では、インバータゲート 12の出力端子が抵抗素子 REの一方の端子に接 続される。抵抗素子 REの他方の端子（ノード N1)には、 NMOSトランジスタ ME (1) 一 ME (k)を介して容量素子 CE (1)— CE (k)が接続される。各 NMOSトランジスタ ME (1)— ME (k)のゲート端子は、動作条件情報 D (l)— D (k)が入力される。動作 条件情報 D (1)— D (k)のうちハイレベルとなるビット信号の位置、または Zおよび組 み合わせに応じて、抵抗素子 REの他方の端子に接続される容量素子が選択され、 または Zおよび接続される容量素子の組み合わせが選択される。
[0061] 更に、ノード N1は、容量素子 CE、および NMOSトランジスタ MEが接続されている 。更に、インバータゲート 13の入力端子に接続されており、インバータゲート 13の出力 端子から、出力信号 TGOが出力される。インバータゲート 13、 14の出力信号がアンド ゲート A1に入力され、アンドゲート A1からィコライズ信号 EQが出力される。
[0062] 図 7の回路例の動作を図 8の動作波形図により説明する。アドレス更新信号 TGの ハイレベルに遷移することにより、 NMOSトランジスタ MEが導通し、インバータゲート 13を介してハイレベルの出力信号 TGOが出力される。同時にインバータゲート 12、 I 4の出力信号はローレベルに遷移する。更に、アドレス更新信号 TGのローレベル遷 移に応じて、 NMOSトランジスタ MEが非導通となり、インバータゲート 12、 14の出力 信号はハイレベルに遷移する。このうち、インバータゲート 12の出力信号のハイレべ ル遷移は、計時部 61にお 、て構成されて 、る遅延回路により遅延してノード N1に伝 播する。計時部 61に設定されて ヽる遅延時間はアドレス更新信号 TGのパルス幅より 長い時間に設定されているので、ノード N1は、アドレス更新信号 TGのローレベル遷 移後、遅延時間の経過を待ってハイレベルに遷移する。これに応じて出力信号 TGO はローレベルに遷移する。
[0063] アンドゲート A1の出力信号であるィコライズ信号 EQは、インバータゲート 14、 13が 共にハイレベルである場合にハイレベルを出力する。アドレス更新信号 TGのローレ ベル遷移から出力信号 TGOのローレベル遷移の期間で、ハイレベルのィコライズ信 号 EQが出力される。
[0064] 図 8に示すように、アドレス更新信号 TGのローレベル遷移から出力信号 TGOの口 一レベル遷移までの時間 Tが遅延時間であるところ、このうち、アドレス更新信号 TG のローレベル遷移力ゝらの時間 Tfixは、抵抗素子 REと容量素子 CEにより計時される 固定の遅延時間である。時間 Tfixに引き続く時間 Tadjは、抵抗素子 REと容量素子 CE (l) -CE (k)により計時される調整可能な遅延時間である。動作条件情報 D (l) 一 D (k)に応じて遅延時間が調整され、ィコライズ信号 EQのパルス幅が調整される。
[0065] 以上の説明から明らかなように本実施形態によれば、第 1アクセス動作および第 2 アクセス動作の各々で、リファレンスデータ読み出し径路に付与すべき負荷を自由に 調整することができる。また、データの読み出しに先立って行なわれるプリチャージ動 作の時間を自由に調整することができる。
[0066] これにより、ワード線の活性ィ匕によるメモリセル MCの選択を含むデータ読み出し動 作が行なわれる第 1アクセス動作と、既に選択されたメモリセル力 のデータ読み出し 動作が行なわれる第 2アクセス動作との間で、読み出されるデータの伝搬時定数が 異なりまたは Zおよび時定数が個別にばらつく場合、更にメモリセルやリファレンスセ ルの電流駆動能力がばらつきプリチャージ後の放電時定数がばらつく場合等、様々 な変動要因に関わらず、第 1アクセス動作と第 2アクセス動作とで時定数または Zお よびプリチャージ時間を自由に調整することにより、データ読み出し時のデータ入力 線 SAINZリファレンスデータ入力線 SAINRの電圧レベルの時間遷移をバランスさ せることができる。データ入力線 SAIN/リファレンスデータ入力線 SAINR間の差電 圧を早い段階力も充分に大きくすることができ、センスアンプ回路 10における増幅タ イミングを早めることができる。高速な読み出しアクセス動作を実現することができる。
[0067] 上記の実施形態は、同期型の記憶装置における連続読み出し動作として、いわゆ るバースト動作を行なう場合に適用して好都合である。コラムアドレス CADDの初期 化に応じてワード線が切り替えられ、新たにメモリセル MCが選択されるアクセス動作 である第 1アクセス動作と、引き続くコラムアドレス CADDの切り替えに応じてコラム選 択スィッチが順次選択されるアクセス動作である第 2アクセス動作とで、リファレンスデ ータ読み出し径路の時定数または Zおよびプリチャージ時間を自由に調整して、読 み出しアクセスにおける記憶データとリファレンスデータとの読み出しタイミングを整 合させて高速な読み出しアクセス動作を実現することができる。
[0068] 記憶装置として複数のバンク構成を有しており、個々のバンクが独立してアクセス 動作を行なうことが可能な動作仕様を有する記憶装置において、連続読み出し動作 を行なう際、他バンクによるアクセス動作によって電源電圧や接地電位の揺れや信号 間の干渉等のノイズ環境が厳 、場合でも、時定数または Zおよびプリチャージ時 間を自由に調整することにより、対ノイズ環境に優れた読み出しアクセスを確保するこ とがでさる。
[0069] 特に、複数バンク構成を有する不揮発性記憶装置にお!/、て、他バンクでプログラム 動作や消去動作が行われている場合には、高圧または Zおよび負電圧の供給により 、電源ノイズ環境が厳しい場合も考えられる。この場合においても、自由な調整により 高速な連続読み出し動作を確保することができる。
[0070] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しな い範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、図 6、図 7では、遅延時間を調整するにあたり、容量負荷の接続数または Zおよび接続組み合わせを制御する場合を例に説明したが、本発明はこれに限定さ れるものではなぐ容量素子に代えて、または容量素子と共に抵抗素子の抵抗値や 接続組み合わせを制御することにより遅延時間を調整することも可能である。
また、電流電圧変換回路 8とプリチャージ回路 9の電源電圧 VCCは、任意電圧（例 えば記憶装置内部で生成された降圧電源電圧や昇圧電源電圧）に置換え、プリチヤ ージ電圧を任意に設定することができる。
また、実施形態では、同期型の記憶装置を例にとり、連続読み出し動作としてバー スト動作について説明を行なった力 本発明はこれに限定されるものではない。非同 期型の記憶装置についても、ページ動作モード等の連続読み出しアクセス動作に同 様に適用することができる。
また、記憶装置として不揮発性記憶装置を例に説明したが、メモリセル MCとリファ レンスセル RCとの比較による記憶データの読み出しアクセスを行なう記憶装置であ れば、不揮発性、揮発性の別なく本発明を適用することができる。

Claims

請求の範囲
[1] 読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第 1アクセス 動作と、前記第 1アクセス動作に引き続き既に選択されている前記メモリセル力 の データ読み出し動作を行なう第 2アクセス動作とを備えて連続読み出し動作を行なう 記憶装置であって、
前記第 1アクセス動作でリファレンスデータ読み出し径路に付与すべき負荷につい ての第 1負荷情報を格納する第 1格納部と、
前記第 2アクセス動作で前記リファレンスデータ読み出し径路に付与すべき負荷に ついての第 2負荷情報を格納する第 2格納部とを備えることを特徴とする記憶装置。
[2] 読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第 1アクセス 動作と、前記第 1アクセス動作に引き続き既に選択されている前記メモリセル力 の データ読み出し動作を行なう第 2アクセス動作とを備えて連続読み出し動作を行なう 記憶装置であって、
前記第 1アクセス動作におけるデータ読み出し径路およびリファレンスデータ読み 出し径路のプリチャージ時間についての第 1プリチャージ時間情報を格納する第 1格 納部と、
前記第 2アクセス動作における前記データ読み出し径路および前記リファレンスデ ータ読み出し径路のプリチャージ時間についての第 2プリチャージ時間情報を格納 する第 2格納部とを備えることを特徴とする記憶装置。
[3] 容量負荷スィッチ素子と、該容量負荷スィッチ素子を介して前記リファレンスデータ 読み出し径路に接続される容量素子とを複数備え、
または Zおよび抵抗負荷スィッチ素子と、該抵抗負荷スィッチ素子を介してノィパ スされ前記リファレンスデータ読み出し径路を構成する抵抗素子とを複数備え、 前記第 1および第 2負荷情報に応じて、導通状態とされる、前記容量負荷スィッチ 素子または Zおよび前記抵抗負荷スィッチ素子の組み合わせが制御されることを特 徴とする請求項 1に記載の記憶装置。
[4] 前記プリチャージ時間を計時する計時部を備え、
前記計時部は、 容量負荷スィッチ素子と、該容量負荷スィッチ素子を介して前記計時部に接続され る容量素子とを複数備え、
または Zおよび抵抗負荷スィッチ素子と、該抵抗負荷スィッチ素子を介して前記計 時部に接続される抵抗素子とを複数備え、
前記第 1および第 2プリチャージ時間情報に応じて、導通状態とされる、前記容量 負荷スィッチ素子または Zおよび前記抵抗負荷スィッチ素子の組み合わせが制御さ れることを特徴とする請求項 2に記載の記憶装置。
[5] 前記データ読み出し動作が行なわれる前記メモリセルを選択するアドレス信号が入 力され、前記第 1および第 2アクセス動作を識別するアクセス識別部を備えることを特 徴とする請求項 1または 2に記載の記憶装置。
[6] 前記第 1アクセス動作において、ワード線の選択により読み出し対象の前記メモリセ ルの選択が行われ、
同一の該ワード線に接続されている前記メモリセルを選択する前記アドレス信号は 、コラムアドレス信号であることを特徴とする請求項 5に記載の記憶装置。
[7] 前記第 1アクセス動作の識別は、前記コラムアドレスの一巡に応じて行なわれること を特徴とする請求項 6に記載の記憶装置。
[8] 前記連続アクセス動作はバースト動作であり、
前記第 1および第 2格納部は、レイテンシごとに、前記第 1および第 2負荷情報、ま たは前記第 1および第 2プリチャージ時間情報が格納されることを特徴とする請求項 6に記載の記憶装置。
[9] 読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第 1アクセス 動作と、前記第 1アクセス動作に引き続き既に選択されている前記メモリセル力 の データ読み出し動作を行なう第 2アクセス動作とを備えて連続読み出し動作を行なう 記憶装置の制御方法であって、
前記第 1アクセス動作の際、格納されてなる第 1負荷情報に基づき、リファレンスデ ータ読み出し径路に付与すべき負荷を設定するステップと、
前記第 2アクセス動作の際、格納されてなる第 2負荷情報に基づき、前記リファレン スデータ読み出し径路に付与すべき負荷を設定するステップとを有することを特徴と する記憶装置の制御方法。
[10] 読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第 1アクセス 動作と、前記第 1アクセス動作に引き続き既に選択されている前記メモリセル力 の データ読み出し動作を行なう第 2アクセス動作とを備えて連続読み出し動作を行なう 記憶装置の制御方法であって、
前記第 1アクセス動作の際、格納されてなる第 1プリチャージ時間情報に基づき、デ ータ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間を設定 するステップと、
前記第 2アクセス動作の際、格納されてなる第 2プリチャージ時間情報に基づき、前 記データ読み出し径路および前記リファレンスデータ読み出し径路のプリチャージ時 間を設定するステップとを有することを特徴とする記憶装置の制御方法。
[11] 前記データ読み出し動作が行なわれる前記メモリセルを選択するアドレス信号に応 じて、前記第 1および第 2アクセス動作の識別を行なうステップを有することを特徴と する請求項 9または 10に記載の記憶装置の制御方法。
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