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WO2006064965A1 - プリント配線板 - Google Patents

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WO2006064965A1
WO2006064965A1 PCT/JP2005/023440 JP2005023440W WO2006064965A1 WO 2006064965 A1 WO2006064965 A1 WO 2006064965A1 JP 2005023440 W JP2005023440 W JP 2005023440W WO 2006064965 A1 WO2006064965 A1 WO 2006064965A1
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WO
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conductor circuit
printed wiring
wiring board
conductor
thickness
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PCT/JP2005/023440
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English (en)
French (fr)
Inventor
Toru Nakai
Masanori Tamaki
Original Assignee
Ibiden Co., Ltd.
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Publication date
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Priority to KR1020077015386A priority patent/KR101292941B1/ko
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Priority to AT05819875T priority patent/ATE532393T1/de
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    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Definitions

  • the present invention relates to a printed wiring board having a fine wiring structure that does not malfunction due to crosstalk or signal transmission delay even with high-speed driving IC.
  • a printed wiring board in which an insulating material is filled between conductor circuits is a build-up printed wiring board.
  • a conductor circuit and an interlayer resin insulation layer are alternately laminated on a core substrate, and the conductor circuit located in the lower layer and the conductor circuit located in the upper layer open the interlayer resin insulation layer.
  • a gap between wiring patterns constituting each conductor circuit is filled with an interlayer insulating layer made of a dielectric, and each wiring pattern is formed so that its cross-sectional shape is substantially rectangular. ing.
  • An object of the present invention is to provide a printed wiring board capable of suppressing crosstalk and signal delay even if the minimum conductor width LZ minimum interval S is miniaturized, by solving the above-mentioned problems of the prior art. is there.
  • the present invention In the printed wiring board in which an insulating material is filled between conductor circuits,
  • the conductor circuits are substantially trapezoidal in cross-sectional shape, and when the interval between adjacent conductor circuits is W 1 as the upper interval between the conductor circuits and W 2 as the interval between the lower sides of the conductor circuits, these conductor circuits In relation to the conductor circuit thickness T, the following equation:
  • W 1— W 2 I is 0.1 when the thickness of the conductor circuit is T.
  • the opposing side walls of the adjacent conductor circuits are not parallel to each other, so that the capacitor capacity between the adjacent conductor circuits can be reduced. Therefore, crosstalk and signal delay can be suppressed even if an IC that is driven at high speed is installed.
  • the cross-sectional shape of the conductor circuit is substantially trapezoidal J is not only that the corner on the upper side of the conductor circuit is recognized as a geometric acute angle or obtuse angle, but is slightly rounded. If it has a rounded shape, or if the hypotenuse of the conductor circuit is slightly curved rather than straight, if the top surface of the conductor circuit is slightly rounded overall, or on the top and / or slope of the conductor circuit This also includes the case where a roughened surface consisting of irregular irregularities is formed, meaning that the cross-sectional shape of the conductor circuit is visually recognized as a trapezoid rather than a rectangle.
  • the conductor circuit is preferably formed by an additive method (full additive method, semi-additive method), and can also be formed by vapor deposition or the like.
  • a substrate having a metal layer or a metal layer formed of a metal foil formed on the surface of the base material has a resistance to resistance.
  • an etching resist composed of an etchant resin film, etc.
  • the metal layer portion in the etching resist non-formation part is dissolved and removed, and the etching resist film is peeled off.
  • the metal layer part under the resist is formed as a conductor circuit having a desired pattern, that is, by a subtractive method or a tenting method.
  • the conductor circuit see FIG. 1 of Japanese Patent Laid-Open No.
  • the conductor circuit formed by such a method is formed by etching away the metal layer exposed in the portion where the etching resist is not formed, but not only in the direction perpendicular to the surface of the substrate but also in the horizontal direction. Since the direction is also etched, the cross-sectional area of the conductor circuit is reduced. As a result, the conductor resistance becomes higher compared to the conductor circuit formed by the additive method.
  • the “conductor circuit upper interval W1” is defined as the distance between the upper ends of adjacent conductor circuits when the corner on the conductor circuit upper side is recognized as a geometrical acute angle or obtuse angle.
  • the conductor circuit lower interval W2 is defined as the distance between the lower end portions of two opposite hypotenuses in the vertical cross-section of adjacent conductor circuits.
  • W1 is an extension line of two straight sides of the opposite hypotenuse and a straight portion of the upper side in the vertical cross section of the conductor circuit adjacent to each other.
  • the upper surface of the conductor circuit is slightly rounded as a whole, it is defined as the distance between two points where the extension line intersects. It is defined as the distance between two points where each extension line meets a straight line that touches the top of the roundness and is parallel to the substrate.
  • the W1 and W2 are regarded as the upper and / or oblique sides of the conductor circuit on the uneven peak line forming the roughened surface. Approximate calculation can be performed.
  • is preferably in the range of 0.10 T or more and 0.35 T or less, or more preferably in the range of 0.35 T or more and 0.73 T or less. Also, it is desirable that the distance W 2 on the lower surface side of the conductor circuit is 15 mm or less, and the variation ⁇ of I W1—W2 I is desirably (0.04 + 2) or less. Yes.
  • FIGS. 1 (to (e)) are diagrams showing a part of a process for manufacturing a multilayer printed wiring board according to Example 1 of the present invention.
  • FIGS. 2A to 2D are also diagrams showing a part of the process of manufacturing the multilayer printed wiring board according to the first embodiment.
  • FIGS. 3 (a) to 3 (c) are also diagrams showing a part of the process for manufacturing the multilayer printed wiring board according to the first embodiment.
  • FIGS. 4 (a) to 4 (c) are diagrams showing part of the process for manufacturing the multilayer printed wiring board according to Example 1.
  • FIG. 4 (a) to 4 (c) are diagrams showing part of the process for manufacturing the multilayer printed wiring board according to Example 1.
  • FIGS. 5 (a) to 5 (d) are also diagrams showing a part of the process of manufacturing the multilayer printed wiring board according to the first embodiment.
  • FIGS. 6 (a) to 6 (d) are views showing a part of the process for producing the multilayer printed wiring board according to the first embodiment.
  • FIG. 7 (to (d)) is also a diagram showing a part of the process for manufacturing the multilayer printed wiring board according to the first embodiment.
  • FIG. 8 is a view showing a multilayer printed sheet 5-wire board according to Example 1 of the present invention.
  • FIG. 9 is a diagram illustrating a state in which the IC chip is mounted on the multilayer printed wiring board according to Embodiment 1 of the present invention.
  • FIG. 10 is a schematic diagram for explaining a cross-sectional shape of a conductor circuit in a printed wiring board according to the present invention.
  • FIG. 11 is a schematic diagram for explaining a preferred example of a cross-sectional shape of a conductor circuit formed by an additive method.
  • the printed wiring board according to the present invention is a printed wiring board in which an insulating material is filled between conductor circuits, and each conductor circuit has a substantially trapezoidal cross-sectional shape, as shown in FIG.
  • W 1 for the upper distance of the conductor circuit
  • W 2 for the distance of the lower surface of the conductor circuit-these distances in relation to the thickness T of the conductor circuit are 0. 1 OT ⁇ IW 1— W 2 I ⁇ 0. 7 3
  • the reason why the thickness ⁇ of the conductor circuit is included in such a relational expression is that the thickness ⁇ of the conductor circuit affects the capacitor capacity between adjacent conductor circuits. If the opposing side walls of adjacent conductor circuits are not parallel but are facing diagonally, the conductor circuit The capacitance of the capacitor is reduced compared to the case where the opposite side walls are parallel.
  • the preferable range of W1 -W2 I is 0.35 T to 0.73 mm, and the optimal range is 0.10 mm to 0.35 mm. This is because, within this range, a sufficient conductor volume can be secured even with a conductor circuit of L / S-1 2.5 / 12.5 m or less. In addition, the capacitor capacity between the conductor circuits is also reduced. In the present invention, the LZS of the conductor circuit is more significant in that the finer one has a larger capacitor capacity (capacitance) between the conductor circuits, but 5/5 ⁇ m to 15 5 15 A range is preferred.
  • the thickness of the conductor circuit is preferably 5 to 25 m. The reason is that if the thickness is less than 5 ⁇ m, the electrical resistance value of the conductor circuit is large, while if it exceeds 25 / m, the capacitor capacity increases, which is disadvantageous for high-speed signal transmission. This is because if an IC chip of 6 GHz or higher is mounted, malfunctions are likely to occur.
  • a printed wiring board includes a plurality of products, for example, a 340X51 Omm size, but in the present invention, I W1 -W2 I within one product (equal to one product)
  • the data is divided into 4 parts, and 8 data randomly extracted from each divided area (2 data is extracted from each divided area) is represented by the standard deviation ⁇ . (0. 04 ⁇ + 2) below is preferred.
  • the transmission speed of each signal line is constant, so there is no difference in transmission speed between the signal lines.
  • a malfunction occurs with a large difference in transmission speed between signal lines.
  • a roughened surface is formed on at least the side wall of the conductor circuit.
  • the presence of a roughened surface significantly increases the surface area of the conductor circuit side wall. Accordingly, the capacitance of the capacitor between the conductor circuits also increases. Therefore, applying the present invention to a printed wiring board having a roughened surface on the side wall of the conductor circuit has a great effect.
  • the roughened surface is not particularly limited, and can be formed by etching such as blackening, interplate, or Cz treatment.
  • the trapezoidal area connecting the four vertices A, ⁇ , C, and D in the cross section of the conductor circuit is also represented by S in the conductor circuit formed by the additive method, as schematically shown in Fig. 11. . If the cross-sectional area of the conductor circuit is S, 0.
  • Methyl ethyl ketone (hereinafter referred to as “MEK”)
  • MEK Methyl ethyl ketone
  • Solid epoxy resin (made by Japan ⁇ Epoxy 'Resin Co., Ltd., trade name “Epicoat 1 0 0 7 J)” 8 5 g was added to a mixed solvent of ME 6.8 g and xylene 2 7.2 g, and mixed to contain epoxy. It was set as the solution.
  • Dicyandiamide as a curing agent and a curing agent (Bi-Ti-i made by Japan Ltd., trade name “CG-1 200”, 3.3 g for 100 g of solid epoxy content) and curing catalyst (Shikoku Chemicals)
  • a product name “CURESOL 2 E 4 HZ” manufactured by the company and 3.3 g) with respect to 100 g of the solid epoxy content were kneaded with a three-roller to obtain an adhesive solution.
  • This adhesive solution is applied onto a sheet of polyethylene terephthalate using a roll coater (manufactured by Thermotronics Trading Co., Ltd.), and then heat-dried at 160 ° G for 5 minutes, An insulating film having a thickness of 40 Um was produced by removing the solvent.
  • the minimum crystal size at the time of dispersion (either the minimum width or the minimum length of the particles) Since the smaller one was 0.1; m, the aspect ratio of the scaly particles in this example was 100 to 500.
  • FIG. 9 A method for manufacturing a multilayer printed wiring board as shown in FIG. 9 will be described with reference to FIGS.
  • an opening 12 penetrating the front and back is provided in a metal plate 10 having a thickness of 50 to 400 / m as shown in FIG. 1 (a) (FIG. 1 (b)).
  • metals such as copper, nickel, zinc, aluminum and iron, or alloys thereof are used.
  • the thermal expansion coefficient of the core substrate can be brought close to the thermal expansion coefficient of the IC, so that thermal stress can be reduced.
  • the opening 12 is formed by punching, etching, drilling, laser, or the like, and the entire surface of the metal layer 10 including the opening 12 is electrolyzed, electrolessly attached, replaced, or sputtered. Thus, the metal film 13 is coated to form a core metal layer (FIG. 1 (c)).
  • the metal plate 10 may be a single layer or a plurality of layers of two or more layers.
  • a resin insulating layer 14 is formed so as to cover the entire metal layer 10 provided with the opening 12 and fill the opening 12, and a conductor layer 15 is formed on the resin insulating layer 14. .
  • thermosetting resin such as polyimide resin, epoxy resin, phenol resin, or BT resin, or a core material such as a glass cloth or a polyamide nonwoven fabric was impregnated with the thermosetting resin. It is possible to use B stage pre-predators.
  • the inner insulating layer 14 may be formed by applying a resin liquid on both surfaces of the metal layer 10 to fill the openings 12, or in addition to the resin liquid application, the resin film on both surfaces of the metal layer 10. It can also be formed by heating and pressurizing and pressing.
  • the conductor layer 15 provided on the inner insulating layer 14 is formed of a metal foil, and is formed by two or more metal layers by being thickened by electrolytic plating or electroless plating. You can also.
  • the inner conductor layer 15 was etched using a tenting method to form an inner conductor circuit 16 comprising a power layer 16 P and a ground layer 16 E (FIG. 1 (e )).
  • the thickness of these inner layer conductor circuits 16 is preferably in the range of 10 to 25 50 j «m, more preferably in the range of 30 to 100 jum. ,.
  • the reason is that if the thickness is less than 1 O jli m, the electric resistance of the conductor is too large to supply power instantaneously when the IC voltage drops, i.e., it cannot return instantaneously to the IC drive voltage, on the other hand, This is because if the thickness exceeds 2500 m, the thickness of the interlayer insulating layer will not be uniform due to the unevenness of the circuit forming part and the circuit non-forming part. Further, since the substrate thickness is increased, the loop inductance cannot be reduced.
  • the thickness of the inner-layer conductor circuit is 6 q
  • the through-hole pitch can be narrowed.
  • the distance between the through hole and the inner conductor circuit can be made narrow, the mutual inductance can be reduced.
  • the inner layer conductor circuit is formed by etching, it can also be formed by an additive method.
  • a resin insulating layer 18 is formed to cover the inner-layer conductor circuit and fill the gap between the circuits, and the outer-layer conductor circuit 20 is formed on the resin insulating layer 18. Formed.
  • a pre-predder having a thickness of about 30 to 200 m, in which a glass cloth is impregnated with an epoxy resin is disposed on both surfaces of the substrate formed in the above (1) to (3).
  • a metal foil such as copper
  • the resin of the pre-predder is filled between the conductor circuits by heating and pressing from the metal foil.
  • the prepreg and the metal foil are pressed and integrated with the conductor circuit 16 covered on both sides.
  • an outer insulating layer 18 and an outer conductor circuit 20 are formed (FIG. 2 (a)).
  • the outer insulating layer 18 is a method in which a resin liquid is applied to both surfaces of the substrate to cover the inner conductor circuit and to fill between the conductor circuits.
  • the resin film can be further formed by heating and pressurizing and pressure bonding.
  • the surface of the insulating layer can be flattened.
  • the metal plate 10 is used as a core, the inner insulating layer 14 and the conductor circuit are formed on both surfaces thereof, and the outer insulating layer 18 and the outer conductor circuit 20 are formed. It is not always necessary to use the metal plate 10 as a core, and a core substrate can be formed by laminating a circuit formed on a single-sided or double-sided copper-clad laminate.
  • a through hole 2 1 having an opening diameter of 50 0 to 400 0) U m that penetrates the core substrate formed in the above (4) is formed (FIG. 2 (b)).
  • the through hole 21 is formed corresponding to the position of the opening 12 provided in the metal plate 10 and is formed by drilling, laser processing, or a combination of laser processing and drilling.
  • the shape of the through hole is preferably one having a straight side wall, and may be a taper as required.
  • a plating film 22 is formed on the side wall, and the surface of the plating film 22 is roughened (FIG. 2). (G)), the through hole 26 was formed by filling the through hole with the resin filler 24 (FIG. 2 (d)).
  • the resin filler 24 filled in the through-hole 2 "I is temporarily dried, and then excess resin filler adhering to the adhesive film 22 on the substrate surface is removed by polishing. It is preferable to completely cure by drying at ° G for 1 hour.
  • the plating film 22 is formed by electrolytic plating, electroless plating, panel plating (electroless plating and electrolytic plating), etc., and the plating metals include copper, nickel, cobalt, A metal containing phosphorus or the like is used.
  • the thickness of the plating film 22 is preferably in the range of 5 to 3 mm.
  • the resin filler 24 include a resin material containing a curing agent, particles, and the like, and an insulating resin material, or a resin material containing metal particles such as gold and copper, and a curing agent. Any of the conductive resin materials that are used is used.
  • the resin of the insulating resin material examples include a bisphenol type epoxy resin, An epoxy resin such as a novolac type epoxy resin, a thermosetting resin such as a phenol resin, a photosensitive ultraviolet curable resin, or a thermoplastic resin is used. As these resin materials, a single type of resin may be used, or a composite of these types of resins may be used.
  • inorganic particles such as silica and alumina, metal particles such as gold, silver and copper, or resin particles are used. These particles may be a single type of particle or a mixture of a plurality of types of particles.
  • the particle diameter of the particles is preferably in the range of 0.1 to 5 jum, and particles having the same diameter or a mixture of particles having different particle diameters can be used.
  • an imidazole curing agent, an amine curing agent, or the like can be used.
  • a curing stabilizer, a reaction stabilizer, particles and the like may be included.
  • a conductive resin material a conductive paste made of a resin component containing metal particles, a curing agent, or the like is used.
  • the concave portion is not formed on the surface layer due to the curing shrinkage like the conductive paste.
  • a plating film was formed on both surfaces of the substrate on which the plated through hole 26 was formed in (6) above (FIG. 3 (a)), and then an etching process using a tenting method was performed to form a plated through hole.
  • a lidded layer 28 was formed immediately above 26, and an outer layer conductor circuit 30 comprising a power layer 30P and a ground layer 30E was formed (FIG. 3 (b) :).
  • the thickness of the outer layer conductor circuit 30 is preferably in the range of 10 to 75 m, and more preferably in the range of 20 to 40 m.
  • the thickness of the outer layer conductor circuit 30 was 35 mm.
  • the outer layer conductor circuits 30 on both sides of the board are electrically connected to each other through the through holes 26 and the inner layer conductor circuits 16 are connected to the outer layers.
  • a multi-layer core substrate 32 is formed, such that the electrical connection with the layer conductor circuit 30 is also made through the through-hole 26.
  • Resin filler 36 was filled in the outer layer conductor circuit non-formation portion of multilayer core substrate 32, that is, the gap between the outer layer conductor circuits (FIG. 4 (a)).
  • This resin filler can be the same as the resin filler 24 filled in the through hole 21 in the step (6).
  • the roughened layer provided on the upper surface of the roughened surface 34 provided on the side surface and the upper surface of the conductor circuit 30 of the outer layer is removed by polishing with a belt sander or the like. Polishing so that the resin filler 36 does not remain on the outer edge of the conductor circuit 30 and then further polishing the upper surface of the outer conductor circuit 30 with a buff or the like to remove the scratches caused by the polishing. . Such a series of polishing was performed on the other side of the substrate in the same manner for smoothing. Next, the resin filler 36 was cured by heating at 100 ° C. for 1 hour and at 150 ° C. for 1 hour (FIG. 4 (b)).
  • the filling of the resin filler into the gaps between the conductor circuits of the outer layer can be omitted as necessary.
  • the resin layer of the interlayer insulating layer laminated on the multilayer core substrate The formation of the insulating layer and the filling of the gaps between the conductor circuits of the outer layer can be performed simultaneously.
  • the upper surface of the outer layer conductor circuit is sprayed onto the surface of the outer layer conductor circuit 3 OP, 3 OE (including the land surface of the first hole) smoothed in the step (10) by spraying.
  • a roughened layer 3 8 was formed on (Fig. 4 (G) :).
  • the substrate 32 provided with the via-hole opening 44 is immersed in a swelling liquid, washed with water, and then immersed in an 80 ° C. solution containing 60 g / I of permanganic acid for 10 minutes, whereby an interlayer resin is obtained.
  • the scaly particles dispersed in the cured resin of the insulating layer 42 were removed from the surface of the interlayer resin insulating layer to form a roughened layer 46 on the surface of the interlayer resin insulating layer 42 including the inner wall of the opening 44 for the via hole.
  • Fig. 5 (G) The roughness of the roughened layer 46 was 0.0 "! ⁇ 2 jt m.
  • the substrate 32 after the above treatment was immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and washed with water. Thereafter, 0 2 plasma or by physical methods CF 4 plasma or the like, may be subjected to a desmear treatment for removing the residue of the resin and particles remaining in Baiahoru bottom.
  • a neutralization solution manufactured by Shipley Co., Ltd.
  • CF 4 plasma or the like may be subjected to a desmear treatment for removing the residue of the resin and particles remaining in Baiahoru bottom.
  • catalyst nuclei were attached to the surface of the interlayer resin insulation layer 42 and the inner wall surface of the via hole opening 44.
  • the substrate 32 provided with the catalyst in the step (15) is immersed in an electroless copper plating aqueous solution having the following composition so that the entire surface of the roughened layer 46 has a thickness of 0.6.
  • An electroless copper plating film 48 of ⁇ 3.0 IX m is formed, and a substrate having a conductor layer formed on the surface of the interlayer resin insulating layer 42 including the inner wall of the opening 44 for the via hole is obtained (FIG. 5 ()).
  • plating resists other than those described above include, for example, photosensitive resins described in NITGO MOTON's trade names “NIT 225” and “NIT 21 5”, and Japanese Patent Application Publication No. 200 4-31 7874. Compositions can also be used.
  • the second and fourth wires were not connected to the IC and used as measurement wires (corresponding to the test wires used in evaluation test 1 described later).
  • etching was performed while swinging a straight spray nozzle such as a slit nozzle.
  • Adjustment of the cross-sectional shape according to such etching conditions is performed by changing the spray pressure, adjusting the etching time, or using only one of the nozzle provided at the upper part or the lower part of the etching apparatus.
  • etching was performed using a slit nozzle, an etching time of 10 seconds, a surface to be etched facing up, and only a nozzle provided at the top of the etching apparatus. Thereafter, the thickness of the conductor circuit was adjusted to 5 jum (T) by surface polishing or the like.
  • a surface roughening treatment for example, a roughening treatment by etching using a trade name ⁇ Mec Etch Bond Cz—8 1 0 0, manufactured by MEC Co., Ltd., or a blackening treatment
  • a surface roughening treatment for example, a roughening treatment by etching using a trade name ⁇ Mec Etch Bond Cz—8 1 0 0, manufactured by MEC Co., Ltd., or a blackening treatment
  • one identical substrate was prepared according to the steps (1) to (20), and the portions where
  • W1—W2 I for the above 8 data is 0.5 / m (minimum value in 8 data) to 1.75 jUm (maximum value in 8 data), and the relationship between (0.1 OX conductor circuit thickness T) to (0.35 X conductor circuit thickness T) is almost I was satisfied. Furthermore, the variation ⁇ of I W1—W2 I was 1.23 m.
  • the second interlayer resin insulating layer 60 is formed by repeating the steps (12) to (20) on the substrate on which the roughened surface 58 is formed in (20), A multilayer wiring board was obtained by forming a further upper conductor circuit 62 and via hole 64 on the interlayer resin insulation layer 60 (FIG. 7 (a)).
  • a commercially available solder resist composition is applied to both sides of the multilayer wiring board obtained in (21) at a thickness of 12 to 30 m, and is applied at 70 ° C for 20 minutes and at 70 ° C for 30 minutes. Under the conditions, a drying process was performed to form a Solder Regis soot layer 66 (Fig. 7 (b)). After that, a 5 mm thick foam mask with a pattern of the opening of the solder resist is brought into close contact with the solder resist layer 66, exposed to 1 OOOm J / cm 2 of ultraviolet light, and developed with a DM TG solution. Then, an opening 68 having a diameter of 200 im was formed (FIG. 7 (G)).
  • solder resist layer 66 is hardened by heating at 80 ° C for 1 hour, at 100 ° C for 1 hour, at 120 ° G for 1 hour, and at 150 ° G for 3 hours.
  • a solder resist pattern having an opening 68 that exposes the surface of the upper conductor circuit 62 and a thickness of 10 to 25 jum was formed.
  • a nickel plating layer having a thickness of 5 is formed on the surface of the upper conductor circuit 62 exposed from the opening 68. Further, the substrate is immersed in an electroless gold plating solution, and then on the nickel plating layer. Then, a gold plating layer with a thickness of 0.03 jum was formed to form a nickel-gold layer 70 (Fig. 7 (d). In addition to this nickel-gold layer, tin, a precious metal layer (gold, silver, palladium , Platinum, etc.) may be formed.
  • solder paste containing tin-lead is printed on the surface of the upper conductive circuit 62 exposed from the opening 68 of the solder resist layer 66.
  • a solder paste containing tin-antimony is printed, and then external terminals are formed by reflowing at 200 ° C., and a multilayer printed wiring board having solder bumps 72 is formed.
  • An IC chip 74 is mounted on the manufactured multilayer printed wiring board via solder bumps 72, and a chip capacitor 76 is further mounted.
  • a multilayer printed wiring board was produced in the same manner as in Example 1 except that «m and the conductor circuit thickness T were 7.5 m.
  • is from 0.675 // m to 2.775jUm, and the relationship between (0.1 0X conductor circuit thickness T) to (0.35 X conductor circuit thickness T) was almost satisfied. Furthermore, the variation ⁇ of I W1—W2 I was 1.33jtim.
  • the signal line L / S is set to 1 0. Ojum / 1 0.
  • Example 1 except that Ojt / m and conductor circuit thickness T were set to 10 O. Ojum. Similarly, a multilayer printed wiring board was produced.
  • is 0.9 jum to 3.6 m, and the relationship of (0.1 OX conductor circuit thickness T) to (0.35 X conductor circuit thickness T) is It almost met. Furthermore, the variation ⁇ of I W1—W2 I was 1 ⁇ 27 ⁇ m.
  • the value of I W1 ⁇ W2 I is 1.25 j (m to 4.375 m, and substantially satisfies the relationship of (0.1 Ox conductor circuit thickness T) to (0.35 X conductor circuit thickness T). Furthermore, the variation ⁇ of
  • a multilayer printed wiring board was produced in the same manner as in Example 1 except that Ojum was used and the conductor circuit thickness T was 1 5. O / im.
  • a multilayer printed wiring board was produced in the same manner as in Example 1 except that the etching time was changed to 30 seconds.
  • a multilayer printed wiring board was produced in the same manner as in Example 3 except that the etching time was changed to 30 seconds.
  • is 3.5j (irr! To 7.3 m, and (0. 35 X conductor circuit thickness T) ⁇ (0.73 X conductor circuit thickness T) Furthermore, the variation ⁇ of
  • a multilayer printed wiring board was produced in the same manner as in Example 4 except that the etching time was changed to 30 seconds.
  • a multilayer printed wiring board was produced in the same manner as in Example 5 except that the etching time was changed to 30 seconds.
  • I W1 -W2 I is from 5.25 jUm to 10.95 jUm, and the relationship of (0.35 X conductor circuit thickness T) to (0.73 X conductor circuit thickness T) is almost satisfied.
  • the variation in I W1—W2 I was 1.72 jt / m.
  • a multilayer printed wiring board was produced in the same manner as in Example 1 except that the etching method was changed as follows.
  • Example 1 etching was performed twice. The first operation was performed in the same manner as in Example 1. After that, two areas of one product (four divided areas for collecting data) were covered with Kapton tape. Furthermore, etch only the uncovered part for 20 seconds while swinging the slit nozzle. Thereafter, the Kapton tape or the like was peeled off. The nozzle and the etching surface used were the same as in Example 1.
  • is 0.5jUrr! It was ⁇ 3.65 m, and the relationship of (0 1 O x conductor circuit thickness T) to (0.73 X conductor circuit thickness T) was almost satisfied. Furthermore, the variation ⁇ of
  • a multilayer printed wiring board was produced in the same manner as in Example 2 except that the etching method was changed to the same method as in Example 11.
  • is from 0. 675 mm to 5.625 m, (0.1 O x conductor circuit thickness T) to (0.73 X conductor circuit thickness T) The relationship was almost satisfied. Further, the variation ⁇ of I W1 — W2 I was 2.1 3 m (Example 1 3)
  • a multilayer printed wiring board was produced in the same manner as in Example 3, except that the etching method was changed to the same method as in Example 11.
  • the value of W 1 ⁇ W2 I is 0.9 ⁇ m to 7.6 ⁇ m, and (0.1 O x conductor circuit thickness T) to (0.73 X conductor circuit thickness ⁇ ) was almost satisfied. Furthermore, the variation of I W1—W2 I was 2.2j «m.
  • a multilayer printed wiring board was produced in the same manner as in Example 4 except that the etching method was changed to the same method as in Example 11.
  • the value of IW 1 -W2 I is 1.25 ⁇ m to 9.25 m, (0.1 O x conductor circuit thickness T) to (0.73 X conductor circuit thickness ⁇ ) The relationship was almost satisfied. Furthermore, the variation ⁇ of I W1—W2 I was 2.45 m. (Example 1 5)
  • a multilayer printed wiring board was produced in the same manner as in Example 5 except that the etching method was changed to the same method as in Example 11.
  • a multilayer printed wiring board was produced in the same manner as in Example 1 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • W 1 and W 2 were measured after the conductor circuit was formed.
  • a multilayer printed wiring board was produced in the same manner as in Example 2 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via ball 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 3 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 4 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 5 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 6 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 7 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 8 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 9 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • Example 2 5 A multilayer printed wiring board was produced in the same manner as in Example 10, except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 11 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 12 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 13 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 14 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 15 except that the roughened surface 58 was not formed on the surfaces of the conductor circuit 54 and the via hole 56.
  • a multilayer printed wiring board was produced in the same manner as in Example 14 except that the second etching was not performed by the slit nozzle, but was immersed in the same etching solution as the first etching for 1 minute.
  • is from 1.2 5 / m to 9. 25 jt m, and (0.1 O x conductor circuit thickness T) to (0.7 3 X conductor) The relationship of circuit thickness T) was almost satisfied.
  • the etching speed greatly varied depending on the location. As a result, the circuit shape of each wiring was considerably different.
  • was 2.58.
  • a multilayer printed wiring board was produced in the same manner as in Example 16 except that the slit nozzle was not swung.
  • the cross-sectional shape of the conductor circuit was rectangular.
  • a multilayer printed wiring board was produced in the same manner as in Example 17 except that the slit nozzle was not swung.
  • the cross-sectional shape of the conductor circuit was rectangular.
  • a multilayer printed wiring board was produced in the same manner as in Example 18 except that the slit nozzle was not swung.
  • the cross-sectional shape of the conductor circuit was rectangular.
  • a multilayer printed wiring board was manufactured in the same manner as in Example 19 except that the slit nozzle was not swung.
  • the cross-sectional shape of the conductor circuit was rectangular.
  • a multilayer printed wiring board was produced in the same manner as in Example 20 except that the slit nozzle was not swung.
  • the cross-sectional shape of the conductor circuit was rectangular.
  • a multilayer printed wiring board was manufactured in the same manner as in Example “! 6” except that the etching time was changed from 30 seconds to 50 seconds.
  • the value of I W1-W2 I is 3.9 im to 4.3 jLim, and in relation to the conductor circuit thickness T, it corresponds to 0.78 to 0.86T. Furthermore, the variation ⁇ of
  • Example 17 Except changing the etching time from 30 seconds to 50 seconds, the same as Example 17 A multilayer printed wiring board was manufactured.
  • the value of I W1— W2 I is 6. 075 ⁇ ! ⁇ 6.6 mm, and in relation to the conductor circuit thickness T, it corresponds to 0.81 T ⁇ 0.88 mm. Furthermore, the variation ⁇ of I W1—W2 I was 1.78 / im.
  • a multilayer printed wiring board was produced in the same manner as in Example 18 except that the etching time was changed from 30 seconds to 50 seconds.
  • the values of IW 1 ⁇ W 2 I are ⁇ , ⁇ ⁇ m ⁇ 8.6 m, and in relation to the conductor circuit thickness T, it corresponds to 0.77 ⁇ 0.86 ⁇ . . Furthermore, the variation ⁇ of
  • a multilayer printed wiring board was produced in the same manner as in Example 19 except that the etching time was changed from 30 seconds to 50 seconds.
  • the value of I W1 -W2 I is 9.625 m to 10.875 m, which is equivalent to 0 77 to 0.87 T in relation to the conductor circuit thickness T. . Further, the variation ⁇ of
  • a multilayer printed wiring board was produced in the same manner as in Example 20 except that the etching time was changed from 30 seconds to 50 seconds.
  • is 1 2 m to 1 2.75 j «m, which corresponds to 0.8 to 0.85 T in relation to the conductor circuit thickness T. . Further, the variation ⁇ of
  • a multilayer pudding wiring board was manufactured in the same manner as in Example 16 except that the etching time was 5 seconds. -(Comparative Example 1 2)
  • a multilayer printed wiring board was produced in the same manner as in Example 17 except that the etching time was 5 seconds.
  • a multilayer printed wiring board was produced in the same manner as in Example 19 except that the etching time was 5 seconds.
  • a multilayer printed wiring board was produced in the same manner as in Example 20 except that the etching time was 5 seconds.
  • a multilayer printed wiring board was produced in the same manner as Comparative Example 11 except that a roughened surface was formed on the surface of the conductor circuit.
  • Example 1 changing the plating resist pattern forming mask, changing the electrolytic copper plating conditions and the thickness of the conductor circuit after polishing, and changing the signal line 1_ node S to 20. Om / 20. 0 m, conductor circuit thickness T was 20 m. Also, I did not swing the lit nozzle. As a result, the cross-sectional shape of the conductor circuit was rectangular.
  • Example 1-6 the plating resist pattern formation mask was changed, the electrolytic copper plating conditions and the thickness of the conductor circuit after polishing were changed, and the signal line L ZS was 20. 0 ⁇ m / 20 0 m and the conductor circuit thickness T was 20 mm. Also, the slit nozzle was not swung. As a result, the cross-sectional shape of the conductor circuit was rectangular.
  • Example 1 the mask for pattern formation of the plating resist was changed, and also the electrolytic copper plating conditions and the thickness of the conductor circuit after polishing were changed, so that the signal line margin S was 20. 0 jUm / 20.
  • the conductor circuit thickness T was 20 m.
  • the etching time was changed from 30 seconds to 50 seconds.
  • the value of I W1 -W2 I is 1 5.4 m ⁇ 1 7.2 ⁇ m.
  • Ding ⁇ 0.86 T is equivalent.
  • the variation ⁇ of I W1—W2 I was 1.58 ⁇ m.
  • Example 16 the mask for forming the pattern of the plating resist was changed, and the electrolytic copper plating condition and the thickness of the conductor circuit after polishing were changed, so that the L ZS of the signal line was 20.0 m / 20. And the conductor circuit thickness T was 20 m.
  • the etching time was changed from 30 seconds to 50 seconds.
  • W1—W2 I becomes 15.6 jUm ⁇ "! 7.0 im, which corresponds to 0.78 to 0.85 T in relation to the conductor circuit thickness T.
  • Example 11 In Example 1, except that the second etching was performed by immersing in the same etching solution for 1 minute without using a slit nozzle, the same procedure as in Example 11 Multilayer printed wiring board Manufactured.
  • a multilayer printed wiring board was produced in the same manner as in Example 8 except that no roughened surface was formed on the surface of the conductor circuit after the conductor circuit was formed.
  • Example 1 2 multilayer printed wiring was performed in the same manner as Example 1 2 except that etching was performed by immersing in the same etching solution for 1 minute without using a slit nozzle for the second etching. A board was produced.
  • a multilayer printed wiring board was produced in the same manner as in Reference Example 10 except that no roughened surface was formed on the surface of the conductor circuit after the conductor circuit was formed.
  • a multilayer printed wiring board was prepared in the same manner as in Example 13 except that etching was performed by immersing in the same etching solution as in the first etching for 1 minute in Example 13 without using a slit nozzle. Manufactured.
  • the value of W 1 -W2 I is ⁇ . ⁇ ⁇ m ⁇ 7.3 ⁇ m, (0.1 O x conductor circuit thickness T) ⁇ (0.73 X conductor circuit thickness T) was almost satisfied.
  • a multilayer printed wiring board was produced in the same manner as in Reference Example 12 except that the roughened surface was not formed on the surface of the conductor circuit after the conductor circuit was formed.
  • Example 1-5 multilayer printed wiring was performed in the same manner as in Example 15 except that the second etching was performed by immersing in the same etching solution for 1 minute without using a slit nozzle. A board was produced.
  • a multilayer printed wiring board was produced in the same manner as in Reference Example 14 except that the roughened surface was not formed on the surface of the conductor circuit after the conductor circuit was formed.
  • the following evaluation tests were performed on the multilayer printed wiring boards manufactured according to Examples 1 to 30 and Reference Examples 1 to 15 and Comparative Examples 1 to 15 described above.
  • variation ⁇ (urn) and the presence or absence of roughened surface are shown in Table 1-1 and Table 1-2.
  • wires 1, 3, and 5 are connected to the IC chip
  • wires 2 and 4 are connected to the IC chip.
  • the wiring for measurement was used.
  • the IG chip 90 the voltage waveform of wirings 2 and 4 with the IC chip of any one of the following No. "!-No. 6 mounted on each multilayer printed wiring board and driving the IC. was observed using an oscilloscope (product name ⁇ ⁇ 1 8 0 1 CJ, manufactured by Tektronix Co., Ltd.), and the presence of noise from wiring 1, 3, and 5 was examined.
  • the IG chip 90 one of the following IC chips selected from No. 1 to N0.6 is mounted on each multilayer printed circuit board and electrically connected to the signal of the IG chip 90.
  • the test signal is input to the external terminal 78, the result calculated by the IG chip is output from the IC chip, and whether the data re-arrived at the external terminal is output correctly, for example, a pulse
  • the pattern was confirmed using a generator / error detector (manufactured by Advantest Corporation, product name “D31 86 3286J”).
  • This difference is due to the difference in the capacitor capacity between conductor circuits and the conductor volume of the conductor circuit.
  • the printed wiring board of the present invention it is assumed that the signal is transmitted to the IC chip without noise and signal delay. .
  • the No. 3 IC chip in Evaluation Test 1 was mounted, and the same test as Evaluation Test 1 was performed. As a result, it was ⁇ (voltage waveform was not observed).
  • Example 32 Multilayer printed wiring board in the same way as in Example 2 except that etching was performed for 15 seconds using only the lower nozzle of the nozzles arranged above and below the etching device with the surface to be etched facing down. Manufactured.
  • Multilayer printed wiring board as in Example 4 except that etching is performed for 15 seconds using only the lower nozzle of the nozzles arranged above and below the etching device with the surface to be etched facing down. Manufactured.
  • Multilayer printed wiring board in the same way as in Example 5 except that the etched surface was turned down and the etching was performed for 15 seconds using only the lower nozzle of the nozzles located above and below the etching equipment. Manufactured.
  • Example 3 (Example 3 6)-Example 1 6 except that etching is performed for 15 seconds using only the lower nozzle of the nozzles arranged above and below the etching apparatus with the surface to be etched facing down.
  • a multilayer printed wiring board was produced in the same manner as described above.
  • a wiring board was manufactured.
  • a multilayer printed wiring board was manufactured in the same manner as in Example 19 except that etching was performed for 15 seconds using only the lower nozzle.
  • Multilayer printed wiring board as in Example 20, except that the etched surface was turned downward and only the lower nozzle of the nozzles arranged above and below the etching apparatus was etched for 15 seconds. Manufactured.
  • the value of I W1 — W2 I was measured.
  • the values in relation to the thickness T of the conductor circuit all satisfied the range of 0.10T to 0.35 mm.
  • the multilayer printed wiring board manufactured according to Examples 31 to 40 had a driving frequency of 3.46 GHz and a Basque mouth (FSB) 1 066 MHz.
  • the presence or absence of noise when mounting this IC chip was examined, and whether or not the mounted IG chip had malfunctioned. The result was O for both.
  • the cross-sectional shape of the conductor circuit when the cross-sectional shape of the conductor circuit is W1, the interval on the upper surface side of the adjacent conductor circuit is W1, and the interval on the lower surface side is W2, these intervals are the conductors.
  • the circuit thickness T it is formed so as to satisfy 0.1 0 T ⁇ I W1 -W2 I ⁇ 0.73 mm.
  • a printed wiring board on which a conductor circuit having such a cross-sectional shape is formed can suppress crosstalk and signal delay and prevent malfunction of IC even when IC driven at high speed is mounted.

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Abstract

絶縁層と導体回路とが交互に積層されてなり、各導体回路が矩形の断面を有してなるプリント配線板において、隣接する導体回路間の間隔が、導体回路上側間隔をＷ１とし、導体回路下面側間隔をＷ２とするとき、これらの間隔が導体回路の厚さＴとの関係において、０．１０Ｔ≦｜Ｗ１−Ｗ２｜≦０．７３Ｔを満たしてなるプリント配線板を提案する。このような構成によれば、高速駆動されるＩＣを搭載してもクロストークや信号遅延を抑制して､ＩＣの誤作動を防止することができる。

Description

明 細 書 プリン卜配線板
技術分野
高速駆動の I C搭載でもクロストークや信号伝送遅延等に起因する誤作動のな い微細配線構造を有するプリント配線板に関する。 背景技術
導体回路間に絶縁材が充填されてなるプリント配線板の一例として、 ビルドア ッププリント配線板がある。このようなプリント配線板は、例えば、コア基板上に 導体回路と層間樹脂絶縁層とを交互に積層し、 下層に位置する導体回路と上層に 位置する導体回路とが、 層間樹脂絶縁層を開口してそこにめつき膜を設けてなる いわゆるバイァホールを介して電気的に接続されたものがある （日本国公開特許 公報 1 1一 1 7 6 9 8 5または日本国公開特許公報 1 1— 2 4 3 2 7 9号參照)。 このようなプリント配線板では、 各導体回路を構成する配線パターン間の隙間 には、 誘電体からなる層間絶縁層が充填され、 各配線パターンは、 その断面形状 がほぼ矩形であるように形成されている。
ところで、 I Cの高速駆動化とそのような I Cを搭載するプリント配線板の微 細配線化が同時に進む中で、最小導体幅 L/最小間隔 S= 1 5 / 1 5 m以下の微 細な配線パターンを有するプリント配線板内でのクロストークや信号遅延によリ、 I Cが誤動作する場合があった。 発明の開示
本発明の目的は、従来技術が抱える上記問題点を解決して、最小導体幅 LZ最小 間隔 Sを微細化してもクロストークや信号遅延を抑制することができるプリン卜 配線板を提供することにある。
発明者は、 上記目的の実現に向け鋭意研究を重ねた結果、 以下の内容を要旨構 成とする発明を完成した。
すなわち、 本発明は、 導体回路間に絶縁材が充填されてなるプリン卜配線板において、
前記導体回路は、その断面形状が実質的に台形であり、隣接する導体回路間の間 隔が、 導体回路上側間隔を W 1とし、 導体回路下面側間隔を W 2とするとき、 こ れらの間隔が導体回路の厚さ Tとの関係において、 次式：
0. 1 0 T≤ I W 1 -W 2 I≤0 . 7 3 Τ ( 1 )
を満たすことを特徴とするプリント配線板で る。
このような構成によれば、 導体回路上側間隔 W 1と導体回路下面側間隔 W2と の差の絶対値 | W 1— W 2 Iが、 導体回路の厚さを Tとするとき、 0. 1 O T以 上、 0 . 7 3 T以下である場合に、 隣接する導体回路の対向する側壁が互いに非 平行となるので、 隣接する導体回路間のコンデンサ容量を小さくすることができ る。そのため、高速駆動する I Cを搭載してもクロストークや信号遅延を抑制する ことが可能となる。
なお、本発明において、「導体回路の断面形状が実質的に台形である Jとは、導体 回路上側における角部が、幾何学的な鋭角または鈍角と認められるものだけでは なく、僅かに丸みを帯びた形状である場合や、導体回路の斜辺が直線ではなく僅か に曲線的である場合、 導体回路の上面が全体的に僅かに丸みを帯びている場合、 あるいは導体回路の上面およびまたは斜面に不規則な凹凸からなる粗化面が形成 されているような場合も含むとの意であり、 導体回路の断面形状が矩形ではなく 全体的に台形であると視認される形状の意である。
本発明において、 導体回路は、 アディティブ法 （フルアディティブ法、 セミア ディティブ法） によって形成されることが好ましく、 蒸着等によって導体回路形 成することも可能である。
ここで、 例えば、 特開平 0 6— 5 7 4 5 3号公報に開示されているような、 基 材の表面に金属めつきまたは金属箔からなる金属層が形成されてなる基板上に、 耐エッチング液性の樹脂フィルム等からなるエッチングレジストを形成し、 露 光■現像により所望のレジストパターンを形成した後、 エッチングレジスト非形 成部における金属層部分を溶解除去し、 さらにエッチングレジス卜を剥離するこ とによって、 レジスト下にあった金属層部分を所望パターンの導体回路として得 らるような工法、 即ち、 サブトラクティブ法やテンティング法等により形成され る導体回路 （特開平 06— 57453号公報の図 1参照） は、 本発明から除かれ る。 このような工法により形成された導体回路は、 エッチングレジスト非形成部 分に露出している金属層をエッチング除去することにより形成されるが、 基材の 表面に対して垂直な方向だけでなく水平方向にもエッチングされるため、 導体回 路の断面積が小さくなる。 その結果、 アディティブ法によって形成した導体回路 に比して、 導体抵抗が高くなつてしまうからである。
前記 「導体回路上側間隔 W1」 とは、導体回路上側における角部が、幾何学的な 鋭角または鈍角と認められるもの場合には、隣接する導体回路の上端間の距離と して定義され、 「導体回路下側間隔 W2」 とは、互いに隣接する導体回路の垂直断 面において、対向する 2つの斜辺の下端部間の距離として定義される。
なお、 前記 W1は、 前記角部が僅かに丸みを帯びた形状である場合は、 互いに 隣接する導体回路の垂直断面において、対向する 2つの斜辺の直線部分の延長線 と、 上辺の直線部の延長線とが交わる 2点間の距離として定義され、 前記導体回 路の上面が全体的に僅かに丸みを帯びている場合は、 互いに隣接する導体回路の 垂直断面において、対向する 2つの斜辺のそれぞれの延長線と、丸みの頂点に接し、 かつ基板に平行な直線とが交わる 2点間の距離として定義される。
また、 前記 W1および W2は、 前記導体回路の上面およびまたは斜面に粗化面 が形成されている場合は、 粗化面をなす凹凸の山頂線を導体回路の上辺およびま たは斜辺とみなして近似計算することができる。
本発明において、 | W1—W2 |は、 0. 1 0T以上、 0. 35T以下が望ま しい範囲であり、 または、 0. 35T以上、 0. 73 T以下がより望ましい範囲 である。 また、 導体回路の下面側間隔 W 2は、 1 5〃m以下とすることが望まし く、 I W1— W2 Iのバラツキ σは、 （0. 04丁 + 2)以下であることが望まし い。
さらに、本発明においては、導体回路の表面に粗化層を設けることが望ましい。 図面の簡単な説明
図 1 ( 〜（e)は、 本発明の実施例 1にかかる多層プリント配線板を製造するェ 程の一部を示す図である。 図 2 (a) ~ (d)は、 同じく、 実施例 1にかかる多層プリント配線板を製造するェ 程の一部を示す図である。
図 3 (a) ~ (c)は、 同じく、 実施例 1にかかる多層プリント配線板を製造する工 程の一部を示す図である。
図 4 (a)〜（c)は、 同じく、 実施例 1にかかる多層プリント配線板を製造する工 程の一部を示す図である。
図 5 (a) ~ (d)は、 同じく、 実施例 1にかかる多層プリン卜配線板を製造するェ 程の一部を示す図である。
図 6 (a) ~ (d)は、 同じく、 実施例 1にかかる多層プリント配線板を製造するェ 程の一部を示す図である。
図 7 ( 〜（d)は、 同じく、 実施例 1にかかる多層プリント配線板を製造するェ 程の一部を示す図である。
図 8は、 本発明の実施例 1にかかる多層プリント酉 5線板を示す図である。
図 9は、 本発明の実施例 1にかかる多層プリント配線板に I Cチップが実装さ れた状態を示す図である。
図 1 0は、 本発明にかかるプリント配線板における導体回路の断面形状を説明 するための概略図である。
図 1 1は、 アディティブ法により形成された導体回路の断面形状の好ましい例 を説明するための概略図である 発明を実施するための最良の形態
本発明にかかるプリント配線板は、 導体回路間に絶縁材が充填されて、 かつ各 導体回路が実質的に台形の断面形状を有してなるプリン卜配線板において、 図 1 0に示すように、隣接する導体回路間の間隔が、導体回路上側間隔を W 1とし、導 体回路下面側間隔を W 2とするとき、―これらの間隔が導体回路の厚さ Tとの関係 において、 0. 1 O T≤ I W 1— W 2 I≤0. 7 3 Τを満たすことを特徴とする。 このような関係式に導体回路の厚さ Τが含まれているのは、 導体回路の厚さ Τ が隣接する導体回路間のコンデンサ容量に影響するからである。 隣接する導体回 路の対向する側壁が平行でなく、 斜めの状態で対向している場合には、 導体回路 間のコンデンサ容量が対向する側壁が平行である場合に比して減少するが、 I W
1— W2 I力 0. 1 0T〜0. 73 Τの範囲内では、 2. 6 G Η ζ以上の I Cを 搭載しても誤動作が発生しにくい。
一方、 | W1— W2 |が 0. 1 OT未満であると、 隣接する導体回路間のコン デンサ容量が大きくなるため高速信号伝送に不利であり、 | W1— W2 |が 0. 73 Tを超えると、信号遅延が発生しやすい。なぜならば、導体回路の断面形状の 台形化が進んで導体体積が減少し、その結果、導体回路の抵抗値が大きくなリ、高 速信号伝送に不利となるからである。
| W1 -W2 Iのよリ好ましい範囲としては、 0. 35 T~0. 73 Τであり、 最適な範囲は、 0. 1 0Τ〜0. 35Τである。 この範囲であると、 L/S-1 2. 5/1 2. 5 m以下の導体回路を有していても充分な導体体積を確保でき るからである。 また、 導体回路間のコンデンサ容量も小さくなるからである。 本発明において、 導体回路の LZSは、 ファインである方が導体回路間のコン デンサ容量 （静電容量） が大きいという点で意義が大きいが、 5/5^m~1 5 ノ 1 5 mの範囲が好ましい。
その理由は、 L S = 5 m/5 m未満では、導体体積が小さすぎて導体回路 の抵抗値が上昇し、その結果、信号遅延がおこるからである。 一方、 LZS=1 5 /Λ 5 jumを超えると、線間のスペースが大きくなつて、隣接する導体回路間での 静電容量が小さくなるのでクロストークノイズが発生しにくいからである。
本発明において、 導体回路の厚みとしては、 5〜25 mであることが好まし い。その理由は、厚みが 5 μ m未満では、導体回路の電気抵抗値が大きくなリ、一方、 25/ mを超えると、コンデンサ容量が大きくなるため、高速信号伝送に不利とな リ、 2. 6 GH z以上の I Cチップを搭載すると誤動作が発生しやすいからであ る。
通常、 プリント配線板は複数の製品を含む、 例えば、 340X51 Ommサイ ズのシ一卜からなっているが、 本発明において、 1製品内の I W1 -W2 Iのパ ラツキ （1製品を均等に 4分割し、 その分割した各エリアからランダムに抽出し た 8箇所のデータ （各分割したエリアから 2つのデータを抽出） から算出した標 準偏差 σで表される） は、 導体回路の厚み Τとの関係で （0. 04ΧΤ + 2) 以 下が好ましい。
この範囲内であると、 各信号線の伝送速度が一定となるので各信号線間で伝送 速度に差が生じない。 一方、 I W 1— W 2 Iのバラツキびが、 （0. 0 4 X T + 2 )を越えると、各信号線での伝送速度の差が大きくなリ誤動作が発生しゃすい。 また、 本発明において導体回路の少なくとも側壁には、 粗化面が形成されてい るのが好ましい。 粗化面があると、 導体回路側壁の表面積が著しく増大する。 そ れに従い、 導体回路間のコンデンサ容量も増大するので、 導体回路側壁に粗化面 を有するプリント配線板に本願発明を適用すると効果が大きい。粗化面としては、 特に限定はなく、 黒化、 インタープレート、 C z処理等のエッチング処理等によ リ形成することができる。
また、本発明において、アディティブ法によって形成した導体回路においても、 図 1 1に概略的に示すように、 導体回路の断面における 4つの頂点 A、 巳、 C、 Dを結んだ台形の面積を S。とし、 導体回路の断面の面積を S，とした場合、 0 .
ノ S。≤1 . 2であることが好ましい。 その理由は、 この範囲であれば、 導体回路を低抵抗に保ちながら、 導体回路間隔を広くとれるからである。
以下、 本発明にかかる多層プリント配線板およびその製造方法について、 実施 例に基づいて詳細に説明する。
(実施例" I )
(A)鱗片状粒子含有混練物の作製
メチルェチルケトン （以下、 「MEK」 と言う） 2 0 gとキシレン 8 0 gの混合溶 媒中に、 鱗片状粒子（株式会社ホージユン社製、 商品名 「エスベン G」、分散時の ァスぺク卜比：〜 5 0 0、 結晶サイズ： ~ 0. 5 ju m) を 1 5 g添加し、 三本口 —ラで混練して鱗片状粒子含有混練物とした。
( B ) エポキシ樹脂含有溶液の作製
ME 6 . 8 gとキシレン 2 7 . 2 gの混合溶媒に、固形エポキシ樹脂（ジャパン■ エポキシ'レジン社製、商品名 「ェピコート 1 0 0 7 J) 8 5 gを添加、混合して エポキシ含有溶液とした。
( C) 層間絶縁層用樹脂フィルムの作製
前記（A)で作製した鱗片状粒子含有混練物と、前記（B)で作製したエポキシ含 有溶液と、硬化剤としてのジシアンジアミド （ビィ ■ティ ■アイ 'ジャパン社製、 商品名 「CG— 1 200」、 固形エポキシ分 1 00 gに対して 3. 3 g) と、硬化 触媒（四国化成社製、商品名 「キュアゾール 2 E 4 H Z」、 固形エポキシ分 1 00 gに対して 3. 3 g) とを三本ローラで混練して接着剤溶液を得た。
この接着剤溶液をロールコータ （サーマ卜ロニクス貿易社製） を使用して、 ポ リエチレンテレフタレ一卜のシート上に塗布し、 その後、 1 60°G、 5分間の条 件で加熱乾燥し、溶媒を除去することによって、厚みが 40 U mの絶縁性フィルム を作製した。
この絶縁フィルムに含まれる鱗片状粒子を透過型電子顕微鏡（ 5万〜 1 0万倍） を用いて観察したところ、分散時での最小結晶サイズ (粒子の最小幅あるいは最小 長さのうち、 いずれか小さい方）が、 0. 1； mであったので、本実施例での鱗片 状粒子のァスぺクト比は 1 00〜500となる。
(D) 多層プリント配線板の製造
図 9に示すような多層プリント配線板の製造方法について、図 1〜図 8を参照 して説明する。
(1)コア金属層形成
まず、図 1 (a)に示すような厚さ 50〜400 / mの金属板 1 0に、表裏を貫通 する開口 1 2を設ける （図 1 (b))。 この金属板の材質としては、 銅、 ニッケル、 亜鉛、アルミニウム、鉄等の金属、またはこれらの合金等が用いられる。ここで、 低熱膨張係数の 36合金や 42合金を用いるとコア基板の熱膨張係数を ICの熱 膨張係数に近づけることが可能となるので、 熱ストレスを低減できる。
前記開口 1 2は、 パンチング、 エッチング、 ドリリング、 レーザなどによって 穿設され、 その開口 1 2を含む金属層 1 0の全面には、 電解めつきや、 無電解め つき、 置換めつき、 スパッタ等によって、 金属膜 1 3を被覆してコア金属層とす る （図 1 (c))。
なお、 金属板 1 0は、 単層でも、 2層以上の複数層でもよい。
また、 金属板 1 0に設けた開口 1 2の角部に面取り加工を施して、 その角部を 曲面にすることが好ましい。 それにより、 応力が集中するポイントがなくなるの で、 角部周辺でのクラック発生を抑制することができる。 (2)内層の絶縁層および導体層の形成
前記開口 1 2を設けた金属層 1 0の全体を覆い、 かつ開口 1 2を埋めるような 樹脂絶縁層 1 4を形成すると共に、 その樹脂絶縁層 1 4上に導体層 1 5を形成す る。
この絶縁層を形成する材料としては、 ポリイミド樹脂、 エポキシ樹脂、 フエノ ール樹脂、 B T樹脂等の熱硬化性樹脂や、 その熱硬化性樹脂をガラスクロス、 ァ ラミド不織布等の心材に含浸させた Bステージのプリプレダ等を用いることがで さる。
具体的には、 金属板 1 0の両面に、 ガラスクロスにエポキシ樹脂を含浸させて なる、 厚さ 3 0〜2 O O jU m程度のプリプレグを、 金属膜 1 3を覆った状態に配 置させ、 さらにそのプリプレダの外側に厚さ 1 2〜2 7 5 mの銅等の金属箔を 積層した後、 その金属箔上から加熱加圧することによって、 プリプレダの樹脂が 開口 1 2内に充填されると共に、金属板 1 0の両面を被覆した状態で、プリプレダ と金属箔とが圧着、 一体化され、 それによつて、 内層の絶縁層 1 4および導体層 1 5を形成する （図 1 (d) )。
前記内層の絶縁層 1 4は、 金属層 1 0の両面に樹脂液を塗布して開口 1 2を充 填する方法、 あるいは樹脂液塗布に加えて、 更に金属層 1 0の両面に樹脂フィル ムを加熱加圧して圧着させることによって形成することもできる。
前記内層の絶縁層 1 4上に設けた導体層 1 5は、金属箔から形成されているが、 電解めつきや無電解めつき等によって厚付けして、 2層以上の金属層から形成す ることもできる。
(3)内層の導体回路の形成
前記内層の導体層 1 5に対してテンティング法を用いたエッチング処理を施し て、 電源層 1 6 Pおよびグランド層 1 6 Eからなる内層の導体回路 1 6を形成し た （図 1 (e) )。
これらの内層の導体回路 1 6の厚さは、 1 0〜2 5 0 j« mの範囲内であること が好ましく、 3 0〜1 0 0 ju mの範囲内であることがより好ましし、。その理由は、 厚さが 1 O jli m未満では、導体の電気抵抗が大きすぎて、 ICの電圧降下時に電源 を瞬時に供給できない、即ち、 I Cの駆動電圧に瞬時に戻れないからであり、一方、 厚さが 2 5 0 mを超えると、 回路形成部と回路非形成部の凹凸の影響で層間絶 縁層の厚みが均一にならないからである。また、基板厚みが厚くなるのでループィ ンダクタンスを小さくすることができない。
この実施例では、 内層の導体回路の厚みを、 6 とした q
また、 I G等の電子部品の電源と電気的に接続している電源用スルーホールがグ ランド層 1 6 Eを貫通する際、 電源用スルーホールから延出する配線パターンを 有しない方がよい。 同様に、 I C等の電子部品のグランドと電気的に接続している グランド用スルーホールが、 電源層 1 6 Pを貫通する際、 グランド用スルーホー ルから延出する配線パターンを有しない方がよい。
このような構造にすることで、 スルーホールピッチを狭くできる。 また、 スル 一ホールと内層導体回路間の間隔を狭ピッチとすることができるので、 相互ィン ダクタンスを減少させることができる。
なお、 内層の導体回路は、 エッチング処理により形成したが、 アディティブ法 によって形成することもできる。
(4)外層の絶縁層およぴ導体回路の形成
前記 (2)と同様にして、内層の導体回路を覆い、かつその回路間の隙間を埋める ための樹脂絶縁層 1 8を形成し、 その樹脂絶縁層 1 8上に外層の導体回路 2 0を 形成した。
具体的には、 前記 (1) ~ (3)で形成した基板の両面に、 ガラスクロスにエポキシ 樹脂を含浸させてなる、 厚さ 3 0〜2 0 0 m程度のプリプレダを配置させ、 さ らにそのプリプレダの外側に厚さ 1 0〜2 7 5 ju mの銅等の金属箔を積層した後、 その金属箔上から加熱加圧することによって、 プリプレダの樹脂が導体回路間に 充填されると共に、導体回路 1 6の両面を被覆した状態で、プリプレグと金属箔と が圧着、一体化される。それによつて、外層の絶縁層 1 8および外層の導体回路 2 0が形成される （図 2 (a) )。
前記外層の絶縁層 1 8は、 内層の絶縁層 1 4と同様に、 基板の両面に樹脂液を 塗布して、 内層の導体回路を被覆すると共に、 導体回路間を充填する方法、 ある いは樹脂液塗布に加えて、 更に樹脂フィルムを加熱加圧し圧着させることによつ て形成することもできる。また、このような加熱加圧による方法では、絶縁層表面 を平坦にすることができる。
なお、 この実施例では、 金属板 1 0をコアとして、 その両面に内層の絶縁層 1 4および導体回路を形成し、 さらに、 外層の絶縁層 1 8および外層の導体回路 2 0を形成したが、 必ずしも金属板 1 0をコアとして用いる必要はなく、 片面また は両面銅張積層板に回路形成したものを積層することによってコァ基板を形成す ることもできる。
(5)めっきスルーホール用貫通孔の形成
上記 (4)で形成したコア基板を貫通する開口径 5 0 ~ 4 0 0 )U mの貫通孔 2 1 を形成する （図 2 (b) )。 この貫通孔 2 1は、 金属板 1 0に設けた開口 1 2の位置 に対応して形成され、 ドリル加工や、 レーザ加工、 あるいはレーザ加工とドリル 加工を併用することによって形成される。この貫通孔の形状としては、直線状の側 壁を有するものであることが好ましく、 必要に応じてテ一パ状とすることもでき る。
(6)めつきスルーホールの形成
前記 (5)にて形成した貫通孔 2 1の側壁に導電性を付与するために、側壁にめつ き膜 2 2を形成し、 そのめつき膜 2 2表面を粗化した後 （図 2 (G) )、 貫通孔内に 樹脂充填材 2 4を充填することによって、めつきスルーホール 2 6を形成した（図 2 (d) )。
この貫通孔 2 "Iに充填された樹脂充填材 2 4は、 仮乾燥した後、 基板表面のめ つき膜 2 2上に付着した余分な樹脂充填材を研磨により除去し、さらに、 1 5 0 °G で 1時間乾燥することによって、 完全硬化させることが好ましい。
前記めつき膜 2 2は、 電解めつきや、 無電解めつき、 パネルめつき （無電解め つきと電解めつき） 等によって形成され、 そのめつき金属としては、 銅、 ニッケ ル、 コバルト、 リン等を含有する金属が用いられる。
また、 めっき膜 2 2の厚さは、 5 ~ 3ひ mの範囲であることが好ましい。 前記樹脂充填材 2 4としては、例えば、樹脂材料に硬化剤、粒子等が含有されて し、る絶縁性樹脂材料、 あるいは、 樹脂材料に金、 銅等の金属粒子や、 硬化剤など が含有されている導電性樹脂材料のいずれかを用いる。
前記絶縁性樹脂材料の樹脂としては、例えば、ビスフヱノール型エポキシ樹脂、 ノボラック型エポキシ樹脂等のエポキシ樹脂や、 フエノール樹脂等の熱硬化性樹 脂、感光性を有する紫外線硬化樹脂、あるいは熱可塑性樹脂等が用いられる。これ らの樹脂材料は、 単一種類の樹脂を用いてもよいし、 あるいはそれらの複数種類 の樹脂を複合したものを用いることができる。
前記粒子としては、シリカ、アルミナ等の無機粒子、金、銀、銅等の金属粒子、 あるいは樹脂粒子等が用いられる。これらの粒子は、単一種類の粒子を用いてもよ いし、 あるいはそれらの複数種類の粒子を混合したものが用いられる。
前記粒子の粒径は、 0 . 1〜5 ju mの範囲であることが好ましく、 同一径の粒 子、 あるいは粒径が異なる粒子を混合したものを用いることができる。
前記硬化剤としては、 イミダゾ一ル系硬化剤、 アミン系硬化剤などを用いるこ とができる。 それ以外にも、 硬化安定剤、 反応安定剤、 粒子等を含んでもよい。 また、 前記導電性樹脂材料としては、 樹脂成分に金属粒子や硬化剤等を含有さ せてなる導電性ペース卜が用いられる。
また、 導電性ペーストに代えて、 貫通孔 2 1をめつき充填することも可能であ る。 めっき充填した場合には、 導電性ペーストのように、 硬化収縮に伴って表層 に凹部が形成されることがなくなる。
(7)コァ基板の外層導体層および導体回路形成
前記（6)にてめっきスルーホール 2 6を形成した基板の両面全体にめつき膜を 被覆形成した （図 3 (a) ) 後、 テンティング法を用いたエッチング処理を施して、 めっきスルーホール 2 6の直上に蓋めつき層 2 8を形成すると共に、電源層 3 0 Pおよびグランド層 3 0 Eからなる外層の導体回路 3 0を形成した （図 3 (b)：)。 これらの外層の導体回路 3 0の厚さは、 1 0〜7 5 mの範囲内であることが 好ましく、 2 0 ~ 4 0 mの範囲内であることがより好ましい。その理由は、厚さ が 1 0 j« m未満では、導体の電気抵抗が大きいためであり、 7 5 jw mを超えると、 コア基板上に形成する層間絶縁層を平坦にすることが難しぐなつたり、 基板厚が 厚くなるためである。この実施例では、外層の導体回路 3 0の厚みを、 3 5〃mと した。
前記（1) ~ (7)の工程によって、 基板両面の外層の導体回路 3 0どうしがめつき スルーホール 2 6を介して電気的に接続されると共に、 内層の導体回路 1 6と外 層の導体回路 3 Oとの間の電気的な接続もめつきスルーホール 2 6を介して行わ れるような多層コア基板 3 2が形成される。
(8)外層の導体回路に粗化層形成
前記多層コア基板 3 2の両面に黒化処理および還元処理を行って、 外層の導体 回路 3 0の側面および上面 （スルーホールのランド表面を含む） に粗化層 3 4を 形成した (図 3 (c) )0
(9)樹脂充填材の充填
前記多層コア基板 3 2の外層の導体回路非形成部、 即ち、 外層の導体回路間の 隙間に樹脂充填材 3 6を充填した（図 4 (a) )。 この樹脂充填材は、前記 (6)の工程 にて、 貫通孔 2 1内に充填された樹脂充填材 2 4と同一のものを用いることがで さる。
(10) 外層導体回路上面の研磨
前記樹脂充填を終えた基板の片面を、 ベルトサンダー等の研磨により、 外層の 導体回路 3 0の側面および上面に設けた粗化面 3 4のうち、 上面に設けた粗化層 を除去すると共に、 導体回路 3 0の外縁部に樹脂充填材 3 6が残らないように研 磨し、 次いで、 上記研磨による傷を取り除くため、 外層の導体回路 3 0の上面に バフ等でさらに研磨を行った。 このような一連の研磨を基板の他方の面について も同様に行なって平滑化した。 次いで、 1 0 0 °〇で1時間、 1 5 0 °Cで 1時間の 加熱処理を行って樹脂充填材 3 6を硬化した （図 4 (b) )。
なお、 外層の導体回路間の隙間への樹脂充填材の充填は、 必要に応じて省略す ることができ、 この場合には、 多層コア基板上に積層させる層間絶縁層の樹脂層 によって、 層間絶縁層の形成と外層の導体回路間の隙間の充填とを同時に行うこ ともできる。
(11)外層導体回路上面に粗化層形成
前記 (10)の工程にて平滑化された外層の導体回路 3 O P、 3 O Eの表面 （スル 一ホールのランド表面を含む） に、 エッチング液をスプレイで吹きつけて、 外層 の導体回路の上面に粗化層 3 8を形成した （図 4 (G)：)。
(12)層間樹脂絶縁層の形成
前記粗化層 3 8を形成した外層の導体回路表面に、 前記 （C ) にて形成した樹 月旨フィルム 40を載置し、 仮圧着して裁断した後、 さらに、 真空ラミネーター装 置を用いて基板表面に貼付けて、 層間樹脂絶縁層 42を形成した （図 5 (a))。
(13)バイァホール形成用開口の形成
次に、 層間樹脂絶縁層上に、 厚さ 1. 2 mmの貫通孔が形成されたマスクを介 して、 波長 1 0. 4〃mの炭酸ガスレーザを用いて、 ビーム径 4. Omm、 トツ プハットモード、 ノルス幅 1 0〜25 秒、 マスクの貫通孔の径 1. 0〜2. 2 mm0、 1〜3ショットの照射条件のもとで層間樹脂絶縁層 42に、 直径 30〜 7 O jumのパイァホール用開口 44を形成した （図 5 (b))。
(14)粗化層の形成
前記バイァホール用開口 44を設けた基板 32を、 膨潤液に浸漬し、 水洗した 後、 60 g/ Iの過マンガン酸を含む 80°Cの溶液に 1 0分間浸漬することによ つて、 層間樹脂絶縁層 42の硬化樹脂中に分散している鱗片状粒子を層間樹脂絶 縁層表面から脱落させて ィァホール用開口 44の内壁を含む層間樹脂絶縁層 42の表面に粗化層 46を形成した （図 5 (G)。 この粗化層 46の粗度は、 0. 0 "！〜 2 jt mであった。
(15)触媒核の付与
次に、 上記処理を終えた基板 32を、 中和溶液 （シプレイ社製） に浸潰してか ら水洗いした。 その後、 02プラズマや、 C F4プラズマ等の物理的方法によって、 バイァホール底部に残存する樹脂や粒子の残渣を除去するデスミア処理を施して もよい。
さらに、 粗面化処理した該基板の表面に、 パラジウム触媒を付与することによ リ、 層間樹脂絶縁層 42の表面およびバイァホール用開口 44の内壁面に触媒核 を付着させた。
(16)無電解銅めつき膜の形成
次に、 前記 (15)の工程にて触媒を付与した基板 32を、 以下のような組成の無 電解銅めつき水溶液中に浸漬して、 粗化層 46の表面全体に厚さ 0. 6〜3. 0 IX mの無電解銅めつき膜 48を形成し、 パイァホール用開口 44の内壁を含む層 間樹脂絶縁層 42の表面に導体層が形成された基板を得る （図 5 ( ）。
(無電解銅めつき液） 0· O 3mo \ /
EDT A： 0. 20 Omo I /
H CHO： 0. 1 8 g/ I
NaOH ： 0. 1 0 Omo I /し
、 α '—ビビリジル： 100mg/l
ポリエチレングリコール： 0. "l OgZl
(めっき条件）
34 °Gの液温で 40分
(17)無電解銅めつき膜 48が形成された基板に、 市販の液状タイプの感光性アル カリ型エッチングインキ（例えば、太陽インキ社製、 PER— 20シリーズ）を塗 布、 仮乾燥後、 マスクを載置して露光し、 現像処理することにより、 厚みが 7. 5〜3 O/imのめつきレジスト 50を設けた （図 6 (a))。 なお、 後に信号線とな る部分は LZS= 5Z5jtimとなるように形成した。
めっきレジストとしては、前記以外のものとして、例えば、ニチゴ一モートン社 製の商品名 「N I T 225」や「N I T 21 5」、また日本国公開特許公報 200 4-31 7874に記載された感光性樹脂組成物を用いることもできる。
(18)次いで、 基板 32に電解めつきを施し、 めっきレジスト 50非形成部に、 厚 さ 7. 5-1 7. 5 jumの電解銅めつき膜 52を形成した （図 6 (b))。 なお、 今 回は以下のめっき液と条件で行ない、 7. 5 j«mの電解銅めつき膜を得た。 (電解銅めつき液）
硫酸： 2. 24 m o I / I
硫酸銅： 0. 26 mo I / I
添加剤： 1 9. 5 m I / I
(アトテックジャパン社製、 商品名：カバラシド GL)
(電解めつき条件）
電流密度： 1 AZdm2
時間： 35 ± 5 分
温度： 22 ± 2 °C
(19)さらに、 めっきレジス卜を剥離除去した後、 そのめつきレジス卜下の無電解 めっき膜を下記のエッチング方法で溶解除去し、 独立の導体回路 5 4およびバイ ァホール 5 6とした （図 6 (G) )。
なお、 信号配線は L / S = 5 Z 5 i m (し S共に、 層間絶縁層上の間隔）とし、 その内の 5本の信号線はほぼ平行に形成し、 1、 3、 5本目は I Cと接続し、 2、 4本目は I Cと接続せず測定用配線とした （後述する評価試験 1で用いる試験用 配線に相当する）。
(エッチング方法）
プリン卜配線板用基板をェッチング処理ゾーンに搬入し、 エッチング処理ゾー ンを搬送するコンベアと、 プリント配線板用基板の上下から複数のスプレー噴霧 圧力を調整できるスプレーノズルからェヅチング液をスプレー噴霧するスプレー ノズルを備えた水平搬送ェッチング装置を用いて行なつた。
本実施例では、 導体回路の形状を台形化するために、 スリットノズル等の直進 型スプレーノズルを首振り運動させながらエッチングした。
(エッチング条件）
ノズルとワークの間隔 5 0 mm
スプレー噴霧圧力 0. 0 5 M p a ~ 0. 3 M P a
エッチング液の種類 塩化第二銅
エッチング温度 4 5 °C
エッチング時間 1 0〜6 0秒
このようなエッチング条件による断面形状の調整は、 噴霧圧力を変えたり、 ェ ツチング時間を調整したり、 エッチング装置の上部に設けたノズルまたは下部に 設けたノズルの一方だけを使うことによって行なう。
この実施例では、 スリットノズルを用い、 エッチング時間を 1 0秒とし、 被ェ ッチング面を上に向け、 ェッチング装置の上部に設けたノズルだけを用いてエツ チングを行なった。その後、表面研磨等により、導体回路の厚みを 5 ju m ( T )に 調整した。
(20)次いで、表面粗化処理（例えば、 メック株式会社製、商品名 Γメックエッチポ ンド C z— 8 1 0 0」を用いたエッチングによる粗化処理や、黒化処理）を行い、 導体回路 5 4およびバイァホール 5 6の表面 （側面を含む） に粗化面 5 8を形成 した。 (図 6 (d))。
その後、前記 (1)〜(20)の工程にしたがって同一の基板を 1枚作製し、 | W1 - W2 |を測定すべき個所をパンチング等で打抜いて、 測定用サンプルとした。 この測定用サンプルの導体回路および導体回路間の垂直断面が観察できるよう に研磨し、その研磨部分を 1 OO〜3500倍でSEM観察した後、写真撮影し、 スケールを用いて、 仕上がりの線間幅 W1 (導体上部側間隔） および W2 (導体 下部側間隔） を測定した。
その結果、 前述したような 8箇所のデータ （前述したような σ算出用のデータ と同じ箇所での値） についての | W1—W2 Iの値は、 表 1に示すように、 0. 5 / m (8データ中の最小値） 〜1. 75 jUm (8データ中の最大値） であり、 (0. 1 OX導体回路厚み T) 〜 （0. 35 X導体回路厚み T) の関係をほぼ満 たしていた。 更に、 I W1— W2 Iのバラツキ σは、 1. 23〃mであった。
(21)前記 (20)にて粗化面 58を形成した基板に対して、 前記 (12) ~ (20)の工程を 繰り返すことにより、 2層目の層間樹脂絶縁層 60を形成し、 その層間樹脂絶縁 層 60上に更なる上層の導体回路 62およびバイァホール 64を形成することに よって、 多層配線板を得た （図 7 (a))。
(22)ソルダーレジスト層の形成
次に、 前記 (21)で得た多層配線基板の両面に、 市販のソルダーレジスト組成物 を 1 2~30 mの厚さで塗布し、 70°Cで 20分間、 70°Cで 30分間の条件 で乾燥処理を行ってソルダーレジス卜層 66を形成した （図 7 (b)) 。その後、 ソ ルダーレジスト開口部のパターンが描画された厚さ 5 mmのフォ卜マスクをソル ダ一レジスト層 66に密着させ、 1 OOOm J/cm2 の紫外線で露光し、 DM TG溶液で現像処理し、 200 imの直径の開口 68を形成した （図 7 (G))。 そして、 さらに、 80°Cで 1時間、 1 00°Cで 1時間、 1 20°Gで 1時間、 1 50°Gで 3時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層 66を硬 化させ、 上層の導体回路 62の表面が露出するような開口 68を有し、 厚さが 1 0〜25 jumのソルダ一レジストパターンを形成した。
(23)ニッケル一金層の形成
次に、 ソルダーレジストパターンを形成した基板を、 無電解ニッケルめっき液 に浸漬して、 開口 68から露出する上層の導体回路 62の表面に、 厚さ 5 の ニッケルめっき層を形成し、 さらに、 その基板を無電解金めつき液に浸漬して、 ニッケルめっき層上に、 厚さ 0. 03jumの金めつき層を形成し、 ニッケル一金 層 70とした （図 7 (d)。 このニッケル一金層以外にも、 スズや、 貴金属層 （金、 銀、 パラジウム、 白金など） の単層を形成してもよい。
(24)はんだバンプの形成
その後、前記基板の一方の面側（IGチップ実装側） には、前記ソルダーレジス ト層 66の開口 68から露出する上層の導体回路 62の表面に、 スズ一鉛を含有 する半田ペーストを印刷し、 さらに他方の面側には、 同様に、 スズーアンチモン を含有する半田ペーストを印刷した後、 200°Cでリフローすることにより外部 端子を形成して、 はんだバンプ 72を有する多層プリント配線板を製造した （図 前記多層プリント配線板には、半田バンプ 72を介して I Cチップ 74が実装 され、 さらにチップコンデンサー 76が実装される。
そして、 I Cチップ 74およびチップコンデンサー 76が実装された多層プリ ン卜配線板を、外部端子 78を介してマザ一ボード 80に取り付けた （図 9)。 (実施例 2)
めっきレジス卜のパターン形成用のマスクを変更すると共に、 電解銅めつき条 件および膜厚調整後の導体回路の厚みを変更して、信号線の L/Sを 7. 5 m/ 7. 5j«mとし、 導体回路厚み Tを 7. 5 mとした以外は、 実施例 1と同様に して多層プリント配線板を製造した。
この実施例では、 | W1— W2 |の値は、 0. 675// m~ 2. 775jUmで あり、 （0. 1 0X導体回路厚み T)〜（0. 35 X導体回路厚み T) の関係を ほぼ満たしていた。 更に、 I W1— W2 Iのバラツキ σは、 1. 33jtimであつ た。
(実施例 3)
めっきレジス卜のパターン形成用のマスクを変更すると共に、 電解銅めつき条 件および膜厚調整後の導体回路の厚みを変更して、信号線の L/Sを 1 0. Ojum /1 0. Ojt/mとし、 導体回路厚み Tを 1 0. Ojumとした以外は、 実施例 1と 同様にして多層プリント配線板を製造した。
この実施例では、 I W1 -W2 |の値は、 0. 9 jum〜3. 6 mであり、 （0. 1 OX導体回路厚み T) ~ (0. 35 X導体回路厚み T) の関係をほぼ満たして いた。 更に、 I W1— W2 Iのバラツキ σは、 1 · 27〃mであった。
(実施例 4)
めっきレジス卜のパターン形成用のマスクを変更すると共に、 電解銅めつき条 件および膜厚調整後の導体回路の厚みを変更して、信号線の LZSを 1 2. 5 m /1 2. 5jt mとし、導体回路厚み Tを 1 2.5jUmとした以外は、実施例 1と同 様にして多層プリント配線板を製造した。
この実施例では、 I W1 -W2 Iの値は、 1.25 j( m〜4.375 mであり、 (0. 1 Ox導体回路厚み T) 〜 （0. 35 X導体回路厚み T) の関係をほぼ満 たしていた。 更に、 | W1— W2 |のバラツキ σは、 1. 34 mであった。 (実施例 5)
めっきレジストのパターン形成用のマスクを変更すると共に、 電解銅めつき条 件および膜厚調整後の導体回路の厚みを変更して、信号線の L/Sを 1 5. 0 m /1 5. Ojumとし、導体回路厚み Tを 1 5. O/imとした以外は、実施例 1と同 様にして多層プリント配線板を製造した。
この実施例では、 | W1— W2 |の値は、 1 · 35 m~5. 25jt mであり、 (0. 1 Ox導体回路厚み T) ~ (0. 35 X導体回路厚み T) の関係をほぼ満 たしていた。 更に、 | W1— W2 |のパラツキ σは、 1. 35〃mであった。 (実施例 6)
エッチング時間を 30秒に変更した以外は、 実施例 1と同様にして多層プリン 卜配線板を製造した。
この実施例では、 | W1— W2 |の値が、 1. 7〃m~3. 7 mであり、 （0. 35 X導体回路厚み T) ~ (0. 73 X導体回路厚み T) の関係をほぼ満たして いた。 更に、 I W1— W2 Iのバラツキ σは、 1. 77〃mであった。
(実施例 7 )
ェッチング時間を 30秒に変更した以外は、 実施例 2と同様にして多層プリン 卜配線板を製造した。
この実施例では、 I W1— W2 Iの値力、 2. 475 im~5. 475 mであ リ、 （0. 35 X導体回路厚み T) 〜 （0. 73 X導体回路厚み T) の関係をほ ぼ満たしていた。更に、 |W1— W2 Iのバラツキ σは、 1. 76〃mであった。 (実施例 8)
ェッチング時間を 30秒に変更した以外は、 実施例 3と同様にして多層プリン ト配線板を製造した。
この実施例では、 IW1 -W2 |の値力、3. 5j(irr！〜 7. 3 mであり、 （0. 35 X導体回路厚み T) ~ (0. 73 X導体回路厚み T) の関係をほぼ満たして いた。 更に、 | W1—W2 |のバラツキ σは、 1. 78 imであった。
(実施例 9)
エッチング時間を 30秒に変更した以外は、 実施例 4と同様にして多層プリン ト配線板を製造した。
この実施例では、 I W1— W2 Iの値力《、 4. 25〃m~9. 25 imであり、 (0. 35 X導体回路厚み T) 〜 （0. 73 X導体回路厚み T) の関係をほぼ満 たしていた。 更に、 |W1— W2 |のバラツキ σは、 1. 65 mであった。 (実施例 1 0)
エッチング時間を 30秒に変更した以外は、 実施例 5と同様にして多層プリン 卜配線板を製造した。
この実施例では、 I W1 -W2 Iの値力、 5.25 jUm~ 1 0.95 jUmであり、 (0. 35 X導体回路厚み T) ~ (0. 73 X導体回路厚み T) の関係をほぼ満 たしていた。 更に、 I W1— W2 Iのバラツキびは、 1. 72jt/mであった。 (実施例 1 1 )
エッチング方法を以下のように変更した以外は、実施例 1 と同様にして多層プ リント配線板を製造した。
実施例 1とは異なり、エッチングを 2回行なった。 1回目は実施例 1と同様に行 なった。その後、 1製品の 4分割されたエリア（データを採取するための分割され た 4つのエリア） の内、 2つのエリアをカプトンテープ等で被覆した。さらに、被 覆されていない部分のみを、スリットノズルを首振りさせながら 20秒間エッチ ングし、その後、カプトンテープ等を剥離させた。なお、使用したノズルおよぴ被ェ ツチング面の向きは実施例 1と同様である。
この実施例では、 I W 1 -W2 |の値が、 0.5jUrr！〜 3.65 mであリ、 （ 0■ 1 O x導体回路厚み T) 〜 （0. 73 X導体回路厚み T) の関係をほぼ満たして いた。 更に、 | W1— W2 |のバラツキ σは、 2. O l jUmであった。
(実施例 1 2)
エッチング方法を実施例 1 1と同様の方法に変更した以外は、 実施例 2と同様 にして多層プリント配線板を製造した。
この実施例では、 | W1 — W2 |の値が、 0. 675〃m〜5. 625 mであ リ、 (0. 1 O x導体回路厚み T) ~ (0. 73 X導体回路厚み T) の関係をほ ぼ満たしていた。 更に、 I W1 — W2 Iのバラツキ σは、 2. 1 3 mであった (実施例 1 3)
エッチング方法を実施例 1 1と同様の方法に変更した以外は、 実施例 3と同様 にして多層プリン卜配線板を製造した。
この実施例では、 | W 1 -W2 Iの値が、 0. 9 μ m~ 7. 6 β mであり、 （ 0. 1 O x導体回路厚み T) 〜 （0. 73 X導体回路厚み Τ) の関係をほぼ満たして いた。 更に、 I W1— W2 Iのバラツキびは、 2. 2j«mであった。
(実施例 1 4)
エッチング方法を実施例 1 1と同様の方法に変更した以外は、 実施例 4と同様 にして多層プリント配線板を製造した。
この実施例では、 I W 1 -W2 Iの値が、 1. 25 μ m〜 9. 25 mであリ、 (0. 1 O x導体回路厚み T) ~ (0. 73 X導体回路厚み Τ) の関係をほぼ満 たしていた。 更に、 I W1— W2 Iのバラツキ σは、 2. 45 mであった。 (実施例 1 5)
エッチング方法を実施例 1 1と同様の方法に変更した以外は、 実施例 5と同様 にして多層プリント配線板を製造した。
この実施例では、 I W1 — W2 Iの値が、 1. 5/irr！〜 1 0. 95 imであり、 (0. 1 O x導体回路厚み T) ~ (0. 73 X導体回路厚み T) の関係をほぼ満 たしていた。 更に、 I W1— W2 Iのバラツキ σは、 2. 58 mであった。 (実施例 1 6 )
導体回路 5 4およびパイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 1と同様にして多層プリント配線板を製造した。
なお、 W 1 と W 2の測定は導体回路形成後に行なった。
(実施例 1 7 )
導体回路 5 4およびバイァボール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 2と同様にして多層プリント配線板を製造した。
(実施例 1 8 )
導体回路 5 4およびパイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 3と同様にして多層プリント配線板を製造した。
(実施例 1 9 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 4と同様にして多層プリント配線板を製造した。
(実施例 2 0 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 5と同様にして多層プリン卜配線板を製造した。
(実施例 2 1 )
導体回路 5 4およびパイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 6と同様にして多層プリント配線板を製造した。
(実施例 2 2 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 7と同様にして多層プリント配線板を製造した。
(実施例 2 3 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 8と同様にして多層プリント配線板を製造した。
(実施例 2 4 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 9と同様にして多層プリント配線板を製造した。
(実施例 2 5 ) 導体回路 5 4およびパイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 1 0と同様にして多層プリント配線板を製造した。
(実施例 2 6 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 1 1と同様にして多層プリント配線板を製造した。
(実施例 2 7 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 1 2と同様にして多層プリント配線板を製造した。
(実施例 2 8 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 1 3と同様にして多層プリント配線板を製造した。
(実施例 2 9 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 1 4と同様にして多層プリント配線板を製造した。
(実施例 3 0 )
導体回路 5 4およびバイァホール 5 6の表面に粗化面 5 8を形成しなかった以 外は、 実施例 1 5と同様にして多層プリント配線板を製造した。
(参考例 1 )
2回目のエッチングをスリットノズルによるエッチングではなく、 1回目と同 溶液のエッチ ^グ液に 1分浸潰した以外は、実施例 1 4と同様にして多層プリン ト配線板を製造した。
この実施例では、 | W 1—W2 |の値が、 1 . 2 5 / m〜9. 2 5 jt mであり、 ( 0. 1 O x導体回路厚み T ) 〜 （0. 7 3 X導体回路厚み T ) の関係をほぼ満 たしていた。 但し、 この実施例では、 エッチング液の流動がない浸漬エッチング を併用したので、 ェツチング速度が場所によって大きく異なることになリ、 その 結果、各配線の回路形状がかなり異なるものとなったため、 I W 1 -W2 |のバラ ツキ σは、 2. 5 8仰 であった。
(参考例 2 )
導体回路形成後に粗化面を形成しなかった以外は、 参考例 1と同様にして多層 プリント配線板を製造した。
(比較例 1 )
スリットノズルの首振りを行なわなかったこと以外は、 実施例 1 6と同様にし て多層プリント配線板を製造した。
その結果、 導体回路の断面形状は矩形となった。
(比較例 2)
スリットノズルの首振リを行なわなかったこと以外は、 実施例 1 7と同様にし て多層プリント配線板を製造した。
その結果、 導体回路の断面形状は矩形となった。
(比較例 3)
スリットノズルの首振リを行なわなかったこと以外は、 実施例 1 8と同様にし て多層プリント配線板を製造した。
その結果、 導体回路の断面形状は矩形となった。
(比較例 4)
スリツトノズルの首振りを行なわなかったこと以外は、 実施例 1 9と同様にし て多層プリン卜配線板を製造した。
その結果、 導体回路の断面形状は矩形となった。
(比較例 5)
スリツトノズルの首振りを行なわなかったこと以外は、 実施例 20と同様にし て多層プリント配線板を製造した。
その結果、 導体回路の断面形状は矩形となった。
(比較例 6)
エッチング時間を 30秒から 50秒に変更した以外は、 実施例"！ 6と同様にし て多層プリント配線板を製造した。
この比較例では、 I W1— W2 Iの値力、 3. 9 im〜4. 3jLimとなり、導体 回路厚み Tとの関係では、 0. 78丁〜 0. 86Tに相当している。 更に、 | W 1 — W2 |のバラツキ σは、 1. 58 jUmであった。
(比較例 7)
エッチング時間を 30秒から 50秒に変更した以外は、 実施例 1 7と同様にし て多層プリント配線板を製造した。
この比較例では、 I W1— W2 Iの値が、 6. 075 ΓΓ！〜 6. 6〃mとなり、 導体回路厚み Tとの関係では、 0. 81 T~0. 88Τに相当している。 更に、 I W1— W2 Iのバラツキ σは、 1. 78 /imであった。
(比較例 8)
エッチング時間を 30秒から 50秒に変更した以外は、 実施例 1 8と同様にし て多層プリント配線板を製造した。
この比較例では、 I W 1— W 2 Iの値が、 Ί , Ί β m~ 8. 6 mとなり、導体 回路厚み Tとの関係では、 0. 77丁〜 0. 86 Τに相当している。 更に、 | W 1一 W2 |のバラツキ σは、 1. 62 imであった。
(比較例 9)
エッチング時間を 30秒から 50秒に変更した以外は、 実施例 1 9と同様にし て多層プリント配線板を製造した。
この比較例では、 I W1 -W2 Iの値が、 9. 625 m〜 1 0. 875〃mと なり、 導体回路厚み Tとの関係では、 0 77丁〜 0. 87 Tに相当している。 更に、 | W1— W2 |のバラツキ σは、 1. 73 mであった。
(比較例 1 0)
エッチング時間を 30秒から 50秒に変更した以外は、 実施例 20と同様にし て多層プリン卜配線板を製造した。
この比較例では、 | W1— W2 |の値が、 1 2 m~ 1 2. 75j«mとなり、導 体回路厚み Tとの関係では、 0. 8丁〜 0. 85 Tに相当している。 更に、 | W 1— W2 Iのバラツキ σは、 1. 88/ mであった。
(比較例 1 1 )
エッチング時間を 5秒とした以外は、 実施例 1 6と同様にして多層プリン卜配 線板を製造した。 - (比較例 1 2)
エッチング時間を 5秒とした以外は、 実施例 1 7と同様にして多層プリント配 線板を製造した。
(比較例 1 3) エッチング時間を 5秒とした以外は、 実施例 1 8と同様にして多層プリント配 線板を製造した。
(比較例 1 4)
エッチング時間を 5秒とした以外は、 実施例 1 9と同様にして多層プリント配 線板を製造した。
(比較例 1 5)
エツチング時間を 5秒とした以外は、 実施例 20と同様にして多層プリント配 線板を製造した。
(参考例 3)
導体回路の表面に粗化面を形成した以外は、 比較例 1 1と同様にして多層プリ ント配線板を製造した。
(参考例 4)
実施例 1において、 めっきレジストのパターン形成用のマスクを変更すると共 に、 電解銅めつき条件および研磨後の導体回路の厚みを変更して、 信号線の 1_ノ Sを 20. O m/20. 0 mとし、導体回路厚み Tを 20 mとした。また、 ^リットノズルの首振りを行わなかった。 その結果、 導体回路の断面形状は矩形 となった。
(参考例 5)
実施例 1 6において、 めっきレジストのパターン形成用のマスクを変更すると 共に、 電解銅めつき条件および研磨後の導体回路の厚みを変更して、 信号線の L ZSを 20. 0 μ m/ 20. 0 mとし、 導体回路厚み Tを 20〃 mとした。 ま た、 スリットノズルの首振りを行わなかった。 その結果、 導体回路の断面形状は 矩形となった。
(参考例 6)
実施例 1において、 めっきレジストのパターン形成用のマスクを変更すると共 に、 電解銅めつき条件および研磨後の導体回路の厚みを変更して、 信号線のしノ Sを 20. 0 jUm/20. 0 mとし、導体回路厚み Tを 20 mとした。また、 エッチング時間を 30秒から 50秒へ変更した。 その結果、 I W1 -W2 Iの値 力、 1 5. 4 m~1 7. 2〃mとなり、導体回路厚み Tとの関係では、 0. 77 丁〜 0. 86 Tに相当している。 更に、 I W1— W2 Iのバラツキ σは、 1. 5 8 μ mであった。
(参考例 7)
実施例 1 6において、 めっきレジストのパターン形成用のマスクを変更すると 共に、 電解銅めつき条件および研磨後の導体回路の厚みを変更して、 信号線の L ZSを 20. 0 m/20. とし、 導体回路厚み Tを 20; mとした。 ま た、 エッチング時間を 30秒から 50秒へ変更した。 その結果、 | W1— W2 I の値が、 1 5. 6jUm〜"！ 7. 0 imとなり、 導体回路厚み Tとの関係では、 0. 78丁〜 0. 85 Tに相当している。更に、 I W1 -W2 |のバラツキ σは、 1. 77 mであった。
(参考例 8)
実施例 1 1において、 2回目のエッチングをスリットノズルを用いないで、 1回 目と同様のエツチング溶液に 1分間浸漬することによってエッチングした以外は、 実施例 1 1と同様にして多層プリント配線板を製造した。
この参考例では、 | W1— W2 |の値力、 0.5 jurr！〜 3.65 mであり、 （0. 1 OX導体回路厚み T) 〜 （0. 73 X導体回路厚み T) の関係をほぼ満たして いた。
ただし、 この参考例では、 エッチング液の流動がない浸漬エッチングを併用した ので、 エッチング速度が場所によって大きく異なることとなり、 その結果、 各配 線の回路形状がかなり異なるものとなったため、 | W1 -W2 Iのバラツキびは、 2. 43jWmであった。
(参考例 9)
導体回路形成後に、 その導体回路表面に粗化面を形成しなかった以外は、 参考 例 8と同様にして多層プリント配線板を製造した。
(参考例 1 0)
実施例 1 2において、 2回目のエッチングをスリッ卜ノズルを用いないで、 1回 目と同様のェッチング溶液に 1分間浸漬することによってエツチングした以外は、 実施例 1 2と同様にして多層プリント配線板を製造した。
この参考例では、 I W 1 -W2 Iの値が、 0.75 /m~5.475 mであり、 (0. 1 O x導体回路厚み T) ~ (0. 73 X導体回路厚み Τ) の関係をほぼ満 たしていた。
ただし、 この参考例では、 エッチング液の流動がない浸漬エッチングを併用し たので、 エッチング速度が場所によって大きく異なることとなり、 その結果、 各 配線の回路形状がかなり異なるものとなったため、 | W1 — W2 |のパラツキ σ は、 2. 34 jUmであった。
(参考例 1 1 )
導体回路形成後に、 その導体回路表面に粗化面を形成しなかった以外は、 参考 例 1 0と同様にして多層プリント配線板を製造した。
(参考例 1 2)
実施例 1 3において、 2回目のエッチングをスリツトノズルを用いないで、 1回 目と同様のエツチング溶液に 1分間浸潰することによってエッチングした以外は、 実施例 1 3と同様にして多層プリント配線板を製造した。
この参考例では、 | W 1 -W2 Iの値が、 ^ . Ο μ m~ 7. 3〃 mであリ、 （ 0. 1 O x導体回路厚み T) 〜 （0. 73 X導体回路厚み T) の関係をほぼ満たして いた。
ただし、 この参考例では、 エッチング液の流動がない浸漬エッチングを併用し たので、 エッチング速度が場所によって大きく異なることとなり、 その結果、 各 配線の回路形状がかなり異なるものとなったため、 | W1 -W2 Iのパラツキ σ は、 2. 45 mであった。
(参考例 1 3)
導体回路形成後に、 その導体回路表面に粗化面を形成しなかった以外は、 参考 例 1 2と同様にして多層プリント配線板を製造した。
(参考例 1 4)
実施例 1 5において、 2回目のエッチングをスリットノズルを用いないで、 1回 目と同様のエッチング溶液に 1分間浸潰することによってエッチングした以外は、 実施例 1 5と同様にして多層プリント配線板を製造した。
この参考例では、 | W1 -W2 Iの値が、 1. 50 Um〜 1 0.95； mであり、 (0. 1 O x導体回路厚み T) 〜 （0. 73 X導体回路厚み T) の関係をほぼ満 たしていた。
ただし、 この参考例では、 エッチング液の流動がない浸漬エッチングを併用し たので、 エッチング速度が場所によって大きく異なることとなり、 その結果、 各 配線の回路形状 ?5かなり異なるものとなったため、 I W1— W2 Iのパラツキ σ は、 2. 62〃mであった。
(参考例 1 5)
導体回路形成後に、 その導体回路表面に粗化面を形成しなかった以外は、 参考 例 1 4と同様にして多層プリント配線板を製造した。 以上説明した実施例 1〜 30、 参考例 1 -1 5, 比較例 1 ~ 1 5にしたがって 製造した多層プリント配線板について、 以下のような評価試験を行った。
なお、製造した各多層プリント配線板における導体回路の最小導体回路幅 m)、最小導体回路間距離 S (jWm)、導体回路厚み T ( m)、 | W1 -W2 | (μ m) の最小値 (m i n)、最大値 (Max)、 | W1一 W 2 |の最小値 (m i n)と厚み Tとの関 係、 | W1— W2 |の最大値 (Max)と厚み Tとの関係、 | W1—W2 |のバラツキ σ (urn) および粗化面の有無を、 表 1—1および表 1—2に示す。
なお、 表 1— 1および表 1—2において、 し S、 丁、 | W1— W2 |および σの単位は省略する。
【表 1— 1】
Figure imgf000030_0001
【表 1 - 2 ]
Figure imgf000031_0001
*注） 標準偏差びの （ ） 内の標記は、 びが （0. 04T +2) 以下ならば、 Oとし、 それを越えるならば、 Xとした。
(評価試験 1 ) ノイズ確認試験
前記実施例 "！〜 3 0、 参考例 3および比較例 1 ~ 5および 1 1 ~ 1 5にしたが つて製造した多層プリント配線板について、 以下に説明するような方法によって 導体回路の電圧波形を観察することにより、 多層プリント配線板に 6種類の I C チップ (No. 1〜No. 6)を実装した場合のノイズの有無を調べた。
まず、 隣り合う 5本の試験用配線 1 〜 5は、 同一導体回路層内ではほぼ平行に 形成し、 配線 1 、 3、 5は I Cチップに接続し、 配線 2、 4は I Cチップと接続 せずに測定用配線とした。 I Gチップ 9 0としては、 以下の No. "！〜 No. 6のいずれ か 1の I Cチップを、各多層プリント配線板に実装し、 I Cを駆動させた状態で、 配線 2、 4の電圧波形をオシロスコープ （テクトロ二クス社製、 製品名 Γ ΐ 1 8 0 1 C J) を用いて観察し、 配線 1 、 3、 5からのノイズの有無を調べ 。
No. 1：駆動周波数 3. 2GH z くスクロック（FSB) 1066MH z
No. 2：駆動周波数 3. 06H z、バスクロック (FSB) 800MH z
No. 3：駆動周波数 2. 8GH z . / スクロック (FSB) 533 H z
No. 4：駆動周波数 2. 6GH z、パスクロック（FSB) 400MH z No.5：駆動周波数 1.4GHZ z、バスクロック (FSB) 133 H z
No.6：駆動周波数 1,1 GHz、バスクロック（FSB) 100MHz
その試験結果を表 2に示す。 なお、配線 2、 4で電圧波形が観察されたものは 、 観察されなかったものは〇とした。
2ε
Figure imgf000033_0001
【s拏】 M7CZ0/S00Zdf/X3d S961790/900Z OM No.3および No.4の I Cチップを実装した試験結果よリ、 最もノィズが発生し やすい L/S = 5 / mの導体回路において、 | W1— W2 |力 0. 1
0丁〜 0. 73丁の範囲内である実施例 1、 6、 1 1、 1 6、 21、 26では、 ノ ィズが発生しないことが分かる。
これに対し、 比較例 1ではノイズが観察された。 この原因は、 隣接する導体回 路間のコンデンサ容量が大きいために、 隣接する導体回路でクロストークノイズ が観察されたものと推察される。
また、 No.5の I Cチップを実装した参考例 3と比較例 1 1に従って作製した多 層プリン卜配線板の試験結果を比較すると、 参考例 3では駆動周波数がよリ低い I Cにおいてノイズが観察された。 しかしながら、 この参考例 3と同様に LZS = 5 m/5jUmであるが、 粗化層を設けていない比較例"！ 1では、ノイズは観 察されない。
このことより、 導体回路表面が粗面化されたプリント配線板では、 ノイズがよ リ発生しやすいが、本願発明を適用すること、即ち、 | W1— W2 |を 0. 1 0T 〜0. 73 Tの範囲内とすることでノイズを抑制できることが分かる。 導体回路 表面が粗面化されたプリント配線板 （参考例 3) でノイズが発生しやすいのは、 導体回路が粗面化されているので、 比較例 1 1より導体回路間のコンデンサ容量 が大きいためと推察される。
(評価試験 2) 誤動作確認試験
前記実施例"！〜 30、 参考例 1〜2、 8〜1 5および比較例"!〜: 1 5にしたが つて製造した多層プリント配線板について、以下に説明するような方法によって、 搭載した I Cチップに誤動作があるかどうかを確認した。
IGチップ 90としては、 以下の No.1~N0.6から選ばれるいずれか 1の I Cチ ップを各多層プリン卜配線板に実装し、 I Gチップ 90の信号と電気的に接続して し、る外部端子 78にテスト信号を入力して、 IGチップで演算された結果が I Cチ ップから出力されて、 外部端子に再到達されたデータが正しく出力されているか どうかを、例えば、パルスパターン 'ジェネレータ/エラ一ディテクタ （アドバン テスト社製、 商品名 「D31 86 3286J) を用いて確認した。
No.1 ：駆動周波数 3· 2GH z スクロック (FSB) 1066MH z No. 2：駆動周波数 3. OGH z、 /くスクロック (FSB) 800MH z
No. 3：駆動周波数 2, 8GH z、パスクロック (FSB) 533MH z
No. 4：駆動周波数 2. 6GH z、バスクロック (FSB) 400MH z
No. 5：駆動周波数 1■ 46HZ z、バスクロック (FSB) 133MH z
No. 6：駆動周波数 1 . 1 GH z、バスクロック（FSB) 100MH z
その結果を、表 3— 1および表 3— 2に示す。なお、出力データが誤っている場 合には X、 出力データが正しい場合には〇とした。
Figure imgf000036_0001
【表 3— 2】
Figure imgf000037_0001
駆動周波数が 2.6 GH zである I Cチップ No.4を搭載した各多層プリント配 線板を比較すると、隣接する導体回路間隔の関係 I W"l -W2 |が、 0· 1 0丁〜 0. 73 Tの範囲内である場合 （実施例"!〜 30) は誤動作がないが、 それ以外 (比較例"！〜 1 5) では誤動作が発生することがわかる。
この違いは、 導体回路間のコンデンサ容量や導体回路の導体体積の差で、 本発 明のプリント配線板であれば、 ノイズや信号遅延がなく I Cチップに信号が伝達 されるためと推察される。
また、 | W1 -W2 Iの値がほぼ同程度である実施例 1 4と参考例1に従って 製造した多層プリント配線板に、 駆動周波数が 2. 8 G H zである I Cチップ No.3を搭載した各多層プリント配線板を比較すると、 | W"I — W2 |のバラツキ びが、 （0. 04 T + 2) 以下である実施例 1 4では誤動作がな 良好な結果を 得たが、参考例 1では誤動作が発生することがわかる。高速駆動となればなるほど、 各信号間でのトランジスタに到達するタイミングが問題となってくるが、 バラッ キ σが（0. 04 Τ + 2)以下であると、各配線での伝送速度の差が小さくなリ、 誤動作が発生しにくくなるものと推察される。 同様のことが実施例29 参考例
2についても当てはまる。
また、駆動周波数が 3. 0GH zである I Cチップ Νο·2を搭載した各多層プリ ント配線板を比較すると、実施例 "！〜 1 0と実施例 1 1 - 1 5の比較、実施例 1 6 ~25と実施例 26~30の比較から、 | W1—W2 | 7i) 0. 35 T〜0. 73 Τの範囲内である場合、 より好ましし、結果が得られることがわかる。
これは、 I W1 -W2 Iの範囲が小さくなることで、 各信号間での伝送速度の 差がよリ小さくなると共に、 導体回路間のコンデンサ容量が小さくなったため、 誤動作が一層発生しにくくなつたものと推察される。さらに、 IW1 -W2 |が 0. 1丁〜 0. 35 Τの範囲が好適であることがわかった。これは、導体の電気抵抗を 低く保ったまま、各信号間での伝送速度の差や導体回路間のコンデンサ容量が小 さくなつたためと推察される。
(評価試験 3) ノイズ確認試験
前記参考例 4、 5にしたがって製造した多層プリント配線板について、 評価試 験 1における N o. 3の I Cチップを実装して、 評価試験 1と同様な試験を行つ た。その結果、 〇であった （電圧波形が観察されなかった)。
参考例 4、 5と比較例とを比べると、 同様な断面形状でも、 L/S = 20jum /20 mの導体回路では、 ノイズが観察されていない。 このことは、 し/3カ 大きいためと推察される。 この結果から、 本発明を、 L/S= 1 5 im/1 5〃 m以下の導体回路を有するプリント配線板に適用する意義が大きいことが分かる。 (評価試験 4) 誤動作確認試験
参考例 4、 5、 6、 7にしたがって製造した多層プリント配線板については、 評価試験 2の N o.3の I Cチップを実装し、評価試験 2と同様な試験を行った。 その結果、 〇 （誤動作なし） であった。 参考例 4~7と比較例とを比較すると、 同様な断面形状でもし/ S = 20 jiim/20 imでは誤動作が観察されていない。 これは、 L/Sが大きいためと推察される。 この結果から、 本発明を、 LZS = ^ 5 μ /^ 5 /m以下の導体回路を有するプリント配線板に適用する意義が大 きいことが分かる。
(実施例 31 )
被エッチング面を下に向け、エッチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 1と 同様にして多層プリン卜配線板を製造した。
(実施例 32) 被ェッチング面を下に向け、エッチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 2と 同様にして多層プリント配線板を製造した。
(実施例 3 3 )
. 被エッチング面を下に向け、エッチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 3と 同様にして多層プリント配線板を製造した。
(実施例 3 4 )
被ェッチング面を下に向け、ェツチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 4と 同様にして多層プリント配線板を製造した。
(実施例 3 5 )
被エッチング面を下に向け、エッチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 5と 同様にして多層プリント配線板を製造した。
(実施例 3 6 ) - 被エッチング面を下に向け、エッチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 1 6 と同様にして多層プリント配線板を製造した。
(実施例 3 7 )
被エッチング面を下 (こ向け、エツチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 1つ と同様にして多層プリント配線板を製造した。
(実施例 3 8 )
被エッチング面を下に向け、エッチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 1 8 と同様にして多層プリント配線板を製造した。
(実施例 3 9 )
被ェツチング面を下に向け、ェッチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 1 9 と同様にして多層プリン卜配線板を製造した。
(実施例 40)
被エッチング面を下に向け、エッチング装置の上下に配置されたノズルのうち、 下側のノズルだけを使用して 1 5秒間エッチングを行なった以外は、 実施例 20 と同様にして多層プリント配線板を製造した。
上記実施例 31 ~40について、 I W1— W2 Iの値を測定したところ、 導体 回路の厚み Tとの関係では、 いずれも 0. 1 0T〜0. 35Τの範囲を満たして いた。 また、 前記評価試験 1および 2と同様にして、 実施例 31 ~40にしたが つて製造した多層プリント配線板に対して、駆動周波数が 3. 46GH z、バスク 口ック（FSB) 1 066MH zの I Cチップを実装した場合のノイズの有無を調べ ると共に、搭載した IGチップに誤動作があるかどうかを確認した。その結果は、い ずれも Oであった。 産業上の利用可能性
以上説明したように、本発明のプリント配線板は、導体回路の断面形状を、隣接 する導体回路の上面側の間隔を W1とし、 下面側の間隔を W2とするとき、 これ らの間隔が導体回路の厚さ Tとの関係において、 0. 1 0T≤ I W1 -W2 I≤ 0.73Τを満たすように形成されている。このような断面形状を有する導体回路 が形成されたプリント配線板は、高速駆動される I Cを搭載してもクロストーク や信号遅延を抑制して、 I Cの誤動作を防止することができる。

Claims

請求の範囲
1. 導体回路間に絶縁材が充填されてなるプリント配線板において、
前記導体回路はその断面形状が実質的に台形であリ、 隣接する導体回路間の間 隔が、 導体回路上側間隔を W1とし、 導体回路下面側間隔を W2とするとき、 こ れらの間隔が導体回路の厚さ Tとの関係において、 次式：
0. 1 0 T≤ | W1 -W2 |≤0. 73 Τ (1 )
を満たすことを特徴とするプリント配線板。
2. 前記 | W1— W2 |が、 0. 35 T以下であることを特徴とする請求項 1 に記載のプリント配線板。
3. 前記導体回路の下面側間隔 W 2が、 1 5 m以下であることを特徴とする 請求項 1または 2に記載のプリント配線板。
4. 前記 | W1— W2 |の標準偏差 σは、 （0. 04 Τ + 2)以下であることを 特徴とする請求項 1〜 3のいずれか 1項に記載のプリント配線板。
5. 前記導体回路は、 その表面が粗化されていることを特徴とする請求項 1 4のいずれか 1項に記載のプリント配線板。
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