WO2005091264A1

WO2005091264A1 - 有機ｅｌ駆動回路およびこれを用いる有機ｅｌ表示装置

Info

Publication number: WO2005091264A1
Application number: PCT/JP2005/005122
Authority: WO
Inventors: Jun Maede; Hiroshi Yaguma; Shinichi Abe; Akio Fujikawa
Original assignee: Rohm Co., Ltd
Priority date: 2004-03-24
Filing date: 2005-03-22
Publication date: 2005-09-29
Also published as: JPWO2005091264A1; TW200605001A; US20070132672A1; WO2005091264A8; JP4972401B2; CN1934608A; KR100811351B1; KR20070003988A; CN100426358C

Description

明細書

有機 EL駆動回路およびこれを用いる有機 EL表示装置

技術分野

[0001] この発明は、有機 EL駆動回路およびこれを用いる有機 EL表示装置に関し、詳しくは、携帯電話機， PHS等の表示装置を有する電子機器において、端子ピン対応に設けられる補正回路の占有面積を抑えることが可能な有機 EL駆動回路に関する背景技術

[0002] 携帯電話機， PHS、 DVDプレーヤ、 PDA (携帯端末装置)等に搭載される有機 E L表示装置の有機 EL表示パネルでは、カラムラインの数が 396個（132 X 3)の端子ピン、ローラインが 162個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。

有機 EL表示パネルの各有機 EL素子（以下 OEL素子）は、ブラウン管と同様に表示データの値に対して輝度が直線的な関係はになぐ表示 3原色の R, G, Bの材料による素子特性に応じた曲線になる。そこで、有機 EL表示装置を使用する周囲の環境が変わると画質が変化し、有機 EL表示パネルが高解像度になればなるほど、この画質の変化が目立ってくる。そのために _Ί補正をすることが必要になる。

なお、この γ補正としては、カラムラインの端子ピンへ駆動電流を出力する出力回路（出力段電流源)の負荷抵抗を直列抵抗回路として、抵抗選択により γ補正をする発明を出願人は出願している（特許文献 1)。

特許文献 1 :特開 2003 - 288051号公報

発明の開示

発明が解決しょうとする課題

[0003] 特開 2003—288051号 (特許文献 1)の発明の実施例は、カラム側の端子ピンに対応するようにそれぞれ D/Aと出力段電流源とを設けて、表示データを D/A変換し、 DZA変換して得られた電流に応じて出力段電流源を駆動して端子ピンに有機 EL 素子の駆動電流を出力している。通常、 γ補正をする場合には、ドライバ等でソフトウェア処理により前記の D/Aに設定する表示データを γ補正に対応する補正をすることが考えられるが、 4ビット一 6 ビット程度の D/Aでは、 γ補正ができない問題がある。そのため、特開 2003— 288 051号では、出力段電流源に γ補正回路をピン対応に設けている。

しかし、出力段電流源の負荷抵抗を直列抵抗回路とする γ補正回路では、負荷抵抗値を選択するための抵抗とスィッチ回路が多くなる。この負荷抵抗による _Ί補正回路は、消費電力の低減という点からみるとそれに逆行するので、負荷抵抗による γ補正はせずに電流駆動回路の占有面積を抑える別の _Ί補正回路が要請される。

この発明の目的は、このような要請に応えるものであって、端子ピン対応に設けられる γ補正回路の占有面積を抑えることが可能な有機 EL駆動回路および有機 EL表示装置を提供することにある。

課題を解決するための手段

このような目的を達成するためのこの発明の有機 EL駆動回路およびこれを用いる有機 EL表示装置の構成は、デジタル値の表示データを D/A変換して OEL素子を電流駆動するための駆動電流あるいはその基礎となる電流を生成し、水平 1ラインの走査期間に相当する表示期間と水平 1ラインの帰線期間に相当するリセット期間とを切り分けるための第 1のタイミングコントロール信号に応じて表示期間に有機 ELパネルの端子ピンを介して〇EL素子に駆動電流を送出し、リセット期間に OEL素子の端子電圧のリセットをする有機 EL駆動回路において、

リセットをするためにリセットパルスを受けて端子ピンを所定の電位ラインに接続するスィッチ回路と、 OEL素子の輝度を γ補正するために表示データを受けて表示データに応じて〇EL素子の発光期間を補正するための補正データを生成する補正データ生成回路と、第 1のタイミングコントロール信号と補正データとを受けて γ補正に応じたパルス幅のリセットパルスを発生するリセットパルス発生回路とを備えるものである発明の効果

ところで、 OEL素子は、その端子を所定の定電圧にプリチャージする定電圧リセットが行われるので、有機 EL駆動回路の各カラムピン対応に加えられる〇EL素子に対する電流駆動波形は、図 6 (g)に示すように、所定の定電圧からスタートするピーク電流波形（実線）となる。なお、図 6 (g)の点線は、電圧波形である。

定電圧リセットは、水平走査の帰線期間に相当するリセット期間 RTに行われ、このときの表示期間 Dは、水平 1ラインの水平走査期間に相当する。そこで、表示期間 D とリセット期間 RTの切り分けが表示期間 D +リセット期間 RTに対応する周期（水平走查周波数相当）のタイミングコントロールパルス TP (図 6 (j)参照）により行われる。なお、図 6は、各端子ピンに流す電流駆動波形とこれを発生するタイミング信号の説明図である。

これについて説明すると、図 6 (a)は、各制御信号のタイミングの基本となる同期クロック CLKであり、図 6 (b)は、ピクセルカウンタのカウントスタートパルス CSTPであり、ピクセルカウンタのカウント値が図 6 (c)に示されている。図 6 (d)は、表示開始パルス DSTPであり、図 6 (e)が R (赤）につレ、てのリセットパルス RSRである。

このリセットパルス RSRは、表示期間とリセット期間の切り分けの基準タイミングを発生するタイミングコントロールパルス TPにより生成される。

タイミングコントロールパルス TPは、カラム側の駆動において帰線期間にカラムピンを介して OEL素子をリセットあるいはプリチャージ（定電圧リセット）するパルスとレ、う点で使用されればパッシブマトリックス型の有機 ELパネルの駆動におけるリセットコントロール信号と同じ信号である。

図 6 (e)のリセットパルス RSRは、表示期間とリセット期間の切り分けが基準タイミングとなっているので、このリセットパルス RSRは、タイミングコントロールパルス TPあるいはリセットコントロールパルス（リセットコントロール信号）と同じものになる。このことは、タイミングコントロールパルス TPから生成される G (緑）， B (青）の同様なリセットパルスについても同じである。だたし、 G, Bそれぞれのリセット期間は、 Rと違っていてあよい。

そこで、この発明は、各カラムピン対応にリセットパルスを発生して、次のリセット期間の開始タイミングを _Ί補正に対応して補正することで、現在の表示期間 Dの長さを制御する。これにより OEL素子の発光期間を補正することで OEL素子の表示期間における全体的な発光輝度を _Ί補正する。そこで、この発明の γ補正回路は、リセット期間の制御回路として設けられる。その結果、タイミング制御により γ補正が可能になるので、 γ補正回路の占有面積を抑えること力 Sできる。

また、前記した補正データ生成回路をデータ変換 ROMにすれば、 γ補正値の選択も単にデータ変換 ROMに記憶すればよぐし力も、データ変換 ROMは、各カラムピンに個別に設ける必要はないので、その分、 γ補正回路の占有面積を抑えることが可能になる。

発明を実施するための最良の形態

図 1は、この発明の有機 EL駆動回路を適用した一実施例の有機 ELパネルのカラムドライバを中心とするブロック図、図 2は、出力段電流源に設けられた γ補正リセットパルス発生回路の説明図、図 ₃は、他の γ補正リセットパルス発生回路の説明図、図

4は、図 3における γ補正リセットパノレス発生回路のリセットパルス発生タイミングの説明図、図 5は、データ変換回路 (ROM)に設定される γ補正データについての説明図、そして、図 6は、カラムピンを電流駆動する電流波形とこれを発生するタイミング信号の説明図である。

図 1において、 10は、有機 ELパネルにおける有機 EL駆動回路としてのカラム ICドライバ（以下カラムドライノく）である。このカラムドライバ 10は、基準電流発生回路 1と、 R (赤）に対応して設けられた R—基準電流生成回路 2Rと、 G (緑）に対応して設けられた G—基準電流生成回路 2G、そして、 B (青）に対応して設けられた B—基準電流生成回路 2Bとを有している。

各基準電流生成回路 2R， 2G， 2Bは、それぞれ基準電流発生回路 1から基準電流 Irei¾r入力段として設けられたカレントミラー回路で受けてそれぞれの表示色に対応した基準電流 Ir， Ig, lbを生成する。そして、ここで生成された基準電流 Ir， Ig， lbで力レントミラー回路（基準電流分配回路） 3R, 3G， 3B (3G， 3Bは図示せず）の入力側トランジスタをそれぞれに駆動し、これらのカレントミラー回路により各出力端子についての出力端子 XR1— XRm)に生成した基準電流 Ir, Ig, lbをそれぞれに分配する。

なお、 G -基準電流生成回路 2G、 B -基準電流生成回路 2Bにそれぞれ接続されるカレントミラー回路 3G, 3Bは、 R—基準電流生成回路 2Rが接続されているカレントミラー回路 3Rと同様な構成であるので、特に図示してはいない。

[0008] 各基準電流生成回路 2R， 2G， 2Bには、それぞれ 4ビット程度の D/A変換回路（ DZA) 2aが設けられていて、ホワイトバランス調整のために R, G, Bそれぞれの表示色に対応する基準電流 Ir, Ig, lbの電流値が調整される。その調整は、それぞれレジスタ 2bに設定されるデータを DZA2aで D/A変換することにより行われる。

以下では、 R—基準電流生成回路 2Rとカレントミラー回路 3を中心とする Rについて電流駆動系について説明する。 G -基準電流生成回路 2Gと B -基準電流生成回路 2 Bとのそれぞれのカレントミラー回路、そしてこれらの電流駆動系については割愛する。

[0009] R -基準電流生成回路 2Rは、基準電流発生回路 1からの基準電流 IrefC駆動されて Rについての基準電流 Irを生成する。この基準電流 Irは、 Rについてのカレントミラ一回路 3の入力側のトランジスタ Traに供給される。これにより出力側トランジスタ Trb 力 Trnのそれぞれが基準電流 Irを発生して、 Rの各出力端子 XR1— XRn対応に基準電流 Irが分配される。

カレントミラー回路 3は、入力側の Pチャネル MOSFETトランジスタ Traと、これと力レントミラー接続される出力側の Pチャネル MOSFETトランジスタ Trb— Trnとを有していて、トランジスタ Trb— Trnのソースは、電源ライン +VDD (= + 3V)に接続されている。

トランジスタ Trb— Tmのドレインは、 D/A4R, 4R…に接続され、それぞれのドレインからの出力電流 Irは、 D/A4Rの基準駆動電流とされる。

各 DZA4Rは、カレントミラー回路で構成され、その入力側トランジスタに出力電流 Irを受ける。そして、 MPU11からレジスタ 6、ライン 8bを介して表示データ DATを力レントミラーの出力側トランジスタに受けて基準駆動電流 Irを表示データ値分電流増幅してそのときどきの〇EL素子の表示輝度に応じた駆動電流を出力側に生成し、この駆動電流に応じてそれぞれに出力段電流源 5Rを駆動する。

[0010] 各出力段電流源 5Rは、出力段カレントミラー回路 50と _Ί補正リセットパルス発生回路 51、そしてスィッチ回路 52とからなる。カレントミラー回路 50は、 Pチャネルの入力側トランジスタ QP1と Pチャネルの出力側トランジスタ QP2とにより構成され、トランジスタ QP1, QP2のソース側は、共通に電源ライン +Vcc (電圧ライン +Vccの電圧 >電圧ライン + VDDの電圧）に接続されている。トランジスタ QP1のドレインは、ゲートにダイオード接続され、さらに D/A4Rの出力端子に接続されて D/A4Rにより駆動される。トランジスタ QP2のドレインは、各出力端子 XR1 XRnのうち自己に対応する 1つに接続されている。

これにより、各出力段電流源 5Rは、 Rについてのカラム側の出力端子 XR1— XRn を介して駆動電流 iを有機 ELパネルの各 OEL素子 9の陽極に出力する。

スィッチ回路 52は、 Rについての出力端子 XR1— XRnに対応にそれぞれ設けられたリセットスィッチであって、 Pチャネル MOSトランジスタ QP3で構成されている。各出力段電流源 5Rのトランジスタ QP3のソースは、各出力端子 XR1— XRnのうち自己に対応する 1つの端子に接続されている。各出力段電流源 5Rの各トランジスタの QP3 のドレインは、ツエナーダイオード DZRを介してグランド GNDに接続されている。各トランジスタ QP3のゲートは、自己の出力段電流源 5Rに設けられた γ補正リセットパノレス発生回路 51からゲート駆動信号を受け、それによりそのトランジスタ QP3は ONとなつて、自己が接続されている出力端子を定電圧 VzRに設定して、出力端子に接続されている OEL素子 9の端子電圧をリセットする。

γ補正リセットパルス発生回路 51は、データ変換回路 (ROM) 7から補正データ T Diを受け、コントロール回路 12からライン 8aを介してタイミングコントロールパルス TP を受ける。さらに、コントロール回路 12からクロック CLKと表示開始パルス DSTPとを受ける。そして、スィッチ回路 52 (トランジスタ QP3)に補正データ TDiの値に応じた所定のタイミングでゲート駆動信号を発生して、これを〇Nにする。これにより表示データ DATの値に応じたリセット期間 RTが各出力端子対応に設定される。その結果、リセット期間 RTに応じて発光期間 Dの長さが γ補正値に対応して補正される。このことで OEL素子 9の発光輝度が γ補正される。

リセット期間 RTにスィッチ回路 52が ONになると、ツエナーダイオード DZRの持つ定電圧 VZRに OEL素子 9の陽極側が設定されるので、 OEL素子 9の発光は停止し、その陽極側が所定の電圧にプリチャージされる。このとき、発光している OEL素子 9 の陰極側は、垂直方向（ローライン）の走査によりグランド GNDに接続されている。なお、図 1に示すように、各出力端子 XR1— XRnは、有機 ELパネルの各カラムピンに対応していて、これらが接続された状態では 1つになっている。そこで、ここでは、出力端子とカラムピンとは特に区別してレ、なレ、。

[0012] データ変換回路（ROM) 7は、 ROMとマルチプレクサとで構成され、表示データをデータ変換することにより OEL素子 9の発光期間を γ補正する補正データ TDiを生成する。データ変換回路 7は、ライン 8cを介して各出力端子に対応する表示データ D ATを順次受けて、コントロール回路 12からの制御信号 Sに従ってマルチプレクサにより _Ί補正リセットパルス発生回路 51を順次選択して変換した補正データ TDiを各出力端子対応に各 γ補正リセットパルス発生回路 51にライン 8dを介して分配していく。制御信号 Sは、ピクセルカウンタのカウントタイミングで発生するものであって、ピクセルカウンタは、コントロール回路 12に内蔵され、図 6 (b)に示すカウントスタートパルス CSTPを受けてカウントを開始する。

データ変換回路 7のデータ変換は、あるタイミングで入力された表示データ値 Diがデータ変換回路 7のアドレス値とされて、表示データ値 Diに応じてアドレスがアクセスされて、そのアドレス Diに記憶されている補正データ TDiが出力されることによる。出力された補正データ TDiは、リセット期間 RTの開始タイミングを決定すると同時に表示期間 Dの終了タイミングを決定する。

[0013] 図 5は、 γ補正のためにデータ変換されるデータ値についての説明図である。

横軸は、表示データ値であり、縦軸は、出力端子から発生する平均駆動電流値 [ /i A]である。

点線 Aは、表示期間 D (=発光期間）を所定の一定値 DTにした場合の出力段電流源の平均出力電流値であり、 = 1. 0のものである。この場合、縦軸の平均出力電流値と OEL素子 9の発光期間 Dにおけるトータル輝度は対応しているものとする。これに対して実線で示す線 Bは、 = 2. 0に対応する平均出力電流値である。そこで、点線 Aと実線 Bの駆動電流値の差 Δ Iに対応した平均出力電流の OFF期間を表示期間 DTに設ければ、 γ = 2. 0に補正することができる。それは、発光輝度と表示期間とは実質的に対応する関係にあるからである。すなわち、 γ補正をしないときの表示期間 Dの期間を DTとし、 γ補正期間を Τ γとし、 γ補正された表示期間 Τ (=発光期間）とする。そして、次の式において、 aは、グラフ Aにおけるある表示データ値 Diに対応する電流値、 bは、グラフ Bにおける前記表示データ値 Diのときの電流値、 tdはクロック CLKの周期、 D y iは、補正期間 T yをクロックカウント数で表した期間、 TDrは、タイミングコントロールパルス TP (図 6 (e )参照）の立上がりから γ補正をしないときの表示期間 DTが終了するまでのクロックのカウント値であり、例えば、図 6 (e)のリセットパルス RSRのリセット開始期間に相当する。

ここで、表示期間を τ /補正するクロックカウント数で表した期間 TDiは次の関係式から求められる。

γ補正された表示期間 Tは、

T=DTX b/a …ひ）

γ補正期間 Τ γは、

Τ γ = DT-DT X b/a = DT ( 1— b/a)… (2)

γ補正期間 Τ γのクロック数 D y iは、

D y i=T y /td (i = 0— 63) · ' ·(3)

7補正された表示期間 Τのクロック数 TDiは、

TDi=TDr-D y i · ' ·(4)

となる。

なお、式 (4)は、 γ補正をしないときの表示期間 DTに対して表示開始時点から出力段電流源 5Rの出力電流を OFFするまでの期間（ γ補正した表示期間）をクロック数 TDiで示したものである。これは、 γ補正をしないときの表示期間 DTの表示開始時点からリセット開始までの期間、すなわち、図 6 (e)の表示開始時点からリセット開始時点までの表示期間 D、この表示期間 Dを基準として表示開始時点からのカウント値として γ補正された基準となる前記表示期間 Dより短い表示期間を算出する式である

ROMの表示データ Diのアドレスに補正データ TDiが記憶されることで、各表示データ Diに対応する補正データ TDiを得て、 = 2. 0のときの表示期間について γ補正が行われる。ただし、 i=0— 63は表示データが 6ビットの場合である。データ変換回路 7の ROMには、多数の γ補正に応じてデータを各領域に記憶しておき、 γ補正値を各領域の先頭アドレスで選択できるようにする。これにより先頭ァドレスの選択で種々の γ補正を行うことができる。しカゝも、このデータ変換回路 7の R ΟΜは、 Rについての各出力端子 XR1 XRnに対して 1個設けられればよレ、。

[0015] γ補正リセットパルス発生回路 51は、図 2に示すように、プリセットカウンタ 53とフリップフロップ 54、そしてインバータ 55とで構成される。プリセットカウンタ 53は、制御信号 Sのタイミングに従ってデータ変換回路 7から補正データ TDiがロードされる。そして、コントロール回路 12から送出されるクロック CLKを受けてタイミングコント口ールパルス TP (図 6 (e)参照）の立下がりタイミングで補正データ TDiをクロック CLK の立下がりに応じてカウントダウンすることを開始してそれが" 0"になったときに出力を発生する。

その出力の立上がり出力がトリガ信号としてフリップフロップ 54に入力される。フリツプフロップ 54のデータ入力端子 Dは、プルアップされている。そこで、プリセットカウンタ 53の立上がり出力を受けると、データ "1 "がフリップフロップ 54にセットされ、その Q 出力がリセットパルス RSRとしてトランジスタ QP3のゲートにインバータ 55を介して送出される。なお、この場合、インバータ 55を介すことなぐフリップフロップ 54の Qバー出力を利用してもよい。

フリップフロップ 54は、リセット端子 Rにコントロール回路 12のタイミング信号発生回路 12aが発生する表示開始パルス DSTPを受けてその立上がりタイミングでリセットされ、リセットパルス RSRが停止する。

なお、プリセットカウンタ 53のカウント値力 0"のときにはタイミングコントロールパルス TPの立下が信号がそのままフリップフロップ 54にトリガ信号として入力される。

[0016] その結果、 τ /補正リセットパルス発生回路 51は、 γ補正がないときには、そのプリセットカウンタ 53にプリセットされた補正データ TDi (=TDr)に応じて立上がる図 6 (e)， (h)， (i)に示すリセットパルス RSRが発生する。 D γ i = 0のときには、補正データ TDi (=TDr~0)となり、図 6 (e)に示すリセットパルス RSRが発生する。また、 D y i= lのときには、補正データ TDi (=TDr— 1)となり、 1クロック分手前にずれた図 6 (h)に示すリセットパルス RSRが発生する。さらに、 D y i= 2のときには、補正データ TDi (=T Dr~2)となり、 2クロック分手前となる図 6 (i)に示すリセットパルス RSRが発生する。一般式としては、 D y i = n (ただし、 nは整数）のときには、補正データ TDi (=TDr~n) となる。

図 6 (e) , (h) , (i)に示すリセットパルス RSRは、前記した式 (3)、（4)に示されるように、表示データ DATの値に対応して γ補正されたタイミングで立上がり、表示開始パノレス DSTPを受けて立下がる。そして、あらかじめ決定されている表示期間 D +リセット期間 RTに対応する周期（タイミングコントロール信号の周期 =水平走査周波数)で発生する。

図 3は、他の γ補正リセットパノレス発生回路の説明図であり、図 4は、そのリセットパノレス発生タイミングの説明図である。

先の図 1の実施例では、水平 1ラインの走査期間に相当する表示期間と前記水平 1 ラインの帰線期間に相当するリセット期間とを切り分けるためのタイミングコントロール信号で決定されるリセット期間を基準にして γ補正に応じてリセット期間の長さ手前側に伸ばすタイミング制御をしている。この実施例では、タイミングコントロール信号で切り分けられる表示期間を γ補正をする場合の一番短い表示期間に設定しておき、これのリセット期間を基準として、このリセット期間の長さを γ補正に応じて手前側を肖 IJつて短くするタイミング制御をする例である。

γ補正リセットパルス発生回路 51aは、 n段のシフトレジスタ 56と、セレクタ 57、 2入カアンドゲート 58、 3ビットのレジスタ 59、そしてインノくータ 60, 61と力らなる。 n段のシフトレジスタ 56は、タイミング信号発生回路 12aからタイミングコントロールパルス TP と、インバータ 60を介してクロック CLKとを受けて、クロック CLKの立下がりタイミングで、各段に図 4 (a)に示すような出力波形を発生する。

なお、図示して説明する都合上、図 4 (a)は、 nを 4として 4段のシフトレジスタ 56とし、その各段のフリップフロップを Q1 Q4とした場合の説明である。実際には、 γ補正する最大期間分として、 η= 32程度は必要になる。 Q1— Q4の各段の出力信号は、シフトレジスタ 56の各段に入力されるクロック CLKの立下がりに応じて発生し、 Q2 Q4は、初段 Q1の立上がりから 1乃至数クロック CLK分遅延した出力となっている。なお、初段 Qlの立上がりタイミングは、図 6 (j)に示すタイミングコントロールパルス TPの立上がりからこれに同期するクロック CLKが立下がるまでの期間分遅延している。セレクタ 57は、シフトレジスタ 56の初段の出力信号から最終段の出力信号のそれぞれと初段への入力信号 (タイミング信号発生回路 12aからタイミングコントロールパルス TP)とを受けて、入力信号の 1つを選択する。このセレクタ 57の入力信号の選択は、レジスタ 59に設定された TDiに応じて行われる。ここで、選択された入力信号は、 2入力のアンドゲート 58の一方に入力される。アンドグータ 58の他方の入力にはシフトレジスタ 56の入力信号として図 6 (j)に示すタイミングコントロールパルス TPが入力されている。

この場合のタイミングコントロールパルス TPは、立下がりがタイミングが表示開始位置に固定されているが、立上がりタイミングは、 γ補正をする場合の一番短い表示期間 Dよりも少なくとも半ロック分以上手前に設定されている。この図 6①のタイミングコントロールパルス TPは、この図 6 (e)の通常のタイミングコントロールパルス TPから生成する。

図 6 (j)のタイミングコントロールパルス TPは、表示期間 Dを γ補正をする場合の一番短い表示期間か、それ以下に設定して表示期間 Dとリセット期間 RTとを切り分ける信号になっている。これにより逆にリセット期間 RTが γ補正をする場合の一番長い期間かそれ以上に設定される。

なお、レジスタ 59に設定するデータ値 TDiは、

TDi=TDir-Dp · ' ·(5)

ただし、 TDirは、式 (4)で算出されたクロック数 TDiであり、 Dpは、図 6 (j)のタイミングコントロールパルス TPが立上がるまでのはクロック数である。したがって、データ変換回路 7のに記憶される補正データは、式 (4)に従う TDi (=TDir)ではなぐ式 (5)に従って算出された TDiとなる。

その結果、アンドグータ 58の出力は、レジスタ 56に設定されたデータ値に応じて初段から mクロック CLK (mは 1以上の整数）遅延したリセットパルス RSRが発生する。このリセットパルス RSRは、タイミングコントロールパルス TPの立上がり（前縁）あるレ、は選択された Q1 Q4の出力のいずれかの立上がり（前縁）を立上がり（前縁）とし、立下がり（後縁）をタイミングコントロールパルス TPの立下がり（後縁）とした、図 6 (e) , (h ) , (i)に示すようなリセットパルス RSRになる。このリセットパルス RSRは、インバータ 6 1を介してトランジスタ QP3のゲートに加えられる。なお、アンドグータ 58とインバータ 61とに換えてナンドゲートを用いてもよい。

説明を簡単にするために、シフトレジスタ 56を 4段構成とし、 TDiを 3ビットとすると、レジスタ 56にセットされる 3ビットの補正データ TDiは、 0— 4までの値とされ、その数値が出力段数に対応している。したがって、リセットパルス発生回路 3Rのレジスタ 56 に設定された 3ビットの補正データ TDiを" 011"で「3」とすると、図 4 (b)に示すように、 Q3の出力が選択されて、アンドゲート 54の出力は、図 4 (b)に示すように、初段 Q1 の出力力も 2クロック分遅延し、仮に、タイミングコントロールパルス TPからは 3クロック分遅延するとする。

その結果として、図 6 (e)に示すようなリセットパルス RSRがリセットパルス発生回路 3 Rから発生する。このときには、 TDi=TDr= "011"であり、これが補正がされない表示期間 DTとなる。

図 6 (i)のリセットパノレス RSRの場合は、リセットパルス発生回路 3Gのレジスタ 56に設定された 3ビットの補正データ TDiは、 TDi= "010"であり、タイミングコントロールパルス TPからは 2クロック分遅延する。

る。図 6 (h)のリセットパルス RSの場合は、リセットパルス発生回路 3Bのレジスタ 56に設定された 3ビットの補正データ TDiは、 TDi= "001"であり、タイミングコントロールパルス TPからは 2クロック分遅延する。

アンドグータ 58の出力は、インバータ 61を介してスィッチ回路 52を構成するトランジスタ QP3のゲートに送出されて、アンドグータ 58の出力が" H"の期間の間、インバータ 58を介して" L"がトランジスタ QP3のゲートに出力されて、このトランジスタが ON となる。

ところで、以上の説明では、 Rについてのリセットパノレス RSRを γ補正に応じて発生させる説明しているが、 G, Βについてのリセットパルスについて同様にして γ補正に応じて発生させるものである。

また、実施例では、リセットパルス RSRの開始タイミングを図 6 (e)に示すタイミングコントロールパルス TPの立下がり（前縁）を基準としてクロック CLKをカウントして設定しているが、このタイミングコントロールパルス TPの周期は、一定しているので、これの立上がり（後縁）を基準としてクロック CLKをカウントして設定してもよいことはもちろんである。

図面の簡単な説明

[0020] [図 1]図 1は、この発明の有機 EL駆動回路を適用した一実施例の有機 ELパネルのカラムドライバを中心とするブロック図である。

[図 2]図 2は、出力段電流源に設けられた γ補正リセットパルス発生回路の説明図である。

[図 3]図 3は、他の γ補正リセットパルス発生回路の説明図である。

[図 4]図 4は、図 3における γ補正リセットパルス発生回路のリセットパルス発生タイミングの説明図である。

[図 5]図 5は、データ変換回路 (ROM)に設定される γ補正データについての説明図である。

[図 6]図 6は、カラムピンを電流駆動する電流波形とこれを発生するタイミング信号の説明図である。

符号の説明

[0021] 1G, 1R, 1B—R, G, Βの各基準電流発生回路、

2G, 2R, 2B- - -R, G, Βの各基準電流分配回路、

3, 3G, 3R, 3Β…… D/A変換回路（D/A)、

4, 4G, 4R, 4Β…ピーク電流生成回路、

5, 5R, 5G, 5Β…出力段電流源、

6 · · ·プログラマブルパルス幅パルス発生回路、

6…レジスタ、

7…データ変換回路 (ROM)、

9, 9G1 , 9R1 , 9B1, 9G2, 9R2…ピン、

10…カラム ICドライバ、

12- - -MPU, 12…コントローノレ回路、 50…出力段カレントミラー回路、

51, 51&···γ補正リセットパルス発生回路、

52…スィッチ回路、 53···プリセットカウンタ

54…フリップフロップ、

55、 60, 61…インバータ、

56…シフトレジスタ、 57…セレクタ、

58··· 2入力アンドゲート、

59··· 3ビットのレジスタ、

Tra— Trn, QP1 QP3…トランジスタ。

Claims

請求の範囲

[1] デジタル値の表示データを DZA変換して有機 EL素子を電流駆動するための駆動電流あるいはその基礎となる電流を生成し、水平 1ラインの走查期間に相当する表示期間と前記水平 1ラインの帰線期間に相当するリセット期間とを切り分けるための第 1のタイミングコントロール信号に応じて前記表示期間に有機 ELパネルの端子ピンを介して前記有機 EL素子に前記駆動電流を送出し、前記リセット期間に前記有機 EL素子の端子電圧のリセットをする有機 EL駆動回路において、

スィッチ回路と、補正データ生成回路と、リセットパルス発生回路とを備え、前記スィッチ回路は、前記リセットをするためにリセットパルスを受けて前記端子ピンを所定の電位ラインに接続し、

前記補正データ生成回路は、前記有機 EL素子の輝度を γ補正するために前記表示データを受けて前記表示データに応じて前記有機 EL素子の発光期間を補正するための補正データを生成し、そして、

前記リセットパルス発生回路は、前記第 1のタイミングコントロール信号と前記補正データとを受けて γ補正に応じたノ^レス幅の前記リセットパルスを発生する有機 EL 駆動回路。

[2] 補正データ生成回路は、前記表示データを前記補正データに変換するデータ変換回路である請求項 1記載の有機 EL駆動回路。

[3] 前記リセットパルスは、前記第 1のタイミングコントロール信号の前縁あるいは後縁をタイミング基準として前記補正データに応じて前記タイミング基準から所定量遅延した信号として発生する請求項 3記載の有機 EL駆動回路。

[4] さらに、前記補正データに応じた数、クロックをカウントするカウンタを有し、前記所定量遅延は、このカウンタの出力に応じて生成される請求項 2記載の有機 EL駆動回路。

[5] 前記有機 ELパネルはパッシブマトリックス型であって、前記端子ピンは多数設けられたカラムピンのぞれぞれであり、前記第 1のタイミングコントロール信号は、リセットコントロール信号である請求項 4記載の有機 EL駆動回路。

[6] 前記スィッチ回路は、トランジスタで構成され、各前記カラムピンに対応して多数設けられ各前記スィッチ回路の一端が各前記カラムピンに接続され、他端が前記所定の電位ラインに接続され、前記所定の電位ラインが所定の定電圧に設定されている請求項 5記載の有機 EL駆動回路。

[7] 前記所定の電位ラインは定電圧回路への接続ラインとして設けられ、各前記カラムピンに対応して前記駆動電流を発生するカレントミラー回路の電流源を有し、前記トランジスタは MOSトランジスタであり、前記 M〇Sトランジスタのソースおよびドレインの一方が前記電流源の出力に接続され、前記 M〇Sトランジスタのソースおよびドレインの他方が前記定電圧回路に接続されている請求項 6記載の有機 EL駆動回路。

[8] 前記スィッチ回路と前記補正データ生成回路と前記リセットパルス発生回路とは、それぞれ表示 3原色の R, G， Bに対応してそれぞれ設けられ、前記データ変換回路は ROMで構成される請求項 2記載の有機 EL駆動回路。

[9] 前記第 1のタイミングコントロール信号は、前記表示期間を γ補正をする場合の一番短い表示期間か、それ以下に設定して前記表示期間と前記リセット期間とを切り分ける信号である請求項 2記載の有機 EL駆動回路。

[10] 前記リセットパルス発生回路は、前記第 1のタイミングコントロール信号を受けて所定時間順次遅延させた複数の第 2のタイミングコントロール信号を発生する遅延回路と、前記複数の第 2のタイミングコントロール信号と前記第 1のタイミングコントロール信号と前記補正データとを受けて前記補正データに応じて前記複数の第 2のタイミングコントロール信号の 1つを選択する選択回路とを有し、選択された前記第 2のタイミングコントロール信号の前縁を前縁とし、後縁を前記第 1のタイミングコントロール信号とした前記リセットパルスを発生する請求項 9記載の有機 EL駆動回路。

[11] さらに、前記端子ピンに対応するようにそれぞれ設けられた、前記駆動電流を発生する電流源と D/A変換回路とを有し、前記 D/A変換回路は、基準電流あるいはこの基準電流に基づいて発生させた電流に応じて前記表示データを DZA変換し、 D /Α変換して得られた電流に応じて前記電流源を駆動する請求項 6または 10記載の有機 EL駆動回路。

[12] 請求項 1一 11のいずれかの請求項記載の有機 EL駆動回路と前記有機 ELパネルとを有する有機 EL表示装置。前記有機 EL駆動回路が ICとして設けられている請求項 12記載の有機 EL表示装