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WO2004066499A1 - 半導体集積回路 - Google Patents

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WO2004066499A1
WO2004066499A1 PCT/JP2003/000403 JP0300403W WO2004066499A1 WO 2004066499 A1 WO2004066499 A1 WO 2004066499A1 JP 0300403 W JP0300403 W JP 0300403W WO 2004066499 A1 WO2004066499 A1 WO 2004066499A1
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WO
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circuit
output
input
signal
logic
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PCT/JP2003/000403
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English (en)
French (fr)
Inventor
Takayuki Noto
Tomoru Sato
Hiroyuki Yamauchi
Original Assignee
Renesas Technology Corp.
Hitachi Ulsi Systems Co., Ltd.
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Publication date
Application filed by Renesas Technology Corp., Hitachi Ulsi Systems Co., Ltd. filed Critical Renesas Technology Corp.
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Priority to PCT/JP2003/000403 priority patent/WO2004066499A1/ja
Priority to JP2004567111A priority patent/JP4005086B2/ja
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Definitions

  • the present invention relates to a technique for improving a semiconductor integrated circuit and an input circuit and an output circuit included therein.
  • an input buffer circuit for taking in an external signal into a chip and an output buffer circuit for outputting a signal outside the chip are provided.
  • Documents describing buffer circuits include Japanese Patent Application Laid-Open Nos. 5-141669, 3-62723, and 3-242020.
  • a plurality of driving PMOS transistors having different current driving capabilities and a plurality of driving PMOS transistors having different current driving capabilities have different current driving capabilities.
  • the output potential of the drive circuit section, in which the NMO S transistor and the NMO S transistor are connected to each other in a CMO Simbus configuration, is sensed by two sensing members having different logic threshold voltages.
  • the output signal and the external input signal Therefore, when the driving MOS transistor is selected and the output potential of the driving circuit is switched, the load is driven by the MOS transistor having a large current driving capability in the first half of the switching, and the current is changed in the second half of the switching.
  • a technique is described in which a load is driven by an M0S transistor having a small driving capability so that potential fluctuations of a power supply line and a ground line caused by operation of a buffer circuit are less likely to occur. Further, according to Japanese Patent Application Laid-Open No. 3-62727, the characteristic impedance of the signal transmission line is driven according to the input signal, and the complementary pair connection having the output impedance equal to the characteristic impedance of the signal transmission line is provided.
  • a technique for suppressing the occurrence of overshoot / undershoot by providing a control circuit that activates the second output circuit only when the input signal changes.
  • a second voltage source having a voltage output level equal to the characteristic impedance of a signal transmission line, which is connected in series between two voltage sources having different voltage levels.
  • a transistor and a second transistor a control unit for generating a control signal for relatively switching between the first transistor and the second transistor based on an input signal, and a control unit for generating a control signal between the first transistor and the second transistor.
  • the output transistor provided with the first transistor, the second transistor, and the third transistor connected in parallel with the first transistor and the second transistor; and turning on the third transistor at the same time as the first transistor. Output from the first time detecting means and the first voltage detecting means for defining the time from ON to OFF of the third transistor.
  • a technique for reducing overshoot and undershoot at an output point by providing a second auxiliary control unit for turning off a fourth transistor is described.
  • damping resistors and terminating resistors are necessary to add damping resistors and terminating resistors in order to achieve impedance matching.
  • board design it is necessary to consider the number and arrangement of damping resistors for each board, which will increase the time required for board design, increase the number of parts on the board, and increase the number of parts. Has been found by the present inventor. Further, in the above prior art, the configuration of the signal input circuit is not considered.
  • An object of the present invention is to provide a technique for reducing reflection on a transmission line with a simple configuration.
  • a semiconductor integrated circuit including an input circuit for capturing a signal and an output circuit for outputting a signal, wherein the input circuit has an input impedance at the time of input signal transition other than at the time of input signal transition.
  • the output circuit is configured so that the driving force in the first half of the signal transition is set higher than the driving force in the second half of the transition.
  • the input circuit is configured such that the input impedance at the time of transition of the input signal is set to be smaller than the input impedance at the time of transition of the input signal.
  • the input circuit and the output circuit can be commonly connected to a pad capable of inputting and outputting a signal.
  • a semiconductor integrated circuit When a semiconductor integrated circuit is configured to include an input pad and an input circuit for receiving an external signal through the input pad, the input circuit has an input impedance at the time of input signal transition.
  • a dynamic terminating resistor circuit that can be adjusted so as to be smaller than the input impedance other than at the time of input signal transition is provided.
  • the dynamic termination resistor circuit includes a first logic circuit for inverting a logic of a signal transmitted through the input pad, and a second logic circuit for inverting a logic of an output signal of the first logic circuit. It can be configured to include a circuit and a resistor capable of coupling an input terminal of the first logic circuit and an output terminal of the second logic circuit.
  • the dynamic terminating resistor circuit is provided for the signal transmitted through the input pad.
  • a first logic circuit for inverting the logic a second logic circuit for inverting the logic of the output signal of the first logic circuit, an input terminal of the first logic circuit, and an output terminal of the second logic circuit
  • a third logic circuit for transmitting the output signal of the first logic circuit to the internal circuit.
  • a switch circuit capable of controlling the participation of the resistor in the circuit operation can be provided.
  • the dynamic termination resistor circuit includes a first logic circuit for inverting a logic of a signal transmitted through the input pad, and a second logic circuit for inverting a logic of an output signal of the first logic circuit.
  • a semiconductor integrated circuit When a semiconductor integrated circuit includes an internal circuit and an output circuit capable of externally outputting an output signal of the internal circuit, the output circuit outputs the output of the internal circuit in the first half of a transition of a signal to be output.
  • a first output circuit capable of driving an external load based on a signal and a second output circuit capable of driving the external load, the driving force of which is set smaller than that of the first output circuit, can be provided.
  • a level monitor circuit for selectively causing the two output circuits to participate in the circuit operation can be included.
  • the second output circuit includes a series connection circuit of an n-channel transistor arranged on the high-potential-side power supply side and a p-channel transistor arranged on the low-potential-side power supply side, the n-channel transistor And the p-channel transistor in series with the output node of the first output circuit Join.
  • the input section is set so that the input impedance at the time of input signal transition is smaller than the input impedance at times other than the input signal transition, and the driving force in the latter half of the signal transition is driven in the first half of the transition
  • a semiconductor integrated circuit including an output unit set to be lower than the power, the output unit outputs an external signal based on the output signal of the internal circuit in the first half of the transition of the signal to be output.
  • Contact Roh one de is commonly connected to the output pads with the output node of said first output circuit, the series connection circuit is shared as a part of the input unit.
  • FIG. 1 is a circuit diagram showing a configuration example of an input circuit included in a semiconductor integrated circuit according to the present invention.
  • FIG. 2 is a circuit diagram illustrating another configuration example of the input circuit.
  • FIG. 3 is a circuit diagram of another configuration example of the input circuit.
  • FIG. 4 is a circuit diagram of another configuration example of the input circuit.
  • FIG. 5 is a circuit diagram showing a configuration example of an output circuit included in the semiconductor integrated circuit.
  • FIG. 6 is a circuit diagram showing a configuration example of a main part in the output circuit.
  • FIG. 7 is a circuit diagram showing a configuration example of a main part in the output circuit.
  • FIG. 8 is a circuit diagram of another configuration example of the output circuit.
  • FIG. 9 is a circuit diagram showing a configuration example of an input / output circuit included in the semiconductor integrated circuit. It is.
  • FIG. 10 is a circuit diagram of another configuration example of the input / output circuit included in the semiconductor integrated circuit.
  • FIG. 11 is a circuit diagram of another configuration example of the input / output circuit included in the semiconductor integrated circuit.
  • FIG. 12 is an explanatory diagram of a configuration example of a board system on which the above-mentioned semiconductor integrated circuit is mounted.
  • FIG. 13 is a characteristic diagram of the circuit shown in FIG.
  • FIG. 14 is a characteristic diagram of the circuit shown in FIG.
  • FIG. 15 is a characteristic diagram for comparing the semiconductor integrated circuit with a conventional example.
  • FIG. 16 is a characteristic diagram for comparing the above semiconductor integrated circuit with a conventional example.
  • FIG. 12 shows a board system equipped with a semiconductor integrated circuit according to the present invention.
  • the board system 12 shown in FIG. 12 is not particularly limited, but includes three semiconductor integrated circuits 12 1, 12 2, and 12 3 mounted on a single board.
  • Each of the semiconductor integrated circuits 121, 122, and 123 is formed on a single semiconductor substrate such as a single-crystal silicon substrate by a known semiconductor integrated circuit manufacturing technology, and printed wiring formed on the board is formed on the semiconductor integrated circuit. The signals can be exchanged via the terminal.
  • the semiconductor integrated circuit 1 2 1 has an input circuit 1 2 1 1 for taking in a signal from the outside, an output circuit 1 2 1 2 for outputting a signal to the outside, and a signal Input / output circuit that enables communication 1 2 1 3 including.
  • the semiconductor integrated circuit 122 includes an output circuit 1221 for outputting a signal to the outside, an input circuit 1 222 for receiving a signal from the outside, and an input / output for allowing a signal to be exchanged with the outside. Includes circuit 1223.
  • the semiconductor integrated circuit 123 includes an output circuit 1231 for outputting a signal to the outside, an input circuit 1232 for receiving a signal from the outside, and an input / output for enabling the exchange of a signal with the outside. Includes circuit 1233.
  • the semiconductor integrated circuits 121, 122, and 123 have been devised to suppress reflection on the transmission line, and therefore do not require external damping or terminating resistors.
  • FIG. 1 shows a configuration example of the input circuits 1211, 1222, and 1232.
  • the input circuits 121 1, 1222, and 123 2 are composed of a first inverter 11 for inverting the logic of a signal fetched via the input pad 10, and the first inverter 11.
  • a second inverter 12 that inverts the logic of the signal output from the first inverter 11 and a resistor 13 that couples the input terminal of the first inverter 11 to the output terminal of the second inverter 12 including.
  • the output signal of the second inverter 12 is transmitted to an internal circuit (not shown).
  • the value of the resistor 13 is made substantially equal to the resistance value of the printed wiring in the board system 12 shown in FIG.
  • the logic at the input terminal of the first inverter 11 and the logic of the second inverter 11 The logic at the output terminal of 1 and 2 is equal.
  • the logic at the input terminal of the first inverter 11 and the logic of the output terminal of the second inverter 12 are defined as the logic level. In this state, let us consider a case where the input signal fetched via the input pad 10 changes from low level to high level. When the input signal fetched via the input pad 10 transitions from low level to high level, the signal delay at the first and second inverters 11 and 12 causes the second inverter Evening when the output terminal of 12 shifts from low level to high level is delayed.
  • the output terminal of the second receiver 12 remains at the mouth level.
  • the impedance seen from the input pad 10 is substantially equal to the parallel combined resistance value of the input impedance of the first antenna 11 and the resistor 13. Therefore, at this time, the impedance seen from the input pad 10 is almost equal to the resistance value of the printed wiring in the board system 12 shown in FIG. 12, and the impedance is matched. . Then, when the output terminal of the second receiver 12 changes from the mouth level to the high level, the logic of the input terminal of the first receiver 11 and the output terminal of the second receiver 12 is changed.
  • the impedance seen from the input pad 10 is almost equal to the input kain dance of the 11th night and the high impedance state.
  • the input signal taken in through the input pad transitions from the high level to the low level, since the resistor 13 functions during the transition, the input signal is taken in through the input pad. The same operation and effect can be obtained as when the input signal is shifted from the mouth level to the high level.
  • the input impedance is the resistance value of the printed wiring in the board system 12 shown in FIG. Since the impedance is matched by making approximately the same, the reflected wave caused by the signal output to the transmission path being reflected by the input circuit is reduced. Except at the time of transition of the input signal, the input impedance is increased, so that the consumption of the direct current there is suppressed. By suppressing the reflected waves, a damping resistor and a terminating resistor are not required.
  • FIG. 2 shows another example of the configuration of the input circuits 1211, 1222, and 1232.
  • the configuration shown in FIG. 2 is significantly different from that shown in FIG. 1 in that an inverter 15 for inverting the logic of the output signal of the inverter 11 is provided. The point is that the signal CIN is transmitted to the internal circuit via the. According to this configuration, even if the parasitic capacitance 14 exists on the output terminal side of the inverter 12, the internal circuit is not affected by the parasitic capacitance 14 because it is isolated by the presence of the inverters 12 and 15.
  • FIG. 3 shows another configuration example of the input circuits 121 1, 1222, and 1232.
  • the major difference between the configuration shown in FIG. 3 and that shown in FIG. 1 is that a p-channel MOS transistor 31 and an n-channel transistor are connected between the resistor 13 and the output terminal of the second inverter 12.
  • a CMOS transfer gate formed by connecting the type MOS transistor 32 in parallel is interposed.
  • the control signal from the dynamic termination control terminal RE is transmitted to the gate electrode of the n-channel type MOS transistor 32.
  • a control signal from the dynamic termination control terminal RE is transmitted to the gate electrode of the p-channel MOS transistor 31 via the inverter 33.
  • the dynamic termination control signal from the dynamic termination control terminal RE When the dynamic termination control signal from the dynamic termination control terminal RE is at a high level, the p-channel type MOS transistor 31 and the n-channel type MOS transistor 32 Is conducted, and one end of the resistor 13 is coupled to the output terminal of the second inverter 12.
  • the dynamic termination control signal from the dynamic termination control terminal RE When the dynamic termination control signal from the dynamic termination control terminal RE is at a low level, the p-channel MOS transistor 31 and the n-channel MOS transistor 32 are turned off, and the resistance 13 Involvement in circuit operation is eliminated.
  • the dynamic termination control terminal RE When the dynamic termination control terminal RE is an external terminal, a dynamic termination control signal can be supplied from outside the chip.
  • whether or not the resistor 13 is involved in the circuit operation can be switched by the control signal from the dynamic termination control terminal RE. It can be involved in circuit operation.
  • FIG. 4 shows another configuration example of the input circuits 1211, 1222, and 1232.
  • resistors 13-1 and 13-2 are provided, and the resistor 13-1 and the output terminal of the second receiver 12 are connected to each other. Between them, a C MOS transfer gate composed of a p-channel type MOS transistor 31-1 and an n-channel type MOS transistor 32-1 connected in parallel is interposed, and a resistor 13-2 and a second inverter 12 are connected.
  • the control signal from the dynamic termination control terminal RE1 is transmitted to the gate electrode of the n-channel type MOS transistor 32-1. Further, a control signal from the dynamic termination control terminal RE is transmitted to the gate electrode of the p-channel type MOS transistor 31-1 via the inverter 33-1. The control signal from the dynamic termination control terminal RE2 is transmitted to the gate electrode of the n-channel type MOS transistor 32-2. Also, the p-channel type M ⁇ The control signal from the dynamic termination control terminal RE2 is transmitted to the gate electrode of the S transistor 31_2 via the inverter 33-2.
  • the resistance 13-11 and the resistance 13-2 are values close to the wiring resistance on the board in the board system 12.
  • Dynamic termination resistance control terminal The dynamic termination resistance control signal given from RE 1 and RE 2 allows the selective connection of the resistors 13-1 and 13-2 to the circuit operation, so the board system Depending on the environment, the resistors 13-1 and 13-2 can be selectively involved in the circuit operation.
  • the dynamic termination resistance control signal supplied to the dynamic termination resistance control terminals RE 1 and RE 2 can be formed by a register that can be set by a deep switching microcomputer on the board system 12. .
  • FIG. 5 shows a configuration example of the output circuit 1212, 1221, 1231.
  • the first output circuit is formed by connecting the p-channel MOS transistor 56 and the n-channel MOS transistor 57 in series, and the p-channel MOS transistor 58 and the n-channel MOS transistor 59 are connected in series. Connected to form a second output circuit.
  • the first output circuit (56, 57) has a relatively large driving force.
  • the driving force of the second output circuit (58, 59) is set smaller than that of the first output circuit (56, 57).
  • the setting of the driving force can be adjusted by the ratio of the gate width to the gate length in the MOS transistor.
  • the source electrodes of the P-channel MOS transistors 56 and 58 are connected to the high-potential-side power supply VCC, and the source electrodes of the n-channel MOS transistors 57 and 59 are connected to the low-potential-side power supply VSS.
  • An output node 50 is formed by connecting the drain electrodes of the transistor 58 and the n-channel type MOS transistor 59 to the output pad 62 in common. Output node 50 is coupled to an external terminal (not shown).
  • a diode-connected p-channel MOS transistor 60 is provided between the output node 50 and the high-potential power supply V CC.
  • a diode-connected n-channel MOS transistor 61 is provided between the output node 50 and the low-potential-side power supply VSS.
  • the signal level of the output node 50 is transmitted to the level monitor circuits 54 and 55.
  • the level monitor circuit 54 controls the operation of the P-channel type MOS transistors 56 and 58 based on the signal level of the output node 50.
  • Level monitor circuit 55 controls the operation of p-channel MOS transistors 57 and 59 based on the signal level of output node 50.
  • the level monitor circuits 54 and 55 load-drive the MOS transistors 56 and 57 having a large driving force until the voltage level of the output node 50 becomes VCC / 2. After the voltage level of the output node 50 exceeds VCC / 2, the MOS transistors 58, 59 having a small driving force are involved in the circuit operation for driving the load.
  • a NOR circuit 51, a receiver 52, and a NAND circuit 53 are provided in front of the level monitor circuits 54 and 55.
  • the NOR circuit 51 the NOR logic of the signal I output from the internal circuit and the output enable signal 0E * (* means active) is obtained.
  • the output signal A2 of the NOR circuit 51 is transmitted to the subsequent level monitor circuit 55.
  • the output enable signal OE * is inverted by the inverter 52, and the NAND logic of the inverted output signal and the signal I output from the internal circuit is obtained by the NAND circuit 53.
  • the output signal A1 of the NAND circuit 53 is a Transmitted to the monitor circuit 54. As a result, it is possible to output a signal according to the logic of the signal I in a state where the output signal 0 E * is asserted at the mouth level.
  • FIG. 6 shows a configuration example of the level monitor circuit 54.
  • the level monitor circuit 54 is not particularly limited. As shown in FIG. 6, the level monitor circuit 54 is composed of a circuit 541, 542 and OR circuits 5443, 5444. The logic of the signal at the output node 50 is inverted by the amplifier 541, and the logic of the output signal of the amplifier 541 is inverted by the subsequent amplifier 542. Then, the OR logic of the output signal A 1 of the NAND circuit 53 shown in FIG. 5 and the output signal of the above-mentioned circuit 54 1 is obtained by the OR circuit 54 3, and the OR circuit 54 3 The operation of the p-channel MOS transistor 58 is controlled by the output signal. Also, the OR logic of the output signal A1 of the NAND circuit 53 and the output signal of the inverter 552 is obtained by the OR circuit 554.
  • FIG. 7 shows a configuration example of the level monitor circuit 55.
  • the level monitor circuit 55 is not particularly limited, but, as shown in FIG. 7, is composed of an overnight circuit 551, 552, and AND circuits 553, 554.
  • the logic of the signal at output node 50 is inverted at 551
  • the logic of the output signal of the inverter 551 is inverted by the inverter 552 at the subsequent stage.
  • the AND logic of the output signal A2 of the NOR circuit 51 shown in FIG. 5 and the output signal of the above-mentioned impulse circuit 552 is obtained by the AND circuit 553, and the output signal of the AND circuit 553 is obtained. This controls the operation of the p-channel MOS transistor 57.
  • the AND logic of the output signal A1 of the NAND circuit 53 and the output signal of the inverter 551 is obtained by the AND circuit 554, and the output signal of the AND circuit 554 provides the p-channel MOS
  • the p-channel MOS transistor 59 having a small driving force is conducted instead of the p-channel MOS transistor 57, so that the external load is driven with a small current.
  • the reflected wave can be reduced.
  • FIG. 13 shows the relationship between the voltage of the output node 50 and the output impedance in the circuit shown in FIG.
  • the output impedance of the output node 50 rises from 0 to around 0.8 V, the voltage of the output node 50 drops sharply around 0.8 V, and then rises again as the voltage of the output node 50 rises.
  • Output impedance is increased.
  • the output impedance is almost 50 ⁇ .
  • the rapid drop in output impedance is caused by switching between the MOS transistors 56 and 57 and the MOS transistors 58 and 59.
  • Fig. 8 shows another configuration of the above output circuit 1 2 1 2, 1 2 2 1, 1 2 3 1 W
  • the configuration shown in FIG. 8 is significantly different from that shown in FIG. 5 in that the n-channel MOS transistor 57 having a large driving force is arranged on the high-potential side power supply VCC side, and Channel type MOS transistor 56 Low-potential-side power supply VSS placed side, and level monitor circuits 54, 55 are replaced by members 63, 64.
  • the inverter 63 inverts the logic of the output signal of the NAND circuit 53.
  • the operation signal of the n-channel MOS transistor 57 is controlled by the output signal of the inverter 63.
  • the inverter 64 inverts the logic of the output signal of the NOR circuit 51.
  • the operation of the p-channel type MOS transistor 56 is controlled by the output signal of the receiver 64.
  • the n-channel MOS transistor 57 changes from the previous conductive state to the non-conductive state, and thereafter, The load is driven by the P-channel MOS transistor 58 having a small driving force.
  • VCC level the voltage level of the output node 50
  • VSS low level
  • the driving force is large until the voltage level of the output node 50 changes from the VCC level to VSS + Vth (Vth is the threshold value of the M ⁇ S transistor 56).
  • Vth is the threshold value of the M ⁇ S transistor 56.
  • Both the P-channel MOS transistor 56 and the n-channel MOS transistor 59 having a small driving force conduct, thereby driving the load.
  • the p-channel MOS transistor 56 changes from the previously conducting state to the non-conducting state.
  • the load is driven by an n-channel MOS transistor 59 having a small driving force.
  • the load driving is performed by the MOS transistors 57, 56 having a large driving force
  • the driving force is small. Since the load drive is performed by the MOS transistors 58 and 59, the same effect as the configuration shown in FIG. 5 can be obtained. Further, in the configuration shown in FIG. 8, since the level monitor circuits 54 and 55 are not required, the number of elements can be reduced as compared with the configuration shown in FIG.
  • FIG. 14 shows the relationship between the potential of the output node 50 and the output impedance in the circuit shown in FIG.
  • a characteristic curve 141 corresponds to the circuit shown in FIG. 8
  • a characteristic curve 142 corresponds to a circuit that does not switch between MOS transistors having different driving forces in load driving.
  • the MOS transistors having different driving forces are not switched, as shown in the characteristic curve 142, while the output impedance gradually increases with the voltage increase of the output node 50, the driving force increases.
  • the output impedance gradually changes with the switching of the MOS transistor as a peak.
  • FIG. 9 shows another example of the configuration of the input / output circuits 12 13, 1 223, and 1 233.
  • I / O buffers 1 2 1 3, 1 222 3 and 1 233 are Input unit 91 for taking in signals from outside via input / output pad 90 and input / output node 110, and signal via input / output node 100 and input / output pad 90.
  • an output unit 92 for externally outputting the data.
  • the input / output terminals 90 are shared by the input unit 91 and the output unit 92. During the period in which the output enable signal 0E * is asserted to a low level, external output of the signal is enabled via the input / output pad 90.
  • the output section 92 is in a high impedance state, and the signal can be captured via the input / output pad 90.
  • the input unit 91 has the same configuration as that shown in FIG. 1, and the output unit 92 has the same configuration as shown in FIG. Therefore, the input section 91 can obtain the same operation and effect as the input circuit shown in FIG. 1, and the output section 92 can obtain the same operation and effect as the output circuit shown in FIG. Can be.
  • FIG. 10 shows another example of the configuration of the input / output circuits 12 13, 12 23, and 12 33.
  • the input / output circuits 1 2 1 3, 1 2 2 3, 1 2 3 3 shown in Fig. 10 are significantly different from those shown in Fig. 9 because of the dynamic termination resistance at the input section 91.
  • the function is provided in the output unit 92. That is, there is provided an inverter composed of a P-channel MOS transistor 95 and an n-channel MOS transistor 96 connected in series. By switching the signal transmission path by 3, the members (95, 96) described above are shared by the input unit 91 and the output unit 92.
  • the operation of the multiplexer 93 is controlled by an output enable signal OE *. '
  • the output signal of the amplifier 94 is selectively output to the MOS transistor through the multiplexer 93. It is transmitted to the gate electrodes 95, 96.
  • the inverter 94 is provided for inverting the logic of the signal I output from the internal circuit. In this state, signal output from the output section 92 is enabled.
  • the output enable signal OE * is at the high level
  • the output signal C N of the receiver 11 is selectively supplied to the MOS transistors 95 and 96 via the multiplexer 93. Is transmitted.
  • the output signals of the MOS transistors 95 and 96 are transmitted to the inverter 11 via the input / output nodes 100.
  • the function of the resistor 13 in FIG. 9 is realized by the output resistance of the inverter (95, 96) and the wiring resistance of the input / output node 100.
  • the combined value of the ON resistance of the MOS transistors 95 and 96 and the wiring resistance of the input / output node 100 is set to be substantially equal to the resistance value of the printed wiring in the board system 12.
  • the invert signal is not applied.
  • the logic at the input terminal of the inverter is equal to the logic at the output terminal of the inverter (95, 96).
  • the logic at the input terminal of the inverter and the logic at the output terminal of the inverter are set to high level. In this state, let us consider a case where the input signal fetched through the input / output pad 90 transitions from the mouth level to the high level.
  • the signal delay at the receiver 11 causes a delay in the receiver.
  • the timing of the transition of the output node from the mouth level to the high level is delayed. Due to this signal delay, when the input signal at the input / output pad 90 transitions from the mouth level to the high level, the input signal (95, 96) Output terminals are left low, and in this case, I / O pads
  • the impedance seen from 90 is determined by the combined value of the on-resistance of the n-channel M ⁇ S transistor 96 and the wiring resistance of the input / output node 100.
  • the combined value of the on-resistance of the n-channel type MOS transistor 96 and the wiring resistance of the input / output node 100 is set to be substantially equal to the resistance of the printed wiring in the board system 12. Therefore, at this time, the impedance seen from the input / output pad 90 becomes almost equal to the resistance value of the printed wiring in the board system 12 shown in FIG. 12, and the impedance is matched. .
  • the output of the inverter (95, 96) is changed from the mouth level to the high level, the input terminal of the inverter 11 and the inverter (95, 96) are switched. Since the logics of the input and output terminals become equal to each other, the impedance seen from the input / output pad 90 becomes substantially equal to the input impedance of the amplifier 11.
  • the impedance is matched by making the input impedance substantially equal to the resistance value of the printed wiring in the board system 12 shown in FIG. Therefore, the reflected wave caused by the signal output to the transmission path being reflected by the input circuit is reduced. Except at the time of transition of the input signal, the input impedance is increased, so that the consumption of the direct current there is suppressed.
  • an inverter composed of a p-channel type MOS transistor 95 and an n-channel type MOS transistor 96 connected in series, and a multiplexer 93 is provided at a stage preceding the inverter. Since the signal transmission path is switched by 93, the above-mentioned members (95, 96) are shared by the input unit 91 and the output unit 92. Area occupied by the input unit 9 1 Can be reduced.
  • FIG. 11 shows another configuration example of the input / output circuits 1213, 1223, and 1233.
  • the input / output circuits 1213, 1223, and 1233 shown in FIG. 11 differ greatly from those shown in FIG. 10 in that a p-channel MOS transistor 58 and an n-channel MOS transistor 59 are connected in series. That is, an output circuit is provided.
  • the output circuit in which the P-channel type MOS transistor 58 and the n-channel type MOS transistor 59 are connected in series has the same function as that shown in FIG. 8 and FIG.
  • the source electrode of the p-channel MOS transistor 68 is the high-potential power supply
  • the source electrode of the n-channel MOS transistor 59 is connected to the low-potential-side power supply VSS.
  • a point where the 58 and the n-channel MOS transistor 59 are connected in series is coupled to the input / output node 10 °.
  • the operation of the p-channel MOS transistor 58 is controlled by the output signal of the NAND circuit 53.
  • the operation of the n-channel type MOS transistor 59 is controlled by the output signal of the NOR circuit 51.
  • FIG. 15 is a characteristic diagram when a transition is made from a high level to a low level
  • FIG. 16 is a characteristic diagram when a transition is made from a low level to a high level.
  • the characteristic curves 151 and 161 correspond to the characteristic curves 152 and 1 when a signal is transmitted from the output circuit shown in FIG. 5 to the input circuit shown in FIG.
  • the characteristic curves 154 and 164 are different from those of the conventional circuit in which the driving force is not switched by a simple inverter circuit (FIG. (Equivalent to the omitted one).
  • FIGS. 15 and 16 the ringing is reduced by using the input circuit shown in FIG. 1 or the output circuit shown in FIG. Ringing is further reduced by using both the input circuit shown in FIG. 1 and the output circuit shown in FIG.
  • the input circuits 1211, 1222, and 1232 are set so that the input impedance at the transition of the input signal is smaller than the input impedance at the time of the transition of the input signal. Is reduced.
  • an inverter 15 for inverting the logic of the output signal of the inverter 11 is provided, and the signal CIN is transmitted to the internal circuit via the inverter 15.
  • a p-channel type MOS transistor 31 and an n-channel type MOS transistor 32 are connected in parallel between the resistor 13 and the output terminal of the second inverter 12.
  • the CMOS transfer gate composed of the resistor 13 By interposing the CMOS transfer gate composed of the resistor 13, the participation of the resistor 13 in the circuit operation can be controlled from the dynamic termination control terminal.
  • resistors 13-1 and 13-2 are provided, and a p-channel type M ⁇ S is connected between the resistor 13-1 and the output terminal of the second receiver 12.
  • Transistor 3 1—1 and n-channel MOS transistor 3 A CMOS transfer gate composed of a parallel connection of two and one is interposed, and a p-channel MOS transistor 31-2 is connected between the resistor 13-2 and the output terminal of the second inverter 12-2.
  • the n-channel M 0 S transistor 3 2 ⁇ 2 are connected in parallel, and the dynamic termination provided from the dynamic termination resistance control terminals RE 1 and RE 2 is provided by the interposition of the CMO S transfer gate.
  • the resistance control signal can be used to selectively affect the circuit operation as resistance 13-1 and resistance 13-2. Therefore, according to the environment in the board system, resistance 13-1 and resistance 13-2 And can be selectively involved in the circuit operation.
  • the driving force in the second half of the signal transition is set to be lower than the driving force in the first half of the transition, so that the generation of reflected waves can be suppressed.
  • external components such as a damping resistor and a terminating resistor for impedance matching are not required.
  • an n-channel type MOS transistor 57 with a large driving force is arranged on the high-potential side power supply VCC side, and a p-channel type MOS transistor with a large driving force is low.
  • the MOS transistors 57 and 56 with large driving power are provided.
  • the load drive is performed by the MOS transistors 58, 59 having a small driving force.
  • the level monitor circuits 54 and 55 are not required, the number of elements can be reduced as compared with the case of the configuration shown in FIG.
  • an inverter comprising a p-channel type MOS transistor 95 and an n-channel type MOS transistor 96 connected in series.
  • Multiplexer 9 3 The signal transmission path is switched by the multiplexer 93, so that the inverters (95, 96) are shared by the input unit 91 and the output unit 92, whereby the input unit 91 The area occupied by this can be reduced.
  • the present invention can be widely applied to semiconductor integrated circuits.

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Abstract

　信号を取り込むための入力回路と、信号を出力するための出力回路とを含む半導体集積回路において、上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定され、上記出力回路は、信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設定される。入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定することは、入力信号遷移時における反射波を低減する。また、信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設定することは、信号遷移の後半での反射波の発生を抑える。これにより、インピーダンス整合のためのダンピング抵抗や終端抵抗などの外付け部品を不要とする。

Description

明 細 書 半導体集積回路 技術分野
本発明は、 半導体集積回路、 さらにはそれに含まれる入力回路や出力 回路の改良技術に関する。 背景技術
一般に 1 00MH zを越えるような信号伝送路では、出力バッファと 配線ィンピ一ダンスとの不整合による反射があるため、単に出力バヅフ ァの駆動力を強くするだけでは、反射によるリンギングが発生し、論理 値を反転させるなどの誤動作が発生する。 このため、基板上で出力バッ ファ及び配線のィンピ一ダンス整合をとれるようにダンピング抵抗の 個数や配置方法についての検討が行われている。
半導体集積回路において、外部信号をチップ内に取り込むための入力 バッファ回路や、信号をチップ外に出力するための出力バッファ回路が 設けられる。バッファ回路について記載された文献として、特閧平 5— 14 1 6 9号公報、特閧平 3— 62723号公報、及び特閧平 3— 24 2 020号公報を挙げることができる。
特開平 5— 14 1 6 9号公報によれば、電流駆動能力が異なる複数の 駆動用 PMO S トランジスタと、電流駆動能力が異なる複数の駆動用 P MO S トランジス夕と電流駆動能力が異なる複数の NMO S トランジ ス夕とを CMO Sィンバ一夕構成に接続してなる駆動回路部の出力電 位を、論理しきい値電圧の異なる二つのセンス用ィンバ一夕でセンスし それそれのセンス用ィンバ一夕から出力信号と外部からの入力信号と によって、 駆動用 M O S トランジスタを選択し、 駆動回路部の出力電位 がスィツチングする時に、 そのスィヅチングの前期においては、 電流駆 動能力が大きい M O S トランジスタで負荷を駆動し、スィツチングの後 期においては、電流駆動能力が小さい M 0 S トランジスタで負荷を駆動 するようにすることで、バッファ回路の動作に伴って発生する電源線や グランド線の電位変動を起こり難くするための技術が記載されている。 また、 特開平 3— 6 2 7 2 3号公報によれば、 入力信号に従って信号 伝送路の特性インピーダンスを駆動すると共に、上記信号伝送路の特性 ィンピ一ダンスに等しい出カインピーダンスを有する相補対接続され た第 1及び第 2 トランジスタからなる第 1の出力回路と、出力端が上記 信号伝送路に接続され、相補対接続された第 3及び第 4のトランジスタ からなる第 2の出力回路と、上記入力信号の変化時のみ上記第 2の出力 回路を動作状態にする制御回路とを設けることにより、オーバーシユー トゃアンダーシュートの発生を抑えるための技術が記載されている。 さらに、 特開平 3— 2 4 2 0 2 0号公報によれば、互いに電圧レベル の異なる二つの電圧源の間に直列に接続され信号伝送路の特性ィンピ 一ダンスに等しい出カインピーダンスを有する第 1 トランジス夕及び 第 2 トランジスタと、入力信号に基づいて上記第 1 トランジスタと上記 第 2 トランジスタとを相対的に切り換える制御信号を発生させる制御 部と、上記第 1 トランジスタと上記第 2 トランジスタとの間に設けられ た出力ノードとを備える出カバッファにおいて、前記第 1 トランジスタ 及び上記第 2 トランジスタとそれそれ並列に接続された第 3 トランジ ス夕と、前記第 1 トランジスタと同時に上記第 3 トランジスタをオンさ せ、上記第 3 トランジスタのオンからオフまでの時間を規定する第 1経 時手段と第 1電圧検出手段とにより出力ノード電圧が高電圧レベルに 達する直前に上記第 3 トランジスタをオフさせる第 1補助制御部と、助 雪第 2 トランジスタと同時に上記第 4 トランジスタをオンさせ上記第 4 トランジスタのオンからオフまでの時間を規定する第 2経時手段と 第 2電圧検出手段により出力ノード電圧が定電圧レベルに達する直前 に上記第 4 トランジスタをオフさせる第 2補助制御部とを設けること により、出力点におけるオーバーシュートやアンダーシュートの低減を 図るための技術が記載されている。
高速信号伝送のためには出力バッファの駆動力上げ、配線負荷を早く する必要があるが、出力バッファの駆動力を上げて配線とのィンピ一ダ ンス不整合が起きると、 信号反射による誤動作発生する。 このため、 出 力バッファの駆動力を上げても、基板上では、 ダンピング抵抗を揷入し てインピーダンス整合をとるための基板設計が必要とされる。
また、入力側においても、 インピーダンス整合をとるためにダンピン グ抵抗付加や終端抵抗の付加などが必要とされる。基板設計では、 ダン ビング抵抗の個数や配置について、個々の基板毎に検討が必要であり、 基板設計に要する時間を増大させるとともに、基板上の部品点数の増大 や、部品点数の増大を招くことが、本願発明者によって見いだされた。 また、上記従来技術においては、信号の入力回路の構成については考慮 されていない。
本発明の目的は、簡単な構成により伝送路の反射を低減するための技 術を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の 記述と添付図面から明らかにされるであろう。 発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説 明すれば下記の通りである。 すなわち、信号を取り込むための入力回路と、信号を出力するための 出力回路と、 を含む半導体集積回路であって、 上記入力回路は、 入力信 号遷移時の入力インピーダンスが、入力信号遷移時以外の入カインピー ダンスよりも小さくなるように設定され、上記出力回路は、信号遷移の 前半での駆動力が遷移の後半での駆動力よりも高めに設定されて成る。 上記の手段によれば、上記入力回路は、入力信号遷移時の入力インピ 一ダンスが、入力信号遷移時以外の入カインピ一ダンスよりも小さくな るように設定されることにより、入力信号遷移時における反射波を低減 する。 また、 上記出力回路において、 信号遷移の後半での駆動力が遷移 の前半の駆動力よりも低めに設定されることで、反射波の発生を抑える ことができる。 このように反射波が低減されることにより、 ィンピ一ダ ンス整合のためのダンピング抵抗や終端抵抗などの外付け部品が不要 とされる。
上記入力回路と上記出力回路とは、信号の入出力を可能とするパッ ド に共通接続することができる。
入力パッドと、上記入力パッ ドを介して外部からの信号を取り込むた めの入力回路とを含んで半導体集積回路が構成されるとき、上記入力回 路は、 入力信号遷移時の入カインピーダンスが、入力信号遷移時以外の 入カインピ一ダンスよりも小さくなるように調整可能な動的終端抵抗 回路を設ける。
上記動的終端抵抗回路は、上記入力パッ ドを介して伝達された信号の 論理を反転するための第 1論理回路と、上記第 1論理回路の出力信号の 論理を反転するための第 2論理回路と、上記第 1論理回路の入力端子と 上記第 2論理回路の出力端子とを結合可能な抵抗と、を含んで構成する ことができる。
上記動的終端抵抗回路は、上記入力パッ ドを介して伝達された信号の 論理を反転するための第 1論理回路と、上記第 1論理回路の出力信号の 論理を反転するための第 2論理回路と、上記第 1論理回路の入力端子と 上記第 2論理回路の出力端子とを結合可能な抵抗と、上記第 1論理回路 の出力信号を内部回路へ伝達するための第 3論理回路と、を含んで構成 することができる。
上記抵抗の回路動作への関与を制御可能なスィツチ回路を設けるこ とができるる。
上記動的終端抵抗回路は、上記入力パッ ドを介して伝達された信号の 論理を反転するための第 1論理回路と、上記第 1論理回路の出力信号の 論理を反転するための第 2論理回路と、上記第 1論理回路の入力端子と 上記第 2論理回路の出力端子とを結合可能な複数の抵抗と、上記複数の 抵抗を選択的に回路動作に関与させるためのスィツチ回路と、を含んで 構成することができる。
内部回路と、上記内部回路の出力信号を外部出力可能な出力回路とを 含んで半導体集積回路が構成されるとき、 上記出力回路は、 出力すべき 信号の遷移の前半に、上記内部回路の出力信号に基づいて外部負荷を駆 動可能な第 1出力回路と、上記第 1出力回路に比べて駆動力が小さく設 定され、上記外部負荷を駆動可能な第 2出力回路とを設けることができ る。
上記外部負荷の電圧レベルに応じて、上記第 1出力制御回路と上記第
2出力回路とを選択的に回路動作に関与させるためのレベルモニタ回 路を含めることができる。
上記第 2出力回路は、高電位側電源側に配置された nチヤネル型トラ ンジス夕と、低電位側電源側に配置された pチャネル型トランジスタと の直列接続回路を含むとき、 nチャネル型トランジスタと pチャネル型 トランジスタとの直列接続ノードを上記第 1出力回路の出力ノードに 結合する。
入力信号遷移時の入力インビーダンスが、 入力信号遷移時以外の入カイン ピ一ダンスよりも小さくなるように設定された入力部と、 信号遷移の後半で の駆動力が遷移の前半での駆動力よりも低めに設定されて成る出力部とを含 んで半導体集積回路が形成されるとき、 上記出力部は、 出力すべき信号の遷 移の前半に、 上記内部回路の出力信号に基づいて外部負荷を駆動可能な第 1 出力回路と、 上記第 1出力回路に比べて駆動力が小さく設定され、 上記外部 負荷を駆動可能な第 2出力回路とを含み、 上記第 2出力回路は、 高電位側電 源側に配置された nチャネル型トランジス夕と、 低電位側電源側に配置され た pチャネル型トランジスタとの直列接続回路とを含み、 上記 nチャネル型 トランジスタと pチャネル型トランジスタとの直列接続ノ一ドが上記第 1出 力回路の出力ノードとともに上記入出力パッドに共通接続し、 上記直列接続 回路は上記入力部の一部として共用する。 図面の簡単な説明
第 1図は、本発明にかかる半導体集積回路に含まれる入力回路の構成 例回路図である。
第 2図は、 上記入力回路の別の構成例回路図である。
第 3図は、 上記入力回路の別の構成例回路図である。
第 4図は、 上記入力回路の別の構成例回路図である。
第 5図は、上記半導体集積回路に含まれる出力回路の構成例回路図で ある。
第 6図は、 上記出力回路における主要部の構成例回路図である。 第 7図は、 上記出力回路における主要部の構成例回路図である。 第 8図は、 上記出力回路の別の構成例回路図である。
第 9図は、上記半導体集積回路に含まれる入出力回路の構成例回路図 である。
第 1 0図は、上記半導体集積回路に含まれる入出力回路の別の構成例 回路図である。
第 1 1図は、上記半導体集積回路に含まれる入出力回路の別の構成例 回路図である。
第 1 2図は、上記半導体集積回路が搭載されたボードシステムの構成 例説明図である。
第 1 3図は、 第 5図に示される回路の特性図である。
第 1 4図は、 第 8図に示される回路の特性図である。
第 1 5図は、上記半導体集積回路を従来例と比較するための特性図で ある。
第 1 6図は、上記半導体集積回路を従来例と比較するための特性図で ある。 発明を実施するための最良の形態
第 1 2図には、本発明に係る半導体集積回路が搭載されたボ一ドシス テムが示される。
第 1 2図に示されるボードシステム 1 2は、特に制限されないが、 3 個の半導体集積回路 1 2 1 , 1 2 2 , 1 2 3が単一のボードに搭載され て成る。 半導体集積回路 1 2 1， 1 2 2 , 1 2 3は、 それそれ公知の半 導体集積回路製造技術により単結晶シリコン基板などの一つの半導体 基板に形成され、ボード上に形成されたプリント配線を介して信号のや り取りが可能に結合されている。
半導体集積回路 1 2 1は、特に制限されないが、外部から信号を取り 込むための入力回路 1 2 1 1、信号を外部に出力するための出力回路 1 2 1 2、外部との間で信号のやり取りを可能とする入出力回路 1 2 1 3 を含む。
半導体集積回路 122は、特に制限されないが、信号を外部に出力す るための出力回路 1221、外部から信号を取り込むための入力回路 1 222、外部との間で信号のやり取りを可能とする入出力回路 1223 を含む。
半導体集積回路 123は、特に制限されないが、信号を外部に出力す るための出力回路 1231、外部から信号を取り込むための入力回路 1 232、外部との間で信号のやり取りを可能とする入出力回路 1233 を含む。
半導体集積回路 121， 122， 123は、 伝送路の反射を抑えるた めの工夫がなされており、 そのために、 ダンピング抵抗や終端抵抗の外 付けは不要とされている。
次に、 半導体集積回路 121, 122, 123に含まれる入力回路 1
2 1 1, 1222, 1232の構成例について説明する。
第 1図には、 上記入力回路 12 1 1 , 1222， 1232の構成例が 示される。
第 1図に示されるように、 上記入力回路 121 1, 1222， 123 2は、入力パッ ド 10を介して取り込まれた信号の論理を反転する第 1 ィンバ一夕 1 1と、この第 1ィンバ一夕 1 1から出力された信号の論理 を反転する第 2ィンバ一夕 12と、上記第 1ィンバ一夕 1 1の入力端子 と上記第 2インバー夕 12の出力端子とを結合する抵抗 13とを含む。 上記第 2インバー夕 12の出力信号は、図示しない内部回路へ伝達され る。上記抵抗 13の値は、第 12図に示されるボ一ドシステム 12にお けるプリント配線の抵抗値にほぼ等しくされる。
入力パッ ド 10を介して取り込まれた入力信号が遷移される直前ま では、第 1インバー夕 1 1の入力端子における論理と、第 2インバー夕 1 2の出力端子における論理とが等しい。 ここで、 第 1インバー夕 1 1 の入力端子における論理と、第 2ィンバ一夕 1 2の出力端子の論理を口 —レベルとする。 この状態で、 入力パッ ド 1 0を介して取り込まれた入 力信号がローレベルからハイレベルに遷移される場合を考える。入力パ ッ ド 1 0を介して取り込まれた入力信号がローレベルからハイレベル に遷移されるとき、 第 1 , 第 2インバー夕 1 1 , 1 2での信号遅延によ り、第 2ィンバ一夕 1 2の出力端子がローレベルからハイレベルに遷移 される夕イミングが遅れる。 この遅延により、 入力パッ ド 1 0での入力 信号が口一レベルからハイレベルに遷移されるときには、第 2ィンバ一 夕 1 2の出力端子が口一レベルのままとされており、 この場合、 入力パ ヅ ド 1 0から見たィンピーダンスは、第 1ィンバ一夕 1 1の入カインピ 一ダンスと抵抗 1 3との並列合成抵抗値にほぼ等しくなる。従って、 こ のとき、 入力パッ ド 1 0から見たインピーダンスは、 第 1 2図に示され るボ一ドシステム 1 2におけるプリント配線の抵抗値にほぼ等しくな り、 ィンピ一ダンスが整合される。 そして、 第 2ィンバ一夕 1 2の出力 端子が口一レベルからハイレベルに遷移されると、第 1ィンバ一夕 1 1 の入力端子と第 2ィンバ一夕 1 2の出力端子との論理が互いに等しく なるため、 入力パッ ド 1 0から見たィンピーダンスは、 第 1ィンバ一夕 1 1の入カインビーダンスにほぼ等しくなり、高ィンピ一ダンス状態と される。 尚、 入力パッ ドを介して取り込まれた入力信号が、 ハイレベル からローレペルに遷移される場合にも、 その遷移の途中では、抵抗 1 3 が機能されることから、入力パッ ドを介して取り込まれた入力信号が口 —レベルからハイレベルに遷移される場合と同様の作用効果が得られ る。
このように、 入力信号遷移の過渡期には、 入力インピーダンスが、 第 1 2図に示されるボードシステム 1 2におけるプリント配線の抵抗値 にほぼ等しくされることでィンピーダンスが整合されることから、伝送 路に出力された信号が入力回路で反射されることに起因する反射波が 低減される。 また、 入力信号の遷移時以外においては、 入力インピーダ ンスが高くされることにより、そこでの直流電流の消費が低く抑えられ る。上記反射波が抑えられることにより、 ダンピング抵抗や終端抵抗は 不要とされる。
第 2図には、 上記入力回路 12 1 1， 1222， 1232の別の構成 例が示される。第 2図に示される構成が第 1図に示されるのと大きく相 違するのは、ィンバ一夕 1 1の出力信号の論理を反転するためのィンバ 一夕 15を設け、このィンバ一夕 15を介して内部回路へ信号 C I Nを 伝達するようにした点である。 かかる構成によれば、 ィンバ一夕 12の 出力端子側に寄生容量 14が存在しても、 インバー夕 12， 15の存在 によって隔絶されるため、寄生容量 14によって内部回路が影響されな いで済む。
第 3図には、 上記入力回路 121 1, 1222， 1232の別の構成 例が示される。
第 3図に示される構成が第 1図に示されるのと大きく相違するのは、 抵抗 13と、 第 2ィンバ一夕 12の出力端子との間に、 pチャネル型 M OSトランジスタ 31と nチャネル型 MO S トランジスタ 32とが並 列接続されて成る CMOSトランスファゲートが介在される点である。 上記 nチャネル型 MO Sトランジス夕 32のゲート電極には動的終端 制御端子 REからの制御信号が伝達される。 また、 pチャネル型 MOS トランジスタ 31のゲート電極には、上記動的終端制御端子 REからの 制御信号がィンバ一夕 33を介して伝達される。上記動的終端制御端子 REからの動的終端制御信号がハイレベルとされる場合に、 pチャネル 型 M0Sトランジスタ 3 1と nチャネル型 M OSトランジスタ 32と が導通され、抵抗 13の一端が第 2インバー夕 12の出力端子に結合さ れる。上記動的終端制御端子 REからの動的終端制御信号がローレベル とされる場合には、 pチャネル型 MO Sトランジスタ 31と nチャネル 型 MO Sトランジスタ 32とが非導通状態とされ、抵抗 13の回路動作 への関与が排除される。動的終端制御端子 REは外部端子とした場合に は、 動的終端制御信号をチップ外から供給することができる。
このように第 3図に示される構成では、動的終端制御端子 R Eからの 制御信号によって、抵抗 13を回路動作に関与させるか否かを切り換え ることができるので、必要に応じて抵抗 13を回路動作へ関与させるこ とができる。
第 4図には、 上記入力回路 121 1, 1222， 1232の別の構成 例が示される。
第 4図に示される構成が第 1図に示されるのと大きく相違するのは、 抵抗 13— 1 , 13— 2が設けられ、 抵抗 13— 1と、 第 2ィンバ一夕 12の出力端子との間に、 pチャネル型 MO Sトランジスタ 31— 1と nチャネル型 MO Sトランジスタ 32— 1とが並列接続されて成る C MO Sトランスファゲートが介在され、抵抗 13— 2と、第 2インバー 夕 12の出力端子との間に、 pチャネル型 MO Sトランジス夕 31— 2 と nチャネル型 MOSトランジスタ 32 -2とが並列接続されて成る CMOSトランスファゲートが介在される点である。
上記 nチャネル型 MO S トランジス夕 32— 1のゲ一ト電極には動 的終端制御端子 RE 1からの制御信号が伝達される。 また、 pチャネル 型 MO Sトランジスタ 31— 1のゲート電極には、上記動的終端制御端 子 REからの制御信号がィンバ一夕 33— 1を介して伝達される。上記 nチャネル型 MO Sトランジスタ 32— 2のゲート電極には動的終端 制御端子 RE 2からの制御信号が伝達される。 また、 pチャネル型 M〇 Sトランジスタ 3 1 _ 2のゲート電極には、上記動的終端制御端子 RE 2からの制御信号がインバー夕 33— 2を介して伝達される。抵抗 13 一 1と抵抗 13— 2とは、ボードシステム 12におけるボード上の配線 抵抗に近い値とされる。例えばボード上の配線抵抗が 150 Ωとされる とき、 抵抗 31— 1は 100 Ωとされ、抵抗 31— 2は 200 Ωとされ る。動的終端抵抗制御端子: RE 1 , RE 2から与えられる動的終端抵抗 制御信号によって、抵抗 13— 1と抵抗 13— 2と選択的に回路動作に 関与させることができるため、ボ一ドシステムでの環境に応じて抵抗 1 3一 1と抵抗 13— 2と選択的に回路動作に関与させることができる。 尚、 動的終端抵抗制御端子 RE 1， RE 2に供給される動的終端抵抗 制御信号は、ボードシステム 12上のディヅプスィヅチゃマイクロコン ピュー夕により設定可能なレジス夕によつて形成することができる。 第 5図には、 上記出力回路 12 12, 1221, 1231の構成例が 示される。
pチャネル型 MO Sトランジスタ 56と、 nチャネル型 MO Sトラン ジス夕 57とが直列接続されて第 1出力回路が形成され、 pチャネル型 MO Sトランジスタ 58と nチャネル型 MO Sトランジスタ 59とが 直列接続されて第 2出力回路が形成される。上記第 1出力回路（56， 57) は、 駆動力が比較的大きく設定される。上記第 2出力回路 （58, 59 ) は、 上記第 1出力回路 （ 56, 57 ) に比べて駆動力が小さく設 定される。駆動力の設定は、 MO Sトランジス夕のゲート幅とゲート長 の比によって調整することができる。上記 Pチャネル型 MO Sトランジ ス夕 56, 58のソース電極は高電位側電源 VC Cに結合され、 nチヤ ネル型 M OSトランジスタ 57， 59のソース電極は低電位側電源 V S Sに結合される。 pチャネル型 MO Sトランジスタ 56と riチャネル型 MO Sトランジスタ 57とのドレイン電極、及び pチャネル型 MO Sト ランジス夕 5 8と nチャネル型 M〇 S トランジスタ 5 9とのドレイン 電極が、 出力パヅ ド 62に共通接続されることによって、 出力ノード 5 0が形成される。 出力ノード 50は、 図示しない外部端子に結合される。 出力ノード 5 0が不所望な電圧レベルになるのを防止するため、出力 ノード 5 0と高電位側電源 VC Cとの間に、ダイォ一ド接続された pチ ャネル型 MO S トランジスタ 60が設けられ、出力ノード 50と低電位 側電源 V S Sとの間に、ダイォード接続された nチャネル型 MO S トラ ンジス夕 6 1が設けられる。
上記出力ノード 50の信号レベルは、 レベルモニタ回路 54， 5 5に 伝達される。 レベルモニタ回路 54は、 出力ノード 50の信号レベルに 基づいて Pチャネル型 M〇 S トランジスタ 5 6 , 58の動作を制御する。 レベルモニタ回路 5 5は、出力ノード 5 0の信号レベルに基づいて pチ ャネル型 MO S トランジスタ 57 , 5 9の動作を制御する。特に制限さ れないが、 レベルモニタ回路 54 , 5 5は、 出カノ一ド 50の電圧レべ ルが VC C/2になるまでは、駆動力の大きな MO S トランジスタ 5 6， 57を負荷駆動のための回路動作に関与させ、出力ノード 50の電圧レ ベルが VCC/2を越えた後は、駆動力の小さな MO Sトランジスタ 5 8, 5 9を負荷駆動のための回路動作に関与させる。
上記レベルモニタ回路 54， 5 5の前段には、 ノァ回路 5 1、 ィンバ 一夕 5 2、 ナンド回路 53が設けられる。 ノア回路 5 1では、 内部回路 から出力された信号 Iと、 アウトプッ トイネ一プル信号 0 E * ( *は口 ーァクティブを意味する） とのノア論理が得られる。 ノァ回路 5 1の出 力信号 A 2は、 後段のレベルモニタ回路 5 5に伝達される。 また、 ァゥ トプッ トイネーブル信号 OE *がィンバ一夕 5 2で反転され、この反転 出力信号と、内部回路から出力された信号 Iとのナンド論理がナンド回 路 53で得られる。 このナンド回路 53の出力信号 A 1は、 後段のレぺ ルモニタ回路 5 4に伝達される。 これにより、 アウトプッ トイネ一プル 信号 0 E *が口一レベルにアサートされた状態で、信号 Iの論理に応じ た信号出力が可能とされる。
第 6図には、 上記レベルモニタ回路 5 4の構成例が示される。
レベルモニタ回路 5 4は、 特に制限されないが、 第 6図に示されるよ うに、 ィンバ一夕 5 4 1， 5 4 2、 オア回路 5 4 3 , 5 4 4が結合され て成る。出力ノード 5 0の信号の論理がィンバ一夕 5 4 1で反転され、 このィンバ一夕 5 4 1の出力信号の論理が、後段のィンバ一夕 5 4 2で 反転される。そして、 第 5図に示されるナンド回路 5 3の出力信号 A 1 と、上記ィンバ一夕 5 4 1の出力信号とのオア論理がオア回路 5 4 3で 得られ、このオア回路 5 4 3の出力信号によって pチャネル型 M O S ト ランジス夕 5 8が動作制御される。 また、 上記ナンド回路 5 3の出力信 号 A 1と、ィンバ一夕 5 5 2の出力信号とのオア論理がオア回路 5 5 4 で得られ、このノア回路 5 5 4の出力信号によって pチャネル型 M O S トランジス夕 5 6が動作制御される。 V C C = 3 . 3 Vとするとき、 上 記インバー夕 5 4 1 , 5 4 2の論理しきい値は、 （V C C / 2 ) 〜2 . 0 Vに設定される。 かかる構成において、 出力ノード 5 0が口一レベル からハイレベルに遷移される場合には、 その遷移の前半では、 駆動力の 大きな Pチャネル型 M O S トランジスタ 5 6が導通されるため、外部負 荷は大電流駆動される。 それに対して、 上記遷移の後半では、 pチヤネ ル型 M O S トランジスタ 5 6に代えて、駆動力の小さな pチャネル型 M 0 S トランジスタ 5 8が導通されるため、外部負荷は小電流駆動される。 第 7図には、 上記レベルモニタ回路 5 5の構成例が示される。
レベルモニタ回路 5 5は、 特に制限されないが、 第 7図に示されるよ うに、 ィンバ一夕 5 5 1 , 5 5 2、 及びアンド回路 5 5 3， 5 5 4が結 合されて成る。出力ノード 5 0の信号の論理がィンバ一夕 5 5 1で反転 され、 このインバー夕 5 5 1の出力信号の論理が、後段のインバー夕 5 5 2で反転される。 そして、 第 5図に示されるノア回路 5 1の出力信号 A2と、上記ィンパ一夕 5 5 2の出力信号とのアンド論理がアンド回路 5 5 3で得られ、このアンド回路 5 53の出力信号によって pチャネル 型 MO S トランジスタ 5 7が動作制御される。 また、 上記ナンド回路 5 3の出力信号 A 1と、インバー夕 5 5 1の出力信号とのアンド論理がァ ンド回路 5 54で得られ、このアンド回路 5 54の出力信号によって p チャネル型 MO S トランジスタ 5 9が動作制御される。 VC C = 3. 3 Vとするとき、 上記インバー夕 5 5 1 , 5 52の論理しきい値は、 0. 8〜（VC C/2) Vに設定される。 かかる構成において、 出力ノード 50がハイレベルからローレベルに遷移される場合には、その遷移の前 半では、駆動力の大きな pチャネル型 MO S トランジスタ 57が導通さ れるため、 外部負荷は大電流駆動される。 それに対して、 上記遷移の後 半では、 pチャネル型 MO S トランジス夕 57に代えて、 駆動力の小さ な pチャネル型 MO S トランジスタ 5 9が導通されるため、外部負荷は 小電流駆動されることで反射波の低減が図られる。
第 1 3図には、第 5図に示される回路における出力ノード 50の電圧 と、 出カインピ一ダンスとの関係が示される。 出力ノード 50の電圧が 0 から 0. 8 V付近まで出力インピーダンスが上昇され、 出力ノード 5 0の電圧が 0. 8 V付近で急激に低下されてから再び出力ノード 5 0 の電圧の上昇に伴って出カインピーダンスが上昇される。出力ノード 5 0の電圧が 0 V ( = VS S) の場合と、 3. 3 V ( = VC C) の場合に 出カインピーダンスがほぼ 5 0 Ωとされる。上記出カインピーダンスの 急激な低下は、 MO S トランジスタ 5 6 , 57と M〇 S トランジスタ 5 8， 5 9との切り換えに起因する。
第 8図には、 上記出力回路 1 2 1 2 , 1 2 2 1 , 1 23 1の別の構成 W
例が示される。
第 8図に示される構成が、第 5図に示されるのと大きく相違するのは、 駆動力が大きな nチャネル型 MO Sトランジスタ 57を高電位側電源 V C C側に配置し、駆動力が大きな pチャネル型 M 0 Sトランジスタ 5 6低電位側電源 VSS側に配置した点、 及びレベルモニタ回路 54, 5 5に代えてィンバ一夕 63， 64を設けた点である。ィンバ一夕 63は、 ナンド回路 53の出力信号の論理を反転する。このィンバ一夕 63の出 力信号によって nチャネル型 MO Sトランジスタ 57が動作制御され る。 ィンバ一夕 64は、 ノア回路 5 1の出力信号の論理を反転する。 こ のィンバ一夕 64の出力信号によって pチャネル型 M〇 Sトランジス 夕 56が動作制御される。
上記の構成において、 出力ノード 50の電圧レベルがローレペル（V S Sレベル） からハイレベル （VC C) レベルに駆動される場合を考え る。 この場合、 出カノ一ド 5◦の電圧レベルが V S Sレベルから V C C — Vt h (V t hは MO Sトランジスタ 57のしきい値） になるまでは、 駆動力が大きな nチャネル型 MO Sトランジス夕 57と、駆動力の小さ な Pチャネル型 MO Sトランジスタ 58との双方が導通されることで 負荷駆動が行われる。 そして、 出力ノード 50の電圧レベルが VCCレ ベルから VC C— Vt hになった時点で、 nチャネル型 MO Sトランジ ス夕 57がそれまでの導通状態から非導通状態に遷移され、それ以降は、 駆動力が小さな Pチャネル型 MO Sトランジスタ 58によって負荷駆 動が行われる。
次に、 出力ノード 50の電圧レベルがハイレベル （V C Cレベル） か らロ一レベル （V S S) レベルに駆動される場合を考える。 この場合、 出力ノード 50の電圧レベルが VC Cレベルから VS S + V t h ( V t hは M〇 Sトランジスタ 56のしきい値） になるまでは、 駆動力が大き な Pチャネル型 MO S トランジスタ 5 6と、駆動力の小さな nチャネル 型 MO S トランジスタ 5 9との双方が導通されることで負荷駆動が行 われる。 そして、 出力ノード 5 0の電圧レベルが VC Cレベルから VS S+Vt hになった時点で、 pチャネル型 MO S トランジスタ 5 6がそ れまでの導通状態から非導通状態に遷移され、 それ以降は、駆動力が小 さな nチャネル型 MO S トランジスタ 5 9によって負荷駆動が行われ る。
このように出力ノード 50の遷移期間の前半においては、駆動力の大 きな MO S トランジスタ 57, 5 6による負荷駆動が行われ、 出力ノー ド 50の遷移期間の後半においては、駆動力の小さな MO Sトランジス 夕 5 8， 5 9によって負荷駆動が行われるため、第 5図に示される構成 と同様の効果を得ることができる。 さらに、第 8図に示される構成では、 レベルモニタ回路 54 , 55が不要とされることから、第 5図に示され る構成の場合よりも素子数の低減を図ることができる。
第 14図には、第 8図に示される回路における出力ノード 50の電位 と出カインピーダンスとの関係が示される。第 14図において、 特性曲 線 14 1は、 第 8図に示される回路に対応し、 特性曲線 142は、 負荷 駆動において、駆動力の異なる MO S トランジス夕の切り換えを行わな い回路に対応する。駆動力の異なる MO S トランジスタの切り換えを行 わない場合には、 特性曲線 142に示されるように、 出力ノード 50の 電圧上昇に対して出力インピーダンスが徐々に上昇されるのに対して、 駆動力の異なる MO S トランジスタの切り換えを行う場合には、この M 0 S トランジスタの切り換えをピークとして出カインピ一ダンスがな だらかに変化する特性を示す。
第 9図には、 上記入出力回路 1 2 1 3， 1 223， 1 233の別の構 成例が示される。 入出力バッファ 1 2 1 3 , 1 22 3， 1 233は、 そ れそれ入出力パッ ド 9 0及び入出力ノード 1 1 0 0を介して外部から 信号を取り込むための入力部 9 1と、入出力ノード 1 0 0及び入出力パ ッ ド 9 0を介して信号を外部出力するための出力部 9 2とを含む。入力 部 9 1と出力部 9 2とで入出力端子 9 0が共有される。ァゥトプットイ ネーブル信号 0 E *がローレベルにアサ一トされた期間では、入出力パ ッ ド 9 0を介して信号の外部出力が可能とされる。ァゥトプットイネー プル信号 0 E *がハイレベルにネゲートされた期間では、出力部 9 2は 高ィンピーダンス状態とされ、入出力パッド 9 0を介して信号の取り込 みが可能とされる。入力部 9 1には、第 1図示されるのと同一構成のも のが適用され、 出力部 9 2には、第 8図に示されるのと同一構成のもの が適用される。従って、 入力部 9 1においては、 第 1図に示される入力 回路と同様の作用効果を得ることができ、 出力部 9 2は、第 8図に示さ れる出力回路と同様の作用効果を得ることができる。
第 1 0図には、 上記入出力回路 1 2 1 3， 1 2 2 3， 1 2 3 3の別の 構成例が示される。第 1 0図に示される入出力回路 1 2 1 3 , 1 2 2 3 , 1 2 3 3が、 第 9図に示されるのと大きく相違するのは、入力部 9 1に おける動的終端抵抗機能を、 出力部 9 2に持たせた点である。すなわち、 Pチャネル型 M O S トランジスタ 9 5と nチャネル型 M O S トランジ ス夕 9 6とが直列接続されて成るィンバ一夕が設けられ、このィンバ一 夕の前段にマルチプレクサ 9 3が設けられ、このマルチプレクサ 9 3に より信号伝達経路の切り換えが行われることにより、 上記ィンバ一夕 ( 9 5， 9 6 )を入力部 9 1と出力部 9 2とで共有するようにしている。 上記マルチプレクサ 9 3は、ァゥトプッ トイネーブル信号 O E *によつ て動作制御される。 '
アウトプットィネーブル信号 0 E *がローレベルの場合に、ィンバ一 夕 9 4の出力信号がマルチプレクサ 9 3を介して選択的に M O S トラ ンジス夕 9 5， 9 6のゲート電極に伝達される。上記ィンバ一夕 9 4は、 内部回路から出力された信号 Iの論理を反転するために設けられる。こ の状態で、 出力部 9 2からの信号出力が可能とされる。
これに対して、ァゥトプットイネーブル信号 O E *がハイレベルの場 合には、ィンバ一夕 1 1の出力信号 Cェ Nがマルチプレクサ 9 3を介し て選択的に M O S トランジス夕 9 5， 9 6に伝達される。 M O S トラン ジス夕 9 5 , 9 6の出力信号は、入出力ノ一ド 1 0 0を介してィンバー 夕 1 1に伝達される。 このとき、 第 9図における抵抗 1 3の機能は、 ィ ンバ一夕 （ 9 5 , 9 6 ) の出力抵抗及び入出力ノード 1 0 0の配線抵抗 によって実現される。 このとき、 M O S トランジスタ 9 5， 9 6のオン 抵抗と、入出力ノード 1 0 0の配線抵抗との合成値は、 ボードシステム 1 2におけるプリント配線の抵抗値にほぼ等しくなるように設定され る。
上記の構成において、ァゥトプットイネーブル信号 0 E *がハイレべ ルにネゲートされている期間において、入出力パッド 9 0を介して取り 込まれた入力信号が遷移される直前までは、インバー夕 1 1の入力端子 における論理と、 インバー夕 （ 9 5 , 9 6 ) の出力端子における論理と が等しい。 ここで、 インバー夕 1 1の入力端子における論理と、 インバ —夕の出力端子の論理をハイレベルとする。 この状態で、入出力パッ ド 9 0を介して取り込まれた入力信号が口一レベルからハイレベルに遷 移される場合を考える。入出力パッド 9 0を介して取り込まれた入力信 号がローレペルからハイレベルに遷移されるとき、ィンバ一夕 1 1ゃィ ンバ一夕 （ 9 5 , 9 6 ) での信号遅延により、 ィンバ一夕 （ 9 5， 9 6 ) の出力ノードが口一レベルからハイレベルに遷移されるタイミングが 遅れる。 この信号遅延により、入力出力パッ ド 9 0での入力信号が口一 レベルからハイレベルに遷移されるときには、ィンバ一夕（ 9 5 , 9 6 ) の出力端子がローレペルのままとされており、 この場合、 入出力パッ ド
9 0から見たィンピーダンスは、 nチャネル型 M〇 S トランジス夕 9 6 のオン抵抗や入出力ノード 1 0 0の配線抵抗値の合成値によって決定 される。 nチャネル型 M〇 S トランジスタ 9 6のオン抵抗や入出力ノ一 ド 1 0 0の配線抵抗値の合成値は、ボードシステム 1 2におけるプリン ト配線の抵抗値にほぼ等しくなるように設定されているから、このとき、 入出力パッ ド 9 0から見たィンピーダンスは、第 1 2図に示されるボー ドシステム 1 2におけるプリント配線の抵抗値にほぼ等しくなり、イン ピ一ダンスが整合される。 そして、 ィンバ一夕 （ 9 5 , 9 6 ) の出カノ ―ドが口一レベルからハイレベルに遷移されると、ィンバ一夕 1 1の入 力端子とインバ一夕 （ 9 5 , 9 6 ) の出力端子との論理が互いに等しく なるため、 入出力パヅ ド 9 0から見たィンピ一ダンスは、 ィンバ一夕 1 1の入カインピーダンスにほぼ等しくなる。
このように、 入力信号遷移の過渡期には、 入力インピーダンスが、 第 1 2図に示されるボ一ドシステム 1 2におけるプリント配線の抵抗値 にほぼ等しくされることでィンピ一ダンスが整合されることから、伝送 路に出力された信号が入力回路で反射されることに起因する反射波が 低減される。 また、 入力信号の遷移時以外においては、 入力インピーダ ンスが高くされることにより、そこでの直流電流の消費が低く抑えられ る。
また、 pチャネル型 M O S トランジスタ 9 5と nチャネル型 M O S ト ランジス夕 9 6とが直列接続されて成るィンバ一夕が設けられ、このィ ンバ一夕の前段にマルチプレクサ 9 3が設けられ、このマルチプレクサ 9 3により信号伝達経路の切り換えが行われることにより、上記ィンバ 一夕 （ 9 5， 9 6 ) を入力部 9 1 と出力部 9 2とで共有するようにして いるため、 第 9図に示される構成に比べて、 入力部 9 1の占有面積の低 減を図ることができる。
第 1 1図には、 上記入出力回路 1213， 1223, 1233の別の 構成例が示される。第 1 1図に示される入出力回路 1213， 1223, 1233が、第 10図に示されるのと大きく相違するのは、 pチャネル 型 MO Sトランジスタ 58と nチャネル型 MO Sトランジスタ 59と が直列接続されて成る出力回路が設けられている点である。この Pチヤ ネル型 MO Sトランジスタ 58と nチャネル型 MO Sトランジスタ 5 9とが直列接続されて成る出力回路は、第 8図や第 9図に示されるのと 同一機能を有する。
pチャネル型 MO Sトランジスタ 68のソース電極は高電位側電源
VC Cに結合され、 nチャネル型 MO Sトランジスタ 59のソース電極 は低電位側電源 VS Sに結合される。 pチャネル型 MOSトランジスタ
58と nチャネル型 MO Sトランジスタ 59とが直列接続箇所は、入出 カノ一ド 10◦に結合される。 pチャネル型 MO Sトランジスタ 58は、 ナンド回路 53の出力信号によって動作制御される。 nチャネル型 M〇 Sトランジスタ 59は、ノア回路 5 1の出力信号によって動作制御され
'Ό ο
次に、第 15図及び第 16図を参照しながら、本願発明者によって行 われたシミユレ一シヨンの結果について説明する。第 15図はハイレべ ルからローレベルに遷移された場合の特性図、第 16図はローレペルか らハイレベルに遷移させた場合の特性図である。第 15図及び第 16図 において、 特性曲線 15 1, 16 1は、 第 5図に示される出力回路から 第 1図に示される入力回路に信号を伝達した場合、特性曲線 152， 1
62は、第 5図に示される出力回路から単なるィンバ一夕による入力回 路（第 1図において抵抗 13を省略したものに相当） に信号を伝達した 場合、 特性曲線 153, 163は、 駆動力切り換えを行わない従来回路 W
から、 第 1図に示される入力回路に信号を伝達した場合、特性曲線 15 4, 164は、 駆動力の切り換えを行わない従来回路から単なるインバ —夕による入力回路 （第 1図において抵抗 13を省略したものに相当） に信号を伝達した場合である。第 15図及び第 16図から明らかなよう に、第 1図に示される入力回路又は第 5図に示される出力回路を使うこ とにより、 リンギングが低下される。第 1図に示される入力回路及び第 5図に示される出力回路の双方を使うことにより、 リンギングが更に低 下される。
上記実施例によれば以下の作用効果が得られる。
( 1 ) 入力回路 1211， 1222, 1232において、 入力信号遷移時 の入力インピーダンスが入力信号遷移時以外の入カインピ一ダンスよりも小 さくなるように設定されることにより、 入力信号遷移時における反射波を低 減する。
(2)第 2図に示されるように、 ィンバ一夕 1 1の出力信号の論理を 反転するためのィンバ一夕 15を設け、このィンバ一夕 15を介して内 部回路へ信号 C I Nを伝達することにより、ィンバータ 12の出力端子 側に寄生容量 14が存在しても、 インバ一夕 12， 15の存在によって 隔絶されるため、寄生容量 14によって内部回路が影響されないで済む。
(3)第 3図に示されるように、 抵抗 13と、 第 2インバー夕 12の 出力端子との間に、 pチャネル型 M〇 Sトランジス夕 31と nチャネル 型 M O Sトランジスタ 32とが並列接続されて成る CMO Sトランス ファゲ一トが介在されることにより、抵抗 13の回路動作への関与を動 的終端制御端子から制御することができる。
(4)第 4図に示されるように、 抵抗 13— 1, 13— 2が設けられ、 抵抗 13— 1と、 第 2ィンバ一夕 12の出力端子との間に、 pチャネル 型 M〇 Sトランジスタ 3 1— 1と nチャネル型 MO Sトランジスタ 3 2一 1とが並列接続されて成る CMO S トランスファゲートが介在さ れ、 抵抗 1 3— 2と、 第 2インバー夕 1 2の出力端子との間に、 pチヤ ネル型 M O S トランジスタ 3 1— 2と nチヤネル型 M 0 S トランジス 夕 3 2— 2とが並列接続されて成る CMO S トランスファゲートが介 在されることにより、 動的終端抵抗制御端子 RE 1， RE 2から与えら れる動的終端抵抗制御信号によって、抵抗 1 3— 1と抵抗 13— 2と選 択的に回路動作に関与させることができるため、ボードシステムでの環 境に応じて抵抗 1 3 - 1と抵抗 1 3— 2と選択的に回路動作に関与さ せることができる。
( 5 ) 出力回路において、 信号遷移の後半での駆動力が遷移の前半での駆 動力よりも低めに設定されることで、 反射波の発生を抑えることができる。 このように反射波が低減されることにより、 インピーダンス整合のためのダ ンピング抵抗や終端抵抗などの外付け部品が不要とされる。
( 6 )第 8図に示されるように、 駆動力が大きな nチャネル型 M〇 S トランジスタ 57を高電位側電源 V C C側に配置し、駆動力が大きな p チャネル型 MO S 卜ランジス夕 5 6低電位側電源 V S S側に配置した 点、 及びレベルモニタ回路 54 , 5 5に代えてインバ一夕 63， 64を 設けることにより、 遷移期間の前半においては、 駆動力の大きな MO S トランジスタ 57， 5 6による負荷駆動が行われ、 出力ノード 5 0の遷 移期間の後半においては、 駆動力の小さな MO S トランジスタ 5 8， 5 9によって負荷駆動が行われる。 この回路構成では、 レベルモニタ回路 54 , 5 5が不要とされることから、 第 5図に示される構成の場合より も素子数の低減を図ることができる。
( 7 )第 1 0図に示されるように、 pチャネル型 MO S トランジスタ 9 5と nチャネル型 MO S トランジスタ 9 6とが直列接続されて成る ィンバ一夕が設けられ、このィンバ一夕の前段にマルチプレクサ 9 3が 設けられ、このマルチプレクサ 9 3により信号伝達経路の切り換えが行 われることにより、 上記インバー夕 （ 9 5， 9 6 ) を入力部 9 1と出力 部 9 2とで共有することにより、入力部 9 1の占有面積の低減化を図る ことができる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説 明したが本発明はそれに限定されるものではなく、その要旨を逸脱しな い範囲において種々変更可能である。 産業上の利用可能性
本発明は、 半導体集積回路に広く適用することができる。

Claims

請 求 の 範 囲
1 .信号を取り込むための入力回路と、信号を出力するための出力回路 と、 を含む半導体集積回路であって、
上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号 遷移時以外の入力インピーダンスよりも小さくなるように設定され、 上記出力回路は、信号遷移の後半での駆動力が遷移の前半の駆動力よ りも低め設定されて成ることを特徴とする半導体集積回路。
2 .上記入力回路と上記出力回路とは、信号の入出力を可能とするパッ ドに共通接続されて成る請求の範囲第 1項に記載の半導体集積回路。
3 .入力パッドと、上記入力パッ ドを介して外部からの信号を取り込む ための入力回路とを含む半導体集積回路であって、
上記入力回路は、入力信号遷移時の入カインピーダンスが、入力信号 遷移時以外の入カインピ一ダンスよりも小さくなるように調整可能な 動的終端抵抗回路を含むことを特徴とする半導体集積回路。
4 . 上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号 の論理を反転するための第 1論理回路と、
上記第 1論理回路の出力信号の論理を反転するための第 2論理回路 と、
上記第 1論理回路の入力端子と上記第 2論理回路の出力端子とを結 合可能な抵抗と、を含んで成る請求の範囲第 3項に記載の半導体集積回 路。
5 . 上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号 の論理を反転するための第 1論理回路と、
上記第 1論理回路の出力信号の論理を反転するための第 2論理回路 と、 上記第 1論理回路の入力端子と上記第 2論理回路の出力端子とを結 合可能な抵抗と、
上記第 1論理回路の出力信号を内部回路へ伝達するための第 3論理 回路と、 を含んで成る請求の範囲第 3項に記載の半導体集積回路。
6 .上記抵抗の回路動作への関与を制御可能なスィツチ回路を含む請求 の範囲第 4項又は第 5項に記載の半導体集積回路。
7 .上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号 の論理を反転するための第 1論理回路と、
上記第 1論理回路の出力信号の論理を反転するための第 2論理回路 と、
上記第 1論理回路の入力端子と上記第 2論理回路の出力端子とを結 合可能な複数の抵抗と、
上記複数の抵抗を選択的に回路動作に関与させるためのスィツチ回 路と、を含んで成る請求の範囲第 4項又は第 5項に記載の半導体集積回 路。
8 . 内部回路と、上記内部回路の出力信号を外部出力可能な出力回路と を含む半導体集積回路であって、
上記出力回路は、 出力すべき信号の遷移の前半に、上記内部回路の出 力信号に基づいて外部負荷を駆動可能な第 1出力回路と、
上記第 1出力回路に比べて駆動力が小さく設定され、上記外部負荷を 駆動可能な第 2出力回路と、
を含むことを特徴とする半導体集積回路。
9 . 上記外部負荷の電圧レベルに応じて、上記第 1出力制御回路と上記 第 2出力回路とを選択的に回路動作に関与させるためのレベルモニタ 回路を含む請求の範囲第 8項に記載の半導体集積回路。
1 0 . 上記第 2出力回路は、高電位側電源側に配置された nチャネル型 トランジスタと、低電位側電源側に配置された pチャネル型トランジス 夕との直列接続回路を含み、 nチャネル型トランジスタと pチャネル型 トランジスタとの直列接続ノードが上記第 1出力回路の出力ノードに 結合されて成る請求の範囲第 8項に記載の半導体集積回路。
1 1 . 入力信号遷移時の入力インピーダンスが、 入力信号遷移時以外の 入力インピーダンスよりも小さくなるように設定された入力部と、 信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設 定されて成る出力部と、 を含み、
上記出力部は、 出力すべき信号の遷移の前半に、上記内部回路の出力 信号に基づいて外部負荷を駆動可能な第 1出力回路と、
上記第 1出力回路に比べて駆動力が小さく設定され、上記外部負荷を 駆動可能な第 2出力回路と、 を含み、
上記第 2出力回路は、高電位側電源側に配置された nチャネル型トラ ンジス夕と、低電位側電源側に配置された pチャネル型トランジスタと の直列接続回路と、 を含み、
上記 nチャネル型トランジスタと pチャネル型トランジスタとの直 列接続ノードが上記第 1出力回路の出カノ一ドとともに上記入出力パ ッドに共通接続され、上記直列接続回路は上記入力部の一部として共用 されることを特徴とする半導体集積回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009118479A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc オンダイターミネーションの制御回路およびその制御方法
JP2014027657A (ja) * 2012-07-24 2014-02-06 Analog Devices Inc 高速シリアルトランスミッタ用のアーキテクチャ

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4368223B2 (ja) * 2003-03-26 2009-11-18 三洋電機株式会社 バイアス電圧生成回路および増幅回路
US7449924B2 (en) * 2004-09-16 2008-11-11 Texas Instruments Incorporated Latch-based serial port output buffer
US7834667B1 (en) * 2006-04-24 2010-11-16 Altera Corporation Precharge and discharge of I/O output driver
US7567094B2 (en) * 2006-06-14 2009-07-28 Lightwire Inc. Tri-stated driver for bandwidth-limited load
US8015419B2 (en) * 2006-08-31 2011-09-06 Ati Technologies Ulc Method and apparatus for soft start power gating with automatic voltage level detection
US7729428B2 (en) * 2006-12-28 2010-06-01 General Electric Company Method and apparatus for recognizing a change-of-state in communication signals of electronic circuits
KR101824518B1 (ko) * 2011-05-13 2018-02-01 삼성전자 주식회사 전자 기기에서 디바이스 제어 방법 및 장치
CN106548758B (zh) * 2017-01-10 2019-02-19 武汉华星光电技术有限公司 Cmos goa电路
US11816412B2 (en) * 2021-04-16 2023-11-14 Taiwan Semiconductor Manufacturing Company Ltd. Logic cell structures and related methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02235435A (ja) * 1989-03-08 1990-09-18 Nec Corp 出力回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
JP2674228B2 (ja) 1989-07-31 1997-11-12 日本電気株式会社 出力バッファ回路
JPH03232020A (ja) 1990-02-08 1991-10-16 Seiko Epson Corp プログラム制御装置
JP3055223B2 (ja) 1991-07-04 2000-06-26 日本電気株式会社 バッファ回路
JP3234778B2 (ja) * 1996-09-25 2001-12-04 株式会社東芝 入出力回路及びこの入出力回路への信号の入出力方法
US6154056A (en) * 1997-06-09 2000-11-28 Micron Technology, Inc. Tri-stating address input circuit
US6340898B1 (en) * 1997-12-18 2002-01-22 Advanced Micro Devices, Inc. Method and system for switching between a totem-pole drive mode and an open-drain drive mode
TW511335B (en) * 1998-06-09 2002-11-21 Mitsubishi Electric Corp Integrated circuit
US6448812B1 (en) * 1998-06-11 2002-09-10 Infineon Technologies North America Corp. Pull up/pull down logic for holding a defined value during power down mode
IT1319130B1 (it) * 2000-11-23 2003-09-23 St Microelectronics Srl Circuito di controllo di uno stadio di pilotaggio d'uscita di uncircuito integrato

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02235435A (ja) * 1989-03-08 1990-09-18 Nec Corp 出力回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KAWAHARA T. ET AL.: "Low-power chip interconnection by dynamic termination", IEEE J. OF SOLID-STATE CIRCUITS, vol. 30, no. 9, 30 September 1995 (1995-09-30), pages 1030 - 1034, XP000526213 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009118479A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc オンダイターミネーションの制御回路およびその制御方法
JP2014027657A (ja) * 2012-07-24 2014-02-06 Analog Devices Inc 高速シリアルトランスミッタ用のアーキテクチャ

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