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WO2003036607A1 - Display control device - Google Patents

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WO2003036607A1
WO2003036607A1 PCT/JP2001/009395 JP0109395W WO03036607A1 WO 2003036607 A1 WO2003036607 A1 WO 2003036607A1 JP 0109395 W JP0109395 W JP 0109395W WO 03036607 A1 WO03036607 A1 WO 03036607A1
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WO
WIPO (PCT)
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crt
lcd
display
control system
video data
Prior art date
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Ceased
Application number
PCT/JP2001/009395
Other languages
English (en)
French (fr)
Inventor
Hirotoshi Shimizu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Priority to PCT/JP2001/009395 priority patent/WO2003036607A1/ja
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Priority to US10/828,583 priority patent/US7446732B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1431—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using a single graphics controller
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Definitions

  • the present invention relates to a display control device for transferring video data to a CRT display and a liquid crystal display (LCD).
  • a display control device for transferring video data to a CRT display and a liquid crystal display (LCD).
  • a display controller with a built-in LCD interface digitally connects a notebook computer or LCD display that displays images on an LCD.
  • LCD controller LCD controller
  • a personal computer Z office computer There is a personal computer Z office computer.
  • CLAS S-B Voluntary Control Council for Interference by Information Tecnology Equipment
  • EMI ElectroMagnetic Interference
  • FIG. 7 and FIG. 8 are diagrams showing examples of the LCD controller mounted on the PC.
  • an LCD as a display device (implementing a display 'interface' connector for an LCD)
  • PCs generally also have a display interface connector for a CRT display, and both the LCD and the CRT When is connected, images can be displayed simultaneously on these.
  • the LCD controller uses the data conversion unit 51 and the FIFO buffer 52 as a system related to the LCD control (LCD control system) and the display control of the CRT.
  • the system includes a FIFO buffer 53 and a DAC (Digital to Analog Converter) 54 as such a system (CRT control system).
  • the LCD control system and the CRT control system are connected to an external video memory (VRAM) for storing video data displayed on the LCD or CRT.
  • VRAM video memory
  • the LCD controller has a timing 'generator 55.
  • the timing generator 55 receives the basic clock CLK from the external clock generation source (clock 'generator) and generates a read timing signal from the basic clock CLK. In accordance with the read timing signal, video data is read from the VRAM and input to each of the LCD control system and the CRT control system.
  • the data converter 51 converts the video data from the VRAM into Format 1, which should be transferred to the LCD, and transfers it to the LCD via the LCD interface.
  • the CRT control system performs digital-to-analog conversion of the video data from the VRAM using the DAC 54 and transfers the data to the CRT via the CRT interface. These operations are performed in accordance with the transfer timing signal generated from the basic clock CLK by the clock generator 55.
  • the LCD controller has the function of transferring the same display screen not only to the LCD but also to the CRT for display.
  • the LCD controller has the function of displaying the same display screen on the LCD and CRT simultaneously. These functions are essential functions of the LCD controller as a product.
  • a clock buffer with a spread spectrum function is used as the clock source for the motherboard, and the CPU mounted on the motherboard and its peripheral circuits (main memory, etc., excluding the LCD controller)
  • the mainstream method is to reduce the EMI noise from the motherboard by supplying a spread spectrum clocking (SSC) signal to the motherboard.
  • SSC spread spectrum clocking
  • the SSC signal is a cooked signal in which the frequency band of the original clock signal is spread over a wide frequency band of several tens of times that of the original clock signal. It has the characteristic that it is less likely to generate EMI noise than signals.
  • the LCD controller is different from the motherboard's clock source.
  • the LCD controller receives one clock signal (not spread spectrum) with a constant and stable period supplied from the other clock source as the basic clock CLK. I have. Therefore, the LCD controller transfers the non-spread spectrum basic clock CLK to the LCD together with the video data. This is for the following reasons.
  • the basic clock signal is an SSC signal
  • the transfer timing fluctuates due to the jitter of the SSC signal. Therefore, the display screen of the CRT that operates analogously (performs time-division transfer and display processing) is displayed. Problems such as distortion and flickering occur.
  • the displayable colors, resolution, and frame frequency of LCDs have tended to increase.
  • the amount of data transferred from the LCD controller to the LCD has increased, and the frequency of the transfer signal transferred to the LCD has increased.
  • the cable for transmitting the video data signal from the PC to the LCD, the synchronization signal (horizontal / vertical synchronization signal), and the transmission clock signal (transfer timing signal) reduces EMI noise. It is one of the places to generate. In particular, the transfer clock signal is a major factor in generating EMI noise. If the PC is a laptop, the cable is placed between the PC housing and the LCD housing, which are connected by a hinge (see Fig. 8). It will be uncoated.
  • An object of the present invention is to provide a display control device capable of suppressing EMI radiation due to a clock signal transferred to an LCD without deteriorating the quality of an image displayed on a CRT. Disclosure of the invention
  • the present invention relates to a display control device (graphics controller), and according to a CRT transfer clock signal generated from a first clock signal having a constant and stable period, the CRT transfer clock signal, the video A CRT control system for transferring data signals and synchronization signals to a CRT display,
  • the LCD transfer clock signal, the video data signal and the synchronization signal are transferred to a liquid crystal display according to an LCD transfer clock signal generated from a second clock signal in which the first clock signal is spread spectrum.
  • CD control system and, according to c present invention including, cycle stable transfer clock generated from the first click-locking is transferred to the CRT at a constant, because it displays an image based on the CRT is , CRT image quality can be maintained.
  • the transfer clock generated from the second clock in which the first clock is spread spectrum is transferred to the LCD. Since the transmission clock has its electromagnetic radiation intensity suppressed by spread spectrum, it is possible to suppress the generation of EMI noise when the transmission clock is transferred to the LCD.
  • the display control device is such that the CRT control system and the LCD control system respectively receive video data to be transferred stored in a video memory according to a read timing generated from the second clock. Is preferred.
  • the CRT control system and the LCD control system may transfer video data at a timing at which the same video is displayed almost simultaneously on a CRT display and a liquid crystal display. preferable.
  • the read timing may be generated in synchronization with a display cycle of a liquid crystal display.
  • the LCD control system receives the transfer target video data stored in the video memory every time the read timing occurs, It is preferable that the CRT control system receives the transfer target video data stored in the video memory only when the read timing further synchronized with the display cycle of the CRT display occurs.
  • the display control device of the present invention monitors the transfer amount of video data per unit time and controls the width of the spread spectrum of the second computer according to the transfer amount of video data. Monitoring means for outputting a signal may be further included.
  • the display control device of the present invention may be configured to be integrated with a video memory for storing video data to be transferred.
  • the display control device of the present invention further includes a digital visual interface, and when displaying an image on a CRT display, the image data from the CRT control system is transmitted to the CRT display through the digital visual interface.
  • the image data, the horizontal / vertical synchronization signal and the second clock from the LCD control system are transferred to the LCD display via the digital visual interface. It is good also as composition.
  • the display control device of the present invention may be configured such that a CPU and a main memory and an expansion bus are interconnected and a chip for bridging data between them is integrated into one chip.
  • FIG. 1 is a block diagram showing an example of the architecture of a personal computer to which the display control device of the present invention is applied.
  • FIG. 2 is a block diagram showing a part of the clock generator shown in Fig. 1 c
  • Fig. 3 (A) is a diagram showing basic and modulation clocks supplied to the LCD controller
  • Fig. 3 (B) Is a diagram showing a spectrum of a basic and modulation clock.
  • FIG. 4 is a block diagram showing the LCD controller shown in FIG.
  • FIG. 5 is a block diagram showing another embodiment of the display control device of the present invention.
  • FIG. 6 is a block diagram showing another embodiment of the display control device of the present invention.
  • FIG. 7 is an explanatory diagram of the prior art.
  • FIG. 8 is an explanatory diagram of the prior art.
  • FIG. 1 is a diagram showing an outline of the architecture of a personal computer (PC) 1 on which a display control device according to an embodiment of the present invention is mounted.
  • FIG. 1 shows, as an example, the architecture of a PC-AT compatible machine (AT compatible machine), and shows an LCD controller 2 as a display control device.
  • the LCD controller includes, for example, VGA (Video Graphics Array).
  • the LCD controller 2 is connected to an north bridge 5 which is a bridge circuit for controlling a CPU 3 and a memory (main memory) 4 via an AGP (Accelerated Graphics Port) node.
  • the LCD controller 2 is connected to a video memory (VRAM) 6 for storing display data, and is connected to the LCD 7 and CRT 8 for displaying display data stored in the VRAM 6 and cables C 1 and C 2.
  • VRAM video memory
  • the North-Bridge 5 is connected to the South Bridge 9 via a Peripheral Component Interface (PCI) bus, and the South Bridge 9 is connected via a PCI bus or ISA (Industrial Standard Architecture) bus. It controls input / output devices (I / O) such as connected nodes, disk keyboard, and mouse.
  • PCI Peripheral Component Interface
  • ISA Industry Standard Architecture
  • the PC 1 includes an LCD controller 2 as a graphics controller, a CPU 3, and a clock generator 10 for supplying clocks for operation to the north'bridge 5 and the south'bridge 9, respectively.
  • the clock generator 10 supplies the clock F (CLK1) and the clock Fs (CLK2) to the LCD controller 2.
  • the clock generator 10 also supplies the clock F CPU to the CPU 3, the clock F N0RTH to the north bridge 5, and the clock F SOUTH to the south bridge 9.
  • FIG. 2 is a block diagram showing an embodiment of the clock generator 10 shown in FIG.
  • FIG. 7 is a diagram showing a configuration for outputting the basic clock C LK 1 (frequency output F) and the modulation clock C LK 2 (frequency output Fs) supplied to the LCD controller 2 (clock “spread in generator 10”).
  • the figure shows ICI OA).
  • spread 'spectrum IC 1 0A is, PLL frequency synthesizer for obtaining the clock CLK 1 and C LK 2 (Phase Locked Loop frequ ency synthesizer) 3 ⁇ 4 ⁇ with 0
  • the PLL frequency synthesizer for obtaining the basic clock CLK1 generates a reference frequency fn by dividing the output (reference clock f) from the clock generator (crystal oscillator) 11 into 1 / N (N is an integer).
  • the output (oscillation frequency) F of the VCO 16 A is input to the divider 13 A and divided by 1 ZM.
  • the output f m of the frequency divider 13 A is input to the phase comparator 14 A.
  • the phase comparator 14A compares the reference frequency fn from the frequency divider 12 with the output fm from the frequency divider 13A, and outputs a DC voltage for controlling the VCO 16 A through the loop filter 14 A. Applied to the control terminal of CO 16 A.
  • the output F obtained by adjusting the phase to the output f n of the frequency divider 12 is output from the VCO 16 A.
  • Such an output F is supplied to the LCD controller 2 as the basic clock signal CLK1.
  • the PLL frequency synthesizer for obtaining the output Fs similarly includes a frequency divider 13B, a phase comparator 14B, a loop filter 15B, and a VCO 16B.
  • the spread spectrum IC includes a jitter generation unit 17 and a multiplier 18.
  • the jitter generator 17 generates a jitter (called a code) obtained by dividing the reference clock f into 1 / S.
  • the multiplier 18 multiplies the output fm from the frequency divider 13B by the f / S jitter output from the jitter generator 17. This multiplies the output fm A signal that is widened by the frequency width of the jitter is generated, and this signal is input to the phase comparator 14B.
  • FIG. 3A is an explanatory diagram of the basic clock CLK1 and the modulation clock CLK2.
  • the modulation clock C LK 2 is modulated at a frequency equal to or less than the period of the basic clock C LK 1. It is not overtaken by the clock CLK1.
  • 0.5% to 4.0% is used as the degree of modulation of output F (ratio of diffusion: ratio of S to output F), but especially 0.5 to 1.0% is often used.
  • the basic clock CLK1 corresponds to the first clock signal
  • the modulation clock CLK2 corresponds to the second clock signal.
  • FIG. 3B is a diagram showing a spectrum of the basic clock CLK1 and the modulation clock CLK2.
  • the modulated clock CLK2 has a wider bandwidth than the basic clock CLK1 due to spread spectrum, but the energy (electromagnetic radiation intensity) peak is reduced accordingly. Therefore, it is difficult to generate EMI noise.
  • FIG. 4 is a block diagram showing an embodiment of the LCD controller 2 shown in FIG.
  • the LCD controller 2 is formed of a single chip, includes a FI FO buffer 22 and a DAC 23 as a CRT control system, and has a data conversion unit 24 and a FI FO buffer 25 as an LCD control system. Is provided. Further, the FIFO buffer 22 and the data converter 24 are connected to an external video memory (VRAM) 26 via a path. In addition, the LCD controller has two timing generators 27 and 28.
  • the timing generator 27 receives the basic clock CLK1 (output F) from the clock generator 10.
  • the timing generator 28 receives the modulation clock CLK 2 from the clock generator 10.
  • the LCD controller 2 controls each of the clocks CLK1 and CLK2, or two or more of them. 9 pins (input terminals) for inputting clocks.
  • Timing 'The generator 27 generates a transfer timing signal (CRT transfer clock) for transferring and displaying the video data to the CRT from the basic clock CLK1, and gives it to the CRT control system.
  • CRT transfer clock a transfer timing signal for transferring and displaying the video data to the CRT from the basic clock CLK1, and gives it to the CRT control system.
  • the timing generator 28 generates a read timing signal (access clock to the VRAM 26) for reading video data from the VRAM 26 from the modulated clock CLK2 and supplies it to both the LCD and the CRT control system. Further, the timing generator 28 generates a transfer timing signal (LCD transfer clock) for transferring and displaying the video data to the LCD from the modulation clock CLK2, and supplies it to the LCD control system.
  • a read timing signal access clock to the VRAM 26
  • CLK2 modulated clock
  • a transfer timing signal LCD transfer clock
  • the VRAM 26 stores one frame of video data (RZGZB data of each pixel corresponding to the video resolution) written by the CPU 3 via the north bridge 5, and the read timing signal is transmitted from the timing generator 28 to the FI
  • the video data is read from the VRAM 26 in accordance with the read timing signal, and is input to the FIFO buffer 22 and the data converter 24, respectively. That is, the video data read by one read operation based on the read timing signal is supplied to each of the CRT control system and the LCD control system.
  • the generation of the read timing signal using the modulation clock CLK2 is because the modulation clock CLK2 is an SSC, so that the peak of the energy (electromagnetic radiation intensity) of the read timing signal based on this is suppressed. This is because emission of EMI noise from the LCD controller 2 can be suppressed.
  • the read timing signal generated from the basic clock CLK1 can be used for reading from the VRAM26.
  • the video data read from the VRAM 26 is stored by the FIFO buffer 22 in the CRT control system. Thereafter, when a CRT transfer timing signal (CRT transfer clock) is input from the timing generator 27 to the FIFO buffer 22 and the DAC 23, the FIFO buffer 22 converts the video data according to the CRT transfer clock. The data is input to DAC 23, and DAC 23 converts the video data from digital to analog according to the CRT transfer clock and outputs it.
  • the video data signal output from DAC 23 consists of the horizontal and vertical synchronization signals and the CRT transfer clock signal. Output from the LCD controller 2 and transferred to the CRT 8 via the CRT interface of the PC I and the cable C1. Then, an image based on the image data is displayed on the CRT 8.
  • the video data read from the VRAM 26 is converted into a format for transfer to the LCD by the data conversion unit 24 (for example, parallel-serial conversion of data), and the FIFO The data is temporarily stored in the buffer 25. Thereafter, when the LCD transfer timing signal is input from the timing generator 28 to the FIFO buffer 25, the video data stored in the FIFO buffer 25 is read.
  • the video data signal output from the FIFO buffer 25 is output from the LCD controller 2 together with this horizontal / vertical synchronization signal and the LCD transfer clock signal, and transferred to the LCD 7 via the CRT interface of the PC 1 and the cable C 2. Is done.
  • the LCD transfer cook signal transferred to the LCD 7 is generated from the modulation cook CLK2, which is an SSC signal, its energy (electromagnetic radiation intensity) is reduced. Therefore, generation of EMI noise from the cable C2 is suppressed.
  • the LCD transfer clock transfers a large amount of digital signals, its frequency becomes, for example, 2 OMHz.
  • the frequency of the CRT transfer clock is, for example, about 100 kHz since the transfer of the analog signal is performed. As described above, since the frequency of the CRT transfer clock transmitted through the cable C1 is significantly lower than that of the LCD transfer clock, EMI noise hardly occurs.
  • the video data signal is output from the CRT and the LCD control system at a transfer timing (LCCD CRT transfer clock) different from the read timing (access clock) from the VRAM 26.
  • LCCD CRT transfer clock transfer timing
  • Each of the FIFO buffers 22, 25 is provided to absorb the phase between the access clock and each transfer clock (to change the port).
  • the FIFO buffers 22, 25 are used to absorb a difference in transfer and display timing between the CRT control system and the LCD control system (a difference between the CRT transfer clock and the LCD transfer clock).
  • LCD 7 and CR The same video can be displayed almost simultaneously with T8.
  • the LCD controller 2 receives the basic clock CLK1 and the modulation clock CLK2 from outside, and does not generate the modulation clock inside the LCD controller 2, so the configuration is It is simple, and the method of spectrum diffusion and its diffusion intensity can be set appropriately.
  • the LCD controller 2 shown in FIG. 4 controls reading of video data from the VRAM 26 simultaneously in the CRT control system and the LCD control system. Therefore, when displaying the same video (screen) on the LCD 7 and the CRT 8 simultaneously, the frame frequency of the LCD 7 and the frame frequency of the CRT 8 must be basically the same.
  • the frame frequency of the LCD 7 is not set slightly higher than the knock light frequency (usually 60 Hz) (for example, 70 Hz or more for 60 Hz), the backlight interference will occur. Stripes appear on the screen, and the flickering of the screen is visible to the naked eye. In addition, the LCD 7 tends to have a shorter afterimage time per frame in order to realize high-speed display (rewriting). Therefore, if the frame frequency is the same as CRT 8, the screen may flicker.
  • FIG. 5 is a block diagram showing an LCD controller 2A as a second embodiment of the present invention.
  • a gate 31 is inserted in the signal line of the read timing signal from the timing generator 28A to the FIFO buffer 22 in the LCD controller 2A.
  • Gate 31 turns on / off the input of the read timing signal to FIFO buffer 22 in response to a control signal from timing generator 27A.
  • the output of the control signal by the timing generator 27 A is controlled by the setting of CPU 3 (see Fig. 1).
  • the frame frequency of LCD 7 is n times the frame frequency of CRT 8 (n is an integer of 2 or more).
  • n is an integer of 2 or more.
  • the frame frequency of CRT 8 is 60 Hz
  • the frame frequency of LCD 7 is 120 Hz (twice).
  • Timing ′ The generator 28 A outputs a read timing signal synchronized with the frame cycle of the LCD 7 (display cycle of one frame).
  • LCD control system data converter 24 receives a readout timing signal every time it is output from the timing generator 28 (each time) and reads out video data from the VRAM 26.
  • Timing generator 27A turns on the gate in synchronization with the frame period (display period) of CRT 8, so that the read timing signal from timing generator 28A is input to FIFO buffer 22. 3 control one.
  • the timing of reading from the timing generator 28 A is given to the CRT control system only once every n times in accordance with the display cycle of the CRT 8.
  • the CRT control system (the FIFO buffer 22) receives the read timing signal in accordance with the display cycle of the CRT 8. That is, the CRT control system receives and transfers video data from the VRAM 26 according to the frame frequency (60 Hz) of the CRT 8.
  • the second embodiment is the same as the first embodiment.
  • the frame frequency of the LCD 7 is set to an integer multiple of 2 or more of the frame frequency of the CRT 8, and the LCD control system performs the transfer processing of the video data at least twice within the display cycle of the CRT 8. Do.
  • interference due to the backlight of the LCD 7 can be prevented.
  • flickering of the screen due to a short afterimage time of the LCD 7 can be prevented, and the image quality of the LCD 7 can be improved.
  • the CRT 8 can display an image at a frame frequency at which an appropriate image quality can be obtained.
  • FIG. 6 is a block diagram showing an LCD controller 2B as a third embodiment of the present invention.
  • the timing generator 28 B monitors the resolution and the number of colors of the video data written to the VRAM 26 to monitor the amount of data transferred to the LCD 7 per unit time, and outputs a signal indicating the amount of data.
  • Data amount signal functions as a monitoring means to input to the spread spectrum IC 10B.
  • the amount of data to be monitored is divided into multiple levels (classes), and thresholds are set between the levels.
  • the timing generator 28B outputs a bit indicating the level of the data amount as a data amount signal. For example, when the data amount level is divided into four stages, the data amount signal is represented by 2 bits.
  • Timing • The generator 28A can monitor the amount of monitored data above or below the threshold. T JP01 / 09395
  • the bit value of the data amount signal is changed every 13 seconds.
  • the spread spectrum IC 10B has a plurality of jitter input units prepared according to the level of the data amount.
  • the jitter generators 17A, 17B, and 17C that match three levels (data amount: level 1 and level 2 ⁇ level 3), and the switching output unit 19 It has.
  • the switching output unit 19 switches the output destination of the reference clock f according to the data amount signal from the timing generator 28B.
  • Each of the jitter generators 17 A, 17 B, and 17 C divides the reference clock f input from the switching output unit 19 by 1 ZS to generate the output fm from the frequency divider 13 B.
  • the value of S is a value that determines the degree of modulation of the spread spectrum (spread width: spread intensity). The smaller the value of S, the wider the spread width.
  • S1 level 1
  • S2 level 2)
  • S3 level 3
  • the spreading width is set to increase as the data amount increases. ing.
  • the third embodiment is almost the same as the first embodiment.
  • the timing generator 28 B directs the output of the reference clock f to the jitter generator 17 A
  • a data amount signal for example, “00” is input to the output switching unit 19.
  • the timing generator 28 B sets the output destination of the reference clock f to the jitter generator 17 A Is input to the output switching unit 19. Then, the output switching unit 19 switches the output destination of the reference clock f to the jitter generation unit 17B.
  • the width of the frequency of the jitter introduced into the output fm increases, so that the width of the frequency of the modulation clock CLK2 further increases, and the electromagnetic radiation intensity further decreases.
  • the width of the spread spectrum of the modulation clock CLK2 is controlled according to the amount of data transferred to the LCD 7, so that when the data amount increases, the modulation clock CLK2 scans.
  • the electromagnetic radiation intensity of the LCD transfer clock can be reduced. This makes it possible to suppress the emission of EMI noise from the cable C2 due to an increase in the frequency of the LCD transfer clock.
  • the LCD controller 2 is connected to the north bridge 5 via the AGP bus, but is connected to the north bridge 5 via the PCI bus. You may do it.
  • the architecture shown in FIG. 1 has a three-layered path structure and the north bridge 5 and the LCD controller 2 are separately prepared, these may be integrated into one chip.
  • a GMCH Graphics and Memory Controller Hub
  • Intel's hub architecture may have the function of the graphics controller of the present invention.
  • the LCD controller 2 and the VRAM 6 shown in FIG. 1 may be integrated into one chip. Further, the functions of the graphics controller of the present invention can be applied to a PC having an architecture other than a PC-AT compatible machine.
  • the PC 1 shown in FIG. 1 has a CRT connector and an LCD connector
  • the LCD controller 2 has a CRT interface and an LCD interface respectively connected thereto.
  • the PC 1 has a DV I (Digital Visual Interface) connector instead of these CRT / LCD connectors
  • the LCD controller 2 has a DV I and connects to the DVI connector via this DVI.
  • the corresponding display output (video data signal, horizontal and vertical synchronizing signal, transfer clock) may be transferred to the LCD 7 or CRT 8 that has been selected.

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Description

明 細 書 表示制御装置 技術分野
本発明は、 CRTディスプレイ及び液晶ディスプレイ（L CD)に映像データを 転送する表示制御装置に関する。 背景技術
従来、 パーソナルコンピュータ (P C)やオフィスコンピュータ等の汎用コンビ ユータの分野では、 L CDインタフェースを内蔵した表示制御装置（LCDコント ローラ）により L CDに画像を表示するノートパソコンや LCDディスプレイをデ ィジタル接続したパーソナルコンピュータ Zオフィスコンピュータがある。
最近の傾向として、 LCDを使用したノート型 P Cや、 標準装備に LCDを採 用したデスク トップ型 P Cが主流な商品として市場に供給されるケースが増えて いる。 また、 P Cの価格低下によって、 P Cが家庭で使用される割合が年々増大 している。
家庭で使用される P Cに適用される V C C I (Voluntary Control Council for Interference by Information Tecnology Equipment：情報処理装置等電波障害 自主規制協議会）の規格は、 "CLAS S— B" という厳しいものとなっており、 P Cからの電磁放射による EM I (ElectroMagnetic Interference：電磁妨害）ノ ィズへの対策が必須項目となっている。
図 7及び図 8は、 P Cに搭載される L CDコントローラの例を示す図である。 表示装置として LCDを使用する（LCD用のディスプレイ 'インターフェイス · コネクタを実装する） PCは、 一般的に、 CRTディスプレイ用のディスプレイ · インタフェース · コネクタをさらに実装しており、 L CDと CRTとの双方が接 続されている場合には、 これらに対して映像を同時に表示可能となっている。 このため、 LCDコントローラは、 L CDの表示制御に係る系統（L CD制御 系）としてのデータ変換部 5 1及び F I FOバッファ 5 2と、 CRTの表示制御に 係る系統（CRT制御系）としての F I FOバッファ 5 3及び D AC (Digital to Analog Converter) 54とを備えている。 L C D制御系及ぴ C R T制御系は、 LC Dや CRTに表示される映像のデータを記憶する外部のビデオメモリ （VRAM) に接続されている。 さらに、 LCDコントローラは、 タイミング ' ジェネレータ 5 5を備えている。
タイミング ·ジエネレータ 5 5は、 外部のク口ック発生源（クロック ' ジエネレ ータ）から基本クロック C LKを受け取り、 基本クロック C LKから読み出しタイ ミング信号を生成する。 この読み出しタイミング信号に従って、 VRAMから映 像データが読み出され、 L CD制御系及び C RT制御系の夫々に入力される。 L CD制御系は、 データ変換部 5 1で VRAMからの映像データを L CDへ転送す べきフォーマツ 1、に変換し、 LCDインターフェイスを介して LCDに転送する。 CRT制御系は、 VRAMからの映像データを D AC 54でディジタル-アナログ 変換し、 CRTインターフヱイスを介して CRTに転送する。 これらの動作は、 クロック · ジェネレータ 55により基本ク口ック C LKから生成される転送タイ ミング信号に従って行われる。
このような構成によって、 LCDコントローラは、 LCDだけではなく CRT へ同じ表示画面を転送し表示させる機能を持つ。 また、 LCDコントローラは、 LCDと CRTとに同じ表示画面を同時に表示する機能を持つ。 これらの機能は、 製品としての LCDコントローラが持つ必須の機能となっている。
ところで、 最近の P Cの設計では、 マーザーボードのクロック発生源にスぺク トラム拡散機能付きクロックバッファを使用し、 マザ一ボードに搭載される C P U及びこの周辺回路（主記憶等。 LCDコントローラを除く）にスぺク トラム拡散 されたクロック（Spread Spectrum Clocking： S S C)信号を供給することによつ て、 マザ一ボード単体からの EM I ノイズを削減する手法が主流となっている。 S S C信号は、 もとのクロック信号の周波数帯域をその数十倍といった広い周波 数帯域に拡散したク口ック信号であり、 帯域は広がるがそのエネルギーのピーク が低下するため、 もとのクロック信号に比べて EM I ノイズを発生させにくいと いう特徴を持つ。
現状では、 LCDコントローラに対し、 マザ一ボードのクロック発生源と異な る他のクロック発生源が用意され、 LCDコントローラは、 基本クロック CLK として、 他のクロック発生源から供給される周期が一定で安定した一つのクロッ ク信号（スペク トラム拡散されていない）を受け取つている。 従って、 LCDコン トローラは、 スペク トラム拡散されていない基本クロック C LKを、 映像データ とともに、 LCDに転送している。 これは、 以下の理由による。
(1) 基本クロック信号が S S C信号であると、 S S C信号が持つジッタによ つて転送タイミングが揺らぐので、 アナログ的に動作している（時分割転送及び表 示処理を行う） C R Tの表示画面が歪んだりチラついたりするという問題が発生す る。
(2) L CD及び C RTに同じ映像を同時に表示する場合において、 VRAM から 2回別々のク口ック（読み出しタイミング）で映像データを読み出し、 LCD 制御系及び CRT制御系に夫々供給することが考えられる。 しかしながら、 現状 での VRAMの読み出し速度は、 LCDのフレーム周期と CRTのフレーム周期 とがぶつからないような読出制御に対応可能な程度に至っていない。 このため、 同時表示を行う場合には、 LCDと CRTのフレーム周波数を一致させ、 基本ク 口ック C LKから生成される読出タイミングによる一回の読み出し動作で VR A Mから読み出された映像データを L CDZCRT制御系に供給している。
近年では、 LCDの表示可能色， 解像度， 及びフレーム周波数が夫々上昇する 傾向にある。 これに伴って LCDコントローラから L CDへ転送されるデータ量 が増加するとともに、 LCDへ転送される転送ク口ック信号の周波数が上昇して いる。 これによつて、 P Cから L CDへ映像データ信号 データ信号）， 同期信号（水平/垂直同期信号)及び転送ク口ック信号（転送タイミング信号）を転 送するためのケーブルが、 EMI ノイズを発生させる箇所の一つとなっている。 特に、 転送ク口ック信号が EM I ノイズを発生させる大きな要因となっている。 ケーブルは、 P Cがノート型であればヒンジで連結された P C本体側の筐体と L CDの筐体間に亘つて配置され（図 8参照）、 P Cがデスク トップ型であれば筐 体で被覆されない状態になる。 このように、 ケーブルは電磁放射を抑え難い位置 にあるので、 PCの設計者は、 ケーブルからの EMIノイズ放射が抑えることが 大きな課題であった。 本発明の目的は、 CRTに表示される映像の品質を落とすことなく L CDへ転 送されるクロック信号による EMI放射を抑えることができる表示制御装置を提 供することである。 発明の開示
本発明は、 表示制御装置（グラフィックス · コントローラ）であり、 周期が一定 で安定した第 1のクロック信号から生成される CRT転送ク口ック信号に従って、 この CRT転送ク口ック信号， 映像データ信号及び同期信号を CRTディスプレ ィに転送する CRT制御系と、
前記第 1のクロック信号がスぺク トラム拡散された第 2のクロック信号から生 成される L CD転送クロック信号に従って、 この LCD転送クロック信号， 映像 データ信号及び同期信号を液晶ディスプレイに転送する L CD制御系と、 を含む c 本発明によると、 周期が一定で安定した第 1のク口ックから生成された転送ク ロックが CRTに転送され、 CRTはこれに基づいて映像を表示するので、 CR Tの画質を維持することができる。 一方で、 第 1のクロックがスペク トラム拡散 された第 2のクロックから生成された転送ク口ックが L CDに転送される。 この 転送クロックはスぺク トラム拡散によって電磁放射強度が抑えられているので、 転送ク口ックが L CDに転送される際に EM I ノイズが発生するのを抑えること ができる。
本発明の表示制御装置は、 前記 CRT制御系及び前記 LCD制御系は、 前記第 2のクロックから生成される読出タイミングに従って、 ビデオメモリに記憶され た転送対象の映像データを夫々受け取る、 ようにするのが好ましい。
本発明の表示制御装置は、 さらに、 前記 CRT制御系及び前記 L CD制御系は、 同じ映像が C R Tディスプレイ及び液晶デイスプレイにほぼ同時に表示されるタ ィミングで映像データを転送する、 ようにするのが好ましい。
本発明の表示制御装置は、 さらに、 前記読出タイミングが液晶ディスプレイの 表示周期に同期して発生し、
前記 LCD制御系は、 前記読出タイミングが発生する毎に、 ビデオメモリに記 憶された転送対象の映像データを受け取り、 前記 CRT制御系は、 CRTディスプレイの表示周期にさらに同期する読出タ ィミングが発生した場合にのみ、 ビデオメモリに記憶された転送対象の映像デー タを受け取る、 ようにするのが好ましい。
本発明の表示制御装置は、 単位時間あたりの映像データの転送量を監視すると ともに、 映像データの転送量に応じて前記第 2ク口ックのスぺク トラム拡散の幅 を制御するための信号を出力する監視手段をさらに含む、 ようにしても良い。 本発明の表示制御装置は、 転送対象の映像データを記憶するビデオメモリ とヮ ンチップ化されている、 構成としても良い。
本発明の表示制御装置は、 ディジタル ' ビジュアル ·インターフェイスをさら に含み、 CRTディスプレイに映像を表示する場合に、 前記 CRT制御系からの 映像データを前記ディジタル · ビジュアル ·ィンターフェイスを通じて CRTデ イスプレイに転送し、 液晶ディスプレイに映像を表示する場合に、 前記 LCD制 御系からの映像データ， 水平/垂直同期信号及び第 2のクロックを前記ディジタ ル . ビジュアル ·ィンターフェイスを通じて L CDディスプレイに転送する、 構 成としても良い。
本発明の表示制御装置は、 CPU及ぴメインメモリ と拡張バスとを相互に接続 しこれらの間のデータの橋渡しを行うチップとワンチップ化されている、 構成と しても良い。 図面の簡単な説明
図 1は、 本発明の表示制御装置が適用されるパーソナルコンピュータのァーキ テクチヤの例を示すプロック図である。
図 2は、 図 1に示したクロック ' ジェネレータの一部を示すプロック図である c 図 3 (A)は、 LCDコントローラに供給される基本及び変調クロックを示す図 であり、 図 3 (B)は、 基本及び変調クロックのスペク トラムを示す図である。 図 4は、 図 1に示した L CDコントローラを示すプロック図である。
図 5は、 本発明の表示制御装置の他の実施の形態を示すプロック図である。 図 6は、 本発明の表示制御装置の他の実施の形態を示すプロック図である。 図 7は、 従来技術の説明図である。 図 8は、 従来技術の説明図である。 発明を実施するための最良の形態
以下、 本発明を実施するための最良の形態を説明する。 以下の実施形態は例示であり、 本発明は実施形態の構成に限定されるものではない。
〔第 1実施形態〕
図 1は、 本発明の実施形態による表示制御装置が搭載されるパーソナルコンビ ユータ（P C) 1のアーキテクチャの概要を示す図である。 図 1は、 例として、 P C - AT互換機（AT互換機）のアーキテクチャを示しており、 表示制御装置として の L CDコントローラ 2が示されている。 LCDコントローラには、 例えば、 V G A (Video Graphics Array)を挙げることができる。
L CDコントローラ 2は、 CPU 3及びメモリ (主記憶） 4を制御するブリッジ 回路であるノース 'ブリッジ 5と AG P (Accelerated Graphics Port)ノくスを介し て接続されている。 また、 LCDコントローラ 2は、 表示用のデータを記憶する ビデオメモリ（VRAM) 6と接続されるとともに、 VRAM 6に記憶された表示 データを表示する LCD 7及び CRT 8とケーブル C 1 , C 2を介して接続可能に なっている。
ノース -ブリ ッジ 5は、 P C I (Peripheral Component Interface)バスを介し てサウス · ブリ ッジ 9と接続されており、 サウス · ブリッジ 9は、 P C Iバスや I S A (Industrial Standard Architecture)ノ スを介して接続されるノヽード、ディ スクゃキーボード マウスなどの入出力装置（I /O)を制御する。
P C 1は、 グラフィックス · コントローラとしての LCDコントローラ 2， C PU 3 , ノース ' ブリッジ 5及びサウス 'ブリッジ 9に動作用のクロックを夫々 供給するクロック · ジエネレータ 1 0を備えている。 クロック ·ジエネレータ 1 0は、 クロック F (C LK 1)及びクロック Fs(CLK2)を LCDコントローラ 2 に供給する。 また、 クロック ' ジェネレータ 1 0は、 クロック FCPUを C PU 3に 供給し、 クロック FN0RTHをノース 'ブリッジ 5に供給し、 クロック F SOUTHをサ ウス ·プリ ッジ 9に供給する。
図 2は、 図 1に示したクロック · ジェネレータ 1 0の実施形態を示すブロック 7 図であり、 LCDコントローラ 2に供給される基本クロック C LK 1 (周波数出力 F)及び変調クロック C LK 2 (周波数出力 Fs)を出力するための構成（クロック ' ジエネレータ 1 0内のスプレッド 'スぺク トラム I C I OA)を示している。
図 2において、 スプレッド 'スペク トラム I C 1 0Aは、 各クロック CLK 1 及び C LK 2を得るための P L L周波数シンセサイザ（Phase Locked Loop frequ ency synthesizer) ¾·持つ 0
基本クロック C LK 1を得るための P L L周波数シンセサイザは、 クロック発 生源（水晶発振器） 1 1からの出力（基準クロック f )を 1/N(Nは整数）に分周し た基準周波数 f nを作る分周器（プログラマブル ·カウンタ） 1 2と、 入力を 1/ M(Mは整数）に分周する分周器（プログラマプル ·カウンタ） 1 3 Aと、 位相比較 器（位相検波器） 14 Aと、 位相比較器 1 4 Aの出力から直流電圧を取り出すルー プフィルタ 1 5 Aと、 VCO (Voltage Controlled Oscillator：電圧制御発信 器） 1 6 Aとを持つ。
VCO 1 6 Aの出力（発振周波数） Fは、 分周器 1 3 Aに入力され 1ZMに分周 される。 分周器 1 3 Aの出力 f mは、 位相比較器 1 4 Aに入力される。 位相比較 器 14Aは、 分周器 1 2からの基準周波数 f nと分周器 1 3Aからの出力 f mと を比較し、 VCO 1 6 Aを制御する直流電圧をループフィルタ 1 4 Aを介して V CO 1 6 Aの制御端子に印加する。 これによつて、 分周器 1 2の出力 f nに位相 を合わせた出力 Fが VCO 1 6 Aから出力される。 出力 Fは、 F= f * (掛ける） MZNの周波数を持つ。 このようにして、 基準周波数 f nの任意の整数倍の周波 数を得ることができ、 さらに Nの値を変化させることで出力 Fの自由度が高めら れている。 このような出力 Fが、 基本クロック信号 CLK 1 として LCDコント ローラ 2に供給される。
一方、 出力 Fsを得るための P L L周波数シンセサイザは、 同様に、 分周器 1 3 B, 位相比較器 14 B， ループ ' フィルタ 1 5 B, 及び VCO 1 6 Bを備える。 また、 スプレッド ' スぺク トラム I Cは、 ジッタ生成部 1 7と、 乗算器 1 8とを 備える。 ジッタ生成部 1 7は、 基準クロック f を 1/Sに分周したジッタ（符号と 呼ばれる）を生成する。 乗算器 1 8は、 ジッタ生成部 1 7から出力される f /Sジ ッタを分周器 1 3 Bからの出力 f mに乗算する。 これによつて、 出力 f mを乗算 したジッタの周波数幅だけ広げた信号ができ、 この信号が位相比較器 1 4 Bに入 力される。 これによつて、 VC01 6 Bからは、 基準周波数 f nに位相を合わせ た Fs= f * (掛ける） M/N (但し、 ジッタ f /S付加）が出力される。 即ち、 出力 Fが f /Sのジッタでスぺク トラム拡散変調された出力 Fsが V CO 1 6 Bから出 力される。 この出力 Fsは、 変調クロック信号 C LK 2として L CDコントローラ 2に供給される。
図 3 (A)は、 基本クロック CLK 1及び変調クロック C LK 2の説明図である。 図 3 (A)に示すように、 変調クロック C LK 2は、 基本クロック C LK 1の周期 以下の周波数で変調されており、 これによつて、 基本クロック C LK 1を追い越 したり、 基本クロック CLK 1に追い越されたりしない様になつている。 出力 F の変調の度合い（拡散の割合： 出力 Fに対する Sの割合）は、 例えば、 0. 5%〜 4. 0%が使用されるが、 特に 0. 5〜 1. 0%が多く使用される。 基本クロッ ク CLK 1が第 1のクロック信号に相当し、 変調クロック C LK2が第 2のクロ ック信号に相当する。
図 3 (B)は、 基本クロック CLK 1及び変調クロック C LK2のスぺク トラム を示す図である。 変調クロック C LK2は、 スぺク トラム拡散によって、 基本ク ロック C LK 1よりも帯域幅が広がるが、 その分だけエネルギー（電磁放射強度） のピークが減少する。 従って、 EM Iノイズを発生させにく くなつている。
図 4は、 図 1に示した LCDコントローラ 2の実施形態を示すプロック図であ る。 図 4において、 LCDコントローラ 2は、 ワンチップで構成されており、 C RT制御系としての F I FOバッファ 22及び D AC 23を備えるとともに、 L CD制御系としてのデータ変換部 24及び F I FOバッファ 25を備える。 さら に、 F I FOバッファ 22及びデータ変換部 24は外部のビデオメモリ （VRA M) 26にパスを介して接続されている。 さらに、 LCDコントローラは、 二つの タイミング . ジェネレータ 27及び 28を備えている。
タイミング · ジエネレータ 2 7は、 クロック ' ジエネレータ 1 0から基本ク口 ック C LK 1 (出力 F)を受け取る。 一方、 タイミング · ジェネレータ 28は、 ク ロック 'ジェネレータ 10から変調クロック C LK 2を受け取る。 このため、 L CDコントローラ 2は、 各クロック C LK 1及ぴ C LK 2 , 或いはこの 2つ以上 9 のクロックを入力するためのピン（入力端子）を持つ。
タイミング ' ジェネレータ 27は、 映像データを CRTに転送 ·表示するため の転送タイミング信号（CRT転送ク口ック）を基本クロック C LK 1から生成し、 CRT制御系に与える。
タイミング · ジェネレータ 28は、 VRAM26からの映像データの読出タイ ミング信号（VRAM 26へのアクセスク口ック）を変調クロック C LK 2から生 成し、 L CD及び CRT制御系の双方に与える。 また、 タイミング · ジエネレー タ 2 8は、 映像データを L CDに転送 ·表示するための転送タイミング信号（L C D転送クロック）を変調クロック CLK2から生成し、 LCD制御系に与える。
VRAM 26は、 C PU 3がノース 'ブリッジ 5を介して書き込む 1フレーム 分の映像データ（映像の解像度に応じた各画素の RZGZBデータ）を記憶し、 読 出タイミング信号がタイミング · ジェネレータ 28から F I FOバッファ 22及 びデータ変換部 24に与えられると、 映像データは、 読出タイミング信号に従つ て VRAM26から読み出され、 F I F Oバッファ 22及びデータ変換部 24に 夫々入力される。 即ち、 読出タイミング信号による一回の読出動作によって読み 出された映像データが C R T制御系及び LCD制御系の夫々に供給される。
ここに、 変調クロック CLK 2を用いて読出タイミング信号を生成するのは、 変調クロック C LK2が S S Cであるので、 これに基づく読出タイミング信号の エネルギー（電磁放射強度）のピークを抑えることができ、 LCDコントローラ 2 からの EM Iノイズの放射を抑えることができるからである。 もっとも、 VRA M26からの読出に、 基本クロック C LK 1から生成される読出タイミング信号 を使用することもできる。
VRAM26から読み出された映像データは、 CRT制御系では、 F I FOバ ッファ 2 2によってー且蓄積される。 その後、 CRTの転送タイミング信号（CR T転送クロック）がタイミング ·ジェネレータ 2 7から F I FOバッファ 22及び D AC 2 3に入力されると、 F I FOバッファ 22は、 CRT転送クロックに従 つて映像データを D AC 23に入力し、 DAC 23は、 CRT転送クロックに従 つて映像データをディジタル -アナログ変換して出力する。 DAC 23から出力さ れる映像データ信号は、 その水平及び垂直同期信号と、 CRT転送クロック信号 とともに LCDコントローラ 2から出力され、 PC Iの CRTインターフェイス 及びケーブル C 1を介して CRT 8に転送される。 そして、 CRT 8において、 映像データに基づく映像が表示される。 このとき、 CRT 8では、 周期が一定で 安定した基本クロック C LK 1から生成された転送ク口ックに基づいて表示制御 (水平 垂直走査等）が行われるので、 画質が従来に比べて低下することがない。 一方、 VRAM 26から読み出された映像データは、 LCD制御系では、 デー タ変換部 24によって L CDに転送するためのフォーマツ トに変換（例えば、 デー タのパラレル-シリアル変換）され、 F I FOバッファ 25に一且蓄積される。 そ の後、 L CDの転送タイミング信号がタイミング · ジエネレータ 28から F I F Oバッファ 2 5に入力されると、 F I FOバッファ 25に蓄積された映像データ が読み出される。 F I FOバッファ 25から出力される映像データ信号は、 この 水平/垂直同期信号と、 LCD転送クロック信号とともに LCDコントローラ 2 から出力され、 P C 1の C RTインターフェイス及びケーブル C 2を介して L C D 7に転送される。
L CD 7に転送される L CD転送ク口ック信号は、 S S C信号である変調ク口 ック C LK 2から生成されるので、 そのエネルギー（電磁放射強度）は低減されて いる。 従って、 ケーブル C 2からの EM Iノイズの発生が抑えられる。 なお、 L CD転送クロックは、 大量のディジタル信号を転送する関係から、 その周波数は 例えば 2 OMH zにもなる。 これに対し、 CRT転送クロックは、 アナログ信号 の転送であること等から、 その周波数は例えば 1 00 kH z程度である。 このよ うに、 ケーブル C 1を転送される C RT転送クロックの周波数は L CD転送ク口 ックに比べて著しく小さいので、 EMI ノイズは殆ど発生しない。
このように、 VRAM 26からの読出タイミング（アクセスクロック）と異なる 転送タイミング（L CDZ CRT転送ク口ック）によって CRT及び L CD制御系 から映像データ信号が夫々出力される。 各 F I F Oバッファ 22, 25は、 ァクセ スクロックと各転送クロックとの位相を吸収する（ク口ックを乗り換える）ために 設けられている。 また、 各 F I F Oバッファ 22, 25は、 CRT制御系と LCD 制御系とでの転送及ぴ表示のタイミングのずれ（CRT転送クロックと LCD転送 クロックとのずれ）を吸収するために使用される。 これによつて、 LCD 7と CR T 8とに同じ映像をほぼ同時に表示させることができる。
また、 LCDコントローラ 2は、 その外部から基本クロック C LK 1及び変調 クロック C LK 2が入力されるようになつており、 LCDコントローラ 2の内部 で変調クロックを生成するようになっていないので構成が簡易であり、 また、 ス ぺク トラム拡散の方式やその拡散強度を適宜設定することができる。
〔第 2実施形態〕
図 4に示した LCDコントローラ 2は、 VRAM 26からの映像データの読出 制御を CRT制御系と L CD制御系とで同時に行う。 このため、 同一の映像（画 面）を LCD 7と CRT 8とに同時に表示する場合には、 LCD 7のフレーム周波 数と CRT 8のフレーム周波数とが原則として同じでなければならない。
一方、 LCD 7のフレーム周波数は、 ノ ックライ トの周波数（通常 6 0H z)よ りも若干高め以上（例えば、 60 H zに対して 70 H z以上）に設定しなければ、 バックライ トによる干渉縞が画面に現れ、 画面のちらつきが肉眼で見えてしまう。 また、 LCD 7は、 高速な表示（書き換え）を実現すべく、 1フレームあたりの残 像時間が短くなる傾向にある。 このため、 フレーム周波数が CRT 8と同じであ ると、 画面がちらつく可能性がある。
図 5は、 本発明の第 2実施形態としての LCDコントローラ 2 Aを示すプロッ ク図である。 図 5において、 LCDコントローラ 2 Aには、 タイミング ' ジエネ レータ 28 Aから F I FOバッファ 22への読出タイミング信号の信号線にゲー ト 3 1が挿入されている。 ゲート 3 1は、 タイミング · ジェネレータ 27 Aから の制御信号によって、 読出タイミング信号の F I FOバッファ 22への入力をォ ン /オフする。 タイミング · ジェネレータ 27 Aによる制御信号の出力制御は、 C PU 3 (図 1参照）による設定によって行われる。
図 5に示す例では、 L CD 7のフレーム周波数は、 CRT 8のフレーム周波数 の n倍（nは 2以上の整数）になっている。 例えば、 CRT 8のフレーム周波数が 60 H zであるのに対し、 LCD 7のフレーム周波数は 1 20 H z (2倍）になつ ている。
タイミング ' ジェネレータ 28 Aは、 LCD 7のフレーム周期（1フレームの表 示周期）に同期する読出タイミング信号を出力する。 LCD制御系（データ変換部 24)は、 読出タイミング信号を、 タイミング · ジヱネレータ 28から出力される 毎に（毎回）受け取って VRAM26から映像データを読み出す。
タイミング · ジエネレータ 27 Aは、 C RT 8のフレーム周期（表示周期）に同 期してゲートをオンにし、 タイミング 'ジェネレータ 28 Aからの読出タイミン グ信号が F I FOバッファ 2 2に入力されるようにゲート 3 1を制御する。 これ により、 タイミング ' ジェネレータ 28 Aからの読出タイミングは、 CRT 8の 表示周期に合わせて、 n回に一回だけ CRT制御系に与えられる。
従って、 CRT制御系（F I FOバッファ 22)は、 CRT 8の表示周期に合わ せて、 読出タイミング信号を受け取る。 即ち、 CRT制御系は、 CRT 8のフレ ーム周波数（60 H z)に従って、 VRAM26から映像データを受け取り、 転送 することになる。
以上の点を除き、 第 2実施形態は第 1実施形態と同様である。 第 2実施形態で は、 LCD 7のフレーム周波数が CRT 8のフレーム周波数の 2以上の整数倍に 設定され、 L CD制御系が CRT 8の表示周期内に 2回以上映像データの転送処 理を行う。 これによつて、 LCD 7のバックライ トによる干渉を防ぐことができ る。 また、 L CD 7の残像時間が短いことによる画面のちらつきを防止し、 LC D 7の画質を高めることができる。 一方、 CRT 8は、 適正な画質を得られるフ レーム周波数で映像を表示することができる。
〔第 3実施形態〕
図 6は、 本発明の第 3実施形態としての L CDコントローラ 2 Bを示すプロッ ク図である。 図 6において、 タイミング ' ジェネレータ 28 Bは、 VRAM26 に書き込まれる映像データの解像度や色数を監視することによって、 L CD 7へ 転送される単位時間あたりのデータ量を監視し、 データ量を示す信号（データ量信 号）をスプレツ ド ·スぺク トラム I C 1 0 Bに入力する監視手段として機能する。 監視対象のデータ量は、 複数のレベル（クラス）に区分されており、 レベル間に 閾値が設けられている。 タイミング ' ジェネレータ 28 Bは、 データ量のレベル を示すビッ トをデータ量信号として出力する。 例えば、 データ量のレベルが 4段 階に区分される場合には、 データ量信号は、 2ビットで表現される。 タイミング • ジェネレータ 28 Aは、 監視対象のデータ量が閾値を上回ったり下回ったりす T JP01/09395
13 る毎にデータ量信号のビッ ト値を変更する。
一方、 スプレツ ド · スぺク トラム I C 1 0 Bには、 データ量のレベルに応じて 用意された複数のジッタ揷入部を持つ。 図 6に示す例では、 3段階のレベル（デー タ量： レベル 1 くレベル 2 <レベル 3 )に合わせたジッタ生成部 1 7 A， 1 7 B , 1 7 Cと、 切替出力部 1 9とを備えている。
切替出力部 1 9は、 タイミング · ジェネレータ 2 8 Bからのデータ量信号に応 じて、 基準クロック f の出力先を切り替える。 各ジッタ生成部 1 7 A, 1 7 B， 1 7 Cは、 切替出力部 1 9から入力される基準クロック f を 1 Z Sで分周すること によって、 分周器 1 3 Bからの出力 f mに揷入されるジッタを生成する。 ここに、 Sの値は、 スぺク トラム拡散の変調の度合い（拡散の幅：拡散強度）を決める値で あり、 Sの値が小さいほど拡散の幅が広がる。 図 6に示す例では、 S 1 (レベル 1 )く S 2 (レベル 2 )く S 3 (レベル 3 )に設定されており、 データ量が多くなるほ ど拡散の幅が大きくなるように設定されている。
以上の構成を除き、 第 3実施形態は、 第 1実施形態とほぼ同じである。 第 3実 施形態によると、 例えば、 L C D 7へのデータ転送量がレベル 1である場合には、 タイミング ·ジ ネレータ 2 8 Bは、 基準クロック f の出力先をジッタ生成部 1 7 Aとするためのデータ量信号（例えば、 " 0 0 " )を出力切替部 1 9に入力して いる。
その後、 L C D 7へのデータ転送量が大きくなり、 データ量がレベル 1からレ ベル 2への閾値を超えると、 タイミング ' ジェネレータ 2 8 Bは、 基準クロック f の出力先をジッタ生成部 1 7 Aとするためのデータ量信号（例えば、 " 0 1 " ) を出力切替部 1 9に入力する。 する 、 出力切替部 1 9は、 基準クロック f の出 力先をジッタ生成部 1 7 Bに切り替える。 これによつて、 出力 f mに揷入される ジッタの周波数の幅が大きくなるので、 変調ク口ック C L K 2の周波数の幅がさ らに広がり、 電磁放射強度がさらに下がる。
その後、 データ量がレベル 2からレベル 3にあがると、 基準クロック f の出力 先がジッタ生成部 1 7 Cに切り替わり、 変調クロック C L K 2の周波数の幅がさ らに広がり、 電磁放射強度がさらに下がる。 その後、 データ量がレベル 3→レベ ル 2→レベル 1へ減少する場合には、 上記と逆の動作が行われる。 第 3実施形態によれば、 LCD 7へのデータ転送量に応じて変調クロック C L K 2のスペク トラム拡散の幅を制御するので、 データ量が多くなつた場合に、 変 調クロック C L K 2のスぺク トラム拡散の幅を広げて、 L CD転送クロックの電 磁放射強度を低下させることができる。 これによつて、 LCD転送クロックの周 波数上昇に伴うケーブル C 2からの EM Iノイズの放射を抑えることができる。 なお、 図 1に示した例では、 LCDコントローラ 2は AG Pバスを介してノー ス ·プリ ッジ 5に接続されているが、 P C Iバスを介してノース · プリ ッジ 5に 接続されるようにしても良い。 また、 図 1に示すアーキテクチャでは、 3階層の パス構造を持ち、 ノース ·プリッジ 5と LCDコントローラ 2とが個別に用意さ れているが、 これらはワンチップ化されていても良い。 例えば、 ィンテル社のハ ブ ·アーキテクチャにおける GMCH (Graphics and Memory Controller Hub)が 本発明のグラフィクス · コントローラの機能を持つ様にしても良い。
また、 図 1に示した LCDコントローラ 2と VRAM 6とがワンチップ化され ていても良い。 さらに、 本発明のグラフィックス · コントローラが持つ機能は、 P C-AT互換機以外のアーキテクチャを持つ P Cにも適用可能である。
さらに、 図 1に示した P C 1は、 CRTコネクタと L CDコネクタとを持ち、 LCDコントローラ 2は、 これらに夫々接続される C RTインターフェイス及び L CDインターフェイスを有している。 これに対し、 PC 1がこれらの CRT/ LCDコネクタに代えて DV I (Digital Visual Interface)コネクタを持つ場合 には、 LCDコントローラ 2が DV Iを有し、 この D V Iを介して D V I コネク タに接続された LCD 7又は CRT 8に対し、 対応するディスプレイ出力（映像デ ータ信号， 水平及び垂直同期信号， 転送クロック）を転送するようにしても良い。

Claims

請求の範囲
1. 周期が一定で安定した第 1のク口ック信号から生成される CRT転送ク口 ック信号に従って、 この CRT転送クロック信号， 映像データ信号及び同期信号 を CRTディスプレイに転送する CRT制御系と、
前記第 1のクロック信号がスぺク トラム拡散された第 2のクロック信号から生 成される L CD転送クロック信号に従って、 この L CD転送クロック信号， 映像 データ信号及び同期信号を液晶ディスプレイに転送する L CD制御系と、 を含むことを特徴とする表示制御装置。
2. 前記 CRT制御系及び前記 L CD制御系は、 前記第 2のクロックから生成 される読出タイミングに従って、 ビデオメモリに記憶された転送対象の映像デー タを夫々受け取る、 請求項 1記載の表示制御装置。
3. 前記 CRT制御系及び前記 L CD制御系は、 同じ映像が CRTディスプレ ィ及び液晶ディスプレイにほぼ同時に表示されるタイミングで映像データを転送 する、 請求項 2記載の表示制御装置。
4. 前記読出タイミングが液晶ディスプレイの表示周期に同期して発生し、 前記 LCD制御系は、 前記読出タイミングが発生する毎に、 ビデオメモリに記 憶された転送対象の映像データを受け取り、
前記 CRT制御系は、 CRTディスプレイの表示周期にさらに同期する読出タ ィミングが発生した場合にのみ、 ビデオメモリに記憶された転送対象の映像デー タを受け取る、 請求項 3記載の表示制御装置。
5. 単位時間あたりの映像データの転送量を監視するとともに、 映像データの 転送量に応じて前記第 2ク口ックのスぺク トラム拡散の幅を制御するための信号 を出力する監視手段をさらに含む、 請求項 1記載の表示制御装置。
6. 転送対象の映像データを記憶するビデオメモリとワンチップ化されている、 請求項 1記載の表示制御装置。
7. ディジタル ' ビジュアル 'インターフェイスをさらに含み、 CRTデイス プレイに映像を表示する場合に、 前記 C R T制御系からの映像データを前記ディ ジタル . ビジュアル · ィンターフェイスを通じて CRTディスプレイに転送し、 液晶ディスプレイに映像を表示する場合に、 前記 L C D制御系からの映像データ， 水平/垂直同期信号及び第 2のクロックを前記ディジタル ' ビジュアル ' インタ 一フ イスを通じて液晶ディスプレイに転送する、 請求項 1記載の表示制御装置 c 8 . C P U及ぴメインメモリ と拡張パスとを相互に接続しこれらの間のデータの 橋渡しを行うチップとワンチップ化されている、 請求項 1記載の表示制御装置。
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