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WO2003069743A1 - Sub-mount and semiconductor device - Google Patents

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WO2003069743A1
WO2003069743A1 PCT/JP2002/012870 JP0212870W WO03069743A1 WO 2003069743 A1 WO2003069743 A1 WO 2003069743A1 JP 0212870 W JP0212870 W JP 0212870W WO 03069743 A1 WO03069743 A1 WO 03069743A1
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WO
WIPO (PCT)
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solder
film
submount
thickness
semiconductor device
Prior art date
Application number
PCT/JP2002/012870
Other languages
French (fr)
Japanese (ja)
Inventor
Makoto Imamura
Takashi Ishii
Teruo Amoh
Kenjiro Higaki
Akira Sasame
Yasushi Tsuzuki
Original Assignee
Sumitomo Electric Industries, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries, Ltd. filed Critical Sumitomo Electric Industries, Ltd.
Priority to AU2002349516A priority Critical patent/AU2002349516A1/en
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    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0235—Method for mounting laser chips
    • H01S5/02355—Fixing laser chips on mounts
    • H01S5/0237—Fixing laser chips on mounts by soldering

Definitions

  • the present invention relates to a submount and a semiconductor device, and more particularly to a submount on which a semiconductor laser element is mounted and a semiconductor device using the submount.
  • FIG. 12 is a schematic cross-sectional view for explaining a conventional method of manufacturing a semiconductor device. A conventional method for manufacturing a semiconductor device will be described with reference to FIG.
  • a submount 103 for mounting a semiconductor laser element 102 is prepared.
  • the submount 103 is composed of a substrate 104 containing aluminum nitride (A 1 N), and a laminated film 105 (T ⁇ /) of a film containing titanium (T i) and a film containing platinum (Pt) formed on the substrate 104.
  • solder barrier film 107 It is composed of a solder barrier film 107 and a solder 108 formed on the solder barrier film 107 and containing gold (Au) tin (Sn) based solder.
  • the method for forming the TiZPt laminated films 105 and 11 106, the solder barrier film 107 and the solder 108 on the submount 103 is based on a conventional film forming method such as vapor deposition, sputtering or plating, and photolithography.
  • a pattern Jung method such as a lithography method or a metal mask method can be used.
  • the semiconductor laser element 102 is mounted at a predetermined position on the solder 10 as indicated by an arrow 114 while the solder 108 of the submount 103 is heated and melted. (Perform the die bond process ). Thereafter, the solder 108 is cooled and solidified. As a result, the laser element 102 is adhesively fixed on the submount 103 by the solder 108. Thereafter, by connecting and fixing the back surface of the submount 103 to a heat sink (not shown) by soldering or the like, a semiconductor device having a semiconductor laser element can be obtained.
  • the conventional semiconductor device manufactured by the process shown in FIG. 12 has the following problems. That is, when the semiconductor laser device 102 (see FIG.
  • FIG. 13 is a schematic sectional view for explaining a problem of the conventional semiconductor device.
  • a bottom-emitting semiconductor laser device 102 (see FIG. 13) having excellent heat dissipation properties has been used.
  • the laser beam oscillating part (light emitting part) is formed on the lower surface side of the semiconductor laser element 102 (the joint part with the solder 108 (see FIG. 13)).
  • the light emitting portion that generates heat closer to the submount 103 as described above, a semiconductor device having excellent heat radiation characteristics can be obtained. .
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a submount and a submount capable of preventing solder from rising onto an end face of a semiconductor laser device. An object of the present invention is to provide a semiconductor device using the submount.
  • the width WS and thickness d of the solder film may be determined so as to satisfy the relationship of (3 7 XW / 600—14 / 1 5) ⁇ d ⁇ 6. .
  • the submount may further include a solder barrier film formed between the submount substrate and the solder film.
  • a solder barrier film formed between the submount substrate and the solder film.
  • the submount includes an adhesion film formed between the submount substrate and the solder barrier film so as to be in contact with the surface of the submount substrate, a diffusion prevention film formed on the adhesion layer, and a diffusion prevention film. And an electrode film formed thereon, and the solder barrier film may be disposed on the electrode film.
  • the semiconductor element mounted on the solder film and the submount substrate can be reliably connected, the reliability of the semiconductor device using the submount can be improved.
  • the adhesion film may include titanium, the diffusion prevention film may include platinum, the electrode film may include gold, and the solder barrier film may include platinum.
  • the solder film may include a gold-tin solder.
  • the above-mentioned materials are particularly suitable when used as the materials of the respective films, so that the reliability of the submount can be effectively improved.
  • the submount substrate may include aluminum nitride.
  • the length of the solder film in the direction substantially perpendicular to the width WS of the solder film is LS
  • the length of the semiconductor device in the direction substantially perpendicular to the width WC of the semiconductor device is LC
  • L (LC-LS )
  • the length LS and the thickness d of the solder film may be determined so as to satisfy the relationship of ⁇ 8.
  • the semiconductor device includes the above submount and a semiconductor element mounted on a solder film of the submount, and the semiconductor element is a semiconductor laser element.
  • FIG. 1 is a schematic sectional view showing Embodiment 1 of a semiconductor device according to the present invention.
  • FIG. 2 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 3 is a schematic diagram showing a planar shape of the laser element and the solder as viewed from the arrow 40 side in FIG.
  • Figure 4 shows a graph that shows the relationship between the evaluation value W or L and the solder thickness d. It is a figure showing a rough.
  • FIG. 5 is a schematic sectional view showing Embodiment 2 of the semiconductor device according to the present invention.
  • FIG. 6 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 7 is a schematic sectional view showing Embodiment 3 of a semiconductor device according to the present invention.
  • FIG. 8 is a schematic sectional view showing Embodiment 4 of a semiconductor device according to the present invention.
  • FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG.
  • FIG. 10 is a schematic sectional view showing the structure of a sample of Example 1 of the semiconductor device according to the present invention.
  • FIG. 11 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG.
  • FIG. 12 is a schematic sectional view for explaining a conventional method for manufacturing a semiconductor device.
  • FIG. 13 is a schematic cross-sectional view for explaining a problem of the conventional semiconductor device.
  • FIG. 1 is a schematic sectional view showing Embodiment 1 of a semiconductor device according to the present invention.
  • First Embodiment A semiconductor device according to a first embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 1 has a structure in which a laser element 2 using a gallium arsenide (Ga As) semiconductor or the like is mounted on a submount 3.
  • a heat sink may be connected to the submount 3 on the side opposite to the surface on which the laser element 2 is mounted.
  • the submount 3 includes a substrate 4, a Ti / Pt laminated film 5 formed of a titanium (T i) film and platinum (Pt) formed on the upper surface of the substrate 4, and a T i ZP t A gold (Au) film 6 formed on the laminated film 5, a solder barrier film 7 formed on the Au film 6, a solder for bonding between the solder barrier film 7 and the laser element 2. 8 and from Become. On the upper surface of the Au film 6, a bonding pad portion 9 is formed in a region adjacent to the solder barrier film.
  • the width of the solder barrier film 7 is smaller than the width of the laser element 2.
  • the outer peripheral portion 10 of the solder 8 covers the upper surface and the end surface of the solder barrier film 7 and is in contact with the upper surface of the Au film 6.
  • the end face 11 of the outer periphery 10 of the solder 8 is inclined with respect to the surface of the Au film 6.
  • the width of the solder barrier film 7 and the width of the solder 8 are smaller than the width of the laser element 2, as can be seen from the manufacturing method described later. Therefore, it is possible to suppress the occurrence of a phenomenon that a part of the solder 8 rises on the end face of the laser element 2. For this reason, it is possible to suppress the occurrence of defects such as inability to oscillate laser light in the laser element 2 due to the rise of the solder 8.
  • ceramic, semiconductor, or metal may be used as the material of the substrate 4 forming the submount 3.
  • the ceramic material constituting the substrate 4 for example, aluminum nitride (A 1 N), acid I arsenide aluminum (A 1 2 0 3), carbide Kei element (S i C), nitride Kei element (S i 3 N 4 ) Those containing, as main components, etc. can be mentioned.
  • a semiconductor as a material forming the substrate 4 for example, silicon (Si) can be cited.
  • the metal constituting the substrate 4 for example, copper (Cu), tungsten (W), molybdenum (Mo), iron (Fe), alloys containing these, and composite materials may be used. it can.
  • the substrate 4 it is preferable to use a material having high thermal conductivity.
  • the thermal conductivity of the substrate 4 is preferably 10 OWZmK or more, and more preferably 17 OWZmK or more.
  • the thermal expansion coefficient of the substrate 4 is close to the thermal expansion coefficient of the material forming the laser element 2.
  • there are gallium arsenide (GaAs) -based and indium phosphide (InP) -based materials as materials for forming the laser element 2.
  • the thermal expansion coefficient of the substrate 4 is preferably 1 ⁇ 10— / ⁇ or less, more preferably 5 ⁇ 1 cr 6 ZK or less.
  • the submount 3 having excellent heat dissipation can be realized.
  • the through hole may be formed therein.
  • a high melting point metal particularly, tungsten (W) or molybdenum (Mo) can be preferably used.
  • the above-mentioned conductors include metal such as tungsten and molybdenum, as well as transition metals such as titanium (Ti), glass components, and the material of the base material forming the substrate 4 (for example, aluminum nitride (A1N) ) May be included.
  • the surface roughness of the substrate 4 is preferably 1 m or less in Ra, and more preferably 0.1 ⁇ or less in Ra.
  • the flatness of the substrate 4 is preferably 5 ⁇ or less, more preferably 1 ⁇ or less. If Ra exceeds 1 zm and the flatness exceeds 5 ⁇ , a gap is created between the submount 3 and the laser element 2 when the laser element 2 is joined, and the effect of cooling the laser element 2 is reduced. There is. Note that flatness refers to the magnitude of deviation of a planar feature from a geometrically correct plane, and is specified in the JIS standard (JIS B 0621).
  • the Ti film (the film containing titanium (T i)) constituting the Ti / Pt laminated film 5 is formed so as to be in contact with the upper surface of the substrate 4 and has good adhesion to the substrate 4. It is a so-called adhesion layer made of various materials.
  • the above-mentioned titanium (T i) furthermore, chromium (Cr), nickel chromium alloy (NiCr), tantalum (Ta), and compounds thereof are used. it can.
  • the platinum (Pt) film constituting the Ti / Pt laminated film 5 is a so-called diffusion prevention layer (diffusion prevention film) formed on the upper surface of the Ti film.
  • the material of the diffusion preventing layer include the above-mentioned platinum (Pt), palladium (Pd), nickel chromium alloy (NiCr), tungsten titanium (TiW), nickel (Ni), Molybdenum (Mo) can be used.
  • the Au film 6 is a so-called electrode Usually, a film mainly composed of Au is used.
  • the adhesion layer (adhesion film) and the diffusion prevention layer (diffusion prevention film) on the substrate 4 the reliability of the semiconductor device 1 using the submount 3 (see FIG. 1) is improved. be able to.
  • titanium is used as the material of the adhesion layer
  • platinum is used as the material of the diffusion prevention layer
  • gold is used as the material of the electrode layer (electrode film)
  • these materials are particularly suitable for the adhesion layer and the diffusion layer. Since it exhibits excellent characteristics as a prevention layer and an electrode layer, a highly reliable semiconductor device 1 (see FIG. 1) can be obtained.
  • solder barrier film 7 platinum (Pt), nickel chromium alloy (NiCr), nickel (Ni), or the like can be used.
  • the material of the solder 8 is gold tin (AuSn) solder, gold germanium (AuGe) solder, lead tin (PbSn) solder, indium tin (In Sn) solder, silver
  • An alloy solder such as a tin (AgSn) -based solder, or a laminate of these alloy solders or a metal constituting the above-described alloy solder can be used.
  • AuSn gold-tin
  • solder 8 the composition ratio of gold (Au) is 65% by mass to 85% by mass or gold (Au) is 5% by mass to 20% by mass. /. The following is preferred.
  • the above-described Ti / Pt laminated film 5, Au film 6, solder barrier film 7, and solder 8 are hereinafter also referred to as metallized layers.
  • a conventionally used film forming method can be appropriately used.
  • a thin film forming method such as an evaporation method or a sputtering method, or a plating method can be used.
  • a patterning method for forming the above-mentioned Tino Pt laminated film 5, Au film 6, solder barrier film 7, and solder 8 so as to have a predetermined pattern a photolithography method, a metal mask, and the like are used. Method can be used.
  • the thickness of the titanium (T i) film as the adhesion layer constituting the above-mentioned TiZPt laminated film 5 is preferably from 0.0111 to 1. ⁇ .
  • the thickness of the platinum (Pt) film as the diffusion preventing layer constituting the Ti / Pt laminated film 5 is preferably not less than 0.1 ⁇ and not more than 1.5 ⁇ .
  • the thickness of the Au film 6 as an electrode layer is preferably from 1 ⁇ to 1 O / m.
  • the thickness of the solder barrier film 7 is preferably 0.0 l / zm or more and 1.5 / zm or less.
  • the thickness of the solder 8 is preferably not more than 0.1 ⁇ m or less.
  • the laser element 2 may be a laser light emitting element using, for example, a GaAs-based semiconductor, an InP-based semiconductor, or a GaN-based semiconductor, that is, an IIIV compound semiconductor. Further, the laser element 2 may be either a top emission type or a bottom emission type.
  • a bottom-emitting laser element 2 (a method in which the light-emitting portion of the laser element 2 is formed on the side surface opposite to the joint between the laser element 2 and the solder 8) is used, the light emitting portion serving as a heat-generating portion is used. Since the portion is arranged closer to the substrate 4, the heat dissipation of the semiconductor device 1 can be improved.
  • a bottom-emission type laser element 2 is used, the probability of occurrence of a defect due to the rise of the solder 8 to the side face of the laser element 2, which has been cited as a conventional problem, is increased. Is particularly remarkable.
  • the surface of the laser element 2 metallized layer is formed such silicon oxide film (S i 0 2) insulating layer, such as and a gold (A u) electrode layer such. It is preferable that the thickness of the gold (Au) layer as the electrode layer is not less than 0.1 and not more than 10 ⁇ in order to ensure good wettability with the solder 8.
  • the semiconductor device shown in FIG. 1 may be connected to a heat sink using solder or the like. Specifically, after forming an adhesion layer or a diffusion prevention layer on the back surface of the substrate 4 opposite to the surface on which the Ti / Pt laminated film 5 is formed, a sheet is formed on the back surface of the substrate 4. A heat sink is arranged via a solder in a shape. The heat sink and the board 4 are connected and fixed by the solder arranged on the back side of the board 4.
  • the solder for joining the heat sink and the substrate 4 may be a sheet-like solder (solder foil) as described above, or may be arranged in advance on the surface of the heat sink. Good.
  • a solder layer may be formed on a metallized layer such as a diffusion preventing layer on the back surface of the substrate 4 in advance.
  • the laser element 2 and the heat sink are simultaneously bonded to the substrate 4.
  • metal or ceramic can be used as the material of the heat sink.
  • Metals that constitute the heat sink include, for example, copper (Cu), tungsten (W), molybdenum (Mo), iron (Fe) and these metals. Alloys and composites can be used.
  • the surface of the heat sink is preferably subjected to a surface treatment for forming a film containing nickel (Ni), gold (Au), and a metal containing these metals.
  • a vapor deposition method, a plating method, or the like can be used as a surface treatment method.
  • the heat conductivity of the heat sink is preferably high.
  • the heat conductivity of the heat sink is preferably 10 OWZmK or more.
  • FIG. 2 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. A method for manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIG.
  • a submount 3 for mounting the laser element 2 is prepared.
  • the method for forming the TiZPt laminated film 5, the Au film 6, the solder barrier film 7, and the solder 8 on the submount 3 is based on conventional film forming methods such as vapor deposition, sputtering, or plating, and photolithography.
  • a pattern jungling method such as a lithography method or a metal mask method can be used.
  • the width WS of the solder 8 is smaller than the width WC of the laser element 2.
  • the thickness d of the solder 8 is determined so as to satisfy a predetermined condition described later.
  • the width WS of the solder 8 is smaller than the width WC of the laser element 2
  • the width of the solder barrier film 7 is the width WS of the solder 8 or the width WC of the laser element 2. It can be larger or smaller.
  • the laser element 2 is mounted on the solder 8 as shown by an arrow 14 in a state where the solder 8 is melted. Then, the solder 8 is cooled. Thus, the semiconductor device 1 as shown in FIG. 1 can be obtained.
  • FIG. 3 is a schematic diagram showing a planar shape of the laser element 2 and the solder 8 as viewed from the arrow 40 side in FIG.
  • the evaluation value W and the thickness d of the solder 8 satisfy the relationship shown in FIG. Figure 4 shows the relationship between the evaluation value W or L and the solder thickness d. It is a figure showing a graph showing a relation.
  • the point is located.
  • the evaluation value W ( ⁇ ⁇ ), the thickness d ( ⁇ ⁇ ) of the solder 8 and the power, and W —30 ⁇ 0.3 d ⁇ l,-30 m W ⁇
  • W —30 ⁇ 0.3 d ⁇ l,-30 m W ⁇
  • the width WS and thickness d of the solder 8 must be determined so as to satisfy the relationship 8 (the relationship where the above points are plotted in the area shown as area A in FIG. 4).
  • the evaluation value W (that is, the width WS of the solder 8 and the width WC of the laser element 2) and the thickness of the solder 8 are set so that the above-mentioned point is located in the area shown in the area B of FIG. d is determined.
  • the evaluation value W, the thickness d of the solder 8, and the force W 0.3 d ⁇ 0.3 ⁇ d 1, 1 10 m ⁇ W ⁇ 20 0 / xm 0.3 ⁇ d ⁇ (W / 1 4 + 1 2/7), if 20 um ⁇ W ⁇ 60 ⁇ (3 7 XWZ6 0 0 — 1 4/1 5) ⁇ d ⁇ (W / 1 4 + 1 2/7 ),
  • the width WS and the thickness d of the solder 8 are set to satisfy the relationship of (3 7 XW / 6 0 0-1 4/1 5) ⁇ d ⁇ 6 for 60 m and 80 m. It may be determined.
  • the bonding between the laser element 2 and the submount 3 by the solder 8 can be performed more reliably, and at the same time, the probability of occurrence of a defect caused by the rise of the molten solder 8 on the end face of the laser element 2 can be further reduced.
  • a semiconductor device 1 capable of reliably performing laser oscillation can be obtained.
  • the length of the solder 8 in the direction substantially perpendicular to the width WS of the solder 8 is LS, and the width of the laser element 2 in the direction substantially perpendicular to the width WC of the laser element 2.
  • the molten solder 8 can be prevented from flowing more than necessary to the end of the laser element 2 in the length LS direction of the solder 8. Therefore, it is possible to reduce the probability of occurrence of a defect that a part of the molten solder 8 goes up on the end face of the laser element 2 in the length direction of the solder 8. In addition, the bonding strength between the laser element 2 and the submount 3 is insufficient, and the probability of occurrence of defects due to an increase in thermal resistance between the laser element 2 and the submount 3 can be reduced.
  • the evaluation value L and the solder thickness d are determined so that the point determined by the evaluation value L and the solder thickness d is located within the area shown in the area B in FIG. Is done.
  • L ⁇ 80 ⁇ (37 XL / 6 00-14 / 15) ⁇ d ⁇ 6 the length of the solder 8 LS and The thickness d may be determined.
  • the laser element 2 and the submount 3 can be more reliably joined by the solder 8. Further, the probability of occurrence of a defect that a part of the melted solder 8 rises on the end face of the laser element 2 in the length direction of the solder 8 can be reduced more effectively. Further, the probability of occurrence of defects due to insufficient bonding strength between the laser element 2 and the submount 3 and an increase in thermal resistance between the laser element 2 and the submount 3 can be further reduced.
  • FIG. 5 is a schematic sectional view showing Embodiment 2 of the semiconductor device according to the present invention.
  • the reference numerals in FIG. 5 correspond to those in FIG. Second Embodiment A semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 1 has basically the same structure as the semiconductor device shown in FIG. 1, but the ratio of the size (width) of the laser element 2 to the solder barrier film 7 and the solder 8 is small. It is different from the semiconductor device shown in FIG. That is, the laser element 2, the solder barrier film 7, and the solder 8 are configured to have widths substantially equal to each other.
  • FIG. 6 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. With reference to FIG. 6, a method of manufacturing the semiconductor device shown in FIG. 5 will be described.
  • the width WS of the solder 8 and the width WC of the laser element 2 are equal. Then, at this time, the thickness d of the solder 8 is determined such that a point whose position is determined by the evaluation value W and the value of the thickness d is plotted in the area A of the graph shown in FIG. Specifically, the thickness d of the solder 8 has a value in a range from 0.3 ⁇ to 2.9 m. More preferably, the thickness d of the solder 8 is not less than 0.3 ⁇ and not more than 1 so that the above point is plotted in the region B in FIG. Even in this case, the same effect as that of the semiconductor device according to the first embodiment of the present invention can be obtained. (Embodiment 3)
  • FIG. 7 is a schematic sectional view showing Embodiment 3 of a semiconductor device according to the present invention.
  • the reference numerals in FIG. 7 correspond to those in FIG. Third Embodiment A semiconductor device according to a third embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 1 basically has the same structure as the semiconductor device shown in FIG. 1, but the width WS of the solder barrier film 7 and the solder 8 is wider than the width WC of the laser element 2.
  • the thickness of the solder 8 is relatively thinner than the thickness of the solder 8 of the semiconductor device shown in FIG. That is, the evaluation value W determined from the thickness d of the solder 8 before mounting the laser element 2 on the submount 3 (see FIG. 6), the width WS of the solder 8 and the width WC of the laser element 2
  • the relationship shown in Fig. 4 satisfies the relationship plotted inside the area A of the graph, more preferably inside the area B, as shown in Fig.
  • the width WS of the solder 8 is It may be wider than 2 WC.
  • the value of the width WS of the solder 8 must be equal to or less than the width of the laser element 2 (WC + 60; xm). Also in this case, it is possible to suppress the solder 8 from rising onto the end face of the laser element 2 as in the first embodiment of the present invention.
  • FIG. 8 is a schematic sectional view showing Embodiment 4 of a semiconductor device according to the present invention.
  • the reference numerals in FIG. 8 correspond to those in FIG. Fourth Embodiment A semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG.
  • semiconductor device 1 basically has the same structure as the semiconductor device shown in FIG. 1, but the thickness of solder 8 is relatively thinner than that of the semiconductor device shown in FIG. I'm wearing Also in this case, as long as the relationship between the evaluation value W shown in FIG. 4 and the thickness d of the solder 8 (see FIG. 4) is satisfied, like the semiconductor device shown in FIG. The solder 8 can be prevented from rising.
  • FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG.
  • the thickness of the solder 8 is thinner than the thickness of the solder 8 shown in FIG. 1, so that the end of the solder 8 is attached to the end of the lower surface of the laser element 2. Has not reached. Therefore, it is possible to more reliably prevent the solder 8 from rising onto the end face of the laser element 2.
  • Examples of the present invention and samples of Comparative Examples were prepared, and solder bumps occurred on the side wall surface of the laser element for each sample. An appearance inspection was conducted to visually confirm whether or not each sample was emitted, and a luminescence inspection was performed to confirm whether each sample emitted laser light normally.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a sample of Example 1 of a semiconductor device according to the present invention.
  • FIG. 11 is a schematic cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
  • the semiconductor device 1 has a structure in which a submount 3 on which a laser element 2 is mounted is connected to a heat sink 22.
  • a titanium (T i) film 18 as an adhesion layer is formed on the upper surface of the substrate 4 made of an aluminum nitride (A 1 N) sintered body.
  • the size of the substrate 4 is, for example, 1.2 mm in width, 1.5 mm in length, and 0.3 mm in thickness.
  • the thickness of the Ti film 18 is 0.1 ⁇ .
  • a platinum ( ⁇ t) film 19 is formed as a diffusion preventing layer. ? 1;
  • the thickness of the film 19 is 0.2 ⁇ ⁇ .
  • the Ti film 18 and the Pt film 19 form the Ti / Pt laminated film 5.
  • an Au film 6 as an electrode layer is formed on this Pt film 19.
  • the thickness of the Au film 6 is 0.6 xm.
  • a solder barrier film 7 made of platinum (Pt) is formed on the upper surface of the Au film 6.
  • the width of the solder barrier film 7 is smaller than the width of the laser element 2 and the thickness of the solder 8 is sufficiently large, as shown in FIG. It may cover and contact the upper surface of the Au film 6.
  • the width of the laser element 2 was 0.3 mm and the length was 1. Omm.
  • the width is 0.6 mm and the length is 1.3 mm.
  • the width and length of the solder 8 are appropriately changed for each sample as shown in Table 2 described later. ing.
  • the width and length of the solder barrier film 7 were the same as the width and length of the solder 8 for each sample.
  • solder barrier film 7 On the solder barrier film 7, a solder 8 is disposed. The thickness and the planar shape of the solder 8 are appropriately changed depending on the sample as described later.
  • the laser element 2 is bonded and fixed to the submount 3 by solder 8.
  • As the laser element 2 a semiconductor laser element using a GaAs chip is used.
  • a TiZPt / Au laminated film 20 is formed on a lower surface opposite to the upper surface on which the Ti film 18 is formed. Specifically, a 0.1 ⁇ thick titanium (Ti) film is formed on the lower surface of the substrate 4, and a 0.2 ⁇ thick platinum (Pt) film is formed on the Ti film. Then, a gold (Au) film having a thickness of 6 ⁇ m is formed on the Pt film.
  • the solder 21 is arranged on the surface of the TiZPt / Au laminated film 20 opposite to the surface facing the substrate 4 (on the Au film). Below the submount 3, a heat sink 22 is disposed via solder 21. The size of the heat sink 22 is 2 mm in width, 6 mm in length, and 1.5 mm in thickness. The solder 21 is used for bonding and fixing the heat sink 22 and the submount 3.
  • a copper tungsten (CuW) alloy is used as a material of the heat sink 22 .
  • a laser element 2 a laser element using a gallium arsenide (GaAs) semiconductor is used.
  • GaAs gallium arsenide
  • the semiconductor device shown in FIG. 10 can be manufactured basically by performing the steps shown in Table 1 below. The method of manufacturing the semiconductor device shown in FIG. 10 will be described with reference to Table 1 and FIG.
  • a substrate manufacturing step (see Table 1) is first performed as a first step.
  • the size of the substrate can be, for example, 50 mm in width, 50 mm in length, and 0.4 mm in thickness.
  • a substrate larger in size than the substrate 4 of the submount 3 (see FIG. 11) is prepared, a required structure is formed on the surface of the substrate, and the substrate is cut (see Table 1).
  • Submount 3 (see Fig. 11) can be obtained by cutting and splitting with.
  • the substrate to be the substrate 4 of the submount 3 is manufactured based on a normal substrate manufacturing method.
  • a sintered body of aluminum nitride (A1N) (see Table 1) is used.
  • A1N aluminum nitride
  • Table 1 As a method of manufacturing the substrate 4 made of a ceramic such as an aluminum nitride sintered body, an ordinary method of manufacturing a ceramic structure can be applied.
  • the material of the substrate 4 may be ceramics other than aluminum nitride, or a semiconductor substrate or a metal substrate.
  • a plane polishing step for polishing the surface of the substrate made of the aluminum nitride sintered body manufactured in the first step, the substrate manufacturing step.
  • polishing is performed until the surface roughness of the aluminum nitride substrate to be the substrate 4 (see FIG. 11) becomes 0.05 ⁇ in Ra.
  • a polishing method in this polishing step a commonly used polishing method can be applied.
  • a polishing method such as polishing with a grinder, sand blast, or polishing with sandpaper / abrasive grains can be used.
  • the third step is a patterning process (see Table 1).
  • a resist film is formed on the substrate surface in a region other than the region where the film 18, the Pt film 19, and the Au film 6 are to be formed by using a photolithography method.
  • an adhesion layer deposition step is performed. Specifically, a Ti film to be a Ti film 18 (see FIG. 11) as an adhesion layer is deposited on the substrate surface.
  • the thickness of the Ti film formed at this time can be, for example, 0.1 zm. Note that chromium, nickel chromium, tantalum, and compounds thereof can be used for the adhesion layer in addition to Ti. Further, the thickness of the adhesion layer (Ti film 18) is preferably 0.01 111 or more and 1.0 / zm or less.
  • a Pt film 19 as a diffusion preventing layer is formed on the Ti film to be a Ti film 18 (see FIG. 11) as an adhesion layer.
  • a diffusion prevention layer deposition process to form a film see Table 1.
  • the thickness of the Pt film for example, a value of 0.2 Aim can be used.
  • the diffusion preventing layer palladium, nickel chromium, tungsten titanium, nickele, molybdenum, or the like can be used in addition to Pt described above.
  • the thickness of the diffusion prevention layer (Pt film 19) ′ is preferably 0.01 to 111 / 1.5 / im.
  • an electrode layer deposition step of forming an Au film to be the Au film 6 (see FIG. 11) as an electrode layer is performed (see Table 1).
  • the thickness of the Au film can be, for example, 0.6 / im.
  • the thickness of the electrode layer (Au film 6) is preferably not less than 0.1 / zm and not more than 10 ⁇ .
  • the Ti film 18 as the adhesion layer, the Pt film 19 as the diffusion preventing layer, and the Au film 6 as the electrode layer (see Fig. 11) were formed by a sputtering method other than evaporation. For example, a normal film forming method can be applied.
  • a backside vapor deposition step of forming a Ti / Pt Au laminated film 20 (see FIG. 11) on the backside of the substrate 4 is performed (see Table 1).
  • the thickness of the Ti film constituting the TiZPtZAu laminated film is 0.1 ⁇ ⁇
  • the thickness of the Pt film is 0.2 ⁇ m
  • the thickness of the Au film is 0.6 ⁇ .
  • the Ti film in the Ti / PtZAu laminated film 20 the same material as the adhesive layer formed in the adhesive layer deposition step of the fourth step can be used, and the thickness thereof is set to 0. 01/1111 or more and 1. ⁇ or less.
  • the same material as the material used as the above-described diffusion preventing layer can be used, and the thickness thereof is not less than 0.1 L / m. It can be less than 5 m.
  • the thickness of the Au film in the Ti ⁇ tZAu laminated film 20 can be 0.1 ⁇ or more and 10 ⁇ or less, similarly to the above-mentioned electrode layer.
  • steps similar to the third to seventh steps may be performed. That is, when the TiZPtZAu laminated film 20 having a predetermined pattern is formed on the back side of the substrate 4, the photolithography method is used in advance similarly to the case where the Ti film 18, the Pt film 19 and the Au film 6 are formed. A resist film having a pattern is formed on the back surface of the substrate 4 by using After forming a film to be the / VtAu laminated film 20, a lift-off process for removing the resist film described above may be performed. Further, in order to form the Ti / PtZAu laminated film 20 having a predetermined pattern, a metal mask method may be used.
  • a solder barrier layer forming step of forming a solder barrier film 7 is performed (see Table 1).
  • a solder barrier film 7 made of platinum (Pt) is formed on the Au film 6 (see FIG. 11) by using a metal mask method.
  • the thickness of the solder barrier film 7 is set to 0.2 ⁇ .
  • nickel chromium, Eckel, or the like can be used in addition to platinum. Further, it is preferable that the thickness of the solder barrier film 7 is not less than 0.1 ⁇ and not more than 1.5 ⁇ .
  • solder barrier film 7 instead of the metal mask method as described above, a pattern jungling method using a photolithography method as shown in the third step to the seventh step in Table 1, or another method. A method may be used. Even in this way, the solder barrier film 7 having a predetermined pattern can be formed.
  • solder layer forming step of forming solder 8 on the solder barrier film 7 is performed.
  • the width WS and thickness d (see Fig. 11) of the solder 8 are appropriately changed depending on the sample.
  • the material constituting the solder 8 may be AuGe-based solder, PbSn-based solder, InSn-based solder, AgSn-based solder or These laminates can be used.
  • the thickness d (see FIG. 11) of the solder 8 can be set to 0.1 ⁇ or more and 10 ⁇ or less.
  • solder 8 having a predetermined pattern As a method for forming the solder 8 having a predetermined pattern, a metal mask method or a photolithography method as shown in the third to seventh steps of the method for manufacturing a semiconductor device according to the present invention shown in Table 1 may be used. Good.
  • a cutting step for cutting the substrate is performed.
  • the submount 3 shown in FIG. 11 can be obtained.
  • a laser element bonding step is performed (see Table 1). Specifically, as shown in FIG. 11, the laser element 2 is arranged as shown by an arrow 14 on the solder 8 melted by heating. In this way, the laser element 2 which is a chip using Ga As is joined to the submount 3 by the solder 8.
  • the laser element 2 may be a laser element using InP or GaN other than the element using GaAs, and a metallized layer such as an insulating layer and an electrode layer may be formed on the surface. May be formed.
  • a step of bonding the submount 3 on which the laser element 2 is mounted to the heat sink 22 (see FIG. 11) and a wire bonding step (see Table 11) 1).
  • a sheet-like solder 21 is arranged between the submount 3 and the heat sink 22.
  • the heat sink 22 is moved relative to the submount 3 in the direction indicated by the arrow 23, and the solder 21 is melted.
  • the submount 3 and the heat sink 22 are joined by the solder 21.
  • a gold (Au) wire is wire-bonded to an electrode or the like formed on the surface of the laser element 2.
  • a CuW alloy is used as the material of the heat sink 22.
  • copper (Cu), tungsten (W), molybdenum (Mo), iron (Fe), alloys of these metals, and composite materials can be used as the material of the heat sink 22.
  • solder 21 a sheet-like solder may be arranged between the submount 3 and the heat sink 22 as described above, or the solder 21 may be arranged on the upper surface of the heat sink 22 in advance. Further, the solder 21 may be arranged on the lower surface of the Ti / Pt / Au laminated film 20 of the submount 3.
  • a laminated film made of a nickel (Ni) film and a gold (Au) film is formed on the surface of the heat sink 22 joined to the solder 21.
  • the reason for forming such a laminated film is to improve the wettability of the solder 21 on the surface of the heat sink 22.
  • sample IDs 1 to 23 were obtained as shown in Table 2 below.
  • 20 samples having the same structure were produced.
  • an appearance inspection and a luminescence inspection were performed. The results are also shown in Table 2.
  • the columns of I, LS, WC, WS, d, and W indicate the length of the laser element 2 (see Fig. 3), the length of the solder 8 (see Fig. 3), and the width of the laser element 2, respectively. It shows the solder 8 width (see Fig. 11), the thickness of the solder 8 (see Fig. 11), and the evaluation value.
  • the column of good appearance shows the results of the appearance inspection. For example, the description of 20 Z 20 in the column of good appearance for sample ID 1 means that 20 out of 20 samples For 0 samples (ie, all samples), no defect was found in which the solder 8 (see FIG. 10) rose on the end face of the laser element 2.
  • the sample of the example of the present invention can obtain a normal semiconductor device that can oscillate laser light with a higher probability than the comparative example.
  • Table 3 The items described in Table 3 are basically the same as Table 2. As can be seen from Table 3, it can be seen that the example of the present invention obtains a non-defective product (a semiconductor device capable of normally performing laser light oscillation) with a higher probability than the comparative example.
  • a non-defective product a semiconductor device capable of normally performing laser light oscillation

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Abstract

A sub-mount enabling solder from climbing the edge of a semiconductor laser device and a semiconductor device are disclosed. A sub-mount for mounting a semiconductor device (2) thereon comprising a sub-mount substrate (4) and a solder film (8) formed on the sub-mount substrate (4), wherein the width WS (µm) and thickness d (µm) of the solder film are determined so that the following conditions may be satisfied. 0. 3≤d≤1 when W=-30 µm, 0. 3≤d≤(7×W/110+32/11) when -30 µm<W≤30 µm, (37×W/600-1.55)≤ d ≤(7×W/110+32/11) when 30 µm<W≤80 µm, and (37×W/600-1.55)≤ d ≤8 when 80 µm<W≤90 µm where WC is the width (µm) of the semiconductor device to be mounted on the solder film and W is an evaluation value (µm) defined by 2W=(WC-WS).

Description

サブマゥントおよび半導体装置 技術分野  Submount and semiconductor device technology
この発明は、 サブマウントおよび半導体装置に関し、 より特定的には、 半導体 レーザ素子を搭載するサブマウントおよびこのサブマウントを用いた半導体装置 に関する。 背景技術  The present invention relates to a submount and a semiconductor device, and more particularly to a submount on which a semiconductor laser element is mounted and a semiconductor device using the submount. Background art
従来、 半導体レーザ素子を備える半導体装置が知られている。 このような半導 体装置の一種は、 図 12に示すようにサブマウント 103に半導体レーザ素子 1 02を搭載することにより製造される。 図 12は、 従来の半導体装置の製造方法 を説明するための断面模式図である。 図 12を参照して、 従来の半導体装置の製 造方法を説明する。  Conventionally, a semiconductor device including a semiconductor laser element has been known. One type of such a semiconductor device is manufactured by mounting a semiconductor laser element 102 on a submount 103 as shown in FIG. FIG. 12 is a schematic cross-sectional view for explaining a conventional method of manufacturing a semiconductor device. A conventional method for manufacturing a semiconductor device will be described with reference to FIG.
図 12に示すように、 従来の半導体装置の製造方法では、 まず半導体レーザ素 子 102を搭載するためのサブマウント 103を準備する。 サブマウント 103 は、 窒化アルミニウム （A 1 N) を含む基板 104と、 基板 104上に形成され たチタン （T i) を含む膜および白金 （P t) を含む膜の積層膜 105 (T \/ P t積層膜 105) と、 この T iZP t積層膜 105上に形成された電極層とし ての金 （Au) 膜 106と、 この Au膜 106上に形成された白金 （P t) を含 むはんだバリア膜 107と、 はんだバリア膜 107上に形成された金 （Au) 錫 (S n) 系はんだを含むはんだ 108とからなる。 サブマウント 103におい て、 T i ZP t積層膜 105、 11膜106、 はんだバリア膜 107およびはん だ 108を形成する方法は、 従来の蒸着法、 スパッタリング法あるいはめっき法 などの成膜方法およびフォトリソグラフィ法あるいはメタルマスク法などのパタ 一ユング方法を用いることができる。  As shown in FIG. 12, in a conventional method of manufacturing a semiconductor device, first, a submount 103 for mounting a semiconductor laser element 102 is prepared. The submount 103 is composed of a substrate 104 containing aluminum nitride (A 1 N), and a laminated film 105 (T \ /) of a film containing titanium (T i) and a film containing platinum (Pt) formed on the substrate 104. Pt laminated film 105), a gold (Au) film 106 as an electrode layer formed on the TiZPt laminated film 105, and platinum (Pt) formed on the Au film 106. It is composed of a solder barrier film 107 and a solder 108 formed on the solder barrier film 107 and containing gold (Au) tin (Sn) based solder. The method for forming the TiZPt laminated films 105 and 11 106, the solder barrier film 107 and the solder 108 on the submount 103 is based on a conventional film forming method such as vapor deposition, sputtering or plating, and photolithography. A pattern Jung method such as a lithography method or a metal mask method can be used.
図 12に示したようなサブマウント 103を準備した後、 サブマウント 103 のはんだ 108を加熱'溶融した状態で半導体レーザ素子 102を矢印 114に 示すようにはんだ 10 έ上の所定の位置に搭載する （ダイボンドエ程を実施す る） 。 この後、 はんだ 1 0 8を冷却して凝固させる。 この結果、 はんだ 1 0 8に よってレーザ素子 1 0 2がサブマウント 1 0 3上に接着固定される。 この後、 図 示しないヒートシンクにサブマゥント 1 0 3の裏面側をはんだなどで接続■固定 することにより、 半導体レーザ素子を備える半導体装置を得ることができる。 図 1 2に示したような工程により製造される従来の半導体装置では、 以下のよ うな問題があった。 すなわち、 半導体レーザ素子 1 0 2 (図 1 2参照） をサブマ ゥント 1 0 3 (図 1 2参照） に搭載する際、 図 1 3に示すように半導体レーザ素 子 1 0 2の端面 1 1 2上にはんだ 1 0 8が部分的にはい上がった （はんだ 1 0 8 の一部が半導体レーザ素子 1 0 2の端面 1 1 2を部分的に覆った状態となってい る） はい上がり部 1 3 0が形成される場合があった。 図 1 3は従来の半導体装置 の問題点を説明するための断面模式図である。 After preparing the submount 103 as shown in FIG. 12, the semiconductor laser element 102 is mounted at a predetermined position on the solder 10 as indicated by an arrow 114 while the solder 108 of the submount 103 is heated and melted. (Perform the die bond process ). Thereafter, the solder 108 is cooled and solidified. As a result, the laser element 102 is adhesively fixed on the submount 103 by the solder 108. Thereafter, by connecting and fixing the back surface of the submount 103 to a heat sink (not shown) by soldering or the like, a semiconductor device having a semiconductor laser element can be obtained. The conventional semiconductor device manufactured by the process shown in FIG. 12 has the following problems. That is, when the semiconductor laser device 102 (see FIG. 12) is mounted on the submount 103 (see FIG. 12), as shown in FIG. The solder 108 partially rises on the top (a part of the solder 108 partially covers the end face 112 of the semiconductor laser element 102). 0 was sometimes formed. FIG. 13 is a schematic sectional view for explaining a problem of the conventional semiconductor device.
一方で、 近年の半導体レーザ素子の高出力化に伴い、 放熱性に優れた下面発光 型の半導体レーザ素子 1 0 2 (図 1 3参照） が用いられるようになってきてい る。 下面発光型の半導体レーザ素子 1 0 2では、 レーザ光の発振部 （発光部） が 半導体レーザ素子 1 0 2の下面側 （はんだ 1 0 8 (図 1 3参照） との接合部側） に形成されている。 このように、 熱を発生する発光部をサブマウント 1 0 3によ り近い位置に配置することにより、 放熱特性の優れた半導体装置を得ることがで さる。.  On the other hand, with the recent increase in output power of semiconductor laser devices, a bottom-emitting semiconductor laser device 102 (see FIG. 13) having excellent heat dissipation properties has been used. In the bottom-emitting semiconductor laser element 102, the laser beam oscillating part (light emitting part) is formed on the lower surface side of the semiconductor laser element 102 (the joint part with the solder 108 (see FIG. 13)). Have been. By arranging the light emitting portion that generates heat closer to the submount 103 as described above, a semiconductor device having excellent heat radiation characteristics can be obtained. .
このような下面発光型の半導体レーザ素子 1 0 2において、 図 1 3に示すよう に、 その端面 1 1 2上にはんだ 1 0 8がはい上がると、 発光部においてはんだ 1 0 8による短絡などの不良が発生する。 このため、 半導体レーザ素子 1 0 2にお いてレーザ光の発振ができなくなるといった不良が発生する場合があった。 この 結果、 半導体装置の歩留りが低下することになっていた。 発明の開示  In such a bottom-emitting semiconductor laser element 102, as shown in FIG. 13, when the solder 108 rises on the end face 112, a short circuit due to the solder 108 in the light-emitting portion occurs. Failure occurs. For this reason, there has been a case where a defect such as the inability to oscillate laser light occurs in the semiconductor laser element 102. As a result, the yield of semiconductor devices has been reduced. Disclosure of the invention
この発明は、 上記のような課題を解決するために成されたものであり、 この発 明の目的は、 半導体レーザ素子の端面上へのはんだのはい上がりを防止すること が可能なサブマウントおよびそのサブマウントを用いた半導体装置を提供するこ とである。 この発明に従ったサブマウントは、 半導体素子を搭載するサブマウントであつ て、 サブマウント基板と、 サブマウント基板上に形成されたはんだ膜とを備え、 はんだ膜の幅を Ws ( im) 、 はんだ膜上に搭載されるべき半導体素子の幅を WC (^m) とした場合、 2W= (WC— WS) という式で規定される評価値 W (μ m) と、 はんだ膜の厚さ d Om) とが、 W=— 30 μπιの場合、 0. 3≤ d 1、 — 30 m<W≤ 30 μπιの場合、 0. 3 d≤ (7 XW/l 1 0 + 3 2/ 1 1) 、 30 μπιく 80 zmの場合、 （3 7 XW« 6 00— l. 5 5) ≤ d ≤ ( 7 xW/ 1 1 0+ 3 2/1 1) 、 80 ^m<W≤ 90 μ mの場合、 （3 7 XW /600— 1. 55) ≤ d≤ 8, という関係を満たすように、 はんだ膜の幅 WSお ょぴ厚さ dが決定されている。 SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a submount and a submount capable of preventing solder from rising onto an end face of a semiconductor laser device. An object of the present invention is to provide a semiconductor device using the submount. A submount according to the present invention is a submount for mounting a semiconductor element, comprising a submount substrate and a solder film formed on the submount substrate, wherein the width of the solder film is Ws (im), When the width of the semiconductor element to be mounted on the film is WC (^ m), the evaluation value W (μm) specified by the formula 2W = (WC—WS) and the thickness d Om of the solder film ) And if W = — 30 μπι, 0.3 ≤ d 1, — 30 m <W≤ 30 μπι, 0.3 d≤ (7 XW / l 1 0 + 3 2/1 1), For 30 μπι and 80 zm, (3 7 XW «600-l. 55) ≤ d ≤ (7 xW / 1 1 0+ 3 2/1 1), 80 ^ m <W≤ 90 μm The width WS and the thickness d of the solder film are determined so as to satisfy the relationship of (3 7 XW / 600—1.55) ≤ d ≤ 8.
このようにすれば、 サブマウントのはんだ膜を溶融した状態で、 はんだ膜上に 半導体素子を搭載する際、 溶融したはんだ膜の一部がサブマウントと半導体素子 との間の領域から半導体素子の外周より外側へ流動することを抑制できる。 した がって、 半導体素子の端面近傍に溶融したはんだ膜 （溶融はんだ） が過剰に存在 することを抑制できる。 この結果、 半導体素子の端面上に溶融はんだがはい上が る不良の発生確率を低減できる。 また、 半導体素子とサブマウントとの接合強度 不足や、 半導体素子とサブマウント間の熱抵抗の増加に起因する不良の発生確率 を低減できる。  With this configuration, when the semiconductor element is mounted on the solder film in a state where the solder film of the submount is melted, part of the melted solder film is removed from the region between the submount and the semiconductor element. It is possible to suppress the flow from the outer periphery to the outside. Therefore, it is possible to suppress the excessive presence of the molten solder film (molten solder) near the end face of the semiconductor element. As a result, it is possible to reduce the probability of occurrence of a defect in which the molten solder is deposited on the end face of the semiconductor element. In addition, the probability of occurrence of defects due to insufficient bonding strength between the semiconductor element and the submount and an increase in thermal resistance between the semiconductor element and the submount can be reduced.
上記サブマウントにおいて、 評価値 Wとはんだ膜の厚さ dと力 W=- 1 0 μ mの場合、 0. 3 d≤ l、 一 1 0 mく 20 μ mの場合、 0. 3 d≤ (W/ 1 4+ 1 2 7) 、 20 xm<W≤ 60 /xmの場合、 （3 7 XWZ6 00 - 1 4/1 5) ≤ d≤ (W/ 1 4+ 1 2/7) 、 6 0 μ mく 8 0 mの場 合、 （3 7 XW/600— 14/1 5) ≤ d≤ 6 という関係を満たすように、 はんだ膜の幅 WSおよび厚さ dが決定されていてもよい。  In the above submount, 0.3 d≤ l when the evaluation value W, the thickness d of the solder film and the force W =-10 μm, and 0.3 d≤ when the thickness is 10 m and 20 μm. (W / 1 4+ 1 2 7), 20 xm <W≤ 60 / xm, (3 7 XWZ6 00-1 4/1 5) ≤ d≤ (W / 1 4+ 1 2/7), 6 In the case of 0 μm and 80 m, the width WS and thickness d of the solder film may be determined so as to satisfy the relationship of (3 7 XW / 600—14 / 1 5) ≤ d≤ 6. .
この場合、 半導体素子とサブマウントとのはんだ膜による接合をより確実に行 なうと同時に、 半導体素子の端面上に溶融はんだがはい上がる不良の発生確率を 低減できる。  In this case, it is possible to more reliably join the semiconductor element and the submount with the solder film, and at the same time, it is possible to reduce the probability of occurrence of a defect in which molten solder goes up on the end face of the semiconductor element.
上記サブマゥントは、 サブマゥント基板とはんだ膜との間に形成されたはんだ バリァ膜をさらに備えていてもよい。 この場合、 はんだ膜が溶融した際、 はんだバリア膜下に位置する電極膜などの 材料の一部がはんだ膜へ溶け込むといった問題の発生を抑制できる。 このため、 はんだ膜の組成が変化して、 半導体素子とサブマゥントとをはんだ膜により接合 できなくなるというような問題の発生を抑制できる。 The submount may further include a solder barrier film formed between the submount substrate and the solder film. In this case, when the solder film is melted, it is possible to suppress the problem that a part of the material such as the electrode film located below the solder barrier film is melted into the solder film. For this reason, it is possible to suppress the occurrence of such a problem that the composition of the solder film changes and the semiconductor element and the submount cannot be joined by the solder film.
上記サブマウントは、 サブマウント基板とはんだバリア膜との間において、 サ ブマウント基板の表面に接触するように形成された密着膜と、 密着層上に形成さ れた拡散防止膜と、 拡散防止膜上に形成された電極膜とを備えていてもよく、 は んだバリァ膜は電極膜上に配置されていてもよい。  The submount includes an adhesion film formed between the submount substrate and the solder barrier film so as to be in contact with the surface of the submount substrate, a diffusion prevention film formed on the adhesion layer, and a diffusion prevention film. And an electrode film formed thereon, and the solder barrier film may be disposed on the electrode film.
この場合、 はんだ膜上に搭載される半導体素子と、 サブマウント基板とを確実 に接続できるので、 サブマウントを用いた半導体装置の信頼性を向上させること ができる。  In this case, since the semiconductor element mounted on the solder film and the submount substrate can be reliably connected, the reliability of the semiconductor device using the submount can be improved.
上記サブマウントにおいて、 密着膜はチタンを含んでいてもよく、 拡散防止膜 は白金を含んでいてもよく、 電極膜は金を含んでいてもよく、 はんだバリア膜は 白金を含んでいてもよく、 はんだ膜は金錫系はんだを含んでいてもよい。  In the above submount, the adhesion film may include titanium, the diffusion prevention film may include platinum, the electrode film may include gold, and the solder barrier film may include platinum. The solder film may include a gold-tin solder.
この場合、 上述のような材料は、 それぞれの膜の材料として用いる場合に特に 適しているため、 サブマウントの信頼性を効果的に向上させることができる。 上記サブマゥントにおいて、 サブマゥント基板は窒化アルミニゥムを含んでい てもよい。  In this case, the above-mentioned materials are particularly suitable when used as the materials of the respective films, so that the reliability of the submount can be effectively improved. In the above submount, the submount substrate may include aluminum nitride.
この場合、 窒化アルミユウムは熱伝導率が高いため、 放熱特性の優れたサブマ ゥントを得ることができる。  In this case, since aluminum nitride has a high thermal conductivity, a submount having excellent heat radiation characteristics can be obtained.
上記サブマウントにおいて、 はんだ膜の幅 WSとほぼ垂直方向におけるはんだ膜 の長さを L S、 半導体素子の幅 WCとほぼ垂直方向における半導体素子の長さを L C とした場合、 L= (LC-LS) という式で規定される評価値 L (μηχ) と、.はん だ膜の厚さ dとが、 L =— 3 0 /zmの場合 0. 3 d≤ l、 - 3 0 ium< L≤ 3 Ο μ πιの場合 0. 3 d≤ (7 X L/ l 1 0 + 3 2/1 1 ) 、 3 0 ^ m< L≤ 8 0 μ πιの場合 （3 7 X LZ 6 0 0— 1. 5 5) ≤ d≤ (7 X L/l 1 0 + 3 2/ 1 1 ) 、 8 0 ju m< L≤ 9 0 μ mの場合 （3 7 X L 6 0 0— 1. 5 5) ≤ d≤ 8、 という関係を満たすように、 はんだ膜の長さ LSおよび厚さ dが決定されてい てもよい。 この場合、 半導体素子をサブマウントに接合する際、 はんだ膜の長さ方向にお ける半導体素子の端部に、 溶融したはんだ膜が必要以上に流入することを抑制で きる。 したがって、 はんだ膜の長さ方向における半導体素子の端面上に溶融した はんだ膜の一部がはい上がるといった不良の発生確率を効果的に低減できる。 ま た、 半導体素子とサブマウントの接合強度不足や、 半導体素子とサブマウント間 の熱抵抗の増加に起因する不良の発生確率を低減できる。 In the above submount, if the length of the solder film in the direction substantially perpendicular to the width WS of the solder film is LS, and the length of the semiconductor device in the direction substantially perpendicular to the width WC of the semiconductor device is LC, L = (LC-LS ), And the thickness d of the solder film is L =-30 / zm 0.3 d≤ l,-3 0 i um <L ≤ 3 Ο μ πι 0.3 d≤ (7 XL / l 1 0 + 3 2/1 1), 30 ^ m <L ≤ 80 μ πι (3 7 X LZ 6 0 0— 1 5 5) ≤ d≤ (7 XL / l 10 + 3 2/1 1), when 80 ju m <L ≤ 90 μm (3 7 XL 6 0 0-1.55) ≤ d The length LS and the thickness d of the solder film may be determined so as to satisfy the relationship of ≤8. In this case, when joining the semiconductor element to the submount, it is possible to suppress the molten solder film from flowing more than necessary to the end of the semiconductor element in the length direction of the solder film. Therefore, it is possible to effectively reduce the probability of occurrence of a defect that a part of the melted solder film rises on the end face of the semiconductor element in the length direction of the solder film. In addition, it is possible to reduce the probability of occurrence of defects due to insufficient bonding strength between the semiconductor element and the submount and an increase in thermal resistance between the semiconductor element and the submount.
上記サブマゥントにおいて、 評価値 Lとはんだ膜の厚さ dとが、 L =—10 /z mの場合 0. 3≤d≤ l、 一 1 Ο μπιく L≤2 Ο μπιの場合 0. 3≤d≤ (L/ 14+ 12/7) 、 20 μ <L≤ 60 μ mの場合 （37 XLZ600— 14/ 1 5) ≤ d≤ (L/l 4+ 12/7) 、 60 mく L 80 μ mの場合 （37 X L/600- 14/1 5) ≤ d≤ 6, という関係を満たすように、 はんだ膜の長 さ LSおよび厚さ dが決定されていてもよい。  In the above submount, when the evaluation value L and the thickness d of the solder film are L = −10 / zm, 0.3 ≤ d ≤ l, and when 1 Ο μπι and L ≤ 2 Ο μπι, 0.3 ≤ d ≤ (L / 14+ 12/7), 20 μ <L ≤ 60 μm (37 XLZ600— 14/15) ≤ d≤ (L / l 4+ 12/7), 60 m × L 80 μ In the case of m (37 XL / 600-14 / 1 5) ≤ d≤ 6, the length LS and the thickness d of the solder film may be determined.
この場合、 半導体素子とサブマウントとのはんだ膜による接合をより確実に行 うことができる。 また、 はんだ膜の長さ方向における半導体素子の端面上に、 溶 融したはんだ膜の一部がはい上がるといった不良の発生確率をより効果的に低減 できる。  In this case, it is possible to more reliably join the semiconductor element and the submount with the solder film. Further, the probability of occurrence of a defect that a part of the melted solder film rises on the end face of the semiconductor element in the length direction of the solder film can be more effectively reduced.
本発明に従つた上記サブマゥントと、 サブマウントのはんだ膜上に搭載された 半導体素子とを備え、 その半導体素子は半導体レーザ素子である。  The semiconductor device according to the present invention includes the above submount and a semiconductor element mounted on a solder film of the submount, and the semiconductor element is a semiconductor laser element.
このようにすれば、 半導体レーザ素子の端面上にサブマウントのはんだ膜の一 部がはい上がるといった不良の発生を抑制できる。 このため、 レーザの発振を確 実に行なうことが可能な半導体装置を得ることができる。 図面の簡単な説明  By doing so, it is possible to suppress the occurrence of a defect such that a part of the solder film of the submount rises on the end face of the semiconductor laser device. Therefore, a semiconductor device capable of reliably performing laser oscillation can be obtained. BRIEF DESCRIPTION OF THE FIGURES
図 1は、 本発明による半導体装置の実施の形態 1を示す断面模式図である。 図 2は、 図 1に示した半導体装置の製造方法を説明するための断面模式図であ る。  FIG. 1 is a schematic sectional view showing Embodiment 1 of a semiconductor device according to the present invention. FIG. 2 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
図 3は、 図 2の矢印 40側から見たレーザ素子とはんだとの平面形状を示す模 式図である。  FIG. 3 is a schematic diagram showing a planar shape of the laser element and the solder as viewed from the arrow 40 side in FIG.
図 4は、 評価値 Wまたは評価値 Lとはんだ厚さ dとが満足すべき関係を表すグ ラフを示す図である。 Figure 4 shows a graph that shows the relationship between the evaluation value W or L and the solder thickness d. It is a figure showing a rough.
図 5は、 本発明による半導体装置の実施の形態 2を示す断面模式図である。 図 6は、 図 5に示した半導体装置の製造方法を説明するための断面模式図であ る。  FIG. 5 is a schematic sectional view showing Embodiment 2 of the semiconductor device according to the present invention. FIG. 6 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
図 7は、 本発明による半導体装置の実施の形態 3を示す断面模式図である。 図 8は、 本発明による半導体装置の実施の形態 4を示す断面模式図である。 図 9は、 図 8に示した半導体装置の製造方法を説明するための断面模式図であ る。  FIG. 7 is a schematic sectional view showing Embodiment 3 of a semiconductor device according to the present invention. FIG. 8 is a schematic sectional view showing Embodiment 4 of a semiconductor device according to the present invention. FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG.
図 1 0は、 本発明による半導体装置の実施例 1の試料の構成を示す断面模式図 である。  FIG. 10 is a schematic sectional view showing the structure of a sample of Example 1 of the semiconductor device according to the present invention.
図 1 1は、 図 1 0に示した半導体装置の製造方法を説明するための断面模式図 である。  FIG. 11 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG.
図 1 2は、 従来の半導体装置の製造方法を説明するための断面模式図である。 図 1 3は、 従来の半導体装置の問題点を説明するための断面模式図である。 発明を実施するための最良の形態  FIG. 12 is a schematic sectional view for explaining a conventional method for manufacturing a semiconductor device. FIG. 13 is a schematic cross-sectional view for explaining a problem of the conventional semiconductor device. BEST MODE FOR CARRYING OUT THE INVENTION
以下、 図面に基づいて本発明の実施の形態を説明する。 なお、 以下の図面にお いて同一または相当する部分には同一の参照番号を付しその説明は繰返さない。  Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.
(実施の形態 1 )  (Embodiment 1)
図 1は、 本発明による半導体装置の実施の形態 1を示す断面模式図である。 図 1を参照して、 本発明による半導体装置の実施の形態 1を説明する。  FIG. 1 is a schematic sectional view showing Embodiment 1 of a semiconductor device according to the present invention. First Embodiment A semiconductor device according to a first embodiment of the present invention will be described with reference to FIG.
図 1に示すように、 半導体装置 1は、 サブマウント 3にガリウム砒素 （G a A s ) 半導体などを用いたレーザ素子 2が搭載された構造を有している。 また、 本 発明による半導体装置 1においては、 サブマウント 3においてレーザ素子 2が搭 載された面とは反対側にヒートシンクが接続されていてもよい。  As shown in FIG. 1, the semiconductor device 1 has a structure in which a laser element 2 using a gallium arsenide (Ga As) semiconductor or the like is mounted on a submount 3. In the semiconductor device 1 according to the present invention, a heat sink may be connected to the submount 3 on the side opposite to the surface on which the laser element 2 is mounted.
サブマウント 3は、 基板 4と、 この基板 4の上部表面上に形成されたチタン (T i ) 膜と白金 （P t ) とからなる T i / P t積層膜 5と、 この T i Z P t積 層膜 5上に形成された金 （A u ) 膜 6と、 この A u膜 6上に形成されたはんだバ リア膜 7と、 はんだバリア膜 7とレーザ素子 2との間を接合するはんだ 8とから なる。 A u膜 6の上部表面においては、 はんだバリア膜 7と隣接する領域にボン デイングパッド部 9が形成されている。 The submount 3 includes a substrate 4, a Ti / Pt laminated film 5 formed of a titanium (T i) film and platinum (Pt) formed on the upper surface of the substrate 4, and a T i ZP t A gold (Au) film 6 formed on the laminated film 5, a solder barrier film 7 formed on the Au film 6, a solder for bonding between the solder barrier film 7 and the laser element 2. 8 and from Become. On the upper surface of the Au film 6, a bonding pad portion 9 is formed in a region adjacent to the solder barrier film.
はんだバリア膜 7の幅は、 レーザ素子 2の幅よりも小さくなつている。 そし て、 はんだ 8の外周部 1 0は、 はんだバリア膜 7の上部表面および端面を覆うと ともに、 A u膜 6の上部表面と接触している。 はんだ 8の外周部 1 0における端 面 1 1は、 A u膜 6の表面に対して傾斜している。 はんだバリア膜 7を形成する ことにより、 はんだ 8が溶融した際、 はんだパリア膜 7下に位置する A u膜 6の 材料の一部がはんだ 8へ溶け込むといった問題の発生を抑制できる。 なお、 本発 明においてはんだバリア膜 7は形成しても、 形成しなくてもよい。  The width of the solder barrier film 7 is smaller than the width of the laser element 2. The outer peripheral portion 10 of the solder 8 covers the upper surface and the end surface of the solder barrier film 7 and is in contact with the upper surface of the Au film 6. The end face 11 of the outer periphery 10 of the solder 8 is inclined with respect to the surface of the Au film 6. By forming the solder barrier film 7, when the solder 8 is melted, it is possible to suppress the problem that a part of the material of the Au film 6 located under the solder barrier film 7 melts into the solder 8. In the present invention, the solder barrier film 7 may or may not be formed.
図 1に示した半導体装置では、 後述する製造方法からもわかるように、 レーザ 素子 2をサブマゥント 3に接続する際、 レーザ素子 2の幅よりはんだバリア膜 7 およびはんだ 8の幅が狭くなつているので、 レーザ素子 2の端面上にはんだ 8の 一部がはい上がるといった現象の発生を抑制できる。 このため、 はんだ 8のはい 上がりに起因して、 レーザ素子 2においてレーザ光を発振できないといった不良 の発生を抑制できる。  In the semiconductor device shown in FIG. 1, when the laser element 2 is connected to the submount 3, the width of the solder barrier film 7 and the width of the solder 8 are smaller than the width of the laser element 2, as can be seen from the manufacturing method described later. Therefore, it is possible to suppress the occurrence of a phenomenon that a part of the solder 8 rises on the end face of the laser element 2. For this reason, it is possible to suppress the occurrence of defects such as inability to oscillate laser light in the laser element 2 due to the rise of the solder 8.
なお、 図 1に示した半導体装置 1においては、 サブマウント 3を構成する基板 4の材料として、 セラミック、 半導体、 あるいは金属を用いてもよい。 基板 4を 構成する材料としてのセラミックとしては、 たとえば窒化アルミニウム （A 1 N) 、 酸ィヒアルミニウム （A 1 203) 、 炭化ケィ素 （S i C) 、 窒化ケィ素 （S i 3N4) などを主成分としたものを挙げることができる。 また基板 4を構成する材料 としての半導体としては、 たとえばシリコン （S i ) を挙げることができる。 ま た基板 4を構成する材料としての金属としては、 たとえば銅 ( C u ) 、 タングス テン （W) 、 モリブデン （M o ) 、 鉄 （F e ) およびこれらを含む合金ならびに 複合材料を用いることができる。 In the semiconductor device 1 shown in FIG. 1, ceramic, semiconductor, or metal may be used as the material of the substrate 4 forming the submount 3. The ceramic material constituting the substrate 4, for example, aluminum nitride (A 1 N), acid I arsenide aluminum (A 1 2 0 3), carbide Kei element (S i C), nitride Kei element (S i 3 N 4 ) Those containing, as main components, etc. can be mentioned. Further, as a semiconductor as a material forming the substrate 4, for example, silicon (Si) can be cited. As the metal constituting the substrate 4, for example, copper (Cu), tungsten (W), molybdenum (Mo), iron (Fe), alloys containing these, and composite materials may be used. it can.
基板 4としては、 熱伝導率の高い材料を用いることが好ましい。 基板 4の熱伝 導率としては、 好ましくは 1 0 O WZmK以上であり、 より好ましくは 1 7 O W ZmK以上である。 また、 基板 4の熱膨張係数は、 レーザ素子 2を構成する材料 の熱膨張係数に近似していることが好ましい。 たとえば、 レーザ素子 2を構成す る材料としてガリウム砒素 （G a A s ) 系、 インジウムリン （I n P ) 系、 ある いは窒化ガリウム （GaN) 系などを用いる場合、 基板 4の熱膨張係数として好 ましくは 1 X 10—/κ以下であり、 より好ましくは 5 X 1 cr6ZK以下である。 特に、 基板 4を構成する材料として窒化アルミニウムを用いれば、 放熱性に優れ たサブマウント 3を実現できる。 As the substrate 4, it is preferable to use a material having high thermal conductivity. The thermal conductivity of the substrate 4 is preferably 10 OWZmK or more, and more preferably 17 OWZmK or more. Further, it is preferable that the thermal expansion coefficient of the substrate 4 is close to the thermal expansion coefficient of the material forming the laser element 2. For example, there are gallium arsenide (GaAs) -based and indium phosphide (InP) -based materials as materials for forming the laser element 2. When using gallium nitride (GaN) or the like, the thermal expansion coefficient of the substrate 4 is preferably 1 × 10— / κ or less, more preferably 5 × 1 cr 6 ZK or less. In particular, if aluminum nitride is used as a material for forming the substrate 4, the submount 3 having excellent heat dissipation can be realized.
基板 4としてセラミックを用いた場合、 基板 4の上面とその上面に対向する下 面との間を接続するようなスルーホールあるいはその内部に導体 （ビアフィル） が充填されたビアホールが形成されていてもよい。 ビアホールに充填される導体 (ビアフィル） の主成分としては、 望ましくは高融点金属、 特にタングステン (W) やモリプデン （Mo) を用いることができる。 なお、 上述の導体として は、 タングステンやモリプデンなどの金属導体にさらにチタン （T i) などの遷 移金属、 あるいはガラス成分や基板 4を形成する基材の材料 （たとえば窒化アル ミニゥム （A1 N) ) が含まれていてもよい。  When ceramic is used for the substrate 4, even if a through hole or a via hole filled with a conductor (via fill) is formed between the upper surface of the substrate 4 and the lower surface facing the upper surface thereof, the through hole may be formed therein. Good. As a main component of the conductor (via fill) filled in the via hole, a high melting point metal, particularly, tungsten (W) or molybdenum (Mo) can be preferably used. The above-mentioned conductors include metal such as tungsten and molybdenum, as well as transition metals such as titanium (Ti), glass components, and the material of the base material forming the substrate 4 (for example, aluminum nitride (A1N) ) May be included.
基板 4の表面粗さは R aで 1 m以下であることが好ましく、 より好ましくは Raで 0. Ι μπι以下である。 また、 基板 4の平面度は 5 μΐη以下であることが 好ましく、 より好ましくは 1 μπι以下である。 R aが 1 zmを超えるカ 平面度 が 5 μπιを超える場合、 レーザ素子 2の接合時にサブマウント 3とレーザ素子 2 との間に隙間が発生し、 レーザ素子 2を冷却する効果が低下することがある。 な お、 平面度とは平面形体の幾何学的に正しい平面からの狂いの大きさをいい、 J I S規格 （ J I S B 0621 ) に規定されている。  The surface roughness of the substrate 4 is preferably 1 m or less in Ra, and more preferably 0.1 μπι or less in Ra. The flatness of the substrate 4 is preferably 5 μΐη or less, more preferably 1 μπι or less. If Ra exceeds 1 zm and the flatness exceeds 5 μπι, a gap is created between the submount 3 and the laser element 2 when the laser element 2 is joined, and the effect of cooling the laser element 2 is reduced. There is. Note that flatness refers to the magnitude of deviation of a planar feature from a geometrically correct plane, and is specified in the JIS standard (JIS B 0621).
また、 T i/P t積層膜 5を構成する T i膜 （チタン （T i) を含む膜） は、 基板 4の上部表面に接触するように形成された、 基板 4との密着性が良好な材料 からなるいわゆる密着層である。 この密着層を構成する材料としては、 例えば上 述したチタン （T i) 、 さらにクロム （C r ) 、 ニッケルクロム合金 （N i C r) 、 タンタル （Ta) 、 およびこれらの化合物を用いることができる。  In addition, the Ti film (the film containing titanium (T i)) constituting the Ti / Pt laminated film 5 is formed so as to be in contact with the upper surface of the substrate 4 and has good adhesion to the substrate 4. It is a so-called adhesion layer made of various materials. As a material for forming the adhesion layer, for example, the above-mentioned titanium (T i), furthermore, chromium (Cr), nickel chromium alloy (NiCr), tantalum (Ta), and compounds thereof are used. it can.
また、 T i/P t積層膜 5を構成する白金 （P t) 膜は、 T i膜の上部表面上 に形成されたいわゆる拡散防止層 （拡散防止膜） である。 拡散防止層の材料とし ては、 例えば上述した白金 （P t) 、 さらにパラジウム （P d) 、 ニッケルクロ ム合金 （N i C r) 、 タングステンチタニウム （T i W) 、 ニッケル （N i ) 、 モリブデン （Mo) などを用いることができる。 また、 A u膜 6はいわゆる電極 層であって、 通常は A uを主成分とした膜が用いられる。 The platinum (Pt) film constituting the Ti / Pt laminated film 5 is a so-called diffusion prevention layer (diffusion prevention film) formed on the upper surface of the Ti film. Examples of the material of the diffusion preventing layer include the above-mentioned platinum (Pt), palladium (Pd), nickel chromium alloy (NiCr), tungsten titanium (TiW), nickel (Ni), Molybdenum (Mo) can be used. The Au film 6 is a so-called electrode Usually, a film mainly composed of Au is used.
このように、 基板 4上に密着層 （密着膜） ゃ摅散防止層 （拡散防止膜） を形成 することにより、 サブマウント 3を用いた半導体装置 1 (図 1参照） の信頼性を 向上させることができる。 また、 上述したように密着層の材料としてチタンを用 い、 拡散防止層の材料として白金を用い、 電極層 （電極膜） の材料として金を用 いれば、 これらの材料は特に密着層、 拡散防止層おょぴ電極層として優れた特性 を発揮するので、 信頼性の高い半導体装置 1 (図 1参照） を得ることができる。 はんだバリア膜 7の材料としては、 白金 （P t) 、 ニッケルクロム合金 (N i C r) 、 ニッケル （N i) などを用いることができる。 また、 はんだ 8の材料と しては、 金錫 （AuSn) 系はんだ、 金ゲルマニウム （AuGe) 系はんだ、 鉛 錫 （P b S n) 系はんだ、 インジウム錫 （ I n S n) 系はんだ、 銀錫 （A g S n) 系はんだなどの合金はんだ、 あるいはこれらの合金はんだもしくは上述の合 金はんだを構成する金属の積層体を用いることができる。 なお、 はんだ 8として 金錫 （Au S n) 系はんだを用いる場合、 その組成比としては金 （Au) が 65 質量％以上 85質量％以下あるいは金 （Au) が 5質量％以上 20質量。/。以下で あることが好ましい。  Thus, by forming the adhesion layer (adhesion film) and the diffusion prevention layer (diffusion prevention film) on the substrate 4, the reliability of the semiconductor device 1 using the submount 3 (see FIG. 1) is improved. be able to. Also, as described above, if titanium is used as the material of the adhesion layer, platinum is used as the material of the diffusion prevention layer, and gold is used as the material of the electrode layer (electrode film), these materials are particularly suitable for the adhesion layer and the diffusion layer. Since it exhibits excellent characteristics as a prevention layer and an electrode layer, a highly reliable semiconductor device 1 (see FIG. 1) can be obtained. As a material of the solder barrier film 7, platinum (Pt), nickel chromium alloy (NiCr), nickel (Ni), or the like can be used. The material of the solder 8 is gold tin (AuSn) solder, gold germanium (AuGe) solder, lead tin (PbSn) solder, indium tin (In Sn) solder, silver An alloy solder such as a tin (AgSn) -based solder, or a laminate of these alloy solders or a metal constituting the above-described alloy solder can be used. When gold-tin (AuSn) -based solder is used as the solder 8, the composition ratio of gold (Au) is 65% by mass to 85% by mass or gold (Au) is 5% by mass to 20% by mass. /. The following is preferred.
なお、 上述の T i/P t積層膜 5、 Au膜 6、 はんだバリア膜 7およびはんだ 8を、 以下メタライズ層ともいう。 そして、 これらのメタライズ層の形成方法と しては、 従来用いられる成膜方法を適宜用いることができる。 具体的には、 上述 のメタライズ層の形成方法としては、 蒸着法、 スパッタリング法などの薄膜形成 方法、 あるいはめっき法などを用いることができる。 また、 上述の T iノ P t積 層膜 5、 Au膜 6、 はんだバリア膜 7およびはんだ 8を、 所定のパターンを有す るように形成するパターユング方法としては、 フォトリソグラフィ法、 メタルマ スク法などを用いることができる。  The above-described Ti / Pt laminated film 5, Au film 6, solder barrier film 7, and solder 8 are hereinafter also referred to as metallized layers. As a method for forming these metallized layers, a conventionally used film forming method can be appropriately used. Specifically, as a method for forming the above-described metallized layer, a thin film forming method such as an evaporation method or a sputtering method, or a plating method can be used. In addition, as the patterning method for forming the above-mentioned Tino Pt laminated film 5, Au film 6, solder barrier film 7, and solder 8 so as to have a predetermined pattern, a photolithography method, a metal mask, and the like are used. Method can be used.
上述の T iZP t積層膜 5を構成する密着層としてのチタン （T i) 膜の厚さ は、 好ましくは 0. 01 111以上1. Ο μπι以下である。 T i/P t積層膜 5を 構成する拡散防止層としての白金 （P t) 膜の厚さは、 好ましくは 0. Ο ΐ μπι 以上 1. 5 μπι以下である。 電極層としての Au膜 6の厚さは、 好ましくは◦. 1 μπι以上 1 O / m以下である。 はんだバリア膜 7の厚さは、 好ましくは 0. 0 l /z m以上 1 . 5 /z m以下である。 はんだ 8の厚さは、 好ましくは 0 . 1 μ m以 上 以下である。 The thickness of the titanium (T i) film as the adhesion layer constituting the above-mentioned TiZPt laminated film 5 is preferably from 0.0111 to 1.Ομπι. The thickness of the platinum (Pt) film as the diffusion preventing layer constituting the Ti / Pt laminated film 5 is preferably not less than 0.1 μπι and not more than 1.5 μπι. The thickness of the Au film 6 as an electrode layer is preferably from 1 μπι to 1 O / m. The thickness of the solder barrier film 7 is preferably 0.0 l / zm or more and 1.5 / zm or less. The thickness of the solder 8 is preferably not more than 0.1 μm or less.
レーザ素子 2は、 例えば G a A s系半導体、 I n P系半導体あるいは G a N系 半導体すなわち I I I一 V族化合物半導体を用いたレーザ発光素子であってもよ い。 また、 レーザ素子 2は、 上面発光型もしくは下面発光型のいずれでもよい。 なお、 下面発光型 （レーザ素子 2とはんだ 8との接合部に対向する側面側におい てレーザ素子 2の発光部が形成されている方式） のレーザ素子 2を用いた場合、 発熱部である発光部が基板 4により近い位置に配置されることから、 半導体装置 1の放熱性を向上させることができる。 そして、 このような下面発光型のレーザ 素子 2を用いた場合、 従来の問題点として挙げたはんだ 8のレーザ素子 2側面へ のはい上がりによる不良の発生確率が大きくなることから、 本発明による効果が 特に顕著である。  The laser element 2 may be a laser light emitting element using, for example, a GaAs-based semiconductor, an InP-based semiconductor, or a GaN-based semiconductor, that is, an IIIV compound semiconductor. Further, the laser element 2 may be either a top emission type or a bottom emission type. When a bottom-emitting laser element 2 (a method in which the light-emitting portion of the laser element 2 is formed on the side surface opposite to the joint between the laser element 2 and the solder 8) is used, the light emitting portion serving as a heat-generating portion is used. Since the portion is arranged closer to the substrate 4, the heat dissipation of the semiconductor device 1 can be improved. When such a bottom-emission type laser element 2 is used, the probability of occurrence of a defect due to the rise of the solder 8 to the side face of the laser element 2, which has been cited as a conventional problem, is increased. Is particularly remarkable.
レーザ素子 2の表面にはシリコン酸化膜 （S i 02) などの絶縁層および金 （A u ) などの電極層といったメタライズ層が形成される。 電極層としての金 （A u ) 層の厚さは、 はんだ 8との良好な濡れ性を確保するために 0 . 以上 1 0 μ πι以下であることが好ましい。 The surface of the laser element 2 metallized layer is formed such silicon oxide film (S i 0 2) insulating layer, such as and a gold (A u) electrode layer such. It is preferable that the thickness of the gold (Au) layer as the electrode layer is not less than 0.1 and not more than 10 μπι in order to ensure good wettability with the solder 8.
なお、 図 1に示した半導体装置は、 ヒートシンクにはんだなどを用いて接続さ れていてもよい。 具体的には、 基板 4において T i / P t積層膜 5が形成された 表面とは反対側に位置する裏面上に密着層や拡散防止層などを形成した後、 基板 4の裏面側にシート状のはんだを介してヒートシンクを配置する。 ヒートシンク と基板 4とは、 基板 4の裏面側に配置された上記はんだにより接続 ·固定され る。 なお、 ヒートシンクと基板 4とを接合するためのはんだについては、 上記の ようなシート状のはんだ （はんだ箔） を用いてもよいし、 あらかじめヒートシン クの表面上にはんだを配置しておいてもよい。 また、 あらかじめ基板 4の裏面の 拡散防止層などのメタライズ層上にはんだ層を形成しておいてもよい。 その場合 は、 レーザ素子 2とヒートシンクとを同時に基板 4に接合することが好ましい。 ヒートシンクの材料としては、 たとえば金属あるいはセラミックなどを用いる ことができる。 ヒートシンクを構成する金属としては、 たとえば銅 ( C u ) 、 タ ングステン （W) 、 モリプデン （M o ) 、 鉄 （F e ) およびこれらの金属を含む 合金および複合材料を用いることができる。 なお、 ヒートシンクの表面にはニッ ケル （N i ) 、 金 （A u ) およびこれらの金属を含む膜を形成する表面処理を施 すことが好ましい。 表面処理の方法としては、 蒸着法あるいはめっき法などを用 いることができる。 ヒートシンクの熱伝導率は高いことが好ましい。 ヒートシン クの熱伝導率としては、 好ましくは 1 0 O WZmK以上である。 The semiconductor device shown in FIG. 1 may be connected to a heat sink using solder or the like. Specifically, after forming an adhesion layer or a diffusion prevention layer on the back surface of the substrate 4 opposite to the surface on which the Ti / Pt laminated film 5 is formed, a sheet is formed on the back surface of the substrate 4. A heat sink is arranged via a solder in a shape. The heat sink and the board 4 are connected and fixed by the solder arranged on the back side of the board 4. The solder for joining the heat sink and the substrate 4 may be a sheet-like solder (solder foil) as described above, or may be arranged in advance on the surface of the heat sink. Good. Further, a solder layer may be formed on a metallized layer such as a diffusion preventing layer on the back surface of the substrate 4 in advance. In that case, it is preferable that the laser element 2 and the heat sink are simultaneously bonded to the substrate 4. As the material of the heat sink, for example, metal or ceramic can be used. Metals that constitute the heat sink include, for example, copper (Cu), tungsten (W), molybdenum (Mo), iron (Fe) and these metals. Alloys and composites can be used. The surface of the heat sink is preferably subjected to a surface treatment for forming a film containing nickel (Ni), gold (Au), and a metal containing these metals. As a surface treatment method, a vapor deposition method, a plating method, or the like can be used. The heat conductivity of the heat sink is preferably high. The heat conductivity of the heat sink is preferably 10 OWZmK or more.
図 2は、 図 1に示した半導体装置の製造方法を説明するための断面模式図であ る。 図 2を参照して、 図 1に示した半導体装置の製造方法を説明する。  FIG. 2 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. A method for manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIG.
図 2に示すように、 レーザ素子 2を搭載するためのサブマウント 3を準備す る。 サブマウント 3において、 T i Z P t積層膜 5、 A u膜 6、 はんだバリア膜 7およびはんだ 8を形成する方法は、 従来の蒸着法、 スパッタリング法あるいは めっき法などの成膜方法およぴフォトリソグラフィ法あるいはメタルマスク法な どのパターユング方法を用いることができる。  As shown in FIG. 2, a submount 3 for mounting the laser element 2 is prepared. The method for forming the TiZPt laminated film 5, the Au film 6, the solder barrier film 7, and the solder 8 on the submount 3 is based on conventional film forming methods such as vapor deposition, sputtering, or plating, and photolithography. A pattern jungling method such as a lithography method or a metal mask method can be used.
ただし、 図 2に示したサブマウント 3では、 はんだ 8の幅 WSが、 レーザ素子 2 の幅 WCよりも小さくなっている。 はんだ 8の厚さ dは、 後述する所定の条件を満 たすように決定されている。 なお、 図 2に示したサブマウントにおいて、 はんだ 8の幅 WSがレーザ素子 2の幅 WCより小さくなっていれば、 はんだバリア膜 7の 幅がはんだ 8の幅 WS、 あるいはレーザ素子 2の幅 WCより大きくなっていても小 さくなつていてもよい。  However, in the submount 3 shown in FIG. 2, the width WS of the solder 8 is smaller than the width WC of the laser element 2. The thickness d of the solder 8 is determined so as to satisfy a predetermined condition described later. In the submount shown in FIG. 2, if the width WS of the solder 8 is smaller than the width WC of the laser element 2, the width of the solder barrier film 7 is the width WS of the solder 8 or the width WC of the laser element 2. It can be larger or smaller.
このようなサブマウント 3において、 はんだ 8を溶融した状態で、 矢印 1 4に 示すようにレーザ素子 2をはんだ 8上に搭載する。 そして、 はんだ 8を冷却す る。 このようにして、 図 1に示すような半導体装置 1を得ることができる。  In such a submount 3, the laser element 2 is mounted on the solder 8 as shown by an arrow 14 in a state where the solder 8 is melted. Then, the solder 8 is cooled. Thus, the semiconductor device 1 as shown in FIG. 1 can be obtained.
ここで、 本発明による半導体装置においては、 サブマウント 3に搭載されるレ 一ザ素子 2の平面形状とはんだ 8の厚さ d (図 2参照） および平面形状とは以下 に述べる条件を満足するように決定されている。 図 3は、 図 2の矢印 4 0側から 見たレーザ素子 2とはんだ 8との平面形状を示す模式図である。 図 3に示すよう に、 はんだ 8の幅 WSとレーザ素子 2の幅 WCとについて、 WC— WS= 2 Wとレヽぅ 関係を満足する評価値 Wを規定する。  Here, in the semiconductor device according to the present invention, the planar shape of the laser element 2 mounted on the submount 3, the thickness d of the solder 8 (see FIG. 2) and the planar shape satisfy the following conditions. It has been decided as follows. FIG. 3 is a schematic diagram showing a planar shape of the laser element 2 and the solder 8 as viewed from the arrow 40 side in FIG. As shown in FIG. 3, with respect to the width WS of the solder 8 and the width WC of the laser element 2, an evaluation value W that satisfies the relation of WC—WS = 2 W and the laser beam is defined.
上記評価値 Wおよびはんだ 8の厚さ d (図 2参照） は、 図 4に示すような関係 を満足する。 図 4は、 評価値 Wまたは評価値 Lとはんだ厚さ dとが満足すべき関 係を表すグラフを示す図である。 The evaluation value W and the thickness d of the solder 8 (see FIG. 2) satisfy the relationship shown in FIG. Figure 4 shows the relationship between the evaluation value W or L and the solder thickness d. It is a figure showing a graph showing a relation.
図 4を参照して、 本発明による半導体装置 1では、 図 4において、 上記評価値 Wとはんだ厚さ dとに基づいて点をプロットした場合、 図 4の領域 Aに示した領 域内に当該点が位置することが好ましい。 具体的には、 評価値 W (μ ΐχι) とはん だ 8の厚さ d (μ τη) とカ、 W=— 3 0 μιηの場合 0. 3 d≤ l、 - 3 0 m く W^ S O ^umの場合 0. 3≤ d≤ (7 XW/ l 1 0 + 3 2 Ί 1) 、 3 0 μ m <W≤ 8 O /i mの場合 （3 7 XW/6 0 0— 1. 5 5) ≤ ά≤ (7 XW/l 1 0 + 3 2/ 1 1 ) 、 8 0 /i m<W≤ 9 0 μ mの場合 （3 7 XW/6 0 0— 1. 5 5) ≤ d≤ 8, という関係 （図 4の領域 Aとして示した領域内に上記点がプロッ トされるような関係） を満足するように、 はんだ 8の幅 WSと厚さ dとが決定され ていることが好ましい。  Referring to FIG. 4, in semiconductor device 1 according to the present invention, when points are plotted based on evaluation value W and solder thickness d in FIG. Preferably the point is located. Specifically, the evaluation value W (μ ΐχι), the thickness d (μ τη) of the solder 8 and the power, and W = —30 μιη 0.3 d≤ l,-30 m W ^ For SO ^ um 0.3 ≤ d≤ (7 XW / l 1 0 + 3 2 Ί 1), for 30 μm <W≤ 8 O / im (3 7 XW / 6 0 0—1.5 5) ≤ ά≤ (7 XW / l 1 0 + 3 2/1 1), when 80 / im <W≤90 μm (3 7 XW / 6 0 0—1.55) ≤ d≤ The width WS and thickness d of the solder 8 must be determined so as to satisfy the relationship 8 (the relationship where the above points are plotted in the area shown as area A in FIG. 4). preferable.
このようにすれば、 図 2に示したようにレーザ素子 2をサプマウント 3へとポ ンデイングする際に、 レーザ素子 2とサブマウント 3のはんだバリア膜 7との間 から余分なはんだ 8がレーザ素子 2の外側へはみ出すことを抑制できる。 この結 果、 はんだ 8の一部がレーザ素子 2の端面上にはい上がるといった不良の発生確 率を低減することができる。 また、 レーザ素子 2とサブマウント 3との接合強度 不足やレーザ素子 2とサブマウント 3間の熱抵抗の増加に起因する不良の発生確 率を低減できる。  In this way, when the laser element 2 is bonded to the submount 3 as shown in FIG. 2, excess solder 8 is formed between the laser element 2 and the solder barrier film 7 of the submount 3. 2 can be prevented from protruding outside. As a result, it is possible to reduce the probability of occurrence of a defect that a part of the solder 8 goes up on the end face of the laser element 2. Further, the probability of occurrence of defects due to insufficient bonding strength between laser element 2 and submount 3 and an increase in thermal resistance between laser element 2 and submount 3 can be reduced.
また、 より好ましくは、 図 4の領域 Bに示した領域内に、 上記点が位置するよ うに、 評価値 W (すなわちはんだ 8の幅 WSとレーザ素子 2の幅 WC) とはんだ 8 の厚さ dとが決定される。 具体的には、 評価値 Wとはんだ 8の厚さ dと力 W= 一 Ι Ο μπιの場合 0. 3≤ d 1、 一 1 0 m<W≤ 2 0 /xmの場合 0. 3≤ d ≤ (W/ 1 4 + 1 2/7) 、 2 0 u m<W≤ 6 0 μπιの場合 （3 7 XWZ6 0 0 — 1 4/ 1 5) ≤ d≤ (W/ 1 4 + 1 2/7) 、 6 0 mく 8 0 mの場合 (3 7 XW/6 0 0 - 1 4/1 5) ≤ d≤ 6、 という関係を満たすように、 はん だ 8の幅 WSおよび厚さ dが決定されていてもよい。  More preferably, the evaluation value W (that is, the width WS of the solder 8 and the width WC of the laser element 2) and the thickness of the solder 8 are set so that the above-mentioned point is located in the area shown in the area B of FIG. d is determined. Specifically, the evaluation value W, the thickness d of the solder 8, and the force W = 0.3 d πμπι 0.3 ≤ d 1, 1 10 m <W ≤ 20 0 / xm 0.3 ≤ d ≤ (W / 1 4 + 1 2/7), if 20 um <W≤ 60 μπι (3 7 XWZ6 0 0 — 1 4/1 5) ≤ d≤ (W / 1 4 + 1 2/7 ), The width WS and the thickness d of the solder 8 are set to satisfy the relationship of (3 7 XW / 6 0 0-1 4/1 5) ≤ d ≤ 6 for 60 m and 80 m. It may be determined.
この場合、 レーザ素子 2とサブマウント 3とのはんだ 8による接合をより確実 に行なうと同時に、 レーザ素子 2の端面上に溶融したはんだ 8がはい上がるとい つた不良の発生確率をさらに低減できる。 また、 レーザ素子 2とサブマウント 3 0 In this case, the bonding between the laser element 2 and the submount 3 by the solder 8 can be performed more reliably, and at the same time, the probability of occurrence of a defect caused by the rise of the molten solder 8 on the end face of the laser element 2 can be further reduced. Laser element 2 and submount 3 0
13 との接合強度不足やレーザ素子 2とサブマウント 3間の熱抵抗の増加に起因する 不良の発生確率をさらに低減できる。 したがって、 レーザ発振を確実に行うこと が可能な半導体装置 1 (図 1参照） を得ることができる。  13 can be further reduced due to insufficient bonding strength to the substrate 13 or an increase in thermal resistance between the laser element 2 and the submount 3. Therefore, a semiconductor device 1 (see FIG. 1) capable of reliably performing laser oscillation can be obtained.
また、 本発明による半導体装置では、 図 3に示すように、 はんだ 8の幅 WSとほ ぼ垂直方向におけるはんだ 8の長さを LS、 レーザ素子 2の幅 WCとほぼ垂直方向 におけるレーザ素子 2の長さを LCとした場合、 L= (LC-LS) という関係を満 足する評価値 L (μιη) を規定する。 そして、 本発明による半導体装置では、 評 価値 Lとはんだ 8の厚さ dとが、 L =—30 xmの場合 0. 3 d≤ l、 一30 μιη< L≤ 30 μπιの場合 0. 3 d≤ (7 XL/ 1 10 + 32/1 1) 、 30 μπιく L≤ 80 jumの場合 （37 X LZ600— 1. 55) ≤ d≤ (7 XL/l 10+ 32/1 1) 、 80 xm<L≤ 90 x mの場合 （37XL/600— 1. 55) ≤ d≤8, という関係 （評価値 Lとはんだ 8の厚さ dとに基づいて点をプ ロットした場合、 図 4の領域 Aとして示した領域内にこの点がプロットされるよ うな関係） を満たすように、 はんだ 8の長さ LSおよび厚さ dが決定されているこ とが好ましい。  Further, in the semiconductor device according to the present invention, as shown in FIG. 3, the length of the solder 8 in the direction substantially perpendicular to the width WS of the solder 8 is LS, and the width of the laser element 2 in the direction substantially perpendicular to the width WC of the laser element 2. When the length is LC, an evaluation value L (μιη) that satisfies the relationship L = (LC-LS) is specified. Then, in the semiconductor device according to the present invention, the evaluation L and the thickness d of the solder 8 are 0.3 d ≦ l when L = −30 xm, and 0.3 d when 30 μιη <L ≦ 30 μπι. ≤ (7 XL / 1 10 + 32/1 1), 30 μπι and L ≤ 80 jum (37 X LZ600—1.55) ≤ d ≤ (7 XL / l 10+ 32/1 1), 80 xm <L≤90 xm (37XL / 600—1.55) ≤ d≤8 (When plotting points based on the evaluation value L and the thickness d of the solder 8, the area A in Fig. 4 It is preferable that the length LS and the thickness d of the solder 8 be determined so as to satisfy the relationship such that this point is plotted in the region shown as.
この場合、 半導体素子としてのレーザ素子 2をサブマウント 3に接合する際、 はんだ 8の長さ LS方向におけるレーザ素子 2の端部に、 溶融したはんだ 8が必要 以上に流入することを抑制できる。 したがって、 はんだ 8の長さ方向におけるレ 一ザ素子 2の端面上に溶融したはんだ 8の一部がはい上がるといった不良の発生 確率を低減できる。 また、 レーザ素子 2とサブマウント 3との接合強度不足ゃレ 一ザ素子 2とサブマウント 3間の熱抵抗の増加に起因する不良の発生確率を低減 できる。  In this case, when the laser element 2 as a semiconductor element is joined to the submount 3, the molten solder 8 can be prevented from flowing more than necessary to the end of the laser element 2 in the length LS direction of the solder 8. Therefore, it is possible to reduce the probability of occurrence of a defect that a part of the molten solder 8 goes up on the end face of the laser element 2 in the length direction of the solder 8. In addition, the bonding strength between the laser element 2 and the submount 3 is insufficient, and the probability of occurrence of defects due to an increase in thermal resistance between the laser element 2 and the submount 3 can be reduced.
また、 より好ましくは、 上記評価値 Lとはんだ厚さ dとにより決定される点が 図 4の領域 Bに示した領域内に位置するように、 評価値 Lとはんだ厚さ dとが決 定される。 具体的には、 評価値 Lとはんだ 8の厚さ dとが、 L =— 10 /zmの場 合 0. 3≤d≤ l、 — 10 ίίΐη<:ί≤ 20 μηιの場合 0. 3≤d≤ (L/l 4 + 12/7) 、 20 μπιく L≤ 60 /zmの場合 （ 37 X LZ 600— 14 / 15 ) ≤ d≤ (L/14 + 12/7) 、 60 /im<L≤ 80 μπιの場合 （37 XL/6 00-14/15) ≤d≤6, という関係を満たすように、 はんだ 8の長さ LSお ょぴ厚さ dが決定されていてもよい。 More preferably, the evaluation value L and the solder thickness d are determined so that the point determined by the evaluation value L and the solder thickness d is located within the area shown in the area B in FIG. Is done. Specifically, if the evaluation value L and the thickness d of the solder 8 are L = —10 / zm, 0.3≤d≤l, —10 ίίΐη <: ί≤ 20 μηι 0.3≤ d≤ (L / l 4 + 12/7), 20 μπι and L≤ 60 / zm (37 X LZ 600— 14/15) ≤ d≤ (L / 14 + 12/7), 60 / im < When L≤80 μπι (37 XL / 6 00-14 / 15) ≤d≤6, the length of the solder 8 LS and The thickness d may be determined.
この場合、 レーザ素子 2とサブマウント 3とのはんだ 8による接合をより確実 に行うことができる。 また、 はんだ 8の長さ方向におけるレーザ素子 2の端面上 に、 溶融したはんだ 8の一部がはい上がるといった不良の発生確率をより効果的 に低減できる。 また、 レーザ素子 2とサブマウント 3との接合強度不足やレーザ 素子 2とサブマウント 3間の熱抵抗の増加に起因する不良の発生確率をさらに低 減できる。  In this case, the laser element 2 and the submount 3 can be more reliably joined by the solder 8. Further, the probability of occurrence of a defect that a part of the melted solder 8 rises on the end face of the laser element 2 in the length direction of the solder 8 can be reduced more effectively. Further, the probability of occurrence of defects due to insufficient bonding strength between the laser element 2 and the submount 3 and an increase in thermal resistance between the laser element 2 and the submount 3 can be further reduced.
(実施の形態 2 )  (Embodiment 2)
図 5は、 本発明による半導体装置の実施の形態 2を示す断面模式図である。 図 5の符号は図 1のそれに対応する。 図 5を参照して、 本発明による半導体装置の 実施の形態 2を説明する。  FIG. 5 is a schematic sectional view showing Embodiment 2 of the semiconductor device according to the present invention. The reference numerals in FIG. 5 correspond to those in FIG. Second Embodiment A semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
図 5に示すように、 半導体装置 1は基本的には図 1に示した半導体装置と同様 の構造を備えるが、 レーザ素子 2とはんだバリア膜 7およびはんだ 8とのサイズ (幅） の比率が図 1に示した半導体装置とは異なる。 すなわち、 レーザ素子 2、 はんだバリア膜 7およびはんだ 8は、 それぞれ互いにほぼ等しい幅を有するよう に構成されている。 この場合、 後述するように評価値 Wはゼロになるので、 レー ザ素子 2を接合する前のはんだ 8の厚さは、 図 4における W= 0の直線と領域 A との重なる数値範囲、 より好ましくは W= 0の直線と領域 Bとの重なる数値範囲 内となるように決定される。  As shown in FIG. 5, the semiconductor device 1 has basically the same structure as the semiconductor device shown in FIG. 1, but the ratio of the size (width) of the laser element 2 to the solder barrier film 7 and the solder 8 is small. It is different from the semiconductor device shown in FIG. That is, the laser element 2, the solder barrier film 7, and the solder 8 are configured to have widths substantially equal to each other. In this case, since the evaluation value W becomes zero as described later, the thickness of the solder 8 before joining the laser element 2 is determined by the numerical value range in which the straight line of W = 0 in FIG. Preferably, it is determined so as to be within a numerical range where the straight line of W = 0 and the region B overlap.
図 6は、 図 5に示した半導体装置の製造方法を説明するための断面模式図であ る。 図 6を参照して、 図 5に示した半導体装置の製造方法を説明する。  FIG. 6 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. With reference to FIG. 6, a method of manufacturing the semiconductor device shown in FIG. 5 will be described.
図 6に示すように、 はんだ 8の幅 WSと、 レーザ素子 2の幅 WCとは等しくなつ ている。 そして、 このときはんだ 8の厚さ dは、 評価値 Wと厚さ dの値により位 置が決まる点が図 4に示したグラフの領域 A内にプロットされるように決定され る。 具体的には、 はんだ 8の厚さ dは、 0 . 3 μ πι以上 2 . 9 m以下といった 範囲の値となる。 また、 より好ましくは、 図 4において上記点が領域 B内にプロ ットされるように、 はんだ 8の厚さ dは、 0 . 3 μ πι以上 1 . 以下である ことが好ましい。 このようにしても、 本発明の実施の形態 1による半導体装置と 同様の効果を得ることができる。 (実施の形態 3 ) As shown in FIG. 6, the width WS of the solder 8 and the width WC of the laser element 2 are equal. Then, at this time, the thickness d of the solder 8 is determined such that a point whose position is determined by the evaluation value W and the value of the thickness d is plotted in the area A of the graph shown in FIG. Specifically, the thickness d of the solder 8 has a value in a range from 0.3 μπι to 2.9 m. More preferably, the thickness d of the solder 8 is not less than 0.3 μπι and not more than 1 so that the above point is plotted in the region B in FIG. Even in this case, the same effect as that of the semiconductor device according to the first embodiment of the present invention can be obtained. (Embodiment 3)
図 7は、 本発明による半導体装置の実施の形態 3を示す断面模式図である。 図 7の符号は図 1のそれに対応する。 図 7を参照して、 本発明による半導体装置の 実施の形態 3を説明する。  FIG. 7 is a schematic sectional view showing Embodiment 3 of a semiconductor device according to the present invention. The reference numerals in FIG. 7 correspond to those in FIG. Third Embodiment A semiconductor device according to a third embodiment of the present invention will be described with reference to FIG.
図 7に示すように、 半導体装置 1は基本的に図 1に示した半導体装置と同様の 構造を備えるが、 はんだバリア膜 7およびはんだ 8の幅 WSが、 レーザ素子 2の幅 WCよりも広くなるとともに、 はんだ 8の厚さが図 1に示した半導体装置のはんだ 8の厚さより相対的に薄くなつている点が異なる。 すなわち、 サブマウント 3に レーザ素子 2を搭載する前のはんだ 8の厚さ d (図 6参照） と、 はんだ 8の幅 WS およぴレーザ素子 2の幅 WCとから決定される評価値 Wとの関係が図 4に示したグ ラフの領域 A内部、 より好ましくは領域 B内部にプロットされるような関係を満 たしている限り、 図 7に示すようにはんだ 8の幅 WSがレーザ素子 2の WCよりも 広くなつてもよい。 なお、 図 4に示した関係を満足するためには、 はんだ 8の幅 WSの値は （レーザ素子 2の幅 WC+ 6 0 ;x m) 以下である必要がある。 この場合 も、 本発明の実施の形態 1と同様にレーザ素子 2の端面上にはんだ 8がはい上が ることを抑制できる。  As shown in FIG. 7, the semiconductor device 1 basically has the same structure as the semiconductor device shown in FIG. 1, but the width WS of the solder barrier film 7 and the solder 8 is wider than the width WC of the laser element 2. The difference is that the thickness of the solder 8 is relatively thinner than the thickness of the solder 8 of the semiconductor device shown in FIG. That is, the evaluation value W determined from the thickness d of the solder 8 before mounting the laser element 2 on the submount 3 (see FIG. 6), the width WS of the solder 8 and the width WC of the laser element 2 As long as the relationship shown in Fig. 4 satisfies the relationship plotted inside the area A of the graph, more preferably inside the area B, as shown in Fig. 7, the width WS of the solder 8 is It may be wider than 2 WC. In order to satisfy the relationship shown in FIG. 4, the value of the width WS of the solder 8 must be equal to or less than the width of the laser element 2 (WC + 60; xm). Also in this case, it is possible to suppress the solder 8 from rising onto the end face of the laser element 2 as in the first embodiment of the present invention.
(実施の形態 4 )  (Embodiment 4)
図 8は、 本発明による半導体装置の実施の形態 4を示す断面模式図である。 図 8の符号は図 1のそれに対応する。 図 8を参照して、 本発明による半導体装置の 実施の形態 4を説明する。  FIG. 8 is a schematic sectional view showing Embodiment 4 of a semiconductor device according to the present invention. The reference numerals in FIG. 8 correspond to those in FIG. Fourth Embodiment A semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG.
図 8を参照して、 半導体装置 1は基本的に図 1に示した半導体装置と同様の構 造を備えるが、 はんだ 8の厚さが図 1に示した半導体装置よりも相対的に薄くな つている。 この場合も、 図 4に示した評価値 Wとはんだ 8の厚さ d (図 4参照） との関係を満足している限り、 図 1に示した半導体装置と同様にレーザ素子 2の 端面上にはんだ 8がはい上がることを抑制できる。  Referring to FIG. 8, semiconductor device 1 basically has the same structure as the semiconductor device shown in FIG. 1, but the thickness of solder 8 is relatively thinner than that of the semiconductor device shown in FIG. I'm wearing Also in this case, as long as the relationship between the evaluation value W shown in FIG. 4 and the thickness d of the solder 8 (see FIG. 4) is satisfied, like the semiconductor device shown in FIG. The solder 8 can be prevented from rising.
すなわち、 図 9に示すように、 レーザ素子 2をサブマウント 3上にボンディン グする前段階において、 はんだ 8の厚さ dと、 はんだ 8の平面形状における幅 WS とレーザ素子 2の幅 WCとから決定される評価値 W (図 4参照） との関係が、 図 4 に示すような領域 A、 より好ましくは領域 B内にプロットされるような関係を満 たす場合、 図 1に示した半導体装置と同様の効果を得ることができる。 なお、 図 9は、 図 8に示した半導体装置の製造方法を説明するための断面模式図である。 また、 図 8に示した半導体装置 1では、 はんだ 8の厚さが図 1に示したはんだ 8の厚さより薄くなつているため、 はんだ 8の端部がレーザ素子 2の下部表面の 端部にまで到達していない。 このため、 はんだ 8がレーザ素子 2の端面上にはい 上がることをより確実に防止できる。 That is, as shown in FIG. 9, before bonding the laser element 2 onto the submount 3, the thickness d of the solder 8, the width WS in the planar shape of the solder 8, and the width WC of the laser element 2 are determined. The relationship with the determined evaluation value W (see FIG. 4) satisfies the relationship plotted in region A, more preferably region B, as shown in FIG. In this case, the same effects as those of the semiconductor device shown in FIG. 1 can be obtained. FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG. In the semiconductor device 1 shown in FIG. 8, the thickness of the solder 8 is thinner than the thickness of the solder 8 shown in FIG. 1, so that the end of the solder 8 is attached to the end of the lower surface of the laser element 2. Has not reached. Therefore, it is possible to more reliably prevent the solder 8 from rising onto the end face of the laser element 2.
本発明の効果を確認するため、 以下に示すような試料 （本発明の実施例および 比較例の試料） を作製し、 それぞれの試料についてレーザ素子の側壁面上にはん だのはい上がりが発生しているかどうかを目視で確認する外観検査、 および各試 料が正常にレーザ光を発振するかどうかを確認する発光検査を行なった。  In order to confirm the effects of the present invention, the following samples (Examples of the present invention and samples of Comparative Examples) were prepared, and solder bumps occurred on the side wall surface of the laser element for each sample. An appearance inspection was conducted to visually confirm whether or not each sample was emitted, and a luminescence inspection was performed to confirm whether each sample emitted laser light normally.
(実施例 1 )  (Example 1)
本発明による半導体装置の実施例として、 図 10に示したような半導体装置 の試料を作製した。 図 10は、 本発明による半導体装置の実施例 1の試料の構成 を示す断面模式図である。 また、 図 1 1は、 図 10に示した半導体装置の製造方 法を説明するための断面模式図である。  As an example of the semiconductor device according to the present invention, a sample of the semiconductor device as shown in FIG. 10 was manufactured. FIG. 10 is a schematic cross-sectional view showing a configuration of a sample of Example 1 of a semiconductor device according to the present invention. FIG. 11 is a schematic cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
図 10に示すように、 半導体装置 1は、 レーザ素子 2を搭載したサブマウント 3がヒートシンク 22に接続された構造を備える。 サブマウント 3では、 窒化ァ ルミニゥム （A 1 N) 焼結体からなる基板 4の上部表面上に密着層としてのチタ ン （T i ) 膜 18が形成されている。 基板 4のサイズとしては、 たとえば幅が 1. 2mm、 長さが 1. 5mm、 厚さが 0. 3 mmである。 また、 T i膜 18の 厚さは 0. Ι μπιである。 この T i膜 18上には拡散防止層としての白金 （Ρ t) 膜 19が形成されている。 ？ 1;膜19の厚さは0. 2^πιである。 この T i 膜 18および P t膜 19から T i /P t積層膜 5が構成される。 この P t膜 19 上に電極層としての Au膜 6が形成されている。 Au膜 6の厚さは 0. 6 xmで ある。 この Au膜 6の上部表面上には白金 （P t) からなるはんだバリア膜 7が 形成されている。 ここで、 レーザ素子 2の幅よりはんだバリア膜 7の幅が狭く、 はんだ 8の厚みが充分厚い場合、 図 10に示すようにはんだ 8の外周部 10がは んだバリァ膜 7の端面上を覆うとともに Au膜 6の上部表面に接触してもよい。 なお、 レーザ素子 2の幅は 0. 3mm、 長さは 1. Ommであり、 Au膜 6の 幅は 0. 6mm、 長さは 1. 3 mmである。 また、 後述する製造方法において示 すように、 レーザ素子 2をサブマウント 3に接合する前において、 はんだ 8の幅 およぴ長さは、 後述する表 2に示すように試料毎に適宜変更している。 また、 そ れぞれの試料について、 はんだバリア膜 7の幅および長さははんだ 8の幅および 長さと同様とした。 As shown in FIG. 10, the semiconductor device 1 has a structure in which a submount 3 on which a laser element 2 is mounted is connected to a heat sink 22. In the submount 3, a titanium (T i) film 18 as an adhesion layer is formed on the upper surface of the substrate 4 made of an aluminum nitride (A 1 N) sintered body. The size of the substrate 4 is, for example, 1.2 mm in width, 1.5 mm in length, and 0.3 mm in thickness. The thickness of the Ti film 18 is 0.1 μππι. On this Ti film 18, a platinum (Ρt) film 19 is formed as a diffusion preventing layer. ? 1; The thickness of the film 19 is 0.2 ^ πι. The Ti film 18 and the Pt film 19 form the Ti / Pt laminated film 5. On this Pt film 19, an Au film 6 as an electrode layer is formed. The thickness of the Au film 6 is 0.6 xm. On the upper surface of the Au film 6, a solder barrier film 7 made of platinum (Pt) is formed. Here, if the width of the solder barrier film 7 is smaller than the width of the laser element 2 and the thickness of the solder 8 is sufficiently large, as shown in FIG. It may cover and contact the upper surface of the Au film 6. The width of the laser element 2 was 0.3 mm and the length was 1. Omm. The width is 0.6 mm and the length is 1.3 mm. Also, as shown in the manufacturing method described below, before joining the laser element 2 to the submount 3, the width and length of the solder 8 are appropriately changed for each sample as shown in Table 2 described later. ing. The width and length of the solder barrier film 7 were the same as the width and length of the solder 8 for each sample.
このはんだバリア膜 7上にははんだ 8が配置されている。 はんだ 8の厚さや平 面形状は、 後述するように試料により適宜変更される。 レーザ素子 2は、 はんだ 8によってサブマウント 3に接着固定されている。 レーザ素子 2としては、 Ga A sチップを用いた半導体レーザ素子を用いる。  On the solder barrier film 7, a solder 8 is disposed. The thickness and the planar shape of the solder 8 are appropriately changed depending on the sample as described later. The laser element 2 is bonded and fixed to the submount 3 by solder 8. As the laser element 2, a semiconductor laser element using a GaAs chip is used.
基板 4において、 T i膜 1 8が形成された上部表面とは反対側に位置する下部 表面上には T iZP t/Au積層膜 20が形成されている。 具体的には、 基板 4 の下部表面上に厚さ 0. 1 μιηのチタン （T i) 膜が形成され、 この T i膜上に 厚さ 0. 2 μπιの白金 （P t) 膜が形成され、 さらにこの P t膜上に厚さひ. 6 ； umの金 （Au) 膜が形成されている。 そして、 この T i ZP t/Au積層膜 2 0の、 基板 4に対向する面とは反対側の表面上 （Au膜上） にはんだ 21が配置 されている。 サブマウント 3下には、 はんだ 21を介してヒートシンク 22が配 置されている。 ヒートシンク 22のサイズは、 幅が 2mm、 長さが 6mm、 厚さ が 1. 5mmである。 はんだ 21は、 ヒートシンク 22とサブマウント 3とを接 着固定するために用いられる。  On the substrate 4, a TiZPt / Au laminated film 20 is formed on a lower surface opposite to the upper surface on which the Ti film 18 is formed. Specifically, a 0.1 μιη thick titanium (Ti) film is formed on the lower surface of the substrate 4, and a 0.2 μπι thick platinum (Pt) film is formed on the Ti film. Then, a gold (Au) film having a thickness of 6 μm is formed on the Pt film. The solder 21 is arranged on the surface of the TiZPt / Au laminated film 20 opposite to the surface facing the substrate 4 (on the Au film). Below the submount 3, a heat sink 22 is disposed via solder 21. The size of the heat sink 22 is 2 mm in width, 6 mm in length, and 1.5 mm in thickness. The solder 21 is used for bonding and fixing the heat sink 22 and the submount 3.
ヒートシンク 22の材料としては銅タングステン （CuW) 合金が用いられ る。 レーザ素子 2としては、 ガリウムヒ素 （GaA s) 半導体を用いたレーザ素 子が用いられる。 また、 はんだ 8の組成としては、 金：錫 = 80 ： 20 (質量 比） という組成比の金錫系はんだ材が用いられる。  As a material of the heat sink 22, a copper tungsten (CuW) alloy is used. As the laser element 2, a laser element using a gallium arsenide (GaAs) semiconductor is used. As the composition of the solder 8, a gold-tin-based solder material having a composition ratio of gold: tin = 80: 20 (mass ratio) is used.
図 10に示した半導体装置は、 基本的に以下に示す表 1に示した工程を実施す ることにより製造することができる。
Figure imgf000020_0001
表 1および図 1 1を参照して、 図 10に示した半導体装置の製造方法を説明す る。 The semiconductor device shown in FIG. 10 can be manufactured basically by performing the steps shown in Table 1 below.
Figure imgf000020_0001
The method of manufacturing the semiconductor device shown in FIG. 10 will be described with reference to Table 1 and FIG.
図 10に示した半導体装置の製造方法では、 まず第 1工程として基板製造工程 (表 1参照） を実施する。 基板のサイズとしては、 たとえば幅を 50mm、 長さ を 50mm、 厚さを 0, 4 mmとすることができる。 このように、 サブマウント 3 (図 1 1参照） の基板 4よりサイズの大きな基板を準備して、 その基板の表面 に必要な構造を形成し、 当該基板を後述する切断工程 （表 1参照） で切断、 分割 することにより、 サブマウント 3 (図 1 1参照） を得ることができる。 サブマウ ント 3の基板 4 (図 1 1参照） となるべき基板は、 通常の基板製造方法に基づい て作製される。 基板 4の材料としては窒化アルミニウム （A1 N) 焼結体 （表 1 参照） を用いる。 窒化アルミニウム焼結体のようなセラミックからなる基板 4の 製造方法としては、 通常のセラミック構造体の製造方法を適用することができ 2870 In the method of manufacturing a semiconductor device shown in FIG. 10, a substrate manufacturing step (see Table 1) is first performed as a first step. The size of the substrate can be, for example, 50 mm in width, 50 mm in length, and 0.4 mm in thickness. As described above, a substrate larger in size than the substrate 4 of the submount 3 (see FIG. 11) is prepared, a required structure is formed on the surface of the substrate, and the substrate is cut (see Table 1). Submount 3 (see Fig. 11) can be obtained by cutting and splitting with. The substrate to be the substrate 4 of the submount 3 (see FIG. 11) is manufactured based on a normal substrate manufacturing method. As the material of the substrate 4, a sintered body of aluminum nitride (A1N) (see Table 1) is used. As a method of manufacturing the substrate 4 made of a ceramic such as an aluminum nitride sintered body, an ordinary method of manufacturing a ceramic structure can be applied. 2870
19 る。 なお、 基板 4の材料としては窒化アルミニウム以外のセラミックス、 あるい は半導体基板あるいは金属基板を用いてもよい。  19 The material of the substrate 4 may be ceramics other than aluminum nitride, or a semiconductor substrate or a metal substrate.
次に、 第 2工程として、 第 1工程である基板製造工程において製造した窒化ァ ルミニゥム焼結体からなる基板の表面を研磨する平面研磨工程 （表 1参照） を実 施する。 ここで、 基板 4 (図 11参照） となるべき窒化アルミニウム基板の表面 粗さが Raで 0. 05 μπιとなるまで研磨を行なう。 この研磨工程における研磨 方法としては、 通常用いられる研磨方法を適用することができる。 たとえば、 研 磨方法として、 研削盤による研磨、 サンドブラスト、 サンドペーパーゃ砥粒によ る研磨などの研磨方法を用いることができる。  Next, as a second step, a plane polishing step (see Table 1) for polishing the surface of the substrate made of the aluminum nitride sintered body manufactured in the first step, the substrate manufacturing step, is performed. Here, polishing is performed until the surface roughness of the aluminum nitride substrate to be the substrate 4 (see FIG. 11) becomes 0.05 μπι in Ra. As a polishing method in this polishing step, a commonly used polishing method can be applied. For example, as a polishing method, a polishing method such as polishing with a grinder, sand blast, or polishing with sandpaper / abrasive grains can be used.
次に、 密着層としての T i膜 18 (図 11参照） 、 拡散防止層としての P t膜 19 (図 1 1参照） および電極層としての Au膜 6 (図 11参照） を所定のパタ ーンで形成するため、 第 3工程としてパターユング工程 （表 1参照） を行なう。 このパターユング工程においては、 フォトリソグラフィ法を用いて、 丁 1膜1 8、 P t膜 1 9および Au膜 6が形成されるべき領域以外の領域について、 基板 表面にレジスト膜を形成する。  Next, a Ti film 18 as an adhesion layer (see FIG. 11), a Pt film 19 as a diffusion preventing layer (see FIG. 11), and an Au film 6 as an electrode layer (see FIG. 11) are provided in predetermined patterns. The third step is a patterning process (see Table 1). In this patterning step, a resist film is formed on the substrate surface in a region other than the region where the film 18, the Pt film 19, and the Au film 6 are to be formed by using a photolithography method.
次に、.第 4工程として、 密着層蒸着工程を実施する。 具体的には、 密着層とし ての T i膜 18 (図 11参照） となるべき T i膜を基板表面に蒸着する。 このと き形成される T i膜の厚さはたとえば 0. 1 zmとすることができる。 なお、 密 着層としては、 T i以外にクロム、 ニッケルクロム、 タンタルおよびこれらの化 合物を用いることができる。 また、 密着層 （T i膜 18) の厚さとしては、 0. 01 111以上1. 0 /zm以下とすることが好ましい。  Next, as a fourth step, an adhesion layer deposition step is performed. Specifically, a Ti film to be a Ti film 18 (see FIG. 11) as an adhesion layer is deposited on the substrate surface. The thickness of the Ti film formed at this time can be, for example, 0.1 zm. Note that chromium, nickel chromium, tantalum, and compounds thereof can be used for the adhesion layer in addition to Ti. Further, the thickness of the adhesion layer (Ti film 18) is preferably 0.01 111 or more and 1.0 / zm or less.
次に、 第 5工程として、 密着層としての T i膜 18 (図 1 1参照） となるべき T i膜上に、 拡散防止層としての P t膜 19 (図 11参照） となるべき P t膜を 形成する拡散防止層蒸着工程を実施する （表 1参照） 。 P t膜の厚さとしては、 たとえば 0. 2 Ai mという値を用いることができる。 なお、 拡散防止層として は、 上述の P t以外に、 パラジウム、 ニッケルクロム、 タングステンチタ-ゥ ム、 ニッケノレ、 モリブデンなどを用いることができる。 また、 拡散防止層 （P t 膜 19)'の厚さとしては 0. 01 111以上1. 5 /im以下であることが好まし い。 次に、 第 6工程として、 電極層としての Au膜 6 (図 11参照） となるべき A u膜を形成する電極層蒸着工程を実施する （表 1参照） 。 A u膜の厚さとして は、 たとえば 0. 6 /imとすることができる。 電極層 （Au膜 6) の厚さは、 好 ましくは 0. 1 /zm以上 10 μπι以下である。 なお、 密着層としての T i膜 1 8、 拡散防止層としての P t膜 19および電極層としての Au膜 6 (図 1 1参 照） を形成する方法としては、 蒸着以外のスパッタリングやめつき法など通常の 成膜方法を適用することができる。 Next, as a fifth step, a Pt film 19 as a diffusion preventing layer (see FIG. 11) is formed on the Ti film to be a Ti film 18 (see FIG. 11) as an adhesion layer. Implement a diffusion prevention layer deposition process to form a film (see Table 1). As the thickness of the Pt film, for example, a value of 0.2 Aim can be used. As the diffusion preventing layer, palladium, nickel chromium, tungsten titanium, nickele, molybdenum, or the like can be used in addition to Pt described above. Further, the thickness of the diffusion prevention layer (Pt film 19) ′ is preferably 0.01 to 111 / 1.5 / im. Next, as a sixth step, an electrode layer deposition step of forming an Au film to be the Au film 6 (see FIG. 11) as an electrode layer is performed (see Table 1). The thickness of the Au film can be, for example, 0.6 / im. The thickness of the electrode layer (Au film 6) is preferably not less than 0.1 / zm and not more than 10 μπι. The Ti film 18 as the adhesion layer, the Pt film 19 as the diffusion preventing layer, and the Au film 6 as the electrode layer (see Fig. 11) were formed by a sputtering method other than evaporation. For example, a normal film forming method can be applied.
そして、 第 3工程のパターユング工程において形成したレジスト膜を、 レジス ト剥離液によって除去することにより、 そのレジスト膜上に位置していた T i 膜、 P t膜おょぴ Au膜の一部分をレジスト膜とともに除去する第 7工程として のリフトオフ工程を実施する （表 1) 。 この結果、 基板上に所定のパターンを有 する T i膜 18、 ？ 1;膜19ぉょぴ八11膜6 (図 11参照） を形成することがで 含る。  Then, by removing the resist film formed in the third patterning step with a resist stripper, a part of the Ti film, Pt film and Au film located on the resist film is removed. A lift-off process is performed as the seventh process to remove the resist film together with the resist film (Table 1). As a result, the Ti film 18 having a predetermined pattern on the substrate,? 1; This includes forming the film 19 and the film 6 (see FIG. 11).
次に、 第 8工程として、 基板 4の裏面上に T i/P tノ Au積層膜 20 (図 1 1参照） を形成する裏面蒸着工程を実施する （表 1参照） 。 ここで、 T iZP t ZAu積層膜を構成する T i膜の厚さは 0. 1 ^πι、 P t膜の厚さは 0. 2 μ m、 Au膜の厚さは 0. 6 μπιとする。 なお、 T i/P tZAu積層膜 20にお ける T i膜としては、 上記第 4工程の密着層蒸着工程において形成される密着層 と同様の材料を用いることができるとともに、 その厚さを 0. 01 /1111以上1. Ομπι以下とすることが好ましい。 また、 T i ΖΡ t/Au積層膜 20における P t膜としては、 上述の拡散防止層として用いる材料と同様の材料を用いること ができるとともに、 その厚さを 0. O l / m以上 1. 5 m以下とすることがで きる。 T i ΖΡ tZAu積層膜 20における Au膜については、 上述の電極層と 同様にその厚さを 0. 1 μπΐ以上 10 μπι以下とすることができる。  Next, as an eighth step, a backside vapor deposition step of forming a Ti / Pt Au laminated film 20 (see FIG. 11) on the backside of the substrate 4 is performed (see Table 1). Here, the thickness of the Ti film constituting the TiZPtZAu laminated film is 0.1 ^ πι, the thickness of the Pt film is 0.2 μm, and the thickness of the Au film is 0.6 μπι. . As the Ti film in the Ti / PtZAu laminated film 20, the same material as the adhesive layer formed in the adhesive layer deposition step of the fourth step can be used, and the thickness thereof is set to 0. 01/1111 or more and 1. Ομπι or less. Further, as the Pt film in the Ti / t / Au laminated film 20, the same material as the material used as the above-described diffusion preventing layer can be used, and the thickness thereof is not less than 0.1 L / m. It can be less than 5 m. The thickness of the Au film in the TiΖΡtZAu laminated film 20 can be 0.1 μπΐ or more and 10 μπι or less, similarly to the above-mentioned electrode layer.
また、 第 8工程としての裏面蒸着工程においては、 第 3工程から第 7工程 （表 1参照） と同様の工程を実施してもよい。 すなわち、 基板 4の裏面側に所定のパ ターンを有する T iZP tZAu積層膜 20を形成する場合は、 T i膜 18、 P t膜 19および Au膜 6を形成した場合と同様に予めフォトリソグラフィ法を用 いてパターンを有するレジスト膜を基板 4の裏面上に形成しておき、 さらに T i /V tノ A u積層膜 20となるべき膜を形成した後、 上述のレジスト膜を除去す るリフトオフ工程を実施してもよい。 また、 所定のパターンを有する T i /P t ZAu積層膜 20を形成するため、 メタルマスク法を用いてもよい。 In the backside vapor deposition step as the eighth step, steps similar to the third to seventh steps (see Table 1) may be performed. That is, when the TiZPtZAu laminated film 20 having a predetermined pattern is formed on the back side of the substrate 4, the photolithography method is used in advance similarly to the case where the Ti film 18, the Pt film 19 and the Au film 6 are formed. A resist film having a pattern is formed on the back surface of the substrate 4 by using After forming a film to be the / VtAu laminated film 20, a lift-off process for removing the resist film described above may be performed. Further, in order to form the Ti / PtZAu laminated film 20 having a predetermined pattern, a metal mask method may be used.
次に、 第 9工程としてはんだバリア膜 7 (図 1 1参照） を形成するはんだバリ ァ層形成工程を実施する （表 1参照） 。 ここでは、 メタルマスク法を用いて、 A u膜 6 (図 1 1参照） 上に白金 （P t) からなるはんだバリア膜 7を形成する。 はんだバリア膜 7の厚さは 0. 2 ΐηとする。 なお、 はんだパリア膜 7の材料と しては、 白金以外にニッケルクロム、 エッケルなどを用いることができる。 ま た、 はんだバリア膜 7の厚さは 0. Ο ΐ μπι以上 1. 5 μιη以下とすることが好 ましい。  Next, as a ninth step, a solder barrier layer forming step of forming a solder barrier film 7 (see FIG. 11) is performed (see Table 1). Here, a solder barrier film 7 made of platinum (Pt) is formed on the Au film 6 (see FIG. 11) by using a metal mask method. The thickness of the solder barrier film 7 is set to 0.2ΐη. In addition, as a material of the solder barrier film 7, nickel chromium, Eckel, or the like can be used in addition to platinum. Further, it is preferable that the thickness of the solder barrier film 7 is not less than 0.1 μπι and not more than 1.5 μιη.
また、 はんだバリア膜 7を形成する方法として、 上述のようなメタルマスク法 ではなく、 表 1の第 3工程から第 7工程に示したようなフォトリソグラフィ法を 用いたパターユング方法、 あるいは他の方法を用いもよい。 このようにしても、 所定のパターンを有するはんだパリア膜 7を形成することができる。  Also, as a method of forming the solder barrier film 7, instead of the metal mask method as described above, a pattern jungling method using a photolithography method as shown in the third step to the seventh step in Table 1, or another method. A method may be used. Even in this way, the solder barrier film 7 having a predetermined pattern can be formed.
次に、 第 1 0工程として、 はんだバリア膜 7上にはんだ 8を形成するはんだ層 形成工程 （表 1参照） を実施する。 このとき、 試料によりはんだ 8の幅 WSや厚さ d (図 1 1参照） を、 試料により適宜変更する。 また、 はんだ 8としては金錫 (Au S n) 系はんだを用い、 その組成は Au ： S n = 80 ： 20 (質量比） と した。 なお、 はんだ 8を構成する材料としては、 上述のような Au S n系はんだ 以外にも、 AuG e系はんだ、 P b S n系はんだ、 I n S n系はんだ、 A g S n 系はんだあるいはこれらの積層物を用いることができる。 また、 はんだ 8 (図 1 1参照） の厚さ d (図 1 1参照） としては 0. 1 μπι以上 1 0 μπι以下とするこ とができる。  Next, as a tenth step, a solder layer forming step of forming solder 8 on the solder barrier film 7 (see Table 1) is performed. At this time, the width WS and thickness d (see Fig. 11) of the solder 8 are appropriately changed depending on the sample. Gold-tin (AuSn) -based solder was used as solder 8, and its composition was Au: Sn = 80:20 (mass ratio). In addition to the AuSn-based solder as described above, the material constituting the solder 8 may be AuGe-based solder, PbSn-based solder, InSn-based solder, AgSn-based solder or These laminates can be used. The thickness d (see FIG. 11) of the solder 8 (see FIG. 11) can be set to 0.1 μπι or more and 10 μπι or less.
なお、 所定のパターンを有するはんだ 8の形成方法としては、 メタルマスク法 あるいは表 1の本発明による半導体装置の製造方法の第 3工程から第 7工程に示 したようなフォトリソグラフィ法を用いてもよい。  As a method for forming the solder 8 having a predetermined pattern, a metal mask method or a photolithography method as shown in the third to seventh steps of the method for manufacturing a semiconductor device according to the present invention shown in Table 1 may be used. Good.
次に、 上述のように第 1工程で準備した基板の表面に所定の構造が形成された 後、 その基板を切断する切断工程 （表 1参照） を実施する。 この結果、 図 1 1に 示すサブマゥント 3を得ることができる。 次に、 第 12工程として、 レーザ素子の接合工程を実施する （表 1参照） 。 具 体的には、 図 11に示すように、 加熱により溶融したはんだ 8の上に、 矢印 14 に示すようにレーザ素子 2を配置する。 このようにして、 Ga Asを用いたチッ プであるレーザ素子 2をはんだ 8によってサブマウント 3に接合する。 Next, after a predetermined structure is formed on the surface of the substrate prepared in the first step as described above, a cutting step (see Table 1) for cutting the substrate is performed. As a result, the submount 3 shown in FIG. 11 can be obtained. Next, as a twelfth step, a laser element bonding step is performed (see Table 1). Specifically, as shown in FIG. 11, the laser element 2 is arranged as shown by an arrow 14 on the solder 8 melted by heating. In this way, the laser element 2 which is a chip using Ga As is joined to the submount 3 by the solder 8.
なお、 レーザ素子 2としては、 G a A sを用いた素子以外に、 I nPあるいは G a Nを用いたレーザ素子であってもよく、 その表面に絶縁層おょぴ電極層など のメタライズ層が形成されていてもよい。  The laser element 2 may be a laser element using InP or GaN other than the element using GaAs, and a metallized layer such as an insulating layer and an electrode layer may be formed on the surface. May be formed.
そして、 レーザ素子 2をサブマウント 3にボンディングした後、 第 13工程と して、 レーザ素子 2を実装したサブマウント 3をヒートシンク 22 (図 1 1参 照） に接合する工程およびワイヤボンド工程 （表 1参照） を実施する。 具体的に は、 サブマウント 3とヒートシンク 22との間にシート状のはんだ 21を配置す る。 そして、 サブマウント 3に対して、 ヒートシンク 22を矢印 23に示す方向 に相対的に移動させるとともに、 はんだ 21を溶融する。 このようにして、 サブ マウント 3とヒートシンク 22とをはんだ 21により接合する。 また、 レーザ素 子 2の表面に形成された電極などについて金 （Au) 線をワイヤボンディングす る。 この結果、 図 10に示したような半導体装置の試料を得ることができる。 ヒートシンク 22の材料としては C uW合金を用いる。 なお、 ヒートシンク 2 2の材料としては CuW合金以外に、 銅 （Cu) 、 タングステン （W) 、 モリブ デン （Mo) 、 鉄 （F e) およびこれらの金属の合金や複合材料を用いることが できる。  Then, after bonding the laser element 2 to the submount 3, as a thirteenth step, a step of bonding the submount 3 on which the laser element 2 is mounted to the heat sink 22 (see FIG. 11) and a wire bonding step (see Table 11) 1). Specifically, a sheet-like solder 21 is arranged between the submount 3 and the heat sink 22. Then, the heat sink 22 is moved relative to the submount 3 in the direction indicated by the arrow 23, and the solder 21 is melted. Thus, the submount 3 and the heat sink 22 are joined by the solder 21. In addition, a gold (Au) wire is wire-bonded to an electrode or the like formed on the surface of the laser element 2. As a result, a sample of the semiconductor device as shown in FIG. 10 can be obtained. A CuW alloy is used as the material of the heat sink 22. In addition to the CuW alloy, copper (Cu), tungsten (W), molybdenum (Mo), iron (Fe), alloys of these metals, and composite materials can be used as the material of the heat sink 22.
はんだ 21については、 上述のようにシート状のはんだをサブマウント 3とヒ ートシンク 22との間に配置してもよいし、 はんだ 21を予めヒートシンク 22 の上部表面に配置してもよい。 また、 はんだ 21をサブマウント 3の T i /P t /A u積層膜 20の下部表面上に配置してもよい。  As for the solder 21, a sheet-like solder may be arranged between the submount 3 and the heat sink 22 as described above, or the solder 21 may be arranged on the upper surface of the heat sink 22 in advance. Further, the solder 21 may be arranged on the lower surface of the Ti / Pt / Au laminated film 20 of the submount 3.
はんだ 21と接合されるヒートシンク 22の表面には、 ニッケル （N i) 膜お ょぴ金 (Au) 膜からなる積層膜を形成しておくことが好ましい。 このような積 層膜を形成するのは、 ヒートシンク 22の表面におけるはんだ 21の濡れ性を向 上させるためである。  It is preferable that a laminated film made of a nickel (Ni) film and a gold (Au) film is formed on the surface of the heat sink 22 joined to the solder 21. The reason for forming such a laminated film is to improve the wettability of the solder 21 on the surface of the heat sink 22.
このような製造方法に基づいて、 本発明の実施例の試料を作成した。 また、 は んだ 8の厚さ dと評価値 Wとの関係が図 4に示した領域 Aに入らない、 比較例と しての試料も同様の工程により作成した。 この結果、 以下の表 2に示すように 2 3種類の試料 （試料 I D 1 ~ 2 3 ) を得た。 なお、 試料 I D 1〜 2 3のそれぞれ については、 同様の構造を備える試料を 2 0個ずつ作製した。 そして、 試料 I D 1〜試料 I D 2 3のそれぞれについて、 外観検査および発光検查を行なった。 そ の結果も表 2に示されている。 表 2 On the basis of such a manufacturing method, a sample of an example of the present invention was prepared. Also, A sample as a comparative example, in which the relationship between the thickness d and the evaluation value W of the sample 8 did not fall within the region A shown in FIG. 4, was prepared by the same process. As a result, 23 types of samples (sample IDs 1 to 23) were obtained as shown in Table 2 below. For each of sample IDs 1 to 23, 20 samples having the same structure were produced. Then, for each of Sample ID 1 to Sample ID 23, an appearance inspection and a luminescence inspection were performed. The results are also shown in Table 2. Table 2
Figure imgf000025_0001
表 2において、 I 、 LS、 WC、 WS、 d、 Wの欄は、 それぞれレーザ素子 2の 長さ （図 3参照） 、 はんだ 8の長さ （図 3参照） 、 レーザ素子 2の幅.（図 1 1参 照） 、 はんだ 8の幅 （図 1 1参照） 、 はんだ 8の厚さ （図 1 1参照） 、 評価値を 示している。 また、 表 2において、 外観良品の欄は、 外観検査の結果を示してお り、 たとえば試料 I D 1についての外観良品の欄の 2 0 Z 2 0という記載は、 2 0個の試料のうち 2 0個の試料 （すなわちすべての試料） について、 レーザ素子 2の端面上にはんだ 8 (図 1 0参照） がはい上がった不良部が発見されなかった ことを示している。 また、 試料 I D 6についての外観良品の欄の 1 1ノ2 0と は、 2 0個の試料のうち、 1 1個についてはレーザ素子 2の端面上にはんだ 8が はい上がる不良は発生していなかつたが、 残りの 9個の試料については、 レーザ 素子 2の端面上へのはんだ 8のはい上がりが発生していたことを示している。 また、 表 2における発光良品の欄の記載は、 それぞれの試料についてレーザ発 振を確認できたかどうかを示しており、 たとえば試料 I D 1についての発光良品 の欄の 1 9 2 0という記載は、 2 0個の試料のうち 1 9個についてレーザ光の 発振を確認できたことを示している。
Figure imgf000025_0001
In Table 2, the columns of I, LS, WC, WS, d, and W indicate the length of the laser element 2 (see Fig. 3), the length of the solder 8 (see Fig. 3), and the width of the laser element 2, respectively. It shows the solder 8 width (see Fig. 11), the thickness of the solder 8 (see Fig. 11), and the evaluation value. In Table 2, the column of good appearance shows the results of the appearance inspection. For example, the description of 20 Z 20 in the column of good appearance for sample ID 1 means that 20 out of 20 samples For 0 samples (ie, all samples), no defect was found in which the solder 8 (see FIG. 10) rose on the end face of the laser element 2. In addition, 11 out of 20 samples in the column of good appearance for sample ID 6 means that out of the 20 samples, there was a defect in which the solder 8 was lifted up on the end face of the laser element 2. Nevertheless, the remaining nine samples show that the solder 8 rose on the end face of the laser element 2. In addition, the description in the column of good emission in Table 2 indicates whether or not laser oscillation was confirmed for each sample.For example, the description of 1920 in the column of good emission for sample ID 1 indicates 2 This indicates that laser light oscillation was confirmed for 19 of the 0 samples.
表 2からもわかるように、 本発明の実施例の試料においては、 比較例よりも高 い確率でレーザ光の発振を行なうことができる正常な半導体装置を得られること がわかる。  As can be seen from Table 2, the sample of the example of the present invention can obtain a normal semiconductor device that can oscillate laser light with a higher probability than the comparative example.
(実施例 2 )  (Example 2)
本発明の効果を確認するため、 以下の表 3に示すように試料 I D 2 4〜4 8の 試料を準備した。 なお、 試料 I D 2 ：〜 4 8のそれぞれについて、 各 2 0個ずつ 半導体装置の試料を作製した。 そして、 それぞれのすべての試料について、 外観 検査および発光検査を行なった。 その結果を表 3に示す。 なお、 試料 I D 2 4〜 4 8の製造方法は、 表 1に示すように、 基本的には実施例 1の試料の製造方法と 同様であり、 その構造も図 1 0に示した半導体装置とほぼ同様である。 ただし、 実施例 2においては、 はんだ 8 (図 1 0参照） の組成を A u ： S n = 1 0 ： 9 0 (質量比） とした。 また、 試料 I D 4 7は、 基板の平面研磨工程において、 窒化 アルミニウム基板の表面粗さを R aで 0 . 5 / mとしたものであり、 試料 I D 4 8は、 比較例として、 同じく表面粗さを R aで 1 . としたものである。 表 3 In order to confirm the effects of the present invention, samples having sample IDs 24 to 48 were prepared as shown in Table 3 below. Note that for each of Sample IDs 2 to 48, 20 semiconductor device samples were manufactured. Then, an appearance inspection and a luminescence inspection were performed for all the respective samples. The results are shown in Table 3. As shown in Table 1, the manufacturing method of sample IDs 24 to 48 is basically the same as the manufacturing method of the sample of Example 1, and the structure is the same as that of the semiconductor device shown in FIG. It is almost the same. However, in Example 2, the composition of the solder 8 (see FIG. 10) was set to Au: Sn = 1: 90 (mass ratio). Sample ID 47 was obtained by setting the surface roughness of the aluminum nitride substrate to 0.5 / m in Ra in the substrate polishing step, and sample ID 48 was also used as a comparative example. Where Ra is 1. Table 3
Figure imgf000027_0001
表 3の記載項目は、 基本的に表 2と同様である。 表 3からも分かるように、 本 発明の実施例の方が比較例よりも高い確率で良品 （レーザ光の発振を正常に行う ことができる半導体装置） を得ることがわかる。
Figure imgf000027_0001
The items described in Table 3 are basically the same as Table 2. As can be seen from Table 3, it can be seen that the example of the present invention obtains a non-defective product (a semiconductor device capable of normally performing laser light oscillation) with a higher probability than the comparative example.
今回開示された実施の形態および実施例はすべての点で例示であって制限的な ものではないと考えられるべきである。 本発明の範囲は上記した実施の形態およ び実施例ではなくて特許請求の範囲によって示され、 特許請求の範囲と均等の意 味および範囲内でのすべての変更が含まれることが意図される。 産業上の利用可能性 The embodiments and examples disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is not limited to the above-described embodiments and It is indicated by the terms of the claims, rather than the examples and examples, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims. Industrial applicability
このように、 本発明によれば、 レーザ素子におけるレーザ光の発光を確実に行 うことが可能な半導体装置を得ることができる。  Thus, according to the present invention, it is possible to obtain a semiconductor device capable of reliably emitting laser light in a laser element.

Claims

請求の範囲 The scope of the claims
1. 半導体素子を搭載するサブマウントであって、 サブマウント基板と、 前記サ ブマウント基板上に形成されたはんだ膜とを備え、 前記はんだ膜の幅を WS (μ m) 、 はんだ膜上に搭載されるべき半導体素子の幅を WC (^m) とした場合、 2 W= (WC-WS) という式で規定される評価値 W m) と、 はんだ膜の厚さ d {μτ ) と力 1. A submount for mounting a semiconductor element, comprising a submount substrate and a solder film formed on the submount substrate, wherein the width of the solder film is WS (μm), and the width of the solder film is mounted on the solder film. Assuming that the width of the semiconductor element to be measured is WC (^ m), the evaluation value W m) defined by the formula 2 W = (WC-WS), the thickness d (μτ) of the solder film and the force
W=— 3 の場合、 0. 3≤ d≤ l、  For W = — 3, 0.3 ≤ d≤ l,
- 30 ^m<W≤ 3 0 μ mの場合、 0. 3≤ d≤ (7 XW/l 1 0 + 3 2/1 1) 、  -30 ^ m <W≤ 30 μm, 0.3≤ d≤ (7 XW / l 1 0 + 3 2/1 1),
3 0 wm W^ 80 μΐηの場合、 （3 7 XW/6 00— 1. 5 5) ≤ d≤ (7 XW/l 10 + 3 2/1 1) 、  For 30 wm W ^ 80 μΐη, (3 7 XW / 6 00—1.5 5) ≤ d≤ (7 XW / l 10 + 3 2/1 1),
8 0 μπιく 90 μπιの場合、 （3 7 XW/6 00— 1. 5 5) ≤ d≤ 8Ν という関係を満たすように、 前記はんだ膜の幅 WSおよび厚さ dが決定されてい る、 サブマウント。 For 8 0 μπι rather 90 μπι, (3 7 XW / 6 00- 1. 5 5) ≤ d≤ 8 so as to satisfy the relationship of New, that have been determined width WS and the thickness d of the solder film, Submount.
2. 前記評価値 Wと前記はんだ膜の厚さ dと力  2. Evaluation value W, thickness d of the solder film and force
W^— l O ^umの場合、 0. 3 d≤ l、  For W ^ —l O ^ um, 0.3 d≤ l,
一 10 / mく 20 μιηの場合、 0. 3≤ d (W/ 14 + 1 2/7) 、 2 0 m<W≤ 6 0 mの場合、 (3 7 XW/6 0 0— 1 4/1 5) ≤ d≤ (W/14+ 1 2/7) 、  0.3 ≤ d (W / 14 + 1 2/7) for one 10 / m and 20 μιη, and (3 7 XW / 6 0 0—1 4 / for 20 m <W ≤ 60 m 1 5) ≤ d≤ (W / 14 + 1 2/7),
6 0 μ mく 8 0 mの場合、 (3 7 XW/6 0 0— 1 4/ 1 5) ≤ d≤ 6、 という関係を満たすように、 前記はんだ膜の幅 WSおよび厚さ dが決定されて いる、 請求項 1に記載のサブマウント。  In the case of 60 μm and 80 m, the width WS and thickness d of the solder film are determined so as to satisfy the relationship of (3 7 XW / 6 0 0—1 4/15) ≤ d ≤ 6. The submount according to claim 1, wherein the submount is provided.
3. 前記サブマウント基板と前記はんだ膜との間に形成されたはんだバリア膜を さらに備える、 請求項 1または 2に記載のサブマウント。  3. The submount according to claim 1, further comprising a solder barrier film formed between the submount substrate and the solder film.
4. 前記サブマウント基板と前記はんだバリア膜との間において、 前記サブマウ ント基板の表面に接触するように形成された密着膜と、 前記密着層上に形成され た拡散防止膜と、 前記拡散防止膜上に形成された電極膜とを備え、 前記はんだパ リァ膜は前記電極膜上に配置されている、 請求項 3に記載のサブマウント。 4. an adhesion film formed between the submount substrate and the solder barrier film so as to contact the surface of the submount substrate; a diffusion prevention film formed on the adhesion layer; 4. The submount according to claim 3, further comprising: an electrode film formed on the film, wherein the solder layer film is disposed on the electrode film.
5. 前記密着膜はチタンを含み、 前記拡散防止膜は白金を含み、 前記電極膜は金 を含み、 前記はんだバリア膜は白金を含み、 前記はんだ膜は金錫系はんだを含 む、 請求項 4に記載のサブマウント。 5. The adhesion film contains titanium, the diffusion prevention film contains platinum, the electrode film contains gold, the solder barrier film contains platinum, and the solder film contains gold-tin solder. Submount described in 4.
6. 前記サブマウント基板は窒化アルミニウムを含む、 請求項 1 ~5のいずれか 1項に記載のサブマウント。  6. The submount according to claim 1, wherein the submount substrate includes aluminum nitride.
7. 前記はんだ膜の幅 WSとほぼ垂直方向における前記はんだ膜の長さを LS、 前 記半導体素子の幅 WCとほぼ垂直方向における前記半導体素子の長さを LCとした 場合、 L= (LC- LS) という式で規定される評価値 L (μ ηχ) と、 前記はんだ 膜の厚さ dとが、  7. If the length of the solder film in a direction substantially perpendicular to the width WS of the solder film is LS, and the length of the semiconductor device in a direction substantially perpendicular to the width WC of the semiconductor device is LC, L = (LC -LS), and the evaluation value L (μηχ) defined by the equation
L =— 3 0 /imの場合、 0. 3≤ d≤ 1,  If L = — 3 0 / im, 0.3 ≤ d≤ 1,
— 3 0 く L≤ 3 0 μ πιの場合、 0. 3≤ d≤ (7 X L/l 1 0 + 3 2/ 1 1) 、  — For 30≤L≤30 μππ, 0.3≤d≤ (7 X L / l 1 0 + 3 2/1 1),
3 0 /zm< L≤ 8 0 μ πιの場合、 （ 3 7 X LZ 6 0 0— 1. 5 5) ≤ d≤ (7 X L/1 1 0 + 3 2/1 1) 、  If 3 0 / zm <L≤80 μπι, then (3 7 X LZ 6 0 0-1.5.5 5) ≤ d≤ (7 X L / 1 1 0 + 3 2/1 1),
8 0 imく 9 0 xmの場合、 (3 7 X L/6 0 0— 1. 5 5) ≤ d≤ 8, という関係を満たすように、 前記はんだ膜の長さ LSおよび厚さ dが決定されてい る、 請求項 1〜 6のいずれか 1項に記載のサブマゥント。  In the case of 80 im x 90 xm, the length LS and the thickness d of the solder film are determined so as to satisfy the relationship of (3 7 XL / 6 0 0-1.55) ≤ d ≤ 8, The submount according to any one of claims 1 to 6, wherein
8. 前記評価値 Lと前記はんだ膜の厚さ dとが、  8. The evaluation value L and the thickness d of the solder film are:
L =— 1 0 yumの場合、 0. 3≤ d≤ 1 ,  For L = — 10 yum, 0.3 ≤ d≤ 1,
— 1 0 μπιく 20 μπιの場合、 0. 3≤ d≤ (L/l 4+ 1 2/7) 、 — For 10 μπι and 20 μπι, 0.3 ≤ d≤ (L / l 4+ 1 2/7),
2 0 μ πι< L≤ 6 0 /i mの場合、 （ 3 7 X 6 0 0— 1 4 / 1 5 ) ≤ d≤ (L/l 4 + 1 2/7) 、 If 20 μππ <L ≤ 60 / im, then (3 7 X 600-14/15) ≤ d ≤ (L / l 4 + 1 2/7),
6 0 At mく L≤ 8 0 μ mの場合、 ( 3 7 X L/6 0 0— 1 4/ 1 5 ) ≤ d≤ 6、 という関係を満たすように、 前記はんだ膜の長さ LSおよび厚さ dが決定され ている、 請求項 7に記載のサブマウント。  In the case of 6 0 At m <L ≤ 80 μm, the length LS and thickness of the solder film satisfy the relationship of (3 7 XL / 6 0 0—1 4/15) ≤ d ≤ 6. The submount according to claim 7, wherein d is determined.
9. 請求項 1〜8のいずれか 1項に記載のサブマウントと、 前記サブマウントの 前記はんだ膜上に搭載された半導体素子とを備え、 前記半導体素子は半導体レー ザ素子である、 半導体装置。  9. A semiconductor device, comprising: the submount according to any one of claims 1 to 8; and a semiconductor element mounted on the solder film of the submount, wherein the semiconductor element is a semiconductor laser element. .
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