WO2003044867A1 - Thick-film semiconductor device and its manufacturing method - Google Patents

Description

明 細 書 薄膜半導体装置及びその製造方法 技 術 分 野 本発明は、薄膜半導体層を有する半導体装置及びその製造方法に関する。 背 景 技 術 薄膜半導体装置ないしは薄膜トランジスタ（TFT)は、 周知のとおり、 アルカリ ガラス、 非アルカリガラス、 石英ガラス等の絶縁体からなる基層 （基板） 上に、 シリコン等の半導体物質の薄膜層が形成され、 その半導体薄膜層内に、 ソース領 域及びドレイン領域及びその中間に介在するチャネル領域が形成され、 1単位の チヤネノレ領域毎に、 絶縁膜を介してグート電極が設けられる基本構成からなって いる。

上記のような薄膜半導体装置の製造工程としては、 従来は、 図 4に示すように 、 絶縁体物質 （例えばガラス） の基層 （201) 上に非単結晶半導体 （例えばシ リコン） を薄膜状に堆積 (202) し （図 4 (a)) 、 その薄膜にエネルギー線 （ 203) (例えばエキシマレーザ） を照射して薄膜内の半導体を結晶化 （204 ) し （図 4 (b)) 、 結晶化された半導体薄膜 （204) を島状に加工 （205) した後、 その上に酸化シリコン （Si0₂) 等の物質からなるゲート絶縁膜 （206 ) を形成し （図 4 (c)) 、 しかる後に、 ゲート絶縁膜上にゲート電極 (207) を配置し、 ゲート電極をマスクとして、 リン等の不純物イオン （208) を結晶 化した半導体薄膜層内に注入して （図 4(d)) 、 活性化されたソース領域 （20 9) 及びドレイン領域 （210) ならびにその中間に位置するチヤネノ 1 貝域 （2 1 1 ) を形成し、 ソース領域及びドレイン領域上にコンタクトホールを形成して ホール内にソース電極及びドレイン電極を配置する （図 4 (e) ) 、 という順序で 行われるのが通常である。

しかし、 上記の従来方法における大きな難点の一つは、 結晶化された半導体の 結晶粒径にばらつきが生じ、 その結果、 各単位チャネル領域毎に、 それを横切る 粒界の数が様々に相違してくることである。

チャネル毎の粒界数のばらつきは、 移動度や動作閾値電圧等、 TFT特性のばら つきを招き易い。 この場合、 TFTのチヤネノレ長を Lg、 結晶粒径を φとすると、 φ / Lg<〈lの場合には、 ポリシリコンの結晶性が多少ばらついても TFT素子特性のばら つきはそれ程顕著ではない可能性がある。 しかし、 <i> /Lg〉l/5程度になってくる と、 Ψ /Lgの増加に伴い、 TFTの性能 （移動度） は向上するが TFTアレイ間での性 能のばらつきが顕著になってくる。

たとえば、 チャネルサイズ 5ミクロン X 5ミクロン程度の薄膜トランジスタ （ 標準サイズ） を作製する際に、 粒径 l ju mから数十; x mの結晶粒からなるポリシ リコン薄膜を用いた場合、 チャネルポリシリコン領域でソース Zドレイン方向を 横切る結晶粒界の数は、 0〜5の間でばらつき、 これによる TFT特性のばらつきは 大きなものとならざるをえない。

また、 前記の従来法のように、 レーザ照射によるァニール法で結晶化した半導 体薄膜においては、 結晶粒界の三重点の個所に山形状の突起が生じざるをえない 。 突起の高さは、 たとえばポリシリコンの膜厚が 50nmの場合には 30〜80nmにも 達し、 この突起の存在により、 ゲート絶縁膜と半導体薄膜との界面が平滑となら ず、 TFT動作時には、 キャリアの界面散乱による移動度の低下や、 ドレイン端で の電界集中による性能劣化を招くことになる。

このような不都合を低減するためには、 ゲート絶縁膜の膜厚を、 例えば lOOrmi 程度にまで厚くしなければならないが、 それによつて、 オン電流が小さくなると いう難点が生じる。 また、 ソース/ドレイン領域への不純物注入による活性ィ匕率 が、 イオン注入前のポリシリコンの結晶性に依存して様々となり、 それにより電 極抵抗がばらついてしまう。 これは、 不純物活性化の温度制限により、 不純物原 子がシリコンの結晶粒界に偏析するためである。

前記従来法の工程順序を基礎として、 結晶粒径の大径化や粒径のばらつき防止 を図ることは、 様々に試みられている。 例えば、 本出願人は、 特願 2001— 218370 号において、 照射エネルギー線の強度が、 所定の照射面積内において、 最大値か ら最小ィ直に至るまで連続的に低減する強度分布態様で照射を行レ、、 それによつて 、 平均化された大粒径の結晶粒が規則的に配列された薄膜半導体装置及びその基 板を得る方法を提案した。 発 明 の 開 示 本発明者等は、 前記のような従来の工程順序、 特にレーザ照射とゲート電極配 置の順序にとらわれることなく、 それによつて、 大粒径の結晶粒がチャネル毎に 整然と配置される、 薄膜半導体装置及びその製造方法を開発することに着目した 。 すなわち、 本発明の課題は、 従来とは異なる工程順序 （特にレーザ照射による 結晶化工程の順序の変更） を用い、 それにより、 大粒径の結晶粒がチャネル毎に 整然と配列され、 しかも、 ゲート絶縁膜と結晶化された半導体薄膜層との界面が 平滑な薄膜半導体装置、 ならびにそのような装置を効率的に得ることのできる製 造方法を提供することである。

本発明の薄膜半導体装置製造方法においては、 従来は工程の後半段階で行われ ていたゲート電極の形成配置が、 工程の早い段階で行われる。 すなわち、 本発明 の薄膜半導体製造方法は、 絶縁材料からなる基層上に複数の島状非単結晶半導体 薄膜層を形成する工程と、 上記島状非単結晶半導体薄膜層を覆う絶縁膜層を形成 する工程と、 上記島状非単結晶非晶質半導体層に対応する上方個所において上記 絶縁膜層上にゲート電極を設ける工程と、 上記ゲート電極をマスクとして上方か らのレーザ照射を行うことにより、 ゲート電極によってマスクされないソース Z ドレイン領城の非単結晶半導体をァユールすると共に、 ソース zドレイン領域の 中間に位置してゲート電極によってマスクされるチヤネル領域を結晶化させるェ 程と、 前記絶縁膜層にコンタクトホールを形成した後に上記ソース/ドレイン領 域上にソース電極及ぴドレイン電極を形成する工程、 とを有することを特徴とす る、 薄膜半導体装置製造方法である。

また、 本発明の薄膜半導体装置は、 絶縁材料からなる基層上に形成された半導 体薄膜層内にソース電極領域、 ドレイン電極領域及びその中間のチャネル領域が 形成され、 チャネル領域の上方にグート電極が配置されている薄膜半導体装置で あって、 上記チャネル領域は、 上記ゲート電極をマスクとする上方からのレーザ 照射により結晶化されたものであることを特徴とする、 薄膜半導体装置である。 本発明方法によれば、 非晶質半導体薄膜層の一部 （チャネル領域） がゲート電 極によってマスクされた状態で上方からレーザ照射を行うという簡易な手段によ つて、 チャネル領域の加熱温度が大粒径の結晶粒生成に適した温度となると共に 両側のソース領域及びドレイン領域になるべき部分の加熱温度が活性化に適した 温度となるようにすることが可能である。 したがって、 チャネル領域の大結晶化 とソース/ドレイン領域の活性化とを同時に行うことができ、 工程数とコストを 著しく低減することができる。

また、 ゲート電極によってマスクされたチャネル領域の加熱温度が、 大結晶粒 の生成に適した温度となるようにすることが容易にできるので、 結晶化されたチ ャネル領域内の粒界数ならびに各単位チャネル毎の粒界数のばらつきを低減する ことができ、 それによつて、 移動度や動作閾電圧等の特性のばらつきの少ない TF τを得ることができる。

チャネル領域内の粒界数が少なく、 かつチャネル領域が絶縁膜で覆われた状態 の下で結晶化が行われるため、 粒界個所の突起による結晶薄膜層表面のラフネス が低減してゲート絶縁膜との界面が平滑となり、 それにより、 ゲート絶縁膜の膜 厚の低減や界面領域てのキヤリァの散乱を防止して、 移動度やオン電流の大きい

TFTを得ることができる。

島状に加工された後の非単結晶半導体薄膜層を対象としてスポット的にレーザ 照射を行うことができるので、 照射エネルギーを節減しうると共に、 著しくコス トを低減することができる。

ゲート電極用としてタングステン等の高価な物質を用いずに、 グート電極を、 ポリシリコンによって形成配置することもでき、 それによつて製造コストを顕著 に低減することができる。 図面の簡単な説明 図 1は、 本発明の薄膜半導体製造方法の一実施態様を示す模式図である。

図 2は、 本 明方法におけるゲート電極の表面部構成態様を示す模式図である。 図 3は、 本努明方法におけるレーザ照射の照射線強度分布態様の例を示す模式図 である。

図 4は、 従来の薄膜半導体製造方法の工程順序を示す模式図である。 発明を実施するための最良の形態 本発明の薄膜半導体装置製造方法において、 絶縁材料からなる基層上に非単結 晶半導体薄膜層を形成し、 上記非単結晶半導体薄膜層を島状に加工するまでのェ 程は、 常法に従って行われる。 すなわち、 ケィ酸ガラス、 石英ガラス、 サフアイ ァ、 ブラスティック、 ポリイミド等の薄板からなる基層 （1 0 1 ) 上に、 シリコ ン （Si) 、 ゲルマ二ユウム （Ge) 、 SiGe等の半導体物質を、 化学気相成長法ゃス パッタ法などを用いて堆積 （1 0 2 ) させる （図 1 (a) ) _a その際、 薄膜の厚さは 60n_m以下にすることが望ましい。 なお、 非単結晶半導体薄膜層としては、 非晶質 半導体を堆積させたものでもよく、 或いは、 すでに微少粒径の結晶が形成されて いる半導体の層であってもよい。

次いで、 上記の半導体薄膜層に、 エッチング等の方法によって多数の島状部 （

105) を形成する。 島状部の大きさは通常 30X10 μιτι程度である。

次に、 上記の島状非単結晶半導体薄膜層の上に、 島状部を覆うように、 絶縁膜 (106) が堆積形成される （図 1(b)) 。 図 1(b)は、 1個の島状部とその周辺域 の断面図である。 絶縁膜形成物質としては、 通常、 酸化シリコン （Si0₂) が用い られ、 例えば、 テトラェチルオルソシリケート （TE0S) と 0₂ のプラズマ化学気 相成長法による Si0₂膜が形成される。

本発明方法においては、 上記の絶縁膜が形成された後、 絶縁膜に覆われた島状 非単結晶半導体薄膜層が未だァニールされない状態において、 絶縁膜の上方にゲ ート電極 （107) が配置形成される （図 1(c)) 。 ゲート電極用物質としては、 例えば、 ァノレミニゥム、 リンが高濃度でドーピングされたポリシリコン （P-Si) 、 タングステン （W) 、 TiW、 WSi₂ 、 MoSi₂ などが用いられる。 ゲート電極は、 島状非単結晶半導体薄膜層の断面のほぼ中央に対応する上方位置に配置され、 そ れによって、 非単結晶半導体薄膜層には、 上方のゲート電極によってマスクされ る中央部分と、 マスクされない両側の部分とが生じることになる。

本発明方法において用いられるゲート電極は、 なるべくレーザ線を反射せずに 吸収透過しうるものとすることが望ましい。 それによつて、 その下方の非単結晶 半導体薄膜層 （チャネル領域） に適度のレーザ線が到達して、 大粒径の結晶化に 適したァニール条件とすることができるからである。 そのための手段として図 2( a)のように、 ゲート電極 (107) の表面に凹凸 （107A) を形成したり （図 2(a)) 、 或いは図 2(b)のように、 表面部分に、 反射防止用の多層膜 （107B) (例えば強誘電体物質の多層膜） を形成したりすることが望ましい。

さらに、 本発明方法においては、 ゲート電極として、 ポリシリコン膜、 例えば 、 リンなどの不純物をドープしたポリシリコン薄膜を用いることができる。 従来 方法においてポリシリコンでゲート電極を形成するためには、 炉内で 9 0 0 °Cの アニーリングを行わなければならないため、 絶縁基層としてガラスを用いること ができないが、 本発明方法ではそのような高温を用いる必要がないので、 ガラス 板を基層として用いる薄膜半導体装置の製造に際しても、 高価なタングステン等 を用いることなく、 ポリシリコンをグート電極として用いることができる。

上記のように一部がマスクされた島状非単結晶半導体薄膜の上方から、 ェネル ギ一線、 例えばエキシマレーザ線 ( 1 0 3 ) が照射される （図 1 (d) ) 。 それによ つて、 非単結晶半導体薄膜層はァニーリングによる結晶化作用を受けることにな るが、 その際、 上方のゲート電極によってマスクされる中央部分 （チャネル領域 ) には、 ゲート電極によって照射線がさえぎられることにより、 マスクされない 両側部分 （ソース Zドレイン領域） よりも投射量 （受光量） が少なくなる。 その 結果、 マスクされない両側部分は強いァエーリング作用を受けて微結晶粒層とな るが、 マスクされない中央部分は、 それよりもアニーリング作用が弱いため、 そ の部分に結晶種が生じて大きく成長し、 大粒径の結晶が生成することになる。 なお、 上記の製造方法において、 島状半導体薄膜層に不純物イオン （1 0 8 ) を注入する工程は、 レーザ照射を行う前に行ってもよく、 或いは、 レーザ照射を 行った後にイオン注入を行ってもよい。 （図 1 (c) ) は、 レーザ照射を行う前にィ オン注入を行う態様を示す。

不純物イオンの注入は、 例えば、 N型 TFTであればリンイオン （P+ ) を 10^{1 5} 。 c m- ²程度のオーダで注入し、 P型 TFTであれば BF₂ + を 10^{1 5} Z c π ²程度のォー ダで注入する。 それによつて、 島状非単結晶半導体薄膜層のうち、 ゲート電極に よってマスクされない両側部分は、 イオンによって活性化されてソース領域 （1 0 9 ) 及びドレイン領域 （1 1 0 ) となり、 マスクされた中央部分はチャネル領 域 （1 1 1 ) となる。

また、 レーザ照射は、 従来法の照射工程におけるように、 ゥエーハ全面に対し て行ってもよいが、 本発明の製造方法においては、 レーザ照射工程の際にはすで に半導体薄膜層が島状に加工されているので、 レーザ照射は、 島状半導体薄膜層 又はその近傍を含む領域のみに対してスポット状に行うことができる。

さらに、 レーザ線の照射は、 放射されるレーザ線の強度分布の態様を変えるこ とによって、 チヤネノレ領域内の結晶成長態様を制御することができる。 例えば、 図 3 (a)のように、 島状半導体薄膜層の領域全体に対して強度分布を均一にしたレ 一ザ照射を行えば、 チャネル領域の中央から図示矢印のように双方向に向って大 結晶粒が成長するので、 チャネル領域の中央に粒界が生じることになる。 或いは 、 図 3 (b)のように、 一方側から他方側に向って照射強度が次第に低減 （又は増加 ) する傾斜分布態様でレーザ照射を行えば、 チャネル領域内においては、 図示矢 印のようにその一端から他端に向う方向で大結晶粒が成長して、 チャネル領域內 で単一の大結晶粒を形成することもできる。

上記のようにレーザ照射を行った後、 ソース領域及びドレイン領域上のゲート 絶縁膜層にコンタクトホールを形成してホール内に電極物質を充填して、 ソース 電極 （1 1 2 ) 及びドレイン電極 （1 1 3 ) を形成し、 薄膜半導体装置とする （ 図 1 (e) ) 。

Claims

請 求 の 範 囲 絶縁材からなる基層上に非単結晶半導体層を形成し、 上記非単結晶半導体 層にエネルギー線を照射して非単結晶半導体を結晶化又は再結晶化させて薄 膜半導体装置基盤を形成し、 上記薄膜半導体装置基盤に、 ゲート電極、 ソー ス電極及びドレイン電極を有する電気回路を形成配置して薄膜半導体装置と する薄膜半導体装置の製造方法において、

上記絶縁材からなる基層上に複数の島状非単結晶導体薄膜層を形成するェ 程と、

上記島状非単結晶半導体薄膜層を覆う絶縁膜層を形成する工程と、 上記島状非単結晶半導体薄膜層に対応する上方個所において上記絶縁膜層 上にゲート電極を設ける工程と、

上記ゲート電極をマスクとして上方からのレーザ照射を行うことにより、 ゲート電極にマスクされないソース zドレイン領域の半導体をァニールする と共に、 ソースノドレイン領域の中間に位置してグート電極にマスクされる チャネノレ領域を結晶化させる工程と、

前記絶縁膜層にコンタクトホールを形成した後にソースノドレイン領域上 にソース電極及びドレイン電極を形成する工程、

とを有することを特徴とする、 薄膜半導体装置製造方法。 前記レーザ照射工程前に、 前記グート電極をマスクとして島状非単結晶半 導体層薄膜層に不純物イオンを注入することを特徴とする、 請求項 1の薄膜 半導体装置製造方法。 前記レーザ照射工程後に、 前記グート電極をマスクとして島状非単結晶半 導体薄膜層に不純物イオンを注入することを特徴とする、 請求項 1の薄膜半 導体装置製造方法。 ゲート電極が、 その表面領域にレーザ照射光の反射を防止しうる薄膜層を 有するように形成されることを特徴とする、 請求項 1、 2又は 3の薄膜半導 体装置製造方法。 ゲ一ト電極が、 その表面にレーザ照射光の反射を防止しうる凹凸を有する ように形成されることを特徴とする、 請求項 1、 2又は 3の薄膜半導体装置 製造方法。 ゲート電極が、 不純物イオンがドープされたポリシリコン物質からなるも のである、 請求項 1、 2又は 3の薄膜半導体装置製造方法。 レーザ照射を、 前記島状非単結晶半導体薄膜層の領域を対象としてスポッ ト状に行うことを特徴とする、 請求項 1、 2又は 3の薄膜半導体装置製造方 法。 レーザ線の強度が、 前記島状非単結晶半導体薄膜層の全領域に対してほぼ 均一である、 請求項 1、 2又は 3の薄膜半導体装置製造方法。 レーザ線の強度が、 前記島状非単結晶半導体薄膜層の 1端域から他端域に 向つて順次増加又は減少する傾斜強度態様でレーザ照射が行われる、 請求項 1、 2又は 3の薄膜半導体装置製造方法。 . 絶縁材料からなる基層上に形成された半導体薄膜層内にソース電極領域 、 ドレイン電極領域及びその中間のチャネル領域が形成され、 チャネル領 域の上方にゲート電極が配置されている薄膜半導体装置において、 上記チャネル領域は、 上記ゲート電極をマスクとする上方からのレーザ照 射により結晶化されたものであることを特徴とする、 薄膜半導体装置。