WO2002039420A1

WO2002039420A1 - Affichage a matrice active et affichage electroluminescent organique a matrice active

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Publication number: WO2002039420A1
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Inventors: Akira Yumoto
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Priority date: 2000-11-07
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Description

明細書 ' アクティブマトリクス型表示装置および

ァクティブマトリクス型有機エレクト口ルミネッセンス表示装置技術分野

本発明は、各画素毎に能動素子を有して当該能動素子によって画素単位で表示制御が行われるアクティブマトリクス型表示装置に関し、特に、流れる電流によつて輝度が変化する電気光学素子を画素の表示素子として用いるァクティブマトリクス型表示装置および電気光学素子として有機材料のエレクト口ルミネッセンス（以下、有機 E L (e l ec t ro luminescence) と記す）素子を用いるアクティブマトリクス型有機 E L表示装置に関する。背景技術

表示装置、例えば画素の表示素子として液晶セルを用いた液晶ディスプレイなどにおいては、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになつている。この表示駆動は、画素の表示素子として有機 E L素子を用いた有機 E L デイスプレイなどでも同様である。

ただし、有機 E Lディスプレイの場合は、画素の表示素子として発光素子を用いる、いわゆる自発光型のディスプレイであるため、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。また、各発光素子の輝度はそれに流れる電流値によって制御される、即ち有機 E L素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶ディスプレイなどとは大きく異なる。

有機 E Lディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純 (パッシブ) マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子（一般には、薄膜トランジスタ (Thin Film Transistor； TFT)によって制御する、ァクティブマトリクス方式の開発が盛んに行われている。

図 33に、アクティブマトリクス型の有機 ELディスプレイにおける画素回路 (単位画素の回路）の従来例を示す (より詳細には、米国特許第 5, 684, 3 65号公報、特開平 8— 234683号公報を参照）。

この従来例に係る画素回路は、図 33から明らかなように、アノード（陽極）が正電源 Vd dに接続された有機 EL素子 10 1と、ドレインが有機 EL素子 1 0 1の力ソード（陰極）に接続され、ソースが接地された TFT 102と、 TF T 1 02のゲ一トとグランドとの間に接続されたキャパシタ 1 03と、ドレインが T F T 10 2のゲートに、ソースがデ一夕線 106に、ゲートが走査線 105 にそれぞれ接続された TFT 104とを有する構成となっている。

ここで、有機 EL素子は多くの場合整流性があるため、 OL ED (Organic Lig ht Emitting Diode)と呼ばれることがある。したがって、図 33およびその他の図では、 OLEDとしてダイオードの記号を用いて示している。ただし、以下の説明において、〇 L E Dには必ずしも整流性を要求するも'のではない。

上記構成の画素回路の動作は次の通りである。先ず、走査線 1 05の電位を選択状態（ここでは、高レベル）とし、データ線 106に書き込み電位 Vwを印加すると、 TFT 104が導通してキャパシタ 103が充電または放電され、 TF T 1 02のゲート電位は書き込み電位 Vwとなる。次に、走査線 105の電位を非選択状態（ここでは、低レベル）とすると、走査線 105と TFT 1 02とは電気的に切り離されるが、 TFT 1 02のゲート電位はキャパシ夕 103によつて安定に保持される。そして、 TFT 1 02および〇L ED 101に流れる電流は、 TFT 1 02のゲート ·ソース間電圧 Vg sに応じた値となり、 OLED 10 1はその電流値に応じた輝度で発光し続ける。ここで、走査線 105を選択してデータ線 106に与えられた輝度情報を画素内部に伝える動作を、以下、「書き込み」と呼ぶこととする。上述のように、図 33に示す画素回路では、一度電位 Vwの書き込みを亍えば、次に書き込みが行われるまでの間、 OLED 101は一定の輝度で発光を継続する。

このような画素回路（以下、単に画素と記す場合もある） 1 1 1を図 34に示すようにマトリクス状に多数並べ、走査線 1 12— 1〜112— nを走査線駆動回路 1 1 3によって順次選択しながら、電圧駆動型のデータ線駆動回路（電圧ドライバ） 1 14からデータ線 1 15— 1〜 1 15— mを通して書き込みを繰り返すことにより、アクティブマトリクス型表示装置（有機 ELディスプレイ）を構成することができる。ここでは、 m列 n行の画素配列を示してい。この場合、当然のことながら、データ線が m本、走査線が n本となる。

単純マトリクス型表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクス型表示装置では、書き込み終了後も発光素子が発光を継続する。このため、アクティブマトリクス型表示装置は、単純マトリクス型表示装置に比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型 ·高精細のディスプレイでは有利となる。

ところで、アクティブマトリクス型有機 ELディスプレイにおいては、能動素子として一般に、ガラス基板上に形成された絶縁ゲート型薄膜電界効果トランジス夕（TFT) が利用される。ところが、この TFTの形成に使用されるァモルファスシリコン（非晶質シリコン）やポリシリコン（多結晶シリコン）は、単結晶シリコンに比べて結晶性が悪く、導電機構の制御性が悪いために、形成された TFTは特性のばらつきが大きいことが良く知られている。

特に、比較的大型のガラス基板上にポリシリコン T FTを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、アモルファスシリコン膜の形成後、レーザァニール法によって結晶化が行われる。しかしながら、. 大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。この結果、同一基板上に形成した TFTでも、そのしきい値 V t hが画素によって数百 mV、場合によっては 1 V以上ばらつくこともまれではない。

この場合、例えば異なる画素に対して同じ電位 Vwを書き込んでも、画素によつて TFTのしきい値 V t hがばらつくことになる。これにより、 OLEDに流れる電流 I d sは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。このことは、しきい値 V t hのみではなく、キャリアの移動度などのばらつきについても同様のことが言える。

かかる問題を改善するため、本願発明者は、一例として、図 35に示す電流書き込み型の画素回路を提案している（国際公開番号 WO 01 - 06484の公報参照）。

この電流書き込み型の画素回路は、図 35から明らかなように、力ソードが負電源 V s sに接続された OL ED 1 21と、ドレインが OL ED 121のァノードに接続され、ソースが基準電位点であるグランドに接続（以下、「接地」と記す）された TFT 122と、この TFT 122のゲートとグランドとの間に接続されたキャパシタ 123と、ゲートが TFT 122のゲートに接続され、ソースが接地された T FT 124と、ドレインが TFT 124のドレインに、ソースがデータ線 128に、ゲ一トが走査線 127にそれぞれ接続された T F T 1 25と、ドレインが TFT 122, 124の各ゲートに、ソースが T F T 124 , 1 2 5の各ドレインに、ゲートが走査線 127にそれぞれ接続された T F T 1 26とを有する構成となっている。

この回路例では、 TFT 1 22, 124として PMOS (電界効果トランジス夕）、 TFT 1 25, 126として NMOSを用いている。この画素回路を駆動するタイミングチャートを図 36 (A) 〜（C) に示す。

•図 35に示す画素回路が、図 33に示す画素回路と決定的に異なる点は、次の通りである。すなわち、図 33に示す画素回路においては輝度データが電圧の形で画素に与えられるのに対し、図 35に示す画素回路においては電流の形で画素に与えられる点にある。その動作は次の通りである。

先ず、輝度情報を書き込む際は、走査線 127を選択状態にし、データ線 12 8に、輝度情報に応じた電流 I wを流す。この電流 Iwは、 TFT 1 25を通して TFT 1 24に流れる。このとき、 TFT 124に生ずるゲート ·ソース間電圧を Vg sとする。書き込み時は、 TFT 1 26によって TFT 124のゲート • ドレイン間が短絡されているので、 TFT 124は飽和領域で動作する。. よって、良く知られた MOSトランジスタの式にしたがって

I w= x 1 Cox 1W1/L 1/2 (Vg s - V t 1) ² …… (1) が成立する。（1) 式において、 V t h 1は TFT 1 24のしきい値、 // 1はキャリアの移動度、 C o X 1は単位面積当たりのゲート容量、 W1はチャネル幅、 L 1はチャネル長である。

次に、 OL ED 121に流れる電流を I d r Vとすると、この電流 I d r vは OLED 1 2 1と直列に接続された TFT 1 22によって電流値が制御される。図 35に示す画素回路では、 TFT 1 22のゲート ·ソース間電圧が（1) 式の Vg sに一致するので、 TFT 1 22が飽和領域で動作すると仮定すれば、

I d r v = 2 C ox 2W2/L 2/2 (Vg s - V t h 2) ² … (2) となる。

ちなみに、 MOSトランジスタが飽和領域で動作する条件は、一般に、

I Vd s |>| Vg s -V t I …… (3)

であることが知られている。（2) 式、（3) 式の各パラメータの意味は（1) 式と同様である。ここで、 TFT 124と TFT 122とは、小さな画素内部に近接して形成されるため、事実上、 l= 2、 C o x l =C o x 2、 V t 1 = V t h 2と考えられる。すると、（1) 式と（2) 式とから容易に

I d r v / I w= (W2/W1) / (L 2/L 1) …… (4) が導かれる。

すなわち、キャリアの移動度//、単位面積当たりのゲート容量 Co x、しきい値 V t hの値自体がパネル面内で、あるいはパネル毎にばらついたとしても、〇 L ED 121に流れる電流 I d r vは正確に書き込み電流 I wに比例するので、結果として、 OL ED 1 21の発光輝度を正確に制御できる。例えば、特に W2 = W1、 L 2=L 1と設計すれば、 I d r v/Iw= l、即ち TFT特性のばらつきによらず、書き込み電流 I wと OLED 12 1に流れる電流 I d 1- Vとは同一の値となる。

一般に、アクティブマトリクス型表示装置においては、各画素への輝度データの書き込みは基本的に走査線単位で行われる。例えば、アモルファスシリコン T F Tを用いた液晶ディスプレイにおいては、選択された同一走査線上の画素に対して一括して（同時に）書き込みを行うのが一般的である。このように、走査線単位での書き込みは、一般に、線順次書き込みと呼称されている。

この線順次書き込み方式を採る表示装置では、通常、データ線ドライバは表示パネル内部の画素回路を構成する TFTの製造工程とは別途に、一般的なモノリシック（mon o 1 i t h i c) 半導体技術によって製造される。したがって、特性の安定したものを得やすいが、その反面、表示装置のデータ線本数分のデー夕線ドライバ個数が必要であるため、システム全体として大型 ·高コストとなりがちである。また、画素数の多い、あるいは画素ピッチの狭い表示装置の実現に際しては、表示パネルとパネル外部のドライバとの結線のための配線本数や接続点数が膨大となるため、接続の信頼性や配線ピッチなどの点からも、大型 '高精細の表示装置の実現には限界がある。

ここで、上記の「パネル外部のドライバ」は、文字通り表示パネル（ガラス基板）の外部に設置され、フレキシブルケーブル等によってパネルと結線されることもあるが、 TAB (Tape Automated Bonding)技術等によってパネル（ガラス基板）上に搭載されることもある。上述した説明では両者を含めて便宜的に「パネル外部」と表現しており、以下でも同様に表現するものとする。

一方、ポリシリコン TFTを用いた液晶ディスプレイにおいては、トランジス夕の駆動能力が高く、単一の画素に対する書き込みを短時間で行うことができるため、点順次書き込みと呼ばれる書き込み方式が採られることも多い。この点順次書き込み方式を採る表示装置の構成例を図 37に、その動作タイミングチヤ一トを図 38 (A) 〜（F) に示す。なお、図 37において、図 34と同等部分には同一符号を付して示している。

図 37において、データ線 1 1 5— 1〜 1 1 5— mの各一端と信号入力線 1 1 6との間に水平スィッチ HSWl〜HSWmが設けられている。そして、これら水平スィッチ HSW1〜HSWmは、水平スキャナ（HS CAN) 1 1 7から順次出力される選択パルス we：!〜 wemによって o n/o f f 制御される。水平スィッチ HSWl〜HSWmおよび水平スキャナ 1 1 7は TFTで構成され、画素回路 1 1と同一の製造工程にて同時に形成される。

水平スキャナ 1 1 7には、水平スタートパルス h s pおよび水平クロック信号 ti c kが入力される。水平スキャナ 1 1 7は、図 38 (A) 〜（E) に示すように、水平スタートパルス h s pの入力後、水平クロック信号 h c kの遷移（立ち上がりおよび立ち下がり）に対応して、水平スィッチ HSWl〜HSWmを選択するための選択パルス we 1〜w emを順次発生する。

水平スィッチ HSWl〜HSWmの各々は、選択パルス we l~wemが与えられた期間に導通状態となって信号入力線 1 1 6を通して与えられる画像データ (電圧値） s i nをデ一タ線 1 1 5— 1〜データ線 1 1 5— mに伝える。これにより、走査線駆動回路 1 1 3によって選択された走査線上の画素への書き込みが点順次にて行われる。データ線 1 1 5— 1〜デ一夕線 1 1 5— mに与えられた電圧は、水平スィッチ H S W l〜H S Wmが非導通となった後もデ一夕線 1 1 5— 1〜データ線 1 1 5— mの浮遊容量等の容量成分によって保持される。

このように、水平クロック信号 h c kが mクロック分与えられると、選択された走査線上のすべての画素にデータが書き込まれる。この点順次書き込み方式の表示装置の場合、 1本の信号入力線 1 1 6を時分割的に使用する構成であるために、表示パネルとパネル外部のデータドライバ（画像データ s i nを供給する回路）との接続点数が少なくて済み、また外部ドライバの数もそれに応じて少なくすることができる、などの利点がある。

ところが、画素回路として、前述した図 3 5に示す電流書き込み型画素回路を採用した場合には、図 3 7に示すような表示装置の構成では画素 1 1 1に正常な '書き込みを行うことができない。その理由を以下に説明する。

図 3 7において、特定の水平スィッチ H S Wが選択されて導通した状態で、信号入力線 1 1 6を電流源によって駆動すれば、水平スィッチ H S Wが選択されているデータ線上の画素に対しては正常に電流書き込みが行われる。その後、水平スキャナ 1 1 7に水平クロック信号 h c kが入力され、別のデータ線に対する書き込みが開始されると、その書き込みと同時にそれまで選択されていた水平スィツチ H S Wが非導通となるため、対応するデータ線に流れる電流がゼ口となってしまう。

したがって、正常に書き込みを行うためには、走査線が選択状態から非選択状態となる時点において、その走査線上のすべての画素に所定の書き込み電流が供給されている必要がある。すなわち、電流書き込み型の画素回路を採用した場合には、各画素へのデータの書き込みを線順次で行う必要があり、例えば図 3 9に示すように、選択された走査線上の画素に対して表示パネルの外部に設けられたデータ線ドライバ 1 1 8から一括して書き込みを行う構成を採る必要がある。これは、図 3 4に示した線順次駆動方式の表示装置と基本的に同じ構成となつている。その結果として、前述したように、パネル外部のデータ線ドライバ 1 1 8を構成する電流ドライバ回路 C D l〜C D mの個数や、それらと表示パネルとの間の配線の接続点数が増加する、という問題を発生する。発明の開示

本発明は、上記課題に鑑みて為されたものであり、その目的とするところは、電流書き込み型画素回路を採用した場合において、表示パネルと外部のデータドライバ回路との接続点数を削減しつつ正常な電流書き込み動作を実現し得るァクティブマトリクス型表示装置およびァクティブマトリクス型有機 E L表示装置を提供することにある。

本発明によるアクティブマトリクス型表示装置は、電流によって画像情報の書き込みを行う電流書き込み型の画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給 —する複数本のデータ線が配線されてなる表示部と、画像情報を一旦保持した後電流の形で複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備えた構成となっている。

上記搆成のァクティブマ卜リクス型表示装置において、画素回路が電流書き込み型の場合には、画素回路内の能動素子の特性が画素毎にばらついたとしても、表示素子に流れる電流が正確に書き込み電流に比例するので、表示素子の発光輝度を正確に制御できる。一方、駆動回路は画像情報を一旦保持し、しかる後デー夕線の各々に画像情報を電流の形で与える。これにより、駆動回路による各画素回路への画像情報の書き込みが線順次にて行われる。図面の簡単な説明

図 1は、本発明の第 1実施形態に係るァクティプマトリクス型表示装置の構成例を示すブロック図である。

図 2 (A) ~ (K) は、第 1実施形態に係るアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。

図 3は、有機 E L素子の構成の一例を示す断面構造図である。

図 4は、データ線ドライバ回路の第 1回路例を示す回路図である。

図 5 (A) 〜（D ) は、第 1回路例に係るデ一夕線ドライバ回路の回路動作のタイミングチャートである。

図 6は、データ線ドライバ回路の第 2回路例を示す回路図である。

図 7は、第 2回路例の変形例を示す回路図である。

図 8は、本発明の第 2実施形態に係るァクティブマトリクス型表示装置の構成例を示すブロック図である。

図 9 (A) 〜（J ) は、第 2実施形態に係るアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチヤ一トである。

図 1 0は、データ線ドライバ回路の第 3回路例を示す回路図である。

図 1 1は、第 2実施形態の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。

図 1 2は、第 2実施形態の他の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。 '

図 1 3は、第 2実施形態のさらに他の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。

図 1 4は、データ線ドライバ回路の第 4回路例を示す回路図である。

図 1 5 (A) 〜（C ) は、第 4回路例に係るデータ線ドライバ回路の回路動作のタイミングチヤ一トである。

図 1 6は、第 4回路例の変形例を示す回路図である。

図 1 7は、データ線ドライバ回路の第 5回路例を示す回路図である。

図 1 8は、本発明の第 3実施形態に係るァクティブマトリクス型表示装置の構成例を示すブロック図である。

図 1 9は、データ線ドライバ回路の第 6回路例を示す回路図である。図 2 0 (A) 〜（G) は、第 6回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。

図 2 1は、デ一夕線ドライバ回路の第 7回路例を示す回路図である。

図 2 2は、データ線ドライバ回路の第 8回路例を示す回路図である。

図 2 3 (A) 〜（D ) は、第 8回路例に係るデータ線ドライバ回路の回路動作のタイミングチヤ一卜である。

図 2 4は、第 8回路例の変形例を示す回路図である。 ' 図 2 5は、第 8回路例のさらに他の変形例を示す回路図である。

図 2 6 (A) 〜（D ) は、第 8回路例のさらに他の変形例に係るデータ線ドラィバ回路の回路動作のタイミングチャートである。

図 2 7は、本発明の第 4実施形態に係るァクティブマトリクス型表示装置の構成例を示すブロック図である。

図 2 8 (A) 〜（C ) は、第 4実施形態に係るアクティブマトリクス型表示装置の動作説明図である。

図 2 9は、本発明の第 5実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。

図 3 0は、第 5実施形態に係るァクティブマトリクス型表示装置におけるリ一ク素子（L K) の効果を説明する図である。

図 3 1は、本発明の第 6実施形態に係るァクティブマトリクス型表示装置の構成例を示すブロック図である。

図 3 2は、第 6実施形態に係るアクティブマトリクス型表示装置におけるプリチャージ素子（P C ) の効果を説明する図である。

図 3 3は、従来例に係る画素回路の回路構成を示す回路図である。

図 3 4は、線順次駆動方式のアクティブマトリクス型表示装置の構成例を示すブロック図である。

図 3 5は、従来例に係る電流書き込み型画素回路の回路構成を示す回路図である。

図 3 6 (A) 〜（C ) は、従来例に係る電流書き込み型画素回路の回路動作を説明するための夕イミングチャートである。

図 3 7は、点順次駆動方式のアクティブマトリクス型表示装置の構成例を示すブロック図である。

図 3 8 (A) 〜（F ) は、点順次駆動方式のアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。

図 3 9は、電流書き込み型画素回路を採用した場合のアクティブマトリクス型表示装置の構成例を示すプロック図である。発明を実施するための最良の形態

以下、本発明の実施の形態について図面を参照して詳細に説明する。

[第 1実施形態]

図 1は、本発明の第 1実施形態に係るァクティブマトリクス型表示装置の構成例を示すブロック図である。図 1において、画素回路 1 1がマトリクス状に多数配置されて表示領域（表示部）を構成している。ここでは、 m列 n行の画素配列を例に採って示している。この表示領域には、画素回路 1 1の各々に対して、各画素（画素回路）を選択する n本の走査線 1 2—；！〜 1 2— nと、各画素に画像データ、例えば輝度データを供給する m本のデータ線 1 3—：！〜 1 3— mとが配線されている。

上記表示領域の外部には、走査線 1 2— 1〜 1 2— nを選択駆動する走査線駆動回路 1 4が設けられるとともに、データ線 1 3— 1〜 1 3— mを駆動するデー夕線ドライバ回路 1 5が設けられている。走査線駆動回路 1 4は例えばシフトレジス夕からなり、各転送段の出力端が走査線 1 2— 1〜1 2— nの各一端に接続されている。データ線ドライバ回路 1 5は、後述するように、 m個の電流書き込み型の電流ドライバ回路（C D ) 1 5— 1〜 1 5—mによって構成されている。電流書き込み型の電流ドライバ回路（以下、単に「電流ドライバ回路」と記す）

1 5—；！〜 1 5— mは、各出力端がデータ線 1 3— 1〜 1 3—mの各一端に接続されている。

データ線ドライバ回路 1 5の電流ドライバ回路 1 5— :！〜 1 5— mには、信号入力線 16を通して外部から画像デ一夕（本例では、輝度データ） s i nが供給されるとともに、制御線 17を通して外部から駆動制御信号 d eが供給される。すなわち、データ線 1 3— 1〜1 3— m毎に設けられた電流ドライバ回路 1 5— ；!〜 1 5— mは同一の信号入力線 16を共用し、これを時分割的に使用しつつ画像データの取り込みを行う。電流ドライバ回路 1 5— 1〜1 5— mにはさらに、水平スキャナ（HS CAN) 1 8から、 2系統の書き込み制御信号 we A 1〜w e Am, we B 1〜we Bmが供給される。

水平スキャナ 18には、水平スタートパルス h s pおよび水平クロック信号 h c kが入力される。水平スキャナ 18は例えばシフトレジスタからなり、図 2 ( A) 〜（K) のタイミングチャートに示すように、水平スタートパルス h s の入力後、水平クロック信号 h c kの遷移 (立ち上がりおよび立ち下がり）に対応して、書き込み制御信号 we A 1〜we Am, w e B 1〜w e B mを順次発生する。ここで、例えば書き込み制御信号 we A 1〜we Amの各々は、書き込み制御信号 we B 1〜we Bmの各々に対してやや遅れたタイミング関係にある。上記構成の第 1実施形態に係るァクティブマトリクス型表示装置において、画素回路 1 1としては、例えば図 35に示した電流書き込み型の画素回路が用いられる。この電流書き込み型画素回路は、先述したように、画素回路 1 1の表示素子として、電流値によって輝度が制御される発光素子、例えば有機 EL素子（O LED) を用いるとともに、 4つの TFT (絶縁ゲ一ト型薄膜電界効果トランジス夕）および 1つのキャパシタを有し、輝度データが電流の形でデータ線から与えられるようになつている。なお、画素回路 1 1としては、図 3 5に示した回路構成のものに限定されるものではなく、要は、電流書き込み型の画素回路であれば良い。

ここで、有機 EL素子の構造の一例について説明する。図 3に、有機 EL素子の断面構造を示す。同図から明らかなように、有機 EL素子は、透明ガラスなどからなる基板 2 1上に、透明導電膜からなる第 1の電極（例えば、陽極） 22を形成し、その上にさらに正孔輸送層 23、発光層 24、電子輸送層 25および電子注入層 26を順次堆積させて有機層 27を形成した後、この有機層 27の上に金属からなる第 2の電極（例えば、陰極） 28を形成した構成となっている。そして、第 1の電極 22と第 2の電極 28との間に直流電圧 Eを印加することで、発光層 24において電子と正孔が再結合する際に発光するようになっている。

この有機 EL素子（OLED) を含む画素回路では、上述したように、能動素子として一般にガラス基板上に形成された TFTが用いられる。そして、この画素回路が生成されたガラス基板 (表示パネル) 上に、走査線駆動回路 14も同様に、 TFTなどの回路素子によって形成される。このとき、電流ドライバ回路 1 5— 1〜 1 5— mについても、同じ表示パネル（ガラス基板）上に TFTなどの回路素子によって同時に形成するようにしても良い。ただし、電流ドライバ回路 1 5— 1〜 1 5— mを必ずしも表示パネル上に設ける必要はなく、パネル外部に設ける構成を採っても良い。

[第 1回路例]

図 4は、データ線ドライバ回路 1 5を構成する電流ドライバ回路 1 5— 1〜1 5— mの具体的な回路例を示す回路図である。なお、電流ドライバ回路 1 5— 1 〜1 5— mの各々は全く同じ回路構成となっている。

図 4から明らかなように、本例に係る電流ドライバ回路は、 4つの TFT 3 1 〜 34および 1つのキャパシタ 35から構成されている。この回路例では、 TF T 31〜 34のすベてを NMO Sで構成しているが、これは一例であって、これに限られるものではない。

図 4において、 TFT3 1はそのソ一スが接地されて変換部を構成している。この TF T 3 1のドレインに、 TFT 3 2, 3 3の各ソ一スおよび TFT 34のドレインがそれぞれ接続されている。 T F T 32は、そのドレインが信号入力線 1 6に接続された第 1のスィッチ素子であり、そのゲートには第 1の書き込み制御信号 w e Aが与えられる。 T F T 33は、そのドレインがデータ線 1 3に接続されて駆動部を構成しており、そのゲートには制御線 1 7を介して駆動制御信号 d eが与えられる。 TFT 34は、そのソースが T F T 3 1のゲートに接続された第 2のスイツチ素子であり、そのゲートには第 2の書き込み制御信号 w e Bが与えられる。 TFT 3 1のゲートおよび T FT 34のソースとグランドとの間には、保持部を構成するキャパシタ 3 5が接続されている。

次に、上記構成の電流ドライバ回路の回路動作について、図 5 (A) ~ (D) の駆動波形図を用いて説明する。

本電流ドライバ回路への書き込み時には第 1の書き込み制御信号 w e Aおよび第 2の書き込み制御信号 we Bを共に選択状態とする。ここでは、両者が高レべルの状態を選択状態としている。さらに、駆動制御信号 d eを非選択状態（ここでは低レベル）とする。この状態で信号入力線 1 6に電流値 I wの電流源 C Sを接続することにより、 TFT 3 2のソースを通して T FT 3 1に書き込み電流 I wが流れる。

このとき、 TFT 3 1のゲ一ト ' ドレイン間は TFT 34によって電気的に.短絡されているので（3) 式が成立し、 TFT 3 1は飽和領域で動作する。したがつて、そのゲート ·ソース間には、

I W= C o xW/L/2 ( v g s - V t h ) ² …… (5) で与えられる電圧 Vg sが生ずる。ここで、 V t 1Ίは TFT 3 1のしきい値、はキャリアの移動度、 C o Xは単位面積当たりのゲート容量、 Wはチャネル幅、 Lはチャネル長である。

次に、第 1，第 2の書き込み制御信号 we A, w e Bを非選択状態とする。詳しくは、先ず、第 2の書き込み制御信号 we Bを低レベルとして TFT 34を非導通状態とする。これにより、 TFT 3 1のゲート ·ソース間に生じた電圧 Vg sがキャパシタ 3 5によって保持される。次いで、第 1の書き込み制御信号 we Aを低レベルとして TFT 32を非導通状態とすることにより、本電流ドライバ回路と電流源 C Sとが電気的に遮断されるので、その後は電流源 C Sによって別の電流ドライバ回路に対して書き込みを行うことができる。 TET 3 3は、キヤパシタ 3 5の保持電圧 Vg sに基づいてデータ線 1 3を駆動する。

このように、本電流ドライバ回路への書き込み終了時、先ず TFT 34を非導通状態とし、しかる後 TFT 3 2を非導通状態とする、即ち TFT 3 2に先立つて TFT 34を非導通状態とすることで、輝度データの書き込みを確実に行うことができる。ここで、電流源 C Sが駆動するデ一夕は、第 2の書き込み制御信号 We Bが非選択となる時点では有効である必要があるが、その後は任意の値（例えば、次の電流ドライバ回路への書き込みデ一夕）とされて良い。

次に、駆動制御信号 d eを選択状態（ここでは高レベル）とすると、 TFT 3 1が飽和領域で動作していれば、 TFT 3 1を流れる電流は、

I ά = β Ο ο xW/L/2 ( v g s— V t h ) ² ····■· (6) で与えられる。これがデータ線 1 3に流れる電流となるが、これは先の書き込み電流 I wに一致する。

すなわち、図 4に示す回路は、電流値の形で書き込まれた輝度データ s i nを一旦電圧値に変換してキャパシタ 3 5に保持し、書き込み終了後もキャパシタ 3 5の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線 1 3 を駆動する機能を有する。さらにこの動作において、（5) 式、（6) 式中のキャリアの移動度や、しきい値 V t h等の絶対値は問題とされない。すなわち、図 4に示す回路は、 T FTの特性ばらつきによらず、書き込まれた電流値と正確に等しい電流値でデータ線 1 3を駆動することができる。

続いて、図 1に示す第 1実施形態に係るアクティブマトリクス型表示装置において、画素回路 1 1として図 3 5の電流書き込み型画素回路を用い、かつ電流ドライバ回路 1 5— 1〜1 5— mとして図 4の電流書き込み型電流ドライバ回路を用いた場合の動作について、図 2 (A) - (K) のタイミングチャートに基づいて説明する。

水平スキャナ 1 8は、先述したように、水平スタートパルス h s ρの入力後、水平クロック信号 h c kの遷移に対応して、第 1，第 2の書き込み制御信号 we Al〜weAm, w e B 1〜w e Bmを順次発生する。ここで、書き込み制御信号 we A 1〜we Amの各々は、書き込み制御信号 we B 1〜we Bmの各々に対してやや'タイミングが遅れている。輝度データ s i nはこれらの書き込み制御信号\^ 6八1〜 6八11 ， we B 1〜we Bmに同期して、信号入力線 1 6から電流値の形で入力される。

そして、水平クロック h c kが mクロック分入力されると、 m個の電流ドライバ回路 1 5— 1〜 1 5 _mに輝度データ s i nが書き込まれる。書き込みの最中は、駆動制御信号 d eは非選択状態とされているが、すべての電流ドライバ回路 15— 1〜1 5— mに書き込みが終了した時点で選択状態とされ、よってデータ線 1 3— 1〜データ線 1 3— mが駆動される。駆動制御信号 d eが選択状態のとき、 k番目の走査線 12— kが選択されているので、走査線 12— kに接続された画素 1 1に対して線順次書き込みが行われる。

走査線 12— kを非選択とすると書き込みが終了するが、図 2 (A) 〜（K) のタイミングチャートでは、その時点において駆動制御信号 d eは選択状態を保つており、書き込み終了まで有効な書き込みデータ（書き込み電流）を保つようにしている。ただし、この駆動法においては、 1走査線期間（通常は、 1フレーム期間/走査線本数）に、電流ドライバ回路 1 5— 1〜1 5— mへの書き込みと、データ線 1 3— 1〜 13— mの駆動がシリアルに行われるため、これら書き込みとデータ線駆動の両方に十分な時間を確保することが難しい場合がある。

[第 2回路例]

図 6は、電流ドライバ回路 1 5—：！〜 1 5— mの他の回路例を示す回路図であり、図中、図 4と同等部分には同一符号を付して示している。

図 6から明らかなように、本例に係る電流ドライバ回路は、図 4の回路素子に加えて、 TFT31と電流源 CSとの間に、輝度データ s i nの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、即ち TFT 3 1と導電型が異なる PMOSの TFT40を、例えば T F T 32を介して接続した構成となつている。この構成によれば、本電流ドライバ回路への輝度データ s i nの書き込みを、図 4の回路例よりも高速に行うことができる。その理由について以下に順次説明する。

電流書き込みにおいては、一般に、書き込みに要する時間が長いという問題がある。何となれば、図 4の回路例の電流ドライバ回路に電流値 I wを書き込む場合、電流源 CSの出力抵抗は理論上無限大なので、回路の抵抗は図 4の TFT3 1によって決まる一方、パネル内部の TFTは一般に駆動能力が小さい、言い換えれば入力抵抗が高いため、信号入力線 16の電位が定常状態に達するまでに時間がかかるからである。

ここで先ず、図 4の回路例の場合について、書き込みに必要な時間を求める。書き込み時、 TFT 31はゲート · ドレイン間が TFT 34によって短絡され、従って飽和領域で動作することを踏まえて、 MOSトランジスタの式（1) の両辺をゲート ·ソース間電圧 Vg sで微分することで、

l/Rn = MnCoxWn/Ln (Vg s n-V t h) …… (7) を得る。ここで、 TFT3 1が NMOSであるので、必要なパラメ一夕には添字 nを付して示している。 Ri^¾TFT3 1の信号入力線 1 6から見た微分抵抗であり、これが信号入力線 16の入力抵抗である。なお、 TFT 32はアナログスイッチであり抵抗特性を呈するが、 TFT 31に比べて十分小さな抵抗値となるように設計できるため、その抵抗値は無視する。

(1) 式、（7) 式より、

Rn=l ^ (2 AinCoxWn/Ln - Iw) (8) を得る。すなわち、 TFT31の入力抵抗 Rnは書き込み電流 Iwの平方根に反比例し、特に書き込み電流 Iwが小さな状態では非常に大きな値となる。一方、信号入力線 16に存在する容量を C sとすると、書き込み動作の時定数は定常状態付近では

r = C s X R n ( 9 ) で与えられる。

信号入力線 1 6に信号電流を供給する電流源 C Sは通常パネル外部の部品で構成されるため、データ線ドライバ回路 1 5から距離的に離れていることが多く、容量 C sは大きな値になりやすい。その上、先に述べたように、 TFT3 1の入力抵抗 Rnは書き込み電流 Iwが小さくなるに従って増大するので、小さな電流の書き込みに要する長い書き込み時間は重大な問題である。

書き込み時間を短縮するためには、（9) 式より、 TFT3 1の入力抵抗 Rn を小さくする必要がある。そのためには、最大輝度値に相当する電流値をより大きい値に設定することによって、小さな輝度値においても書き込み電流 I wがあまり小さくならないようにすることが考えられるが、これは消費電力の増大を招く。あるいは、 TFT 3 1の WnZL nを大きくすることが考えられるが、その場合は、より小さなゲート電圧振幅で TFT 31を使用することになるため、微小なノイズによつて駆動電流が影響されやすくなるなどの問題がある。

ここで、図 6の回路例の回路動作について考える。信号入力線 16には電流源 C Sが接続されており、この電流源 C Sと本電流ドライバ回路との間には比較的大きな寄生容量 C sが存在している。今、信号電流 I wを書き込む動作を考え、 TFT40が飽和領域で動作しているとすれば、定常状態においては、 MOSトランジス夕の式 (1) に従って、

I w= pCo xWpZLpノ 2 (Vg s -V t p) ² …… （10) が成り立つ。ここで、 TFT40が PMOSであるので、必要なパラメ一夕には添字 Pを付して示している。図 6の回路例では、信号入力線 16が TFT 40のソ一スであることに注意すれば、

I w= pCo xWp/Lp/2 (V i n -

Vg- I V t p I ) ² …… （1 1) が成り立つことがわかる。 V i nおよび Vgはそれぞれ、グランドを基準とした信号入力線 16の電圧および T FT 40のゲート電圧である。

(1 1) 式の両辺を信号入力線 16の電圧 V i nで微分すれば、

l/Rp = z p C o xWp/L p ( V i n - V g - I V t p I ) … (12) を得る。 R pは T F T 40の信号入力線 16から見た微分抵抗であり、これが信号入力線 16の入力抵抗である。（1 1) 式、（12) 式より

R ρ= 1 / (2 p C o xWp/L p - I w) …… (1 3) を得る。書き込み動作の時定数は、定常状態付近では

て = C s X R p …… ( 14) で与えられる。

ここで注目すべきなのは、（13) 式、（14) 式によれば、書き込み時定数は TFT 3 1に関するパラメータ（Wn、 Lnなど）に関係なく、 Pチャネル T FT40によって決まるということである。すなわち、 TFT40の Wp/L p を大きく設定すれば、（13) 式によって任意に信号入力線 1 6の入力抵抗 Rp を小さくすることができ、（14) 式によって書き込み動作の時定数が小さくなることがわかる。つまり、書き込み電流 I wの大きさや TFT 3 1のパラメ一夕を変更することなく、言い換えれば、先に述べたような消費電力の増大やノイズ耐性の悪化を伴うことなく、書き込みを高速化することが可能となる。

書き込みが高速化すれば、一定の時間内に同一の信号入力線 1 6を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源 C Sとの間の接続点数や、電流源 C Sの個数を削減することができる。ここで、 TFT 40を飽和領域で動作させるための方法について以下に示す。

M〇Sトランジスタが飽和領域で動作するための条件は前述のように（3) 式で与えられるが、 PMOSの場合は、

Vd<Vg+ I V t p I …… (1 5) と書いても良い。ここで、 Vd,および Vgはそれぞれ、グランドを基準としたドレイン電位およびゲート電位である。

書き込み時間が問題になるのは、先に述べたように書き込み電流 I wが小さな場合である。そこで、書き込み電流 I wがゼロに近い書き込み状態を考えると、 TFT3 1はそのゲート · ドレインを TFT34によって電気的に短絡されており、流れる電流がゼロに近い。このことから、そのドレイン電位はほぼ V t nであるが、これは TFT40のドレイン電位 Vgでもある。したがって、（1 5) 式は、 -

V t n<Vg+ 1 V t p I …… (16) と書くことができる。

したがって、 TFT40を飽和領域で動作させるためには、（16) 式が成り立つこと、具体的には、例えばゲート電位 Vg= 0で使用する場合には V t n< I V t p l としたり、あるいは Vgを 0 Vではなく、 0Vよりも高い電位で使用すれば良い。

上述したように、 TFT 31と電流源 C Sとの間に、輝度デ一夕 s i nの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ（本例では、 P チャネル TFT40) を接続することで、本電流ドライバ回路への輝度データ s i nの書き込みを図 4の回路例よりも高速に行うことができる。これにより、一定の時間内に同一の信号入力線 16を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源 C Sとの間の接続点数や、電流源 C Sの個数を削減することができる。

なお、本回路例では、 Pチャネル TFT40を TFT 3 1と電流源 C Sとの間に TFT 32を介して接続する回路構成としたが、図 7に示すように、輝度デー夕 s i nの書き込み時に飽和領域で動作する Pチャネル TFT 40を Nチャネル TF T 32に代えて設け、この Pチャネル TFT40にインピーダンス変換とスイッチ（図 6の TFT 32) の両機能を持たせるようにしても、上記の場合と同様の作用効果を得ることができる。この変形例の場合には、電流ドライバ回路毎にトランジスタを 1個削減できるため、その分だけ回路構成の簡略化、低コスト化が図れる利点がある。

[第 2実施形態]

図 8は、本発明の第 2実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図 1と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第 1実施形態に係るアクティブマトリクス型表示装置との違いは、データ線ドライバ回路 1 5 ' の構成にある。 '

すなわち、第 1実施形態ではデータ線ドライバ回路 15を 1列分の電流ドライバ回路 1 5— 1 ~1 5— mで構成しているのに対して、本実施形態ではデータ線ドライバ回路 1 5 ' を 2列分の電流ドライバ回路 1 5 A—；！〜 1 5 A—m， 1 5 B— 1〜1 5 B— mで構成している。これら 2列分の電流ドライバ回路 1 5 A— ：!〜 1 5 A— m, 1 5 B— 1〜1 58—111には、信号入力線 16を通して外部から画像データ（本例では、輝度データ） s i nが供給される。

2列分の電流ドライバ回路 1 5 A—：！〜 1 5 A— m， 15 B—；!〜 1 5 B— m にはさらに、 2本の制御線 17— 1, 17 - 2を通して外部から 2系統の駆動制御信号 d e 1 , d e 2が供給される。これらの駆動制御信号 d e 1， d e 2は、図 9のタイミングチャートに示すように、 1走査線期間の周期で極性が反転し、かつ互いに逆相の信号となっている。

—方、水平スキャナ 18は、図 9 (A) 〜（J) のタイミングチャートに示すように、水平スタートパルス h s pの入力後、水平クロック信号 h c kの遷移（立ち上がりおよび立ち下がり）に対応して、 1系統の書き込み制御信号 we 1〜 w emを順次発生する構成となっている。この 1系統の書き込み制御信号 we 1 〜wemは、 2列分の電流ドライバ回路 1 5 A—；！〜 1 5 A— m， 1 5 B— 1〜 1 5 B— mに供給される。

[第 3回路例]

図 1 0は、電流ドライバ回路 1 5 A— 1〜 1 5 A— m， 1 5 B— 1〜1 5 B— _mの具体的な回路例を示す回路図であり、図中、図 4と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路は、 4つの TFT3 1〜34および 1つのキャパシタ 35からなる基本的な回路部分については、図 4の電流ドライバ回路と同じである。

異なる点は、 TFT 32および TFT 34を制御する回路の構成である。この制御回路は、 3つのインバー夕 36, 37， 38および 1つの NOR回路 39から構成されている。インバ一夕 36は、水平スキャナ 1 8から供給される書き込み制御信号 weの極性を反転して NOR回路 39にその一方の入力として供給する。 ^^〇尺回路39は、制御線 1 7— 1 (または、 1 7— 2) を通して外部から供給される駆動制御信号 d e 1 (または、 d e 2) を他方の入力としている。

この NOR回路 39を通過した駆動制御信号 d e 1 (または、 d e 2) は、直接 TFT 34のゲートに供給されるとともに、インバ一タ 37, 38を介して T FT 32のゲートに供給される。インバ一タ 37, 38は、図 2 (A) 〜（K) の夕イミングチャートにおける第 2の書き込み制御信号 we Bに対する第 1の書き込み制御信号 we Aの遅れ時間に相当する遅延時間を有し、 NOR回路 39を通過した駆動制御信号 d e 1 (または、 d e 2) を当該遅延時間だけ遅らせて T FT 32のゲートに与える。

上記構成の電流ドライバ回路において、その基本的な回路動作は図 4の電流ドライバ回路と同じである。すなわち、電流値の形で書き込まれた輝度データ s i nを一旦電圧値に変換してキャパシタ 35に保持し、書き込み終了後もキャパシ夕 3 5の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線 1 3を駆動する動作を行う。

これに加えて、本例に係る電流ドライバ回路では、駆動制御信号 d e 1 (または、 d e 2) を非選択状態（低レベル）、書き込み制御信号 weを選択状態（高レベル）とすることで輝度データ s i nの書き込みが可能となり、駆動制御信号 d e 1 (または、 d e 2) を選択状態とすることで、書き込み制御信号 weの状態によらずデータ線 13を駆動する状態となる。

インバー夕 37， 38は、先述したように遅延回路を構成している。このインバー夕 37， 38の遅延作用により、本電流ドライバ回路への書き込み終了時、 TFT 32に先立って TFT 34を非導通状態とすることで、確実なデータ書き込みを行うようにしている。

続いて、図 8に示す第 2実施形態に係るァクティブマトリクス型表示装置において、画素回路 1 1として図 35の電流書き込み型画素回路を用い、かつ電流ドライバ回路 1 5A— 1〜： L 5A— m, 1 5 B—；！〜 15B— mとして図 1 0の電流書き込み型電流ドライバ回路を用いた場合の動作について、図 9 (A) 〜（J ) のタイミングチヤ一トに基づいて説明する。

k番目の走査線 12— kの選択期間において、駆動制御信号 d e 1が非選択状態とされ、信号入力線 1 6から第 1のデータ線ドライバ列（電流ドライバ回路 1 5A— 1〜1 5A— m) に対して輝度データ s i nの書き込みが可能となる。この間、水平スキャナ 18からは水平クロック h c kに対応して書き込み制御信号 we 1〜w emが順次出力され、信号入力線 16にはそれに同期して輝度データ s i nが電流値の形で与えられ、第 1のデータ線ドライバ列に輝度データが書き込まれる。

次に、 k+ 1番目の走査線 12— k+ 1が選択されると駆動制御信号 d e 1が選択状態とされ、電流ドライバ回路 1 5 A— 1〜 15 A— mに書き込まれているデータにしたがってデータ線 13— 1〜データ線 13— mが駆動される。このとき、駆動制御信号 d e 2は非選択とされており、第 2のデータ線ドライバ列（電流ドライバ回路 1 5 B— 1〜1 5 B— m) に対して輝度デ一夕 s i nの書き込みが行われる。第 2のデータ線ドライバ列は、次の走査線サイクルにおいて、 k + 2番目の走査線 1 2— k + 2が選択されたときにデータ線 1 3—：！〜 1 3 — mを駆動する。

このように、第 1 , 第 2のデ一タ線ドライバ列（電流ドライバ回路 1 5 A— 1 〜1 5 A—m， 1 5 B— l〜1 5 B—m) を走査線 1 2— 1〜： L 3— nの切り替わり毎に交互に被書き込み状態/駆動状態とすることにより、データ線ドライバ回路 1 5 ' への書き込み時間、データ線 1 3— 1〜 1 3— mの駆動時間の両方を概ね 1走査線周期分確保することができるため、データ線ドライバ回路 1 5 ' への書き込みおよびデータ線 1 3—；！〜 1 3— mの駆動について確実な動作が可能となる。

なお、本実施形態では、電流ドライバ回路 1 5 A— 1〜1 5 A— m, 1 5 B— 1〜 1 5 B— mとして、図 1 0に示す電流書き込み型電流ドライバ回路を用いた場合を例に採って説明したが、これに限られるものではなく、図 4、図 6および図 7に示す電流書き込み型電流ドライバ回路を用いても、同様の作用効果を奏する。ただし、図 1 0の回路例の場合には、書き込み制御信号 w e 1〜w e mを入力する信号線が 1本で済むため、 2本必要とする図 4、図 6および図 7の回路例に比べてデ一タ線ドライバ回路 1 5と水平スキャナ 1 8との間を接続する配線本数を半減できるという利点がある。

また、本実施形態に係るアクティブマトリクス型表示装置において、 1走査線周期の間に m個すベての電流ドライバ回路 1 5 A— 1〜1 5 A— m, 1 5 B— 1 〜1 5 B— mに対する書き込み動作を完了することが難しい場合は、信号入力線 1 6を複数本設け、並列書き込みを行うようにすることも可能である（第 2実施形態の変形例）。

具体的には、図 1 1に示すように、例えば 2本の信号入力線 1 6— 1， 1 6— 2を設けるとともに、電流ドライバ回路 15 A—：！〜 1 5 A— m, 1 5 B— 1〜 1 5 B— mを図の左側半分と右半分とにブロック化し、電流ドライバ回路 1 5 A 一 1〜 1 5 A— m， 1 5 B— 1〜1 5 B— ixiに対する図の左側半分のデータ書き込みを信号入力線 1 6— 1に、図の右側半分のデータ書き込みを信号入力線 1 6 一 2にそれぞれ担わせるようにする。

この構成を採ることで、電流ドライバ回路 1 5 A— 1〜1 5 A— m， 15 B— 1〜1 5 B— mに対して 2個ずつ同時に（並列に）輝度データ s i nを書き込むことができることから、データ線ドライバ 1個当たりの書き込み時間は 2倍となるため、書き込み動作は容易になる。同様にして、信号入力線 16を 3本以上設けることも可能である。

また、このように電流ドライバ回路 1 5 A— 1〜1 5 A— m, 1 5 B— 1〜1 5 B— mを図の左側半分と右半分とにブロック化した構成のァクティブマトリクス型表示装置に対して、図 6で説明した輝度データ書き込みの高速化の概念を適用することもできる。なお、この場合には、電流書き込み型電流ドライバ回路として、図 4の回路例のものが用いられることになる。

すなわち、図 1 2に示すように、信号入力線 16— 1， 1 6— 2の入力部に、インピーダンス変換用トランジスタ、例えば Pチャネル TFT40— 1， 40 - 2を揷入するとともに、これら TFT40— 1， 40— 2を各ゲートをグランド電位よりも高い一定のバイアス電圧値 Vb i a sでバイアスするようにする。ここで、信号入力線 16— 1， 16-2にはそれぞれ寄生容量 C s 1， C s 2が存在するが、バイアス電圧値 Vb i a sを適当に設定すれば、 Pチャネル TFT4 0 - 1, 40— 2を飽和領域で動作させることができる。

このように、電流ドライバ回路 1 5A— 1〜1 5A— m, 1 5 B- 1-15 B 一 mをブロック化し、ブロック内の複数の電流ドライバ回路に対して、輝度デー夕の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、例えば Pチャネル TFT40— 1， 40— 2を共通に設け、これら TFT40— 1, 40 - 2の Wp/L pを大きな値に設定することで、図 6の回路説明の場合と同様の理由により、電流ドライバ回路 1 5 A— 1〜1 5A— m， 15 B— 1〜1 5 B—mの回路構成や定数に変更を加えることなく、輝度データの書き込みの高速化が実現できる。

さらに、第 2実施形態の他の変形例として、図 1 3に示す構成を採ることも可能である。図 1 3に示すように、この他の変形例に係るアクティブマトリクス型表示装置では、図 1 1の構成に加えて、デ一夕線 1 3—：！〜 1 3— mを中央で 2 分割し、表示領域の上下両側にデータ線ドライバ回路 1 5U， 1 5Dを配置した構成を採っている。

この場合、水平スキャナ 18 U, 18 Dも表示領域の上下両側に配置されることになる。また、図 1 1の構成も採ることから、上側のデ一タ線ドライバ回路 1 5Uに対して 2本の信号入力線 16U— 1， 1 6U— 2が設けられ、下側のデー夕線ドライバ回路 1 5 Dに対して 2本の信号入力線 16D— 1， 16 D- 2が設けられることになる。

この他の変形例に係る構成を採ることにより、上下のデ一夕線ドライバ回路 1

5 U, 1 5 Dがそれぞれ駆動するデータ線 1 3 U— 1〜 13 U— m， 1 3 D- 1 〜1 3D— mの配線長が図 1 1の構成の場合の半分で済むため、各データ線 1 3 U—；！〜 1 3U— m， 13 D—：！〜 1 3 D— mの容量が半分となり、その分だけデータ線の駆動時間が短くて良いことになる。

さらに、画面内上半分と下半分とで走査線 12— l〜12 _nを同時に 1本ずつ選択 ·書き込みを行うことができることから、 1本の走査線に対する書き込み時間を 2倍にできるため、データ線 1 3U— 1〜13U— m， 1 3D— 1〜： 1 3 D— mの駆動や、データ線ドライバ回路 1 5 U， 1 5 Dへのデータ書き込みの動作を確実に行うことが可能である。

[第 4回路例]

図 14は、電流ドライバ回路の他の回路例を示す回路図である。本例に係る電流ドライバ回路は、第 1実施形態（図 1参照）に係るデータ線ドライバ回路 1 5 の電流ドライバ回路 1 5— 1〜15— mまたは第 2実施形態に係るデータ線ドラィバ回路 1 5 ' の電流ドライバ回路 1 5 A— 1〜 1 5 A— m, 1 5 B— 1〜 1 5 B—mとして用いられる。

図 14から明らかなように、本例に係る電流ドライバ回路は、 4つの TFT4 1〜TFT44および 1つのキャパシ夕 45から構成されている。この回路例では、 TFT41, 42を NMOSで構成し、 TFT43, 44を PMOSで構成しているが、これは一例であって、これに限られるものではない。

TFT 41はそのソースが接地され、そのドレインがデータ線 13に接続されている。 TFT 41のゲートとグランドとの間には、キャパシタ Cが接続されている。 TFT41のゲートにはさらに、 TFT42のゲートおよび TFT44のドレインがそれぞれ接続されている。 TFT41と TFT42とは近接して配置されるとともに、ゲートが共通接続されることによってカレントミラー回路を形成している。 .

T FT 42のソースは接地されている。 TFT42のドレイン、 TFT43のドレインおよび TFT44のソースが共通に接続されている。 TFT43はそのソースが信号入力線 16に接続され、そのゲートには第 1の書き込み制御信号 w e Aが与えられる。また、 TFT43のゲートには、第 2の書き込み制御信号 w e Bが与えられる。

次に、上記構成の電流ドライバ回路の回路動作について、図 1 5 (A) 〜 (C ) の駆動波形図を用いて説明する。

本電流ドライバ回路への書き込み時には第 1の書き込み制御信号 w e A、第 2 の書き込み制御信号 we Bを共に選択状態とする。ここでは、両者が低レベルの状態を選択状態としている。この状態で信号入力線 16に電流値 I wの電流源 C Sを接続することにより、 TFT42に TFT43を通して書き込み電流 I wが流れる。このとき、 TFT42のゲート ' ドレイン間は TFT44によって電気的に短絡されているので（3) 式が成立し、 TFT42は飽和領域で動作する。したがって、 TFT 42のゲート ·ソース間には、（1) 式で与えられる電圧 V g sが生ずる。

次に、第 1, 第 2の書き込み制御信号 we A、 we Bを非選択状態とする。詳しくは、先ず、第 2の書き込み制御信号 we Bを高レベルとして TFT 44を非導通状態とする。これにより、 TFT42のゲート，ソース間に生じた電圧 Vg sがキャパシタ 45によって保持される。

次いで、第 1の書き込み制御信号 we Aを高レベルとして TFT 43を非導通状態とすることにより、本電流ドライパ回路と電流源 C Sとが電気的に遮断されるので、その後は電流源 C Sによって別の電流ドライバ回路に対して書き込みを行うことができる。ここで、電流源 CSが駆動するデータは、第 2の書き込み制御信号 We Bが非選択となる時点では有効である必要があるが、その後は任意の値（例えば、次の電流ドライバ回路への書き込みデータ）とされて良い。

TFT4 1と TFT42とはゲートが共通接続されることで、カレントミラ一回路を形成しているため、 TFT 4 1が飽和領域で動作していれば、 TFT4 1 を流れる電流は（2) 式で与えられ、これがすなわちデータ線 1 3に流れる電流となるが、これは先の書き込み電流 I wに比例する。

つまり、図 14に示す回路は、図 4に示す回路と同様に、電流値の形で書き込まれた輝度データ s i nを一旦電圧値に変換してキャパシタ 45に保持し、書き込み終了後もキャパシタ 45の電圧値に基づいて、書き込まれた電流値に比例する電流値でデータ線 13を駆動する機能を有する。この動作において、 TFT4 1と TFT42とが近接配置されるなどで、これら T FTの移動度やしきい値 V t hが事実上等しければ、それらの絶対値は問題とされない。すなわち、図 1 4の回路は、 T FTの特性ばらつきによらず、書き込まれた電流値と正確に比例する電流値でデータ線 13を駆動することができる。

本電流ドライバ回路への書き込み電流 I wとデータ線 13の駆動電流 I dとの関係は、 TFT4 1と TFT 42のチャネル幅 Wおよびチャネル長 Lの設定によつて、言いかえればカレントミラー回路のミラー比の設定によって所望の値とすることができる。

例えば、 TFT4 1と TFT42とで W/Lの値を等しくすれば書き込み電流 I wと駆動電流 I dは等しくなるし、 TFT42の W/Lを TFT4 1のそれより大きくすれば書き込み電流 I wは駆動電流 I dより大きくなる。後者は、例えば外部の電流源 C Sが小さな電流を駆動することが難しい場合や、電流ドライバ回路への書き込み時間を高速化したい場合に有効である。

本電流ドライバ回路の変形例を図 16に示す。本変形例に係る電流ドライバ回路は、 TFT 44の接続位置が図 14の回路と異なるだけである。すなわち、 T FT44は、 TFT41のゲートと TFT42のゲートとの間に接続された構成となっている。回路動作としては、図 14の回路の場合と同様の動作が可能である。

[第 5回路例]

図 1 7は、電流ドライバ回路のさらに他の回路例を示す回路図である。本例に係る電流ドライバ回路も、第 1実施形態（図 1参照）に係るデータ線ドライバ回路 1 5の電流ドライバ回路 1 5_ 1〜1 5—mまたは第 2実施形態に係るデータ線ドライバ回路 15 ' の電流ドライバ回路 15 A— 1〜1 5 A— m， 1 5 B- 1 〜1 5 B— mとして用いられる。

本例に係る電流ドライバ回路は、第 1回路例に係る電流ドライバ回路（図 4を参照）と基本的な回路部分の構成を同じにしていることから、以下の説明では、異なる回路部分を中心にその構成について説明する。また、図 1 7中、図 4と同等部分には同一符号を付して示している。

図 1 7において、 TFT4 1のドレインとデータ線 13との間に TFT46が揷入されている。この TFT46のゲート ' ドレイン間には TFT47が接続され、そのゲートには第 2の書き込み制御信号 we Bが与えられる。 TFT46のゲートとグランドとの間にはキヤパシ夕 48が接続されている。

次に、上記構成の電流ドライバ回路の回路動作について説明する。なお、この回路動作は図 4の回路と同様であるので、以下の動作説明では、図 5 (A) 〜（ D) の駆動波形図を用いるものとする。

先ず、本電流ドライバ回路への書き込み時には、駆動制御信号 d eを非選択状態（低レベル）としてデータ線 13に電流が流れないようにした状態で第 1, 第 2の書き込み制御信号 we A、 We Bを選択状態（高レベル）とすると、書き込み電流 I wが TFT42を透して TFT4 1および TFT46を流れる。このとき、両 TFT41, TFT46共、ゲート 'ソース間がそれぞれ T F T 44および TFT47によって短絡されているので、飽和領域で動作する。

次に、第 2の書き込み制御信号 we Bを非選択状態とする。これにより、 TF T 4 1および TFT46の各ゲート ·ソース間に生じた電圧 Vg sがキャパシ夕 45およびキャパシタ 48によってそれぞれ保持される。次に、第 1の書き込み制御信号 w e Aを非選択状態とすることにより、本電流ドライバ回路と信号入力線 16とが電気的に遮断されるので、その後は信号入力線 16を介して別の電流ドライバ回路への書き込みを行うことができる。

次に、デ一夕線駆動制御信号 d eを高レベルとする。 TFT4 1のゲート -ソース間電圧 Vg sはキャパシ夕 45によって保持されているので、 TFT4 1が飽和領域で動作していれば、 TFT4 1を流れる電流は（5) 式の書き込み電流 Iwに一致し、これがすなわちデータ線 1 3に流れる電流 I dとなる。つまり、書き込み電流 I wがデータ線 13の駆動電流 I dと一致する。

ここで、 TFT 46の作用について説明する。図 4の回路においては、前述したように、書き込み電流 Iw、データ線 1 3の駆動電流 I dは共に TFT4 1によって決まるので、（5) 式、（6) 式より I w= I d r Vであった。ただし、これは TFT 4 1を流れる電流 I d sが、飽和領域においてドレイン ·ソース間電圧 Vd sに依存しないとした場合である。しかるに、現実のトランジスタでは、ゲート 'ソース間電圧 Vg sが一定であつても、ドレイン ·ソース間電圧 Vd sが大きい程ドレイン · ソース間 I d sが大きくなる場合がある。これは、ドレイン ·ソース間電圧 Vd sが大きくなることによってドレイン近傍のピンチオフ点がソース側へ移動し、実効的なチャネル長が減少する、いわゆるショートチャネル効果や、ドレインの電位がチャネル電位に影響を与えてチヤネルの導電率が変化する、いわゆるバックゲート効果などのためである。

この場合、トランジスタを流れる電流 I d sは、例えば、

I d s = z C o xW/L/2 (Vg s -V t h) ²

X (1 +λ Vd s) ····■■ (1 7) なる関係式で表され、ドレイン 'ソース間電圧 Vd sに依存することになる。ここで、 λは正の定数である。この場合、図 4の回路では、書き込み時と駆動時とでドレイン 'ソース間電圧 Vd sが同一でなければ、書き込み電流 I wと OL E Dに流れる電流 I d r vとは一致しない。

これに対し、図 17の回路の動作を考える。図 1 7の TFT 46の動作に注目すると、そのドレイン電位は書き込み時と駆動時とで一般に同一ではない。例えば駆動時のドレイン電位の方が高い場合、 TFT46のドレイン ·ソース間電圧 Vd sも大きくなり、これを（1 7) 式に当てはめれば、書き込み時と駆動時とでゲート ·ソース間電圧 Vg sが一定であっても、ドレイン ·ソース間電流 I d sは駆動時の方が増加する。換言すれば、書き込み電流 I wより OLEDに流れる電流 I d r vが大きくなつて両者は一致しない。

ところが、 OLEDに流れる電流 I d r Vは TFT4 1を流れるので、その場合 TFT 4 1での電圧降下が大きくなり、そのドレイン電位（TFT46のソース電位）が上昇する。この結果、 TFT46のゲート ·ソース間電圧 Vg sは小さくなり、これは OLEDに流れる電流 I d r Vを小さくする方向に作用する。結果として、 TFT4 1のドレイン電位は大きく変動することができず、 TFT 4 1に注目すれば、書き込み時と駆動時とでドレイン · ソース間電流 I d sが大きくは変わらないことがわかる。すなわち、書き込み電流 I wより OLEDに流れる電流 I d r Vとがかなり精度良く一致することになる。

この動作をより良く行わせるためには、 TFT4 1、 TFT4.6共にドレイン ·ソース間電圧 Vd sに対するドレイン，ソース間電流 I d sの依存性を小さくするのが良いので、両トランジスタを飽和領域で動作させることが望ましい。書き込み時には TFT4 1， 46共にゲート · ドレイン間が短絡されているので、書き込まれる輝度データによらず、必然的に両者共飽和領域で動作する。駆動時にも飽和領域で動作させるには、データ線 1 3を十分高い電位とすれば良い。この駆動によれば、データ線 13に流れる電流 I dは、 TFTの特性ばらつきによらず、図 4の回路例の場合よりも正確に書き込み電流 I wに一致する。

[第 3実施形態]

図 1 8は、本発明の第 3実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図 1と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第 1実施形態に係るァクティブマトリクス型表示装置との違いは、データ線を駆動するデ一夕線ドライバ回路の構成にある。

すなわち、第 1実施形態ではデータ線ドライバ回路 1 5として電流書き込み型の電流ドライバ回路を用いているのに対し、本実施形態ではデータ線ドライバ回路 1 9として電圧書き込み型の電流ドライバ回路（CD) 1 9— 1〜1 9— mを用いている。電圧書き込み型の電流ドライバ回路（以下、単に「電流ドライバ回路」と記す） 1 9— 1〜： 1 9一 mは、各出力端がデータ線 13— 1〜： 1 3— mの各一端に接続されている。

[第 6回路例]

図 1'9は、データ線ドライバ回路 1 9を構成する電圧書き込み型電流ドライバ回路 1 9一 1〜1 9— mの具体的な回路例を示す回路図である。なお、電流ドラィバ回路 1 9一 1〜 1 9一 mの各々は全く同じ回路構成となっている。

図 19から明らかなように、本例に係る電流ドライバ回路は、 2つの TFT 5 1, 52および 1つのキャパシタ 53から構成されている。 TFT51は、デー夕線 13とグランドとの間に接続されている。 TFT 52は、 TFT 51のゲー卜と信号入力線 16との間に接続されている。キャパシタ 53は、 TFT 5 1のゲートとグランドとの間に接続されている。この回路例では、 TFT 5 1, 52 を NMOSで構成しているが、これは一例であって、これに限られるものではない。

上記構成の電流ドライバ回路では、輝度データ s i nが信号入力線 16を通して電圧の形で電圧源 VSによって与えられる点が特徴である。輝度データ s i n の書き込み時は、書き込み制御信号 weを選択状態（ここでは、高レベル）として信号入力線 16に電圧 Vwを印加すると、 TFT52が導適状態であるため、 TFT 5 1のゲート ·ソース間電圧 Vg sが書き込み電圧 Vwとなる。

この書き込み電圧' Vwは、書き込み制御信号 weが非選択状態になってもキヤパシタ 53によって保持される。 TFT 5 1が飽和領域で動作していれば、 TF T 5 1を流れる電流 I dは、

I d = /1 C o xW/L/2 (Vw— V t h) ² …… (18) となる。したがって、書き込み電圧 Vwによってデータ線 13の駆動電流 I dを制御することができる。

図 18に示すアクティブマトリクス型表示装置において、データ線ドライバ回路 1 9を上記構成の電流ドライバ回路を用いて構成した場合の動作のタイミングチヤ一トを図 20 (A) 〜（G) に示す。なお、その動作は基本的には図 1の場合と同様であるので、ここではその詳細な説明については省略する。

[第 7回路例]

図 2 1は、電圧書き込み型電流ドライバ回路の他の回路例を示す回路図であり、図中、図 1 9と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図 19の回路に、データ線駆動制御信号 d eで制御される TF T 54を追加した構成となっている。 TFT 54は、データ線 1 3との TFT 5 1のドレインとの間に接続され、そのゲートに駆動制御信号 d eが与えられる。この回路例でも、 TFT 5 1, 5 2， 54を NMO Sで構成しているが、これは一例であって、これに限られるものではない。

このように、データ線 13との TFT51のドレインとの間に、駆動制御信号 d eで制御される TFT 54を接続した構成を採ることにより、当該電流ドライバ回路を用いて図 1、図 8、図 1 1あるいは図 12に示すようなアクティブマトリクス型表示装置を構成することが可能となる。特に、図 8、図 1 1あるいは図 1 2の構成のアクティブマトリクス型表示装置に適用した場合には、デ一タ線ドライバ回路が 2列（2系統）設置されていることから、データ線ドライバ回路への書き込みとデータ線 13— 1〜 1 3—mの駆動を交互に行わせることによってそれぞれの動作時間に余裕が生ずる。

[第 8回路例]

図 22は、電圧書き込み型電流ドライバ回路のさらに他の回路例を示す回路図であり、図中、図 21と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図 21の回路に、 TFT 51のゲートとドレインとの間に接続されたリセット TFT57と、 TFT 51のゲートと TFT 52のソースとの間に接続されたデータ書き込みキャパシ夕 58とを追加した構成となっている。

ところで、図 21の回路例では、輝度データが電圧の形で与えられ、それがそのままキャパシタ 53に保持され、その保持された電圧に基づいて TFT 5 1がデータ線に電流を流す構成となっているが、この構成では、 TFT 51のしきい値がばらつくと、（1) 式に従って駆動電流がばらつき、画像の品位を損ねる可能性がある。

これに対し、本回路例に係る電圧書き込み型電流ドライバ回路では、リセット TFT 57によって TFT 51のゲート · ドレインを所定の期間電気的に短絡させる動作を行った後、 TFT51のゲートと信号入力線 1 6とをデータ書き込みキャパシ夕 58によって容量結合させる構成を採ることにより、 TFT 51のしきい値がばらついても、駆動電流がばらつかないため、画像の品位を損ねることはない。以下に、図 23 (A) 〜（D) のタイミングチャートを用いてその具体的な動作説明を行う。

先ず、 TFT 54がオン状態であるとき、リセット TFT 57のゲートに高レベルのリセット信号 r s tを与えることによって当該 TFT 57をオン状態とする。すると、 TFT 5 1のゲート · ドレインが電気的に短絡されるが、このとき TFT 54がオン状態であって、データ線から TFT 54および TFT 5 1を介してグランドに向かって電流が流れているため、 TFT51のゲート ·ソース間電圧は、そのしきい値 V t hよりも高くなつている。

次に、 TFT 54のゲートに与えられる駆動信号 d eが低レベルになることによって TFT 54がオフ状態になると、 TFT 51を流れる電流は、所定の時間を経過した後にゼロになる。このとき、そのドレイン ·ゲート間が TFT 5 7によって短絡されているため、 TFT 51のドレインおよびゲートの電位は次第に低下していき、その値が TFT5 1のしきい値 V t hとなった状態で安定する。このとき、 TFT 52のゲートに高レベルの書き込み制御信号 weが印加されることで、信号入力線 1 6は所定の電位（本例では、グランドレベル）にされている（以下、この動作をリセット動作と称する）。その後に、信号入力線 16に信号電圧 Vwを印加する。

信号入力線 1 6と TFT 51のゲートとは、データ書き込みキャパシタ 58を介して、即ち容量結合で接続されているため、キャパシタ 53, 58の容量値を Co, Cdとすると、 TFT 51のゲート電位は概ね

AVg = VwXCd/ (Cd + Co) …… (19) だけ上昇する。信号電圧 Vwの印加前には Vg=V t hであったから、 TFT 5 1のゲ一ト ·ソース間電圧 V g sは、

Vg s =V t h+AVg

-V t h+VwXCd/ (Cd + Co) …… (20) となる（以下、この動作を被書き込み動作と称する）。

信号電圧 Vwの印加後は TFT 52をオフ状態とし、 TFT 54のゲートに駆動制御信号 d eを与えることによって当該 TFT 54をオン状態とすれば、 TF T 5 1によってデータ線に電流が流れる。このとき、その電流値 I dは（1) 式および（20) 式から

I d = C o xW/L/2 {VwX C d/(C d + C o)} ² -"… (21) となる（以下、この動作を駆動動作と称する）。（21) 式はしきい値 V t hを含まないことから、駆動電流値 I dは TFT 51のしきい値 V t hのばらつきによらないことがわかる。

図 24は、第 8回路例の変形例を示す回路図であり、図中、図 22と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、キヤパシタ 53がデータ書き込みキャパシ夕 58の出力端とグランドとの間に接続されている第 8回路例に対して、データ書き込みキャパシタ 58の入力端とグランドとの間に接続されている点が相違しているのみであり、その他の構成および動作タイミングチャートは同じである。

このように、キャパシ夕 53をデータ書き込みキャパシタ 58の入力端とダランドとの間に接続した構成を採ることにより、信号電圧 Vwを印加した後の TF T 5 1のゲート · ソース間電圧 Vg sがほぼ V t h + Vwで与えられる。すなわち、第 8回路例に係る電流ドライバ回路に比べて、同じ信号電圧 Vwに対してより大きなゲート ·ソース間電圧 Vg sが得られる利点がある。

図 25は、第 8回路例のさらに他の変形例を示す回路図であり、図中、図 24 と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、デ一夕書き込みキャパシ夕 58の信号入力線側ノードと所定の電位点（本例では、グランド）との間に接続されたスィッチ素子、例えば TFT 59が新たに付加された点およびそれに対応するリセット動作の点で、図 24の回路例に係る電流ドライバ回路と相違している。

以下に、本変形例に係る電流ドライバ回路の動作について、図 26 (A) 〜（ D) のタイミングチャートを用いて説明する。リセット動作時には、図 24の回路例と同様に、 TFT 57のゲートに高レベルのリセット信号 r s tを与えることによって当該 TFT 57をオン状態にすることで、 TFT 5 1のゲート ' ドレインが電気的に短絡される。

次に、 TFT 54のゲートに与えられる駆動信号 d eが低レベルとなって TF T 54がオフ状態になると、図 24の回路例と同様に、 T FT.51のゲートおよびドレインはそのしきい値 V t hとなった状態で安定する。ただしこのとき、 T FT 52のゲートに与えられる書き込み制御信号 weは低レベルのままであり、代わりに新たに付加された TFT 59がリセット信号 r s tによってオン状態となるため、そのドレイン電位は所定の電位（本例では、グランドレベルレベル）になる。

その後、リセット信号 r s tが低レベルとなることで、 TFT 59はオフ状態となり、しかる後に書き込み制御信号 weが高レベルとなる。信号入力線 1 6には信号電圧 Vwが印加されているので、データ書き込みキャパシ夕 58を介して信号電圧 Vwが駆動トランジスタ 5 1のゲートに伝達され、そのゲート ·ソース間電圧は図 24の回路例と同様に、概ね V t h + Vwとなる。

このように、図 25の回路例に係る電流ドライバ回路においては、基本的な動作は図 24の回路例と同様であるが、そのメリットは、信号入力線 1 6の制御が簡単になるとともに、書き込み速度が速くなる点にある。すなわち、図 24の回路例のように、リセット動作時に、信号入力線 16および TFT 52を介してキャパシ夕 53を基準電位（本例では、グランドレベル）にリセットする構成を採つた場合には、信号入力線 16の電位の制御が必要となる。これに対して、図 25の回路例では、 TFT 59によって簡便にキャパシ夕 5 3のリセットを行うことができるため、信号入力線 16に基準電位を与える必要がない。したがって、信号入力線 16の制御が簡単になり、しかも例えば図 26 (A) 〜（D) に示すように、データ線駆動回路への信号電圧 Vwの書き込み終了後は、信号入力線 1 6は任意の電位、例えば次の書き込みサイクルの信号電圧とされて良いため、信号電圧 Vwの書き込みを高速に行えることになる。

[第 4実施形態]

図 27は、本発明の第 4実施形態に係るァクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図 18と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第 3実施形態に係るァクティブマトリクス型表示装置と異なる点は、データ線ドライバ回路 1 9 ' の構成にある。

すなわち、第 3実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路 1 9が 1系統の電圧書き込み型電流ドライバ回路（CD) 1 9— 1〜 1 9一 mによって構成されているのに対して、本実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路 19 ' が 3系統の電圧書き込み型電流ドライバ回路 19 A— 1〜 19 A— m， 1 9 B—：！〜 19B— m， 1 9 C— 1〜 19 C一 mによって構成されている

そして、 3系統の電圧書き込み型電流ドライバ回路 1 9 A— 1〜1 9 A— m， 1 9 B— l〜1 9 B—m, 1 9 C—：!〜 19 C— mとして、先述した第 8回路例に係る電圧書き込み型電流ドライバ回路、即ち駆動 TFT51のゲート · ドレインを所定の期間電気的に短絡させる動作を行った後、 TFT 51のゲートと信号入力線 1 6とを容量結合させることで、 TFT 5 1のしきい値がばらついても、駆動電流がばらつかないようにしたドライバ回路が用いられる。

電圧書き込み型電流ドライバ回路をデータ線毎に 3系統設けた理由は次の通りである。すなわち、第 8回路例に係る電流ドライバ回路は、先述したように、リセット動作 ·被書き込み動作 ·駆動動作の 3種類の動作を繰り返すことによって所望の機能を果たす。そこで、本実施形態に係るアクティブマトリクス型表示装置では、ある走査サイクルにおいて、図 2 8 (A) 〜（C ) に示すように、 3列 ( 3系統）あるデータ線駆動回路のうち 1列がリセット動作を、別の 1列が被書き込み動作を、残りの 1列が駆動動作を行うようにし、各々の動作を走査線切り替え周期ごとに切り替えるようにしている。

このように、リセット動作 ·被書き込み動作 ·駆動動作の 3種類の動作を繰り返すことによって所望の機能を果たす電圧書き込み型電流ドライバ回路をデ夕線ドライバ回路として用いたアクティブマトリクス型表示装置において、電圧書き込み型電流ドライバ回路を 1本のデータ線について 3系統ずつ設け、ある走査サイクルにおいて 1系統のドライバ回路がリセット動作を、他の 1系統のドライバ回路が被書き込み動作を、残りの 1系統のドライバ回路が駆動動作を行うようにしたことで、各々の動作に 1走査線の切り替え周期（1 H) を費やすことが可能となるため、確実な動作が可能となる。

[第 5実施形態]

図 2 9は、本発明の第 5実施形態に係るァクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図 1と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第 1実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線 1 6とグランドとの間に、例えば NM O Sトランジスタからなるリーク素子（L K) 5 5を接続した点を特徴としている。

以下に、リーク素子 5 5の作用について説明する。電流書き込み型の画素回路において、「黒」を書き込むケースは書き込み電流がゼロの場合に相当する。このとき、直前の書き込みサイクルにおいて信号入力線 1 6に「白」レベル、即ち比較的大きな電流が書き込まれ、. 結果として、信号入力線 1 6の電位が比較的高いレベルになっていたとすると、その直後に「黒」を書き込むのには長い時間が必要である。

なんとなれば、「黒」を書き込むというのは、例えば図 4に示す電流ドライバ回路において、 TFT3 1によって信号入力線 16の容量 C sなどに蓄えられた初期電荷がデイスチャージされ、図 30に示すように、信号入力線 1 6の電圧が TFT 3 Iのしきい値になるということである。このように、信号入力線 1 6の電圧が下がって TFT3 1のしきい値近傍になると、 TFT3 1のインピーダンスが高くなり、理論的には永久に「黒」書き込みが終了しない。現実には、有限の時間で書き込みを行う訳であるから、これは「黒」レベルが完全に沈まない、いわゆる黒浮き現象として現れ、画像のコントラストを低下させる。

これに対し、本実施形態に係るアクティブマトリクス型表示装置では、信号入力線 1 6と所定の電位点（例えば、接地電位）との間にリーク素子 5 5、具体的には NMOSトランジスタを接続し、そのゲート電圧 Vgとして一定バイアスを与えるようにしている。これにより、図 30に示すように、「黒」書き込み時に TFT 3 1のしきい値近傍においてもデ一夕線電位が比較的高速に低下し、上述した黒浮きを防止することができる。

なお、リーク素子 55としては、単純な抵抗素子などでも良いが、その場合、「白」書き込み時においてデータ線電位が上昇すると、それに比例して抵抗素子に流れる電流が増加する。これは、図 4に示す電流ドライバ回路において、 TF T 3 1に流れる電流の低下や消費電力の悪化を招く。

これに対して、図 29に示すように、リーク素子 55として NMOS トランジス夕を使用し、当該トランジスタを飽和領域で動作させれば定電流動作となるため、そのような弊害を最小限に抑えることができる。また、 NMOS卜ランジス夕のリーク素子（LK) 55を、必要なとき（例えば、黒書き込み時）にのみ導通状態になるようにゲート電位を制御する構成を採ることもできる。

このように、信号入力線 16と接地電位との間にリーク素子 55を接続する構成は、データ線ドライバ回路として図 4のような電流書き込み型のドライバ回路を用いた図 1の構成のァクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路、あるいは図 1 9のような電圧書き込み型のデータ線ドライバ回路を用いた構成のァクティブマトリクス型表示装置にも同様に適用可能である。なお、リーク素子 5 5としては、 T F Tで構成することも、 T F Tプロセスとは別個に外部部品で構成することも可能である。

[第 6実施形態]

図 3 1は、本発明の第 6実施形態に係るァクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図 1と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第 1実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線 1 6と正電源 V d dとの間に、初期値設定用素子、例えば P M〇Sトランジスタからなるプリチャージ素子（P C ) 5 6を接続した点を特徴としている。

以下に、プリチャージ素子 5 6の作用について説明する。電流書き込み型の画素回路において、黒に近いグレーを書き込む際に長い時間を要する場合がある。図 3 2では、書き込み開始時のデ一夕線の電位が 0 Vである場合を示している。これは、直前の書き込みサイクルにおいて「黒」を書いた場合で、書き込まれた電流ドライバ回路（例えば、図 4の場合）の T F T 3 1のしきい値が 0 V程度と低い場合、あるいは同様に黒書き込みの場合であって、前述のような黒浮き対策用のリーク素子 5 5を備えた場合に起こり得る。

従来技術では、初期値の 0 Vから「黒」に近いグレー、即ち非常に小さな電流値を書き込んでいるため、平衡電位に達するのに長い時間がかかる。例えば、所定の書き込み時間内に T F T 3 1のしきい値に達しないことも考えられる。この場合、 T F T 3 1はデータ線 1 3の駆動時にオフ状態となり、表示画像はいわゆる黒潰れの状態となる。

本実施形態に係るアクティブマトリクス型表示装置では、データ線 1 3と電源電位 V d dとの間に、プリチャージ素子 5 6として P M〇Sトランジスタを接続し、そのゲート電位 V gとして、書き込みサイクルの最初にパルスを与えるようにしている。このパルス印加によって、信号入力線 1 6の電圧が T F T 3 1のしきい値以上に上昇し、その後は書き込み電流 I wとデータ線ドライバ回路内部の T F Tの動作とのバランスで決まる平衡電位に向かって比較的高速に収束するので、正しい輝度デ一夕の書き込みが高速で可能になる。

このように、信号入力線 1 6と正電源 V d dとの間にプリチャージ素子 5 6を接続する構成は、データ線ドライバ回路として図 4のような電流書き込み型のドライバ回路を用いた図 1の構成のァクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路を用いた構成のァクテイブマトリクス型表示装置にも同様に適用可能である。なお、プリチヤ一ジ素子

5 6としては、 T F Tで構成することも、 T F Tプロセスとは別個に外部部品で構成することも可能である。

なお、上記各実施形態では、電流書き込み型画素回路 1 1の表示素子として、有機 έ L素子を用いたアクティブマトリクス型有機 E L表示装置に適用した場合を例に採って説明したが、本発明はこれに限定されるものではなく、流れる電流によって輝度が変化する電気光学素子を表示素子として用いたァクティブマトリクス型表示装置全般に適用し得るものである。

また、上記各実施形態で用いる各回路例においては、書き込み電流を電圧に変換する変換部としての第 1の電界効果トランジスタと、キャパシタ（保持部）で保持した電圧を駆動電流に変換してデータ線を駆動する駆動部としての第 2の電界効果トランジス夕とをそれぞれ別々のトランジス夕で構成するとしたが、同一のトランジスタで構成し、電流—電圧の変換動作とそれに基づくデータ線の駆動動作とを時分割的に行うように構成することも可能である。これによれば、原理的に、両動作間にばらつきが生じない。産業上の利用可能性

以上説明したように、本発明によれば、電流書き込み型の画素回路を用いたァクティブマトリクス型表示装置において、画像情報を駆動回路で電圧の形で一旦保持した後、電流の形に変換して複数本のデータ線の各々に（一括して同時に）与えることによつて各画素回路に対する画像情報の書き込み駆動を行うようにしたことにした。これにより、各画素回路への画像情報の書き込みを線順次にて行うことができ、表示パネルと外部のデータドライバ回路との接続点数を削減しつつ正常な電流書き込み動作を実現することが可能となる。

Claims

請求の範囲

1 . 画像情報が電流め形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、

画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路と • を備えたことを特徴とするアクティブマトリクス型表示装置。

2 . 前記画素回路の各々は、流れる電流によって輝度が変化する電気光学素子を有し、

前記駆動回路は、輝度に応じた大きさの電流を、前記複数本のデータ線を介して前記画素回路の各々に流すことによって画像情報の書き込みを行う

ことを特徴とする請求項 1記載のアクティブマトリクス型表示装置。

3 . 前記駆動回路は前記複数本のデータ線毎に設けられ、前記画像情報を電圧の形で保持する保持部と、前記保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有する

ことを特徴とする請求項 1記載のァクティブマトリクス型表示装置。

4 . 前記駆動回路は前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部を有し、この変換部で変換した電圧を前記保持部で保持する

ことを特徴とする請求項 3記載のアクティブマトリクス型表示装置。

5 . 前記駆動回路において、

前記変換部は、ドレインとゲ一トとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート ·ソース間に電圧を発生する第 1の電界効果トランジス夕を含み、 · 前記保持部は、前記第 1の電界効果トランジスタのゲート 'ソース間に発生する電圧を保持するキャパシタを含み、前記駆動部は、前記キャパシ夕の保持電圧に基づいて前記複数本のデー夕線の各々を駆動する第 2の電界効果トランジスタを含 ϋ

ことを特徴とする請求項 4記載のァクティブマトリクス型表示装置。

6 . 画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、

画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備え、

前記駆動回路は、前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部と、この変換部で変換した電圧を保持する保持部と、該保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有し、

前記変換部と前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジス夕を有する

ことを特徴とするァクティブマトリクス型表示装置。

7 . 前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート ·ソース間に電圧を発生する第 1の電界効果トランジスタを含み、

前記保持部は、前記第 1の電界効果トランジスタのゲート ·ソース間に発生する電圧を保持するキャパシタを含み、

. 前記駆動部は、前記キャパシ夕の保持電圧に基づいて前記複数本のデータ線の各々を駆動する第 2の電界効果トランジス夕を含み、

前記第 1の電界効果トランジスタと前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する

ことを特徴とする請求項 6記載のアクティブマトリクス型表示装置。

8 . 前記インピーダンス変換用トランジスタは、前記第 1の電界効果トランジス夕と導電型の異なるトランジスタであり、前記駆動回路毎に設けられていることを特徴とする請求項 7記載のアクティブマトリクス型表示装置。

9 . 前記複数本のデータ線毎に設けられた前記駆動回路がブロック化されており、

前記インピーダンス変換用トランジスタは、ブロック内の複数の駆動回路に対して共通に設けられている

ことを特徴とする請求項 7記載のアクティブマトリクス型表示装置。

1 0 . 前記駆動回路は、前記第 1，第 2の電界効果トランジスタとして同一のトランジスタを用い、

前記第 1の電界効果トランジス夕による電流一電圧の変換と、それに基づく前記第 2の電界効果トランジスタによるデータ線の駆動とを時分割的に行うことを特徴とする請求項 5記載のァクティブマトリクス型表示装置。

1 1 . 前記駆動回路は、前記画像情報を入力する信号入力線と前記第 1の電界効果トランジス夕とを接続または遮断する第 1のスィツチ素子と、前記第 1の電界効果トランジスタのドレインとゲートとを接続または遮断する第 2のスィツチ素子とを有し、

前記画像情報の取り込み時には前記第 1および第 2のスィツチ素子を接続状態とし、その取り込み終了時には前記第 2のスィッチ素子を遮断状態とし、しかる後前記第 1のスィッチ素子を遮断状態とする

ことを特徴とする請求項 5記載のアクティブマトリクス型表示装置。

1 2 . 前記駆動回路は、前記第 1 , 第 2の電界効果トランジスタとしてほぼ同一の特性を有するトランジスタを用い、

前記第 1，第 2の電界効果トランジスタは、カレントミラー回路を形成している

1 3 . 前記駆動回路は、前記画像情報を入力する信号入力線と前記第 1の電界効果トランジス夕とを接続または遮断する第 1のスィツチ素子と、前記第 1の電界効果トランジスタのゲートと前記第 2の電界効果トランジスタのゲートとを接続または遮断する第 2のスィツチ素子とを有し、

前記画像情報の取り込み時には前記第 1および前記第 2のスィツチ素子を接続状態とし、その取り込み終了時には前記第 2のスィツチ素子を遮断状態とし、しかる後前記第 1のスィッチ素子を遮断状態とする

ことを特徴とする請求項 1 2記載のアクティブマトリクス型表示装置。

1 4 . 前記駆動回路において、前記第 1の電界効果トランジスタのチャネル幅 /チャネル長が、前記第 2の電界効果トランジスタのチャネル幅/チヤネル長よりも大きい

ことを特徴とする請求項 1 3記載のァクティブマトリクス型表示装置。

1 5 . 前記駆動回路は、前記第 1のスィッチ素子と前記第 1の電界効果トランジス夕との間に接続された第 3の電界効果トランジスタと、前記第 3の電界効果トランジス夕のドレインとゲ一トとの間を接続または遮断する第 3のスィツチ素子と、前記第 3の電界効果トランジスタ.のゲートに接続された第 2のキャパシタとを有し、

前記第 1の電界効果トランジスタが前記第 2のスィッチ素子により、また前記第 3の電界効果トランジス夕が前記第 3のスィツチ素子により、共にドレインとゲ一卜とが接続された状態にあるとさ、これらトランジスタのドレイン - ソース間に前記第 1のスィッチ素子を通して前記画像情報が電流の形で供給される

ことを特徴とする請求項 1 1記載のアクティブマトリクス型表示装置。

1 6 . 前記複数本のデータ線毎に設けられた複数個の前記駆動回路は、同一の信号入力線を共有し、これを時分割的に使用しつつ画像情報の取り込みを行うことを特徴とする請求項 3記載のァクティブマトリクス型表示装置。

1 7 . 前記駆動回路は、前記画像情報が電圧の形で与えられ、この電圧を前記保持部で保持する

1 8 . 前記駆動回路において、

前記保持部は、前記画像情報に応じた電圧を保持する保持キヤパシタを含み、

前記駆動回路は、前記保持キャパシ夕の保持電圧に基づいて前記複数本のデータ線の各々を駆動する電界効果トランジス夕を含み、

前記電界効果トランジスタは、そのゲート · ドレインを電気的に短絡される動作の後、そのゲートと信号入力線とが書き込みキャパシタを介して容量結合された状態で画像情報が与えられる

ことを特徴とする請求項 1 7記載のアクティブマトリクス型表示装置。

1 9 . 前記駆動回路は、前記書き込みキャパシ夕の信号入力線側ノードと所定の電位点との間に接続されたスィツチ素子を有し、

前記電界効果トランジスタがそのゲート · ドレイン間を電気的に接続される動作が行われている間に、前記スィッチ素子が短絡されることによって前記書き込みキャパシタの信号入力線側ノードが前記所定の電位となる

ことを特徴とする請求項 1 8記載のアクティブマトリクス型表示装置。

2 0 . 前記駆動回路は、 1本のデータ線について複数系統ずつ設けられていることを特徴とする請求項 3記載のァクティブマトリクス型表示装置。

2 1 . 前記駆動回路は、 1本のデ一夕線について 2系統ずつ設けられ、一方の系統の駆動回路がデ一夕線を駆動する間に他方の系統の駆動回路が画像情報の取り込みを行う

ことを特徴とする請求項 2 0記載のアクティブマ卜リクス型表示装置。

2 2 . 前記駆動回路は、 1本のデータ線について 3系統ずつ設けられ、ある走査サイクルにおいて 1系統の駆動回路がリセット動作を、他の 1系統の駆動回路がデータ被書き込み動作を、残りの 1系統がデータ線駆動動作を行う

ことを特徴とする請求項 2 0記載のアクティブマトリクス型表示装置。

2 3 . 前記駆動回路を構成するトランジスタは、前記画素回路を構成するトランジス夕と同時に形成される薄膜トランジスタである

2 4 . 前記画像情報を入力する信号入力線と所定の電位点との間にリーク素子 ¾する

2 5 . 前記画像情報を入力する信号入力線と所定の電位点との間に、前記信号入力線を通して前記駆動回路へ前記画像情報を供給するのに先立って前記信号入力線の電位を所定の値に設定する初期値設定用素子を有する

2 6 . 画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、

前記複数本のデータ線の各々を通して前記画素回路の各々に対する画像情報の書き込み駆動を行う駆動回路とを具備するァクティブマトリクス型表示装置であって、 - 前記画素回路は、流れる電流によって輝度が変化する電気光学素子と、ソースまたはドレインが前記データ線に接続され、かつゲートが前記走査線に接続された第 1の電界効果トランジス夕と、ドレインとゲートとが接続された状態にあるとき、前記第 1の電界効果トランジスタを通して前記データ線から電流が供給されることによってそのゲート ·ソース間に電圧を発生する第 2の電界効果

、前記第 2の電界効果卜ランジス夕に発生する電圧を保持するキ、前記キャパシ夕での電圧保持の状態を維持する第 3の電界効果トラ、前記キャパシ夕にて保持した電圧を駆動電流に変換して前記電気光学素子に流す第 4の電界効果トランジスタとを有し、

前記駆動回路は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート ·ソ一ス間に電圧を発生する第 5の電界効果トランジス夕と、前記第 5の電界効果トランジスタのゲート ·ソース間に発生する電圧を保持するキャパシ夕と、前記キャパシ夕にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する第 6の電界効果トランジスタとを有する

ことを特徴とするァクティブマトリクス型表示装置。

2 7 . 前記駆動回路における前記第 1の電界効果トランジスタと該駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する

ことを特徴とする請求項 2 6記載のアクティブマトリクス型表示装置。 2 8 前記ィンピーダンス変換用トランジス夕は、前記第 1の電界効果トラン導電型の異なるトランジスタである

ことを特徴とする請求項 2 7記載のァクティブマ卜リクス型表示装置。

2 9 . 前記インピーダンス変換用トランジスタは、前記駆動回路毎に設けられている

ことを特徴とする請求項 2 7記載のアクティブマトリクス型表示装置。

3 0 . 前記複数本のデータ線毎に設けられた前記駆動回路がブロック化されており、

ことを特徴とする請求項 2 7記載のアクティブマトリクス型表示装置。 3 1 . 前記駆動回路は、前記第 1，第 2の電界効果トランジスタとして同一のを用い、

前記第 1の電界効果トランジスタによる電流一電圧の変換と、それに基づく前記第 2の電界効果トランジスタによるデータ線の駆動とを時分割的に行うことを特徴とする請求項 2 6記載のアクティブマトリクス型表示装置。 3 2 . 前記駆動回路は、前記画像情報を入力する信号入力線と前記第 1の電界効果トランジス夕とを接続または遮断する第 1のスィツチ素子と、前記第 1の電界効果トランジスタのドレインとゲ一トとを接続または遮断する第 2のスィッチ素子とを有し、

ことを特徴とする請求項 2 6記載のアクティブマ卜リクス型表示装置。 3 3 . 前記駆動回路は、前記第 1 , 第 2の電界効果トランジスタとしてほぼ同一の特性を有するトランジスタを用い、 '

前記第 1 , 第 2の電界効果トランジスタは、カレントミラー回路を形成している - ことを特徴とする請求項 2 6記載のァクティブマトリクス型表示装置。 3 4 . 前記駆動回路は、前記画像情報を入力する信号入力線と前記第 1の電界効果トランジス夕とを接続または遮断する第 1のスィツチ素子と、前記第 1の電界効果トランジスタのゲ一トと前記第 2の電界効果トランジスタのゲートとを接続または遮断する第 2のスィッチ素子とを有し、

ことを特徴とする請求項 3 3記載のアクティブマトリクス型表示装置。

3 5 . 前記駆動回路において、前記第 1の電界効果 Zチヤネル長が、前記第 2の電界効果トランジスタのチヤネル幅/チャネル長よりも大きい

ことを特徴とする請求項 3 4記載のアクティブマ卜リクス型表示装置。 3 6 . 前記駆動回路は、前記第 1のスィッチ素子と前記第 1の電界効果トランジス夕との間に接続された第 3の電界効果トランジスタと、前記第 3の電界効果トランジス夕のドレインとゲ一卜との間'を接続または遮断する第 3のスィツチ素子と、前記第 3の電界効果トランジスタのゲートに接続された第 2のキャパシタとを有し、

前記第 1の電界効果トランジス夕が前記第 2のスィッチ素子により、また前記第 3の電界効果トランジスタが前記第 3のスィッチ素子により、共にドレインとゲートとが接続された状態にあるとき、これらトランジスタのドレイン · ソース間に前記第 1のスィツチ素子を通して前記画像情報が電流の形で供給される

ことを特徴とする請求項 3 2記載のァクティブマトリクス型表示装置。 3 7 . 第 1，第 2の電極およびこれら電極間に発光層を含む有機層を有する有機エレクト口ルミネッセンス素子を表示素子として用い、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に輝度情報を供給する複数本のデータ線が配線されてなる表示部と、

画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に与えることによって各画素回路に対する画像情報の書き込み駆動を行う駆動回路とを備えたことを特徴とするァクティブマトリクス型有機エレクトロルミネッセンス表示装置。

3 8 . 前記駆動回路は、前記複数本のデ一夕線毎に設けられ、前記画像情報を電圧の形で保持する保持部と、前記保持部にて保持した電圧を電流に変換して前記複数本のデータ線の各々に供給する駆動部とを有するとを特徴とする請求項 3 7記載のァクティブマトリクス型有機エレク

3 9 . 前記駆動回路は前記画像情報が電流の形で与えられ、この電流を電圧に変換する変換部を有し、この変換部で変換した電圧を前記保持部で保持する

ことを特徴とする請求項 3 8記載のァクティブマトリクス型有機エレクトロルミネッセンス表示装置。

4 0 . 前記駆動回路において、

前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート ·ソース間に電圧を発生する第 1の電界効果トランジス夕を含み、

前記駆動部は、前記キャパシタの保持電圧に基づいて前記複数本のデー夕線の各々を駆動する第 2の電界効果トランジス夕を含む

ことを特徴とする請求項 3 9記載のァクティブマトリクス型有機エレク

4 1 . 第 1，第 2の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子を表示素子として用い、画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に輝度情報を供給する複数本のデータ線が配線されてなる表示部と、

前記変換部と前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する

ことを特徴とするァクティブマトリクス型有機エレクトロルミネッセンス表示装置。

4 2 . 前記変換部は、ドレインとゲートとが電気的に短絡された状態にあるとき、前記画像情報が電流の形で供給されることによってそのゲート ·ソース間に電圧を発生する第 1の電界効果トランジス夕を含み、

前記保持部は、前記第 1の電界効果トランジスタのゲート ·ソース間に発生する電圧を保持するキャパシ夕を含み、

前記駆動部は、前記キャパシ夕の保持電圧に基づいて前記複数本のデー夕線の各々を駆動する第 2の電界効果トランジスタを含み、

前記第 1の電界効果卜ランジス夕と前記駆動回路に前記画像情報を供給する電流源との間に、前記画像情報の書き込み時に飽和領域で動作するインピーダンス変換用トランジスタを有する

ことを特徴とする請求項 4 1記載のアクティブマトリクス型有機エレク 4 3 . 前記インピーダンス変換用トランジスタは、前記第 1の電界効果トランジス夕と導電型の異なるトランジスタであり、前記駆動回路毎に設けられていることを特徴とする請求項 4 2記載のァクティブマトリクス型有機エレクトロルミネッセンス表示装置。

4 4 . 前記複数本のデータ線毎に設けられた前記駆動回路がブロック化されており、

ことを特徴とする請求項 4 2記載のァクティブマトリクス型有機エレク

4 5 . 前記駆動回路は、前記第 1 , 第 2の電界効果トランジスタとして同一のトランジスタを用い、

前記第 1の電界効果トランジスタによる電流一電圧の変換と、それに基づく前記第 2の電界効果トランジスタによるデータ線の駆動とを時分割的に行うことを特徴とする請求項 4 0記載のァクティブマトリクス型有機エレク卜口ルミネッセンス表示装置。

4 6 . 前記駆動回路は、前記画像情報を入力する信号入力線と前記第 1の電界効果トランジス夕とを接続または遮断する第 1のスィツチ素子と、前記第 1の電界効果トランジス夕のドレインとゲ一トとを接続または遮断する第 2のスィツチ素子とを有し、

前記画像情報の取り込み時には前記第 1および前記第 2のスィツチ素子を接続状態とし、その取り込み終了時には前記第 2のスィッチ素子を遮断状態とし、しかる後前記第 1のスィッチ素子を遮断状態とする

ことを特徴とする請求項 4 0記載のァクティブマトリクス型有機エレクトロルミネッセンス表示装置。

4 7 . 前記駆動回路は、前記第 1 , 前記第 2の電界効果トランジスタとしてほぼ同一の特性を有するトランジスタを用い、

4 8 . 前記駆動回路は、前記画像情報を入力する信号入力線と前記第 1の電界効果トランジスタとを接続または遮断する第 1のスィツチ素子と、前記第 1の電界効果トランジスタのゲートと前記第 2の電界効果トランジスタのゲートとを接続または遮断する第 2のスィツチ素子とを有し、

ことを特徵とする請求項 4 7記載のァクティブマトリクス型有機エレク卜口ルミネッセンス表示装置。

4 9 . 前記第 1，前記第 2の電界効果トランジスタにおいて、前記第 1の電界効果トランジス夕のチャネル幅 Zチャネル長が、前記第 2の電界効果トランジス夕のチャネル幅/チャネル長よりも大きい

ことを特徴とする請求項 4 8記載のァクティブマトリクス型有機エレクト口ルミネッセンス表示装置。

5 0 . 前記駆動回路は、前記第 1のスィッチ素子と前記第 1の電界効果トランジス夕との間に接続された第 3の電界効果トランジスタと、前記第 3の電界効果トランジス夕のドレインとゲートとの間を接続または遮断する第 3のスィツチ素子と、前記第 3の電界効果トランジスタのゲートに接続された第 2のキャパシタとを有し、

前記第 1の電界効果トランジスタが前記第 2のスィッチ素子により、また前記第 3の電界効果トランジス夕が前記第 3のスイツチ素子により、共にドレインとゲートとが接続された状態にあるとき、これらトランジス夕のドレイン ' ソース間に前記第 1のスィッチ素子を通して前記画像情報が電流の形で供給される

ことを特徴とする請求項 4 6記載のァクティブマトリクス型有機エレクトロルミネッセンス表示装置。

5 1 . 前記複数本のデータ線毎に設けられた複数個の前記駆動回路は、同一の信号入力線を共有し、これを時分割的に使用しつつ画像情報の取り込みを行うことを特徴とする請求項 3 7記載のァクティブマトリクス型有機エレクトロルミネッセンス表示装置。

5 2 . 前記駆動回路は、前記画像情報が電圧の形で与えられ、この電圧を前記保持部で保持する

ことを特徴とする請求項 3 7記載のァクティブマ卜リクス型有機エレク

5 3 . 前記駆動回路において、

前記保持部は、前記画像情報に応じた電圧を保持する保持キャパシ夕を含み、

ことを特徴とする請求項 5 2記載のァクティブマトリクス型有機エレク

5 4 . 前記駆動回路は、前記書き込みキャパシ夕の信号入力線側ノードと所定の電位点との間に接続されたスィツチ素子を有し、

前記電界効果トランジスタがそのゲート · ドレイン間を電気的に接続される動作が行われている間に、前記スィッチ素子が短絡されることによって前記書き込みキャパシ夕の信号入力線側ノードが前記所定の電位となる

ことを特徴とする請求項 5 3記載のァクティブマ卜リクス型有機エレクトロルミネッセンス表示装置。

5 5 . 前記駆動回路は、 1本のデータ線について複数系統ずつ設けられていることを特徴とする請求項 3 7記載のァクティプマトリクス型有機エレクトロルミネッセンス表示装置。

5 6 . 前記駆動回路は、 1本のデ一夕線について 2系統ずつ設けられ、一方の系統の駆動回路がデータ線を駆動する間に他方の系統の駆動回路が画像情報の取り込みを行う

ことを特徴とする請求項 5 5記載のァクティブマトリクス型有機エレクトロルミネッセンス表示装置。

5 7 . 前記駆動回路は、 1本のデータ線について 3系統ずつ設けられ、ある走査サイクルにおいて 1系統の駆動回路がリセット動作を、他の 1系統の駆動回路がデータ被書き込み動作を、残りの 1系統がデー夕線駆動動作を行う

ことを特徴とする請求項 5 5記載のァクティブマトリクス型有機エレク

5 8 . 前記駆動回路を構成するトランジスタは、前記画素回路を構成するトランジス夕と同時に形成される薄膜トランジスタである

ことを特徴とする請求項 3 7記載のアクティブマトリクス型有機エレク

5 9 . 前記画像情報を入力する信号入力線と所定の電位点との間にリーク素子を有する

ことを特徴とする請求項 3 7記載のァクティブマトリクス型有機エレク

6 0 . 前記画像情報を入力する信号入力線と所定の電位点との間に、前記信号入力線を通して前記駆動回路へ前記画像情報を供給するのに先立って前記信号入力線の電位を所定の値に設定する初期値設定用素子を有する