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WO2002067335A1 - Thin-film transistor structure, method for manufacturing the thin-film transistor structure, and display device using the thin-film transistor structure - Google Patents

Thin-film transistor structure, method for manufacturing the thin-film transistor structure, and display device using the thin-film transistor structure Download PDF

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WO2002067335A1
WO2002067335A1 PCT/JP2001/011110 JP0111110W WO02067335A1 WO 2002067335 A1 WO2002067335 A1 WO 2002067335A1 JP 0111110 W JP0111110 W JP 0111110W WO 02067335 A1 WO02067335 A1 WO 02067335A1
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WO
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film transistor
thin film
gate wiring
insulating polymer
transistor structure
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PCT/JP2001/011110
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Hiroshi Suzuki
Kuniaki Sueoka
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International Business Machines Corporation
Ibm Japan, Ltd.
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Definitions

  • the present invention relates to a thin film transistor structure, a method for manufacturing the thin film transistor structure, and a display device using the thin film transistor structure.
  • the present invention relates to a thin film transistor structure, a method of manufacturing the thin film transistor structure, and a display device including the thin film transistor structure.
  • a gate wiring connected to the thin film transistor has a large cross-sectional area while reducing stray capacitance
  • TFTs thin film transistors
  • various display devices such as computers, cellular phones, watches, and televisions.
  • demands for larger screens and higher definition for TFT-based display devices have increased with the increase in the capabilities and storage capacity of computers and the like.
  • the reduction of the resistance of the gate line material has been studied in the past, and the relatively low-resistivity materials such as A 1 and Cu have been selected from relatively high-resistivity materials such as Mo, Mow and MoTa. , Low-resistivity materials are being adopted.
  • the gate wiring is conventionally formed by a vapor deposition method such as sputtering.
  • a vapor deposition method such as sputtering
  • conventional vapor deposition methods such as sputtering, have a low film formation rate and can greatly increase the thickness of the gate wiring, but they have a high production yield and cost. In some cases, this can be inconvenient and requires more efficient fabrication of the gate interconnect.
  • Japanese Patent Application Laid-Open No. H10-268852 discloses a replacement paper on the substrate (Rule 26). There is disclosed a method of forming a conductive pattern in which patterning is performed using a positive photoresist and an electroless plating is performed on the substrate to form a conductive pattern on an exposed substrate.
  • Japanese Patent Application Laid-Open No. H11-3396972 a photoresist is coated on a substrate and patterned, and an electrolytic plating method, an electroless plating method, or an electroless plating method and an electrolytic plating method are described. Discloses a method of manufacturing an image display device in which a photoresist is peeled off after an electrode is formed by the method. Furthermore, Japanese Patent Application Laid-Open No. H11-231331 has a buried electrode for patterning a silicon dioxide film deposited on a substrate and forming an electrode on the exposed substrate by an electroless plating method. A method for manufacturing a substrate is disclosed.
  • any of the above methods minimizes the propagation delay of a display device including a TFT structure, and achieves a larger screen, higher definition, improved manufacturing yield, and reduced manufacturing costs. It was not enough.
  • the present invention has been made in view of the above-described problems.
  • the objective is to solve the problem of gate wiring propagation delay and achieve a large screen and high definition in a display using T at a low cost while improving the manufacturing yield. Disclosure of the invention
  • a source electrode, a drain electrode, a gate electrode, an active layer, a gate wiring connected to the gate electrode, and an insulating polymer film having at least a trench formed thereon are formed on a substrate.
  • the replacement sheet (Rule 26) It is preferable that the gate wiring has a thickness of 2 / zm to 15 ⁇ m, and the gate wiring has an aspect ratio of 0.3 to 3.
  • the insulating polymer film may be subjected to a treatment for adjusting optical characteristics.
  • the insulating polymer film can be composed of a plurality of different polymers.
  • the insulating polymer film may include a silicone-containing polymer.
  • the gate wiring can be composed of a conductive layer forming a seed layer deposited by electroless plating, and a conductive layer deposited by electric field plating.
  • the thin film transistor can be a bottom gate thin film transistor or a top gate thin film transistor.
  • the insulating polymer film may include a photosensitive resin or a photosensitive resin composition.
  • a source electrode, a drain electrode, a gate electrode, an active layer, a gate wiring connected to the gate electrode, and an insulating polymer film on which at least a trench is formed are formed on a substrate.
  • a method of forming a thin film transistor formed thereon comprising: forming a source electrode, a drain electrode, a gate electrode, and an active layer; and forming an insulating polymer film on the substrate. Forming a trench by patterning the insulating polymer film; and depositing a conductive layer on the drain, and forming the gate wiring in a self-aligned manner with the insulating polymer film.
  • a method for manufacturing a thin film transistor structure is provided.
  • the gate wiring can be formed by a step of depositing a conductive layer forming a seed layer by electroless plating, and a step of depositing a conductive layer different from the seed layer by electrolytic plating.
  • the step of forming the gate wiring includes the step of forming the electrolytic replacement sheet (Rule 26).
  • the method may include a step of controlling the current amount and time of the key.
  • the step of forming the gate wiring includes forming a conductive layer different from the conductive layer forming the seed layer by electrolytic plating, and insulating the conductive layer formed by the electrolytic plating from the insulating layer. To the level of the hydrophilic polymer.
  • the present invention may include a step of subjecting the insulating polymer film to a process for adjusting optical characteristics.
  • the insulating polymer film may include a silicone-containing polymer.
  • the insulating polymer film may be formed from a photosensitive resin or a photosensitive resin composition.
  • a source electrode, a drain electrode, a gate electrode, an active layer, a gate wiring connected to the gate electrode, and an insulating polymer film on which at least a trench is formed are formed on a substrate.
  • the gate wiring may have a thickness of 2 zm to 15 / zm, and an aspect ratio of the gate electrode may be 0.3 to 3.
  • the insulating polymer film can be subjected to a process for adjusting optical characteristics.
  • the insulating polymer film may include a photosensitive resin or a photosensitive resin composition.
  • the insulating polymer film may include a silicone-containing polymer.
  • FIG. 1 is a diagram showing a thin film transistor configuration of the present invention.
  • FIG. 2 is a diagram illustrating the operation of the present invention.
  • FIG. 3 is a diagram showing a method for manufacturing a thin film transistor configuration according to the present invention.
  • FIG. 4 is a view showing a step following the step shown in FIG. 3 of the method for manufacturing a thin film transistor configuration of the present invention.
  • FIG. 5 is a view showing a method of manufacturing a thin film transistor configuration according to another embodiment of the present invention.
  • FIG. 6 is a view showing a step following the step shown in FIG. 5 of the method for manufacturing a thin film transistor configuration according to another embodiment of the present invention.
  • FIG. 7 is a view showing another embodiment of the method for producing a thin film transistor configuration of the present invention.
  • FIG. 8 is a diagram showing still another embodiment of the configuration of the thin film transistor of the present invention.
  • FIG. 9 is a diagram showing still another embodiment of the configuration of the thin film transistor of the present invention.
  • FIG. 10 is a diagram showing a screen size and a resolution by the thin film transistor configuration of the present invention.
  • FIG. 11 is a perspective view of a TFT array used for a display device using the thin film transistor structure of the present invention.
  • FIG. 12 is a perspective view of a TFT array used in a display device using a thin film transistor structure according to another embodiment of the present invention.
  • FIG. 1 is a diagram showing a thin film transistor configuration of the present invention.
  • FIG. 1A shows a bottom-gate type thin film transistor configuration
  • FIG. 1B shows a top-gate type thin film transistor configuration.
  • the thin-film transistor configuration shown in Fig. 1 (a) has an insulating polymer film 11 provided on a substrate 10 made of insulating glass or ceramics.
  • This insulating polymer replacement paper (Rule 26) In a trench 12 formed in the film 11, a gut wiring formed from a plurality of conductive layers 13a and 13 is buried.
  • the insulating polymer film 11 that can be used in the present invention can be composed of an insulating polymer material or a polymer composition.
  • thermoplastic resins such as polyacrylate, polystyrene, poly (atalylate-styrene), polyester, epoxy resin, polycarbonate resin, and polyamide resin.
  • a thermosetting resin can be used.
  • a photosensitive component is further mixed with or chemically bonded to an acrylic, acryl-styrene, or epoxy polymer. It can be formed from a photosensitive resin composition or a photosensitive resin, a polymer that can be used as a so-called photoresist, or a polymer composition.
  • the photosensitive resin composition as described above includes, for example, an acrylic resin, a phos-type photoresist obtained by mixing a quinone diazo derivative with a phenolic novolak resin, an acrylic resin, an acryl-styrene copolymer or acryl-hydroxy.
  • Styrene copolymer acrylic-alkoxy Styrene copolymer mixed with a photoacid generator, so-called chemically amplified positive or negative photoresist, Atari with ethylacrylic resin and ethylenically unsaturated bond
  • Negative-type photoresists that can be photopolymerized with a diazo compound by mixing a rate (methacrylate) monomer and epoxy-type photoresists that mix a cationic polymerization initiator with an epoxy resin. be able to.
  • the present invention is not limited to the above-mentioned polymers or photoresists, but is a pattern-replacement sheet suitable for polymer materials (Rule 26). Any polymer, polymer, or prosthesis that can form the trench 12 using the ng process can be used.
  • the thickness of the insulating polymer film 11 shown in FIG. 1 (a) can be in the range of 1 // ⁇ to 15 ⁇ from electrical characteristics such as insulation. Further, in consideration of forming the gate wiring in the trench 12 in the present invention, the thickness is preferably in the range of 2 ⁇ m to 10 m in view of the formability of the trench 12, and further, In the present invention, in order to achieve particularly high definition and large screen, the thickness is preferably in the range of 2 / m to 5 m. As shown in FIG. 1 (a), this gate wiring is made of a conductive layer 13 a and
  • the conductive layer 13a is formed as a seed layer made of a metal such as Ni formed by electroless plating.
  • the conductive layer 13b is formed by an electrolytic plating method, and is formed to include a material for reducing the resistance of the gate wiring.
  • the conductive layer 13b is formed from a metal having a low resistivity such as Al, Cu, or Ag. Is preferred. Furthermore, in the present invention, from the viewpoint of the stability of the conductive layer 13b, it is preferable that the conductive layer 13b be formed of A1 or Cu.
  • the thickness of the gate wiring shown in FIG. 1A is the same as the level of the insulating polymer film 11 because the gate wiring is formed by being buried in the insulating polymer film 11 in the present invention.
  • it can be in the range of 1 m to l 5 / xm as needed.
  • the thickness of the gate wiring is required to increase the definition and increase the screen size, and to manufacture the insulating polymer film 11 such as reproducibility and stability of photolithography.
  • 1 ⁇ ! It is preferable that the length be within the range of ⁇ 10 m.
  • 2 ⁇ ! It is preferable to set it to 5 ⁇ in order to balance high definition, enlargement of the screen, and easiness of the manufacturing process including the insulating polymer film 11.
  • the insulating polymer film 11 and the upper end of the gate wiring are formed in a self-aligned manner so as not to adversely affect the thin film transistor adjacent to the gate wiring. Is preferred.
  • an insulating film 14 is deposited above the insulating polymer film 11 and the gate wiring.
  • a source electrode 15 a drain electrode 16, ⁇ + a—Si, N + a—Si
  • An active layer 17 composed of such a material as described above is deposited and patterned, and each electrode is formed of a metal or alloy such as Mo, MoW, or MoTa, thereby forming a thin-film transistor element.
  • the gate wiring and the gate electrode which is a thin film transistor element are formed adjacent to each other.
  • the gate wiring and the gate electrode which is a thin film transistor element can be formed so as to be shifted from each other.
  • the gate electrode and the gate wiring are insulated from each other. It can be formed on the film 14 with a positional shift in the horizontal direction.
  • the size of the gate electrode can be any size required for a thin film transistor structure.
  • a passivation layer 18 made of an insulating material such as SiOx, SiNy, SiOxNy is provided on thin film transistor elements such as a source electrode 15, a drain electrode 16, and a semiconductor layer 17.
  • Replacement sheet (Rule 26) that is formed and is configured to guarantee the operation of the thin film transistor element ing.
  • the contact holes 20a and 2Ob are formed in the knowledge base layer 18, and the contact electrode 21a and the signal wiring 21b are respectively connected to the source electrode 1b through these contact holes 20a and 2Ob. 5 and the drain electrode 16.
  • FIG. 1 (b) shows an embodiment in which the thin film transistor configuration of the present invention is applied to a top gate thin film transistor.
  • the thin-film transistor shown in FIG. 1B has an insulating layer 22 formed on an insulating substrate 10, a source electrode 23, a drain electrode 24, and an active layer 25 formed on the insulating layer 22. Is composed.
  • an insulating film 26 made of an insulating material such as SiOx, SiNy, or SiOxNy is deposited by an appropriate method such as CVD. Have been.
  • the insulating layer 22 may or may not be used from the viewpoint of characteristics, cost, and the like.
  • An insulating polymer film 27 including a polymer material is formed on the insulating film 26, and a gate wiring 29 is formed by burying a gate wire 29 in a trench 28 formed in the insulating polymer film 27.
  • the gate electrode is described as being formed adjacent to the gate wiring 29.
  • the gate wiring shown in FIG. 1 (b) also includes a plurality of layers such as a seed layer formed by an electroless plating method and a conductive layer formed by an electrolytic plating method. It is not necessary to form the gate wiring in a two-layer structure, and if necessary, form a two- or more-layer replacement paper (Rule 26) You can also.
  • a passivation film 31 is deposited on the insulating polymer film 27, and the contact electrode 32a and the signal wiring 32b are formed through the passivation film 31 and the insulating polymer film 27 and the insulating film 26. They are connected to a source electrode 23 and a drain electrode 24, respectively.
  • the same material and configuration as each layer described in FIG. 1 (a) can be used.
  • FIG. 2 is a diagram illustrating the operation of the thin film transistor configuration of the present invention in detail.
  • FIG. 2 (a) is a diagram showing a gate wiring of a conventional thin film transistor configuration
  • FIG. 2 (b) is a diagram showing a gate wiring of a thin film transistor configuration of the present invention.
  • FIG. 2 (a) in the configuration of the conventional gate wiring 35, if an attempt is made to increase the cross-sectional area of the gate wiring 35, it is necessary to increase the cross-sectional area of the film forming method such as sputtering. However, the planar extent of the gate wiring 35 must be increased. Further, even if the cross-sectional area of the gate electrode 35 is increased by forming the gate wiring 35 thicker, the gate wiring 35 is formed further above due to the step formed by the thicker gate electrode 35. This will cause disconnection of wiring and the like.
  • the gate wiring 35 is formed in a trench formed in the insulating polymer film 36 at a high aspect ratio in a self-aligned manner with the insulating film. Things.
  • the aspect ratio in the present invention is defined as the height (h) in the cross section of the gate wiring 35 divided by the width (w), as shown by the following equation.
  • the thickness of the gate electrode 35 is increased while keeping the aspect ratio within a predetermined range, so that the stray capacitance is L b as shown in FIG. It can be reduced by the ratio of ZLa. Therefore, the signal delay can be further reduced by increasing the aspect ratio (aspect ratio As).
  • the configuration of the gate electrode 35 of the present invention increases the cross-sectional area of the gate electrode 35 and the thickness of the gate electrode 35 while maintaining sufficient characteristics. As a result, it is possible to obtain desired characteristics such as a large screen and a high definition without causing a problem such as a signal delay.
  • the aspect ratio (A s) of the gate electrode 35 is determined so that the gate electrode has a larger cross-sectional area than before, and in order to sufficiently achieve the objects of the present invention such as high definition and large screen.
  • the thickness of the gate wiring 35 is 2 ⁇ ! 0.3 ⁇ A s 3 in the range of ⁇ 15 ⁇ .
  • the thickness of the gate wiring 35 is in the range of 2 / xm to 15 ⁇ m, it is particularly preferable that the thickness be in the range of 0.4 ⁇ As 3.
  • FIG. 3 is a process chart showing a manufacturing method for forming a thin film transistor structure of the present invention.
  • an insulating substrate 10 such as glass or ceramics that has been subjected to a surface treatment or the like as necessary is prepared.
  • the substrate 10 is first treated with a silane coupling agent, specifically, an aminosilane coupling agent, to form a catalyst layer 4 for performing electroless plating including Pd. Form one.
  • a silane coupling agent specifically, an aminosilane coupling agent
  • the formation of the catalyst layer 41 is an example.
  • Replacement paper (Rule 26)
  • it can be carried out by immersing the substrate 10 in an aqueous catalyst solution containing commercially available Pd ions or Pd colloids, and then reducing the Pd ions as necessary to precipitate the metal.
  • an insulating polymer film 42 containing a polymer is formed on the substrate 10 by using an appropriate coating method, for example, spin coating.
  • an appropriate coating method for example, spin coating.
  • the polymer that can be used at this time the thermoplastic resin or the thermosetting resin described in FIG. 1, or a photoresist can be used.
  • a photosensitive resin or a photosensitive resin composition as the above-mentioned polymer material, it becomes possible to form a buried gate wiring without increasing the number of exposure and development steps.
  • the insulating polymer film 42 made of photoresist is exposed and developed to form a gate wiring.
  • a trench 43 is formed.
  • the Pd catalyst is exposed on the lower surface of the trench 43, and the seed layer can be selectively formed by the electroless plating method.
  • the insulating polymer film 42 when the insulating polymer film 42 is made of a thermoplastic resin or a thermosetting resin instead of a photosensitive resin or a photosensitive resin composition, screen printing is performed instead of the exposure and development steps.
  • the trench 43 can also be formed by using such a method.
  • screen printing the process steps can be performed irrespective of whether the insulating polymer film 42 used is a photosensitive resin or a photosensitive resin composition, or a thermoplastic or thermosetting resin. It is also possible to reduce it.
  • FIG. 3 (e) shows a step of forming a seed layer 44a in the trench 43 by electroless plating in the present invention.
  • the conductive material that forms the seed layer 4a which functions as the conductive layer, may be any previously known metal. Replacement paper (Rule 26)
  • Ni nickel
  • the adhesion of a relatively thick metal such as Cu described later to the substrate 10 can be improved, and the insulating polymer film can be formed. It is possible to improve the inconvenience caused by the peeling of the gate wiring from the surface of the substrate 10 and the warpage of the glass substrate due to the increase in the intra-film stress generated with the increase in the thickness of the film 42.
  • the seed layer 44 a described above in the present invention can be formed by, for example, an electroless plating method using a nickel sulfate aqueous solution using hypophosphorous acid. Any known additives other than nickel sulfate may be added to the aqueous solution for forming the seed layer 44a.
  • the thickness of the seed layer 44 a shown in FIG. 3 (e) is not particularly limited in the present invention, and the formation of the seed layer 44 a causes disadvantages such as peeling of the gate wiring and warping of the substrate. It can be of any thickness as long as it does not produce Further, as an electroless plating method for forming the seed layer 44a, any known method can be used.
  • a conductive layer 44 b formed of a metal having a low resistivity such as A 1, Cu, or Ag is formed by electrolytic plating.
  • the conductive layer 4 4 b when forming a copper (C u) trough ivy metal, shown in FIG. 3 (e) copper sulfate (C u S 0 4) solution structure
  • the substrate 10 on which is formed is immersed, current is passed, the amount of current and time are used to control the amount of Cu deposited according to Faraday's law, and the gate wiring is an insulating polymer film.
  • the reason that the gate wiring 45 can be formed in a self-aligned manner as described above is that a Pd catalyst adheres when the seed layer 44a is formed in the process shown in FIG. 3 (e).
  • the Pd catalyst adheres to the wall surface of the trench 43 to some extent, and the deposition of Cu becomes thick. It is presumed that it can be performed well not only in the direction but also in the lateral direction.
  • the electrolytic plating conditions such as current amount and time are strictly controlled to form the gate wiring in a self-aligned manner, but also the height of the gate wiring so as to protrude from the trench 43. It is possible to improve the self-alignment of the gate wiring by performing surface treatments such as deposition and polishing and etching.
  • a gate electrode is deposited using a material such as N + a-Si, P + a-Si, or polycrystalline Si using a conventionally known method, and the gate electrode adjacent to the gate wiring is deposited. Is formed. As described above, the gate electrode and the gate wiring can be formed adjacent to each other or separated from each other as required for the thin film transistor structure.
  • the use of Ni in particular as the seed layer 44a and the use of Cu as the conductive layer 44b reduce the resistance of the thin-film transistor including the thick-film wiring, thereby increasing the screen size and height. It is possible to satisfy the demand for refinement without causing any inconvenience caused by intra-film stress.
  • FIG. 4 is a view showing a step following the step shown in FIG. 3 for forming a thin-film transistor element in the method of manufacturing a thin-film transistor according to the present invention.
  • an insulating layer such as SiOx, SiNy, SiOxNy is formed on the insulating polymer film 42 on which the gate wiring and the gate electrode are formed.
  • the configured insulating film 47 is formed on the insulating polymer film 42 on which the gate wiring and the gate electrode are formed.
  • a source electrode 48, a drain electrode 49, and an active layer 50 are deposited on the gate insulating film 47 by any known method such as deposition, patterning, ion implantation, or the like.
  • these electrodes are composed of deposited and patterned Mo, MoTa, MoW, Al, and other suitable metals or alloys.
  • FIG. 4 (c) a passivation layer 51 composed of an insulating layer such as SiOx, Sinx, and SioxNy is deposited, and the contact hole is formed by using an appropriate patterning process.
  • the contact electrode 52a and the signal wiring 52b are formed to form the thin film transistor structure of the present invention shown in FIG. 4 (d).
  • the gate wiring is formed as a buried structure in the present invention. Therefore, according to the present invention, unnecessary steps are not generated when forming a thin film transistor configuration, and the reliability of the thin film transistor can be improved.
  • Figure 5 shows the thin-film transistor structure of the present invention as a top-gate thin-film transformer replacement paper (Rule 26).
  • FIG. 6 is a process chart showing an embodiment of a method for manufacturing a thin film transistor structure when applied to a transistor.
  • an insulating layer 61 made of a material such as SiOx, SiNy, or SiOxNy is deposited by an appropriate method such as CVD.
  • the source electrode 62, the drain electrode 63, and the active layer 64 are deposited and patterned using a process similar to that described in FIG. 4B.
  • an insulating film 65 is deposited by a method such as CVD. After the insulating film 65 is deposited, the Pd catalyst 66 is attached to the surface of the insulating film 65 in the same manner as described with reference to FIG. 3, and then the insulating polymer film 67 used in the present invention is formed on the insulating film 65. .
  • a method such as CVD.
  • a trench 68 is formed on the insulating polymer film 67 deposited in FIG. 5D, a seed layer 69a is formed by electroless plating (FIG. 6B), and the conductive layer 6 is formed.
  • the deposition of 9b by the electrolytic plating method FIG. 6 (c)
  • the deposition of the passivation layer 70, and the formation of the contact electrode 71a and the signal wiring 71b are performed as described above (FIG. d)), forming a top gate type thin film transistor.
  • FIG. 7 is a view showing still another embodiment of the method for manufacturing a thin film transistor structure of the present invention.
  • a substrate 10 which has been subjected to a surface treatment as necessary is used, and an insulating polymer film 80 is formed on the substrate 10 (see FIG. b)).
  • the replacement sheet (Rule 26) is used in the same manner as described in detail in FIG.
  • a trench 81 is formed. After the trench 81 is formed, the insulating polymer film 80 and the substrate 10 are treated with a dispersion liquid in which silicone particles are dispersed to transfer or form the water-repellent layer 82.
  • the substrate 10 on which the substrate 10 and the insulating polymer film 80 are formed is immersed in an aqueous Pd catalyst solution, and the treatment with the Pd catalyst is performed.
  • Pd or Pd colloid adheres to the area where the water-repellent layer 82 does not adhere or impregnate
  • Pd ion or Pd colloid 83 adheres to the area where the water-repellent layer 82 adheres or impregnates do not do. Therefore, as shown in FIG. 7E, the shield layer 84a can be favorably formed by the electroless plating method.
  • a low-resistivity conductive layer such as Cu is deposited using an electrolytic plating method to form a gate wiring.
  • the transfer of the water-repellent layer 82 can be performed before the step of forming the trench 81 in FIG. 7C.
  • a silicone-containing polymer containing a silicone 'segment is mixed, or a silicone-containing polymer whose polymer itself is formed containing a silicone' segment is used as a polymer. It can also be used as Also in this case, the silicone segments are exposed on the surface of the insulating polymer film 80.
  • the polymer or polymer composition containing the silicone segment described above can be further configured as a photosensitive resin or a photosensitive resin composition.
  • FIG. 8 and FIG. 9 are diagrams showing an embodiment of a thin film transistor in which the above-described processing of the insulating polymer film is performed on the configuration of the bottom gate thin film transistor.
  • the surface of the insulating polymer film 90 is subjected to a surface roughening treatment using, for example, an appropriate photolithography process.
  • a reflection film 90a is formed on the surface that has been subjected to the surface roughening treatment, so that the viewing angle is widened.
  • the reflective film 90a a reflective film of any known material and structure formed by, for example, a CVD process using various materials can be used. For example, a single-layer structure or a dielectric material can be used. Can be formed as a multilayer film configuration.
  • an insulating film 91 for flattening is formed on the upper side of the roughened surface, so that there is no adverse effect on the thin film transistor element. It has a configuration.
  • the insulating film 91 for flattening the same material as that of the insulating polymer film 90 can be used, or materials having different refractive indices are laminated to produce a scattering effect. It can also be configured as follows.
  • FIG. 8 (b) shows still another embodiment of the thin film transistor structure of the present invention.
  • a slope 90b for forming a prism is formed on the insulating polymer film 90.
  • polymer layers 92 having further different refractive indices are laminated to form a prism. Even when the thin film transistor structure having the configuration shown in FIG. 8B is used, it is possible to achieve an improvement in the viewing angle and a high luminance.
  • the insulating polymer film 90 replacement sheet (Rule 26) A Fresnel lens 90 c is formed on the surface of the substrate, and the surface is flattened by another insulating material 93 having a different refractive index to control the directivity of light.
  • the insulating material 93 similarly to the insulating materials 91 and 92, a polymer material can be used, but if necessary, a dielectric material other than a polymer can be used.
  • the insulating polymer film 90 and the gate wiring are used.
  • FIG. 10 is a diagram plotting the screen size (inch) and the resolution (PPI) in the embodiment of the thin film transistor of the present invention shown in FIG.
  • Each line shown in Fig. 10 (a), (b), and (c) is a plot obtained when the gate wiring is formed by the conventional method.
  • the plot shown in 10 (d) is the plot obtained for the buried gate wiring according to the present invention. As shown in Fig. 10, the finer the gate wiring in order to increase the resolution, the smaller the screen size in each case due to the signal delay associated with the increase in resistance. .
  • FIG. 11 is a perspective view showing a display device having a TFT array using the thin film transistor configuration of the present invention.
  • the TFT array shown in FIG. 11 is configured as a bottom-gate TFT, and has an insulating polymer film 101 formed on an insulating 14 substrate 100 and an insulating polymer film 101 formed on the insulating polymer film 101. 2 is shown to include an insulating film 102 deposited on the substrate.
  • the source electrode 103, the drain electrode 104, and the active layer 105 are patterned on the insulating film 102.
  • the passivation film 106 covers these thin film transistor elements to protect the thin film transistor elements.
  • the contact electrode 107 and the signal wiring 108 are respectively connected to the source electrode 107 through the contact holes formed through the passivation film 106. 3 and the drain electrode 104, respectively, which are arranged as an array.
  • the gate wiring 110 is buried in a structure in which a plurality of conductive layers are deposited inside a trench 109 formed in the insulating polymer film 101 according to the present invention. I have.
  • the cross-sectional area of the gate wiring 110 in the thin film transistor configuration of the present invention, it is possible to make the cross-sectional area of the gate wiring 110 larger than before.
  • a replacement sheet having a large cross-sectional area (Rule 26)
  • the gate wiring 110 is embedded in the insulating polymer film 101 and is firmly integrated by electroless plating, so peeling, bending, and cracking due to residual stress in the film Without causing such inconveniences, it is possible to achieve a large screen and high definition while guaranteeing the reliability of the thin film transistor.
  • FIG. 12 is a diagram showing a TFT array when the thin film transistor configuration of the present invention is applied to a top gate thin film transistor.
  • the gate wiring 110 is formed by being buried in the trench formed in the insulating polymer film 101, and has a disadvantage such as disconnection of the wiring formed on the top. It is possible to increase the cross-sectional area of the gate electrode without causing the problem.
  • the thin film transistor configuration of the present invention can be used in any display device using a so-called active matrix drive system in which thin film transistors are arranged as an array as described above.
  • Examples of the device include a liquid crystal display device and an electroluminescent device using an organic or inorganic active material.

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Bipolar Transistors (AREA)

Description

明細書 薄膜トランジスタ構造、 該薄膜トランジスタ構造の製造方法、 および 該薄膜トランジスタ構造を使用したディスプレイ ·デバイス 技術分野
本発明は、 薄膜トランジスタ構造、 薄膜トランジスタ構造の製造方法、 および該薄膜トランジスタ構造を含むディスプレイ ·デバイスに関し、 より詳細には、 薄膜トランジスタに接続されるゲート配線を、 浮遊容量 を低減させつつ大断面積化して、 信号遅延を生じさせずに高精細な表示 を可能とし、 かつ大型の表示画面を提供することを可能とする薄膜トラ ンジスタ構造、 薄膜トランジスタ構造の製造方法、 およぴ該薄膜トラン ジスタ構造を含むディスプレイ ·デパイスに関するものである。 背景技術
これまで、 薄膜トランジスタ (T F T) を使用した液晶ディスプレイ は、 コンピュータ、 セルラ電話、 腕時計、 テレビジョン装置といった種 々の表示を行うための装置におけるディスプレイ ·デバイスとして多用 されている。 特に、 近年ではコンピュータなどの能力、 記憶容量の増大 に伴い T F Tを使用したディスプレイ ·デバイスに対して大画面化、 高 精細化の要望が高まってきている状況にある。 T F Tを使用したデイス プレイ 'デバイスの大画面化、 高精細化を達成するためには、 特にゲー ト配線を低抵抗化して、 信号の伝搬遅延を防止する必要がある。 このた め、 従来からゲート線の材料の低抵抗化が検討されており、 M o、 M o W、 M o T aといった比較的抵抗率の高い材料から A 1、 C uといった 抵抗率の低 、材料へと低抵抗率の材料が採用されつつある。 差替え用紙 (規則 26) しかしながら、 上述した C uといった抵抗率のきわめて低い材料を使 用し、 さらに薄膜トランジスタのスィッチング速度を無視した条件で対 角線で測定した 3 0インチのディスプレイ ·デパイスについて考察すれ ば、 2 0 0 P P I以上の高精細化を達成することは、 現在のゲート配線 の抵抗では困難である。 この理由としては、 抵抗率の低い材料を使用し たとしても、 材料の抵抗率と、 断面積とに依存して定まることによる。 すなわち、 T F Tを使用したディスプレイ 'デパイスにおいて大画面 化、 および高精細化を達成するためには、 低抵抗率材料の使用に加え、 ゲート配線の断面積を大きくする必要がある。 しかしながら、 ゲート配 線の断面積を増加させるベく、 ゲート電極の平面的な広がりを増大させ ると、 必然的に画素電極の開口率が減少することに加え、 ゲート配線と、 それ以外の配線または電極との間にキヤパシタが形成され、 浮遊容量が 発生することとなり、 かえって伝達遅延を生じさせることにもなる。 さ らには、 ゲート配線の厚さを単に増加させることも可能ではあるものの、 ゲート配線の厚さを単に増大させたのみでは、 ゲート配線と交差する別 の信号配線といった他の配線の断線を生じさせてしまうといった別の不 都合を生じさせることになる。
さらに、 ゲート配線の製造方法についてみれば、 ゲート配線は、 従来 ではスパッタリングなどの気相成長法により形成されている。 しかしな がら、 従来のようなスパッタリング法などの気相成長法は、 成膜速度が 遅く、 ゲート配線の厚さを大幅に増大させることも可能であるものの、 製品歩留まり、 コスト高といった製造上の不都合を生じさせることもあ り、 ゲート配線をより効率の良い方法により製造することが必要とされ る。
これまで、 基板上に形成される配線を微細化するため、 種々の試みが なされており、 例えば特開平 1 0— 2 6 8 5 2 2号公報では、 基板上に 差替え用紙 (規則 26) ポジ型フォトレジストを使用してパターニングを行い、 該基板に対して 無電解メツキを施すことにより露出した基板上に導電パターンを形成す る導電パターンの形成方法が開示されている。
また、 特開平 1 1一 3 3 9 6 7 2号公報においては、 基板上にフォト レジストを塗布し、 パターニングを行い、 電解メツキ法、 無電解メツキ 法、 または無電解メツキ法と電解メツキ法とにより電極を形成した後、 フォトレジストを剥離する画像表示装置の製造方法が開示されている。 さらに、 特開平 1 1一 2 3 1 3 3 5号には、 基板上に堆積された二酸 化珪素被膜をパターユングし、 露出した基板に無電解メツキ法により電 極を形成させる埋設電極付き基板の製造方法が開示されている。
しかしながら、 上述したいずれの方法も、 T F T構造を含むディスプ レイ 'デバイスの伝搬遅延を最小とさせつつ、 大画面化、 高精細化、 お よび製造歩留まりの向上、 製造コストの削減を達成する点から充分なも のとはいえなかった。
本発明は上述の問題点に鑑みてなされたものであり、 本発明は、 T F
Tを使用したディスプレイにおいて、 ゲート配線の伝搬遅延の問題を解 決しつつ、 大画面化、 高精細化を、 製造歩留まりを向上させつつ、 低コ ストに達成することを目的とする。 発明の開示
すなわち、 本発明によれば、 ソース電極と、 ドレイン電極と、 ゲート 電極と、 活性層と、 該ゲート電極に接続されるゲート配線と、 少なくと もトレンチが形成された絶縁性ポリマー膜とを基板上に形成してなる薄 膜トランジスタ構造であって、 前記絶縁性ポリマー膜に形成された前記 トレンチが、 導電層により構成される前記ゲート配線を自己整合的に収 容する、 薄膜トランジスタ構造が提供される。 本発明においては、 前記 差替え用紙 (規則 26) ゲート配線は、 2 /z m〜 1 5 μ mの厚さとされ、 かつ前記ゲート配線の 縦横比は、 0 . 3〜 3であることが好ましい。 さらに、 本発明において は、 前記絶縁性ポリマー膜は、 光学的特性を調節するための処理が施さ れていてもよい。
さらに本発明においては、 前記絶縁性ポリマー膜は、 複数の異なるポ リマーから構成することができる。 また、 本発明においては、 前記絶縁 性ポリマー膜は、 シリコーン含有重合体を含んでいてもよい。 本発明に おいては、 前記ゲート配線は、 無電解メツキにより堆積されたシード層 を形成する導電層と、 電界メツキにより堆積された導電層とから構成す ることができる。 本発明においては、 前記薄膜トランジスタは、 ボトム ゲート型薄膜トランジスタまたはトップゲート型薄膜トランジスタとす ることができる。 本発明においては、 前記絶縁性ポリマー膜は、 感光性 樹脂または感光性樹脂組成物を含んでいてもよい。
本発明によれば、 ソース電極と、 ドレイン電極と、 ゲート電極と、 活 性層と、 前記ゲート電極に接続されるゲ一ト配線と、 少なくともトレン チが形成された絶縁性ポリマー膜とを基板上に形成してなる薄膜トラン ジスタを形成する方法において、 該方法は、 ソース電極と、 ドレイン電 極と、 ゲート電極と、 活性層とを形成する段階と、 前記基板上に絶縁性 ポリマ一膜を形成する段階と、 前記絶縁性ポリマー膜をパターニングし てトレンチを形成する段階と、 前記ドレンチに導電層を堆積させ、 前記 絶縁性ポリマー膜と自己整合的に前記ゲート配線を形成する段階とを含 む、 薄膜トランジスタ構造の製造方法が提供される。
本発明によれば、 前記ゲート配線を、 無電解メツキによりシード層を 形成する導電層を堆積させる段階と、 電解メツキにより前記シード層と は異なる導電層を堆積させる段階とにより形成することができる。 本発明においては、 前記ゲート配線を形成する段階は、 前記電解メッ 差替え用紙(規則 26) キの電流量および時間を制御して行う段階を含んでいてもよい。 本発明 においては、 前記ゲート配線を形成する段階は、 前記シード層を形成す る導電層とは異なる導電層を電解メツキにより形成する段階と、 前記電 解メツキにより形成された導電層を前記絶縁性ポリマーのレベルとする 段階とを含んでいてもよい。 本発明においては、 前記絶縁性ポリマー膜 に対して、 光学的特性を調節するための処理を施す段階を含んでいても よい。 本発明においては、 前記絶縁性ポリマー膜は、 シリコーン含有重 合体を含んでいてもよい。 本発明においては、 前記絶縁性ポリマー膜を、 感光性樹脂または感光性樹脂組成物から形成することもできる。
本発明によれば、 ソース電極と、 ドレイン電極と、 ゲート電極と、 活 性層と、 前記ゲート電極に接続されるゲート配線と、 少なくともトレン チが形成された絶縁性ポリマ一膜とを基板上に形成し、 前記絶縁性ポリ マー膜に形成された前記トレンチが導電層により構成される前記ゲート 配線を自己整合的に収容する、 薄膜トランジスタ構造を含むディスプレ ィ .デバイスが提供される。 本発明においては、 前記ゲート配線は、 2 z m〜l 5 /z mの厚さとされ、 かつ前記ゲート電極の縦横比は、 0 . 3 〜 3とすることができる。 本発明によれば、 前記絶縁性ポリマー膜は、 光学的特性を調節するための処理を施すことができる。 本発明によれば、 前記絶縁性ポリマ一膜は、 感光性樹脂または感光性榭脂組成物を含んで いてもよい。 本発明によれば、 前記絶縁性ポリマー膜は、 シリコーン含 有重合体を含んでいてもよい。 図面の簡単な説明
図 1は、 本発明の薄膜トランジスタ構成を示した図である。
図 2は、 本発明の作用を説明した図である。
図 3は、 本発明の薄膜トランジスタ構成の製造方法を示した図である。 差替え用紙 (規則 26) 図 4は、 本発明の薄膜トランジスタ構成の製造方法の図 3に続く工程 を示した図である。
図 5は、 本発明の別の実施の形態の薄膜トランジスタ構成の製造方法 を示した図である。
図 6は、 本発明の別の実施の形態の薄膜トランジスタ構成の製造方法 の図 5に続く工程を示した図である。
図 7は、 本発明の薄膜トランジスタ構成の製造方法の別の実施の形態 を示した図である。
図 8は、 本発明の薄膜トランジスタ構成のさらに別の実施の形態を示 した図である。
図 9は、 本発明の薄膜トランジスタ構成のさらに別の実施の形態を示 した図である。
図 1 0は、 本発明の薄膜トランジスタ構成により画面サイズと、 解像 度とを示した図である。
図 1 1は、 本発明の薄膜トランジスタ構造を使用したディスプレイ · デパイスに使用される T F Tアレイの斜視図である。
図 1 2は、 本発明の別の実施の形態の薄膜トランジスタ構造を使用し たディスプレイ ·デパイスに使用される T F Tアレイの斜視図である。 発明を実施するための最良の形態
図 1は、 本発明の薄膜トランジスタ構成を示した図である。 図 1 ( a ) には、 ボトムゲート型の薄膜トランジスタ構成を示し、 図 1 ( b ) には、 トップゲート型の薄膜トランジスタ構成を示す。 図 1 ( a ) に示した薄 膜トランジスタ構成は、 絶縁性のガラス、 セラミックスといった基板 1 0上に、 絶縁性ポリマー膜 1 1が設けられており、 この絶縁性ポリマー 差替え用紙 (規則 26) 膜 1 1に形成されたトレンチ 1 2に、 複数の導電層 1 3 a、 1 3わから 形成されたグート配線が埋設されている。 本発明において使用すること ができる絶縁性ポリマー膜 1 1は、 絶縁性のポリマー材料またはポリマ 一組成物から構成することができる。
本発明において使用することができるポリマー組成物としては、 具体 的には例えば、 ポリアクリレ一ト、 ポリスチレン、 ポリ (アタリレート 一スチレン) 、 ポリエステル、 エポキシ樹脂、 ポリカーボネート榭脂、 ポリアミ ド樹脂などの熱可塑性または熱硬化性樹脂を挙げることができ る。 また、 本発明において絶縁性ポリマー膜 1 1として使用することが できるポリマ一材料としては、 さらにアクリル系、 アクリル—スチレン 系、 エポキシ系のポリマーに対して感光性成分を混合、 または化学的に 結合させた感光性樹脂組成物または感光性樹脂、 いわゆるフォトレジス トとして使用することができるポリマー、 またはポリマー組成物から形 成することができる。
上述したような感光性樹脂組成物としては、 例えばアクリル系樹脂、 フエノーノレ ·ノボラック樹脂に対してキノンジァゾ誘導体を混合したポ ジ型のフォトレジスト、 アクリル系樹脂、 アクリル一スチレン共重合体 またはァクリル一ヒドロキシスチレン共重合体、 アクリル一アルコキシ スチレン共重合体に対して光酸発生剤を混合した、 いわゆる化学増幅系 のポジ型またはネガ型のフォトレジスト、 ァクリル榭脂とエチレン性の 不飽和結合を有するアタリレート (メタクリレート) 単量体とを混合し、 ジァゾ化合物により光重合を可能としたネガ型のフォトレジスト、 ェポ キシ樹脂に対して、 カチオン重合開始剤を混合したエポキシ系のフォト レジスト等を挙げることができる。
しかしながら、 本発明においては上述したポリマーまたはフォトレジ ストに限定されるものではなく、 ポリマー材料に対して適切なパター二 差替え用紙 (規則 26) ング■プロセスを使用してトレンチ 1 2を形成することができるポリマ 一またはポリマー,祖成物であれば、 いかなるものでも用いることができ る。
図 1 ( a ) に示した絶縁性ポリマー膜 1 1の厚さは、 絶縁性と言った 電気的な特性から、 1 // πι〜1 5 μ ΐηの範囲とすることができる。 さら に、 本発明においてゲート配線をトレンチ 1 2内に形成することを考慮 すれば、 トレンチ 1 2の形成性といった点から 2 μ m〜 1 0 mの範囲 とされることが好ましく、 さらには、 本発明において特に高精細、 大画 面化を行うためには、 2 / m〜 5 mの範囲とされることが好ましい。 図 1 ( a ) に示されるように、 このゲート配線は、 導電層 1 3 aと、
1 3 bとが積層して形成されていて、 導電層 1 3 aは、 無電解メツキに より形成される N i といった金属から形成されるシード層とされている。 また、 導電層 1 3 bは、 電解メツキ法により形成され、 ゲート配線を低 抵抗とするための材料を含んで形成されている。
本発明において、 伝搬遅延を生じさせることなく、 高精細、 大画面化 を達成するためには、 導電層 1 3 bを、 A l、 C u、 A gといった低抵 抗率の金属から形成することが好ましい。 さらに、 本発明において導電 層 1 3 bの安定性といった観点からは、 導電層 1 3 bを、 A 1または C uから形成することが好ましい。
図 1 ( a ) に示すゲート配線の厚さは、 本発明においてはゲート配線 が絶縁性ポリマー膜 1 1に埋設されて形成されるので、 絶縁性ポリマー 膜 1 1のレベルと同一レベルとされることが望ましく、 必要に応じて 1 m〜l 5 /x mの範囲とすることができる。 さらに、 本発明においては、 ゲート配線の厚さは、 高精細化おょぴ大画面化といった点、 およぴフォ トリソグラフィ一の再現性'安定性といった絶縁性ポリマー膜 1 1の製 造といった観点から、 1 μ π!〜 1 0 mの範囲とされることが好ましく、 差替え用紙 (規則 26) さらには、 2 μπ!〜 5 μπαとされることが、 高精細化、 大画面化と絶縁 性ポリマー膜 11を含めた製造プロセスの容易性をパランスさせる上で 好ましい。
また、 本発明においては、 絶縁性ポリマー膜 1 1と、 ゲート配線の上 端は、 ゲート配線に隣接する薄膜トランジスタに対して電気的な悪影響 を与えないように、 自己整合的に形成されていることが好ましい。 絶縁性ポリマー膜 1 1およびゲート配線の上側には、 絶縁膜 14が堆 積され、 この絶縁膜 14上に、 ソース電極 15、 ドレイン電極 16、 Ρ + a— S i、 N+a— S iといった材料で構成される活性層 17といつ た層が堆積され、 パターユングされ、 さらに Mo、 MoW、 MoTaと いった金属または合金によりそれぞれの電極が形成され、 薄膜トランジ スタ要素とされている。 図 1においては、 これらの電極の詳細な構成に ついては省略して示しているが、 これまで知られたいかなる電極構成で も、 本発明においては使用することができる。
図 1 (a) においては、 ゲート配線と、 薄膜トランジスタ要素である ゲート電極とは、 隣接して形成されている。 しかしながら、 本発明にお いては、 ゲート配線と、 薄膜トランジスタ要素であるゲート電極とを位 置的にずらして形成することも可能であり、 この場合には、 ゲート電極 と、 ゲート配線とは、 絶縁膜 14上において位置的に水平方向に位置的 にずらして形成することができる。 さらに、 本発明においては、 ゲート 電極のサイズは、 薄膜トランジスタ構造に必要とされるいかなるサイズ ともすることができる。
図 1 (a) において、 ソース電極 15、 ドレイン電極 16、 半導体層 17といった薄膜トランジスタ要素の上には、 S i Ox、 S i Ny、 S i Ox Nyといった絶縁性材料から構成されるパッシベーシヨン層 18 が形成されていて、 薄膜トランジスタ要素の動作を保証する構成とされ 差替え用紙 (規則 26) ている。
ノ ッジベーシヨン層 18には、 コンタクトホール 20 a、 2 O bが形 成されていて、 これらのコンタクトホール 20 a、 2 O bを通してコン タクト用電極 21 a、 および信号配線 21 bがそれぞれソース電極 1 5 およびドレイン電極 16に接続されている。
図 1 (b) は、 本発明の薄膜トランジスタ構成をトップゲート型の薄 膜トランジスタに適用した実施の形態を示す。 図 1 (b) に示した薄膜 トランジスタは、 絶縁性の基板 10上に、 絶縁層 22が形成され、 絶縁 層 22上にソース電極 23、 ドレイン電極 24、 活性層 25が形成され て、 薄膜トランジスタ要素を構成している。 ソース電極 23、 ドレイン 電極 24、 活性層 25といった薄膜トランジスタ要素の上側には、 S i Ox、 S i Ny、 S i OxNyといった絶縁性材料から構成される絶縁 膜 26が、 CVDといった適切な方法により堆積されている。 また、 本 発明においては、 絶縁層 22は、 特性、 コストなどの点から用いても、 用いなくともよい。
絶縁膜 26上には、 ポリマー材料を含んで構成される絶縁性ポリマー 膜 27が形成されていて、 絶縁性ポリマー膜 27に形成されたトレンチ 28にゲ一ト配線 29が埋設されて形成されている。 図 1 (a) で説明 したように、 図 1 (b) に示した実施の形態では、 ゲート電極は、 ゲー ト配線 29に隣接して形成されているものとして説明するが、 本発明に おいては、 特にゲート電極とゲート配線 29とを隣接して形成する必要 はなく、 必要に応じて水平方向に離間させて形成することもできる。 図 1 (b) に示したゲート配線についても、 無電解メツキ法により形 成されるシード層と、 電解メッキ法により形成される導電層といった複 数の層から構成されている、 なお、 本発明においては、 ゲ一ト配線を 2 層構成とする必要はなく、 必要に応じて 2層以上の構成として形成する 差替え用紙 (規則 26) こともできる。
絶縁性ポリマー膜 27上には、 パッシベーシヨン膜 3 1が堆積されて おり、 このパッシベーシヨン膜 3 1と、 絶縁性ポリマー膜 27と、 絶縁 膜 26とを通してコンタクト用電極 3 2 aおよび信号配線 32 bがそれ ぞれソース電極 23とドレイン電極 24とに接続されている。 図 1 (b) において説明した各膜については、 図 1 (a) で説明した各層と同様の 材料、 構成を用いることができる。
図 2は、 本発明の薄膜トランジスタ構成における作用を詳細に説明し た図である。 図 2 (a) は、 従来の薄膜トランジスタ構成のゲート配線 を示した図であり、 図 2 (b) 力 本発明の薄膜トランジスタ構成のゲ ート配線を示した図である。 図 2 (a) に示されるように、 従来のゲー ト配線 3 5の構成では、 ゲート配線 3 5の断面積を増加させようとする と、 スパッタリングといった成膜方法の成膜速度等の点から、 ゲート配 線 3 5の平面的な広がりを増大せざるを得ない。 また、 ゲート配線 3 5 を厚く形成することによってゲート電極 3 5の断面積を増加させたとし ても、 ゲート電極 3 5が厚くなったことにより形成される段差のため、 さらに上部に形成される配線などの断線を生じさせることになる。
図 2 (b) に示した、 本発明におけるゲート配線の構成では、 ゲート 配線 3 5を、 絶縁性ポリマー膜 36に形成されたトレンチ内に、 絶縁膜 と自己整合的に高い縦横比で構成するものである。 本発明における縦横 比 (アスペクト比) は、 以下の式で示されるように、 ゲート配線 3 5の 断面における高さ (h) を幅 (w) で除したものとして定義される。
縦横比 (アスペクト比) =A s =hZw (1) すなわち、 図 2においてゲート配線 3 5の断面積が一定である場合 ( S 1 =S 2) を考えてみると、 ゲート線 3 5と、 ゲート配線 35上に構 成される各層 3 7との間に形成される浮遊容量は、 ゲート配線 3 5の水 差替え用紙 (規則 26) 平方向の面積に応じて増大する。 このため、 単に断面積を増加させただ けでも、 抵抗を低下させることが可能となるものの、 浮遊容量が増加す るため充分に信号遅延に対応できないこととなる。 しかしながら、 本発 明においては、 縦横比を、 所定の範囲としつつ、 ゲート電極 3 5の厚膜 化を行うため、 同一の断面積であれば、 図 2に示すように浮遊容量は、 L b Z L aの比で低減させることができる。 したがって、 縦横比 (ァス ぺクト比 A s ) を大きくすることにより信号遅延をよりいっそう減少さ せることができる。
図 2 ( b ) に示すように本発明のゲート電極 3 5の構成は、 ゲート電 極 3 5の大断面積化を、 ゲート電極 3 5の厚さを、 充分な特性を保ちつ つ増加させることにより、 信号遅延といった問題を生じさせずに大画面 化、 高精細化といった所望する特性を得ることを可能とする。 本発明に おけるゲート電極 3 5の縦横比 (A s ) は、 従来よりも大きなゲート電 極断面積を与えつつ、 高精細、 大画面化といった本発明の目的を充分に 達成するためには、 ゲート配線 3 5の厚さが 2 μ π!〜 1 5 μ πιの範囲で 0 . 3≤A s 3の範囲とすることができ、 さらに、 高精細化、 大画面 化といった目的のためゲート電極 3 5の低抵抗化を達成するためには、 ゲート配線 3 5の厚さが 2 /x m〜l 5 μ mの範囲において特に 0 . 4≤ A s 3の範囲とすることが好ましい。
図 3は、 本発明の薄膜トランジスタ構造を形成するための製造方法を 示した工程図である。 本発明の薄膜トランジスタ構造の製造方法におい ては、 図 3 ( a ) に示すように、 必要に応じて表面処理などを行ったガ ラス、 セラミックスといった絶縁性の基板 1 0を用意する。 ついで、 図 3 ( b ) に示すように、 この基板 1 0をまず、 シランカップリング剤、 具体的にはアミノシランカツプリング剤により処理して P dを含む無電 解メツキを行うための触媒層 4 1を形成する。 触媒層 4 1の形成は、 例 差替え用紙 (規則 26) えば巿販の P dイオンまたは P dコロイドを含む触媒水溶液に基板 1 0 を浸漬し、 その後必要に応じて P dイオンを還元するなどして金属を析 出させることにより行うことができる。
ついで、 図 3 ( c ) に示すように、 基板 1 0に対してポリマーを含ん で構成される絶縁性ポリマー膜 4 2を適切な塗布方法、 例えば、 スピン コーティングなどを用いて形成する。 この際に使用できるポリマーとし ては、 図 1において説明した熱可塑性樹脂または熱硬化性樹脂、 または フォトレジストを使用することができる。 特に、 上述したポリマー材料 として感光性樹脂または感光性樹脂組成物を使用することにより、 露光 · 現像工程を増加させることなく、 埋設されたゲート配線を形成すること が可能となる。
ついで、 図 3 ( d ) に示されるように、 適切なフォトマスクを使用し て、 フォトレジストから構成される絶縁性ポリマー膜 4 2に対して露光■ 現像を行い、 ゲート配線を形成するためのトレンチ 4 3を形成する。 こ のトレンチ 4 3の下部面には、 P d触媒が露出しておりシード層を無電 解メツキ法により選択的に形成させることができる。
また、 本発明において、 絶縁性ポリマー膜 4 2を、 感光性樹脂または 感光性樹脂組成物ではなく、 熱可塑性樹脂または熱硬化性樹脂から構成 する場合には、 露光 ·現像工程ではなく、 スクリーン印刷といった方法 を使用してトレンチ 4 3を形成することもできる。 スクリーン印刷を使 用することにより、 使用する絶縁性ポリマー膜 4 2が感光性樹脂または 感光性樹脂組成物であるカゝ、 熱可塑性または熱硬化性樹脂であるかを問 わず、 プロセス工程を低減させることも可能である。
図 3 ( e ) には、 本発明においてトレンチ 4 3に無電解メツキでシー ド層 4 4 aを形成する工程を示す。 導電層として機能するシード層 4 4 aを形成する導電材料は、 これまでに知られたいかなる金属でも使用す 差替え用紙(規則 26) ることができるが、 本発明においては特に、 無電解メツキ法によりニッ ケル (N i ) を使用してシード層 4 4 aを形成することが好ましい。 本 発明においてシード層 4 4 aを N iにより形成する場合には、 比較的厚 く形成される後述する C uといった金属の基板 1 0に対する付着性を向 上させることができ、 絶縁性ポリマー膜 4 2の厚膜化とともに発生する 膜内応力の増加による、 ゲート配線の基板 1 0の表面からの剥離、 ガラ ス基板の反りにより発生する不都合を改善することが可能となる。
本発明において上述したシード層 4 4 aは、 例えば、 次亜リン酸を使 用する硫酸二ッケル水溶液による無電解メッキ法により形成することが できる。 このシード層 4 4 aを形成させる水溶液には、 硫酸ニッケル以 外にも、 これまで知られたいかなる添加剤が添加されていても良い。 図 3 ( e ) に示すシード層 4 4 aの厚さは、 本発明においては特に制限さ れるものではなく、 シード層 4 4 aを形成することによりゲート配線の 剥離や、 基板の反りといった不都合を生じさせない限りいかなる厚さと することもできる。 また、 シード層 4 4 aを形成させるための無電解メ ツキ手法としては、 これまで知られたいかなる手法でも用いることがで さる。
ついで、 本発明の薄膜トランジスタ構造の製造方法においては、 図 3 ( f ) に示すように A 1、 C u、 A gといった低抵抗率の金属から形成 される導電層 4 4 bを、 電解メツキ法により堆積させ、 ゲート配線を形 成させる。 電解メツキ法を適用して、 導電層 4 4 bを、 銅 (C u ) とい つた金属から形成する場合には、 硫酸銅 (C u S 0 4) 水溶液に図 3 ( e ) に示した構造が形成された基板 1 0を浸漬して電流を通じ、 電流量と、 時間との積から、 ファラデ一の法則にしたがつて析出した C uの析出量 を制御し、 ゲート配線を絶縁性ポリマー膜 4 2と自己整合的に形成する ことが可能となる。 差替え用紙 (規則 26) 上述したようにしてゲート配線 4 5を自己整合的に形成することがで きる理由としては、 図 3 ( e ) に示した工程においてシード層 4 4 aを 形成する際に、 P d触媒が付着した部分ばかりではなく、 本発明におい ては絶縁性ポリマー膜 4 2にトレンチ 4 3を形成するため、 このトレン チ 4 3の壁面にもある程度 P d触媒が付着し、 C uの堆積が厚さ方向ば かりではなく、 横方向に対しても良好に行うことができるためと推定し ている。
また、 本発明においては、 特に電流量および時間といった電解メツキ 条件を厳密にコントロールして自己整合的にゲート配線を形成させるば かりではなく、 ゲート配線をトレンチ 4 3から突出するような高さにま で堆積させ、 研磨、 エッチング、 といった表面処理を行うことにより、 ゲート配線の自己整合性を改善することが可能である。
その後、 本発明においては N + a— S iまたは P + a— S i、 多結晶 S iといった材料をこれまで知られた方法を使用してゲート電極を堆積 させ、 ゲート配線に隣接したゲート電極が形成される。 上述したように ゲート電極と、 ゲート配線とは、 薄膜トランジスタ構造の必要に応じて、 互いに隣接して形成することもできるし、 離間して形成することもでき る。
本発明においては、 シード層 4 4 aとして特に N iを用い、 導電層 4 4 bとして C uを使用することにより、 厚膜配線を含む薄膜トランジス タにおける低抵抗化を、 大画面化、 高精細化の要求を満たしつつ、 膜内 応力により生じる不都合を発生させることなく達成することを可能とす る。
また、 本発明においては、 絶縁性ポリマー膜 4 2を使用し、 さらにシ ード層 4 4 aによりゲート配線と基板 1 0との一体性を向上させている ため、 絶縁膜として S i O 2を使用した場合に比較して膜内応力/膨張率 差替え用紙 (規則 26) の差を吸収でき、 より信頼性の高い薄膜トランジスタ構造を提供するこ とが可能となる。 さらには、 ゲート配線と、 基板 10との一体性が向上 する結果、 導電処理したフレキシブルな基板上に薄膜トランジスタ構造 を形成することも可能であり、 フレキシビリティが向上したディスプレ ィ ·デパイスを提供することも可能となる。
図 4は、 本発明の薄膜トランジスタ構成の製造方法において、 薄膜ト ランジスタ要素を形成するための、 図 3に示した工程に続く工程を示し た図である。 図 3の各工程の後、 図 4 (a) に示すように、 ゲート配線 およびゲート電極が形成された絶縁性ポリマー膜 42上に、 S i Ox、 S i Ny、 S i OxNyといった絶縁層から構成される絶縁膜 47が、
CVDといった適切な方法により堆積される。 ついで、 図 4 (b) に示 すようにゲート絶縁膜 47上に、 ソース電極 48、 ドレイン電極 49、 活性層 50が、 堆積 ·パターユング ·イオン注入などのこれまで知られ たいかなる方法により堆積され、 さらにこれらの電極は、 堆積 ·パター ニングされた Mo、 MoTa、 MoW、 Al、 といった適切な金属また は合金を含んで構成されている。
その後、 図 4 (c) に示すように、 S i O x、 S i Nx、 S i OxN yといった絶縁層からなるパッシベーション層 51を堆積し、 適切なパ ターニング ·プロセスを使用してコンタクト ·ホールを形成させ、 コン タクト用電極 52 aおよび信号配線 52 bを形成させて、 図 4 (d) に 示した本発明の薄膜トランジスタ構造が形成される。 図 4に示すように、 本発明においてゲート配線を埋設構造として形成する。 このため、 本発 明によれば、 薄膜トランジスタ構成を形成する際に不要な段差を生じさ せることがなく、 薄膜トランジスタの信頼性を向上させることができる。 図 5は、 本発明の薄膜トランジスタ構造をトップゲート型薄膜トラン 差替え用紙 (規則 26) ジスタに適用する場合の、 薄膜トランジスタ構造の製造方法の実施の形 態を示した工程図である。 図 5に示すトップゲ一ト型薄膜トランジスタ 構造を本発明にしたがって形成する場合には、 図 5 (a) に示すように、 まず、 適切な表面処理を行った基板 10を用い、 図 5 (b) に示すよう に、 S i Ox、 S i Ny、 S i O x N yといった材料から开成される絶 縁層 61を、 CVDといった適切な方法により堆積させる。
ついで、 図 5 (c) では、 図 4 (b) において説明したと同様のプロ セスを使用して、 ソース電極 62、 ドレイン電極 63、 活性層 64を堆 積おょぴパターニングする。
ついで、 図 5 (d) に示されるように絶縁膜 65を CVDといった方 法により堆積させる。 絶縁膜 65が堆積された後、 P d触媒 66を図 3 において説明したと同様にして絶縁膜 65表面に付着させ、 その後絶縁 膜 65上に本発明において使用する絶縁性ポリマー膜 67を形成する。 上述した各工程は、 図 3において説明したと同様の方法を使用して行う ことができる。
図 6には、 図 5 (d) において堆積された絶縁性ポリマー膜 67にト レンチ 68を形成して、 無電解メッキ法によるシード層 69 aの形成 ( 図 6 (b) ) 、 導電層 6 9 bの電解メツキ法による堆積の後 (図 6 (c) ) 、 パッシベーシヨン層 70の堆積、 コンタクト用電極 71 aおよぴ信 号配線 71 bの形成を上述したようにして行い (図 6 (d) ) 、 トップ ゲ一ト型薄膜トランジスタを形成する。
図 7は、 本発明の薄膜トランジスタ構造の製造方法のさらに別の実施 の形態を示した図である。 図 7に示した製造方法においては、 図 7 (a) に示すように必要に応じて表面処理された基板 10を用い、 この基板 1 0上に絶縁性ポリマー膜 80を形成する (図 7 (b) ) 。 図 7 (c) に 示した工程では、 図 3において詳細に説明したと同様な方法を用いて、 差替え用紙 (規則 26) トレンチ 8 1を形成する。 トレンチ 8 1が形成された後、 シリコーン粒 子を分散させた分散液により絶縁性ポリマー膜 8 0および基板 1 0とを 処理して撥水層 8 2を転写または形成する。
その後、 図 7 ( d ) に示すように、 P d触媒水溶液に基板 1 0と、 絶 縁性ポリマー膜 8 0とが形成された基板 1 0を浸漬して、 P d触媒によ る処理が行われる。 撥水層 8 2が付着または含浸しない部分には、 P d または P dコロイドが付着し、 撥水層 8 2が付着または含浸される部分 には、 P dイオンまたは P dコロイド 8 3が付着しない。 このため、 図 7 ( e ) に示すように、 無電解メッキ法によりシ一ド層 8 4 aを良好に 形成することが可能となる。 この後、 電解メツキ法を使用し、 C uとい つた低抵抗率の導電層を堆積させて、 ゲート配線を形成する。
本発明の薄膜トランジスタ構造の製造方法のさらに別の実施の形態で は、 撥水層 8 2の転写を、 図 7 ( c ) のトレンチ 8 1の形成工程の前に 行うこともできる。 さらに、 本発明においては、 絶縁性ポリマー膜 8 0 を形成する際にシリコーン 'セグメントを含むシリコーン含有重合体を 混合、 またはポリマー自体がシリコーン 'セグメントを含んで形成され るシリコーン含有重合体を、 ポリマーとして使用することもできる。 こ の場合にも、 シリコーン ·セグメントは、 絶縁性ポリマー膜 8 0の表面 に露出する。
上述したシリコーン含有重合体を使用しても撥水層 8 2を別工程を使 用して転写させた場合のような撥水効果を得ることができ、 かつ P d触 媒を選択的に付着させることが可能となる。 上述したシリコーン 'セグ メントを含むポリマー、 またはポリマー組成物は、 さらには感光性樹脂 または感光性榭脂組成物として構成することもできる。
さらに本発明の薄膜トランジスタ構造の実施の形態では、 図 3および 図 5で詳細に説明した絶縁性ポリマー膜を形成した後、 さらに絶緣性ポ 差替え用紙 (規則 26) リマー膜の光学的特性を調節するために、 各種の処理を施すことができ る。
図 8および図 9は、 ボトムゲート型薄膜トランジスタ構成に対して、 上述した絶縁性ポリマー膜に対する処理を施した薄膜トランジスタの実 施の形態を示した図である。 図 8 ( a ) に示した薄膜トランジスタ構造 の実施の形態においては、 絶縁性ポリマー膜 9 0の表面は、 例えば適切 なフォトリソグラフィー ·プロセスを使用して粗面化処理が行われてお り、 この粗面化処理された面に反射膜 9 0 aが形成されていて、 視野角 を広げる構成とされている。 反射膜 9 0 aとしては、 種々の材料を使用 した例えば C V Dプロセスにより形成される、 これまで知られたいかな る材料 ·構成の反射膜でも使用可能であり、 例えば 1層構成、 または誘 電体からなる多層膜構成として形成することができる。
さらに、 図 8 ( a ) に示した実施の形態においては、 粗面化処理面の 上側に平坦化させるための絶縁膜 9 1が形成されており、 薄膜トランジ スタ要素に対して悪影響を与えない構成とされている。 平坦化させるた めの絶縁膜 9 1としては、 絶縁性ポリマー膜 9 0を構成する材料と同一 の材料を使用することもできるし、 互いに屈折率の異なる材料を積層し て散乱効果を生じさせるように構成することもできる。
図 8 ( b ) には、 本発明の薄膜トランジスタ構造のさらに別の実施の 形態を示す。 図 8 ( b ) に示した薄膜トランジスタの実施の形態におい ては、 絶縁性ポリマ一膜 9 0には、 プリズムを形成させるベくスロープ 9 0 bが形成されている。 絶縁 14ポリマー膜 9 0の上側には、 さらに異 なった屈折率のポリマー層 9 2が積層されていて、 プリズムが構成され ている。 図 8 ( b ) に示した構成の薄膜トランジスタ構造を使用しても 視野角の向上およぴ高輝度化を達成することが可能となる。
図 9に示す薄膜トランジスタ構成においては、 絶縁性ポリマー膜 9 0 差替え用紙 (規則 26) の表面にフレネル · レンズ 9 0 cが开$成されており、 さらに屈折率の異 なる別の絶縁性材料 9 3により平坦ィ匕されていて、 光線の指向性が制御 されている。 絶縁性材料 9 3としては、 絶縁性材料 9 1、 9 2と同様に、 ポリマー材料を使用することもできるが、 必要に応じてポリマー以外の 誘電体から形成することができる。 図 8および図 9に示した薄膜トラン ジスタ構造では、 いずれの場合にも絶縁性ポリマー膜 9 0とゲ一ト配線
9 4とは、 隣接部において自己整合的に形成されていて、 上側に形成さ れる薄膜トランジスタ要素に対して悪影響を与えることがないようにさ れている。
図 1 0は、 図 2に示した本発明の薄膜トランジスタの実施の形態にお いて、 画面サイズ (インチ) と、 解像度 (P P I ) とをプロットした図 である。 図 1 0 ( a ) 、 ( b ) 、 ( c ) で示される各ラインが、 従来の 方法により形成されたゲート配線の場合に得られるプロットであり、 図
1 0 ( d ) に示されるプロットが本発明による、 埋設されたゲート配線 に対して得られるプロットである。 図 1 0に示されるように、 解像度を 高めようとして、 ゲート配線を細くして行けば行くほど、 いずれの場合 にも抵抗の増加にともなう信号遅延のため、 画面サイズが低下すること が示される。
従来のゲート配線の構成を採用する場合には、 図 1 0に示すように、 4 0 0 P P Iの解像力を達成しょうとすると最も抵抗率の低い C uを用 いたゲート配線でも、 画面サイズは、 約 2 0インチにまで低下すること になる。 このため、 高精細化と、 大画面化とはトレード 'オフの関係と なることが示されている。
し力 しながら、 本発明による埋設ゲート配線の構成を採用することに より形成された薄膜トランジスタ構成では、 図 1 0 ( d ) に示すように ゲート配線の断面積を向上できることに加え、 浮遊容量の問題も生じさ 差替え用紙 (規則 26) せることがないので、 4 0 O P P Iといった高精細な解像度のまま、 約 2 5インチの画面サイズを提供することが可能となる。 この傾向は、 よ り低い解像度の場合を比較するとより明瞭であり、 本発明のゲート配線 を使用した薄膜トランジスタ構成を使用するディスプレイ ■デバイスは、 従来に比較して、 より大画面のディスプレイ 'デバイスを提供すること が可能となることが示される。
図 1 1は、 本発明の薄膜トランジスタ構成を使用して T F Tアレイと したディスプレイ 'デパイスを示した,斜視図である。 図 1 1に示した T F Tアレイは、 ボトムゲート型 T F Tとして構成されており、 絶縁 14の 基板 1 0 0上に形成された絶縁性ポリマー膜 1 0 1と、 絶縁性ポリマー 膜 1 0 1の上に堆積された絶縁膜 1 0 2を含んでいるのが示されている。 さらには、 図 1 1に示した薄膜トランジスタ構成では、 絶縁膜 1 0 2 の上には、 ソース電極 1 0 3と、 ドレイン電極 1 0 4と、 活性層 1 0 5 とがパタ一ユングされていて、 これらの薄膜トランジスタ要素を、 パッ シベーシヨン膜 1 0 6が被覆して、 薄膜トランジスタ要素を保護してい る。 さらに図 1 1に示される薄膜トランジスタ構造では、 パッシベーシ ヨン膜 1 0 6を通して形成されたコンタクト ·ホールを介して、 それぞ れコンタクト用電極 1 0 7と、 信号配線 1 0 8とがソース電極 1 0 3と ドレイン電極 1 0 4とにそれぞれ接続されていて、 これらがアレイとし て配置されている。
さらに図 1 1に示すように、 ゲート配線 1 1 0は、 本発明に従い絶縁 性ポリマー膜 1 0 1に形成されたトレンチ 1 0 9の内部に複数の導電層 が堆積された構成で埋設されている。 図 1 1に示されるように本発明の 薄膜トランジスタ構成では、 従来にましてゲート配線 1 1 0の断面積を 大きくすることが可能である。 さらに、 本発明においては、 大断面積の 差替え用紙 (規則 26) ゲート配線 1 1 0は、 絶縁性ポリマー膜 1 0 1内に埋設されて、 無電解 メツキおょぴ電解メツキにより堅固に一体化されているので、 膜内の残 留応力による剥離、 曲がり、 ひび割れといった不都合を生じさせること なく、 薄膜トランジスタの信頼性を保証しつつ、 大画面化、 髙精細化を 達成することが可能となる。
図 1 2は、 本発明の薄膜トランジスタ構成を、 トップゲート型薄膜ト ランジスタに適用した場合の T F Tアレイを示した図である。 図 1 1に おいて説明したと同様に、 ゲート配線 1 1 0は、 絶縁性ポリマー膜 1 0 1に形成されたトレンチに埋設されて形成されており、 上部に形成され る配線の断線といった不都合を生じさせずに、 ゲート電極の断面積を增 大することが可能とされている。
本発明の薄膜トランジスタ構成は、 上述したように薄膜トランジスタ をアレイとして配置する、 いわゆるアクティブ 'マトリックス駆動方式 を使用するいかなるディスプレイ ·デバイスにでも使用することができ、 このようなディスプレイ ·デパイスとしては、 具体的には例えば液晶デ イスプレイ ·デバイス、 有機または無機の活性材料を使用するエレクト 口 'ルミネッセンス ·デバイスなどを挙げることができる。
これまで、 本発明を図面に示した実施の形態をもって説明してきたが、 本発明は、 図面に示した実施の形態に限定されるものではなく、 細部の 構成、 材料、 寸法といった種々の構成要件においてこれまで知られたい かなる材料、 構成、 寸法であっても、 本発明の作用 '効果を奏する限り 使用することができる。
、差替え用紙 (規則 26)

Claims

請求の範囲
1 . ソース電極と、 ドレイン電極と、 ゲート電極と、 活性層と、 該ゲ —ト電極に接続されるゲート配線と、 少なくともトレンチが形成された 絶縁性ポリマー膜とを基板上に形成してなる薄膜トランジスタ構造であ つて、
前記絶縁性ポリマー膜に形成された前記トレンチが、 導電層により構 成される前記ゲート配線を自己整合的に収容する、 薄膜
2 . 前記ゲート配線は、 2 !〜 1 5 /x mの厚さとされ、 かつ前記ゲ 一ト配線の縦横比は、 0 . 3〜 3である、 請求項 1に記載の薄膜トラン ジスタ構造。
3 . 前記絶縁性ポリマー膜は、 光学的特性を調節するための処理が施 される、 請求項 1または 2に記載の薄膜トランジスタ構造。
4 . 前記絶縁性ポリマー膜は、 複数の異なるポリマーから構成される、 請求項 1〜 3のいずれか 1項に記載の薄膜トランジスタ構造。
5 . 前記絶縁性ポリマー膜は、 シリコーン含有重合体を含む、 請求項 ;!〜 4のいずれか 1項に記載の薄膜トランジスタ構造。
6 . 前記ゲート配線は、 無電解メツキにより堆積されたシード層を形 成する導電層と、 電界メツキにより堆積された導電層とから構成される、 請求項 1〜 5のいずれか 1項に記載の薄膜トランジスタ構造。
7 . 前記薄膜トランジスタは、 ボトムゲート型薄膜トランジスタまた はトップゲート型薄膜トランジスタである、 請求項 1〜 6のいずれか 1 項に記載の薄膜トランジスタ構造。
8 . 前記絶縁性ポリマー膜は、 感光性樹脂または感光性樹脂組成物を 含む、 請求項 1〜 7のいずれか 1項に記載の薄膜トランジスタ構造。
9 . ソース電極と、 ドレイン電極と、 ゲート電極と、 活性層と、 前記 差替え用紙(規則 26) ゲート電極に接続されるゲート配線と、 少なくともトレンチが形成され た絶縁性ポリマー膜とを基板上に形成してなる薄膜トランジスタを形成 する方法において、 該方法は、
ソース電極と、 ドレイン電極と、 ゲート電極と、 活性層とを形成する 段階と、
前記基板上に絶縁性ポリマー膜を形成する段階と、
前記絶縁性ポリマー膜をパターユングしてトレンチを形成する段階と、 前記トレンチに導電層を堆積させ、 前記絶縁性ポリマー膜と自己整合 的に前記ゲート配線を形成する段階とを含む、 薄膜トランジスタ構造の 製造方法。
1 0 . 前記ゲート配線を、 無電解メツキによりシード層を形成する導 電層を堆積させる段階と、 電解メツキにより前記シード層とは異なる導 電層を堆積させる段階とにより形成する、 請求項 9に記載の薄膜トラン ジスタ構造の製造方法。
1 1 . 前記ゲート配線を形成する段階は、 前記電解メツキの電流量お ょぴ時間を制御して行う段階を含む、 請求項 1 0に記載の薄膜トランジ スタ構造の製造方法。
1 2 . 前記ゲート配線を形成する段階は、
前記シード層を形成する導電層とは異なる導電層を電解メツキにより 形成する段階と、
前記電解メツキにより形成された導電層を前記絶縁性ポリマーのレべ ルとする段階とを含む、 請求項 1 0に記載の薄膜トランジスタ構造の製 造方法。
1 3 . 前記絶縁性ポリマー膜に対して、 光学的特性を調節するための 処理を施す段階を含む、 請求項 9〜 1 2のいずれか 1項に記載の薄膜ト 差替え用紙(規則 26) ランジスタ構造の製造方法。
1 4 . 前記絶縁性ポリマー膜は、 シリコーン含有重合体を含む、 請求 項 9〜 1 3のいずれか 1項に記載の薄膜トランジスタ構造の製造方法。
1 5 . 前記絶縁性ポリマー膜を、 感光性樹脂または感光性樹脂組成物 から形成する、 請求項 9〜1 4のいずれか 1項に記載の薄膜トランジス タ構造の製造方法。
1 6 . ソース電極と、 ドレイン電極と、 ゲート電極と、 活性層と、 前 記グート電極に接続されるゲート配線と、 少なくともトレンチが形成さ れた絶縁性ポリマー膜とを基板上に形成し、 前記絶縁性ポリマー膜に形 成された前記トレンチが導電層により構成される前記ゲート配線を自己 整合的に収容する、 薄膜トランジスタ構造を含むディスプレイ 'デパイ ス。
1 7 . 前記ゲート配線は、 2 11!〜 1 の厚さとされ、 かつ前記 ゲート電極の縦横比は、 0 . 3〜 3である、 請求項 1 6に記載のディス プレイ 'デパイス。
1 8 . 前記絶縁性ポリマー膜は、 光学的特性を調節するための処理が 施される、 請求項 1 6または 1 7に記載のディスプレイ ·デパイス。
1 9 . 前記絶縁性ポリマー膜は、 感光性樹脂または感光性樹脂組成物 を含む、 請求項 1 6〜1 8のいずれか 1項に記載のディスプレイ 'デパ イス。
2 0 . 前記絶縁性ポリマー膜は、 シリコーン含有重合体を含む、 請求 項 1 6〜1 9のいずれか 1項に記載のディスプレイ ·デバイス。
差替え用紙(規則 26)
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