WO2002067264A2

WO2002067264A2 - Verfahren zum lesen einer speicherzelle eines halbleiterspeichers und halbleiterspeicher

Info

Publication number: WO2002067264A2
Application number: PCT/DE2002/000486
Authority: WO
Inventors: Helmut Fischer; Kazimierz Szczypinski
Original assignee: Infineon Technologies Ag
Priority date: 2001-02-16
Filing date: 2002-02-11
Publication date: 2002-08-29
Also published as: WO2002067264A3; DE10107314C2; US20040037129A1; KR20030076683A; JP2004528664A; KR100563100B1; US6920074B2; CN1524267A; DE10107314A1

Abstract

Bei einem Halbleiterspeicher besteht eine kapazitive Kopplung zwischen den weitgehend parallel verlaufenden Bitleitungen (38, 39). Äußere Abschnitte (13, 14, 36, 37) der Bitleitungen sind über jeweilige Schalter (27, 28, 29, 30) mit dem dazwischen angeordneten Leseverstärker (10) verbunden. Um die kapazitive Einkopplung durch andere Bitleitungen beim Auslesen einer Speicherzelle (15) vor dem Beginn der Verstärkung durch den Leseverstärker (10) in die nicht mit der auszulesenden Speicherzelle (15) gekoppelte Bitleitung (39) möglichst gering zu halten, sind die Schalter (28, 29) in jener Bitleitung (39) leitend geschaltet. Während der Verstärkungsphase wird der entfernte äußere Abschnitt (37) jener Bitleitung (39) über den entsprechenden Schalter (29) abgeschaltet. In einer Ausführungsform wird die Kapazität der nicht mit der auszulesenden Speicherzelle (15) verbundenen Bitleitung (39) weiter erhöht, indem eine Vorladeschaltung (31) zusätzlich aktiviert ist.

Description

Beschreibung

Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers und Halbleiterspeicher

In Halbleiterspeichern, insbesondere bei DRAMs (Dynamic Random Access Memories) sind die Speicherzellen im Speicherzellenfeld an Bitleitungen angeschlossen, um einen aus- oder einzulesenden Datenwert zu übertragen. Wegen der regelmäßigen Struktur des Speicherzellenfeldes verlaufen die Bitleitungen zumindest abschnittsweise parallel zueinander. Durch Aktivierung einer Wortleitung wird ein Zugriffstransistor der Speicherzelle leitend geschaltet und der in einem Speicherkondensator gespeicherte Ladungszustand wird an die Bitleitung an- gelegt. Das schwache Signal wird durch einen Leseverstärker verstärkt. Der Leseverstärker ist eingangs in einen ausgeglichenen Zustand gebracht worden und verstärkt anschließend die der Bitleitung zugeführte Unsymmetrie zu einem vollpegeligen Signal . Der Leseverstärker weist komplementäre Signaleingänge auf. Die mit diesen Signaleingängen verbundenen Bitleitungen werden als nicht invertierte Bitleitungen und invertierte oder komplementäre Bitleitung bezeichnet. Die an die nicht invertierte Bitleitung angeschlossenen Speicherzellen speichern den zu speichernden Datenwert nicht invertiert. Die an die komplementäre Bitleitung angeschlossenen Speicherzellen speichern den zu speichernden Datenwert invertiert.

Problematisch ist, daß Bitleitungen nebeneinander geführt sind. Sämtliche dieser Bitleitungen verlaufen parallel zuein- ander und weisen daher eine kapazitive Kopplung zueinander auf. Sowohl die an einen Leseverstärker angeschlossenen Bit- leitungen als auch die dazu unmittelbar wie auch nur mittelbar benachbarten Bitleitungen, die an die benachbarten Leseverstärker angeschlossen sind, sind parallel zueinander ge- führt. Kritisch ist eine Einkopplung in diejenige Bitleitung des gemeinsam an einem Leseverstärker angeschlossenen Bitlei- tungspaares, die nicht mit der auszulesenden Speicherzelle verbunden ist. Da auch an den benachbarten Bitleitungspaaren Lesevorgänge ablaufen, koppeln die entsprechenden Spannungsänderungen in letztere genannte Bitleitung ein. Mit zunehmender Verkleinerung der Strukturen nimmt die kapazitive Kopplung zu. Insbesondere beim Verbinden des Speicherkondensators mit der Bitleitung durch Aktivierung der Wortleitung beeinflußt die kapazitive- Kopplung den Auslesevorgang an der gerade aktiven Bitleitung. Daher verringert sich mit zunehmender Integrationsdichte der Störabstand, so daß bereits kleine Störeinflüsse ausreichen, um die geringe Asymmetrie zwischen den beiden komplementären Bitleitungen zu stören. Der Leseverstärker könnte dann auf das gerade entgegengesetzte Signal einschwingen.

Zur Abhilfe werden in manchen DRAMs die komplementären Bitleitungen abschnittsweise miteinander vertauscht. Die kapazitive Kopplung ist dann meist nur abschnittsweise wirksam und können unter Umständen zwar sogar kompensiert werden. Trotzdem können Konstellationen von auszulesenden Bits auftreten, bei denen eine nicht zu vernachlässigende Kopplung zwischen den komplementären Bitleitungen auftreten kann, da im allgemeinen gilt, daß die Kopplung zwischen Bitleitungen mit vertauschten Abschnitten in etwa die Hälfte der Kopplung nicht vertauschter, vollständig parallel verlaufender Bitleitungen aufweist.

Mit zunehmender Integrationsdichte bei abnehmenden Strukturbreiten läßt sich der Kopplungsfaktor zwischen den komplementären Bitleitungen weniger stark verringern als die im Kom- densator gespeicherte Ladungsmenge abnimmt. Der Einfluß der kapazitiven Kopplung wird relativ größer. Die Übertragung der bisherigen Konzepte auf Speicher mit zunehmend höherer Speicherdichte bedürfen daher einer Modifikation.

Eine Aufgabe der Erfindung besteht darin, ein Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers anzugeben, das weniger störanfällig ist. Eine weitere Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher anzugeben, bei dem der Lesevorgang weniger störanfällig ablaufen kann.

Gemäß der Erfindung wird die Aufgabe betreffend das Verfahren durch ein Verfahren gelöst zum Lesen einer Speicherzelle eines Halbleiterspeichers, der umfaßt: eine erste Bitleitung mit einem ersten Teil und einem zweiten Teil und eine zweite Bitleitung mit einem ersten Teil und einem zweiten Teil; einen Leseverstärker mit zwei zueinander komplementäre Signale führenden Anschlüssen; einen ersten Schalter, über den der erste Teil der ersten Bitleitung, an den die Speicherzelle angeschlossen ist, mit einem ersten der Anschlüsse des Lese- Verstärkers verbunden ist; einen zweiten Schalter, durch den der gegenüberliegend zum ersten Teil der ersten Bitleitung verlaufende erste Teil der zweiten Bitleitung mit einem zweiten der Anschlüsse des Leseverstärkers verbunden ist; einen dritten Schalter, durch den der zweite Teil der ersten Bit- leitung mit dem ersten Anschluß des Leseverstärkers verbunden ist; einen vierten Schalter, durch den der zweite Teil der zweiten Bitleitung mit dem zweiten Anschluß des Leseverstärkers verbunden ist; eine erste Vorladeschaltung, die mit den ersten Teilen der Bitleitungen verbunden ist, und eine zweite Vorladeschaltung, die mit den zweiten Teilen der Bitleitungen verbunden ist, wobei das Verfahren die Schritte umfaßt: in einer ersten Phase werden die Schalter leitend gesteuert; in einer nachfolgenden zweiten Phase wird nur der dritte der Schalter gesperrt gesteuert; in einer nachfolgenden dritten Phase werden nur der dritte und der vierte der Schalter gesperrt gesteuert und der Leseverstärker wird zum Verstärken freigegeben und in einer nachfolgenden vierten Phase werden die dritten und vierten Schalter wieder leitend geschaltet.

Betreffend den Halbleiterspeicher wird die Aufgabe durch einen Halbleiterspeicher mit mindestens einer Speicherzelle gelöst, der umfaßt: eine erste Bitleitung mit einem ersten Teil

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wird dadurch auf das nur notwendige Maß eingeschränkt . Die Verstärkungsgeschwindigkeit bleibt beibehalten.

Vor dem Beginn der Verstärkungsphase des Leseverstärkers wird also der nicht mit der auszulesenden Speicherzelle verbundenen Bitleitung eine zusätzliche Kapazität aufgeschaltet . Diese Kapazität wird dann aber beim Verstärkungsvorgang wieder abgeschaltet. Durch die doppelte Kapazität der passiven Bitleitung gegenüber der mit der auszulesenden Speicherzelle verbundenen aktiven Bitleitung wird der Einfluß der parasitären kapazitiven Kopplung der mit der unmittelbar und mittelbar daneben angeordneten Bitleitungen der anderen Bitlei- tungspaaren halbiert .

Die Bitleitungen werden vor einen Lesevorgang bekanntlich mit einer Vorladeschaltung verbunden. Diese stellt die Bitleitungspotentiale auf etwa die Mittenspannung zwischen den Pegelwerten der komplementären logischen Zustände ein. Invertierte und nicht invertierte Bitleitungen sind dabei mitein- ander kurzgeschlossen. Beide Bitleitungen liegen daher auf dem gleichen Potential in der Mitte der Pegelwerte für die logischen Zustände. Auf derjenigen Seite des Leseverstärkers, auf der die auszulesende Speicherzelle angeschlossen ist, wird die Vorladeschaltung vor Aktivierung der Wortleitung ab- geschaltet. Die beiden benachbarten Bitleitungen befinden sich dann in einem labilen Zustand, der mit Aktivierung der Wortleitung und Ausgabe der in der auszulesenden Speicherzelle enthaltenen Ladungsmenge ausgelenkt wird.

Vorteilhafterweise bleibt die auf der der auszulesenden Speicherzelle gegenüberliegenden Seite des Leseverstärkers befindliche Vorladeschaltung aktiviert. Dadurch wird einerseits die komplementäre, nicht mit der auszulesenden Speicherzelle verbundene Bitleitung auf das Vorladepotential geklemmt. Au- ßerdem wird auch der Bitleitungsabschnitt der nicht invertierten Bitleitung, welcher durch den zugeordneten Schalter vom Leseverstärker getrennt ist, über die Vorladeschaltung ) ω to t P¹ P¹ ut o LΠ o LΠ o LΠ

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Die Vorladeschaltung umfaßt einen Anschluß für das in der Mitte der Pegel für die komplementären Logikzustände liegende Vorladepotential. Über die Drain-Source-Strecken von Vorladetransistoren ist das Vorladepotential an gegenüber liegende, parallel verlaufende Abschnitte von nicht invertierter und komplementärer Bitleitung anlegbar. Darüber hinaus umfaßt die Vorladeschaltung einen Transistor, der zwischen die benachbarten Bitleitungen geschaltet ist. Sämtliche dieser Transistoren der Vorladeschaltung werden vom gleichen Steuersignal angesteuert.

Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigen

Figur 1 einen für die Erfindung relevanten Ausschnitt aus einem DRAM,

Figur 2 ein Signaldiagramm einer ersten Ausführungsform und

Figur 3 ein Signaldiagramm einer zweiten Ausführungsform.

Der in Figur 1 gezeigte Ausschnitt aus einem DRAM zeigt einen Leseverstärker 10 mit 2 komplementären Eingängen 41, 42. An einen der Eingänge 41 ist eine erste Bitleitung 38 ange- schlössen, an den anderen der Eingänge 42 ist eine zweite

Bitleitung 39 angeschlossen. Die Bitleitungen verlaufen über das Speicherzellenfeld in paralleler Ausrichtung zueinander. An die Bitleitungen sind jeweils eine Vielzahl von Speicherzellen angeschlossen. Die Speicherzelle 15 weist wie sämtli- ehe Speicherzellen einen Zugriffstransistor 17 auf, dessen gesteuerte Strecke einerseits an den Abschnitt 13 der Bitleitung 39 und andererseits über einen Speicherkondensator 18 mit einem Bezugspotential verbunden ist. Für die an die Bitleitung 39 angeschlossenen Speicherzellen ist exemplarisch die Speicherzelle 16 dargestellt. Der in der Speicherzelle 15 gespeicherte Datenwert wird nicht invertiert gespeichert. Die Bitleitung 38 wird daher als nicht invertierte ("true") Bit- J co to P¹ o o Π O LΠ

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Pl wird die Vorladeschaltung 21 deaktiviert, so daß sämtliche ihrer Transistoren 22, 23, 24 gesperrt sind. Anschließend kann die Speicherzelle 15 ausgelesen werden.

Im in Figur 2 gezeigten vorteilhaften Ausführungsbeispiel bleibt die Vorladeschaltung 31 während des gesamten Lesevorgangs aktiviert. Die der komplementären Bitleitung 39 während der Phasen Pl, P2 zuzurechende Kapazität umfaßt dann wegen der leitenden Transistoren 28, 29 die Kapazitätsanteile der Bitleitungsabschnitte 14, 45, 37 und wegen der aktivierten Vorladeschaltung 31 auch den Bitleitungsabschnitt 36. Dabei ist - wie oben ausgeführt - der Bitleitungsabschnitt 36 der nicht invertierten Bitleitung 38 durch den geöffneten Schalter 30 von dem der auszulesenden Speicherzelle 15 zugeordne- ten Bitleitungsabschnitten 13, 44 getrennt. Die während der

Phase P2 auf Seite der komplementären Bitleitung wirksame Kapazität ist daher relativ hoch.

Der Signalverlauf in Figur 3 unterscheidet sich von der Aus- führungsform in Figur 2 dadurch, daß die Vorladeschaltung 31 während der Phase P2 gemeinsam mit der Vorladeschaltung 21 abgeschaltet wird. Die Steuersignale E, F haben gleichen Signalverlauf. In diesem Fall sind während der Phase P2 die beiden Vorladeschaltungen 21, 31 deaktiviert, so daß die Ka- pazität der komplementären Bitleitung 39 durch die Anteile

14, 45 und 37 gebildet wird, nicht aber mehr durch den rechten Bitleitungsabschnitt 36 der nicht invertierten Bitleitung.

Sämtliche in der Figur 1 gezeigte Transistoren sind n-Kanal- MOS-Feldeffekttransitoren. Deren gesteuerte Strecken werden von den Drain-Source-Strompfaden gebildet. Der Leitungszustand der Transistoren erfolgt durch entsprechende Signaleinprägung an ihren Gateanschlüssen.

Die in den Figuren 1 bis 3 gezeigten Steuersignale werden von einer entsprechenden Steuerungseinrichtung 60 bereitgestellt, beispielsweise ein Zustandsrechenwerk. Der Steuerungsschaltung 60 werden eingangsseitig Befehle CMD, beispielsweise für Lesen, Schreiben etc. und Adressen ADR zur Auswahl bestimmter Speicherzellen zugeführt. Das Zustandsrechenwerk erzeugt aus- gangsseitig die Steuersignale A, ... , K in der in Figuren 2 und 3 dargestellten Zeitrelation.

Claims

Patentansprüche

1. Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers, der umfaßt:

eine erste Bitleitung (38) mit einem ersten Teil (13) und einem zweiten Teil (36) und eine zweite Bitleitung (39) mit einem ersten Teil (14) und einem zweiten Teil (37) , einen Leseverstärker (10) mit zwei zueinander komplemen- täre Signale führenden Anschlüssen (41, 42), einen ersten Schalter (27) , über den der erste Teil (13) der ersten Bitleitung (38) , an den die Speicherzelle (15) angeschlossen ist, mit einem ersten der Anschlüsse (41) des Leseverstärkers (10) verbunden ist, - einen zweiten Schalter (28) , durch den der gegenüberliegend zum ersten Teil (13) der ersten Bitleitung (38) verlaufende erste Teil (14) der zweiten Bitleitung (39) mit einem zweiten der Anschlüsse (42) des Leseverstärkers (10) verbunden ist, - einen dritten Schalter (30) , durch den der zweite Teil

(36) der ersten Bitleitung (38) mit dem ersten Anschluß (41) des Leseverstärkers (10) verbunden ist, einen vierten Schalter (29) , durch den der zweite Teil

(37) der zweiten Bitleitung (39) mit dem zweiten Anschluß (42) des Leseverstärkers (10) verbunden ist, eine erste Vorladeschaltung (21) , die mit den ersten Teilen (13, 14) der Bitleitungen (38, 39) verbunden ist, und eine zweite Vorladeschaltung (31) , die mit den zweiten Teilen (36, 37) der Bitleitungen (38, 39) verbunden ist,

mit den Schritten:

in einer ersten Phase (Pl) werden die Schalter (27, 28, 29, 30) leitend gesteuert, - in einer nachfolgenden zweiten Phase (P2) wird nur der dritte der Schalter (30) gesperrt gesteuert, in einer nachfolgenden dritten Phase (P3) werden nur der dritte und der vierte der Schalter (30, 29) gesperrt gesteuert und der Leseverstärker (10) wird zum Verstärken freigegeben und in einer nachfolgenden vierten Phase (P4) werden die dritten und vierten Schalter (30, 29) wieder leitend geschaltet.

2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die erste Vorladeschaltung (21) während der ersten Phase (Pl) leitend und während der zweiten und dritten Phase (P2, P3) gesperrt geschaltet ist.

3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die zweite Vorladeschaltung (31) während der ersten, der zweiten und der dritten Phase (Pl, P2 , P3) leitend geschaltet ist .

4. Verfahren nach Anspruch 1 oder 2 , d a d u r c h g e k e n n z e i c h n e t, daß die zweite Vorladeschaltung (31) während der ersten Phase (Pl) leitend und während der zweiten und dritten Phase (P2, P3) gesperrt geschaltet ist.

5. Halbleiterspeicher mit mindestens einer Speicherzelle (15) , der umfaßt : eine erste Bitleitung (38) mit einem ersten Teil (13) und einem zweiten Teil (36) und eine zweite Bitleitung (39) mit einem ersten Teil (14) und einem zweiten Teil (37) , einen Leseverstärker (10) mit zwei zueinander komplementäre Signale führenden Anschlüssen (41, 42) , einen ersten Schalter (27) , über den der erste Teil (13) der ersten Bitleitung (38) , an den die Speicherzelle (15) angeschlossen ist, mit einem ersten der Anschlüsse (41) des Leseverstärkers (10) verbunden ist, einen zweiten Schalter (28) , durch den der gegenüberliegend zum ersten Teil (13) der ersten Bitleitung (38) verlaufende erste Teil (14) der zweiten Bitleitung (39) mit einem zweiten der Anschlüsse (42) des Leseverstärkers (10) verbun- den ist, einen dritten Schalter (30) , durch den der zweite Teil (36) der ersten Bitleitung (38) mit dem ersten Anschluß (41) des Leseverstärkers (10) verbunden ist, einen vierten Schalter (29) , durch den der zweite Teil (37) der zweiten Bitleitung (39) mit dem zweiten Anschluß (42) des Leseverstärkers (10) verbunden ist, eine erste Vorladeschaltung (21) , die mit den ersten Teilen (13, 14) der Bitleitungen (38, 39) verbunden ist, und eine zweite Vorladeschaltung (31) , die mit den zweiten Teilen (36, 37) der Bitleitungen (38, 39) verbunden ist, eine Steuerschaltung (60) , die ausgangsseitig mit Steueranschlüssen der Schalter (27, 28, 29, 30) und der Vorladeschaltungen (21, 31) verbunden ist und jeweilige Schaltsignal erzeugt, so daß - in einer ersten Phase (Pl) die Schalter (27, 28, 29, 30) leitend gesteuert werden, in einer nachfolgenden zweiten Phase (P2) nur der dritte der Schalter (30) gesperrt gesteuert wird, in einer nachfolgenden dritten Phase (P3) nur der dritte und der vierte der Schalter (30, 29) gesperrt gesteuert werden und der Leseverst rker (10) zum Verstärken freigegeben wird und in einer nachfolgenden vierten Phase (P4) die dritten und vierten Schalter (30, 29) wieder leitend geschaltet wer- den.

6. Halbleiterspeicher nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß die Schalter (27, 28, 29, 30) als n-Kanal -MOS-Transistoren ausgebildet sind, deren Steueranschluß durch die Gatelektrode gebildet ist.

7. Halbleiterspeicher nach einem der Ansprüche 5 oder 6, d a d u r c h g e k e n n z e i c h n e t, daß die Steuerschaltung (60) ausgebildet ist, um die erste Vorladeschaltung (21) derart zu steuern, daß sie während der er- sten Phase (Pl) leitend und während der zweiten und dritten Phase (P2, P3) gesperrt ist.

8. Halbleiterspeicher nach einem der Ansprüche 5 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die Steuerschaltung (60) ausgebildet ist, daß die zweite Vorladeschaltung derart gesteuert wird, daß sie während der ersten, zweiten und dritten Phase (Pl, P2 , P3) leitend geschaltet ist.

9. Halbleiterspeicher nach einem der Ansprüche 5 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die Steuerschaltung (60) ausgebildet ist, daß die zweite Vorladeschaltung (31) derart steuerbar ist, daß sie während der ersten Phase (Pl) leitend und während der zweiten und dritten Phase (P2, P3) gesperrt geschaltet ist.

10. Halbleiterspeicher nach Anspruch 5 oder 6, d a d u r c h g e k e n n z e i c h n e t, daß jede der Vorladeschaltungen (21, 31) einen Anschluß für ein Vorladepotential (VBLEQ) umfaßt, der über die gesteuerten

Strecken (22, 23) je eines Transistors (22, 23) mit jeder der Bitleitungen (38, 39) verbunden ist, und einen Transistor (24) , dessen gesteuerte Strecke zwischen die Bitleitungen (38, 39) geschaltet ist, und daß die Steuerelektroden der Transistoren (22, 23, 24) miteinander verbunden sind und an einen Ausgang der Steuerschaltung (60) angeschlossen sind.