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WO2001008014A1 - Recording system, data recording device, memory device, and data recording method - Google Patents

Recording system, data recording device, memory device, and data recording method Download PDF

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WO2001008014A1
WO2001008014A1 PCT/JP2000/005055 JP0005055W WO0108014A1 WO 2001008014 A1 WO2001008014 A1 WO 2001008014A1 JP 0005055 W JP0005055 W JP 0005055W WO 0108014 A1 WO0108014 A1 WO 0108014A1
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WO
WIPO (PCT)
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data
address
cluster
storage
segment
Prior art date
Application number
PCT/JP2000/005055
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English (en)
French (fr)
Inventor
Kenichi Nakanishi
Shigeo Araki
Original Assignee
Sony Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corporation filed Critical Sony Corporation
Priority to US09/806,136 priority Critical patent/US6965963B1/en
Priority to EP00948273A priority patent/EP1134662A4/en
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    • G11B2020/1232—Formatting, e.g. arrangement of data block or words on the record carriers on discs wherein the formatting concerns a specific area of the disc sector, i.e. the minimal addressable physical data unit

Definitions

  • the present invention relates to a recording system, a data recording device, a memory device, and a data recording method in which a memory card detachably attached to a device is used as a recording medium.
  • EEPR 0 M Electrically rewritable non-volatile memory
  • EEPR 0 M Electrically rewritable non-volatile memory
  • Flash memory has been developed that can realize one bit in one transit using the all-bit erasure method. Flash memory is expected to replace recording media such as magnetic disks and optical disks.
  • a memory card having a flash memory is configured to be detachable from a device.
  • this memory card it is possible to realize a digital audio recording / reproducing apparatus that uses a memory card instead of a conventional disk-shaped medium such as a CD (compact disk) and MD (mini disk).
  • Still image data and moving image data other than audio data can also be recorded on a memory card, and can be used as a recording medium for digital still cameras and digital video cameras.
  • a data unit called a segment is divided into a predetermined number of clusters (fixed length), and one class is divided into a predetermined number of sectors (fixed length).
  • Clusters are also called blocks, and sectors are ⁇ —Also called di.
  • erasing is performed collectively in cluster units, and writing and reading are performed collectively in sector units.
  • one segment is divided into 5 12 classes.
  • a segment is a unit for managing a predetermined number of clusters.
  • One class is divided into 16 sectors.
  • One cluster has a capacity of 8 KB (K bytes), and one sector has a capacity of 512 B.
  • a memory with a capacity of 16 MB can be configured by using four 4 MB segments.
  • a logical class address is allocated to the 16 MB memory space as shown in Fig. 13A.
  • the logical cluster address is represented in hexadecimal. 0 X means 1 hexadecimal notation.
  • a logical address is an address that is logically handled by a data processing device (software).
  • the physical address is assigned to each class of flash memory, and the correspondence between clusters and physical addresses remains unchanged.
  • the rewriting of data causes deterioration of the insulating film, thereby limiting the number of rewritings. Therefore, it is necessary to prevent repeated intensive accesses to a certain storage area (class evening). Therefore, when rewriting the data of a certain logical address stored in a certain physical address, the flash memory file system does not rewrite the updated data to the same cluster without rewriting the same data. The updated data is written to the unused cluster. As a result, the logical address before the data is updated The relationship between the address and the physical address changes after the update. By performing such a swap process, repeated and intensive access to the same cluster is prevented, and the life of the flash memory can be extended.
  • the logical cluster address accompanies the data once written to the cluster, even if the physical cluster address to which the data before update and the data after update are written is changed, the same file is sent from the file management system. The dress can be seen, and subsequent access can be performed properly. Since the correspondence between the logical address and the physical address changes due to the swap processing, a logical-to-physical address conversion table indicating the correspondence between the two is required. By referring to this table, the physical cluster address corresponding to the specified logical cluster address is specified, and access to the cluster indicated by the specified physical cluster address is enabled.
  • the logical-physical address conversion table is stored in the memory by the data processing device. If the memory capacity of the data processing device is small, it can be stored in the flash memory.
  • Figure 13B shows an example of a logical-to-physical address conversion table for segment 1. As shown in Fig. 13B, the logical-physical address conversion table maps the logical cluster addresses (2 bytes) arranged in ascending order to the physical class addresses (2 bytes). . In addition, the logical-physical address conversion table is managed in segments, and its size increases according to the capacity of the flash memory.
  • Electronic music distribution EMD is being put to practical use.
  • Personal computer Stores music data distributed on the hard disk of the evening, copies or moves the desired song data to a memory card using a personal computer, and attaches the memory card to a portable recorder. This makes it easy to listen to your favorite music outside of your home. Data of multiple songs is downloaded from the hard disk to the memory card by parallel writing (high speed), and during playback, the song data is read from the memory card at normal speed.
  • FIG. 14 shows the configuration of a conventional logical address for four storages.
  • the address space of the memory is represented by 11 bits A0, A1,..., A10.
  • A0 is the LSB (least significant bit) and A10 is the MSB (most significant bit).
  • the storage of each 4 MB is switched by the MSB and the second MSB (A10, A9).
  • 9-bit addresses AO to A8 are allocated to the sectors and segments of each storage.
  • the operation is performed at the timing shown in Fig. 15.
  • data is transferred from the host side to a sector-size page buffer. It takes T time to transfer.
  • data is transferred from the page buffer to the flash buffer inside the flash memory, and the data is written to the storage.
  • FIG. 16 shows that each segment belongs to a different cluster in a certain segment.
  • 5 is a flowchart showing a processing flow when data is written to consecutive logical sectors 0 to 3.
  • step S1 the host sends sector 0. This transfer takes time T.
  • step S13 sector 0 is written to the flash memory.
  • step S14 the host sends sector 1 and in step S15, sector 1 is written to the flash memory.
  • step S16 the processes of sending sector 2 (step S16), writing sector 2 (step S17), sending sector 3 (step S18), and writing sector 3 (step S19) are sequentially performed. You. Conventionally, even if, for example, four storages are provided in parallel, the processing cannot be sped up because access is concentrated on one storage.
  • the data structure of one section on the flash memory consists of a 512-byte data with an additional 16-byte-length area in which management information is recorded.
  • the management information includes a logical cluster number, cluster management information, and attribute information.
  • the cluster management information is the same for all sections in a cluster, and includes information such as whether the cluster is valid or invalid.
  • the attribute information is information for each sector and includes copyright information and the like. For example, when a flash memory is installed in a device, the host reads the management information and creates a table of logical clusters and physical clusters for that segment.
  • FIG. 19 shows an address supply configuration for four storages
  • the address is, as explained with reference to FIG. 14, the AO, A1,..., ⁇ 10 11 Represented by one bit.
  • a 0 is the LSB (least significant bit) and
  • a 10 is the MSB (most significant bit).
  • the MSB and the second MSB (A10, A9) switch each 4 MB of storage.
  • a 9-bit address of A0 to A8 is allocated to each storage cluster.
  • addresses are supplied to a flash memory as shown in FIG.
  • the lower 9-bit addresses A0 to A8 are given in common to the four storages (0 to 3).
  • the higher-order 2-bit addresses A9 and A10 are supplied to the 2 to 4 decoder 60, and the selection signals CS0, CS1 for selecting each storage from the decoder 60 are provided. , CS 2, CS 3 forces are generated.
  • a storage select signal is generated using several bits from the MSB of the address. ing.
  • the segments are concentrated on one storage, and the segments are different in the storage.
  • multiple clusters of the same segment cannot be written in parallel and simultaneously.
  • the four classes of (O x 004, 0 x 0 0 0 5, 0 x 0 0 0 6, 0 x 0 0 0 7) in Fig. 21 have the same storage 0. It cannot be written simultaneously because it is included.
  • clusters of a plurality of segments for example, four classes of (O x 00 04, 0 x 0 204, 0 x 0 4 0, 0 x 0 6 0 4) in FIG. You can write to storage 0 to storage 3.
  • the logical-to-physical address conversion table is configured for each segment, it is necessary to refer to the logical-to-physical address conversion table at the time of access. Therefore, as in the above example, when writing four clusters simultaneously over four segments, a memory is required to have a four-segment address conversion table, and one section is provided for each segment. Each time data is written in the evening, it is necessary to refer to the address conversion table, and the overhead generated at that time degrades the write (or read) performance.
  • an object of the present invention is to provide a data processing system, a data processing device, a memory device, and a data processing device capable of writing data in parallel to a plurality of storages in parallel and improving the read performance. It is to provide a recording method.
  • the invention of claim 1 is a nonvolatile storage device including a plurality of storages, each of which includes a plurality of sectors forming one cluster and a plurality of clusters forming one segment.
  • Memory device In a data processing system that is detachable from the data processing device,
  • the data processing device includes
  • An address designating means for designating a class evening address for recording data is provided.
  • the memory device includes
  • Recording means for recording data to the address specified by the address specifying means
  • This is a data processing system characterized in that data of a plurality of clusters in one segment is distributed and arranged in a plurality of storages.
  • the invention of claim 2 uses, as a recording medium, a non-volatile memory device including a plurality of storages in which one class is constituted by a plurality of sections and one segment is constituted by a plurality of classes.
  • Data processing device that
  • a data processing device characterized in that data is written to a memory device so that data of a plurality of classes in one segment are distributed and arranged in a plurality of storages. .
  • the invention according to claim 3 is a non-volatile storage device comprising a plurality of storages which are detachable from the data processing device, a plurality of sectors constitute one class, and a plurality of clusters constitute one segment.
  • Sex memory device
  • This memory device is characterized in that the data of a plurality of classes in one segment is distributed and arranged in a plurality of storages.
  • the invention according to claim 6 is a data recording method in which one section is constituted by a plurality of sections and data spanning a plurality of clusters is recorded in parallel on a plurality of storages. Specify the cluster address, write to the specified cluster address,
  • FIG. 1 is a block diagram showing the overall configuration of one embodiment of the present invention.
  • FIG. 2 is a block diagram schematically showing a configuration of a memory card according to one embodiment of the present invention.
  • FIG. 3 is a block diagram showing a more detailed configuration of the memory card according to the embodiment of the present invention.
  • FIG. 4 is a schematic diagram for explaining an address configuration in one embodiment of the present invention.
  • FIG. 5 is a schematic diagram for explaining a parallel write operation in one embodiment of the present invention.
  • FIG. 6 is a timing chart for explaining a write operation according to one embodiment of the present invention.
  • FIG. 7 is a timing chart for explaining a read operation of one embodiment of the present invention.
  • FIG. 8 is a flowchart for explaining a write operation of one embodiment of the present invention.
  • FIG. 9 is a block diagram for explaining storage switching in one embodiment of the present invention.
  • FIG. 10 is a schematic diagram for explaining switching of storage in one embodiment of the present invention.
  • FIG. 11 is a schematic diagram showing a relationship between a segment and a logical cluster address in one embodiment of the present invention.
  • FIG. 12 is a schematic diagram showing a configuration of an example of a flash memory to which the present invention can be applied.
  • FIG. 13 is a schematic diagram showing an example of a logical-physical address conversion table of flash memory to which the present invention can be applied.
  • FIG. 14 is a schematic diagram for explaining a conventional address configuration.
  • FIG. I5 is a timing chart for explaining a conventional write operation.
  • FIG. 16 is a timing chart for explaining a conventional read operation.
  • FIG. 17 is a flowchart for explaining a conventional write operation.
  • FIG. 18 is a schematic diagram for explaining a sector configuration and management information.
  • FIG. 19 is a block diagram for explaining conventional storage switching.
  • FIG. 20 is a schematic diagram for explaining conventional storage switching.
  • FIG. 21 is a schematic diagram showing the relationship between a conventional segment and a logical class address.
  • FIG. 1 shows the configuration of a system to which the present invention can be applied.
  • a host-side data processing device and a memory card are connected via a serial interface.
  • reference numeral 1 denotes a CPU, and a memory 2, a display 3, and an input / output unit 4 are connected to a bus of the CPU 1.
  • a serial interface 5 is arranged between the CPU bus and the memory card 6 enclosed by a dashed line.
  • Memory 2 includes R ⁇ M for storing programs and RAM used as a work area.
  • the data processing device is specifically a personal computer, a digital still camera, a digital video camera, a digital audio recorder, or the like.
  • the memory card 6 has a flash memory 7.
  • the flash memory 7 is, for example, a NAND flash memory (non-volatile memory).
  • the memory card 6 may include an encryption circuit for protecting the copyright of the stored content.
  • the present invention can be applied to a case where data transmission and reception between the data processing device and the memory card 6 is performed not by a serial interface but by a parallel interface.
  • 4 MB megabyte
  • one segment is divided into 512 clusters, and one class is divided into 16 sectors.
  • One cluster has a capacity of 8 KB (K bytes), and one sector has a capacity of 512 B.
  • a logical cluster address is allocated to the 16 MB of memory space, and as described with reference to FIG. 13B, the logical cluster address is allocated.
  • Dress and physical cluster address A logical-to-physical address conversion table that indicates the correspondence with the address is created for each segment.
  • FIG. 2 shows only parts related to data input / output for simplicity.
  • Four memory cells MC0 to MC3 respectively corresponding to storage 0 to storage 3 are provided, and data for each of the memory cells MC0 to MC3 is a data bus and a flash bus.
  • the example in FIG. 2 is an example in which one IC package has four storages, but four flash memories in separate packages may be used. Further, a plurality of flash memories having a plurality of storages in a package may be combined.
  • FIG. 3 shows a more specific configuration of the memory card 6 to which the present invention can be applied.
  • the memory card 6 has a control block 11 and a flash memory 7 configured as a one-chip IC.
  • the bidirectional serial interface 5 between the CPU 1 and the memory card 6 of the data processor is composed of 10 lines.
  • the four main lines are a clock line SCK for transmitting clock during data transmission, a status line SBS for transmitting status, a data line DI ⁇ ⁇ for transmitting data, and an interrupt line I NT
  • two GND lines and two VCC lines are provided as power supply lines.
  • Two lines R es erv is an undefined line.
  • the mouthpiece line SCK is a line for transmitting mouthpieces synchronized in a day.
  • the status line SBS is a line for transmitting a signal indicating the status of the memory card 6.
  • the data line D 10 is a line for inputting and outputting commands and encrypted audio data.
  • the interrupt line INT is a line for transmitting an interrupt signal for requesting an interrupt from the memory card 6 to the CPU 1 of the data processing device. Inter rough when memory card 6 is installed. Signal is generated. However, in this embodiment, since such an interrupt signal is transmitted via the data line DIO, the interrupt line INT is grounded and not used.
  • Control block 1 1 serial / parallel conversion.
  • the parallel-to-serial conversion interface cluster (abbreviated as S / P, P / S, IF class) 12 is connected to the interface 5 described above.
  • the S / P, P / S, and IF blocks 12 convert the serial data received from the data processing device into parallel data, fetch them into the control block 11, and output them from the control block 11. Is converted to serial data and sent to the data processing device.
  • the command is transmitted first, and then the data is transmitted.
  • the S / P, P / S, and IF blocks 12 store the command in the command register 13 and the data in the page buffer 14 and the write register 15.
  • An error correction encoding circuit 16 is provided in association with the write register 15. For data temporarily stored in the page buffer 14, the error correction encoding circuit 16 generates a redundant code of an error correction code.
  • Command register 13, page buffer 14, write register 15 The output data of the error correction encoding circuit i5 is supplied to a flash memory interface and a sequencer (abbreviated as memory I / F, sequencer) 17.
  • the memory IF and the sequencer 17 are interfaces between the control block 11 and the flash memory 7, and control data exchange between the two. Data is written to flash memory 7 via memory IF and sequencer 17.
  • the data read from the flash memory 7 is supplied to the page buffer 14, the read register 18, and the error correction circuit 19 via the memory IF and the sequencer 17.
  • the data stored in the page buffer 14 is subjected to error correction by an error correction circuit 19.
  • the output of the page buffer 14 and the output of the read register 18 on which error correction has been performed are supplied to the S / P, P / S, and IF blocks 12, and are transmitted to the data processing device via the serial interface 5. Supplied to CPU 1.
  • Reference numeral 20 denotes a configuration ROM that stores version information of the memory card 6, various types of attribute information, and the like. Further, the memory card 6 is provided with a switch 21 for preventing erroneous erasure which can be operated by the user as required. When the switch 21 is in the connection prohibition state of erasure, even if a command for erasing the flash memory 7 is sent from the data processing device side, the flash memory 7 is not activated. Is prohibited. Further, reference numeral 22 denotes an oscillator for generating a clock which is used as a timing reference for processing of the memory card 6.
  • a read command is transmitted from the data processing device to the memory card 6, and the memory card 6 receives the read command.
  • memory Reads the data at the address specified by the read command received from the flash memory 7 from the flash memory 7.
  • a busy signal (high level) is transmitted to the data processing device via the data line DI0.
  • the output of the busy signal is stopped, and the ready signal (low) indicating that the data processing device is ready to send data from the memory card 6 is output. Level) output starts.
  • the data processing device knows that the processing corresponding to the read command is ready by receiving the dee signal from the memory card 6, and the memory 6 reads the data read into the page buffer. Is output to the data processing device via the data line DI0. The state in which each of these processes is performed is indicated by a level change of the status line SBS.
  • a write command is transmitted from the data processing device to the memory card 6 via the data line DI #.
  • the write address is transmitted in connection with the write command.
  • data is written and read in sector units.
  • the data processing device manages files in cluster units, and the address from the data processing device is in cluster units.
  • the data processing device transmits the write data to the memory card 6 via the data line DI0.
  • the received write data is stored in the page buffer.
  • a busy signal is output during the writing process, and when the writing process of the writing data is completed in the memory card 6, the output of the busy signal is stopped, and the ready signal (low level) is sent to the data processing device.
  • To send When parallel writing is performed via the serial interface, when the command, address, and data for writing to storage 0 are transmitted and storage busy signal is on after storage 1 Command, address, and data for writing to storage 2 and command, address, and data for writing to storage 2 and command, address, and data for writing to storage 3 The evening is transmitted sequentially. Then, the command, address, and data for writing to the storage 0 are transmitted again. At this point, the previous data write processing to storage 0 has been completed, and the busy signal has fallen. By repeating such operations, parallel writing can be performed.
  • FIG. 4 shows a configuration of an address in one embodiment.
  • the address space of the memory is represented by 11 bits A0, A1,..., A10.
  • a 0 is the LSB (least significant bit) and
  • a 10 is the MSB (most significant bit).
  • the LSB and the second LSB (A00, A1) switch the storage of each 4 MB.
  • 9-bit addresses A2 to A10 are allocated to the sections and segments of each storage.
  • FIG. 5 is a diagram for explaining a file management method in the system of FIG. 1 using the memory card 6 as a storage medium.
  • reference numeral 30 denotes a data file, for example, data of a compressed audio data file.
  • a file is created for each song of the compressed audio data, and the file is recorded in the flash memory 7 of the memory card 6 in sector units and read from the flash memory 7. It is.
  • the sectors are arranged in the original order in each cluster of each storage. For example, when writing sectors numbered in the original order of 0, 1, 2, 3,..., 'To storage 0 to storage 3 in parallel, the data of number 0 is written to storage 0 to storage 3. Record in the first sector of the storage 0 cluster, record the data of No. 16 in the first sector of the storage 1 cluster, record data of 32 in the first sector of the storage 2 cluster, Record the data of numbers 4 and 8 in the first sector of the storage class 3 class.
  • Data is read from the flash memory recorded in this manner in order for each cluster. For example, data is read out in order from the first section of the cluster of storage 0 in Fig. 5, then data is read out sequentially from the first section of the class 1 in storage 1, and thereafter, Kula Data is read out in order, such as evening, then class 3 of storage.
  • the order of the read data is the same as the original order.
  • the erasing operation is performed in units of clusters configured in each storage device.
  • the data arrangement after the parallel writing in one embodiment is similar to the existing flash memory in that the clusters are arranged in the same storage. It will be composed. Therefore, compatibility with the existing flash memory in the file format can be maintained.
  • FIG. 6 shows a write operation in one embodiment.
  • data is transferred from the host side to the sector-size page buffer, and further, data is transferred from the page buffer to the storage 0 flash buffer BF0. It takes T time to transfer.
  • data is written to the storage buffer 0 from the flash buffer BF 0.
  • the data of the next sector is transferred and written to storage 1 during the write busy period.
  • the write operation to the storage 0 to the storage 3 is performed in parallel, so that the speed of the write can be increased as compared with the conventional write operation shown in FIG.
  • the time of reading as shown in Fig.
  • FIG. 8 is a flowchart showing a processing flow when data is written to consecutive logical sectors 0 to 3 belonging to different clusters within a certain segment.
  • a logical-physical conversion table is created for the segment to be written.
  • the host sends sector 0 to the page buffer, and the data of sector 0 is transferred from the page buffer to the flash buffer. This transfer takes time T.
  • the sector 0 is written to one storage of the flash memory.
  • step S5 sector 2 is transmitted, and in step S6, sector 1 is written in parallel to one storage of the flash memory.
  • step S7 the processes of sending sector 3 (step S7), writing sector 2 (step S8), and writing sector 3 (step S9) are performed in the same manner.
  • the access is not concentrated on one storage, and the segments are not switched. Therefore, the logical-physical conversion table is created. Because there is no need to speed up the process.
  • FIG. 9 shows a configuration of an address supply to four storages in one embodiment
  • the physical address is represented by one I bit of AO, A 1,-- ⁇ , AI 0.
  • a 0 is the LSB (least significant bit)
  • A10 is the MSB (most significant bit).
  • the addresses A2 to A10 define the addresses of the sectors and the segments.
  • the lower two bits, A0 and A1 are supplied to the flash memory as addresses for specifying storage switching. That is, as shown in FIG. 9, the upper 9-bit addresses A2 to A10 are given in common to the four storages (0 to 3). Also, the lower two bits A0 and A1 are supplied to the 2 to 4 decoder 40, and selection signals CSO, CS1, CS2 for selecting each storage from the decoder 40 are provided. , CS 3 occurs. In the case of (A 1, A O) ⁇ 00, the selection signal CS 0 for selecting the storage 0 is generated from the decoder 40.
  • the change in address when the physical address is incremented from 11 to all 1s to 1s is indicated by the arrow in Fig. 10. Show. That is, the address change starts from the first cluster of storage 0, and then the first cluster of storage 1 is specified. Then, when the address changes to the first cluster of storage 3 through the first cluster of storage 2, the physical cluster address is changed to the second class of storage 0. Changes.
  • Segments and logical class addresses in one embodiment of the present invention Fig. 11 shows the arrangement of these.
  • 5 1 2 clusters included in 1 segment are composed of 1 2 8 clusters included in 4 storages respectively.
  • a logical-to-physical address conversion table is generated for each segment. Therefore, if the segment is not changed, the logical-physical address conversion table to be referenced or updated does not change, and it is possible to prevent the read performance from deteriorating by accessing or updating the table. .
  • data can be written simultaneously to consecutive logical cluster addresses, for example, 0x00004 to 0x00007. If the logical cluster address is discontinuous, such as 0x0 0 0 0.
  • the present invention can be applied to flash memories having other values.
  • the capacity of one class evening may be 16 KB.
  • the storage capacity of one storage unit is 8 MB (1024 clusters x 8 KB), 16 MB (1024 clusters x 6 KB), and 32 MB (248 clusters).
  • the present invention can be applied to flash memories such as X16 KB), 64! 8 (4096 class) ⁇ 161: 8).
  • data can be written at the same time. Becomes possible. Also, when writing or reading data across multiple clusters, if the same segment is used, it is not necessary to switch the logical-to-physical address conversion table, so that access can be speeded up.

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Description

明 細 書
記録システム、 データ記録装置、 メモ リ装置およびデータ記録方法 技術分野
この発明は、 記録媒体として、 機器に着脱自在のメモリ力一 ドを使 用するようにした記録システム、 データ記録装置、 メモリ装置および データ記録方法に関する。
背景技術
E E P R 0 M (E l ectr i ca l l y Erasab l e Programmab l e ROM)と呼ばれ る電気的に書き換え可能な不揮発性メモリは、 1 ビッ トを 2個の トラ ンジスタで構成するために、 1 ビッ ト当たりの占有面積が大きく、 集 積度を高くするのに限界があった。 この問題を解決するために、 全ビ ッ トー括消去方式により 1 ビッ トを 1 トランジス夕で実現することが 可能なフラッ シュメモリが開発された。 フラッシュメモ リは、 磁気デ イスク、 光ディスク等の記録媒体に代わり うるものとして期待されて いる。
フラッ シュメモ リ を有するメモ リ カードを機器に対して着脱自在に 構成することが知られている。 このメモリカードを使用すれば、 従来 の C D (コンパク トディスク） 、 M D (ミ二ディスク） 等のディスク 状媒体に代えてメモ リカー ドを使用するディジタルオーディオ記録/ 再生装置を実現することができる。 また、 オーディオデータ以外に静 止画データ、 動画データをメモリカードに記録することもでき、 ディ ジタルスチルカメラ、 ディジタルビデオカメラの記録媒体として使用 することができる。
フラッシュメモリは、 セグメ ン 卜 と称されるデータ単位が所定数の クラスタ （固定長） へ分割され、 1 クラス夕が所定数のセクタ （固定 長） へ分割される。 クラスタは、 プロッ クとも呼ばれ、 セクタは、 ぺ —ジとも呼ばれる。 フラッシュメモリでは、 クラスタ単位で消去が一 括して行われ、 書き込みと読み出しは、 セクタ単位で一括して行われ る。
一例と して、 4 M B (メ ガバィ 卜） のフラッ シュメモ リ の場合、 第 1 2図に示すように、 1 セグメ ン トが 5 1 2個のクラス夕へ分割され る。 セグメ ン トは、 所定数のクラスタを管理する単位である。 1 クラ ス夕が 1 6個のセクタへ分割される。 1 クラスタは、 8 K B ( Kバイ ト） の容量とされ、 1 セクタが 5 1 2 Bの容量とされる。 4 M Bのセ グメ ン 卜を 4個使用して 1 6 M Bの容量のメモリ を構成することがで きる。
1 6 M Bのメモ リ空間に対して、 第 1 3図 Aに示すように、 論理ク ラス夕ア ドレスが割り振られる。 論理クラス夕ア ドレスは、 5 1 2 X 4 = 2 0 4 8個のクラス夕を区別するために 2バイ ト長とされる。 第 1 3図では、 論理クラスタア ドレスが 1 6進で表記されている。 0 X は、 1 6進表記を意味する。 論理ア ドレスは、 データ処理装置 （ソフ ト ウヱァ） が論理的に扱うア ドレスである。 物理ア ド レスは、 フラッ シュメモリの各クラス夕に対して付されたもので、 クラスタと物理ァ ドレスの対応関係は、 不変である。
フラッシュメモリは、 データの書き換えを行う ことによ り絶縁膜の 劣化を生じ、 書き換え回数が制限される。 従って、 ある同一の記憶領 域 （クラス夕） に対して繰り返し集中的にアクセスがなされることを 防止する必要がある。 従って、 ある物理ア ドレスに格納されているあ る論理ァ ドレスのデータを書き換える場合、 フラッ シュメモ リ のファ ィルシステムでは、 同一のクラスタに対して更新したデータを再度書 き込むことはせずに、 未使用のクラスタに対して更新したデ一夕を書 き込むようになされる。 その結果、 データ更新前における論理ア ドレ スと物理ァ ドレスの対応関係が更新後では、 変化する。 このよ う なス ヮップ処理を行う ことで、 同一のクラスタに対して繰り返して集中的 にアクセスがされることが防止され、 フラッシュメモリの寿命を延ば すことが可能となる。
論理クラスタァ ドレスは、 一旦クラスタに対して書き込まれたデー 夕に付随するので、 更新前のデータと更新後のデータの書き込まれる 物理クラスタア ドレスが変更されても、 フアイル管理システムからは 、 同一のァ ドレスが見えることになり、 以降のァクセスを適正に行う ことができる。 スヮップ処理により論理ァ ドレスと物理ァ ドレスとの 対応関係が変化するので、 両者の対応を示す論理一物理ア ド レス変換 テ一ブルが必要となる。 このテーブルを参照することによって、 指定 した論理クラスタァ ドレスに対応する物理クラスタァ ドレスが特定さ れ、 特定された物理クラスタァ ドレスが示すクラスタに対するァクセ スが可能となる。
論理—物理ア ドレス変換テーブルは、 データ処理装置によってメモ リ上に格納される。 若し、 データ処理装置のメモ リ容量が少ない時は 、 フラッシュメモリ中に格納することができる。 第 1 3図 Bは， セグ メ ン ト 1 に関する論理—物理ァ ドレス変換テーブルの一例を示す。 第 1 3図 Bに示すように、 論理—物理ァ ドレス変換テーブルは、 昇順に 並べた論理クラスタア ドレス （ 2バイ ト） に物理クラス夕ァ ドレス （ 2バイ ト） をそれぞれ対応させたものである。 また、 論理—物理ア ド レス変換テーブルは、 セグメ ン ト每に管理され、 そのサイズは、 フラ ッシュメモリの容量に応じて大き くなる。
また、 フラッシュメモリの複数のス 卜 レ一ジを並列動作させること によって、 データの書き込み速度を通常のものよ り高速とすることが 望ましい場合がある。 例えばネッ 卜ワークを介して音楽データを配信 する電子音楽配信 E M Dが実用化されつつある。 パーソナルコンピュ 一夕のハー ドディスクに配信された音楽データを蓄え、 所望の曲のデ —夕をパーソナルコンピュータによってメモリカードにコピーまたは ム一ブし、 そのメモリカー ドを携帯型のレコーダに装着することによ つて、 簡単に好みの音楽を自宅以外で聞く ことができる。 ハー ドディ スクからメモリカードに複数の曲のデータを並列書き込み （高速） で ダウンロードし、 再生時には、 通常の速度でメモリカードから曲デー 夕を読み出すようになされる。
第 1 4図は、 4個のス 卜 レージに対する従来の論理ァ ドレスの構成 を示す。 図の例では、 メモリのア ドレス空間が A 0 , A 1 , · · · ， A 1 0の 1 1 ビッ トで表される。 A 0が L S B (最下位ビッ ト） であ り、 A 1 0が M S B (最上位ビッ ト） である。 M S Bおよび第 2番目 の M S B ( A 1 0 , A 9 ) によって、 各 4 M Bのス ト レージが切り換 えられる。 また、 各ス ト レージのセクタおよびセグメ ン トに対して、 A O 〜 A 8の 9 ビッ トのア ドレスが割り振られる。
また、 データを書き込む時には、 第 1 5図に示すようなタイ ミ ング で動作がなされる。 最初にホス 卜側からセクタサイズのページバッフ ァに対してデータが転送される。 転送のために Tなる時間を要する。 次のライ 卜 ビジ一の期間では、 ページバッファからフラッシュメモリ 内部のフラッシュバッファに対してデータが転送され、 ス ト レージに 対してデータが書き込まれる。
読み出し時には、 第 1 6図に示すように、 リードビジーの期間にお いてフラッシュメモリからデータが読み出され、 セクタサイズのぺ一 ジバッファに対して読み出しデータが転送される。 次の転送時間丁に おいて、 ページバッファからホス 卜側に対してデータが転送される。 第 1 7図は、 あるセグメ ン 卜内でそれぞれが異なるクラスタに属す る連続する論理セクタ 0〜 3に対してデータを書き込む時の処理の流 れを示すフローチヤ一 卜である。 最初のステッフ' S 1 1 では、 書き込 み対象のセグメ ン 卜に関して論理物理変換テーブルが作成される。 ス テツプ S 1 では、 ホス 卜側からセクタ 0が送出される。 この転送に 時間 Tを要する。 そして、 ステップ S 1 3では、 セクタ 0がフラッシ ュメモリに書き込まれる。 ステップ S 1 4では、 ホス 卜側からセクタ 1 が送出され、 ステップ S 1 5では、 セクタ 1 がフラッシュメモリに 書き込まれる。 以下、 セクタ 2の送出 （ステップ S 1 6 ) 、 セクタ 2 の書き込み （ステップ S 1 7 ) 、 セクタ 3の送出 （ステップ S 1 8 ) 、 セクタ 3の書き込み （ステップ S 1 9 ) の処理が順になされる。 従 来では、 例えば 4個のス 卜 レ一ジを並列に備えていても、 一つのス 卜 レージにァクセスが集中するために処理の高速化ができない。
フラッシュメモリ上の 1 セク夕のデータ構成は、 第 1 8図に示すよ うに、 5 1 2バイ 卜のデータに対して、 管理情報が記録される 1 6ノ ィ ト長のエリアが付加されている。 管理情報は、 論理クラスタ番号、 クラスタ管理情報および属性情報からなる。 クラスタ管理情報は、 あ るクラスタ内の全セク夕で同じ情報とされており、 クラスタの有効 無効の情報等を含む。 属性情報は、 セクタ毎の情報であり、 著作権情 報等を含む。 例えばフラッシュメモリが機器に装着される時に、 ホス ト側が管理情報を読み、 そのセグメ ン トについての論理クラスタと物 理クラスタのテーブルを作成する。
複数のス ト レ一ジを並列動作させる時には、 複数のス ト レージに対 するアクセス方法について考慮する必要がある。 第 1 9図は、 4個の ス ト レージに対するァ ドレス供給の構成を示し、 第 2 0図は、 4 M B X 4 = 1 6 M Bのフラ ッ シュメモ リ のア ド レスを示す。 ア ドレスは、 第 1 4図を参照して説明したように、 A O , A 1 , · · · , Α 1 0 の 1 1 ビッ トで表される。 A 0が L S B (最下位ビッ ト） であり、 A 1 0が M S B (最上位ビッ ト） である。 M S Bおよび第 2番目の M S B ( A 1 0 , A 9 ) によって、 各 4 M Bのス ト レージが切り換えられる 。 また、 各ス ト レ一ジのクラスタに対して、 A 0〜 A 8の 9 ビッ トの ァ ドレスが割り振られる。
従来では、 4個のス ト レージを切り換えるために、 第 1 9図に示す ように、 ア ドレスをフラッシュメモリに対して供給している。 下位側 の 9 ビッ トのア ドレス A 0〜 A 8が 4個のス ト レージ （ 0〜 3 ) に対 して共通に与えられる。 また、 上位側の 2 ビッ 卜のア ドレス A 9およ び A 1 0力 2 to 4デコーダ 6 0に供給され、 デコーダ 6 0から各ス 卜 レージを選択するための選択信号 C S 0 , C S 1 ， C S 2 , C S 3力' 発生する。
( A 1 0 , A 9 ) = 0 0の場合には、 ス ト レージ 0 を選択する選択 信号 C S 0がデコーダ 6 0から発生する。 また、 （ A 1 0 , A 9 ) = 0 1 、 （A 1 0， A 9 ) = 1 0、 ( A 1 0 , A 9 ) = 1 1 の場合に、 ス ト レージ 1 、 ス ト レージ 2、 ス ト レージ 3 をそれぞれ選択する選択 信号 C S 1 、 C S 2、 C S 3がデコーダ 6 0から発生する。
このようなス ト レージの切り換えによって、 1 1 ビッ トが全て 0力、 らこれが全て 1 までア ドレスをイ ンク リ メ ン トさせた時のァ ドレス変 化を、 第 2 0図において矢印で示す。 すなわち、 ス ト レージ 0の先頭 クラス夕からス ト レージ 0の最終クラス夕までァ ドレスが変化すると 、 次にス ト レ一ジ 1 の先頭クラスタに移るように、 クラスタア ドレス が変化する。 第 2 1 図は、 セグメ ン トおよび論理クラス夕ア ドレスの 配置を示す。
上述した従来のフラッシュメモリのス ト レージの切り換えでは、 ァ ドレスの M S Bから数ビッ トを使用してス ト レージ選択信号を生成し ている。 それによつて、 セグメ ン トがーつのス 卜 レージ上に集中して 配置され、 また、 ス ト レージ每にセグメ ン トが異なるものとなる。 こ のような方法によつては、 同一セグメ ン トの複数のクラスタを並列化 して同時に書き込むことができない。 例えば第 2 1図における （ O x 0 0 0 4、 0 x 0 0 0 5、 0 x 0 0 0 6、 0 x 0 0 0 7 ) の 4 クラス 夕は、 同一のス ト レ一ジ 0に含まれるために同時に書き込むことがで きない。
また、 複数のセグメ ン 卜のクラスタ例えば第 2 1図における （ O x 0 0 0 4、 0 x 0 2 0 4、 0 x 0 4 0 4、 0 x 0 6 0 4 ) の 4 クラス 夕を同時にス 卜 レ一ジ 0〜ス ト レージ 3に書き込むことはできる。 し かしながら、 フラッ シュメモ リ では、 論理一物理ァ ド レス変換テ一ブ ルがセグメ ン ト毎に構成されているので、 ァクセス時に論理—物理ァ ド レス変換テーブルを参照する必要がある。 従って、 上述の例のよう に、 4セグメ ン 卜にわたって 4個のクラスタを同時に書き込む時に、 4セグメ ン 卜のァ ドレス変換テーブルを持っためのメモリ を必要とし 、 また、 各セグメ ン 卜に 1 セク夕のデータを書き込む度にァ ドレス変 換テーブルを参照する必要が生じ、 そこで生じるオーバーへッ ドによ つて書き込み時 （または読み出し時） の性能が低下する。
従って、 この発明の目的は、 複数のス 卜 レ一ジに対して並列書き込 みが可能で、 読み出し時の性能を向上させることが可能なデータ処理 システム、 データ処理装置、 メモ リ装置およびデータ記録方法を提供 することにある。
発明の開示
上述した課題を解決するために、 請求の範囲 1の発明は、 複数のセ クタによって 1 クラスタが構成され、 複数のクラスタによって 1 セグ メ ン 卜が構成されるス 卜 レージを複数備える不揮発性のメモ リ装置が データ処理装置に対して着脱自在とされたデータ処理システムにおい て、
データ処理装置は、
データを記録するクラス夕のア ドレスを指定するァ ドレス指定手段 を備え、
メモ リ装置は、
ァ ドレス指定手段によ り指定されたァ ドレスに対してデータの記録 を行う記録手段を備え、
1 セグメ ン 卜内の複数のクラスタのデータが複数のス 卜 レージに分 散して配置されることを特徴とするデータ処理システムである。
請求の範囲 2の発明は、 複数のセク夕によって 1 クラス夕が構成さ れ、 複数のクラス夕によって 1 セグメ ン トが構成されるス 卜 レージを 複数備える不揮発性のメモリ装置を記録媒体として使用するデータ処 理装置において、
メモリ装置に対して、 1 セグメ ン ト内の複数のクラス夕のデ一夕が 複数のス 卜 レージに分散して配置されるように、 データを書き込むこ とを特徴とするデータ処理装置である。
請求の範囲 3の発明は、 データ処理装置に対して着脱自在で、 複数 のセクタによって 1 クラス夕が構成され、 複数のクラスタによって 1 セグメ ン 卜が構成されるス ト レ一ジを複数備える不揮発性のメモ リ装 置において、
1 セグメ ン ト内の複数のクラス夕のデ一夕が複数のス 卜 レージに分 散して配置されることを特徴とするメモ リ装置である。
請求の範囲 6の発明は、 複数のセク夕によって 1 クラス夕が構成さ れ、 複数のクラスタに跨がるデータを複数のス ト レージに対して並列 的に記録するデータ記録方法において、 クラスタァ ドレスを指定し、 指定されたクラスタァ ドレスに対して 書き込みを行い、
並列書き込み処理後に、 1 セグメ ン 卜内の複数のクラスタのデータ が複数のス 卜 レージに分散して配置されることを特徴とするデータ記 録方法である。
この発明では、 1 セグメ ン ト内の複数のクラス夕のデ一夕を並列的 に書き込むことが可能となる。 また、 書き込まれたデータを読み出す 時に、 同一セグメ ン ト内であれば、 論理—物理ア ド レス変換テーブル の切り換えが発生しないので、 読み出し時の性能を向上できる。 図面の簡単な説明
第 1 図は、 この発明の一実施形態の全体的構成を示すプロッ ク図で ある。
第 2図は、 この発明の一実施形態におけるメモリカー ドの構成を概 略的に示すブロッ ク図である。
第 3図は、 この発明の一実施形態におけるメモリカー ドのよ り詳細 な構成を示すブロッ ク図である。
第 4図は、 この発明の一実施形態におけるァ ドレス構成を説明する ための略線図である。
第 5図は、 この発明の一実施形態における並列書き込み動作を説明 するための略線図である。
第 6図は、 この発明の一実施形態の書き込み動作を説明するための タイ ミ ングチャートである。
第 7図は、 この発明の一実施形態の読み出し動作を説明するための タイ ミ ングチヤートである。
第 8図は、 この発明の一実施形態の書き込み動作を説明するための フローチヤ一卜である。 第 9図は、 この発明の一実施形態におけるス 卜 しージの切り換えを 説明するためのブロッ ク図である。
第 1 0図は、 この発明の一実施形態におけるス ト レージの切り換え を説明するための略線図である。
第 1 1 図は、 この発明の一実施形態におけるセグメ ン ト と論理クラ スタァ ドレスの関係を示す略線図である。
第 1 2図は、 この発明を適用できるフラッ シュメモ リ の一例の構成 を示す略線図である。
第 1 3図は、 この発明を適用できるフラッ シュメモ リ の論理—物理 ァ ド レス変換テーブルの一例を示す略線図である。
第 1 4図は、 従来のア ド レス構成を説明するための略線図である。 第 i 5図は、 従来の書き込み動作を説明するためのタイ ミ ングチヤ 一卜である。
第 1 6図は、 従来の読み出し動作を説明するためのタイ ミ ングチヤ — 卜である。
第 1 7図は、 従来の書き込み動作を説明するためのフローチャー ト である。
第 1 8図は、 セクタ構成と管理情報を説明するための略線図である 第 1 9図は、 従来のス ト レージの切り換えを説明するためのブロッ ク図である。
第 2 0図は、 従来のス ト レージの切り換えを説明するための略線図 である。
第 2 1 図は、 従来のセグメ ン ト と論理クラス夕ア ド レスの関係を示 す略線図である。
発明を実施するための最良の形態 以下、 この発明の一実施形態について説明する。 第 1 図は、 この発 明を適用できるシステムの構成を示す。 このシステムでは、 ホス 卜側 のデータ処理装置とメモリカードとがシリアルイ ンターフェースを介 して接続される。 第 1 図において、 1 が C P Uであり、 C P U 1 のバ スに対してメモ リ 2、 ディスプレイ 3および入力/出力部 4が接続さ れる。
シリアルイ ンターフヱ一ス 5が C P Uバスと破線で囲んだメモリ力 一ド 6 との間に配される。 メモ リ 2は、 プログラム格納用の R〇 M、 ワークエリアとして使用される R A Mを含む。 デ一夕処理装置は、 具 体的には、 パーソナルコンピュータ、 ディジタルスチルカメラ、 ディ ジタルビデオカメラ、 ディジタルオーディオレコーダ等である。 メモ リカード 6は、 フラッシュメモリ 7 を有する。 フラッシュメモリ 7は 、 例えば N A N D型フラッシュメモリ （不揮発性メモリ） である。 メ モリカード 6 には、 記憶されるコンテンツの著作権保護のために、 暗 号化回路が組み込まれる場合もある。
なお、 この発明は、 データ処理装置とメモリカード 6 との間のデー 夕の授受をシリアルイ ンターフェ一スではなく、 パラレルィ ン夕一フ ヱースにより行う場合に対しても適用できる。
フラッシュメモリ 7は、 例えば 4 M B X 4 = 1 6 M Bのものである 。 第 1 2図を参照して上述したように、 4 M B (メガバイ ト） のフラ ッシュメモリの場合、 1 セグメ ン トが 5 1 2個のクラスタへ分割され 、 1 クラス夕が 1 6個のセクタへ分割される。 1 クラスタが 8 K B ( Kバイ 卜） バイ トの容量とされ、 1 セクタが 5 1 2 Bの容量とされる 。 そして、 第 1 3図 Aを参照して説明したように、 1 6 M Bのメモリ 空間に対して、 論理クラスタア ドレスが割り振られ、 第 1 3図 Bを参 照して説明したように、 論理クラスタア ドレスと物理クラスタァ ドレ スとの対応関係を示す論理―物理ァ ド レス変換テーブルがセグメ ン 卜 単位で作成される。 さ らに、 上述したように、 4 MB X 4 = 1 6 M B のフラッ シュ メモ リ には、 A 0 , A 1 , · · · ， A 1 0の 1 1 ビッ ト の物理クラス夕ア ドレスが使用される。
フラッシュメモ リ 7は、 第 2図に示すように、 並列書き込みが可能 なものとされている。 第 2図は、 簡単のためにデータ入力/出力に関 連する部分のみを示している。 ス 卜 レ一ジ 0〜ス 卜 レージ 3にそれぞ れ対応する 4個のメモリセル MC 0〜MC 3が備えられ、 各メモリセ ル M C 0〜M C 3に対するデ一タは、 データバスおよびフラッシュバ ッファ B F 0〜B F 3 をそれぞれ介して供給される。 すなわち、 デー 夕バスを介してフラッシュノ ソ フ ァ B F 0〜B F 3にそれぞれ 1ぺー ジの書き込みデー夕が蓄えられると、 フラッシュバッファ B F 0〜B F 3から同時にメモリセル MC 0〜MC 3に対してデータが転送され る。 第 2図の例は、 一つの I Cパッケージが 4個のス 卜 レージを備え る例であるが、 別々のパッケージのフラッシュメモリ を 4個使用して もよい。 さらに、 複数のス ト レ一ジをパッケージ内に有するフラッシ ュメモリ を複数個組み合わせても良い。
第 3図は、 この発明を適用できるメモリカード 6のよ り具体的な構 成を示す。 メモリカード 6は、 コン トロールブロッ ク 1 1 とフラッシ ュメモリ 7 とが 1チップ I Cとして構成されたものである。 デ一夕処 理装置の C P U 1 とメモリカード 6 との間の双方向シリァルイ ンタフ ヱ一ス 5 は、 1 0本の線からなる。 主要な 4本の線は、 データ伝送時 にクロッ クを伝送するためのクロッ ク線 S C Kと、 ステータスを伝送 するためのステータス線 S B S と、 データを伝送するデータ線 D I 〇 、 イ ンターラプト線 I NTとである。 その他に電源供給用線として、 2本の GN D線および 2本の V C C線が設けられる。 2本の線 R e s e r vは、 未定義の線である。
ク口ッ ク線 S C Kは、 デ一夕に同期したク口ッ クを伝送するための 線である。 ステータス線 S B Sは、 メモリカー ド 6のステータスを表 す信号を伝送するための線である。 データ線 D 1 0は、 コマン ドおよ び暗号化されたオーディオデータを入出力するための線である。 イ ン 夕一ラブ卜線 I N Tは、 メモリカード 6からデータ処理装置の C P U 1 に対しての割り込みを要求するィ ンターラプト信号を伝送する線で ある。 メモ リ カー ド 6を装着した時にィ ンターラフ。卜信号が発生する 。 但し、 この一実施形態では、 かかるイ ンターラプト信号をデータ線 D I 0を介して伝送するようにしているので、 イ ンターラプト線 I N Tを接地し、 使用していない。
コ ン トロールブロッ ク 1 1のシ リ アル/パラ レル変換 · ノ、。ラ レル / シ リ アル変換 ' イ ンタフヱースクラスタ （ S/P , P / S , I Fクラ ス夕と略す） 1 2は、 上述したイ ンタ一フヱ一ス 5 と接続される。 S /P , P/S , I Fブロッ ク 1 2は、 データ処理装置から受け取った シリアルデー夕をパラレルデ一タに変換し、 コン トロールブロッ ク 1 1 に取り込み、 コン ト口一ルブロッ ク 1 1からのパラレルデータをシ リアルデータに変換してデータ処理装置に送る。
デ一夕線 D I 0を介して伝送されるフォーマツ 卜では、 最初にコマ ン ドが伝送され、 その後にデ一夕が伝送される。 S/P， P/S， I Fブロッ ク 1 2は、 コマン ドをコマン ドレジス夕 1 3に格納し、 デー タをページバッファ 1 4およびライ 卜 レジスタ 1 5に格納する。 ラィ 卜 レジスタ 1 5 と関連してエラ一訂正符号化回路 1 6が設けられてい る。 ページバッファ 1 4に一時的に蓄えられたデータに対して、 エラ 一訂正符号化回路 1 6がエラー訂正符号の冗長コー ドを生成する。 コマン ドレジスタ 1 3、 ページバッ ファ 1 4、 ライ ト レジス夕 1 5 およびエラー訂正符号化回路 i 5の出力データがフラッシュメモリイ ン夕フヱースおよびシーケンサ （メ モ リ I / F , シーケンサと略す） 1 7に供給される。 メモリ I F , シーケンサ 1 7は、 コン トロールブ ロッ ク 1 1 とフラッシュメモリ 7 とのイ ンタフェースであり、 両者の 間のデータのやり取りを制御する。 メモリ I F， シーケンサ 1 7 を介 してデータがフラ ッシュ メモ リ 7 に書き込まれる。
フラッ シュメモ リ 7から読み出されたデータがメモ リ I F ， シーケ ンサ 1 7 を介してページバッファ 1 4、 リードレジスタ 1 8、 エラ一 訂正回路 1 9に供給される。 ページバッファ 1 4 に記憶されたデータ がエラ一訂正回路 1 9によってエラ一訂正がなされる。 エラー訂正が されたページバッファ 1 4の出力およびリ一ドレジス夕 1 8の出力が S / P , P / S， I Fブロッ ク 1 2に供給され、 シリアルイ ンタフヱ ース 5 を介してデータ処理装置の C P U 1 に供給される。
なお、 2 0は、 メモリカード 6のパージョ ン情報、 各種の属性情報 等が格納されているコ ンフィ グレーシ ョ ン R O Mである。 また、 メモ リカード 6には、 ユーザが必要に応じて操作可能な誤消去防止用のス イッチ 2 1 が備えられている。 このスィ ッチ 2 1 が消去禁止の接続状 態にある場合には、 フラッシュメモリ 7 を消去することを指示するコ マン ドがデ一夕処理装置側から送られてきても、 フラッ シュメモ リ 7 の消去が禁止される。 さらに、 2 2は、 メモリカード 6の処理のタイ ミ ング基準となるクロッ クを発生する発振器である。
この発明の一実施形態におけるデータ処理装置とメモリカード 6 と の間のシ リ アンィ ンタフユースについてよ り詳細に説明する。 メモ リ カード 6からデータを読み出す時には、 データ処理装置からメモリ力 ード 6に対して読み出しコマン ドが送信され、 メモリカード 6が読み 出しコマン ドを受信する。 コマン ドの送信が完了すると、 メモ リ力一 ド 6 が受信した読み出しコマン ドで指定されたァ ドレスのデータをフ ラッシュメモリ 7から読み出す処理を行う。 この処理がなされている 間、 データ線 D I 0を介してビジー信号 （ハイ レベル） がデータ処理 装置に送信される。 そして、 フラッシュメモリ 7からデータの読み出 しが完了すると、 ビジー信号の出力が停止され、 データ処理装置に対 してメモリカード 6からデータを送出する準備ができたことを示すレ ディー信号 （ローレベル） の出力が開始される。
データ処理装置は、 メモ リ カード 6からしディー信号を受信するこ とによって、 読み出しコマン ドに対応する処理が準備できたことを知 り、 メモ リ力一ド 6は、 ページバッファに読み出したデータをデータ 線 D I 0を介してデータ処理装置に対して出力する。 これらの各処理 がなされる状態がステータス線 S B Sのレべル変化で示される。
メモリカード 6のフラッシュメモリ 7に対してデ一夕を書き込む時 には、 データ処理装置からメモリカード 6に対してデータ線 D I 〇を 介して書き込みコマン ドが伝送される。 書き込みコマン ドと関連して 書き込みァ ドレスが伝送される。 フラッシュメモリ 7では、 セクタ単 位でデータの書き込み、 読み出しがなされるが、 デ一夕処理装置では 、 クラスタ単位でファイルを管理しており、 データ処理装置からのァ ドレスは、 クラスタ単位である。 次に、 データ処理装置が書き込みデ —タをデータ線 D I 0を介してメモリカード 6に伝送する。 メモ リ力 ード 6では、 受け取った書き込みデ一夕がページバッファに蓄えられ る。 書き込みデータの伝送が終了すると、 メモ リ カー ド 6は、 書き込 みデータをフラッ シュ メモリ 7へ書き込む処理を行う。 書き込み処理 の間にビジー信号が出力され、 メモリカード 6において、 書き込みデ 一夕の書き込み処理が終了すると、 ビジ一信号の出力を停止し、 レデ ィー信号 （ローレベル） をデータ処理装置に対して送信する。 並列的な書き込みをシリアルイ ンターフヱースを介して行う場合に は、 ス ト レージ 0に書き込むためのコマン ド、 ア ドレス、 デ一夕を伝 送した後にビジー信号が立っている状態において、 ス 卜 レージ 1 に書 き込むためのコマン ド、 ア ドレス、 データと、 ス ト レ一ジ 2に書き込 むためのコマン ド、 ア ドレス、 データと、 ス ト レージ 3 に書き込むた めのコマン ド、 ア ドレス、 デー夕とを順次伝送する。 そして、 再びス 卜 レージ 0に書き込むためのコマン ド、 ア ドレス、 データを伝送する 。 この時点では、 以前のス ト レージ 0に対するデータの書き込み処理 が終了しており、 ビジ一信号が立ち下がっている。 このような動作を 繰り返すことによって並列的書き込みを行う ことができる。 但し、 4 個のシリァルイ ンターフヱースを並列に使用するような方法でもって 、 同時にコマン ド、 ア ドレス、 データを伝送することも可能である。 上述したこの発明の一実施形態についてさらに詳細に説明する。 第 4図は、 一実施形態におけるア ドレスの構成を示す。 メモリのァ ドレ ス空間が A 0 , A 1 , · · · ， A 1 0 の 1 1 ビッ トで表される。 A 0 が L S B (最下位ビッ ト） であり、 A 1 0が M S B (最上位ビッ 卜） である。 L S Bおよび第 2番目の L S B ( A 0 0 , A 1 ) によって、 各 4 M Bのス ト レ一ジが切り換えられる。 また、 各ス ト レージのセク 夕およびセグメ ン トに対して、 A 2〜 A 1 0の 9 ビッ 卜のア ドレスが 割り振られる。
第 5図は、 メモリカード 6 を記憶媒体とする第 1図のシステムにお いて、 ファイル管理の方法を説明するための図である。 第 5図におい て、 3 0は、 データファイル例えば圧縮されたオーディオデータファ ィルのデータを示す。 圧縮オーディオデータは、 通常、 曲ごとにファ ィルが作成され、 そのファイルがセクタ単位でメモリカード 6のフラ ッシュメモリ 7に対して記録され、 フラッシュメモリ 7から読み出さ れる。
このようなデータ 3 0 を並列的にフラッシュメモリ 7に記録する場 合に、 第 5図に示すように、 書き込み処理後に、 各クラス夕内でセク 夕が連続で並ぶように、 複数のクラスタから書き込みセクタを選択し 、 選択したセクタに対して同時にデータを書き込む。 データ 3 0のサ ィズが 4個のクラスタに一致しているものとすると、 データ 3 0がフ ラッシュメモリ 7の 4個のクラスタに記録される。
第 5図に示すように、 書き込み後に各ス ト レ一ジの各クラスタ内で 、 セクタが元の順序で並ぶようになされる。 例えば 0 , 1 ， 2， 3、 · · ' と元の順序に従って番号付けされたセクタをス ト レージ 0〜ス ト レ一ジ 3に対して並列的に書き込む場合に、 番号 0のデータをス ト レージ 0のクラスタの先頭セクタに記録し、 番号 1 6のデータをス ト レージ 1 のクラスタの先頭セクタに記録し、 番号 3 2のデータをス ト レージ 2のクラスタの先頭セクタに記録し、 番号 4 8のデータをス 卜 レージ 3のクラス夕の先頭セクタに記録する。
このように、 セクタ毎にデータを番号付けした時に、 クラスタのセ クタ数に等しい数のオフセッ 卜を有する番号の 4個のデータ単位を並 列化し、 4個のス ト レージに対して同時に書き込む。 その結果、 フラ ッシュメモリ 7の各ス ト レ一ジでは、 既存のフラッシュメモリ と同様 に同一ス ト レージ内で構成されるクラスタ内に、 データが元の順序で 配列される。 従って、 既存のフラッシュメモ リ のファイルフォーマツ 卜 との互換性が保たれる。
このように記録されたフラッシュメモリからデ一夕が 1 クラスタ毎 に順番に読み出される。 例えば第 5図のス 卜 レージ 0のクラスタの先 頭セク夕から順にデー夕を読み出し、 次に、 ス ト レージ 1 のクラス夕 の先頭セク夕から順にデータを読み出し、 以下、 ス ト レージ 2のクラ ス夕、 ス ト レ一ジ 3のクラス夕というように順にデ一夕を読み出すよ うになされる。 読み出されたデータの順序は、 元の順序と同一である 。 消去動作は、 各ス 卜 レージ每に構成されるクラスタ単位でなされる このように、 一実施形態における並列書き込み後のデータ配置は、 既存のフラッシュメモリ と同様に、 同一ス ト レージ内にクラスタが構 成されるものとなる。 従って、 既存のフラッシュメモリ とファイルフ ォーマツ ト上で互換性を保つことができる。
第 6図は、 一実施形態における書き込み動作を示すものである。 最 初にホス ト側からセクタサイズのページバッファに対してデータが転 送され、 さ らに、 ページバッファからス ト レージ 0のフラッシュバッ ファ B F 0に対してデータが転送される。 転送のために Tなる時間を 要する。 次のライ 卜 ビジーの期間では、 フラッシュバッファ B F 0力、 ら、 ス 卜 レ一ジ 0 に対してデータが書き込まれる。 最初の転送期間 T の後では、 次のセクタのデータが転送され、 ライ 卜 ビジーの期間でス ト レージ 1 に書き込まれる。 このようにして、 並行してス ト レージ 0 〜ス 卜 レージ 3に対する書き込み動作がなされるので、 第 1 5図に示 される従来の書き込み動作に比して書き込みの高速化が達成される。 読み出し時には、 第 7図に示すように、 リードビジーの期間におい て、 ス ト レ一ジ 0〜 3のそれぞれからデータが読み出され、 セクタサ ィズのフラッシュバッファ B F 0〜 B F 3に対して読み出しデー夕力 転送される。 次の転送時間 Tにおいて、 フラッシュバッファ B F 0力、 らページバッファに対してデータが転送され、 さらに、 ページバッフ ァからホス ト側に対してデータが転送される。 以下、 フラッシュバッ ファ B F 1、 B F 2、 B F 3から順にページバッ ファに対してデータ が出力され、 ページバッファからホス 卜側に対してデータが転送され る。 リ一 ドビジーを順に行う従来の読み出し動作の処理 （第 1 6図） に比して読み出しの高速化が達成される。
第 8図は、 あるセグメ ン 卜内でそれぞれが異なるクラスタに属する 連続する論理セクタ 0〜 3に対してデータを書き込む時の処理の流れ を示すフローチャー トである。 最初のステップ S 1 では、 書き込み対 象のセグメ ン 卜に関して論理物理変換テーブルが作成される。 ステツ プ S 2では、 ホス ト側からページバッファに対してセク タ 0が送出さ れ、 ページノ ッファからフラッシュノくッファに対してセクタ 0のデ一 夕が転送される。 この転送に時間 Tを要する。 次のステップ S 3では 、 セクタ 1 の送出がなされるのと並行して、 ステップ S 4でセクタ 0 がフラッ シュメモ リ の一つのス 卜 レ一ジに書き込まれる。
ステップ S 5では、 セクタ 2が送出され、 ステップ S 6では、 並行 してセクタ 1 がフラッシュメモリの一つのス 卜 レージに書き込まれる 。 以下、 セクタ 3の送出 （ステップ S 7 ) 、 セクタ 2の書き込み （ス テツプ S 8 ) 、 セクタ 3の書き込み （ステップ S 9 ) の処理が同様に なされる。 この発明の一実施形態では、 従来のように、 一つのス ト レ —ジに対してアクセスが集中することがなく、 また、 セグメ ン トが切 り替わらないので、 論理物理変換テーブルを作成する必要がないので 、 処理を高速化することができる。
上述したような並列書き込みを行い、 また、 書き込まれたデータを 読みだす時のス 卜 レージ切り換えの方法の一例について説明する。 第 9図は、 一実施形態における 4個のス 卜 レージに対するァ ド レス供給 の構成を示し、 第 1 0図は、 4 M B X 4 = 1 6 M Bのフラッシュメモ リ の物理ァ ド レスを示す。
第 4図を参照して説明したように、 物理ア ドレスは、 A O , A 1 , - - · , A I 0 の 1 I ビッ トで表される。 A 0が L S B (最下位ビッ ト） であり、 A 1 0が M S B (最上位ビッ 卜） である。
この発明の一実施形態では、 生成した 1 1 ビッ トのア ドレス A 0〜 A 1 0をフラッシュメモリに与える時に、 ア ドレス A 2〜A 1 0をセ クタおよびセグメ ン 卜のァ ドレスを規定するァ ドレスとしてフラッシ ュメモリに供給し、 また、 下位の A 0、 A 1の 2ビッ トをス ト レ一ジ 切り換えを規定するァ ドレスとしてフラッシュメモリに供給する。 す なわち、 第 9図に示すように、 上位側の 9ビッ 卜のア ドレス A 2〜A 1 0が 4個のス ト レ一ジ （ 0〜 3 ) に対して共通に与えられる。 また 、 下位側の 2ビッ 卜のア ドレス A 0および A 1が 2 to 4デコーダ 4 0 に供給され、 デコーダ 4 0から各ス ト レージを選択するための選択信 号 C S O , C S 1 , C S 2 , C S 3が発生する。 （A 1 , A O ) - 0 0の場合には、 ス 卜 レージ 0を選択する選択信号 C S 0がデコーダ 4 0から発生する。 また、 （A 1 , A 0 ) = 0 1、 ( A 1 , A O ) = 1 0、 （Aし A O ) = 1 1の場合に、 ス ト レージ 1、 ス ト レージ 2、 ス ト レージ 3をそれぞれ選択する選択信号 C S し C S 2、 C S 3が デコーダ 4 0から発生する。 デコーダ 4 0は、 第 3図の構成例では、 メモリ I F , シーケンサ 1 7内に設けられる。
このようなス ト レージの切り換えを行う場合、 1 1 ビッ トが全て 0 からこれが全て 1まで物理ァ ドレスをイ ンク リメ ン ト させた時のァ ド レス変化を、 第 1 0図において矢印で示す。 すなわち、 ス 卜 レ一ジ 0 の先頭クラスタからァ ドレス変化が開始し、 次にス ト レージ 1の先頭 クラスタが指定される。 そして、 ス ト レージ 2の先頭クラスタを経て 、 ス ト レージ 3の先頭クラスタまでァ ドレスが変化すると、 次にス 卜 レ一ジ 0の第 2番目のクラス夕に移るよ う に、 物理クラスタァ ドレス が変化する。
この発明の一実施形態におけるセグメ ン ト と論理クラス夕ァ ドレス の配置を第 1 1図に示す。 第 1 1図の論理クラスタア ドレスの配置か ら分かるように、 1セグメ ン トに含まれる 5 1 2クラスタは、 4個の ス 卜 レージにそれぞれ含まれる 1 2 8個のクラスタによつて構成され る。 このセグメ ン 卜毎に論理一物理ァ ドレス変換テーブルが生成され る。 従って、 セグメ ン トが変更されなければ、 参照または更新する論 理一物理ァ ドレス変換テーブルが変わらず、 テーブルをアクセスした り、 テーブルを更新することによる読み出し性能の低下を防止するこ とができる。 また、 連続した論理クラスタァ ドレス例えば 0 X 0 0 0 4〜 0 x 0 0 0 7に対して同時にデータを書き込むことができる。 なお、 論理クラスタア ドレスが 0 x 0 0 0 0. 0 x 0 2 0 0 , O x 0 4 0 0 , 0 x 0 6 0 0のように、 不連続な場合には、 一つのス 卜 レ —ジ上にこれらのァ ドレスが存在するので、 同時に書き込むことが不 可能である。 しかしながら、 このような不連続なクラスタア ドレスに 対して連続した論理セクタを書き込む処理が実際に発生する確率が非 常に低いので、 大きな問題とならない。
なお、 以上説明した一実施形態では、 1セクタが 5 1 2 B、 1 クラ ス夕が 8 Kバイ ト、 1ス ト レージが 5 1 2クラスタとされる 4 MBの フラッシュメモリについて説明したが、 これらの値は、 一例であって 他の数値のフラッシュメモリに対しても、 この発明を適用できる。 例 えば 1 クラス夕の容量を 1 6 K Bとしても良い。 また、 1個のス 卜 レ -ジの容量が 8 MB ( 1 0 2 4 クラスタ x 8 KB) 、 1 6 MB ( 1 0 2 4 クラス夕 x l 6 KB) 、 3 2 MB ( 2 0 4 8クラスタ X 1 6 KB ) 、 6 4 ! 8 ( 4 0 9 6クラス夕>< 1 61：8) 等のフラッシュメモリ に対してもこの発明を適用することができる。
この発明によれば、 複数クラスタにわたるデータの書き込み時には 、 同時にデータを書き込むことができ、 それによつて高速の書き込み が可能となる。 また、 複数クラスタにわたるデータの書き込み時また は読み出す時に、 同一セグメ ン トであれば、 論理一物理ア ドレス変換 テーブルの切り換えを不要とできるので、 ァクセスを高速化すること ができる。
'ノ

Claims

請求の範囲
1 . 複数のセクタによって 1 クラスタが構成され、 複数のクラス夕に よって 1 セグメ ン トが構成されるス ト レージを複数備える不揮発性の メモ リ装置がデータ処理装置に対して着脱自在とされたデータ処理シ ステムにおいて、
上記データ処理装置は、
データを記録するクラスタのァ ドレスを指定するァ ドレス指定手段 を備え、
上記メモリ装置は、
上記ァ ドレス指定手段によ り指定されたァ ドレスに対してデータの 記録を行う記録手段を備え、
1 セグメ ン 卜内の複数のクラスタのデ一タが複数のス ト レージに分 散して配置されることを特徴とするデータ処理システム。
2 . 複数のセクタによって 1 クラスタが構成され、 複数のクラスタに よって 1 セグメ ン 卜が構成されるス 卜 レージを複数備える不揮発性の メモ リ装置を記録媒体として使用するデータ処理装置において、 メモリ装置に対して、 1 セグメ ン 卜内の複数のクラス夕のデータが 複数のス 卜 レージに分散して配置されるように、 上記データを書き込 むことを特徴とするデータ処理装置。
3 . データ処理装置に対して着脱自在で、 複数のセクタによって 1 ク ラスタが構成され、 複数のクラスタによって 1 セグメ ン トが構成され るス 卜 レージを複数備える不揮発性のメモリ装置において、
1 セグメ ン ト内の複数のクラス夕のデータが複数のス ト レージに分 散して配置されることを特徴とするメモ リ装置。
4 . 請求の範囲 1 、 2または 3において、
論理クラスタァ ド レス一物理クラスタァ ドレス変換テ一ブルを参照 してアクセスすることを特徴とする装置。
5 . 請求の範囲 3 において、
複数のス ト レージを切り換えるための信号を、 ァ ドレスの下位側の 1 または複数のビッ 卜から生成することを特徴とするメモリ装置。
6 . 複数のセクタによって 1 クラスタが構成され、 複数の上記クラス 夕に跨がるデータを複数のス 卜 レージに対して並列的に記録するデー 夕記録方法において、
クラスタァ ドレスを指定し、 指定されたクラスタァ ドレスに対して 書き込みを ί亍ぃ、
並列書き込み処理後に、 1 セグメ ン ト内の複数のクラスタのデ一夕 が複数のス 卜 レージに分散して配置されることを特徴とするデータ記 録方法。
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